JP2004254071A - Amplifier circuit - Google Patents
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Abstract
Description
【0001】
【発明の属する技術分野】
本発明は、利得の設計が電源電圧による制約を受け難く低電源電圧と高利得を両立可能な増幅回路および安定性が高く良好な雑音特性を得ることができる並列帰還型とした増幅回路に関するものである。
【0002】
【従来の技術】
図9は、例えば非特許文献1に記載されている従来の増幅回路の構成を示す図である。同図において、1は電流制御手段、15は電流制御手段として用いているバイポーラトランジスタ、2は負荷抵抗、4は入力端子、5は出力端子、6は電源端子を表している。電流制御手段1は負荷抵抗2を流れる電流値に入力値(電圧値又は電流値)に比例した変化を与え、負荷抵抗2は流れる電流の変化にあわせ出力電圧Voutを発生させる。
【0003】
図11は、図9の増幅回路における出力端子5の電位を接地電位から電源端子6に与えられた電位まで仮想的に変化させた場合に、電流制御手段1を流れる電流値と負荷抵抗2を流れる電流値を、出力端子5の電位の関数として同時に示したものである。この従来の増幅回路のバイアス点は、出力端子5を介して流出する電流値が充分小さい状態では、バイアスのみで入力が変化しない場合に電流制御手段1を流れる電流値と負荷抵抗2を流れる電流値が一致する条件によって決まる。
【0004】
このときの出力端子5の電位は、バイアスのみで入力が変化しない場合の電流制御手段1の電流−電圧特性と、負荷抵抗4の電流−電圧特性の交点から求められる。同様に入力値が最大あるいは最小となった場合の出力値も、その場合の電流制御手段1の電流−電圧特性と、負荷抵抗2の電流−電圧特性の交点から求められ、その幅が出力の最大出力振幅となる。増幅動作は、入力値に応じて出力値が変化することによって実現され、入力値の変化によって電流制御手段1が引き起こす電流の変化の割合をBとし、負荷抵抗2の抵抗値をR1とすると、その利得Gは
G=B×R1
となる。
【0005】
図10は従来の増幅回路と帰還抵抗を含むよう構成された並列帰還型の増幅回路を示す回路図である。同図において、150は図9で示した従来の増幅回路、200は帰還抵抗、300は入力端子、400は出力端子、500はレベルシフト回路、501はバイポーラトランジスタ、502は負荷抵抗、506は正電源端子である。
【0006】
従来の増幅回路150は入力電圧を増幅する。レベルシフト回路500は、増幅回路150の出力電圧を、帰還抵抗200を介して前記増幅回路150の入力側に帰還し、かつ、次段回路に入力として与えるために、DC的な電圧レベルを適切な値に調整する。帰還抵抗200とレベルシフト回路500によって増幅回路150に負帰還がかかるため、DCを含む広い周波数帯域に渡って一定の利得を得ることができる。
【0007】
【非特許文献1】PRグレイ、RGメイヤー著、永田穣監訳、「超LSIのためのアナログ集積回路設計技術(上)」、培風館、1990年、158頁。
【0008】
【発明が解決しようとする課題】
前述した図9に示した従来の増幅回路を動作させるためには、正電源端子6の電位を適切な値に設定する必要がある。例えば、バイアス時の出力端子5の電圧をVb、そのとき電流制御手段1を流れる電流値をIbとすると、正電源端子6の電位VR1は、
VR1=Vb+Ib×R1
となる。通常、Vb、Ibの値は、電流制御手段1の周波数特性や線形性、耐圧等を総合的に勘案して最も特性の良い点が選ばれる。これに加えて高利得を得るには、負荷抵抗2の抵抗値R1を大きくすればよいが、そのためには正電源端子6の電位を上げる必要がある。しかし、電源電圧を上げると消費電力が大きくなるという問題があり、また、増幅回路が使われる環境によっては必要な大きさの電源電圧が用意できない場合もある。
【0009】
一方、消費電力や環境に配慮して低い電源電圧VR2(<VR1)に合わせて増幅回路を設計しようとすると、
R2=(VR2−Vb)/Ib
の抵抗値R2を持つ負荷抵抗2を選択しなければならず、高利得を得ることができない。つまり、電源電圧と利得はトレードオフの関係にあり、一方を優先するともう一方への要求条件を妥協しなければならないという問題があった。
【0010】
また、図9の従来の増幅回路に帰還抵抗を付加して、図10に示したような並列帰還型の増幅回路とした場合、電源電圧の制約により充分な利得が得られないと、得られた増幅回路の入力インピーダンスの整合条件に関連して問題が生じる。増幅回路150の利得がGであり、帰還抵抗200の抵抗値がRfであるとすると、入力インピーダンスRinは
Rin=Rf/(1+G)
で与えられる。利得Gが小さい場合に入力インピーダンスを入力の特性インピーダンスに整合させるためには、帯域を確保する必要以上に小さい抵抗値の帰還抵抗を用いる必要も生じうる。
【0011】
しかし、帰還抵抗200の抵抗値Rfを下げると、帰還が非常に強くなり、高周波領域で入力インピーダンスの不整合が大きくなるため、入力端子における反射特性が劣化する。これが原因で増幅回路の安定性が損なわれるという問題が起きる。また、雑音特性も悪いという問題も生じる。
【0012】
本発明は、こうした問題を解決するためになされたもので、低電源電圧と高利得とを両立できる増幅回路および安定性が高く雑音特性も良好な並列帰還型とした増幅回路を提供することを目的とする。
【0013】
【課題を解決するための手段】
請求項1に係る発明は、入力端子に入力する電圧又は電流の値に応じて出力電流値を制御する電流制御手段と、該電流制御手段の出力側と電源端子との間に接続された負荷抵抗を備え、前記電流制御手段と前記負荷抵抗の共通接続点を出力端子に接続した増幅回路において、前記負荷抵抗に対して並列に定電流源回路を接続したことを特徴とする増幅回路とした。
【0014】
請求項2に係る発明は、請求項1の増幅回路の前記入力端子と前記出力端子との間に帰還抵抗を接続して並列帰還型としたことを特徴とする増幅回路とした。
【0015】
請求項3に係る発明は、請求項1の増幅回路の前記出力端子にレベルシフト回路を接続し、該レベルシフト回路の出力端子と前記請求項1の増幅回路の前記入力端子との間に帰還抵抗を接続して並列帰還型としたことを特徴とする増幅回路とした。
【0016】
請求項4に係る発明は、請求項1、2又は3のいずれか1つに記載の増幅回路において、構成要素としてディプリッションモードFETを用いたことを特徴とする増幅回路とした。
【0017】
【発明の実施の形態】
[第1の実施形態]
図1は第1の実施形態の増幅回路を示す図である。同図において、1は電流制御手段、2は負荷抵抗、3は定電流源回路、4は入力端子、5は出力端子、6は電源端子を表している。
【0018】
図12は図1の増幅回路において、出力端子5の電位を、接地電位から電源端子6に与えられた電位まで仮想的に変化させた場合に、電流制御手段1を流れる電流値と負荷抵抗2および定電流源回路3を流れる電流を合成した電流値とを、出力端子5の電位の関数として同時に示したものである。
【0019】
負荷抵抗2を流れる電流値は、該負荷抵抗2の両端にかかる電圧に比例して増大するが、定電流源回路3を流れる電流値は電圧がかかると急速に増大し、ある一定値に達したところで飽和してほぼ一定となる。このため、負荷抵抗2と定電流源回路3を流れる電流を合成した電流−電圧特性は、図12に示したような特性となる。負荷抵抗2の抵抗値をR1、定電流源回路3の電流飽和値Isを、
Is=(VR1−VR2)/R1
として、電源電圧をVR2とする。定電流源回路3の電流値が飽和しているときの合成電流値Iは、
I=(VR1−Vout)/R1
となるので、定電流源回路3を取り除き、負荷抵抗2の抵抗値をR1とし、電源電圧をVR1とした場合の電流−電圧特性と一致する。従って、電源電圧をより低い電圧VR2としても、「B×R1」の利得を得ることができ、低電圧電源と高利得を両立することのできる増幅回路を得ることができた。
【0020】
このとき、線形性を保って増幅するためには、出力電圧Voutの振れる範囲が定電流源回路3の電流値が飽和している電圧範囲に納まっている必要があるが、これは定電流源回路3の飽和電流値を適切に設定することで条件を満たすことが可能である。
【0021】
図2の(a)〜(f)は電流制御手段1の構成例を示しており、図中11は入力端子、12は出力端子、13は接地端子、14はFET、15はバイポーラトランジスタ、16は直列帰還用抵抗、17はピーキング容量、18はカスコード接続用電源端子を表している。図2(a)に示すように単独のFET14、あるいは図2(b)に示すように単独のバイポーラトランジスタ15で構成することができる。また、図2(c)、(d)に示すようにFET14あるいはバイポーラトランジスタが、直列帰還用抵抗16を伴ったり、直列帰還用抵抗16とピーキング容量17の並列接続を伴ってもよい。更に、図2(e)に示すようにFET14あるいはバイポーラトランジスタのカスコード接続となっていてもよい。また、図2(f)に示すように、FET14をゲート接地、あるいはバイポーラトランジスタをベース接地の状態にしても構成できる。
【0022】
図3(a)〜(c)は定電流源回路3の構成例を示しており、図中31は正極端子、32は負極端子、33はnチャンネルディプリッションモードFET、34はバイポーラトランジスタ、35はバイアス用抵抗、36はpチャンネルディプリッションモードFETを示している。ディプリッションモードFETであれば、図3(a)、(c)のように、ゲートとソースを結合するだけで実現することができる。またバイポーラトランジスタやエンハンスメントモードFETの場合には図3(b)に示すような回路を構成すれば定電流源回路が実現できることが知られている。
【0023】
本実施形態は、従来から知られている、図13に示すような定電流源回路3のみを負荷とした増幅回路と、見かけ上類似した構成となっているが、図13に示される増幅回路では、本発明の増幅回路の従来技術である、図9に示した従来の増幅回路の機能の一部が実現できない。図14は図13に示した増幅回路において、出力端子5の電位を接地電位から電源端子6に与えられた電位まで仮想的に変化させた場合に、電流制御手段1を流れる電流値と、定電流源回路3(能動負荷)を流れる電流値を、出力端子5の電位の関数として同時に示したものである。同図から明らかなように、本増幅回路の出力は、バイアス点を境として、電流制御手段1の電流値が増加すると急速に接地電位に近接して飽和し、逆に減少すると電源端子6に与えられた電位に急速に接近して飽和する。このように、リミッタ増幅器様の非線形性の強い出力特性を持っており、図9に示した従来の線形増幅回路の出力特性とは異なる。また、能動負荷の電流−電圧特性は、定電流源回路3の特性のみによって決まってしまうため、利得の設計の自由度がない。従って、図13に示す増幅回路は、図9に示した従来の増幅回路や本発明の増幅回路とは、機能的に異なるものである。
【0024】
図4は第1の実施形態の1つの実施例を示す図である。本実施例では、定電流源回路3をディプリッションモードFET33を用いて実現している。前述したように、ディプリッションモードFETであれば、ゲートとソースを結合する簡素な構成で定電流源回路3を実現できるため、前記した効果に加え、本発明を実施する際の回路規模の増加を最小限にとどめることができるという利点がある。
【0025】
[第2の実施形態]
図5は第2の実施形態の増幅回路を示す図である。同図において、100は第1の実施形態の増幅回路、200は帰還抵抗、300は入力端子、400は出力端子、500はレベルシフト回路を表している。増幅回路100は入力信号を増幅し、レベルシフト回路500は増幅回路100の出力信号を帰還抵抗200を介して前記増幅回路100の入力に帰還し、かつ、次段回路に入力として与えるために、DC的な電圧レベルを適切な値に調整する。
【0026】
このため、帰還抵抗200とレベルシフト回路500によって増幅回路100に負帰還がかかり、DCを含む広い周波数帯域に渡って一定の利得を有する並列帰還型の増幅回路が得られる。増幅回路100は前述したように低電源電圧と高利得を両立できるため、帯域を確保する必要以上に帰還抵抗200の抵抗値を下げる必要はない。
【0027】
また、一定の電源電圧値のもとでも、増幅回路100中の負荷抵抗2の抵抗値は、定電流源回路3の飽和電流値を調整することにより、ある一定の範囲で自由に設定可能であるため、良好な整合状態が実現できるよう入力インピーダンスの値を設定することができる。従って、入力の反射特性は帯域内で良好な特性を保つことができるため、増幅回路の安定性が損なわれることはない。また、高利得を確保できることから、良好な雑音特性を得ることもできるという利点がある。
【0028】
図6は第2の実施形態の第1の実施例を示す図である。同図において、501はバイポーラトランジスタ、502は負荷抵抗、506は正電源端子である。本実施例は、第1の実施形態の増幅回路を用いた並列帰還型の増幅回路であるため、前述の説明から明らかなように、安定性が高く低雑音特性を有する増幅回路になっている。
【0029】
図7は第2の実施形態の第2の実施例を示す図である。同図にはレベルシフト回路が存在しないが、これは、増幅回路100の出力が、自身の入力や次段回路の入力と同じ電圧レベルである場合には、レベルシフト回路500は省略することができることを利用しているためである。本実施例も、第1の実施形態の増幅回路を用いた並列帰還型の増幅回路であるため、前述の説明から明らかなように、安定性が高く低雑音特性を有する増幅回路になっている。
【0030】
図8は第2の実施形態の第3の実施例を示す図である。同図において、503はレベルシフト回路500用FET、504はレベルシフト回路500用ダイオード、506は正電源端子、507は負電源端子を表している。本実施例も、第1の実施形態の増幅回路を用いた並列帰還型の増幅回路であるため、前述の説明から明らかなように、安定性が高く低雑音特性を有する増幅回路になっている。本実施例では、定電流源回路3をディプリッションモードFET33を用いて実現しており、ゲートとソースを結合する簡素な構成で定電流源回路を実現できるため、前記した効果に加え、本発明を実施する際の回路規模の増加を最小限にとどめることができるという利点がある。
【0031】
【発明の効果】
以上のように、本発明の増幅回路は、負荷抵抗に対して並列に定電流源回路を付加することにより、低電源電圧と高利得を両立しうる増幅回路を容易に実現することができる。また、並列帰還型とした増幅回路は、良好な整合状態が実現できるよう入力インピーダンスの値を設定することができ、入力の反射特性は帯域内で良好な特性を保つことができるため、その安定性が損なわれることはない。また、高利得を確保できることから、良好な雑音特性を得ることもできる。
【図面の簡単な説明】
【図1】第1の実施形態の増幅回路のブロック図である。
【図2】(a)〜(f)のそれぞれは図1の増幅回路の電流制御手段の具体的な回路図である。
【図3】(a)〜(c)のそれぞれは図1の増幅回路の定電流源回路の具体的な回路図である。
【図4】図1の増幅回路の1つの実施例の具体的な回路図である。
【図5】第2の実施形態の並列帰還型の増幅回路のブロック図である。
【図6】図5の並列帰還型の増幅回路の第1の実施例の具体的な回路図である。
【図7】図5の並列帰還型の増幅回路の第2の実施例の具体的な回路図である。
【図8】図5の並列帰還型の増幅回路の第3の実施例の具体的な回路図である。
【図9】従来の増幅回路の具体的な回路図である。
【図10】従来の増幅回路を備えた従来の並列帰還型の増幅回路の具体的な回路図である。
【図11】従来の増幅回路の動作を説明する図である。
【図12】本発明の増幅回路の動作を説明する図である。
【図13】従来の定電流源回路のみを負荷とする増幅回路のブロック図である。
【図14】従来の定電流源回路のみを負荷とする増幅回路の動作を説明する図である。
【符号の説明】
1:電流制御手段、11:電流制御手段の入力端子、12:電流制御手段の出力端子、13電流制御手段の接地端子、14:電流制御手段用のFET、15:電流制御手段用のバイポーラトランジスタ、16:直列帰還用抵抗、17:ピーキング用容量、18:カスコード接続用電源端子
2:負荷抵抗
3:定電流源回路、31:定電流源回路の正極端子、32:定電流源回路の負極端子、33:定電流源回路用のnチャンネルディプリッションモードFET、34:定電流源回路用のバイポーラトランジスタ、35:負荷抵抗、36:定電流源回路用のpチャンネルディプリッションモードFET
4:入力端子
5:出力端子
6:電源端子
100:本発明の増幅回路、150:従来の増幅回路、200:帰還抵抗、300:並列帰還型とした増幅回路の入力端子、400:並列帰還型とした増幅回路の出力端子:500:レベルシフト回路:501:レベルシフト回路用バイポーラトランジスタ、502:レベルシフト回路用負荷抵抗、503:レベルシフト回路用FET、504:レベルシフト回路用ダイオード、506:正電源端子、507:負電源端子[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to an amplifier circuit whose gain design is hardly restricted by a power supply voltage and which can achieve both a low power supply voltage and a high gain, and a parallel feedback type amplifier circuit which can obtain high stability and good noise characteristics. It is.
[0002]
[Prior art]
FIG. 9 is a diagram illustrating a configuration of a conventional amplifier circuit described in Non-Patent
[0003]
FIG. 11 shows the relationship between the current flowing through the current control means 1 and the
[0004]
At this time, the potential of the
It becomes.
[0005]
FIG. 10 is a circuit diagram showing a conventional amplifier circuit and a parallel feedback amplifier circuit configured to include a feedback resistor. 9,
[0006]
The
[0007]
[Non-Patent Document 1] PR Gray, RG Meyer, translated by Minoru Nagata, "Analog Integrated Circuit Design Technology for Ultra LSI (above)", Baifukan, 1990, p. 158.
[0008]
[Problems to be solved by the invention]
In order to operate the conventional amplifier circuit shown in FIG. 9, it is necessary to set the potential of the positive
VR1 = Vb + Ib × R1
It becomes. Normally, the values of Vb and Ib are selected from the points having the best characteristics in consideration of the frequency characteristics, linearity, withstand voltage and the like of the current control means 1 comprehensively. In addition to this, a high gain can be obtained by increasing the resistance value R1 of the
[0009]
On the other hand, if an amplifier circuit is designed for a low power supply voltage VR2 (<VR1) in consideration of power consumption and the environment,
R2 = (VR2-Vb) / Ib
Therefore, it is necessary to select the
[0010]
In addition, when a feedback resistor is added to the conventional amplifier circuit of FIG. 9 to obtain a parallel feedback amplifier circuit as shown in FIG. 10, if a sufficient gain cannot be obtained due to the limitation of the power supply voltage, the gain is obtained. A problem arises in connection with the matching condition of the input impedance of the amplified circuit. Assuming that the gain of the
Given by In order to match the input impedance to the input characteristic impedance when the gain G is small, it may be necessary to use a feedback resistor having a resistance value smaller than necessary to secure a band.
[0011]
However, when the resistance value Rf of the
[0012]
The present invention has been made in order to solve these problems, and it is an object of the present invention to provide an amplifier circuit capable of achieving both a low power supply voltage and a high gain and a parallel feedback amplifier circuit having high stability and good noise characteristics. Aim.
[0013]
[Means for Solving the Problems]
The invention according to
[0014]
According to a second aspect of the present invention, there is provided an amplifier circuit according to the first aspect, wherein a feedback resistor is connected between the input terminal and the output terminal to form a parallel feedback type.
[0015]
According to a third aspect of the present invention, a level shift circuit is connected to the output terminal of the amplifier circuit of the first aspect, and feedback is provided between an output terminal of the level shift circuit and the input terminal of the amplifier circuit of the first aspect. The amplifier circuit is characterized in that a parallel feedback type is connected by connecting a resistor.
[0016]
According to a fourth aspect of the present invention, there is provided the amplifier circuit according to any one of the first to third aspects, wherein a depletion mode FET is used as a constituent element.
[0017]
BEST MODE FOR CARRYING OUT THE INVENTION
[First Embodiment]
FIG. 1 is a diagram illustrating an amplifier circuit according to the first embodiment. In the figure, 1 is a current control means, 2 is a load resistor, 3 is a constant current source circuit, 4 is an input terminal, 5 is an output terminal, and 6 is a power supply terminal.
[0018]
FIG. 12 shows the current value flowing through the current control means 1 and the
[0019]
The value of the current flowing through the
Is = (VR1-VR2) / R1
And the power supply voltage is VR2. The combined current value I when the current value of the constant
I = (VR1-Vout) / R1
Therefore, the current-voltage characteristics when the constant
[0020]
At this time, in order to amplify while maintaining the linearity, the fluctuation range of the output voltage Vout needs to be within the voltage range where the current value of the constant
[0021]
2 (a) to 2 (f) show an example of the configuration of the current control means 1, in which 11 is an input terminal, 12 is an output terminal, 13 is a ground terminal, 14 is a FET, 15 is a bipolar transistor, 16 Is a series feedback resistor, 17 is a peaking capacitor, and 18 is a cascode connection power supply terminal. The
[0022]
3 (a) to 3 (c) show a configuration example of the constant
[0023]
The present embodiment has an apparently similar configuration to a conventionally known amplifying circuit using only the constant
[0024]
FIG. 4 is a diagram showing one example of the first embodiment. In this embodiment, the constant
[0025]
[Second embodiment]
FIG. 5 is a diagram illustrating an amplifier circuit according to the second embodiment. In the figure, 100 denotes the amplifier circuit of the first embodiment, 200 denotes a feedback resistor, 300 denotes an input terminal, 400 denotes an output terminal, and 500 denotes a level shift circuit. The
[0026]
Therefore, negative feedback is applied to the
[0027]
Further, even under a constant power supply voltage value, the resistance value of the
[0028]
FIG. 6 is a diagram showing a first example of the second embodiment. In the figure, 501 is a bipolar transistor, 502 is a load resistor, and 506 is a positive power supply terminal. Since the present embodiment is a parallel feedback type amplifier circuit using the amplifier circuit of the first embodiment, as is clear from the above description, the amplifier circuit has high stability and low noise characteristics. .
[0029]
FIG. 7 is a diagram showing a second example of the second embodiment. Although the level shift circuit does not exist in the figure, the
[0030]
FIG. 8 is a diagram showing a third example of the second embodiment. In the figure, 503 denotes an FET for the
[0031]
【The invention's effect】
As described above, the amplifier circuit of the present invention can easily realize an amplifier circuit that can achieve both low power supply voltage and high gain by adding the constant current source circuit in parallel with the load resistance. In addition, the amplifier circuit of the parallel feedback type can set the value of the input impedance so that a good matching state can be realized, and the input reflection characteristics can maintain good characteristics within the band, so that the stable Sex is not impaired. In addition, since high gain can be secured, good noise characteristics can be obtained.
[Brief description of the drawings]
FIG. 1 is a block diagram of an amplifier circuit according to a first embodiment.
FIGS. 2A to 2F are specific circuit diagrams of current control means of the amplifier circuit of FIG.
FIGS. 3A to 3C are specific circuit diagrams of a constant current source circuit of the amplifier circuit of FIG. 1;
FIG. 4 is a specific circuit diagram of one embodiment of the amplifier circuit of FIG. 1;
FIG. 5 is a block diagram of a parallel feedback amplifier circuit according to a second embodiment;
FIG. 6 is a specific circuit diagram of a first embodiment of the parallel feedback amplifier circuit of FIG. 5;
FIG. 7 is a specific circuit diagram of a second embodiment of the parallel feedback amplifier circuit of FIG. 5;
FIG. 8 is a specific circuit diagram of a third embodiment of the parallel feedback type amplifier circuit of FIG. 5;
FIG. 9 is a specific circuit diagram of a conventional amplifier circuit.
FIG. 10 is a specific circuit diagram of a conventional parallel feedback type amplifier circuit including a conventional amplifier circuit.
FIG. 11 is a diagram illustrating the operation of a conventional amplifier circuit.
FIG. 12 is a diagram illustrating the operation of the amplifier circuit of the present invention.
FIG. 13 is a block diagram of a conventional amplifier circuit using only a constant current source circuit as a load.
FIG. 14 is a diagram illustrating the operation of a conventional amplifier circuit having only a constant current source circuit as a load.
[Explanation of symbols]
1: current control means, 11: input terminal of current control means, 12: output terminal of current control means, 13 ground terminal of current control means, 14: FET for current control means, 15: bipolar transistor for current control means , 16: series feedback resistor, 17: peaking capacitor, 18: cascode connection power terminal 2: load resistor 3: constant current source circuit, 31: positive terminal of constant current source circuit, 32: negative terminal of constant current source circuit Terminal, 33: n-channel depletion mode FET for constant current source circuit, 34: bipolar transistor for constant current source circuit, 35: load resistance, 36: p-channel depletion mode FET for constant current source circuit
4: input terminal 5: output terminal 6: power supply terminal 100: amplifier circuit of the present invention, 150: conventional amplifier circuit, 200: feedback resistor, 300: input terminal of an amplifier circuit of a parallel feedback type, 400: parallel feedback type Output terminals of the amplifying circuit: 500: level shift circuit: 501: bipolar transistor for level shift circuit, 502: load resistor for level shift circuit, 503: FET for level shift circuit, 504: diode for level shift circuit, 506: Positive power supply terminal, 507: Negative power supply terminal
Claims (4)
構成要素としてディプリッションモードFETを用いたことを特徴とする増幅回路。The amplifier circuit according to any one of claims 1, 2 or 3,
An amplifier circuit comprising a depletion mode FET as a constituent element.
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US11824503B2 (en) * | 2019-02-01 | 2023-11-21 | Stmicroelectronics S.R.L. | Charge amplifier circuit with a high output dynamic range for a microelectromechanical sensor |
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