JP2004252729A - Interruption supporting circuit device, microcomputer, and interruption supporting method - Google Patents

Interruption supporting circuit device, microcomputer, and interruption supporting method Download PDF

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JP2004252729A JP2003042683A JP2003042683A JP2004252729A JP 2004252729 A JP2004252729 A JP 2004252729A JP 2003042683 A JP2003042683 A JP 2003042683A JP 2003042683 A JP2003042683 A JP 2003042683A JP 2004252729 A JP2004252729 A JP 2004252729A
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Hitoshi Koyanagi
仁 小柳
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Konica Minolta Inc
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Abstract

<P>PROBLEM TO BE SOLVED: To shorten a response time without limiting the kinds of interruption processing. <P>SOLUTION: In an interruption supporting block 20 as an interruption supporting circuit device, interruption to occur is predicted by an interruption predicting part 24, and data to be used for the interruption processing of the predicted interruption are read from a main memory 30 via a memory interface 27, and stored in an incorporated cache memory. When a data request for data for interruption to be used by interruption processing is transmitted from a CPU core 10 as a CPU due to the occurrence of interruption, the data for interruption corresponding to the data request are read from the cache memory, and transmitted via a CPU interface 22 to the CPU core 10. <P>COPYRIGHT: (C)2004,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、割り込みを支援する割り込み支援回路装置及びその割り込み支援装置を有するマイクロコンピュータ並びに割り込み支援方法に関する。
【０００２】
【従来の技術】
従来、マイクロコンピュータにおいて、処理の実行要求が発生した場合に、即座にその処理が実行されるリアルタイムシステムがあった。リアルタイムシステムにおいては、通常処理の実行中に発生する割り込みに応じて、実行する処理をその通常処理から割り込み処理へ所定時間内に切り替える必要がある。例えば、センサが障害物を検知してから規定時間内にその障害物を回避することである。この場合、センサの検知信号の入力が割り込みとして通知される。
【０００３】
また、割り込みに対して素早く対応するための構成が考えられている。その例として、割り込み処理に用いるデータを予めマイクロコンピュータ内部のキャッシュとしての命令ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に記憶しておき、割り込み発生時にそのデータの読み出し元を、通常時用の命令キャッシュから割り込み用の命令ＲＡＭに切り替えることにより、その割り込み処理実行の応答時間の高速化が実現されていた（例えば、特許文献１参照）。
【０００４】
【特許文献１】
特開２００２−４９６０７号公報
【０００５】
【発明が解決しようとする課題】
しかし、特許文献１に記載の発明では、割り込み用の命令ＲＡＭに記憶されるデータが予め決定されて記憶されてその更新が行われない。このため、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）において、予め命令ＲＡＭに記憶されたデータに対応する割り込み処理しか実行できないという問題があった。これに関して、命令ＲＡＭの容量が限られていることから、その容量に対応する限られた種類の割り込み処理しか実行できないという問題があった。
【０００６】
本発明の課題は、割り込みの種類を限定することなくその割り込み処理の応答時間を短縮することである。
【０００７】
【課題を解決するための手段】
請求項１に記載の発明は、割り込み処理に用いるデータのメインメモリからＣＰＵへの通信を支援する割り込み支援回路装置であって、
前記ＣＰＵとの通信を行うＣＰＵインタフェースと、
前記メインメモリとの通信を行うメモリインタフェースと、
データを記憶するキャッシュメモリを具備し、発生する割り込みを予測して、その割り込みの割り込み処理に用いるデータを、前記メモリインタフェースを介して前記メインメモリから読み出して前記キャッシュメモリに格納し、前記ＣＰＵからのデータ要求に基づいて、その格納されたデータを前記ＣＰＵに送信する割り込み予測部と、
前記ＣＰＵインタフェース及び前記メモリインタフェースを介して、前記ＣＰＵと前記メインメモリとの間の通信を制御する制御部とを備えることを特徴とする。
【０００８】
請求項２に記載の発明は、請求項１に記載の割り込み支援回路装置において、
前記割り込み予測部は、前記予測された割り込みの割り込み処理の開始前に、その割り込み処理に用いるデータを前記キャッシュメモリに格納することを特徴とする。
【０００９】
請求項３に記載の発明は、請求項１又は２に記載の割り込み支援回路装置において、
前記割り込み予測部は、
発生する割り込みを予測してその割り込みに基づく予測信号を出力する割り込み予測実行部と、
前記割り込み予測実行部から出力された予測信号に基づいて、予測された割り込みの割り込み処理に用いるデータを読み出すための投機フェチ要求を生成して前記メインメモリに送信する投機フェチ制御部と、
前記メインメモリから送信された前記割り込み処理に用いるデータを前記キャッシュメモリに格納させるキャッシュメモリ制御部とを備えることを特徴とする。
【００１０】
請求項４に記載の発明は、請求項３に記載の割り込み支援回路装置において、
前記キャッシュメモリ制御部は、各種処理のデータ要求を前記ＣＰＵから前記ＣＰＵインタフェースを介して受信した場合に、そのデータ要求に対応するデータを前記キャッシュメモリから検索し、検索された場合にそのデータを前記ＣＰＵインタフェースを介して前記ＣＰＵに送信することを特徴とする。
【００１１】
請求項５に記載の発明は、請求項４に記載の割り込み支援回路装置において、
前記制御部は、前記キャッシュメモリ制御部により前記データ要求に対応するデータが前記キャッシュメモリから検索されない場合に、前記データ要求に対応するデータを前記メモリインタフェースを介して前記メインメモリから受信し、そのデータを前記ＣＰＵインタフェースを介して前記ＣＰＵに送信することを特徴とする。
【００１２】
請求項６に記載の発明は、請求項３から５のいずれか一項に記載の割り込み支援回路装置において、
前記キャッシュメモリ制御部は、前記メインメモリから送信された前記割り込み処理に用いるデータを前記キャッシュメモリに格納させる場合に、そのデータの読み出しを有効にして前記キャッシュメモリに格納させ、前記キャッシュメモリに格納されたデータを前記ＣＰＵに送信した場合に、その送信されたデータの読み出しを無効にして前記キャッシュメモリに格納させることを特徴とする。
【００１３】
請求項７に記載の発明は、請求項３から６のいずれか一項に記載の割り込み支援回路装置において、
前記キャッシュメモリの記憶領域は、複数のチャネルに分割され、
前記キャッシュメモリ制御部は、１種類の割り込みに対応するデータを１つのチャネルに格納させることを特徴とする。
【００１４】
請求項８に記載の発明は、請求項３から７のいずれか一項に記載の割り込み支援回路装置において、
前記割り込み予測実行部は、
各割り込みの発生間隔をカウントするカウンタと、
前記各割り込みの発生の基準となる基準間隔値を記憶する基準間隔記憶部と、
前記カウンタから出力された所定の割り込みに対応するカウンタ値が、前記基準間隔記憶部に記憶された基準間隔値に対応する場合に、その割り込みに対応する予測信号を生成する予測信号生成部とを備えることを特徴とする。
【００１５】
請求項９に記載の発明は、請求項８に記載の割り込み支援回路装置において、
前記割り込み予測実行部は、
過去に発生した各割り込みの発生間隔を平均する平均部を備え、
前記基準間隔記憶部は、前記平均部により平均された各割り込みの発生間隔を基準間隔値として記憶することを特徴とする。
【００１６】
請求項１０に記載の発明は、請求項８又は９に記載の割り込み支援回路装置において、
前記所定の割り込みが周期的割り込みであり、
前記予測信号生成部は、前記カウンタから出力された前記周期的割り込みに対応するカウンタ値が、前記基準間隔記憶部に記憶された前記周期的割り込みに対応する基準間隔値を超える所定時間前に、その周期的割り込みに対応する予測信号を生成することを特徴とする。
【００１７】
請求項１１に記載の発明は、請求項８から１０のいずれか一項に記載の割り込み支援回路装置において、
前記所定の割り込みが、第１の割り込み発生後に所定間隔で発生する関連型割り込みとしての第２の割り込みであり、
前記カウンタは、前記第１の割り込みの発生間隔をカウントし、
前記予測信号生成部は、前記カウンタから出力された前記第１の割り込みに対応するカウンタ値が、前記基準間隔記憶部に記憶された、前記第１の割り込み発生からの前記第２の割り込みの発生間隔に対応する基準間隔値を超える所定時間前に、その第２の割り込みに対応する予測信号を生成することを特徴とする。
【００１８】
請求項１２に記載の発明は、請求項８から１１のいずれか一項に記載の割り込み支援回路装置において、
前記所定の割り込みがランダムに発生するランダム割り込みであり、
前記カウンタは、発生時間に規則性を有する規則的割り込みの発生間隔をカウントし、
前記予測信号生成部は、前記カウンタから出力されたカウンタ値が、前記基準間隔記憶部に記憶された前記規則的割り込みに対応する基準間隔値を超えた場合に、前記ランダム割り込みに対応する予測信号を生成することを特徴とする。
【００１９】
請求項１３に記載の発明は、請求項３から１２のいずれか一項に記載の割り込み支援回路装置において、
前記キャッシュメモリ制御部は、前記キャッシュメモリの記憶領域を参照し、前記記憶領域に対する空き領域の割合が所定量以上である場合に、所定の割り込みに対応する投機フェチ要求を生成させるための投機フェチ開始要求を前記投機フェチ制御部に入力することを特徴とする。
【００２０】
請求項１４に記載の発明は、
ＣＰＵと、
割り込み処理に用いるデータのメインメモリから前記ＣＰＵへの通信を支援する請求項１から１３のいずれか一項に記載の割込み支援回路装置とを備えるマイクロコンピュータであることを特徴とする。
【００２１】
請求項１５に記載の発明は、割り込み処理に用いるデータのメインメモリからＣＰＵへの通信をキャッシュメモリを介して支援する割り込み支援方法であって、
発生する割り込みを予測して、その割り込みの割り込み処理に用いるデータを、前記メインメモリから読み出して前記キャッシュメモリに格納し、前記ＣＰＵからのデータ要求に基づいて、その格納されたデータを前記ＣＰＵに送信することを特徴とする。
【００２２】
請求項１又は１５に記載の発明によれば、予測された割り込みの割り込み処理に用いるデータを、読み出し速度の速いキャッシュメモリに格納して、データ要求に基づいてそのデータをＣＰＵに送信するので、割り込みが発生した場合にＣＰＵがすみやかに割り込み処理で用いるデータを取得して割り込み処理を実行でき、割り込み処理の種類を限定することなく割り込み処理の応答時間を短縮することができる。
【００２３】
請求項１６に記載の発明は、請求項１５に記載の割り込み支援方法において、
前記予測された割り込みの割り込み処理の開始前に、その割り込み処理に用いるデータを前記キャッシュメモリに格納することを特徴とする。
【００２４】
請求項２又は１６に記載の発明によれば、予測された割り込みの割り込み処理の開始前に、その割り込み処理に用いるデータを読み出し速度の速いキャッシュメモリに格納するので、割り込み処理の応答時間を短縮することができる。
【００２５】
請求項１７に記載の発明は、請求項１５又は１６に記載の割り込み支援方法において、
発生する割り込みを予測してその割り込みに基づく予測信号を出力し、
前記出力された予測信号に基づいて、予測された割り込みの割り込み処理に用いるデータを読み出すための投機フェチ要求を生成して前記メインメモリに送信し、
前記メインメモリから送信された前記割り込み処理に用いるデータを前記キャッシュメモリに格納させることを備えることを特徴とする。
【００２６】
請求項３又は１７に記載の発明によれば、発生する割り込みを予測して、その予測信号に基づいて投機フェチ要求を生成してメインメモリに送信し、メインメモリから送信された、その投機フェチ要求に対応する前記割り込み処理に用いるデータをキャッシュメモリに格納させることができる。
【００２７】
請求項１８に記載の発明は、請求項１７に記載の割り込み支援方法において、
割り込み処理のデータ要求を前記ＣＰＵから受信した場合に、そのデータ要求に対応するデータを前記キャッシュメモリから検索し、検索された場合にそのデータを前記ＣＰＵに送信することを特徴とする請求項１７に記載の割り込み支援方法。
【００２８】
請求項４又は１８に記載の発明によれば、各種処理のデータ要求をＣＰＵから受信し、そのデータ要求に対応するデータを、読み出し速度の速いキャッシュメモリから検索してＣＰＵに送信するので、ＣＰＵにおいて各種処理の応答速度を高めることができる。
【００２９】
請求項１９に記載の発明は、請求項１８に記載の割り込み支援方法において、
前記データ要求に対応するデータが前記キャッシュメモリから検索されない場合に、前記データ要求に対応するデータを前記メインメモリから受信し、そのデータを前記ＣＰＵに送信することを特徴とする。
【００３０】
請求項５又は１９に記載の発明によれば、キャッシュメモリからデータ要求に対応するデータが検索されない場合に、そのデータをメインメモリからＣＰＵへ直接送信させるので、キャッシュメモリにデータを記憶する動作負担の増大を防ぎ、ＣＰＵにおいて各種処理の応答時間を短縮することができる。
【００３１】
請求項２０に記載の発明は、請求項１５から１９のいずれか一項に記載の割り込み支援方法において、
前記メインメモリから送信された前記割り込み処理に用いるデータを前記キャッシュメモリに格納させる場合に、そのデータの読み出しを有効にして前記キャッシュメモリに格納させ、前記キャッシュメモリに格納されたデータを前記ＣＰＵに送信した場合に、その送信されたデータの読み出しを無効にして前記キャッシュメモリに格納させることを特徴とする。
【００３２】
請求項６又は２０に記載の発明によれば、読み出しが有効か無効かの旨とともにデータがキャッシュメモリに格納されるので、キャッシュメモリの無効なデータをクリアして有効なデータを格納させ、キャッシュメモリ上の有効なデータの記憶効率を高めることができる。
【００３３】
請求項２１に記載の発明は、請求項１５から２０のいずれか一項に記載の割り込み支援方法において、
前記キャッシュメモリの記憶領域は、複数のチャネルに分割され、
１種類の割り込みに対応するデータを１つのチャネルに格納させることを特徴とする。
【００３４】
請求項７又は２１に記載の発明によれば、複数のチャネルそれぞれに、１種類の割り込みに対応するデータを格納させるので、チャネルを管理して、キャッシュメモリ上に同一の割り込みに対応する複数のデータを無駄に記憶させることを防ぐことができる。
【００３５】
請求項２２に記載の発明は、請求項１５から２１のいずれか一項に記載の割り込み支援方法において、
各割り込みの発生間隔をカウントし、
前記カウントされた所定の割り込みに対応するカウンタ値が、前記各割り込みの発生の基準となる基準間隔値に対応する場合に、その割り込みに対応する予測信号を生成することを特徴とする。
【００３６】
請求項８又は２２に記載の発明によれば、所定の割り込みに対応するカウンタ値が、その割り込みの基準間隔値に対応する場合に、その割り込みに対応する予測信号を生成するので、基準間隔値に基づいて発生時間に規則性を有する又は有しない割り込み処理を予測して予測信号を生成することができる。
【００３７】
請求項２３に記載の発明は、請求項２２に記載の割り込み支援方法において、
過去に発生した各割り込みの発生間隔を平均し、
前記平均された各割り込みの発生間隔を基準間隔値とすることを特徴とする。
【００３８】
請求項９又は２３に記載の発明によれば、過去に発生した所定の割り込みの発生間隔を平均して基準間隔値とするので、現在までの発生傾向を含む基準間隔値により、より正確に割り込みを予測して予測信号を生成することができる。
【００３９】
請求項２４に記載の発明は、請求項２２又は２３に記載の割り込み支援方法において、
前記所定の割り込みが周期的割り込みであり、
前記カウントされた前記周期的割り込みに対応するカウンタ値が、前記周期的割り込みに対応する基準間隔値を超える所定時間前に、その周期的割り込みに対応する予測信号を生成することを特徴とする。
【００４０】
請求項１０又は２４に記載の発明によれば、所定の周期的割り込みに対応するカウンタ値が、その周期的割り込みに対応する基準間隔値を超える所定時間前に、その周期的割り込みに対応する予測信号を生成するので、周期的割り込みを予測して予測信号を生成することができる。
【００４１】
請求項２５に記載の発明は、請求項２２から２４のいずれか一項に記載の割り込み支援方法において、
前記所定の割り込みが、第１の割り込み発生後に所定間隔で発生する関連型割り込みとしての第２の割り込みであり、
前記第１の割り込みの発生間隔をカウントし、
前記カウントされた前記第１の割り込みに対応するカウンタ値が、前記第１の割り込み発生からの前記第２の割り込みの発生間隔に対応する基準間隔値を超える所定時間前に、その第２の割り込みに対応する予測信号を生成することを特徴とする。
【００４２】
請求項１１又は２５に記載の発明によれば、所定の第１の割り込みに対応するカウンタ値が、その第１の割り込み発生からの第２の割り込みの発生間隔に対応する基準間隔値を超える所定時間前に、その第２の割り込みに対応する予測信号を生成するので、関連型割り込みを予測して予測信号を生成することができる。
【００４３】
請求項２６に記載の発明は、請求項２２から２５のいずれか一項に記載の割り込み支援方法において、
前記所定の割り込みがランダムに発生するランダム割り込みであり、
発生時間に規則性を有する規則的割り込みの発生間隔をカウントし、
前記カウントされたカウンタ値が、前記規則的割り込みに対応する基準間隔値を超えた場合に、前記ランダム割り込みに対応する予測信号を生成することを特徴とする。
【００４４】
請求項１２又は２６に記載の発明によれば、規則的割り込みに対応するカウンタ値が、規則的割り込みに対応する基準間隔値を超えた場合に、ランダム割り込みの種類に対応する予測信号を生成するので、ランダム割り込みを予測して予測信号を生成することができる。
【００４５】
請求項２７に記載の発明は、請求項１７から２６のいずれか一項に記載の割り込み支援方法において、
前記キャッシュメモリの記憶領域を参照し、前記記憶領域に対する空き領域の割合が所定量以上である場合に、所定の割り込みに対応する投機フェチ要求を生成させるための投機フェチ開始要求を生成して、その投機フェチ要求を生成させることを特徴とする。
【００４６】
請求項１３又は２７に記載の発明によれば、キャッシュメモリの記憶領域に対する空き領域の割合が所定量以上である場合に、投機フェチ開始要求を生成してその投機フェチ要求を生成させるので、その投機フェチ開始要求に対応するデータがキャッシュメモリに記憶されて、キャッシュメモリ上のデータの記憶効率を高め、割り込み処理に対応するデータをキャッシュメモリから読み出す確率を高めて、割り込み処理の応答速度をさらに高めることができる。
【００４７】
請求項１４に記載の発明によれば、請求項１から１３のいずれか一項に記載の割り込み支援回路装置を用いるので、請求項１から１３のいずれか一項の効果とともに、ＣＰＵで実行される割り込み処理の種類を限定することなくその応答時間を短縮することができる。
【００４８】
【発明の実施の形態】
以下、添付図面を参照して、本発明に係る第１、第２及び第３の実施の形態並びに変形例を順に説明する。
【００４９】
（第１の実施の形態）
図１〜図６を参照して第１の実施の形態を説明する。先ず、図１〜図４を参照して、本実施の形態の装置の特長を説明する。図１は、本実施の形態のマイクロコンピュータ１の構成を示す図である。図２は、割り込み予測部２４の内部構成を示す図である。図３は、本実施の形態における割り込み予測実行部２４１の内部構成を示す図である。図４は、キャッシュメモリ２４２に記憶されるデータの構成を示す図である。
【００５０】
図１に示すように、本実施の形態に係るマイクロコンピュータ１は、各種データを記憶するＲＡＭなどのメインメモリ３０とデータが送受信可能に接続されている。マイクロコンピュータ１は、ＣＰＵコア１０と、割り込みが発生した場合にＣＰＵコア１０における割り込み処理の実行を支援する割り込み支援回路装置としての割り込み支援ブロック２０とを備える。ＣＰＵコア１０は、図示しないが、各種データを記憶する内蔵キャッシュと、各種データを用いて各種演算を行う演算部とを有する。
【００５１】
ＣＰＵコア１０とは、ＣＰＵの中心部分である。ＣＰＵコア１０のみにより、あるいはＣＰＵコア１０と２次キャッシュなどの周辺回路とによりＣＰＵが構成される。本実施の形態では、ＣＰＵコア１０を用いて説明するが、ＣＰＵコア１０に代えてＣＰＵとして構成してもよい。
【００５２】
一般に、割り込みの種類として、周期的に発生する割り込みや、ある所定の割り込みの発生後に、その割り込みに対応して発生する別の所定の割り込みや、発生の時間的に規則性のないランダムな割り込みなどがある。本実施の形態において、割り込みとして、所定の時間間隔で周期的に発生する周期的割り込みを扱うものとする。
【００５３】
割り込み支援ブロック２０は、各部を制御する制御部２１と、ＣＰＵコア１０との通信を介するＣＰＵインタフェース２２と、ＣＰＵコア１０−ＣＰＵインタフェース２２間で送受信されるデータ信号の増幅を行うバッファアンプ２３ａ，２３ｂと、起こり得る割り込みを予測して、その予測された割り込みの割り込み処理に用いるデータを格納する割り込み予測部２４と、データの通信路を選択するセレクタ２５，２６と、メインメモリ３０との通信を介するメモリインタフェース２７と、メインメモリ３０−メモリインタフェース２７間で送受信されるデータ信号の増幅を行うバッファアンプ２８ａ，２８ｂとを備える。
【００５４】
ＣＰＵコア１０からＣＰＵインタフェース２２へ送信されるデータ信号は、バッファアンプ２３ａにより増幅される。ＣＰＵインタフェース２２からＣＰＵコア１０へ送信されるデータ信号は、バッファアンプ２３ｂにより増幅される。また、メモリインタフェース２７からメインメモリ３０へ送信されるデータ信号は、バッファアンプ２８ａにより増幅される。メインメモリ３０からメモリインタフェース２７へ送信されるデータ信号は、バッファアンプ２８ｂにより増幅される。
【００５５】
割り込み予測部２４は、ＣＰＵインタフェース２２と、セレクタ２６と接続されて、ＣＰＵインタフェース２２（ＣＰＵコア１０側）からのデータ信号が入力され、セレクタ２６（メインメモリ３０側）へのデータ信号を出力する。また、割り込み予測部２４は、メモリインタフェース２７と、セレクタ２５と接続されて、メモリインタフェース２７（メインメモリ３０側）からのデータ信号が入力され、セレクタ２５（ＣＰＵコア１０側）へのデータ信号を出力する。
【００５６】
セレクタ２６は、ＣＰＵインタフェース２２からメモリインタフェース２７へのデータ送信路を、割り込み予測部２４を経由する伝送路と、割り込み予測部２４を経由しないバイパスＢＰ１とから選択する。セレクタ２５は、メモリインタフェース２７からＣＰＵインタフェース２２へのデータ送信路を、割り込み予測部２４を経由する伝送路と、割り込み予測部２４を経由しないバイパスＢＰ２とから選択する。また、割り込みが発生した場合の割り込み信号は、ＣＰＵコア１０と割り込み予測部２４とに入力される。セレクタ２５，２６は、制御部２１により制御される。
【００５７】
図２に示すように、割り込み予測部２４は、実際に割り込み予測を行ってその予測された割り込みを示す予測信号を出力する割り込み予測実行部２４１と、割り込み処理に用いるデータ（以下、割り込み用データとする）を記憶するキャッシュメモリ２４２と、キャッシュメモリ２４２に記憶されたデータの検索及びキャッシュメモリ２４２の制御を行う検索制御部２４３と、予めメインメモリ３０から投機フェチ（予測された割り込みの割り込み用データの読み出し）を行ってキャッシュメモリ２４２に新たな割り込み用データを記憶させるか否かを判別するプリフェチ判別部２４４と、投機フェチを行う場合に投機フェチ用の投機フェチ要求を生成する投機フェチ部２３５と、割り込み予測と直接割り込みとの割り込み用データの読み出しの優先順位を管理する調停部２４６とを備える。
【００５８】
検索制御部２４３とプリフェチ判別部２４４とをまとめて、キャッシュメモリ制御部２４Ａとする。また、投機フェチ生成部２４５と調停部２４６とをまとめて、投機フェチ制御部２４Ｂとする。
【００５９】
図３に示すように、割り込み予測実行部２４１は、割り込み信号を受信することをトリガとしてカウントを行うカウンタ４１Ａと、カウンタ４１Ａのカウンタ値に所定単位時間ごとに所定数をインクリメントする加算部４２Ａと、割り込みの予測の基準となる基準間隔値を記憶する基準間隔記憶部４３Ａと、基準間隔記憶部４３Ａに記憶された基準間隔値とカウンタ４１Ａから出力されたカウント値との平均値を算出して出力する平均部４４Ａと、基準間隔記憶部４３Ａに記憶された基準間隔値とカウンタ４１Ａから出力されたカウント値との比較に基づいて、投機フェチを行わせるための予測信号を出力する予測信号生成部４５Ａとを備える。
【００６０】
カウンタ４１Ａは、割り込み信号を受信した場合にカウンタ値がリセットされる。また、カウンタ４１Ａは、時間経過とともにカウンタ値が加算部４２Ａにより所定時間単位づつインクリメントされる。また、カウンタ４１Ａは、割り込み信号の入力とともにリセット直前のカウンタ値を平均部４４Ａに出力し、また、常にカウンタ値を予測信号生成部４５Ａに出力する。平均部４４Ａは、初回に入力されたカウンタ値を基準間隔記憶部４３Ａにそのまま出力する。
【００６１】
基準間隔記憶部４３Ａは、初回に入力されたカウンタ値を基準間隔値として記憶する。また、基準間隔記憶部４３Ａは、割り込み信号を受信した場合に、記憶されている基準間隔値を平均部４４Ａ及び予測信号生成部４５Ａに出力する。平均部４４Ａは、割り込み発生によって２回目以降に入力されたカウンタ値と、基準間隔記憶部４３Ａから入力された基準間隔値との平均値を算出し、その平均値を基準間隔記憶部４３Ａに出力する。基準間隔記憶部４３Ａは、入力された平均値を基準間隔値として記憶する。
【００６２】
基準間隔値は、周期的な割り込みが過去に発生した間隔の平均値を示し、次にいつ周期的な割り込みが発生かを予測する目安となる。予測信号生成部４５Ａは、入力されたカウンタ値と基準間隔値とを比較し、カウンタ値が基準間隔値を経過する所定時間前に予測信号を生成し、検索制御部２４３及び投機フェチ生成部２４５に出力する。予測信号には、発生が予測される割り込みに対応する割り込み処理に用いる命令データなどのデータの種類が含まれる。
【００６３】
周期的に発生する周期的割り込みは、複数種類存在する。その種類が異なる割り込みどうしは、周期が異なるものもあれば、周期が同じものもある。割り込みの種類が異なれば、たとえ周期が同じでも発生のタイミングは異なる。よって、カウンタ４１Ａに記憶されるカウンタ値と、基準間隔記憶部４３Ａに記憶される基準間隔値とは、割り込みの種類ごとに別々に管理される。予測信号生成部４５Ａは、異なる割り込みの種類ごとに別々に予測信号を出力する。
【００６４】
検索制御部２４３は、バッファアンプ２３ａ及びＣＰＵインタフェース２２を介して、ＣＰＵコア１０から各種処理に用いるデータのデータ要求を受信し、また、割り込み予測実行部２４１の予測信号生成部４５Ａから予測信号が入力される。各種処理とは、割り込み処理と、割り込み処理以外の通常処理とを含める。検索制御部２４３は、入力された予測信号に対応する割り込み用データを格納するチャネルをキャッシュメモリ２４２から選択する。また、検索制御部２４３は、受信したＣＰＵコア１０からのデータ要求に対応するデータをキャッシュメモリ２４２から検索する。
【００６５】
キャッシュメモリ２４２は、記憶領域が複数のチャネルＣ０〜Ｃｎ（但し、ｎは自然数）に分割されている。各チャネルには、各割り込みに用いる命令データなどの割り込み用データが別々に格納される。各チャネルには、記憶領域単位である記憶ブロックを少なくとも１つ有し、１種類の割り込みに対応する割り込み用データを格納する。各チャネルは、１種類の割り込みに対応する１又は複数のデータを格納する。
【００６６】
キャッシュメモリ２４２に記憶される割り込み用データは、例えば、図４に示すようなデータ構成となる。各チャネルに、格納されている割り込み用データの読み出しが有効か無効かを示す有効フラグと、格納されている割り込み用データ内の１又は複数のデータの内容とが記憶される。有効フラグは、格納されている割り込み用データが有効である場合が１であり、格納されている割り込み用データが無効である場合が０であるものとする。
【００６７】
また、検索制御部２４３は、バッファアンプ２８ｂ及びメモリインタフェース２７を介してメインメモリ３０から送信された割り込み用データの、キャッシュメモリ２４２内の格納先のチャネルを選択する。選択されるチャネルは、データが格納されていないチャネルや、有効フラグが無効（＝０）になっているチャネルである（以下、これらのチャネルを空きチャネルとする）。また、検索制御部２４３は、選択したチャネルをクリアし、メインメモリ３０から送信されたデータを、そのクリアされたチャネル内へ格納させる制御を行い、その格納されたデータの有効フラグを１（有効）にする。
【００６８】
また、検索制御部２４３は、ＣＰＵコア１０からの信号により、要求された割り込み処理に対応するデータをキャッシュメモリ２４２内から検索し、検索された場合に、セレクタ２５、ＣＰＵインタフェース２２及びバッファアンプ２３ｂを介して、その検索されたデータをキャッシュメモリ２４２からＣＰＵコア１０へ送信させる制御を行い、その送信されたデータの有効フラグを０（無効）にする。
【００６９】
プリフェチ判別部２４４は、常にキャッシュメモリ２４２のチャネルＣ０〜Ｃｎのデータの格納状態を調べ、空きチャネルが予め設定された所定数よりも多いか否かを判別する。空きチャネルが所定数以上の場合に、プリフェチ判別部２４４は、検索制御部２４３から各チャネルに対応付けられる割り込みの種類が入力されて、空きチャネルに対応する割り込みの種類を含む投機フェチ開始要求を生成して投機フェチ生成部２４５に入力する。
【００７０】
投機フェチ生成部２４５は、割り込み予測実行部２４１の予測信号生成部４５Ａから予測信号が入力され、また、空きチャネルが所定数以上の場合にプリフェチ判別部２４４から投機フェチ開始要求が入力される。投機フェチ生成部２４５は、入力された予測信号に含まれる割り込みの種類に対応する投機フェチ要求を生成して調停部２４６に入力する。また、投機フェチ生成部２４５は、入力された投機フェチ開始要求に含まれる割り込みの種類に対応する投機フェチ要求を生成して調停部２４６に入力する。
【００７１】
調停部２４６は、バッファアンプ２３ａ及びＣＰＵインタフェース２２を介して、ＣＰＵコア１０からの各種処理に用いるデータのデータ要求を受信し、割り込み予測実行部２４１の予測信号生成部４５Ａから投機フェチ要求が入力される。そのデータ要求と、その投機フェチ要求とのどちらを、メインメモリ３０に送信するかの調停がとられる。調停部２４６は、例えば、データ要求に対応するデータが、検索制御部２４３によりキャッシュメモリ２４２から読み出されてＣＰＵコア１０側へ既に送信された場合に、入力されたデータ要求を破棄し、セレクタ２６、メモリインタフェース２７及びバッファアンプ２８ａを介して、投機フェチ要求をメインメモリ３０に送信する。調停部２４６は、例えば、データ要求に対応するデータがキャッシュメモリ２４２からＣＰＵコア１０側へ既に送信されていない場合に、入力されたデータ要求を優先し、セレクタ２６、メモリインタフェース２７及びバッファアンプ２８ａを介して、データ要求をメインメモリ３０に送信し、その送信後、投機フェチ要求をメインメモリ３０に送信する。
【００７２】
次に、図５〜図９を参照して、マイクロコンピュータ１の割り込み支援ブロック２０における動作を説明する。図５は、投機フェチ処理を示すフローチャートである。図６は、プリフェチ処理を示すフローチャートである。図７は、読み出し処理を示すフローチャートである。図８は、１つの割り込みに対するマイクロコンピュータ１の動作の流れの一例を示す図である。図９は、２つの割り込みに対するマイクロコンピュータ１の動作の流れの一例を示す図である。
【００７３】
先ず、図５を参照して、割り込み支援ブロック２０において周期的割り込みを予測し、その予測された割り込みの割り込み用データをメインメモリ３０から取り込み（投機フェチし）キャッシュメモリ２４２に格納させる投機フェチ処理を説明する。投機フェチ処理は、例えば、マイクロコンピュータ１を搭載する機器の起動をトリガとして実行される。マイクロコンピュータ１を搭載する機器の起動前には、キャッシュメモリ２４２にデータが格納されておらず、割り込みの種類とチャネルとの対応付けもされていないものとする。
【００７４】
割り込みの発生により、随時、割り込み予測実行部２４１内のカウンタ４１Ａ及び基準間隔記憶部４３Ａに割り込み信号が入力される。図５に示すように、先ず、予測信号生成部４５Ａにより、カウンタ４１Ａに記憶された各割り込みに対応するカウンタ値が基準間隔記憶部４３Ａに記憶された基準間隔値−所定時間を超えたか否かが判別される（ステップＳ１１）。基準間隔値が経過した場合に次の割り込みが発生するので、その所定時間前に、割り込み用データのキャッシュメモリ２４２への割り込みデータの格納処理を開始するためである。カウンタ値が基準間隔値−所定時間を超えていない場合（ステップＳ１１；ＮＯ）、ステップＳ１１に移行される。
【００７５】
カウンタ値が基準間隔値−所定時間を超えた場合（ステップＳ１１；ＹＥＳ）、予測信号生成部４５Ａにより、そのカウンタ値の割り込みに対応して割り込みの種類を含む予測信号が生成されて、検索制御部２４３及び投機フェチ生成部２４５に入力される（ステップＳ１２）。そして、検索制御部２４３により、入力された予測信号に含まれる割り込みの種類に対応するキャッシュメモリ２４２のチャネルが選択される（ステップＳ１３）。つまり、どの種類の割り込みを、どのチャネルに格納するかが設定され、その対応関係が以後、仮に固定される。また、選択されたチャネルは、検索制御部２４３によりデータ内容がクリアされる。また、ステップＳ１３において、既に割り込みの種類とチャネルとが設定されている場合に、それらを再設定する構成でもよい。
【００７６】
そして、投機フェチ生成部２４５により、入力された予測信号に含まれる割り込みの種類に対応する投機フェチ要求が生成されて調停部２４６に送信される。調停部２４６により、その投機フェチ要求と、ＣＰＵコア１０からのデータ要求との調停がとられ、投機フェチ要求を送信する順番がまわってきた場合に、投機フェチ要求がセレクタ２６、メモリインタフェース２７及びバッファアンプ２８ａを介してメインメモリ３０に送信される（ステップＳ１４）。
【００７７】
メインメモリ３０において、受信した投機フェチ要求に基づく割り込み用データが読み出されて、割り込み支援ブロック２０に送信される。そして、キャッシュメモリ２４２により、割り込み用データがバッファアンプ２８ｂ及びメモリインタフェース２７を介してメインメモリ３０から受信される。そして、検索制御部２４３により、ステップＳ１３において選択されたチャネルに基づいて、割り込み用データをキャッシュメモリ２４２のチャネルに格納させ（ステップＳ１５）、投機フェチ処理が終了される。
【００７８】
次に、図６を参照して、割り込み支援ブロック２０において、割り込み用データの読み出しに備えて、予め割り込み用データをメインメモリ３０から取り込み（プリフェチし）キャッシュメモリ２４２に格納させるプリフェチ処理を説明する。プリフェチ処理は、所定の時間間隔で周期的に実行される処理とする。例えば、初回は、マイクロコンピュータ１を搭載する機器の起動をトリガとして実行される。
【００７９】
図６に示すように、先ず、プリフェチ判別部２４４により、キャッシュメモリ２４２内の空きチャネルが認識され、その空きチャネルの数が所定数以上であるか否かが判別される（ステップＳ２１）。空きチャネルの数が所定数以上でない場合（ステップＳ２１；ＮＯ）、プリフェチ処理が終了される。
【００８０】
空きチャネルの数が所定数以上である場合（ステップＳ２１；ＹＥＳ）、プリフェチ判別部２４４により、その空きチャネルが割り込み処理の種類に対応付けて設定されているか否かが判別される（ステップＳ２２）。具体的には、既に実行された図５のステップＳ１３のチャネルの選択時に、空きチャネルに割り込みの種類が対応付けられているか否かが判別される。空きチャネルが設定されていない場合（ステップＳ２２；ＮＯ）、プリフェチ処理が終了される。
【００８１】
空きチャネルが設定されていている場合（ステップＳ２２；ＹＥＳ）、プリフェチ判別部２４４により、割り込みの種類が対応付けられている空きチャネルが１つ選択され、その空きチャネルとその割り込みの種類とに基づいて、その割り込みの種類を含む投機フェチ開始要求が生成されて投機フェチ生成部２４５に入力される（ステップＳ２３）。そして、投機フェチ生成部２４５により、入力された投機フェチ開始要求に含まれる割り込み処理の種類に対応する投機フェチ要求が生成されてメモリインタフェース２７及びバッファアンプ２８ａを介してメインメモリ３０に送信される（ステップＳ２４）。ステップＳ２４は、図５のステップＳ１４と同様の処理である。
【００８２】
そして、検索制御部２４３により、メインメモリ３０から受信された割り込み用データを、ステップＳ２３において選択されたキャッシュメモリ２４２の空きチャネルに格納させ（ステップＳ２５）、プリフェチ処理が終了される。ステップＳ２５は、図５のステップＳ１５と同様の処理である。
【００８３】
次に、図７を参照して、割り込み支援ブロック２０において、ＣＰＵコア１０において実行する各種処理に用いるデータ（ここでは、読み出しデータとする）を読み出す読み出し処理を説明する。ＣＰＵコア１０から送信された読み出しデータのデータ要求を、バッファアンプ２３ａ及びＣＰＵインタフェース２２を介して制御部２１が受信したことをトリガとして、割り込み支援ブロック２０において、読み出し処理が実行される。また、ＣＰＵコア１０から送信されたデータ要求が、バッファアンプ２３ａ及びＣＰＵインタフェース２２を介して、検索制御部２４３及び調停部２４６で受信される。
【００８４】
図７に示すように、先ず、検索制御部２４３により、データ要求に対応する読み出しデータがキャッシュメモリ２４２から検索される（ステップＳ３１）。そして、検索制御部２４３により、ステップＳ３１において、読み出しデータがキャッシュメモリ２４２から検索されたか否か（キャッシュメモリ２４２に格納されているか否か）が判別される（ステップＳ３２）。
【００８５】
読み出しデータがキャッシュメモリ２４２に格納されている場合（ステップＳ３２；ＹＥＳ）、検索制御部２４３により、読み出しデータがキャッシュメモリ２４２から読み出され、その読み出しデータが、セレクタ２５、ＣＰＵインタフェース２２及びバッファアンプ２３ｂを介してＣＰＵコア１０に送信される（ステップＳ３３）。
【００８６】
そして、検索制御部２４３により、キャッシュメモリ２４２において、読み出されたチャネルに対応する有効フラグが無効に設定される（ステップＳ３４）。また、調停部２４６により、ＣＰＵコア１０側から送信されたデータ要求が破棄される。そして、読み出し処理が終了される。
【００８７】
読み出しデータがキャッシュメモリ２４２に格納されていない場合（ステップＳ３２；ＮＯ）、調停部２４６により、ＣＰＵコア１０側から送信されたデータ要求が、セレクタ２６、メモリインタフェース２７及びバッファアンプ２８ａを介してメインメモリ３０に送信される（ステップＳ３６）。
【００８８】
メインメモリ３０において、受信したデータ要求に含まれる割り込みの種類に対応する読み出しデータが読み出されて、割り込み支援ブロック２０に送信される。そして、制御部２１により、読み出しデータがバッファアンプ２８ｂ、メモリインタフェース２７、バイパスＢＰ２、セレクタ２５、ＣＰＵインタフェース２２及びバッファアンプ２３ｂを介してＣＰＵコア１０へ送信され（ステップＳ３６）、読み出し処理が終了される。
【００８９】
なお、ＣＰＵコア１０において割り込み処理以外の通常処理が行われる場合に、その通常処理で用いるデータを、キャッシュメモリ２４２から検索及び読出ししない構成でもよい。この場合、その通常処理で用いるデータのデータ要求は、ＣＰＵコア１０から、バッファアンプ２３ａ、ＣＰＵインタフェース２２、バイパスＢＰ１、セレクタ２６、メモリインタフェース２７及びバッファアンプ２８ａを順に介してメインメモリ３０に送信される。
【００９０】
以上で説明した投機フェチ処理、プリフェチ処理及び読み出し処理は、それぞれ１種類の割り込みについての動作の流れである。実際には、複数種類の割り込みについての動作について、各割り込みについての動作がそれぞれ独立して行われることとなる。その際、各割り込みについての動作が重複して行われてもよい。
【００９１】
また、図には示さないが、ＣＰＵコア１０で各種処理が実行される場合に、実行中の処理で用いるデータ（以下、書き込みデータとする）をＣＰＵコア１０の内蔵キャッシュから一時的に退避させてメインメモリ３０に記憶させる場合がある。先ず、ＣＰＵコア１０から書き込みデータが割り込み支援ブロック２０に送信される。そして、制御部２１により、ＣＰＵコア１０から送信された書き込みデータが、バッファアンプ２３ａ、ＣＰＵインタフェース２２、バイパスＢＰ１、セレクタ２６、メモリインタフェース２７及びバッファアンプ２８ａを介して、メインメモリ３０に送信される。そして、メインメモリ３０により、受信された書き込みデータが記憶される。
【００９２】
ここで、図８を参照して、ＣＰＵコア１０における通常処理の実行中に、１つの割り込みが発生した場合におけるマイクロコンピュータ１の動作の流れの一例を説明する。図８の上から下方に時間が流れているものとし、１つの種類の割り込みを割り込みＩ１とする。
【００９３】
図８に示すように、先ず、ＣＰＵコア１０において通常処理が実行されている。▲１▼において、割り込み予測部２４により割り込みＩ１に対応する予測信号が生成され、その投機フェチ要求が生成されてメインメモリ３０に送信される（図５のステップＳ１１〜Ｓ１４に対応）。そして▲２▼において、メインメモリ３０により、割り込みＩ１に対応する割り込み用データが読み出されて割り込み支援ブロック２０に送信される。そして、割り込み予測部２４により、割り込み用データが受信されてキャッシュメモリ２４２に格納される（図５のステップＳ１５に対応）。
【００９４】
そして、▲３▼において、割り込みＩ１が発生し、割り込みＩ１に対応する割り込み信号がＣＰＵコア１０と割り込み予測部２４とに送信される。そして、▲４▼において、割り込み予測部２４により割り込みＩ１に対応する割り込み用データが、読み出し速度の速いキャッシュメモリ２４２から読み出されてＣＰＵコア１０に送信される（図７のステップＳ３１〜Ｓ３４に対応）。よって、割り込みＩ１の割り込み処理を応答時間を短縮して実行することができる。
【００９５】
次に、図９を参照して、ＣＰＵコア１０における通常処理の実行中に、２種類の割り込みが発生した場合におけるマイクロコンピュータ１の動作の流れの一例を説明する。２つの種類の割り込みは、周期の異なる別の種類で、それぞれ割り込みＩ１，Ｉ２とし、割り込みＩ１が割り込みＩ２よりも優先順位が高いものとする。
【００９６】
図９に示すように、▲５▼において、図８の▲１▼と同様に、割り込み予測部２４により、割り込みＩ１，Ｉ２に対応する予測信号が順に別々に生成され、その投機フェチ要求が生成されてメインメモリ３０に送信される。また、割り込みＩ１の割り込み用データの格納先は、キャッシュメモリ２４２のチャネルＣ１とし、割り込みＩ１の割り込み用データの格納先は、チャネルＣ２であると設定されたものとする。
【００９７】
そして、▲６▼において、図８の▲２▼と同様に、割り込み予測部２４において、割り込みＩ１，Ｉ２に対応する割り込み用データがメインメモリ３０から受信されて、それぞれ、キャッシュメモリ２４２のチャネルＣ１，Ｃ２に格納される。そして、▲７▼において、図８の▲３▼と同様に、割り込みＩ１，Ｉ２が順に発生して、その割り込み信号がＣＰＵコア１０及び割り込み予測部２４に送信される。
【００９８】
そして、▲８▼において、図８の▲４▼と同様に、割り込みＩ１に対応する割り込み用データがＣＰＵコア１０に送信され、割り込みＩ１に対応する割り込み処理が実行される。優先順位の低い割り込みＩ２に対応する割り込み用データは、割り込みＩ１に対応する割り込み処理の実行後にＣＰＵコア１０に送信され、割り込みＩ２に対応する割り込み処理が実行される。
【００９９】
よって、本実施の形態によれば、予測された割り込みの割り込み用データを、その割り込み処理の開始前に、読み出し速度の速いキャッシュメモリ２４２に格納して、データ要求に基づいてその割り込み用データをＣＰＵコア１０に送信するので、割り込みが発生した場合にＣＰＵコア１０がすみやかに割り込み用データを取得して割り込み処理を実行でき、割り込み処理の種類を限定することなく割り込み処理の応答時間を短縮することができる。
【０１００】
また、各種処理のデータ要求をＣＰＵコア１０から受信し、そのデータ要求に対応するデータを、読み出し速度の速いキャッシュメモリ２４２から検索してＣＰＵコア１０に送信するので、ＣＰＵコア１０において各種処理の応答速度を高めることができる。また、キャッシュメモリ２４２からデータ要求に対応するデータが検索されない場合に、そのデータをメインメモリ３０からＣＰＵコア１０へ直接送信させるので、キャッシュメモリ３０にデータを記憶させる動作負担の増大を防ぎ、ＣＰＵコア１０において各種処理の応答時間を短縮することができる。
【０１０１】
また、有効フラグにより読み出しが有効か無効かの旨とともにデータがキャッシュメモリ２４２に格納されるので、キャッシュメモリ２４２の無効な割り込み用データをクリアして有効なデータを格納させ、キャッシュメモリ２４２の有効な割り込み用データの記憶効率を高めることができる。
【０１０２】
また、複数のチャネルＣ０〜Ｃｎそれぞれに、１種類の割り込みに対応する割り込み用データを格納させるので、チャネルを管理して、キャッシュメモリ２４２上に同一の割り込みに対応する複数の割り込み用データを無駄に記憶させることを防ぐことができる。
【０１０３】
また、所定の周期的割り込みに対応するカウンタ４１Ａのカウンタ値が、その周期的割り込みに対応する基準間隔値を超える所定時間前に、その周期的割り込みの種類に対応する予測信号を予測信号生成部４５Ａで生成するので、周期的割り込みを予測して予測信号を生成することができる。
【０１０４】
また、平均部４４Ａにより過去に発生した所定の割り込みの発生間隔を平均して基準間隔値とするので、現在までの発生傾向を含む基準間隔値により、より正確に割り込みを予測して予測信号を生成することができる。
【０１０５】
また、プリフェチ判別部２４４によりキャッシュメモリ２４２の空きチャネルが所定数以上である場合に、投機フェチ開始要求を生成して投機フェチ生成部２４５に入力するので、その投機フェチ開始要求に対応する割り込み用データがキャッシュメモリ２４２に記憶されて、キャッシュメモリ２４２上の割り込み用データの記憶効率を高め、割り込み用データをキャッシュメモリ２４２から読み出す確率を高めて、割り込み処理の応答時間をさらに短縮することができる。
【０１０６】
（第２の実施の形態）
図１０を参照して、第２の実施の形態を説明する。図１０は、本実施の形態における割り込み予測実行部２４１の内部構成を示す図である。本実施の形態は、第１の実施の形態と、割り込み予測部２４１の内部構成を異にするものであり、説明の重複を避けるため、同様な部分の説明を省略する。
【０１０７】
第１の実施の形態は、周期的に発生する周期的割り込みを対象としていたが、本実施の形態では、第１の割り込みと第２の割り込みの発生に関連性があり、第１の割り込みが発生した後に、所定の時間間隔をおいて第２の割り込みが発生する構成を対象とする。このような割り込みを関連型割り込みとする。
【０１０８】
図１０に示すように、本実施の形態のマイクロコンピュータ１の割り込み支援ブロック２０の割り込み予測部２４内の割り込み予測実行部２４１は、第１の割り込み信号を受信することをトリガとしてカウントを行うカウンタ４１Ｂと、カウンタ４１Ｂのカウンタ値に所定単位時間ごとに所定数をインクリメントする加算部４２Ｂと、割り込みの予測の基準となる基準間隔値を記憶する基準間隔記憶部４３Ｂと、基準間隔記憶部４３Ｂに記憶された基準間隔値とカウンタ４１Ｂから出力されたカウント値との平均値を算出して出力する平均部４４Ｂと、基準間隔記憶部４３Ｂに記憶された基準間隔値とカウンタ４１Ｂから出力されたカウント値との比較に基づいて、投機フェチを行わせるための予測信号を出力する予測信号生成部４５Ｂとを備える。
【０１０９】
カウンタ４１Ｂは、第１の割り込み信号を受信した場合にカウンタ値がリセットされる。また、カウンタ４１Ｂは、時間経過とともにカウンタ値が加算部４２Ｂにより所定時間単位づつインクリメントされる。また、カウンタ４１Ｂは、第１の割り込み信号の入力とともにリセット直前のカウンタ値を平均部４４Ｂに出力し、また、常にカウンタ値を予測信号生成部４５Ｂに出力する。平均部４４Ｂは、初回に入力されたカウンタ値を基準間隔記憶部４３Ｂにそのまま出力する。
【０１１０】
基準間隔記憶部４３Ｂは、入力されたカウンタ値を基準間隔値として記憶する。また、基準間隔記憶部４３Ｂは、第２の割り込み信号を受信した場合に、記憶されている基準間隔値を平均部４４Ｂ及び予測信号生成部４５Ｂに出力する。平均部４４Ｂは、第１の割り込み発生によって２回目以降に入力されたカウンタ値と、基準間隔記憶部４３Ｂから入力された基準間隔値との平均値を算出し、その平均値を基準間隔記憶部４３Ｂに出力する。基準間隔記憶部４３Ｂは、入力された平均値を基準間隔値として記憶する。
【０１１１】
基準間隔値は、過去に発生した第１の割り込みの発生から第２の割り込みの発生までの時間間隔の平均値を示し、第１の割り込みの発生後にいつ第２の割り込みが発生かを予測する目安となる。予測信号生成部４５Ｂは、入力されたカウンタ値と基準間隔値とを比較し、カウンタ値が基準間隔値を経過する所定時間前に、第２の割り込みに対応する予測信号を生成し、検索制御部２４３及び投機フェチ生成部２４５に出力する。予測信号には、発生が予測される第２の割り込みの種類が含まれる。
【０１１２】
また、マイクロコンピュータ１における動作も、第１の実施の形態と同様である。第１の割り込みの発生により、随時、割り込み予測実行部２４１内のカウンタ４１Ｂに第１の割り込み信号が入力され、第２の割り込みの発生により、随時、基準間隔記憶部４３Ｂに第２の割り込み信号が入力される。本実施の形態の動作として、図５の投機フェチ処理のステップＳ１１において、先ず、予測信号生成部４５Ｂにより、カウンタ４１Ｂに記憶された第１の割り込み発生後のカウンタ値が、基準間隔記憶部４３Ｂに記憶された基準間隔値−所定時間を超えたか否かが判別される。本実施の形態の動作において、投機フェチ処理におけるステップＳ１１の後のステップと、プリフェチ処理と、読み出し処理とは、第１の実施の形態と同様である。
【０１１３】
よって、本実施の形態によれば、所定の第１の割り込みに対応するカウンタ４１Ｂのカウンタ値が、その第１の割り込み発生からの第２の割り込みの発生間隔に対応する基準間隔値を超える所定時間前に、その第２の割り込みの種類に対応する予測信号を予測信号生成部４５Ｂで生成するので、関連型割り込みを予測して予測信号を生成することができる。
【０１１４】
（第３の実施の形態）
図１１を参照して、第３の実施の形態を説明する。図１１は、本実施の形態における割り込み予測実行部２４１の内部構成を示す図である。本実施の形態は、第１の実施の形態と、割り込み予測部２４１の内部構成を異にするものであり、説明の重複を避けるため、同様な部分の説明を省略する。
【０１１５】
第１の実施の形態が周期的に発生する周期的割り込みを対象とし、第２の実施の形態が関連型割り込みを対象としていた。本実施の形態では、周期的割り込みにも関連型割り込みにも当てはまらなく、発生時間が規則的でないランダムに発生するランダム割り込みを対象とする構成である。
【０１１６】
図１１に示すように、本実施の形態のマイクロコンピュータ１の割り込み支援ブロック２０の割り込み予測部２４内の割り込み予測実行部２４１は、周期的割り込み及び割り込みなどの規則的割り込みを受信することをトリガとしてカウントを行うカウンタ４１Ｃと、カウンタ４１Ｃのカウンタ値に所定単位時間ごとに所定数をインクリメントする加算部４２Ｃと、基準間隔値を記憶し、その規則的割り込みの発生後から基準間隔値を超えても、次の規則的割り込みが発生しない場合に、投機フェチを行わせるための予測信号を出力する予測信号生成部４５Ｃとを備える。
【０１１７】
カウンタ４１Ｃは、規則的割り込み信号を受信した場合にカウンタ値がリセットされる。また、カウンタ４１Ｃは、時間経過とともにカウンタ値が加算部４２Ｃにより所定時間単位づつインクリメントされる。また、カウンタ４１Ｂは、常にカウンタ値を予測信号生成部４５Ｃに出力する。
【０１１８】
基準間隔値は、規則的割り込みの発生後から、次の規則的割り込みが発生していないと判別されるまでの時間間隔を示す値であり、次にいつランダム割り込みが発生かを予測する目安となる。言い換えれば、規則的割り込みの発生後から、基準間隔値を経過しても、次の規則的割り込みが発生しない場合に、ランダム割り込みが発生すると予測される。予測信号生成部４５Ｃは、予め記憶された基準間隔値と、カウンタ４１Ｃから入力されるカウンタ値とを常に比較し、カウンタ値が基準間隔値を経過すると、ランダム割り込みに対応する予測信号を生成し、検索制御部２４３及び投機フェチ生成部２４５に出力する。予測信号には、発生が予測されるランダム割り込みに対応する割り込み処理に用いる命令データなどのデータの種類が含まれる。
【０１１９】
また、マイクロコンピュータ１における動作も、第１の実施の形態と同様である。規則的割り込みの発生により、随時、割り込み予測実行部２４１内のカウンタ４１Ｃに規則的割り込み信号が入力される。本実施の形態の動作として、図５の投機フェチ処理のステップＳ１１に代えて、先ず、予測信号生成部４５Ｃにより、カウンタ４１Ｃに記憶された規則的割り込み発生後のカウンタ値が、予め記憶された基準間隔値を超えたか否かが判別される。本実施の形態の動作において、投機フェチ処理におけるステップＳ１１の後のステップと、プリフェチ処理と、読み出し処理とは、第１の実施の形態と同様である。
【０１２０】
よって、本実施の形態によれば、周期的及び関連型割り込みなどの規則的割り込みに対応するカウンタ値が、規則的割り込みに対応する基準間隔値を超えた場合に、ランダム割り込みの種類に対応する予測信号を予測信号生成部４５Ｃで生成するので、ランダム割り込みを予測して予測信号を生成することができる。
【０１２１】
（変形例）
図１２を参照して、第１の実施の形態の変形例を説明する。図１２は、本変形例における割り込み予測実行部２４１の内部構成を示す図である。本変形例は、第１の実施の形態と、割り込み予測部２４１の内部構成を異にするものであり、説明の重複を避けるため、同様な部分の説明を省略する。本変形例は、第１の実施の形態と同様に、周期的に発生する周期的割り込みを対象とする。
【０１２２】
図１２に示すように、本実施の形態のマイクロコンピュータ１の割り込み支援ブロック２０の割り込み予測部２４内の割り込み予測実行部２４１は、カウンタ４１Ａと、加算部４２Ａと、各周期的割り込みの基準周期としての基準間隔値を有する基準テーブルを記憶する基準間隔記憶部４６と、カウンタ４１Ａから出力されたカウンタ値と基準間隔記憶部４６に記憶された基準テーブルの基準間隔値との比較に基づいて、投機フェチを行わせるための予測信号を出力する予測信号生成部４７とを備える。
【０１２３】
基準テーブルには、予め設定された、各周期的割り込みの種類を識別する識別番号と、その識別番号に対応する周期である基準間隔値とが格納される。基準間隔値は、次にいつ各割り込みが発生かを予測する目安となる。予測信号生成部４７は、入力されたカウンタ値と基準間隔値とを比較し、カウンタ値が基準間隔値を経過する所定時間前に、第２の割り込みに対応する予測信号を生成し、検索制御部２４３及び投機フェチ生成部２４５に出力する。予測信号には、発生が予測される第２の割り込みに対応する割り込み処理に用いる割り込み用データの種類が含まれる。
【０１２４】
また、マイクロコンピュータ１における動作も、第１の実施の形態と同様である。周期的割り込みの発生により、随時、割り込み予測実行部２４１内のカウンタ４１Ａに割り込み信号が入力される。本変形例の動作として、図５の投機フェチ処理のステップＳ１１において、先ず、予測信号生成部４７により、カウンタ４１Ａに記憶された、ある周期的割り込みに対応するカウンタ値が、基準間隔記憶部４６に記憶された基準テーブルの、前記周期的割り込みに対応する基準間隔値−所定時間を超えたか否かが判別される。本変形例の動作において、投機フェチ処理におけるステップＳ１１の後のステップと、プリフェチ処理と、読み出し処理とは、第１の実施の形態と同様である。
【０１２５】
よって、本変形例によれば、所定の周期的割り込みに対応するカウンタ４１Ａのカウンタ値が、その周期的割り込みに対応する基準テーブルの基準間隔値を超える所定時間前に、その周期的割り込みの種類に対応する予測信号を予測信号生成部４５Ａで生成するので、周期的割り込みを予測して予測信号を生成することができる。
【０１２６】
なお、第１及び第２の実施の形態において、平均部４４Ａ，４４Ｂにより平均された割り込みの発生間隔を基準間隔値として基準間隔記憶部４３Ａ，４３Ｂに記憶する構成であったが、平均部４４Ａ，４４Ｂを設けることなく、所定の基準間隔値を固定して、平均化しない構成でもよい。
【０１２７】
また、第１、第２及び第３の実施の形態において、それぞれ、周期的割り込み、関連型割り込み及びランダム割り込みを予測する構成であったが、第１、第２及び第３の実施の形態のうちの複数を組合せて、周期的割り込み、関連型割り込み及びランダム割り込みのうちの少なくとも２つを予測する構成でもよい。また、変形例の基準テーブルを用いる構成をさらに組合わせてもよい。また、変形例の基準テーブルを用いる構成を第２、第３の実施の形態に適用してもよい。
【０１２８】
また、第１、第２及び第３の実施の形態並びに変形例において、割り込み支援ブロック２０は、ＣＰＵコア１０に外付けされる構成であったが、割り込み回路装置としてＣＰＵコア１０とともに一体に形成される構成などでもよい。
【０１２９】
また、第１、第２及び第３の実施の形態並びに変形例において、キャッシュメモリ２４２内に記憶されているデータは、マイクロコンピュータ１を搭載する機器の電源オフにより消去されるが、これに限るものでなく、電源オフ後もデータが記憶保持される構成でもよい。
【０１３０】
以上、本発明の実施の形態につき説明したが、本発明は、必ずしも上述した手段及び手法にのみ限定されるものではなく、本発明にいう目的を達成し、本発明にいう効果を有する範囲内において適宜に変更実施が可能なものである。
【０１３１】
【発明の効果】
請求項１又は１５に記載の発明によれば、予測された割り込みの割り込み処理に用いるデータを、読み出し速度の速いキャッシュメモリに格納して、データ要求に基づいてそのデータをＣＰＵに送信するので、割り込みが発生した場合にＣＰＵがすみやかに割り込み処理で用いるデータを取得して割り込み処理を実行でき、割り込み処理の種類を限定することなく割り込み処理の応答時間を短縮することができる。
【０１３２】
請求項２又は１６に記載の発明によれば、予測された割り込みの割り込み処理の開始前に、その割り込み処理に用いるデータを読み出し速度の速いキャッシュメモリに格納するので、割り込み処理の応答時間を短縮することができる。
【０１３３】
請求項３又は１７に記載の発明によれば、発生する割り込みを予測して、その予測信号に基づいて投機フェチ要求を生成してメインメモリに送信し、メインメモリから送信された、その投機フェチ要求に対応する前記割り込み処理に用いるデータをキャッシュメモリに格納させることができる。
【０１３４】
請求項４又は１８に記載の発明によれば、各種処理のデータ要求をＣＰＵから受信し、そのデータ要求に対応するデータを、読み出し速度の速いキャッシュメモリから検索してＣＰＵに送信するので、ＣＰＵにおいて各種処理の応答速度を高めることができる。
【０１３５】
請求項５又は１９に記載の発明によれば、キャッシュメモリからデータ要求に対応するデータが検索されない場合に、そのデータをメインメモリからＣＰＵへ直接送信させるので、キャッシュメモリにデータを記憶する動作負担の増大を防ぎ、ＣＰＵにおいて各種処理の応答時間を短縮することができる。
【０１３６】
請求項６又は２０に記載の発明によれば、読み出しが有効か無効かの旨とともにデータがキャッシュメモリに格納されるので、キャッシュメモリの無効なデータをクリアして有効なデータを格納させ、キャッシュメモリ上の有効なデータの記憶効率を高めることができる。
【０１３７】
請求項７又は２１に記載の発明によれば、複数のチャネルそれぞれに、１種類の割り込みに対応するデータを格納させるので、チャネルを管理して、キャッシュメモリ上に同一の割り込みに対応する複数のデータを無駄に記憶させることを防ぐことができる。
【０１３８】
請求項８又は２２に記載の発明によれば、所定の割り込みに対応するカウンタ値が、その割り込みの基準間隔値に対応する場合に、その割り込みに対応する予測信号を生成するので、基準間隔値に基づいて発生時間に規則性を有する又は有しない割り込み処理を予測して予測信号を生成することができる。
【０１３９】
請求項９又は２３に記載の発明によれば、過去に発生した所定の割り込みの発生間隔を平均して基準間隔値とするので、現在までの発生傾向を含む基準間隔値により、より正確に割り込みを予測して予測信号を生成することができる。
【０１４０】
請求項１０又は２４に記載の発明によれば、所定の周期的割り込みに対応するカウンタ値が、その周期的割り込みに対応する基準間隔値を超える所定時間前に、その周期的割り込みに対応する予測信号を生成するので、周期的割り込みを予測して予測信号を生成することができる。
【０１４１】
請求項１１又は２５に記載の発明によれば、所定の第１の割り込みに対応するカウンタ値が、その第１の割り込み発生からの第２の割り込みの発生間隔に対応する基準間隔値を超える所定時間前に、その第２の割り込みに対応する予測信号を生成するので、関連型割り込みを予測して予測信号を生成することができる。
【０１４２】
請求項１２又は２６に記載の発明によれば、規則的割り込みに対応するカウンタ値が、規則的割り込みに対応する基準間隔値を超えた場合に、ランダム割り込みに対応する予測信号を生成するので、ランダム割り込みを予測して予測信号を生成することができる。
【０１４３】
請求項１３又は２７に記載の発明によれば、キャッシュメモリの記憶領域に対する空き領域の割合が所定量以上である場合に、投機フェチ開始要求を生成してその投機フェチ要求を生成させるので、その投機フェチ開始要求に対応するデータがキャッシュメモリに記憶されて、キャッシュメモリ上のデータの記憶効率を高め、割り込み処理に対応するデータをキャッシュメモリから読み出す確率を高めて、割り込み処理の応答速度をさらに高めることができる。
【０１４４】
請求項１４に記載の発明によれば、請求項１から１３のいずれか一項に記載の割り込み支援回路装置を用いるので、請求項１から１３のいずれか一項の効果とともに、ＣＰＵで実行される割り込み処理の種類を限定することなくその応答時間を短縮することができる。
【図面の簡単な説明】
【図１】本発明に係る第１の実施の形態のマイクロコンピュータ１の構成を示す図である。
【図２】割り込み予測部２４の内部構成を示す図である。
【図３】第１の実施の形態における割り込み予測実行部２４１の内部構成を示す図である。
【図４】キャッシュメモリ２４２に記憶されるデータの構成を示す図である。
【図５】投機フェチ処理を示すフローチャートである。
【図６】プリフェチ処理を示すフローチャートである。
【図７】読み出し処理を示すフローチャートである。
【図８】１つの割り込みに対するマイクロコンピュータ１の動作の流れの一例を示す図である。
【図９】２つの割り込みに対するマイクロコンピュータ１の動作の流れの一例を示す図である。
【図１０】本発明に係る第２の実施の形態における割り込み予測実行部２４１の内部構成を示す図である。
【図１１】本発明に係る第３の実施の形態における割り込み予測実行部２４１の内部構成を示す図である。
【図１２】第１の実施の形態の変形例における割り込み予測実行部２４１の内部構成を示す図である。
【符号の説明】
１…マイクロコンピュータ
１０…ＣＰＵコア
２０…割り込み支援ブロック
２１…制御部
２２…ＣＰＵインタフェース
２３ａ，２３ｂ，２８ａ，２８ｂ…バッファアンプ
２４…割り込み予測部
２４１…割り込み予測実行部
２４２…キャッシュメモリ
２４Ａ…キャッシュメモリ制御部
２４３…検索制御部
２４４…プリフェチ判別部
２４Ｂ…投機フェチ制御部
２４５…投機フェチ生成部
２４６…調停部
４１Ａ，４１Ｂ，４１Ｃ…カウンタ
４２Ａ，４２Ｂ，４２Ｃ…加算部
４３Ａ，４３Ｂ，４６…基準間隔記憶部
４４Ａ，４４Ｂ…平均部
４５Ａ，４５Ｂ，４５Ｃ，４７…予測信号生成部
２５，２６…セレクタ
２７…メモリインタフェース
３０…メインメモリ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to an interrupt support circuit device that supports an interrupt, a microcomputer having the interrupt support device, and an interrupt support method.
[0002]
[Prior art]
2. Description of the Related Art Conventionally, there has been a real-time system in which, when a processing execution request is issued, the processing is immediately executed in a microcomputer. In a real-time system, it is necessary to switch the process to be executed from the normal process to the interrupt process within a predetermined time in response to an interrupt generated during the execution of the normal process. For example, avoiding the obstacle within a specified time after the sensor detects the obstacle. In this case, the input of the detection signal of the sensor is notified as an interrupt.
[0003]
Further, a configuration for quickly responding to an interrupt has been considered. As an example, data used for interrupt processing is stored in advance in an instruction RAM (Random Access Memory) as a cache inside the microcomputer, and when an interrupt occurs, the source of the data is read from the normal instruction cache for the interrupt. By switching to the instruction RAM, the response time for executing the interrupt processing can be shortened (for example, see Patent Document 1).
[0004]
[Patent Document 1]
JP-A-2002-49607
[0005]
[Problems to be solved by the invention]
However, in the invention described in Patent Document 1, the data stored in the instruction RAM for interruption is determined and stored in advance, and is not updated. For this reason, there has been a problem that a CPU (Central Processing Unit) can execute only an interrupt process corresponding to data stored in the instruction RAM in advance. In this regard, since the capacity of the instruction RAM is limited, there is a problem that only a limited type of interrupt processing corresponding to the capacity can be executed.
[0006]
An object of the present invention is to reduce the response time of interrupt processing without limiting the type of interrupt.
[0007]
[Means for Solving the Problems]
The invention according to claim 1 is an interrupt support circuit device that supports communication of data used for interrupt processing from a main memory to a CPU,
A CPU interface for communicating with the CPU;
A memory interface for communicating with the main memory;
A cache memory for storing data, predicting an interrupt to occur, reading data used for interrupt processing of the interrupt from the main memory via the memory interface, storing the data in the cache memory, An interrupt prediction unit for transmitting the stored data to the CPU based on the data request of
A control unit that controls communication between the CPU and the main memory via the CPU interface and the memory interface.
[0008]
According to a second aspect of the present invention, in the interrupt support circuit device according to the first aspect,
The interrupt prediction unit stores data used for the interrupt processing in the cache memory before starting the interrupt processing of the predicted interrupt.
[0009]
According to a third aspect of the present invention, in the interrupt support circuit device according to the first or second aspect,
The interrupt prediction unit,
An interrupt prediction execution unit that predicts an interrupt to occur and outputs a prediction signal based on the interrupt;
A speculative fetish control unit that generates a speculative fetish request for reading data used for interrupt processing of the predicted interrupt based on the prediction signal output from the interrupt prediction execution unit and transmits the request to the main memory;
A cache memory control unit for storing data used for the interrupt processing transmitted from the main memory in the cache memory.
[0010]
According to a fourth aspect of the present invention, in the interrupt support circuit device according to the third aspect,
The cache memory control unit, when receiving data requests for various processes from the CPU via the CPU interface, searches the cache memory for data corresponding to the data requests. The data is transmitted to the CPU via the CPU interface.
[0011]
According to a fifth aspect of the present invention, in the interrupt support circuit device according to the fourth aspect,
The control unit, when the data corresponding to the data request is not retrieved from the cache memory by the cache memory control unit, receives data corresponding to the data request from the main memory via the memory interface, Data is transmitted to the CPU via the CPU interface.
[0012]
The invention according to claim 6 is the interrupt support circuit device according to any one of claims 3 to 5,
The cache memory control unit, when storing data used for the interrupt processing transmitted from the main memory in the cache memory, enables reading of the data, stores the data in the cache memory, and stores the data in the cache memory. When the transmitted data is transmitted to the CPU, reading of the transmitted data is invalidated and stored in the cache memory.
[0013]
According to a seventh aspect of the present invention, in the interrupt support circuit device according to any one of the third to sixth aspects,
The storage area of the cache memory is divided into a plurality of channels,
The cache memory control unit stores data corresponding to one type of interrupt in one channel.
[0014]
According to an eighth aspect of the present invention, in the interrupt support circuit device according to any one of the third to seventh aspects,
The interrupt prediction execution unit,
A counter that counts each interrupt occurrence interval,
A reference interval storage unit that stores a reference interval value serving as a reference for the occurrence of each interrupt;
When a counter value corresponding to a predetermined interrupt output from the counter corresponds to the reference interval value stored in the reference interval storage unit, a prediction signal generation unit that generates a prediction signal corresponding to the interrupt. It is characterized by having.
[0015]
According to a ninth aspect of the present invention, in the interrupt support circuit device according to the eighth aspect,
The interrupt prediction execution unit,
Equipped with an averaging unit that averages the interval between each interrupt that occurred in the past,
The reference interval storage unit stores the interrupt occurrence intervals averaged by the averaging unit as a reference interval value.
[0016]
According to a tenth aspect of the present invention, in the interrupt support circuit device according to the eighth or ninth aspect,
The predetermined interrupt is a periodic interrupt,
The prediction signal generation unit, a predetermined time before the counter value corresponding to the periodic interrupt output from the counter exceeds the reference interval value corresponding to the periodic interrupt stored in the reference interval storage unit, The method is characterized in that a prediction signal corresponding to the periodic interrupt is generated.
[0017]
The invention according to claim 11 is the interrupt support circuit device according to any one of claims 8 to 10, wherein
The predetermined interrupt is a second interrupt as a related interrupt generated at a predetermined interval after the first interrupt has occurred,
The counter counts an interval at which the first interrupt occurs,
The prediction signal generation unit may include a counter value corresponding to the first interrupt output from the counter, the counter value being stored in the reference interval storage unit, and the generation of the second interrupt from the generation of the first interrupt. A prediction signal corresponding to the second interrupt is generated a predetermined time before a reference interval value corresponding to the interval is exceeded.
[0018]
According to a twelfth aspect of the present invention, in the interrupt support circuit device according to any one of the eighth to eleventh aspects,
The predetermined interrupt is a random interrupt that occurs randomly,
The counter counts an interval of occurrence of a regular interrupt having a regularity in an occurrence time,
The prediction signal generation unit, when the counter value output from the counter exceeds the reference interval value corresponding to the regular interrupt stored in the reference interval storage unit, the prediction signal corresponding to the random interrupt Is generated.
[0019]
According to a thirteenth aspect of the present invention, in the interrupt support circuit device according to any one of the third to twelfth aspects,
The cache memory control unit refers to a storage area of the cache memory, and when a ratio of a free area to the storage area is equal to or more than a predetermined amount, a speculation fetish for generating a speculation fetish request corresponding to a predetermined interrupt A start request is input to the speculative fetish control unit.
[0020]
The invention according to claim 14 is
A CPU,
A microcomputer provided with the interrupt support circuit device according to any one of claims 1 to 13, which supports communication of data used for interrupt processing from the main memory to the CPU.
[0021]
An invention according to claim 15 is an interrupt support method for supporting communication of data used for interrupt processing from a main memory to a CPU via a cache memory,
Predicting an interrupt to occur, reading data used for interrupt processing of the interrupt from the main memory, storing the data in the cache memory, and transmitting the stored data to the CPU based on a data request from the CPU. It is characterized by transmitting.
[0022]
According to the first or fifteenth aspect of the present invention, the data used for the interrupt processing of the predicted interrupt is stored in the cache memory having a high read speed, and the data is transmitted to the CPU based on the data request. When an interrupt occurs, the CPU can promptly acquire data used in the interrupt process and execute the interrupt process, thereby shortening the response time of the interrupt process without limiting the type of the interrupt process.
[0023]
The invention according to claim 16 is the interrupt support method according to claim 15,
Before starting the interrupt processing of the predicted interrupt, data used for the interrupt processing is stored in the cache memory.
[0024]
According to the second or sixteenth aspect of the present invention, before starting the interrupt processing of the predicted interrupt, the data used for the interrupt processing is stored in the cache memory having a high readout speed, so that the response time of the interrupt processing is reduced. can do.
[0025]
The invention according to claim 17 is the interrupt support method according to claim 15 or 16,
Predicts an interrupt to occur and outputs a prediction signal based on the interrupt,
Based on the output prediction signal, generate a speculative fetish request for reading data used for the interrupt processing of the predicted interrupt and transmit the request to the main memory,
Storing the data used for the interrupt processing transmitted from the main memory in the cache memory.
[0026]
According to the third or 17th aspect of the present invention, an interrupt to be generated is predicted, a speculative fetish request is generated based on the predicted signal and transmitted to the main memory, and the speculative fetish transmitted from the main memory is transmitted. Data used for the interrupt processing corresponding to the request can be stored in the cache memory.
[0027]
The invention according to claim 18 is the interrupt support method according to claim 17, wherein
18. The method according to claim 17, wherein when a data request for interrupt processing is received from the CPU, data corresponding to the data request is retrieved from the cache memory, and when retrieved, the data is transmitted to the CPU. 3. The interrupt support method described in 1.
[0028]
According to the invention described in claim 4 or 18, data requests for various processes are received from the CPU, and data corresponding to the data requests is retrieved from the cache memory having a high read speed and transmitted to the CPU. In this case, the response speed of various processes can be increased.
[0029]
The invention according to claim 19 is the interrupt support method according to claim 18, wherein
When data corresponding to the data request is not retrieved from the cache memory, data corresponding to the data request is received from the main memory, and the data is transmitted to the CPU.
[0030]
According to the invention described in claim 5 or 19, when data corresponding to a data request is not retrieved from the cache memory, the data is transmitted directly from the main memory to the CPU. Can be prevented, and the response time of various processes in the CPU can be shortened.
[0031]
The invention according to claim 20 is the interrupt support method according to any one of claims 15 to 19,
In the case where the data used for the interrupt processing transmitted from the main memory is stored in the cache memory, reading of the data is enabled and stored in the cache memory, and the data stored in the cache memory is transmitted to the CPU. When the data is transmitted, reading of the transmitted data is invalidated and the data is stored in the cache memory.
[0032]
According to the invention described in claim 6 or 20, since the data is stored in the cache memory together with the information indicating whether the reading is valid or invalid, the invalid data in the cache memory is cleared and the valid data is stored. The efficiency of storing effective data on the memory can be improved.
[0033]
The invention according to claim 21 is the interrupt support method according to any one of claims 15 to 20, wherein
The storage area of the cache memory is divided into a plurality of channels,
It is characterized in that data corresponding to one type of interrupt is stored in one channel.
[0034]
According to the invention described in claim 7 or 21, since data corresponding to one type of interrupt is stored in each of the plurality of channels, the channels are managed and a plurality of channels corresponding to the same interrupt are stored in the cache memory. It is possible to prevent unnecessary storage of data.
[0035]
The invention according to claim 22 is the interrupt support method according to any one of claims 15 to 21,
Count the interval of each interrupt occurrence,
When a counter value corresponding to the counted predetermined interrupt corresponds to a reference interval value serving as a reference for the occurrence of each interrupt, a prediction signal corresponding to the interrupt is generated.
[0036]
According to the present invention, when the counter value corresponding to the predetermined interrupt corresponds to the reference interval value of the interrupt, a prediction signal corresponding to the interrupt is generated. , An interrupt process having or not having a regularity in occurrence time can be predicted to generate a prediction signal.
[0037]
The invention according to claim 23 is the interrupt support method according to claim 22, wherein
Average the interval of each interrupt that occurred in the past,
The averaged occurrence interval of each interrupt is set as a reference interval value.
[0038]
According to the ninth or twenty-third aspect of the present invention, the intervals at which predetermined interrupts have occurred in the past are averaged to obtain a reference interval value. Can be predicted to generate a prediction signal.
[0039]
The invention according to claim 24 is the interrupt support method according to claim 22 or 23,
The predetermined interrupt is a periodic interrupt,
The prediction signal corresponding to the periodic interrupt is generated a predetermined time before the counted counter value corresponding to the periodic interrupt exceeds a reference interval value corresponding to the periodic interrupt.
[0040]
According to the tenth or twenty-fourth aspect of the present invention, the prediction value corresponding to the periodic interrupt is provided a predetermined time before the counter value corresponding to the predetermined periodic interrupt exceeds the reference interval value corresponding to the periodic interrupt. Since a signal is generated, a periodic interrupt can be predicted and a predicted signal can be generated.
[0041]
The invention according to claim 25 is the interrupt support method according to any one of claims 22 to 24, wherein:
The predetermined interrupt is a second interrupt as a related interrupt generated at a predetermined interval after the first interrupt has occurred,
Counting the interval of occurrence of the first interrupt,
Before the counted counter value corresponding to the first interrupt exceeds a reference interval value corresponding to an interval of occurrence of the second interrupt from the occurrence of the first interrupt, a predetermined time before the second interrupt, Is generated.
[0042]
According to the eleventh or twenty-fifth aspects of the present invention, the counter value corresponding to the predetermined first interrupt exceeds the reference interval value corresponding to the second interrupt occurrence interval from the first interrupt occurrence. Since a prediction signal corresponding to the second interrupt is generated a time ago, the prediction signal can be generated by predicting the related type interrupt.
[0043]
The invention according to claim 26 is the interrupt support method according to any one of claims 22 to 25,
The predetermined interrupt is a random interrupt that occurs randomly,
Count the interval of occurrence of regular interrupts with regular occurrence time,
When the counted counter value exceeds a reference interval value corresponding to the regular interrupt, a prediction signal corresponding to the random interrupt is generated.
[0044]
According to the twelfth aspect of the present invention, when the counter value corresponding to the regular interrupt exceeds the reference interval value corresponding to the regular interrupt, a prediction signal corresponding to the type of the random interrupt is generated. Therefore, a random interruption can be predicted and a prediction signal can be generated.
[0045]
The invention according to claim 27 is the interrupt support method according to any one of claims 17 to 26,
Referring to the storage area of the cache memory, when the ratio of the free area to the storage area is a predetermined amount or more, generate a speculative fetish start request for generating a speculative fetish request corresponding to a predetermined interrupt, The speculative fetish request is generated.
[0046]
According to the thirteenth or twenty-seventh aspect, when the ratio of the free area to the storage area of the cache memory is equal to or more than a predetermined amount, a speculative fetish start request is generated and the speculative fetish request is generated. The data corresponding to the speculative fetish start request is stored in the cache memory, the storage efficiency of the data in the cache memory is increased, the probability of reading the data corresponding to the interrupt processing from the cache memory is increased, and the response speed of the interrupt processing is further increased. Can be enhanced.
[0047]
According to the fourteenth aspect of the present invention, the interrupt support circuit device according to any one of the first to thirteenth aspects is used. The response time can be reduced without limiting the type of interrupt processing.
[0048]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, with reference to the accompanying drawings, first, second, and third embodiments and modifications according to the present invention will be described in order.
[0049]
(First Embodiment)
The first embodiment will be described with reference to FIGS. First, the features of the apparatus of the present embodiment will be described with reference to FIGS. FIG. 1 is a diagram illustrating a configuration of a microcomputer 1 according to the present embodiment. FIG. 2 is a diagram showing the internal configuration of the interrupt prediction unit 24. FIG. 3 is a diagram illustrating an internal configuration of the interrupt prediction execution unit 241 according to the present embodiment. FIG. 4 is a diagram showing a configuration of data stored in the cache memory 242.
[0050]
As shown in FIG. 1, the microcomputer 1 according to the present embodiment is connected to a main memory 30 such as a RAM for storing various data so that data can be transmitted and received. The microcomputer 1 includes a CPU core 10 and an interrupt support block 20 as an interrupt support circuit device that supports execution of interrupt processing in the CPU core 10 when an interrupt occurs. Although not shown, the CPU core 10 has a built-in cache for storing various data, and an operation unit for performing various operations using the various data.
[0051]
The CPU core 10 is a central part of the CPU. The CPU is constituted only by the CPU core 10 or the CPU core 10 and peripheral circuits such as a secondary cache. Although the present embodiment is described using the CPU core 10, it may be configured as a CPU instead of the CPU core 10.
[0052]
In general, interrupts that occur periodically include interrupts that occur periodically, another predetermined interrupt that occurs after the occurrence of a certain interrupt, and random interrupts that do not occur at a regular time. and so on. In the present embodiment, it is assumed that a periodic interrupt that occurs periodically at a predetermined time interval is handled as the interrupt.
[0053]
The interrupt support block 20 includes a control unit 21 that controls each unit, a CPU interface 22 through communication with the CPU core 10, and a buffer amplifier 23a that amplifies data signals transmitted and received between the CPU core 10 and the CPU interface 22. 23b, an interrupt prediction unit 24 for predicting a possible interrupt and storing data used for interrupt processing of the predicted interrupt, selectors 25 and 26 for selecting a data communication path, and communication with the main memory 30. , And buffer amplifiers 28a and 28b for amplifying data signals transmitted and received between the main memory 30 and the memory interface 27.
[0054]
The data signal transmitted from the CPU core 10 to the CPU interface 22 is amplified by the buffer amplifier 23a. The data signal transmitted from the CPU interface 22 to the CPU core 10 is amplified by the buffer amplifier 23b. The data signal transmitted from the memory interface 27 to the main memory 30 is amplified by the buffer amplifier 28a. The data signal transmitted from the main memory 30 to the memory interface 27 is amplified by the buffer amplifier 28b.
[0055]
The interrupt prediction unit 24 is connected to the CPU interface 22 and the selector 26, receives a data signal from the CPU interface 22 (the CPU core 10 side), and outputs a data signal to the selector 26 (the main memory 30 side). . The interrupt prediction unit 24 is connected to the memory interface 27 and the selector 25, receives a data signal from the memory interface 27 (the main memory 30 side), and outputs a data signal to the selector 25 (the CPU core 10 side). Output.
[0056]
The selector 26 selects a data transmission path from the CPU interface 22 to the memory interface 27 from a transmission path passing through the interrupt prediction unit 24 and a bypass BP1 not passing through the interrupt prediction unit 24. The selector 25 selects a data transmission path from the memory interface 27 to the CPU interface 22 from a transmission path passing through the interrupt prediction unit 24 and a bypass BP2 not passing through the interrupt prediction unit 24. In addition, an interrupt signal when an interrupt occurs is input to the CPU core 10 and the interrupt prediction unit 24. The selectors 25 and 26 are controlled by the control unit 21.
[0057]
As shown in FIG. 2, the interrupt prediction unit 24 actually performs an interrupt prediction and outputs a prediction signal indicating the predicted interrupt, and data used for interrupt processing (hereinafter, interrupt data). ), A search control unit 243 that searches for data stored in the cache memory 242 and controls the cache memory 242, and a speculative fetish (predicted interrupt interrupt) from the main memory 30 in advance. (Reading data) to determine whether to store new interrupt data in the cache memory 242, and a speculative fetish unit for generating a speculative fetish request for speculative fetish when performing speculative fetish. 235, reading of interrupt data for interrupt prediction and direct interrupt And a mediation section 246 for managing the priorities.
[0058]
The search control unit 243 and the prefetch determination unit 244 are collectively referred to as a cache memory control unit 24A. Further, the speculative fetish generation unit 245 and the arbitration unit 246 are collectively referred to as a speculative fetish control unit 24B.
[0059]
As shown in FIG. 3, the interrupt prediction execution unit 241 includes a counter 41A that counts by receiving an interrupt signal as a trigger, and an addition unit 42A that increments a counter value of the counter 41A by a predetermined number every predetermined unit time. A reference interval storage unit 43A for storing a reference interval value serving as a reference for interrupt prediction; and calculating an average value of the reference interval value stored in the reference interval storage unit 43A and the count value output from the counter 41A. Prediction signal generation for outputting a prediction signal for performing speculative fetish based on a comparison between the averaging unit 44A to be output and the reference interval value stored in the reference interval storage unit 43A and the count value output from the counter 41A. A part 45A.
[0060]
The counter value of the counter 41A is reset when an interrupt signal is received. The counter value of the counter 41A is incremented by a predetermined time unit by the adding unit 42A as time passes. Further, the counter 41A outputs the counter value immediately before reset to the averaging unit 44A together with the input of the interrupt signal, and always outputs the counter value to the prediction signal generation unit 45A. The averaging unit 44A outputs the counter value input first time to the reference interval storage unit 43A as it is.
[0061]
The reference interval storage unit 43A stores a counter value input first time as a reference interval value. When receiving the interrupt signal, the reference interval storage unit 43A outputs the stored reference interval value to the averaging unit 44A and the prediction signal generation unit 45A. The averaging unit 44A calculates the average value of the counter value input from the second time onward due to the interruption and the reference interval value input from the reference interval storage unit 43A, and outputs the average value to the reference interval storage unit 43A. I do. The reference interval storage unit 43A stores the input average value as a reference interval value.
[0062]
The reference interval value indicates an average value of intervals at which periodic interrupts occurred in the past, and serves as a guide for predicting when a periodic interrupt will occur next. The prediction signal generation unit 45A compares the input counter value with the reference interval value, generates a prediction signal a predetermined time before the counter value passes the reference interval value, and searches the search control unit 243 and the speculative fetish generation unit 245. Output to The prediction signal includes a type of data such as instruction data used for interrupt processing corresponding to the interrupt whose occurrence is predicted.
[0063]
There are a plurality of types of periodic interrupts that occur periodically. Some types of interrupts have different periods, and others have the same period. If the type of interrupt is different, the timing of occurrence is different even if the cycle is the same. Therefore, the counter value stored in the counter 41A and the reference interval value stored in the reference interval storage unit 43A are separately managed for each type of interrupt. The prediction signal generator 45A outputs a prediction signal separately for each type of interrupt.
[0064]
The search control unit 243 receives a data request for data used for various processes from the CPU core 10 via the buffer amplifier 23a and the CPU interface 22, and outputs a prediction signal from the prediction signal generation unit 45A of the interrupt prediction execution unit 241. Will be entered. The various processes include an interrupt process and a normal process other than the interrupt process. The search control unit 243 selects a channel for storing interrupt data corresponding to the input prediction signal from the cache memory 242. Further, the search control unit 243 searches the cache memory 242 for data corresponding to the received data request from the CPU core 10.
[0065]
The cache memory 242 has a storage area divided into a plurality of channels C0 to Cn (where n is a natural number). In each channel, interrupt data such as instruction data used for each interrupt is separately stored. Each channel has at least one storage block, which is a storage area unit, and stores interrupt data corresponding to one type of interrupt. Each channel stores one or a plurality of data corresponding to one type of interrupt.
[0066]
The interrupt data stored in the cache memory 242 has, for example, a data configuration as shown in FIG. Each channel stores a valid flag indicating whether reading of stored interrupt data is valid or invalid, and the contents of one or more data in the stored interrupt data. The valid flag is 1 when the stored interrupt data is valid, and is 0 when the stored interrupt data is invalid.
[0067]
In addition, the search control unit 243 selects a channel in the cache memory 242 where interrupt data transmitted from the main memory 30 via the buffer amplifier 28b and the memory interface 27 is stored. The selected channel is a channel in which no data is stored or a channel in which the valid flag is invalid (= 0) (hereinafter, these channels are referred to as empty channels). The search control unit 243 clears the selected channel, stores data transmitted from the main memory 30 in the cleared channel, and sets the valid flag of the stored data to 1 (valid). ).
[0068]
The search control unit 243 searches the cache memory 242 for data corresponding to the requested interrupt processing based on a signal from the CPU core 10, and when the data is searched, the selector 25, the CPU interface 22, and the buffer amplifier 23 b Via the cache memory 242 to the CPU core 10 to set the valid flag of the transmitted data to 0 (invalid).
[0069]
The prefetch determination unit 244 always checks the data storage state of the channels C0 to Cn in the cache memory 242, and determines whether the number of available channels is larger than a predetermined number. When the number of available channels is equal to or more than the predetermined number, the prefetch determination unit 244 receives the interrupt type associated with each channel from the search control unit 243 and issues a speculative fetish start request including the interrupt type corresponding to the available channel. It is generated and input to the speculative fetish generator 245.
[0070]
The speculation fetish generation unit 245 receives the prediction signal from the prediction signal generation unit 45A of the interrupt prediction execution unit 241 and receives a speculation fetish start request from the pre-fetch determination unit 244 when the number of available channels is equal to or more than a predetermined number. The speculative fetish generation unit 245 generates a speculative fetish request corresponding to the type of interrupt included in the input prediction signal, and inputs the request to the arbitration unit 246. Further, the speculative fetish generation unit 245 generates a speculative fetish request corresponding to the type of interrupt included in the input speculative fetish start request and inputs the request to the arbitrating unit 246.
[0071]
The arbitration unit 246 receives a data request for data used for various processes from the CPU core 10 via the buffer amplifier 23a and the CPU interface 22, and receives a speculative fetish request from the prediction signal generation unit 45A of the interrupt prediction execution unit 241. Is done. Arbitration is performed to determine which of the data request and the speculative fetish request is transmitted to the main memory 30. The arbitration unit 246 discards the input data request, for example, when the data corresponding to the data request is read from the cache memory 242 by the search control unit 243 and has been transmitted to the CPU core 10 side. 26, a speculative fetish request is transmitted to the main memory 30 via the memory interface 27 and the buffer amplifier 28a. For example, when data corresponding to the data request has not been transmitted from the cache memory 242 to the CPU core 10 side, the arbitration unit 246 gives priority to the input data request, and selects the selector 26, the memory interface 27, and the buffer amplifier 28a. , A data request is transmitted to the main memory 30, and after that, a speculative fetish request is transmitted to the main memory 30.
[0072]
Next, an operation in the interrupt support block 20 of the microcomputer 1 will be described with reference to FIGS. FIG. 5 is a flowchart showing the speculative fetish processing. FIG. 6 is a flowchart showing the prefetch process. FIG. 7 is a flowchart showing the reading process. FIG. 8 is a diagram showing an example of the flow of the operation of the microcomputer 1 for one interrupt. FIG. 9 is a diagram showing an example of the operation flow of the microcomputer 1 for two interrupts.
[0073]
First, referring to FIG. 5, a speculative fetish process of predicting a periodic interrupt in the interrupt support block 20 and taking in the interrupt data of the predicted interrupt from the main memory 30 (speculative fetish) and storing it in the cache memory 242 Will be described. The speculative fetish processing is executed with, for example, activation of a device on which the microcomputer 1 is mounted as a trigger. It is assumed that data is not stored in the cache memory 242 and the type of interrupt is not associated with a channel before the device on which the microcomputer 1 is mounted.
[0074]
When an interrupt occurs, an interrupt signal is input to the counter 41A and the reference interval storage unit 43A in the interrupt prediction execution unit 241 as needed. As shown in FIG. 5, first, the prediction signal generation unit 45A determines whether or not the counter value corresponding to each interrupt stored in the counter 41A exceeds the reference interval value stored in the reference interval storage unit 43A minus a predetermined time. Is determined (step S11). This is because the next interrupt occurs when the reference interval value has elapsed, so that a process of storing the interrupt data in the cache memory 242 of the interrupt data is started a predetermined time before that. If the counter value does not exceed the reference interval value-predetermined time (step S11; NO), the process proceeds to step S11.
[0075]
When the counter value exceeds the reference interval value-predetermined time (step S11; YES), the prediction signal generation unit 45A generates a prediction signal including an interrupt type corresponding to the interruption of the counter value, and performs search control. It is input to the section 243 and the speculative fetish generation section 245 (step S12). Then, the search control unit 243 selects a channel of the cache memory 242 corresponding to the type of the interrupt included in the input prediction signal (step S13). That is, which type of interrupt is stored in which channel is set, and the correspondence is temporarily fixed thereafter. The data of the selected channel is cleared by the search control unit 243. Further, when the type of interrupt and the channel have already been set in step S13, the configuration may be such that they are reset.
[0076]
Then, the speculative fetish generation unit 245 generates a speculative fetish request corresponding to the type of interrupt included in the input prediction signal, and transmits the request to the arbitration unit 246. The arbitration unit 246 arbitrates between the speculative fetish request and the data request from the CPU core 10, and when the order of transmitting the speculative fetish request is changed, the speculative fetish request is transmitted to the selector 26, the memory interface 27, and The data is transmitted to the main memory 30 via the buffer amplifier 28a (step S14).
[0077]
In the main memory 30, interrupt data based on the received speculative fetish request is read and transmitted to the interrupt support block 20. Then, the cache memory 242 receives the interrupt data from the main memory 30 via the buffer amplifier 28b and the memory interface 27. Then, the search controller 243 causes the interrupt data to be stored in the channel of the cache memory 242 based on the channel selected in step S13 (step S15), and the speculative fetish processing ends.
[0078]
Next, referring to FIG. 6, a prefetch process in which the interrupt support block 20 prefetches the interrupt data from the main memory 30 (prefetches) and stores it in the cache memory 242 in preparation for reading the interrupt data will be described. . The prefetch process is a process that is periodically executed at predetermined time intervals. For example, the first time is executed with the activation of a device equipped with the microcomputer 1 as a trigger.
[0079]
As shown in FIG. 6, first, the prefetch determination unit 244 recognizes a free channel in the cache memory 242, and determines whether the number of the free channels is equal to or more than a predetermined number (step S21). If the number of available channels is not equal to or greater than the predetermined number (step S21; NO), the prefetch process ends.
[0080]
If the number of available channels is equal to or greater than the predetermined number (step S21; YES), the prefetch determination unit 244 determines whether the available channel is set in association with the type of interrupt processing (step S22). . Specifically, when a channel is selected in step S13 of FIG. 5 that has already been executed, it is determined whether or not an empty channel is associated with an interrupt type. If an empty channel has not been set (step S22; NO), the prefetch process ends.
[0081]
If an empty channel has been set (step S22; YES), the prefetch determination unit 244 selects one empty channel associated with the type of interrupt, and based on the empty channel and the type of interrupt. Then, a speculative fetish start request including the type of interrupt is generated and input to the speculative fetish generator 245 (step S23). Then, the speculative fetish generation unit 245 generates a speculative fetish request corresponding to the type of interrupt processing included in the input speculative fetish start request and transmits the request to the main memory 30 via the memory interface 27 and the buffer amplifier 28a. (Step S24). Step S24 is a process similar to step S14 of FIG.
[0082]
Then, the search control unit 243 causes the interrupt data received from the main memory 30 to be stored in the empty channel of the cache memory 242 selected in step S23 (step S25), and the prefetch process ends. Step S25 is a process similar to step S15 of FIG.
[0083]
Next, with reference to FIG. 7, a description will be given of a read process of reading data (here, read data) used for various processes executed in the CPU core 10 in the interrupt support block 20. The reading process is executed in the interrupt support block 20, triggered by the control unit 21 receiving the data request of the read data transmitted from the CPU core 10 via the buffer amplifier 23a and the CPU interface 22 as a trigger. The data request transmitted from the CPU core 10 is received by the search control unit 243 and the arbitration unit 246 via the buffer amplifier 23a and the CPU interface 22.
[0084]
As shown in FIG. 7, first, the search control unit 243 searches the cache memory 242 for read data corresponding to the data request (step S31). Then, in step S31, the search control unit 243 determines whether the read data has been searched from the cache memory 242 (whether or not the read data is stored in the cache memory 242) (step S32).
[0085]
If the read data is stored in the cache memory 242 (step S32; YES), the read data is read from the cache memory 242 by the search control unit 243, and the read data is stored in the selector 25, the CPU interface 22, and the buffer amplifier. The data is transmitted to the CPU core 10 via 23b (step S33).
[0086]
Then, the validity flag corresponding to the read channel is set to invalid in the cache memory 242 by the search control unit 243 (step S34). The arbitration unit 246 discards the data request transmitted from the CPU core 10. Then, the reading process ends.
[0087]
If the read data is not stored in the cache memory 242 (step S32; NO), the arbitration unit 246 sends the data request transmitted from the CPU core 10 to the main unit via the selector 26, the memory interface 27, and the buffer amplifier 28a. The data is transmitted to the memory 30 (step S36).
[0088]
In the main memory 30, read data corresponding to the type of interrupt included in the received data request is read and transmitted to the interrupt support block 20. Then, the control unit 21 transmits the read data to the CPU core 10 via the buffer amplifier 28b, the memory interface 27, the bypass BP2, the selector 25, the CPU interface 22, and the buffer amplifier 23b (Step S36), and the read processing is terminated. You.
[0089]
Note that when normal processing other than interrupt processing is performed in the CPU core 10, a configuration may be employed in which data used in the normal processing is not searched and read from the cache memory 242. In this case, a data request for data used in the normal processing is transmitted from the CPU core 10 to the main memory 30 via the buffer amplifier 23a, the CPU interface 22, the bypass BP1, the selector 26, the memory interface 27, and the buffer amplifier 28a in this order. You.
[0090]
The speculative fetish processing, pre-fetish processing, and read processing described above are the flow of operations for one type of interrupt. Actually, the operations for each of the plurality of types of interrupts are performed independently. At that time, the operation for each interrupt may be performed repeatedly.
[0091]
Although not shown in the figure, when various processes are executed by the CPU core 10, data (hereinafter referred to as write data) used in the process being executed is temporarily saved from the internal cache of the CPU core 10. May be stored in the main memory 30. First, write data is transmitted from the CPU core 10 to the interrupt support block 20. Then, the control unit 21 transmits the write data transmitted from the CPU core 10 to the main memory 30 via the buffer amplifier 23a, the CPU interface 22, the bypass BP1, the selector 26, the memory interface 27, and the buffer amplifier 28a. . Then, the received write data is stored in the main memory 30.
[0092]
Here, an example of the operation flow of the microcomputer 1 when one interrupt occurs during the execution of the normal processing in the CPU core 10 will be described with reference to FIG. It is assumed that time flows from the top to the bottom of FIG. 8, and one type of interrupt is an interrupt I1.
[0093]
As shown in FIG. 8, first, the CPU core 10 executes a normal process. In (1), a prediction signal corresponding to the interrupt I1 is generated by the interrupt prediction unit 24, and a speculative fetish request is generated and transmitted to the main memory 30 (corresponding to steps S11 to S14 in FIG. 5). Then, in (2), the main memory 30 reads the interrupt data corresponding to the interrupt I1 and sends it to the interrupt support block 20. Then, the interrupt data is received by the interrupt prediction unit 24 and stored in the cache memory 242 (corresponding to step S15 in FIG. 5).
[0094]
Then, in (3), an interrupt I1 is generated, and an interrupt signal corresponding to the interrupt I1 is transmitted to the CPU core 10 and the interrupt prediction unit 24. Then, in (4), the interrupt prediction unit 24 reads the interrupt data corresponding to the interrupt I1 from the cache memory 242 having a high read speed and transmits the data to the CPU core 10 (steps S31 to S34 in FIG. 7). Correspondence). Therefore, the interrupt process of the interrupt I1 can be executed with a reduced response time.
[0095]
Next, an example of an operation flow of the microcomputer 1 when two types of interrupts occur during execution of the normal processing in the CPU core 10 will be described with reference to FIG. The two types of interrupts are different types having different periods, and are respectively defined as interrupts I1 and I2, and the interrupt I1 has a higher priority than the interrupt I2.
[0096]
As shown in FIG. 9, in (5), similarly to (1) in FIG. 8, predicted signals corresponding to the interrupts I1 and I2 are separately generated in order by the interrupt prediction unit 24, and the speculative fetish request is generated. Then, it is transmitted to the main memory 30. It is assumed that the storage destination of the interrupt data of the interrupt I1 is set to the channel C1 of the cache memory 242, and the storage destination of the interrupt data of the interrupt I1 is set to the channel C2.
[0097]
Then, in (6), similarly to (2) in FIG. 8, in the interrupt prediction unit 24, the interrupt data corresponding to the interrupts I1 and I2 is received from the main memory 30, and the channel C1 of the cache memory 242 is respectively received. , C2. Then, in (7), interrupts I1 and I2 are generated in order, as in (3) in FIG. 8, and the interrupt signal is transmitted to the CPU core 10 and the interrupt prediction unit 24.
[0098]
Then, in (8), similarly to (4) in FIG. 8, the interrupt data corresponding to the interrupt I1 is transmitted to the CPU core 10, and the interrupt process corresponding to the interrupt I1 is executed. The interrupt data corresponding to the interrupt I2 having the lower priority is transmitted to the CPU core 10 after executing the interrupt process corresponding to the interrupt I1, and the interrupt process corresponding to the interrupt I2 is executed.
[0099]
Therefore, according to the present embodiment, the predicted interrupt data is stored in the cache memory 242 having a high read speed before the start of the interrupt processing, and the interrupt data is stored based on the data request. Since the interrupt is transmitted to the CPU core 10, when an interrupt occurs, the CPU core 10 can promptly acquire the interrupt data and execute the interrupt processing, thereby shortening the response time of the interrupt processing without limiting the type of the interrupt processing. be able to.
[0100]
Further, data requests for various processes are received from the CPU core 10, and data corresponding to the data requests is retrieved from the cache memory 242 having a high read speed and transmitted to the CPU core 10. Response speed can be increased. Further, when the data corresponding to the data request is not retrieved from the cache memory 242, the data is directly transmitted from the main memory 30 to the CPU core 10, so that an increase in the operation load for storing the data in the cache memory 30 is prevented, and The response time of various processes in the core 10 can be reduced.
[0101]
In addition, since the data is stored in the cache memory 242 together with the validity flag indicating whether the reading is valid or invalid, the invalid interrupt data in the cache memory 242 is cleared to store valid data, and the validity of the cache memory 242 is stored. It is possible to improve the storage efficiency of the interrupt data.
[0102]
Further, since the plurality of channels C0 to Cn store the interrupt data corresponding to one type of interrupt, the channels are managed, and the plurality of interrupt data corresponding to the same interrupt is wasted on the cache memory 242. Can be prevented from being stored.
[0103]
Further, before a predetermined time before the counter value of the counter 41A corresponding to the predetermined periodic interrupt exceeds the reference interval value corresponding to the periodic interrupt, a prediction signal corresponding to the type of the periodic interrupt is generated by the prediction signal generation unit. Since generation is performed at 45A, a periodic interrupt can be predicted and a prediction signal can be generated.
[0104]
Further, since the averaging unit 44A averages the occurrence intervals of predetermined interrupts that have occurred in the past and sets them as the reference interval value, the interrupt is more accurately predicted based on the reference interval value including the occurrence tendency up to now, and the prediction signal is generated. Can be generated.
[0105]
When the number of available channels in the cache memory 242 is equal to or more than the predetermined number by the pre-fetching determination unit 244, a speculative fetish start request is generated and input to the speculative fetish generation unit 245. The data is stored in the cache memory 242, the storage efficiency of the interrupt data on the cache memory 242 is increased, the probability of reading the interrupt data from the cache memory 242 is increased, and the response time of the interrupt processing can be further reduced. .
[0106]
(Second embodiment)
A second embodiment will be described with reference to FIG. FIG. 10 is a diagram illustrating an internal configuration of the interrupt prediction execution unit 241 according to the present embodiment. The present embodiment differs from the first embodiment in the internal configuration of the interrupt prediction unit 241, and a description of similar parts will be omitted to avoid duplication of description.
[0107]
Although the first embodiment is directed to a periodic interrupt that occurs periodically, in the present embodiment, the first interrupt and the second interrupt are related, and the first interrupt is generated. It is intended for a configuration in which a second interrupt is generated at a predetermined time interval after the occurrence. Such an interrupt is referred to as a related interrupt.
[0108]
As shown in FIG. 10, the interrupt prediction execution unit 241 in the interrupt prediction unit 24 of the interrupt support block 20 of the microcomputer 1 of the present embodiment performs a counter that counts upon receiving the first interrupt signal. 41B, an adder 42B that increments a counter value of the counter 41B by a predetermined number every predetermined unit time, a reference interval storage unit 43B that stores a reference interval value that is a reference of interruption prediction, and a reference interval storage unit 43B. An averaging unit 44B that calculates and outputs an average value of the stored reference interval value and the count value output from the counter 41B, and a reference interval value stored in the reference interval storage unit 43B and a count output from the counter 41B. And a prediction signal generation unit 45B that outputs a prediction signal for causing speculative fetish based on the comparison with the value. Obtain.
[0109]
The counter value of the counter 41B is reset when the first interrupt signal is received. In addition, the counter value of the counter 41B is incremented by a predetermined time unit by the adding unit 42B as time passes. Further, the counter 41B outputs the counter value immediately before reset to the averaging unit 44B together with the input of the first interrupt signal, and always outputs the counter value to the prediction signal generation unit 45B. The averaging unit 44B outputs the counter value input first time as it is to the reference interval storage unit 43B.
[0110]
The reference interval storage unit 43B stores the input counter value as a reference interval value. Further, when receiving the second interrupt signal, the reference interval storage unit 43B outputs the stored reference interval value to the averaging unit 44B and the prediction signal generation unit 45B. The averaging unit 44B calculates the average value of the counter value input from the second time onward due to the first interrupt and the reference interval value input from the reference interval storage unit 43B, and stores the average value in the reference interval storage unit. 43B. The reference interval storage unit 43B stores the input average value as a reference interval value.
[0111]
The reference interval value indicates an average value of a time interval from the occurrence of the first interrupt that occurred in the past to the occurrence of the second interrupt, and predicts when the second interrupt will occur after the occurrence of the first interrupt. It is a guide. The prediction signal generation unit 45B compares the input counter value with the reference interval value, generates a prediction signal corresponding to the second interrupt a predetermined time before the counter value passes the reference interval value, and performs search control. Unit 243 and the speculative fetish generation unit 245. The prediction signal includes the type of the second interrupt whose occurrence is predicted.
[0112]
The operation of the microcomputer 1 is the same as that of the first embodiment. When the first interrupt occurs, the first interrupt signal is input to the counter 41B in the interrupt prediction execution unit 241 as needed, and when the second interrupt occurs, the second interrupt signal is input to the reference interval storage unit 43B as needed. Is entered. As an operation of the present embodiment, in step S11 of the speculative fetish processing in FIG. 5, first, the prediction signal generation unit 45B stores the counter value after the first interrupt occurrence stored in the counter 41B into the reference interval storage unit 43B. It is determined whether or not the reference interval value stored in. In the operation of the present embodiment, the steps after step S11 in the speculative fetish processing, the pre-fetish processing, and the read processing are the same as those in the first embodiment.
[0113]
Therefore, according to the present embodiment, the count value of counter 41B corresponding to the predetermined first interrupt exceeds the reference interval value corresponding to the second interrupt occurrence interval from the occurrence of the first interrupt. Since the prediction signal corresponding to the second interrupt type is generated by the prediction signal generation unit 45B before the time, the prediction signal can be generated by predicting the related interrupt.
[0114]
(Third embodiment)
The third embodiment will be described with reference to FIG. FIG. 11 is a diagram illustrating an internal configuration of the interrupt prediction execution unit 241 according to the present embodiment. The present embodiment differs from the first embodiment in the internal configuration of the interrupt prediction unit 241, and a description of similar parts will be omitted to avoid duplication of description.
[0115]
The first embodiment is directed to a periodic interrupt that occurs periodically, and the second embodiment is directed to a related interrupt. In the present embodiment, neither a periodic interrupt nor a related interrupt is applicable, and the configuration is directed to a random interrupt that occurs randomly with an irregular occurrence time.
[0116]
As shown in FIG. 11, the interrupt prediction execution unit 241 in the interrupt prediction unit 24 of the interrupt support block 20 of the microcomputer 1 of the present embodiment triggers the reception of periodic interrupts and regular interrupts such as interrupts. A counter 41C that counts as a counter, an adder 42C that increments the counter value of the counter 41C by a predetermined number every predetermined unit time, and stores a reference interval value, and exceeds the reference interval value after the occurrence of the regular interrupt. Also includes a prediction signal generator 45C that outputs a prediction signal for causing speculative fetish when the next regular interrupt does not occur.
[0117]
The counter value of the counter 41C is reset when a regular interrupt signal is received. Further, the counter value of the counter 41C is incremented by a predetermined time unit by the adding unit 42C as time passes. Further, the counter 41B always outputs the counter value to the prediction signal generator 45C.
[0118]
The reference interval value is a value indicating a time interval from the occurrence of a regular interrupt to the time when it is determined that the next regular interrupt has not occurred, and a reference for predicting when a random interrupt will occur next. Become. In other words, it is predicted that a random interrupt will occur if the next regular interrupt does not occur even after the reference interval value has elapsed after the occurrence of the regular interrupt. The prediction signal generation unit 45C constantly compares the reference interval value stored in advance with the counter value input from the counter 41C, and when the counter value exceeds the reference interval value, generates a prediction signal corresponding to a random interrupt. Are output to the search control unit 243 and the speculative fetish generation unit 245. The prediction signal includes a type of data such as instruction data used for interrupt processing corresponding to a random interrupt whose occurrence is predicted.
[0119]
The operation of the microcomputer 1 is the same as that of the first embodiment. Upon occurrence of the regular interrupt, a regular interrupt signal is input to the counter 41C in the interrupt prediction execution unit 241 as needed. As an operation of the present embodiment, instead of step S11 of the speculative fetish processing of FIG. 5, first, the counter value after the occurrence of the regular interrupt stored in the counter 41C is stored in advance by the prediction signal generation unit 45C. It is determined whether or not the reference interval value has been exceeded. In the operation of the present embodiment, the steps after step S11 in the speculative fetish processing, the pre-fetish processing, and the read processing are the same as those in the first embodiment.
[0120]
Therefore, according to the present embodiment, when the counter value corresponding to the regular interrupt such as the periodic and related interrupt exceeds the reference interval value corresponding to the regular interrupt, the counter value corresponds to the type of the random interrupt. Since the prediction signal is generated by the prediction signal generation unit 45C, the prediction signal can be generated by predicting the random interruption.
[0121]
(Modification)
A modification of the first embodiment will be described with reference to FIG. FIG. 12 is a diagram illustrating the internal configuration of the interrupt prediction execution unit 241 according to the present modification. This modification is different from the first embodiment in the internal configuration of the interrupt prediction unit 241, and the description of the same parts will be omitted to avoid duplication of the description. This modification is directed to a periodic interrupt that occurs periodically, as in the first embodiment.
[0122]
As shown in FIG. 12, the interrupt prediction execution unit 241 in the interrupt prediction unit 24 of the interrupt support block 20 of the microcomputer 1 according to the present embodiment includes a counter 41A, an addition unit 42A, and a reference cycle of each periodic interrupt. Based on a comparison between the counter value output from the counter 41A and the reference interval value of the reference table stored in the reference interval storage unit 46, A prediction signal generation unit 47 that outputs a prediction signal for performing speculative fetishism.
[0123]
The reference table stores a preset identification number for identifying the type of each periodic interrupt and a reference interval value that is a cycle corresponding to the identification number. The reference interval value is a guide to predict when each interrupt will occur next. The prediction signal generation unit 47 compares the input counter value with the reference interval value, generates a prediction signal corresponding to the second interrupt a predetermined time before the counter value passes the reference interval value, and performs search control. Unit 243 and the speculative fetish generation unit 245. The prediction signal includes the type of interrupt data used for interrupt processing corresponding to the second interrupt whose occurrence is predicted.
[0124]
The operation of the microcomputer 1 is the same as that of the first embodiment. When a periodic interrupt occurs, an interrupt signal is input to the counter 41A in the interrupt prediction execution unit 241 as needed. As an operation of this modification, in step S11 of the speculative fetish processing of FIG. 5, first, the prediction signal generation unit 47 stores the counter value corresponding to a certain periodic interruption stored in the counter 41A into the reference interval storage unit 46. It is determined whether or not the reference interval value corresponding to the periodic interruption in the reference table stored in the predetermined table-the predetermined time is exceeded. In the operation of this modified example, the steps after step S11 in the speculative fetish processing, the pre-fetish processing, and the read processing are the same as those in the first embodiment.
[0125]
Therefore, according to the present modification, the type of the periodic interrupt can be determined before the counter value of the counter 41A corresponding to the predetermined periodic interrupt exceeds the reference interval value of the reference table corresponding to the periodic interrupt. Is generated by the prediction signal generation unit 45A, so that a periodic interruption can be predicted and the prediction signal can be generated.
[0126]
In the first and second embodiments, the interrupt occurrence intervals averaged by the averaging units 44A and 44B are stored as reference interval values in the reference interval storage units 43A and 43B. , 44B, a predetermined reference interval value may be fixed and not averaged.
[0127]
In the first, second, and third embodiments, the periodic interrupt, the related interrupt, and the random interrupt are predicted, respectively. However, in the first, second, and third embodiments, A configuration in which at least two of periodic interrupts, related interrupts, and random interrupts are predicted by combining a plurality of them may be used. Further, a configuration using the reference table of the modified example may be further combined. Further, the configuration using the reference table of the modified example may be applied to the second and third embodiments.
[0128]
In the first, second, and third embodiments and the modifications, the interrupt support block 20 is configured to be externally attached to the CPU core 10, but is formed integrally with the CPU core 10 as an interrupt circuit device. Or the like.
[0129]
In the first, second, and third embodiments and the modifications, the data stored in the cache memory 242 is erased by turning off the power of the device on which the microcomputer 1 is mounted, but is not limited thereto. Instead, data may be stored and held even after the power is turned off.
[0130]
As described above, the embodiments of the present invention have been described, but the present invention is not necessarily limited to the above-described means and methods, but may achieve the object of the present invention and have the effects of the present invention. Can be appropriately changed and implemented.
[0131]
【The invention's effect】
According to the first or fifteenth aspect of the present invention, the data used for the interrupt processing of the predicted interrupt is stored in the cache memory having a high read speed, and the data is transmitted to the CPU based on the data request. When an interrupt occurs, the CPU can promptly acquire data used in the interrupt process and execute the interrupt process, thereby shortening the response time of the interrupt process without limiting the type of the interrupt process.
[0132]
According to the second or sixteenth aspect of the present invention, before starting the interrupt processing of the predicted interrupt, the data used for the interrupt processing is stored in the cache memory having a high readout speed, so that the response time of the interrupt processing is reduced. can do.
[0133]
According to the third or 17th aspect of the present invention, an interrupt to be generated is predicted, a speculative fetish request is generated based on the predicted signal and transmitted to the main memory, and the speculative fetish transmitted from the main memory is transmitted. Data used for the interrupt processing corresponding to the request can be stored in the cache memory.
[0134]
According to the invention described in claim 4 or 18, data requests for various processes are received from the CPU, and data corresponding to the data requests is retrieved from the cache memory having a high read speed and transmitted to the CPU. In this case, the response speed of various processes can be increased.
[0135]
According to the invention described in claim 5 or 19, when data corresponding to a data request is not retrieved from the cache memory, the data is transmitted directly from the main memory to the CPU. Can be prevented, and the response time of various processes in the CPU can be shortened.
[0136]
According to the invention described in claim 6 or 20, since the data is stored in the cache memory together with the information indicating whether the reading is valid or invalid, the invalid data in the cache memory is cleared and the valid data is stored. The efficiency of storing effective data on the memory can be improved.
[0137]
According to the invention described in claim 7 or 21, since data corresponding to one type of interrupt is stored in each of the plurality of channels, the channels are managed and a plurality of channels corresponding to the same interrupt are stored in the cache memory. It is possible to prevent unnecessary storage of data.
[0138]
According to the present invention, when the counter value corresponding to the predetermined interrupt corresponds to the reference interval value of the interrupt, a prediction signal corresponding to the interrupt is generated. , An interrupt process having or not having a regularity in occurrence time can be predicted to generate a prediction signal.
[0139]
According to the ninth or twenty-third aspect of the present invention, the intervals at which predetermined interrupts have occurred in the past are averaged to obtain a reference interval value. Can be predicted to generate a prediction signal.
[0140]
According to the tenth or twenty-fourth aspect of the present invention, the prediction value corresponding to the periodic interrupt is provided a predetermined time before the counter value corresponding to the predetermined periodic interrupt exceeds the reference interval value corresponding to the periodic interrupt. Since a signal is generated, a periodic interrupt can be predicted and a predicted signal can be generated.
[0141]
According to the eleventh or twenty-fifth aspects of the present invention, the counter value corresponding to the predetermined first interrupt exceeds the reference interval value corresponding to the second interrupt occurrence interval from the first interrupt occurrence. Since a prediction signal corresponding to the second interrupt is generated a time ago, the prediction signal can be generated by predicting the related type interrupt.
[0142]
According to the invention described in claim 12 or 26, when the counter value corresponding to the regular interrupt exceeds the reference interval value corresponding to the regular interrupt, the prediction signal corresponding to the random interrupt is generated. A prediction signal can be generated by predicting a random interrupt.
[0143]
According to the thirteenth or twenty-seventh aspect, when the ratio of the free area to the storage area of the cache memory is equal to or more than a predetermined amount, a speculative fetish start request is generated and the speculative fetish request is generated. The data corresponding to the speculative fetish start request is stored in the cache memory, the storage efficiency of the data in the cache memory is increased, the probability of reading the data corresponding to the interrupt processing from the cache memory is increased, and the response speed of the interrupt processing is further increased. Can be enhanced.
[0144]
According to the fourteenth aspect of the present invention, the interrupt support circuit device according to any one of the first to thirteenth aspects is used. The response time can be reduced without limiting the type of interrupt processing.
[Brief description of the drawings]
FIG. 1 is a diagram showing a configuration of a microcomputer 1 according to a first embodiment of the present invention.
FIG. 2 is a diagram showing an internal configuration of an interrupt prediction unit 24.
FIG. 3 is a diagram illustrating an internal configuration of an interrupt prediction execution unit 241 according to the first embodiment.
FIG. 4 is a diagram showing a configuration of data stored in a cache memory 242.
FIG. 5 is a flowchart showing speculative fetish processing.
FIG. 6 is a flowchart showing a prefetch process.
FIG. 7 is a flowchart illustrating a reading process.
FIG. 8 is a diagram illustrating an example of an operation flow of the microcomputer 1 for one interrupt.
FIG. 9 is a diagram showing an example of the flow of operation of the microcomputer 1 for two interrupts.
FIG. 10 is a diagram illustrating an internal configuration of an interrupt prediction execution unit 241 according to the second embodiment of the present invention.
FIG. 11 is a diagram illustrating an internal configuration of an interrupt prediction execution unit 241 according to the third embodiment of the present invention.
FIG. 12 is a diagram illustrating an internal configuration of an interrupt prediction execution unit 241 according to a modification of the first embodiment.
[Explanation of symbols]
1. Microcomputer
10 ... CPU core
20 ... Interrupt support block
21 ... Control unit
22 ... CPU interface
23a, 23b, 28a, 28b ... buffer amplifier
24: Interrupt prediction unit
241, an interrupt prediction execution unit
242: Cache memory
24A: Cache memory control unit
243 ... Search control unit
244... Prefetch determination section
24B ... speculation fetish control unit
245: speculative fetish generation unit
246: Arbitration unit
41A, 41B, 41C ... counter
42A, 42B, 42C ... adding unit
43A, 43B, 46: Reference interval storage unit
44A, 44B: average part
45A, 45B, 45C, 47 ... prediction signal generation unit
25, 26 ... selector
27 ... Memory interface
30 ... Main memory

Claims (27)

割り込み処理に用いるデータのメインメモリからＣＰＵへの通信を支援する割り込み支援回路装置であって、
前記ＣＰＵとの通信を行うＣＰＵインタフェースと、
前記メインメモリとの通信を行うメモリインタフェースと、
データを記憶するキャッシュメモリを具備し、発生する割り込みを予測して、その割り込みの割り込み処理に用いるデータを、前記メモリインタフェースを介して前記メインメモリから読み出して前記キャッシュメモリに格納し、前記ＣＰＵからのデータ要求に基づいて、その格納されたデータを前記ＣＰＵに送信する割り込み予測部と、
前記ＣＰＵインタフェース及び前記メモリインタフェースを介して、前記ＣＰＵと前記メインメモリとの間の通信を制御する制御部とを備えることを特徴とする割り込み支援回路装置。An interrupt support circuit device for supporting communication of data used for interrupt processing from a main memory to a CPU,
A CPU interface for communicating with the CPU;
A memory interface for communicating with the main memory;
A cache memory for storing data, predicting an interrupt to occur, reading data used for interrupt processing of the interrupt from the main memory via the memory interface, storing the data in the cache memory, An interrupt prediction unit for transmitting the stored data to the CPU based on the data request of
An interrupt support circuit device, comprising: a control unit that controls communication between the CPU and the main memory via the CPU interface and the memory interface. 前記割り込み予測部は、前記予測された割り込みの割り込み処理の開始前に、その割り込み処理に用いるデータを前記キャッシュメモリに格納することを特徴とする請求項１に記載の割り込み支援回路装置。The interrupt support circuit device according to claim 1, wherein the interrupt prediction unit stores data used for the interrupt processing in the cache memory before starting the interrupt processing of the predicted interrupt. 前記割り込み予測部は、
発生する割り込みを予測してその割り込みに基づく予測信号を出力する割り込み予測実行部と、
前記割り込み予測実行部から出力された予測信号に基づいて、予測された割り込みの割り込み処理に用いるデータを読み出すための投機フェチ要求を生成して前記メインメモリに送信する投機フェチ制御部と、
前記メインメモリから送信された前記割り込み処理に用いるデータを前記キャッシュメモリに格納させるキャッシュメモリ制御部とを備えることを特徴とする請求項１又は２に記載の割り込み支援回路装置。The interrupt prediction unit,
An interrupt prediction execution unit that predicts an interrupt to occur and outputs a prediction signal based on the interrupt;
A speculative fetish control unit that generates a speculative fetish request for reading data used for interrupt processing of the predicted interrupt based on the prediction signal output from the interrupt prediction execution unit and transmits the request to the main memory;
The interrupt support circuit device according to claim 1, further comprising: a cache memory control unit configured to store data used for the interrupt processing transmitted from the main memory in the cache memory. 前記キャッシュメモリ制御部は、各種処理のデータ要求を前記ＣＰＵから前記ＣＰＵインタフェースを介して受信した場合に、そのデータ要求に対応するデータを前記キャッシュメモリから検索し、検索された場合にそのデータを前記ＣＰＵインタフェースを介して前記ＣＰＵに送信することを特徴とする請求項３に記載の割り込み支援回路装置。The cache memory control unit, when receiving data requests for various processes from the CPU via the CPU interface, searches the cache memory for data corresponding to the data requests. The interrupt support circuit device according to claim 3, wherein the interrupt is transmitted to the CPU via the CPU interface. 前記制御部は、前記キャッシュメモリ制御部により前記データ要求に対応するデータが前記キャッシュメモリから検索されない場合に、前記データ要求に対応するデータを前記メモリインタフェースを介して前記メインメモリから受信し、そのデータを前記ＣＰＵインタフェースを介して前記ＣＰＵに送信することを特徴とする請求項４に記載の割り込み支援回路装置。The control unit, when the data corresponding to the data request is not retrieved from the cache memory by the cache memory control unit, receives data corresponding to the data request from the main memory via the memory interface, The interrupt support circuit device according to claim 4, wherein the data is transmitted to the CPU via the CPU interface. 前記キャッシュメモリ制御部は、前記メインメモリから送信された前記割り込み処理に用いるデータを前記キャッシュメモリに格納させる場合に、そのデータの読み出しを有効にして前記キャッシュメモリに格納させ、前記キャッシュメモリに格納されたデータを前記ＣＰＵに送信した場合に、その送信されたデータの読み出しを無効にして前記キャッシュメモリに格納させることを特徴とする請求項３から５のいずれか一項に記載の割り込み支援回路装置。The cache memory control unit, when storing data used for the interrupt processing transmitted from the main memory in the cache memory, enables reading of the data, stores the data in the cache memory, and stores the data in the cache memory. 6. The interrupt support circuit according to claim 3, wherein when the transmitted data is transmitted to the CPU, reading of the transmitted data is invalidated and the data is stored in the cache memory. apparatus. 前記キャッシュメモリの記憶領域は、複数のチャネルに分割され、
前記キャッシュメモリ制御部は、１種類の割り込みに対応するデータを１つのチャネルに格納させることを特徴とする請求項３から６のいずれか一項に記載の割り込み支援回路装置。The storage area of the cache memory is divided into a plurality of channels,
The interrupt support circuit device according to claim 3, wherein the cache memory control unit stores data corresponding to one type of interrupt in one channel. 前記割り込み予測実行部は、
各割り込みの発生間隔をカウントするカウンタと、
前記各割り込みの発生の基準となる基準間隔値を記憶する基準間隔記憶部と、
前記カウンタから出力された所定の割り込みに対応するカウンタ値が、前記基準間隔記憶部に記憶された基準間隔値に対応する場合に、その割り込みに対応する予測信号を生成する予測信号生成部とを備えることを特徴とする請求項３から７のいずれか一項に記載の割り込み支援回路装置。The interrupt prediction execution unit,
A counter that counts each interrupt occurrence interval,
A reference interval storage unit that stores a reference interval value serving as a reference for the occurrence of each interrupt;
When a counter value corresponding to a predetermined interrupt output from the counter corresponds to the reference interval value stored in the reference interval storage unit, a prediction signal generation unit that generates a prediction signal corresponding to the interrupt. The interrupt support circuit device according to any one of claims 3 to 7, further comprising: 前記割り込み予測実行部は、
過去に発生した各割り込みの発生間隔を平均する平均部を備え、
前記基準間隔記憶部は、前記平均部により平均された各割り込みの発生間隔を基準間隔値として記憶することを特徴とする請求項８に記載の割り込み支援回路装置。The interrupt prediction execution unit,
Equipped with an averaging unit that averages the interval between each interrupt that occurred in the past,
9. The interrupt support circuit device according to claim 8, wherein the reference interval storage unit stores, as a reference interval value, the intervals of occurrence of each interrupt averaged by the averaging unit. 前記所定の割り込みが周期的割り込みであり、
前記予測信号生成部は、前記カウンタから出力された前記周期的割り込みに対応するカウンタ値が、前記基準間隔記憶部に記憶された前記周期的割り込みに対応する基準間隔値を超える所定時間前に、その周期的割り込みに対応する予測信号を生成することを特徴とする請求項８又は９に記載の割り込み支援回路装置。The predetermined interrupt is a periodic interrupt,
The prediction signal generation unit, a predetermined time before the counter value corresponding to the periodic interrupt output from the counter exceeds the reference interval value corresponding to the periodic interrupt stored in the reference interval storage unit, 10. The interrupt support circuit device according to claim 8, wherein a prediction signal corresponding to the periodic interrupt is generated. 前記所定の割り込みが、第１の割り込み発生後に所定間隔で発生する関連型割り込みとしての第２の割り込みであり、
前記カウンタは、前記第１の割り込みの発生間隔をカウントし、
前記予測信号生成部は、前記カウンタから出力された前記第１の割り込みに対応するカウンタ値が、前記基準間隔記憶部に記憶された、前記第１の割り込み発生からの前記第２の割り込みの発生間隔に対応する基準間隔値を超える所定時間前に、その第２の割り込みに対応する予測信号を生成することを特徴とする請求項８から１０のいずれか一項に記載の割り込み支援回路装置。The predetermined interrupt is a second interrupt as a related interrupt generated at a predetermined interval after the first interrupt has occurred,
The counter counts an interval at which the first interrupt occurs,
The prediction signal generation unit may include a counter value corresponding to the first interrupt output from the counter, the counter value being stored in the reference interval storage unit, and the generation of the second interrupt from the generation of the first interrupt. The interrupt support circuit device according to any one of claims 8 to 10, wherein a prediction signal corresponding to the second interrupt is generated a predetermined time before exceeding a reference interval value corresponding to the interval. 前記所定の割り込みがランダムに発生するランダム割り込みであり、
前記カウンタは、発生時間に規則性を有する規則的割り込みの発生間隔をカウントし、
前記予測信号生成部は、前記カウンタから出力されたカウンタ値が、前記基準間隔記憶部に記憶された前記規則的割り込みに対応する基準間隔値を超えた場合に、前記ランダム割り込みに対応する予測信号を生成することを特徴とする請求項８から１１のいずれか一項に記載の割り込み支援回路装置。The predetermined interrupt is a random interrupt that occurs randomly,
The counter counts an interval of occurrence of a regular interrupt having a regularity in an occurrence time,
The prediction signal generation unit, when the counter value output from the counter exceeds the reference interval value corresponding to the regular interrupt stored in the reference interval storage unit, the prediction signal corresponding to the random interrupt The interrupt support circuit device according to any one of claims 8 to 11, wherein the interrupt support circuit device generates: 前記キャッシュメモリ制御部は、前記キャッシュメモリの記憶領域を参照し、前記記憶領域に対する空き領域の割合が所定量以上である場合に、所定の割り込みに対応する投機フェチ要求を生成させるための投機フェチ開始要求を前記投機フェチ制御部に入力することを特徴とする請求項３から１２のいずれか一項に記載の割り込み支援回路装置。The cache memory control unit refers to a storage area of the cache memory, and when a ratio of a free area to the storage area is equal to or more than a predetermined amount, a speculative fetish for generating a speculative fetish request corresponding to a predetermined interrupt. The interrupt support circuit device according to claim 3, wherein a start request is input to the speculative fetish control unit. ＣＰＵと、
割り込み処理に用いるデータのメインメモリから前記ＣＰＵへの通信を支援する請求項１から１３のいずれか一項に記載の割込み支援回路装置とを備えることを特徴とするマイクロコンピュータ。A CPU,
14. A microcomputer comprising the interrupt support circuit device according to claim 1, which supports communication of data used for interrupt processing from a main memory to the CPU. 割り込み処理に用いるデータのメインメモリからＣＰＵへの通信をキャッシュメモリを介して支援する割り込み支援方法であって、
発生する割り込みを予測して、その割り込みの割り込み処理に用いるデータを、前記メインメモリから読み出して前記キャッシュメモリに格納し、前記ＣＰＵからのデータ要求に基づいて、その格納されたデータを前記ＣＰＵに送信することを特徴とする割り込み支援方法。An interrupt support method for supporting communication of data used for interrupt processing from a main memory to a CPU via a cache memory,
Predicting an interrupt to occur, reading data used for interrupt processing of the interrupt from the main memory, storing the data in the cache memory, and transmitting the stored data to the CPU based on a data request from the CPU. An interrupt support method characterized by transmitting. 前記予測された割り込みの割り込み処理の開始前に、その割り込み処理に用いるデータを前記キャッシュメモリに格納することを特徴とする請求項１５に記載の割り込み支援方法。16. The interrupt support method according to claim 15, wherein before starting the interrupt processing of the predicted interrupt, data used for the interrupt processing is stored in the cache memory. 発生する割り込みを予測してその割り込みに基づく予測信号を出力し、
前記出力された予測信号に基づいて、予測された割り込みの割り込み処理に用いるデータを読み出すための投機フェチ要求を生成して前記メインメモリに送信し、
前記メインメモリから送信された前記割り込み処理に用いるデータを前記キャッシュメモリに格納させることを備えることを特徴とする請求項１５又は１６に記載の割り込み支援方法。Predicts an interrupt to occur and outputs a prediction signal based on the interrupt,
Based on the output prediction signal, generate a speculative fetish request for reading data used for the interrupt processing of the predicted interrupt and transmit the request to the main memory,
17. The interrupt support method according to claim 15, further comprising storing data used for the interrupt processing transmitted from the main memory in the cache memory. 割り込み処理のデータ要求を前記ＣＰＵから受信した場合に、そのデータ要求に対応するデータを前記キャッシュメモリから検索し、検索された場合にそのデータを前記ＣＰＵに送信することを特徴とする請求項１７に記載の割り込み支援方法。18. The method according to claim 17, wherein when a data request for interrupt processing is received from the CPU, data corresponding to the data request is retrieved from the cache memory, and when retrieved, the data is transmitted to the CPU. 2. The interrupt support method according to 1. 前記データ要求に対応するデータが前記キャッシュメモリから検索されない場合に、前記データ要求に対応するデータを前記メインメモリから受信し、そのデータを前記ＣＰＵに送信することを特徴とする請求項１８に記載の割り込み支援方法。19. The data processing apparatus according to claim 18, wherein when data corresponding to the data request is not retrieved from the cache memory, data corresponding to the data request is received from the main memory, and the data is transmitted to the CPU. Interrupt support method. 前記メインメモリから送信された前記割り込み処理に用いるデータを前記キャッシュメモリに格納させる場合に、そのデータの読み出しを有効にして前記キャッシュメモリに格納させ、前記キャッシュメモリに格納されたデータを前記ＣＰＵに送信した場合に、その送信されたデータの読み出しを無効にして前記キャッシュメモリに格納させることを特徴とする請求項１５から１９のいずれか一項に記載の割り込み支援方法。In the case where the data used for the interrupt processing transmitted from the main memory is stored in the cache memory, reading of the data is enabled and stored in the cache memory, and the data stored in the cache memory is transmitted to the CPU. 20. The interrupt support method according to claim 15, wherein, when transmitted, reading of the transmitted data is invalidated and stored in the cache memory. 前記キャッシュメモリの記憶領域は、複数のチャネルに分割され、
１種類の割り込みに対応するデータを１つのチャネルに格納させることを特徴とする請求項１５から２０のいずれか一項に記載の割り込み支援方法。The storage area of the cache memory is divided into a plurality of channels,
21. The interrupt support method according to claim 15, wherein data corresponding to one type of interrupt is stored in one channel. 各割り込みの発生間隔をカウントし、
前記カウントされた所定の割り込みに対応するカウンタ値が、前記各割り込みの発生の基準となる基準間隔値に対応する場合に、その割り込みに対応する予測信号を生成することを特徴とする請求項１５から２１のいずれか一項に記載の割り込み支援方法。Count the interval of each interrupt occurrence,
16. The method according to claim 15, wherein when the counted counter value corresponding to the predetermined interrupt corresponds to a reference interval value serving as a reference for the occurrence of each of the interrupts, a prediction signal corresponding to the interrupt is generated. 23. The interrupt support method according to any one of items 21 to 21. 過去に発生した各割り込みの発生間隔を平均し、
前記平均された各割り込みの発生間隔を基準間隔値とすることを特徴とする請求項２２に記載の割り込み支援方法。Average the interval of each interrupt that occurred in the past,
23. The interrupt support method according to claim 22, wherein the averaged interval of occurrence of each interrupt is set as a reference interval value. 前記所定の割り込みが周期的割り込みであり、
前記カウントされた前記周期的割り込みに対応するカウンタ値が、前記周期的割り込みに対応する基準間隔値を超える所定時間前に、その周期的割り込みに対応する予測信号を生成することを特徴とする請求項２２又は２３に記載の割り込み支援方法。The predetermined interrupt is a periodic interrupt,
The prediction signal corresponding to the periodic interrupt is generated a predetermined time before the counted counter value corresponding to the periodic interrupt exceeds a reference interval value corresponding to the periodic interrupt. Item 24. The interrupt support method according to Item 22 or 23. 前記所定の割り込みが、第１の割り込み発生後に所定間隔で発生する関連型割り込みとしての第２の割り込みであり、
前記第１の割り込みの発生間隔をカウントし、
前記カウントされた前記第１の割り込みに対応するカウンタ値が、前記第１の割り込み発生からの前記第２の割り込みの発生間隔に対応する基準間隔値を超える所定時間前に、その第２の割り込みに対応する予測信号を生成することを特徴とする請求項２２から２４のいずれか一項に記載の割り込み支援方法。The predetermined interrupt is a second interrupt as a related interrupt generated at a predetermined interval after the first interrupt has occurred,
Counting the interval of occurrence of the first interrupt,
Before the counted counter value corresponding to the first interrupt exceeds a reference interval value corresponding to an interval of occurrence of the second interrupt from the occurrence of the first interrupt, a predetermined time before the second interrupt, The method according to any one of claims 22 to 24, wherein a prediction signal corresponding to the following is generated. 前記所定の割り込みがランダムに発生するランダム割り込みであり、
発生時間に規則性を有する規則的割り込みの発生間隔をカウントし、
前記カウントされたカウンタ値が、前記規則的割り込みに対応する基準間隔値を超えた場合に、前記ランダム割り込みに対応する予測信号を生成することを特徴とする請求項２２から２５のいずれか一項に記載の割り込み支援方法。The predetermined interrupt is a random interrupt that occurs randomly,
Count the interval of occurrence of regular interrupts with regular occurrence time,
26. A predictive signal corresponding to the random interrupt is generated when the counted counter value exceeds a reference interval value corresponding to the regular interrupt. 3. The interrupt support method described in 1. 前記キャッシュメモリの記憶領域を参照し、前記記憶領域に対する空き領域の割合が所定量以上である場合に、所定の割り込みに対応する投機フェチ要求を生成させるための投機フェチ開始要求を生成して、その投機フェチ要求を生成させることを特徴とする請求項１７から２６のいずれか一項に記載の割り込み支援方法。Referring to the storage area of the cache memory, when the ratio of the free area to the storage area is a predetermined amount or more, generate a speculative fetish start request for generating a speculative fetish request corresponding to a predetermined interrupt, The interrupt support method according to any one of claims 17 to 26, wherein the speculative fetish request is generated.
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JP2003042683A Pending JP2004252729A (en) 2003-02-20 2003-02-20 Interruption supporting circuit device, microcomputer, and interruption supporting method

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8560748B2 (en) 2010-06-29 2013-10-15 Fujitsu Semiconductor Limited Information processing system including interrupt processing function

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