【０００１】
【発明の属する技術分野】
本発明は、ジッタ（位相のゆらぎ）のあるクロック信号を発生するクロックジッタ発生回路に関するものである。
【０００２】
【従来の技術】
電子機器が動作することによって電磁ノイズが発生し、他の電子機器等に悪影響を及ぼすことが知られている。この電磁ノイズによる影響は一般的にＥＭＩ（電磁妨害）と呼ばれ、電子機器の動作の基本となるクロック信号の周波数が高くなるに従ってその影響度も大きくなる傾向にある。このＥＭＩによる影響を低減するために、クロックジッタ発生回路やスペクトラム拡散回路を用いて、クロック信号のエネルギーを分散することが行われている。
【０００３】
例えば、特許文献１には、クロック発生器と、遅延データ発生器と、遅延データ発生器から入力されるクロック信号を遅延させる可変遅延素子とを具備することを特徴とするジッタ発生装置が提案されている。
【０００４】
また、可変遅延素子として、クロック信号に同期して、所定の傾斜で立上るランプ電圧を発生するランプ波発生器と、遅延データ発生器より入力される遅延データをＤ／Ａ変換して比較電圧を発生するＤ／Ａコンバータとランプ波発生器より入力されるランプ電圧をＤ／Ａコンバータより入力される比較電圧と比較する比較器と、比較器の出力を波形整形して、一定継続時間の矩形波を出力する波形整形回路とを具備するものが開示されている。
【０００５】
なお、特許文献１には、従来技術として、ＰＬＬ（位相同期ループ）を用いてクロック信号にジッタを発生させるジッタ発生装置も開示されている。
【０００６】
また、特許文献２には、クロック信号を出力する発信器と、異なる時定数を切り替えながらクロック信号を積分するＣＲ積分器と、ＣＲ積分器の時定数を切り替え選択する制御信号を出力する制御信号発生器と、ＣＲ積分器の出力信号を波形整形する波形整形器とから構成されることを特徴とするクロック周波数の高調波スペクトラム拡散回路が提案されている。
【０００７】
また、ＣＲ積分器として、制御信号により開閉制御されるスイッチと抵抗とからなる直列回路を複数並列接続し、さらに、この並列回路に並列に接続された抵抗とからなる回路と、コンデンサとから構成されるものや、制御信号により開閉制御されるスイッチと抵抗とからなる単一の直列回路に並列に接続された抵抗とからなる回路と、充電コンデンサとから構成されるものが開示されている。
【０００８】
しかし、特許文献１および２に開示の技術では、Ｄ／Ａコンバータ、ＰＬＬ、抵抗やコンデンサ等が使用されている。従って、回路が非常に複雑になり、回路設計が難しい、回路規模が増大するなどの問題があった。
【０００９】
【特許文献１】
特開平６−１１２７８５号公報
【特許文献２】
特開２００１−２８２３７９号公報
【００１０】
【発明が解決しようとする課題】
本発明の目的は、前記従来技術に基づく問題点を解消し、非常に簡単な回路でクロック信号にジッタを発生させることができるクロックジッタ発生回路を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成するために、本発明は、クロック信号を発生するクロック信号発生器と、このクロック信号発生器から出力されるクロック信号にジッタを発生させるジッタ生成回路と、このジッタ生成回路の動作を制御する制御回路とを備え、
前記ジッタ生成回路は、電源と前記クロック信号発生器から出力されるクロック信号との間に並列に接続される少なくとも１つのＰ型ＭＯＳトランジスタと、前記クロック信号発生器から出力されるクロック信号とグランドとの間に並列に接続される少なくとも１つのＮ型ＭＯＳトランジスタとを備え、
前記制御回路により、前記ジッタ生成回路のＰ型ＭＯＳトランジスタおよびＮ型ＭＯＳトランジスタのオンオフを制御することによって当該クロック信号にジッタを発生させることを特徴とするクロックジッタ発生回路を提供するものである。
【００１２】
【発明の実施の形態】
以下に、添付の図面に示す好適実施形態に基づいて、本発明のクロックジッタ発生回路を詳細に説明する。
【００１３】
図１は、本発明のクロックジッタ発生回路の一実施形態の構成概念図である。同図に示すクロックジッタ発生回路１０は、ジッタのあるクロック信号を発生するものであり、クロック信号発生器１２と、ジッタ生成回路１４と、出力バッファ１６と、タイミング調整用バッファ１８と、制御回路２０とを備えている。
【００１４】
ここで、クロック信号発生器１２は、基本的に、ジッタのないクロック信号を発生するものであり、従来公知の発振回路がいずれも利用可能である。クロック信号発生器１２から出力されるクロック信号はジッタ生成回路１４に直接入力されると共に、タイミング調整用バッファ１８によってその入力タイミングが調整された後、制御回路２０に入力される。
【００１５】
ジッタ生成回路１４は、クロック信号発生器１２から出力されるクロック信号にジッタを発生させるものである。図１に示すジッタ生成回路１４は、インバータ２２と、ｎ段のＰ型ＭＯＳトランジスタ（以下、ＰＭＯＳという）２４と、ｎ段のＮ型ＭＯＳトランジスタ（以下、ＮＭＯＳという）２６とを備えている。
【００１６】
インバータ２２は、クロック信号発生器１２から出力されるクロック信号を反転出力するものであり、電源とグランドとの間に直列に接続された２つのＰＭＯＳ２８，３０および２つのＮＭＯＳ３２，３４から構成されている。ＰＭＯＳ２８およびＮＭＯＳ３４のゲートには、クロック信号発生器１２から出力されるクロック信号が共通に入力され、ＰＭＯＳ３０およびＮＭＯＳ３２のゲートは、それぞれグランドおよび電源に接続されている。
【００１７】
また、ｎ段のＰＭＯＳ２４は、ＰＭＯＳ２８，３０の間の内部ノードとインバータ２２の出力信号との間に、すなわちＰＭＯＳ２８を介して供給される電源とクロック信号の反転信号との間に並列に接続されている。同様に、ｎ段のＮＭＯＳ２６は、ＮＭＯＳ３２，３４の間の内部ノードとインバータ２２の出力信号との間に、すなわちクロック信号の反転信号とＮＭＯＳ３４を介して供給されるグランドとの間に並列に接続されている。
【００１８】
ジッタ生成回路１４の出力信号、すなわちｎ段のＰＭＯＳ２４およびｎ段のＮＭＯＳ２６によってジッタが発生されたインバータ２２の出力信号は、出力バッファ１６によって反転出力される。すなわち、出力バッファ１６からは、クロック信号発生器１２から出力されるクロック信号と同極性で、しかもジッタ生成回路１４によって発生されたジッタのあるクロック信号が出力される。
【００１９】
制御回路２０は、ジッタ生成回路１４の動作を制御するものであり、その具体的な回路構成は何ら限定されないが、例えばカウンタ、シフトレジスタ等によって構成される。制御回路２０から出力される制御信号Ｃ１，Ｃ２，…，Ｃ（ｎ−１），Ｃｎは、ジッタ生成回路１４の各段のＰＭＯＳ２４のゲートに入力され、その反転制御信号／Ｃ１，／Ｃ２，／Ｃ（ｎ−１），／Ｃｎは、ジッタ生成回路１４の各段のＮＭＯＳ２６のゲートに入力されている。
【００２０】
制御回路２０から出力される制御信号Ｃ１，Ｃ２，…，Ｃ（ｎ−１），Ｃｎおよび反転制御信号／Ｃ１，／Ｃ２，／Ｃ（ｎ−１），／Ｃｎにより、ジッタ生成回路１４のＰＭＯＳ２４およびＮＭＯＳ２６のオンオフが制御され、インバータ２２の出力信号、すなわちクロック信号発生器１２から出力されるクロック信号の反転信号の駆動能力が変化して、出力バッファ１６から出力されるクロック信号にジッタが発生される。
【００２１】
ジッタ生成回路１４の各段のＰＭＯＳ２４およびＮＭＯＳ２６のサイズを適宜変更して設計することにより、例えば全てのＰＭＯＳ２４およびＮＭＯＳ２６のサイズを異なるサイズとした場合、インバータ２２の駆動能力を最大２ｎ 通りの範囲で可変とすることができ、出力バッファ１６から出力されるクロック信号の遅延値を変えることができる。この場合、制御回路２０として、バイナリカウンタを用いればランダムジッタを発生させることができる。
【００２２】
また、例えばジッタ生成回路１４の各段のＰＭＯＳ２４およびＮＭＯＳ２６のサイズを図中左側から右側へ向かうに従って徐々に大きくしたり、逆に小さくしたり、あるいは左右の側を大きく、中央部を小さくしたり、逆に左右の側を小さく、中央部を大きくするなど一定のパターンに従ってトランジスタサイズを変え、制御回路２０として、シフトレジスタを用いれば周期ｎで変化するサイクルトゥサイクルジッタを発生させることができる。
【００２３】
なお、ジッタ生成回路１４は、インバータ２２を設けずにクロック信号発生器１２から出力されるクロック信号を直接入力するようにしてもよいし、他の論理ゲート回路を使用してもよい。インバータ２２を設けない場合、ｎ段のＰＭＯＳ２４は、電源とクロック信号発生器１２から出力されるクロック信号との間に並列に接続され、ｎ段のＮＭＯＳ２６は、クロック信号発生器１２から出力されるクロック信号とグランドとの間に並列に接続される。
【００２４】
また、ＰＭＯＳ２４およびＮＭＯＳ２６の段数は何ら制限されず、インバータ２２またはクロック信号発生器１２から出力されるクロック信号の駆動能力を変更する場合に必要とする分解能（ＰＭＯＳ２４およびＮＭＯＳ２６を１つオンまたはオフした場合に変化する駆動能力の変化分）に応じて適宜決定するのが好ましい。また、ＰＭＯＳ２４の段数とＮＭＯＳ２６の段数は同一でもよいし、それぞれ異なる段数であってもよい。
【００２５】
言い換えると、クロック信号発生器１２から出力されるクロック信号またはインバータ２２の出力信号の駆動能力を基準として、ＰＭＯＳ２４が１つオンする毎に分解能に相当する分だけ駆動能力が上昇する。従って、クロック信号発生器１２から出力されるクロック信号またはインバータ２２の出力信号の駆動能力をある程度低くし、全てのＰＭＯＳ２４がオンした場合に最大の駆動能力となるようにする必要がある。ＮＭＯＳ２６についても同様である。
【００２６】
以下、一例を挙げて具体的に説明する。
【００２７】
図２は、本発明のクロックジッタ発生回路の一実施形態の構成回路図である。同図に示すクロックジッタ発生回路３６は、ジッタ生成回路１４として、インバータ２２と、５段のＰＭＯＳ２４と、５段のＮＭＯＳ２６とを備えるものを用い、制御回路２０として、５ビットのシフトレジスタを用いたものである。なお、クロック信号発生器１２、出力バッファ１６、タイミング調整用バッファ１８の構成は図１に示すものと同じである。
【００２８】
ここで、ジッタ生成回路１４は、図１に示すものと比べて、ＰＭＯＳ２４およびＮＭＯＳ２６が共に５段の構成になった点を除いて同じものであるから、ここではその詳細な説明は省略する。
【００２９】
制御回路２０となるシフトレジスタは、５つのＤ型フリップフロップ（以下、ＤＦＦという）３８，４０，４２，４４，４６を備えている。ＤＦＦ３８，４０，４２，４４のデータ出力端子Ｑからの出力信号がそれぞれ次段のＤＦＦ４０，４２，４４，４６のデータ入力端子Ｄに入力され、最終段のＤＦＦの反転データ出力端子ＱＮからの出力信号が初段のＤＦＦ３８のデータ入力端子Ｄに入力されている。
【００３０】
また、初段〜最終段のＤＦＦ３８，４０，４２，４４，４６のデータ出力端子Ｑからの出力信号および反転データ出力端子ＱＮからの出力信号は、ジッタ生成回路１４の初段〜最終段のＰＭＯＳ２４およびＮＭＯＳ２６のゲートにそれぞれ入力されている。また、ＤＦＦ３８，４０，４２，４４，４６のクロック入力端子にはタイミング調整用バッファ１８の出力信号が共通に入力され、そのクリア入力端子ＣＬＲにはリセット信号ＲＥＳＥＴが共通に入力されている。
【００３１】
図３のタイミングチャートに示すように、制御回路２０であるシフトレジスタは、リセット信号ＲＥＳＥＴがローレベルの期間は、全てのＤＦＦ３８，４０，４２，４４，４６のデータ出力端子Ｑからの出力信号Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５がローレベル、すなわち反転データ出力端子ＱＮからの出力信号がハイレベルに初期化される。この時、ジッタ生成回路１４の全てのＰＭＯＳ２４およびＮＭＯＳ２６はオンし、インバータ２２の駆動能力は最大となる。
【００３２】
リセット信号ＲＥＳＥＴがハイレベルになると、クロック信号発生器１２から出力されるクロック信号ＣＬＫの立ち上がりに同期してシフトレジスタが動作する。まず、１つ目のクロック信号ＣＬＫの立ち上がりでＤＦＦ３８のデータ出力端子Ｑからの出力信号Ｑ１がハイレベル、反転データ出力端子ＱＮからの出力信号がローレベルとなり、ジッタ生成回路１４の初段のＰＭＯＳ２４およびＮＭＯＳ２６がオフする。
【００３３】
以後同様に、クロック信号ＣＬＫが立ち上がる毎に、ＤＦＦ４０，４２，４４，４６の順に、そのデータ出力端子Ｑからの出力信号Ｑ２，Ｑ３，Ｑ４，Ｑ５がハイレベル、反転データ出力端子ＱＮからの出力信号がローレベルとなり、ジッタ生成回路１４のそれぞれ対応する段数目のＰＭＯＳ２４およびＮＭＯＳ２６が順次オフし、リセット信号ＲＥＳＥＴがハイレベルとなってから５サイクル後にジッタ生成回路１４の全てのＰＭＯＳ２４およびＮＭＯＳ２６がオフする。
【００３４】
ジッタ生成回路１４のＰＭＯＳ２４およびＮＭＯＳ２６が１段オフするに従ってインバータ２２の駆動能力は１段分小さくなり、最終的に全てのＰＭＯＳ２４およびＮＭＯＳ２６がオフすると、インバータ２２の駆動能力は最小となる。インバータ２２の駆動能力が小さくなるに従って、出力バッファ１６から出力されるクロック信号の位相は、インバータ２２の駆動能力が最大の場合と比べて次第に遅くなる。
【００３５】
ジッタ生成回路１４の全てのＰＭＯＳ２４およびＮＭＯＳ２６がオフした後は、クロック信号ＣＬＫが立ち上がる毎に、ＤＦＦ３８，４０，４２，４４，４６の順に、そのデータ出力端子Ｑからの出力信号Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５がローレベル、反転データ出力端子ＱＮからの出力信号がハイレベルとなり、ジッタ生成回路１４のそれぞれ対応する段数目のＰＭＯＳ２４およびＮＭＯＳ２６が順次オンし、同じく５サイクル後にジッタ生成回路１４の全てのＰＭＯＳ２４およびＮＭＯＳ２６がオンする。
【００３６】
ジッタ生成回路１４のＰＭＯＳ２４およびＮＭＯＳ２６が１段オンするに従ってインバータ２２の駆動能力は１段分大きくなり、最終的に全てのＰＭＯＳ２４およびＮＭＯＳ２６がオンすると、インバータ２２の駆動能力は最大となる。インバータ２２の駆動能力が大きくなるに従って、出力バッファ１６から出力されるクロック信号の位相は、インバータ２２の駆動能力が最小の場合と比べて次第に早くなる。
【００３７】
なお、これ以後のシフトレジスタの動作は、上記の繰り返しとなり、出力バッファ１６から出力されるクロック信号には、５サイクル周期で変化するサイクルトゥサイクルジッタが発生する。
【００３８】
検証のため、図２に示すクロックジッタ発生回路３６のＳＰＩＣＥシミュレーションを行った。そのシミュレーション結果のグラフを図４に示す。ここで、クロック信号発生器から発生される信号の周波数は１００ＭＨｚである。図４のグラフにおいて、横軸はサイクル数の経過を表し、縦軸は、出力バッファ１６から出力されるｉ番目のクロック信号に対する（ｉ＋１）番目のクロック信号の位相差（ｓｅｃ）を表す。このグラフに示すように、ほぼ５サイクル周期でサイクルトゥサイクルジッタが変動していることが分かる。
【００３９】
本発明は、基本的に以上のようなものである。
以上、本発明のクロックジッタ発生回路について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【００４０】
【発明の効果】
以上詳細に説明した様に、本発明のクロックジッタ発生回路は、制御回路により、ジッタ生成回路のＰＭＯＳおよびＮＭＯＳのオンオフを制御することによってクロック信号発生器から出力されるクロック信号の駆動能力を変え、クロック信号にジッタを発生させるようにしたものである。
これにより、本発明のクロックジッタ発生回路によれば、Ｄ／Ａコンバータ、ＰＬＬ、抵抗やコンデンサ等の複雑で回路規模の大きい回路を用いることなく、非常に簡単なデジタル回路でジッタのあるクロック信号を発生させることができる。
【図面の簡単な説明】
【図１】本発明のクロックジッタ発生回路の一実施形態の構成概念図である。
【図２】本発明のクロックジッタ発生回路の一実施形態の構成回路図である。
【図３】図２に示すクロックジッタ発生回路の動作を表す一実施形態のタイミングチャートである。
【図４】図２に示すクロックジッタ発生回路の出力バッファから出力されるクロック信号のサイクル数に対する位相差の変動を表す一実施形態のグラフである。
【符号の説明】
１０，３６ クロックジッタ発生回路
１２ クロック信号発生器
１４ ジッタ生成回路
１６ 出力バッファ
１８ タイミング調整用バッファ
２０ 制御回路
２２ インバータ
２４，２８，３０ Ｐ型ＭＯＳトランジスタ
２６，３２，３４ Ｎ型ＭＯＳトランジスタ
３８，４０，４２，４４，４６ Ｄ型フリップフロップ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a clock jitter generation circuit that generates a clock signal having jitter (phase fluctuation).
[0002]
[Prior art]
It is known that the operation of an electronic device generates electromagnetic noise and adversely affects other electronic devices. The influence of this electromagnetic noise is generally called EMI (Electromagnetic Interference), and the degree of the influence tends to increase as the frequency of the clock signal that is the basis of the operation of the electronic device increases. In order to reduce the influence of the EMI, the energy of the clock signal is dispersed by using a clock jitter generating circuit or a spread spectrum circuit.
[0003]
For example, Patent Document 1 proposes a jitter generator including a clock generator, a delayed data generator, and a variable delay element that delays a clock signal input from the delayed data generator. ing.
[0004]
Also, as a variable delay element, a ramp generator for generating a ramp voltage rising at a predetermined slope in synchronization with a clock signal, a D / A conversion of delay data input from the delay data generator, and a comparison voltage And a comparator for comparing the ramp voltage input from the ramp generator with the comparison voltage input from the D / A converter, and shaping the waveform of the output of the comparator to obtain a constant duration time. One having a waveform shaping circuit that outputs a rectangular wave is disclosed.
[0005]
Patent Document 1 also discloses, as a conventional technique, a jitter generator that generates jitter in a clock signal using a PLL (Phase Locked Loop).
[0006]
Patent Document 2 discloses a transmitter that outputs a clock signal, a CR integrator that integrates a clock signal while switching different time constants, and a control signal that outputs a control signal that switches and selects a time constant of the CR integrator. There has been proposed a clock frequency harmonic spread spectrum circuit comprising a generator and a waveform shaper for waveform shaping the output signal of the CR integrator.
[0007]
Also, as a CR integrator, a plurality of series circuits including switches and resistors controlled to be opened and closed by a control signal are connected in parallel, and a circuit including a resistor connected in parallel to the parallel circuit and a capacitor are further configured. And a circuit composed of a resistor connected in parallel to a single series circuit composed of a switch and a resistor controlled to be opened and closed by a control signal, and a charging capacitor.
[0008]
However, in the techniques disclosed in Patent Documents 1 and 2, a D / A converter, a PLL, a resistor, a capacitor, and the like are used. Therefore, there are problems that the circuit becomes very complicated, circuit design is difficult, and the circuit scale increases.
[0009]
[Patent Document 1]
JP-A-6-112785 [Patent Document 2]
JP 2001-282379 A
[Problems to be solved by the invention]
SUMMARY OF THE INVENTION It is an object of the present invention to provide a clock jitter generation circuit which can solve the problems based on the conventional technology and can generate a jitter in a clock signal with a very simple circuit.
[0011]
[Means for Solving the Problems]
In order to achieve the above object, the present invention provides a clock signal generator for generating a clock signal, a jitter generation circuit for generating a jitter in a clock signal output from the clock signal generator, and an operation of the jitter generation circuit. And a control circuit for controlling the
The jitter generation circuit includes at least one P-type MOS transistor connected in parallel between a power supply and a clock signal output from the clock signal generator, and a clock signal output from the clock signal generator and a ground. And at least one N-type MOS transistor connected in parallel between
It is another object of the present invention to provide a clock jitter generation circuit characterized in that the control circuit controls the on / off of a P-type MOS transistor and an N-type MOS transistor of the jitter generation circuit to generate jitter in the clock signal.
[0012]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, a clock jitter generation circuit according to the present invention will be described in detail based on a preferred embodiment shown in the accompanying drawings.
[0013]
FIG. 1 is a conceptual diagram showing a configuration of an embodiment of a clock jitter generating circuit according to the present invention. The clock jitter generation circuit 10 shown in FIG. 1 generates a clock signal having jitter, and includes a clock signal generator 12, a jitter generation circuit 14, an output buffer 16, a timing adjustment buffer 18, a control circuit 20.
[0014]
Here, the clock signal generator 12 basically generates a clock signal without jitter, and any conventionally known oscillation circuit can be used. The clock signal output from the clock signal generator 12 is directly input to the jitter generation circuit 14, and is input to the control circuit 20 after its input timing is adjusted by the timing adjustment buffer 18.
[0015]
The jitter generation circuit 14 generates a jitter in the clock signal output from the clock signal generator 12. The jitter generation circuit 14 shown in FIG. 1 includes an inverter 22, an n-stage P-type MOS transistor (hereinafter, referred to as PMOS) 24, and an n-stage N-type MOS transistor (hereinafter, referred to as NMOS) 26.
[0016]
The inverter 22 inverts the clock signal output from the clock signal generator 12 and is composed of two PMOSs 28 and 30 and two NMOSs 32 and 34 connected in series between the power supply and the ground. I have. The clock signal output from the clock signal generator 12 is commonly input to the gates of the PMOS 28 and the NMOS 34, and the gates of the PMOS 30 and the NMOS 32 are connected to the ground and the power supply, respectively.
[0017]
The n-stage PMOS 24 is connected in parallel between an internal node between the PMOSs 28 and 30 and the output signal of the inverter 22, that is, between the power supplied through the PMOS 28 and the inverted signal of the clock signal. ing. Similarly, the n-stage NMOS 26 is connected in parallel between the internal node between the NMOSs 32 and 34 and the output signal of the inverter 22, that is, between the inverted signal of the clock signal and the ground supplied via the NMOS 34. Have been.
[0018]
The output signal of the jitter generation circuit 14, that is, the output signal of the inverter 22 in which jitter has been generated by the n-stage PMOS 24 and the n-stage NMOS 26 is inverted and output by the output buffer 16. That is, the output buffer 16 outputs a clock signal having the same polarity as the clock signal output from the clock signal generator 12 and having jitter generated by the jitter generation circuit 14.
[0019]
The control circuit 20 controls the operation of the jitter generation circuit 14, and its specific circuit configuration is not limited at all. For example, the control circuit 20 includes a counter, a shift register, and the like. The control signals C1, C2,..., C (n-1), Cn output from the control circuit 20 are input to the gates of the PMOS 24 of each stage of the jitter generation circuit 14, and the inverted control signals / C1, / C2, / C (n-1) and / Cn are input to the gate of the NMOS 26 at each stage of the jitter generation circuit 14.
[0020]
The control signal C1, C2,..., C (n-1), Cn and the inverted control signals / C1, / C2, / C (n-1), / Cn output from the control circuit 20 cause the jitter generation circuit 14 The on / off of the PMOS 24 and the NMOS 26 is controlled, and the output signal of the inverter 22, that is, the driving ability of the inverted signal of the clock signal output from the clock signal generator 12 changes, causing jitter in the clock signal output from the output buffer 16. Generated.
[0021]
By appropriately changing the size of the PMOS 24 and the NMOS 26 in each stage of the jitter generation circuit 14, for example, when the sizes of all the PMOS 24 and the NMOS 26 are different, the driving capability of the inverter 22 is limited to a maximum of 2 n types. And the delay value of the clock signal output from the output buffer 16 can be changed. In this case, if a binary counter is used as the control circuit 20, random jitter can be generated.
[0022]
In addition, for example, the sizes of the PMOS 24 and the NMOS 26 in each stage of the jitter generation circuit 14 are gradually increased from the left side to the right side in the drawing, or are gradually reduced, or the left and right sides are increased and the center portion is reduced. Conversely, the transistor size is changed according to a fixed pattern such as making the left and right sides smaller and the center part larger, and if a shift register is used as the control circuit 20, cycle-to-cycle jitter that changes in the cycle n can be generated.
[0023]
The jitter generation circuit 14 may directly input the clock signal output from the clock signal generator 12 without providing the inverter 22, or may use another logic gate circuit. When the inverter 22 is not provided, the n-stage PMOS 24 is connected in parallel between the power supply and the clock signal output from the clock signal generator 12, and the n-stage NMOS 26 is output from the clock signal generator 12. It is connected in parallel between the clock signal and the ground.
[0024]
Further, the number of stages of the PMOS 24 and the NMOS 26 is not limited at all, and the resolution required when changing the driving capability of the clock signal output from the inverter 22 or the clock signal generator 12 (one of the PMOS 24 and the NMOS 26 is turned on or off). It is preferable to determine the value appropriately in accordance with the change in the driving ability that changes in this case). Further, the number of stages of the PMOS 24 and the number of stages of the NMOS 26 may be the same or may be different from each other.
[0025]
In other words, each time one PMOS 24 is turned on, the driving capability increases by an amount corresponding to the resolution, based on the driving capability of the clock signal output from the clock signal generator 12 or the output signal of the inverter 22. Therefore, it is necessary to reduce the driving ability of the clock signal output from the clock signal generator 12 or the output signal of the inverter 22 to some extent so that the maximum driving ability is obtained when all the PMOSs 24 are turned on. The same applies to the NMOS 26.
[0026]
Hereinafter, a specific description will be given using an example.
[0027]
FIG. 2 is a configuration circuit diagram of an embodiment of the clock jitter generation circuit of the present invention. The clock jitter generation circuit 36 shown in the figure uses an inverter 22, a five-stage PMOS 24, and a five-stage NMOS 26 as the jitter generation circuit 14, and uses a 5-bit shift register as the control circuit 20. It was what was. The configurations of the clock signal generator 12, the output buffer 16, and the timing adjustment buffer 18 are the same as those shown in FIG.
[0028]
Here, the jitter generation circuit 14 is the same as the one shown in FIG. 1 except that the PMOS 24 and the NMOS 26 are both configured in five stages, and a detailed description thereof is omitted here.
[0029]
The shift register serving as the control circuit 20 includes five D-type flip-flops (hereinafter, referred to as DFFs) 38, 40, 42, 44, and 46. Output signals from the data output terminals Q of the DFFs 38, 40, 42, and 44 are input to the data input terminals D of the next-stage DFFs 40, 42, 44, and 46, respectively, and output from the inverted data output terminal QN of the final-stage DFF. The signal is input to the data input terminal D of the DFF 38 at the first stage.
[0030]
The output signal from the data output terminal Q and the output signal from the inverted data output terminal QN of the DFFs 38, 40, 42, 44, 46 of the first stage to the last stage are output from the PMOS 24 and NMOS 26 of the first stage to the last stage of the jitter generation circuit 14. Are input to the respective gates. The output signals of the timing adjustment buffer 18 are commonly input to clock input terminals of the DFFs 38, 40, 42, 44, and 46, and the reset signal RESET is commonly input to its clear input terminal CLR.
[0031]
As shown in the timing chart of FIG. 3, the shift register as the control circuit 20 outputs the output signal Q1 from the data output terminals Q of all the DFFs 38, 40, 42, 44, and 46 during the period when the reset signal RESET is at the low level. , Q2, Q3, Q4, and Q5 are initialized to low level, that is, the output signal from the inverted data output terminal QN is initialized to high level. At this time, all the PMOS 24 and the NMOS 26 of the jitter generation circuit 14 are turned on, and the driving capability of the inverter 22 is maximized.
[0032]
When the reset signal RESET goes high, the shift register operates in synchronization with the rise of the clock signal CLK output from the clock signal generator 12. First, at the rising edge of the first clock signal CLK, the output signal Q1 from the data output terminal Q of the DFF 38 goes high, and the output signal from the inverted data output terminal QN goes low. The NMOS 26 turns off.
[0033]
Thereafter, similarly, each time the clock signal CLK rises, the output signals Q2, Q3, Q4, and Q5 from the data output terminal Q are set to the high level and the output from the inverted data output terminal QN in the order of the DFFs 40, 42, 44, and 46. The signal goes low, the corresponding number of stages of the PMOS 24 and NMOS 26 of the jitter generation circuit 14 are sequentially turned off, and all the PMOS 24 and NMOS 26 of the jitter generation circuit 14 are turned off five cycles after the reset signal RESET goes high. I do.
[0034]
As the PMOS 24 and the NMOS 26 of the jitter generation circuit 14 are turned off by one stage, the driving capability of the inverter 22 is reduced by one stage. When all the PMOSs 24 and the NMOSs 26 are finally turned off, the driving capability of the inverter 22 is minimized. As the driving capability of the inverter 22 decreases, the phase of the clock signal output from the output buffer 16 gradually becomes slower than when the driving capability of the inverter 22 is the maximum.
[0035]
After all the PMOS 24 and the NMOS 26 of the jitter generation circuit 14 are turned off, each time the clock signal CLK rises, the output signals Q1, Q2, Q3 from the data output terminal Q in the order of the DFFs 38, 40, 42, 44, 46. , Q4, and Q5 are at low level, the output signal from the inverted data output terminal QN is at high level, and the corresponding number of stages of the PMOS 24 and NMOS 26 of the jitter generation circuit 14 are sequentially turned on. All PMOS 24 and NMOS 26 are turned on.
[0036]
As the PMOS 24 and the NMOS 26 of the jitter generation circuit 14 are turned on by one stage, the driving capability of the inverter 22 is increased by one stage. When all the PMOSs 24 and the NMOSs 26 are finally turned on, the driving capability of the inverter 22 is maximized. As the driving capability of the inverter 22 increases, the phase of the clock signal output from the output buffer 16 gradually becomes faster than when the driving capability of the inverter 22 is minimum.
[0037]
The operation of the shift register thereafter is repeated as described above, and the clock signal output from the output buffer 16 has cycle-to-cycle jitter that changes in a cycle of 5 cycles.
[0038]
For verification, a SPICE simulation of the clock jitter generation circuit 36 shown in FIG. 2 was performed. FIG. 4 shows a graph of the simulation result. Here, the frequency of the signal generated from the clock signal generator is 100 MHz. In the graph of FIG. 4, the horizontal axis represents the number of cycles, and the vertical axis represents the phase difference (sec) of the (i + 1) -th clock signal with respect to the i-th clock signal output from the output buffer 16. As shown in this graph, it can be seen that the cycle-to-cycle jitter fluctuates in approximately five cycle periods.
[0039]
The present invention is basically as described above.
As described above, the clock jitter generation circuit of the present invention has been described in detail. However, the present invention is not limited to the above embodiment, and various improvements and changes may be made without departing from the gist of the present invention. It is.
[0040]
【The invention's effect】
As described in detail above, the clock jitter generation circuit of the present invention changes the drive capability of the clock signal output from the clock signal generator by controlling the on / off of the PMOS and NMOS of the jitter generation circuit by the control circuit. , A jitter is generated in the clock signal.
Thus, according to the clock jitter generating circuit of the present invention, a clock signal having a very simple digital circuit and having a jitter can be obtained without using a complicated and large-scale circuit such as a D / A converter, a PLL, a resistor and a capacitor. Can be generated.
[Brief description of the drawings]
FIG. 1 is a conceptual diagram illustrating a configuration of an embodiment of a clock jitter generation circuit according to the present invention.
FIG. 2 is a configuration circuit diagram of an embodiment of a clock jitter generation circuit according to the present invention.
FIG. 3 is a timing chart of an embodiment showing an operation of the clock jitter generation circuit shown in FIG. 2;
FIG. 4 is a graph of an embodiment showing a variation of a phase difference with respect to a cycle number of a clock signal output from an output buffer of the clock jitter generation circuit shown in FIG. 2;
[Explanation of symbols]
10, 36 Clock jitter generator 12 Clock signal generator 14 Jitter generator 16 Output buffer 18 Timing adjustment buffer 20 Control circuit 22 Inverters 24, 28, 30 P-type MOS transistors 26, 32, 34 N-type MOS transistors 38, 40 , 42,44,46 D-type flip-flop
