JP2004247956A - Charge-reusing type signal line charging/discharging circuit - Google Patents
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Abstract
Description
【0001】
【発明の属する技術分野】
本発明は、電荷再利用型信号線充放電回路に係り、特に、信号線充放電回路において、電荷再利用を行うことにより低エネルギー動作を実現するための電荷再利用型信号線充放電回路に関する。
【0002】
【従来の技術】
従来知られている、CMOS論理の信号線の充放電の動作を図8に示す。同図では、CMOSのインバータを用いて充放電を行う例を示しており、A1〜A8は、出力データの例を示している。同図において、A1,A2,A3,A4,A5,A6,A7,A8として、「10111000」の時の波形を示している。次に、この充放電を電荷再利用型電源を用いて動作させる場合の例を図9に示す。また、図9の動作を実現させるための回路を図10に示す。図10に示す回路おいて、データが「1」の時には、I1=1として、電荷再利用型電源からのパワークロックPCKを出力端子OUTに接続する。データが「0」の時には、I1=0としてGNDを出力端子OUTに接続する。
【0003】
断熱論理においては、充電した電荷を再び回収するために、消費電力の削減が実現できるという利点がある(例えば、非特許文献1参照)。
【0004】
【非特許文献1】
W.C. Athas, J.G.Koller and L.J.Svensson,”An Energy−Efficient CMOS Line Driver Using Adiabatic Switching”, University of Southern California, Information Science Institute, ACMOS−TR−2(1993).
【0005】
【発明が解決しようとする課題】
しかしながら、データの活性率が非常に小さい場合に、CMOS論理では、状態を変化させないために、エネルギーを消費しないのに対して、従来の断熱論理では、「1」が連続する場合において、CMOS論理では変化しなくとも良いのに対し、図9に示すように、充放電を行うために、わずかではあるがエネルギーを消費してしまうという問題がある。
【0006】
本発明は、上記の点に鑑みなされたもので、CMOS論理の場合と同じ活性率を維持することが可能な電荷再利用型信号線充放電回路を提供することを目的とする。
【0007】
【課題を解決するための手段】
図1は、本発明の原理構成図である。
【0008】
本発明は、電荷再利用を行うことにより低エネルギー動作を行う電荷再利用型信号線充放電回路であって、
接地電源GNDと、
電源電圧VCCと、
パワークロックPCKと、
接地電源GNDと出力端子OUTに接続される第1のトランジスタ11と、
電源電圧VCCと出力端子OUTに接続される第2のトランジスタ12と、
パワークロックPCKと出力端子に接続される第3のトランジスタ13と、を有し、
現在のデータの値と一つ前のデータの値を記憶し、データが変化するときには、第3のトランジスタ13がONとなり、パワークロックPCKと出力端子OUTが接続され、データが変化せずに、「00」の場合には、第1のトランジスタ11がONとなり、接地電源GNDと出力端子OUTが接続され、データが変化せずに「11」の場合には、第2のトランジスタ12がONとなり、電源電圧VCCと出力端子OUTが接続される。
【0009】
なお、第1、第2、第3のトラジスタは、I3,I2,I1の入力信号を有しており、I3,I2,I1の信号は、入力信号生成手段10で生成される。
【0010】
また、本発明の入力信号生成手段10は、D−FF(Dフィリップフロップ)と組み合わせ論理回路で構成される。
【0011】
上記のように、本発明では、各トランジスタのゲートへの入力信号をデータに基づいて生成する。これにより、信号線充放電回路では、データが変化する時のみ、パワークロックPCKの信号と出力端子OUTが接続されるため、データが「11」という1が連続する場合に、従来のように、PCKの電圧を下げてからまた上げるという動作を行う必要がない。
【0012】
【発明の実施の形態】
以下、図面と共に本発明の実施の形態を説明する。
【0013】
図2は、本発明の一実施の形態における電荷再利用型信号線充放電回路の構成を示す。同図に示す充放電回路は、出力端子OUTに対して、電荷再利用型電源からの出力電圧パワークロックPCKがトランジスタ13を介して、また、電源電圧VCCがトランジスタ12を介して、また、接地電圧GNDがトランジスタ11を介して接続されている。
【0014】
入力信号生成手段(以下に示すD−FFと組み合わせ論理回路)から、パワークロックPCKと出力端子OUTを接続するトランジスタ13、電源電圧VCCと出力端子OUTを接続するトランジスタ12、接地電圧GNDと出力端子を接続するトランジスタ11に入力される信号は、それぞれI1,I2,I3である。
【0015】
図3は、本発明の一実施の形態におけるD−FFを示す。同図に示すD−FFは、上記のトランジスタ11、12、13のゲートに入力される信号を生成する入力信号生成手段の一部として機能する。
【0016】
D−FFは、トランジスタ11〜13への入力信号を生成するために用いられる。同図では、D−FF(Dフリップフロップ)は、現在のデータ(状態D1)と一つ前のデータ(状態D2)の値を記憶する2つのD−FFを示している。また、当該D−FFのD1,D2によりI1,I2,I3を生成する組み合わせ論理回路の構成を図4に示す。
【0017】
図4に示す論理回路は、1つのXOR回路21と、1つのNOT回路22、及び2つのAND回路23,24から構成され、XOR回路21は、D1、D2からの信号の排他的論理和をとり、I1としてトランジスタ13のゲートに出力する。NOT回路22は、XOR回路21からの信号のNOTをとり、AND回路23へ出力する。AND回路23は、D1からの信号とNOT回路22からの出力のANDを取りI2を生成する。トランジスタ12には、このI2の反転信号*I2を入力する。AND回路24は、
【0018】
【数1】
の出力とNOT回路22の出力とのANDを取り、I3としてトランジスタ11のゲートに出力する。
【0019】
図3において、現在のデータがD1、一つ前のデータがD2の状態を示している。D1,D2の値が、「10」または、「01」の場合に、I1,I2,I3の状態を「100」として、出力端子OUTと、パワークロックPCKのみを接続する。D1,D2の値が、「11」の場合に、I1,I2,I3の状態を「010」として、出力端子OUTと、電源電圧VCCのみを接続する。D1,D2の値が「00」の場合に、I1,I2,I3の状態を「001」として、出力端子OUTと、接地電圧GNDのみを接続する。
【0020】
図5は、本発明の一実施の形態における動作を説明するための図である。
【0021】
以下、図5を用いて動作を詳細に説明する。以下では、「10111000」という信号を出力する場合を考える。信号線は、初期状態として、接地電圧GND電位であり、従って、初期データは「0」であるとする。
【0022】
まず、領域Aの動作を説明する。データの「1」を送信するので、D1=1であり、また、1つ前のデータは、初期状態「0」であるので、D2=0であり、D1D2は、「10」となり、よって、I1=1となり、出力端子OUTがパワークロックPCKに接続され、出力電圧がPCKに同期して上昇する。
【0023】
次に、領域Bの動作を説明する。データの「0」を送信するので、D1=0であり、また1つ前のデータは、「1」なので、D2=1であるから、D1D2は、「01」となり、よって、I1=1となり、出力がパワークロックPCKに接続され、出力電圧がPCKに同期して下降する。
【0024】
領域Cでは、データの「1」を送信するので、D1D2は「10」となり、よってI1=1となり、出力がパワークロックPCKに接続され、出力電圧がパワークロックPCKに同期して上昇する。
【0025】
領域Dでは、データの「1」を送信するので、D1D2は「11」となり、I2=1となり、出力端子OUTと電源電圧VCCが接続されて、出力電圧がVCCを保持する。
【0026】
領域Gでは、一つ前のデータが「0」であり、現在「0」のデータを送信するので、D1D2は「00」となり、I3=1となり、出力端子OUTと接地電圧GNDが接続されて、出力電圧がGNDを保持する。
【0027】
図6は、本発明の一実施の形態における異なるデータを送信する場合の動作例を示す。同図は、異なるデータ「10100010」を送信する場合を示しているが、上記の図5と同様にデータを転送することができる。
【0028】
上記のように、本発明においては、データが変化するときのみ、PCKの信号と出力端子OUTが接続されるために、「11」のように「1」が連続する場合に、従来のようにPCKの電圧を下げてから上げるという必要がないという利点がある。
【0029】
また、上記の実施の形態では、入力信号生成手段として、D−FFを用いた例を示したが、この回路に限定されるものではない。
【0030】
以下に、従来の方式と本発明の対比を述べる。
【0031】
従来の方式では、「10111000」というデータの場合に、図9のように、「1」の出現回数分(この場合は4回)だけ充放電する必要があったが、本発明では、CMOS論理の場合と同じ活性率を維持することが可能である。図5においては、「0」から「1」へと変化する回数は、2回である。よって、図7に示すように、消費電力が1/2となることが分かる。
【0032】
また、本発明は、図5により、図9に示す従来の回路よりも1/2倍低速な、PCKを用いればよいことがわかり、電荷の回収がより効率的に行うことができるという利点がある。
【0033】
なお、本発明は、上記の実施の形態に限定されることなく、特許請求の範囲内において、種々変更・応用が可能である。
【0034】
【発明の効果】
上述のように、本発明によれば、外部からの入力データが変化する時のみ、パワークロックPCKの信号と出力端子が接続されるため、データが「11」という「1」が連続する場合にも、パワークロックの電圧を下げてからまた上げるという必要がなく、消費電力を低減することができる。これによりCMOS論理の場合と同じ活性率を維持することができる。
【図面の簡単な説明】
【図1】本発明の原理構成図である。
【図2】本発明の一実施の形態における回路構成図である。
【図3】本発明の一実施の形態におけるD−FFの構成を示す。
【図4】本発明の一実施の形態におけるD−FFのD1,D2よりI1,I2,I3を生成する組み合わせ論理回路の構成図である。
【図5】本発明の一実施の形態における動作を説明するための図である。
【図6】本発明の一実施の形態における異なるデータを送信する場合の動作例である。
【図7】本発明の回路と従来の方式の対比を示す図である。
【図8】CMOS論理の信号線の充放電の動作例である。
【図9】電荷再利用型電源を用いた動作例である。
【図10】従来の方式の回路構成図である。
【符号の説明】
10 入力信号生成手段
11 第1のトランジスタ、トランジスタ
12 第2のトランジスタ、トランジスタ
13 第3のトランジスタ、トランジスタ
CK クロック
GND 接地電圧
VCC 電源電圧
PCK パワークロック
OUT 出力端子
21 XOR回路
22 NOT回路
23 AND回路
24 AND回路
I1,I2,I3 トランジスタゲートへの入力信号
*I1 I1の反転信号
*I2 I2の反転信号[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a charge recycling signal line charging / discharging circuit, and more particularly to a charge recycling signal line charging / discharging circuit for realizing low energy operation by performing charge recycling in a signal line charging / discharging circuit. .
[0002]
[Prior art]
FIG. 8 shows a conventionally known operation of charging and discharging a CMOS logic signal line. FIG. 1 shows an example in which charging and discharging are performed using a CMOS inverter, and A1 to A8 show examples of output data. In the figure, the waveforms at “10111000” are shown as A1, A2, A3, A4, A5, A6, A7, and A8. Next, FIG. 9 shows an example of the case where this charge / discharge is operated using a charge recycling type power supply. FIG. 10 shows a circuit for realizing the operation in FIG. In the circuit shown in FIG. 10, when the data is "1", I1 = 1 and the power clock PCK from the charge recycling power supply is connected to the output terminal OUT. When the data is "0", I1 = 0 and GND is connected to the output terminal OUT.
[0003]
The adiabatic logic has an advantage that power consumption can be reduced to recover charged electric charges again (for example, see Non-Patent Document 1).
[0004]
[Non-patent document 1]
W. C. Athas, J.M. G. FIG. Koller and L.S. J. Svensson, "An Energy-Efficient CMOS Line Driver Utilizing Adaptive Switching", University of Southern California, Information Science, Institute of Science, Inst.
[0005]
[Problems to be solved by the invention]
However, when the activation rate of data is very small, the CMOS logic does not consume energy because it does not change the state, whereas the conventional adiabatic logic uses the CMOS logic when “1” continues. However, as shown in FIG. 9, there is a problem that a small amount of energy is consumed for charging / discharging as shown in FIG.
[0006]
The present invention has been made in view of the above points, and has as its object to provide a charge recycling type signal line charging / discharging circuit capable of maintaining the same activation rate as that of CMOS logic.
[0007]
[Means for Solving the Problems]
FIG. 1 is a block diagram showing the principle of the present invention.
[0008]
The present invention is a charge recycling type signal line charge / discharge circuit that performs low energy operation by performing charge reuse,
A ground power supply GND;
Power supply voltage VCC,
Power clock PCK,
A
A
A power transistor PCK and a
When the current data value and the immediately preceding data value are stored and the data changes, the
[0009]
The first, second, and third transistors have I3, I2, and I1 input signals, and the I3, I2, and I1 signals are generated by the input
[0010]
Further, the input signal generation means 10 of the present invention is constituted by a D-FF (D flip-flop) and a combinational logic circuit.
[0011]
As described above, in the present invention, an input signal to the gate of each transistor is generated based on data. As a result, in the signal line charge / discharge circuit, the signal of the power clock PCK and the output terminal OUT are connected only when the data changes. It is not necessary to perform an operation of lowering and then increasing the voltage of PCK.
[0012]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0013]
FIG. 2 shows a configuration of a charge recycling type signal line charging / discharging circuit according to an embodiment of the present invention. In the charge / discharge circuit shown in the figure, the output terminal OUT receives an output voltage power clock PCK from a charge recycling power supply via a
[0014]
From the input signal generating means (D-FF and combinational logic circuit shown below), a
[0015]
FIG. 3 shows a D-FF according to an embodiment of the present invention. The D-FF shown in the figure functions as a part of an input signal generation unit that generates a signal input to the gates of the
[0016]
The D-FF is used to generate input signals to the
[0017]
The logic circuit shown in FIG. 4 includes one
[0018]
(Equation 1)
AND of the output of the
[0019]
In FIG. 3, the current data is D1, and the immediately preceding data is D2. When the values of D1 and D2 are "10" or "01", the states of I1, I2 and I3 are set to "100", and only the output terminal OUT and the power clock PCK are connected. When the values of D1 and D2 are "11", the states of I1, I2 and I3 are set to "010", and only the output terminal OUT and the power supply voltage VCC are connected. When the values of D1 and D2 are "00", the states of I1, I2 and I3 are set to "001" and only the output terminal OUT and the ground voltage GND are connected.
[0020]
FIG. 5 is a diagram for explaining the operation in the embodiment of the present invention.
[0021]
Hereinafter, the operation will be described in detail with reference to FIG. Hereinafter, a case where a signal “10111000” is output will be considered. It is assumed that the signal line is initially at the ground voltage GND potential, and therefore the initial data is "0".
[0022]
First, the operation of the area A will be described. Since the data “1” is transmitted, D1 = 1, and the immediately preceding data is in the initial state “0”, so that D2 = 0, and D1D2 becomes “10”. I1 = 1, the output terminal OUT is connected to the power clock PCK, and the output voltage rises in synchronization with PCK.
[0023]
Next, the operation of the area B will be described. Since data "0" is transmitted, D1 = 0, and the immediately preceding data is "1", so that D2 = 1, so that D1D2 becomes "01", and therefore I1 = 1. , The output is connected to the power clock PCK, and the output voltage falls in synchronization with the PCK.
[0024]
In the area C, since data "1" is transmitted, D1D2 becomes "10", and thus I1 = 1, the output is connected to the power clock PCK, and the output voltage rises in synchronization with the power clock PCK.
[0025]
In the area D, since data “1” is transmitted, D1D2 becomes “11”, I2 = 1, the output terminal OUT is connected to the power supply voltage VCC, and the output voltage holds VCC.
[0026]
In the area G, the immediately preceding data is “0” and the data of the current “0” is transmitted, so that D1D2 becomes “00”, I3 = 1, and the output terminal OUT is connected to the ground voltage GND. , And the output voltage holds GND.
[0027]
FIG. 6 shows an operation example when transmitting different data according to an embodiment of the present invention. This figure shows a case where different data “1010001” is transmitted, but the data can be transferred in the same manner as in FIG. 5 described above.
[0028]
As described above, in the present invention, the PCK signal is connected to the output terminal OUT only when the data changes, so that when “1” continues as in “11”, the PCK signal is changed as in the related art. There is an advantage that it is not necessary to lower the PCK voltage before increasing it.
[0029]
Further, in the above-described embodiment, an example in which the D-FF is used as the input signal generation means has been described, but the present invention is not limited to this circuit.
[0030]
Hereinafter, a comparison between the conventional method and the present invention will be described.
[0031]
In the conventional method, in the case of the data “10111000”, as shown in FIG. 9, it was necessary to charge and discharge only the number of appearances of “1” (four times in this case). It is possible to maintain the same activity rate as in the case of In FIG. 5, the number of times of changing from “0” to “1” is two. Therefore, as shown in FIG. 7, it can be seen that the power consumption is halved.
[0032]
In addition, FIG. 5 shows that the present invention uses a PCK which is 1/2 times slower than the conventional circuit shown in FIG. 9, and has the advantage that charge collection can be performed more efficiently. is there.
[0033]
It should be noted that the present invention is not limited to the above embodiment, and various changes and applications are possible within the scope of the claims.
[0034]
【The invention's effect】
As described above, according to the present invention, the signal of the power clock PCK and the output terminal are connected only when the input data from the outside changes, so that when the data “11” continues “1”, Also, there is no need to lower and then increase the voltage of the power clock, and power consumption can be reduced. Thus, the same activation rate as that of the CMOS logic can be maintained.
[Brief description of the drawings]
FIG. 1 is a principle configuration diagram of the present invention.
FIG. 2 is a circuit configuration diagram according to an embodiment of the present invention.
FIG. 3 shows a configuration of a D-FF in one embodiment of the present invention.
FIG. 4 is a configuration diagram of a combinational logic circuit that generates I1, I2, and I3 from D1 and D2 of a D-FF according to an embodiment of the present invention.
FIG. 5 is a diagram for explaining an operation in the embodiment of the present invention.
FIG. 6 is an operation example when transmitting different data according to an embodiment of the present invention.
FIG. 7 is a diagram showing a comparison between the circuit of the present invention and a conventional system.
FIG. 8 is an operation example of charging and discharging a signal line of CMOS logic.
FIG. 9 is an operation example using a charge recycling power supply.
FIG. 10 is a circuit configuration diagram of a conventional system.
[Explanation of symbols]
DESCRIPTION OF
Claims (1)
接地電源GNDと、
電源電圧VCCと、
パワークロックPCKと、
前記接地電源GNDと出力端子OUTに接続される第1のトランジスタと、
前記電源電圧VCCと前記出力端子OUTに接続される第2のトランジスタと、
前記パワークロックPCKと前記出力端子に接続される第3のトランジスタと、を有し、
現在のデータの値と一つ前のデータの値を記憶し、データが変化するときには、前記第3のトランジスタがONとなり、前記パワークロックPCKと前記出力端子OUTが接続され、データが変化せずに、「00」の場合には、前記第1のトランジスタがONとなり、前記接地電源GNDと前記出力端子OUTが接続され、データが変化せずに「11」の場合には、前記第2のトランジスタがONとなり、前記電源電圧VCCと前記出力端子OUTが接続されることを特徴とする電荷再利用型信号線充放電回路。A charge recycling type signal line charge / discharge circuit that performs low energy operation by performing charge reuse,
A ground power supply GND;
Power supply voltage VCC,
Power clock PCK,
A first transistor connected to the ground power supply GND and an output terminal OUT;
A second transistor connected to the power supply voltage VCC and the output terminal OUT;
A third transistor connected to the power clock PCK and the output terminal,
The value of the current data and the value of the previous data are stored, and when the data changes, the third transistor is turned on, the power clock PCK is connected to the output terminal OUT, and the data does not change. In the case of "00", the first transistor is turned on, the ground power supply GND and the output terminal OUT are connected, and in the case of "11" without changing data, the second transistor is turned on. A charge-recycling signal line charging / discharging circuit, wherein a transistor is turned on and the power supply voltage VCC is connected to the output terminal OUT.
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