JP2004247643A - Method for manufacturing semiconductor device - Google Patents
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Abstract
Description
【0001】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、DRAM(Dynamic Random Access Memory)に適用するキャパシタ技術に関するものである。
【0002】
【従来の技術】
半導体装置の代表として知られているLSI(大規模集積回路)は、メモリ製品とロジック製品とに大別されるが、最近の半導体製造技術の進歩につれて、特に前者における発展がめざましい。また、メモリ製品は、DRAMとSRAM(Static Random Access Memory)とに分類されるが、これらのメモリ製品はほとんどが、集積度の点で優れているMOS(Metal Oxide Semiconductor)トランジスタによって構成されている。また、DRAMはSRAMに比較して高集積化の利点をより大きく生かせるため、コストダウンが図れるので、情報機器等の各種の記憶装置に広く適用されている。
【0003】
DRAMからなる半導体装置は、キャパシタを情報記憶用容量素子として利用して、その電荷の有無により情報を記憶するが、素子の微細化につれて半導体基板上に形成される個々のキャパシタの占有面積も縮小されてくる。
【0004】
そこで、単位セルあたりの面積減少分を補いキャパシタの容量を増加させる工夫として、従来の平面型キャパシタの2次元構造から、スタック型、フィン型およびトレンチ型などの電極の立体化、HSG構造(Hemispherical Grained Silicon:下部電極であるシリコン表面に微小な凹凸を形成して粗面化し、下部電極寸法を大きくすることなく、その表面積を実質的に大きくする電極構造)による電極面積の増加などによって、3次元・立体化構造を実現してきた。あわせて、キャパシタの絶縁膜材料をSiO2から高誘電率材料に変更することによって、容量確保の課題を克服してきた。
【0005】
キャパシタ構造の3次元化においては、製造するメーカーによりトレンチ型およびスタック型に分かれたが、高誘電率材料の導入の観点からはスタック型が優れている。トレンチ型キャパシタはキャパシタ形成後にトランジスタ製造工程の900℃以上の高温プロセスが続くために、金属の酸化膜高誘電率材料の耐熱性確保が困難である。しかし、スタック型ではトランジスタ形成後にキャパシタを形成するために通常は800℃程度の耐熱性があればよい。このため、さらなる高集積化を目指してスタック型キャパシタ構造が開発されている(例えば、特許文献1参照)。
【0006】
以下、従来のスタック型キャパシタの形成方法について、図面を参照しながら説明する。図4〜図5は、従来例の製造方法を示した断面図である。
【0007】
まず、図4(a)に示すように、半導体基板(図示せず)上にBPSG膜1を堆積する。その後、ドライエッチングにより溝2を形成する。
【0008】
次に、図4(b)に示すように、不純物(例えば、リン)を含むポリシリコン膜3を形成する。その後、図4(c)に示すように、フォトレジスト膜4を溝2の内部に充填する。
【0009】
次に、図5(a)に示すように、BPSG膜1の上部に形成されたポリシリコン膜3をドライエッチングにより除去する。その後、図5(b)に示すように、容量絶縁膜としてSi3N4膜5を堆積する。
【0010】
最後に、図5(c)に示すように、上部電極として不純物(例えば、リン)を含むポリシリコン膜6堆積する。以上により、立体化されたスタック型キャパシタが形成される。
【0011】
【特許文献1】
特開2001−15712号公報
【0012】
【発明が解決しようとする課題】
しかしながら、従来のスタック型キャパシタ構造では、下部電極となるポリシリコン膜3の加工処理に対して以下のような問題点がある。
【0013】
図6(a)に示すように、ポリシリコン膜3をドライエッチングする時に、溝2の開口部付近に形成されたポリシリコン膜3も同時にエッチングされる。このため、キャパシタ容量値の減少(容量損失)を招く。
【0014】
また、ドライエッチングに伴う加工形状の悪化からリーク電流増加の原因にもなる。特に、図6(b)に示すように、下部電極材料としてHSG化されたシリコン膜7を使用した際には、この問題は顕著に表れる。HSG化されたシリコン膜7はシリコンの体積率が減少するので、必然的に表面付近のエッチング時間が短くなる。このため、図6(c)に示すように、溝の開口部付近に形成されたシリコン膜7は、加工形状が角張って不安定となるからである。
【0015】
以上のことから、本発明は上記の課題を鑑みてなされたもので、その目的は、キャパシタの下部電極の形成工程において、下部電極材料である導電膜を溝の開口部上端まで確実に形成できる半導体装置の製造方法を提供することにある。
【0016】
【課題を解決するための手段】
上記の目的を達成するために、本発明による半導体装置の製造方法は、スタック型キャパシタを有する半導体装置の製造方法において、半導体基板上に層間絶縁膜と保護膜とを順次堆積する工程と、保護膜と層間絶縁膜とに半導体基板に達する溝を形成する工程と、保護膜をマスクにして層間絶縁膜をエッチングして溝の径を広げる工程と、径を広げた溝の内部に導電膜を堆積する工程と、導電膜を堆積した溝の内部に塗布膜を充填する工程と、塗布膜をマスクにして保護膜の上部および側部の導電膜をエッチングする工程と、保護膜を除去する工程とを備えたことを特徴とする。
【0017】
この構成によれば、スタック型キャパシタの下部電極である導電膜のエッチングにおいて、保護膜により溝開口部の導電膜はエッチングされないので、導電膜は溝の開口部上端まで確実に形成される。したがって、キャパシタ容量値の低下やばらつきを防止して、リーク電流の少ない良好なキャパシタを形成することができる。
【0018】
上記の半導体装置の製造方法において、溝の径を広げる工程は、HFを含む液を用いてエッチングすることが好ましい。
【0019】
上記の半導体装置の製造方法において、導電膜をエッチングする工程は、導電膜に対する保護膜のエッチングレートが小さい条件で行うことが好ましい。
【0020】
上記の半導体装置の製造方法において、保護膜を除去する工程は、溝の内部に他の塗布膜を充填する工程と、他の塗布膜をマスクにして保護膜をエッチングする工程とを含むことが好ましい。
【0021】
上記の半導体装置の製造方法において、保護膜を除去する工程は、保護膜に対する導電膜および層間絶縁膜のエッチングレートが小さい条件でエッチングすることが好ましい。
【0022】
上記の半導体装置の製造方法において、層間絶縁膜はシリコン酸化膜であり、保護膜はシリコン窒化膜であり、導電膜はシリコン膜であることが好ましい。
【0023】
【発明の実施の形態】
以下、本発明によるスタック型キャパシタを有する半導体装置の製造方法の実施形態について、図面を参照しながら説明する。図1〜図3は、本発明の実施形態である半導体装置の製造方法を示した断面図である。
【0024】
まず、図1(a)に示すように、半導体基板(図示せず)上に層間絶縁膜8、保護膜9を順次形成する。層間絶縁膜8は、ウェットエッチングレートが速い膜、例えばBPSG膜からなるシリコン酸化膜であることが好ましい。保護膜9は、後に行われる層間絶縁膜8のウェットエッチングにおいて、エッチングされない膜であることが好ましい。また、後に行われる導電膜11のドライエッチングにおいて、保護膜9がすべてエッチングされて、保護膜9の真下に形成されている導電膜11をエッチングしてしまうことのないように十分な膜厚で形成しておくことが好ましい。そのためにも、ドライエッチング時のエッチングレートは導電膜11より保護膜9の方が遅いことが好ましい。
【0025】
このような保護膜9の材料としては、ドライエッチングが可能である膜であること、もしくは後に述べるウェットエッチングの条件を兼ね備えていることとする。例えば、シリコンナイトライド(Si3N4)、アルミニウム(Al)、タングステン(W)、チタン(Ti)、チタンナイトライド(TiN)、タンタルナイトライド(TaN)、タングステンナイトライド(WN)などとする。
【0026】
その後、保護膜9の表面から層間絶縁膜8を貫通して半導体基板の表面に達する溝10をドライエッチングにより形成する。
【0027】
次に、図1(b)に示すように、保護膜9をマスクにして溝10の内部の層間絶縁膜8をウェットエッチングして溝10の径を広げる。広げる径の長さは、後に形成する導電膜11の膜厚程度が好ましい。ウェットエッチングの洗浄液は、HFを含む液であることが好ましい。
【0028】
次に、図1(c)に示すように、溝10の内部および保護膜9の上部に導電膜11を形成する。導電膜11の形成方法は、段差被覆性が良い減圧CVD法であることが好ましい。導電膜11は、不純物(例えば、リン)を含むポリシリコン、チタンナイトライド(TiN)、ルテニウム(Ru)、酸化ルテニウム(RuO)、イリジウム(Ir)、酸化イリジウム(IrO)、白金(Pt)などとする。
【0029】
次に、図2(a)に示すように、溝10の内部に塗布膜としてフォトレジスト膜12を充填する。この方法は、以下に示す方法で形成する。フォトレジスト膜12を全面に塗布する。次に、フォトレジスト膜12の全面に露光光を照射して溝10の外部のフォトレジスト膜12を露光する。このとき、溝10の内部のフォトレジスト膜12は、露光量が不足するので露光されない。次に、フォトレジスト膜12を現像して溝10の外部の露光されたフォトレジスト膜12を除去する。
【0030】
次に、図2(b)に示すように、フォトレジスト膜12をマスクにして保護膜9の上部および側部に形成された導電膜11をドライエッチングにより除去する。このとき、保護膜9がすべてエッチングされて、保護膜9の真下に形成されている導電膜11をエッチングしてしまうことのないようにする。
【0031】
次に、図2(c)に示すように、保護膜9をエッチングにより除去する。このときのエッチングによる除去方法は、2つの選択肢(ドライエッチングまたはウェットエッチング)が可能となる。
【0032】
まず、ドライエッチングによって行う場合には、保護膜9がドライエッチング可能であることが必要条件となる。このときのエッチング手順としては、導電膜11のドライエッチング処理と同様、フォトレジスト膜12を溝10の中に充填してエッチングを行うこととする。例えば、保護膜9にTiN、導電膜11にポリシリコン、層間絶縁膜8にBPSGを用いた場合、ドライエッチングが可能となる。
【0033】
また、ウェットエッチングによって除去する場合には、保護膜9がウェットエッチングされやすい膜であることと、導電膜11および層間絶縁膜8がウェットエッチングされにくい膜であることが必要条件となる。例えば、保護膜9にSi3N4、導電膜11にポリシリコン、層間絶縁膜8にBPSGを用いた場合、洗浄液にリン酸(H3PO4)を用いることによりウェットエッチングが可能となる。
【0034】
次に、図3(a)に示すように、容量絶縁膜13を形成する。容量絶縁膜13は、酸化シリコン(SiO2)、シリコンナイトライド(Si3N4)、酸化タンタル(Ta2O5)、酸化アルミニウム(Al2O3)、BST[(Br,Sr)TiO2]、STO[SrTiO3]などとする。
【0035】
最後に、図3(b)に示すように、上部電極として導電膜14を形成する。導電膜14は、不純物(例えば、リン)を含むポリシリコン、チタンナイトライド(TiN)、ルテニウム(Ru)、酸化ルテニウム(RuO)、イリジウム(Ir)、酸化イリジウム(IrO)、白金(Pt)などとする。以上により、本発明のスタック型キャパシタが形成される。
【0036】
従来例の下部電極の形成方法では、層間絶縁膜上の導電膜をドライエッチングする際に、溝の開口部上端の導電膜も同時にエッチングされるために、キャパシタ容量値の減少を招いていた。
【0037】
これに対して、本発明では、層間絶縁膜8の上部に保護膜9を形成することにより、層間絶縁膜8をウェットエッチングにより溝の径を広げた後に導電膜11を形成する。これにより、層間絶縁膜8上の導電膜11をドライエッチングしても、保護膜9が溝の開口部付近に形成された導電膜11のエッチングを防いでいる。したがって、下部電極材料である導電膜11を溝の開口部上端まで確実に形成することが可能となる。この結果、キャパシタ容量値の低下(容量損失)やばらつきを防止することができる。
【0038】
また、溝の開口部付近に形成された導電膜11からなる下部電極は、コンフォーマルな加工形状になって安定するので、リーク電流の少ない良好なキャパシタを形成することができる。
【0039】
【発明の効果】
以上説明したように、本発明の半導体装置の製造方法によれば、スタック型キャパシタの下部電極である導電膜は溝の開口部上端まで確実に形成されるので、キャパシタ容量値の低下やばらつきを防止して、リーク電流の少ない良好なキャパシタを形成することができる。
【図面の簡単な説明】
【図1】本発明の実施形態における半導体装置の製造工程を示した断面図
【図2】本発明の実施形態における半導体装置の製造工程を示した断面図
【図3】本発明の実施形態における半導体装置の製造工程を示した断面図
【図4】従来例の半導体装置の製造工程を示した断面図
【図5】従来例の半導体装置の製造工程を示した断面図
【図6】従来例の半導体装置の製造方法における問題点を示した断面図
【符号の説明】
1 BPSG膜
2 溝
3 ポリシリコン膜
4 フォトレジスト膜
5 Si3N4膜
6 ポリシリコン膜
7 HSG化されたシリコン膜
8 層間絶縁膜
9 保護膜
10 溝
11 導電膜
12 フォトレジスト膜
13 容量絶縁膜
14 導電膜[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a capacitor technology applied to a DRAM (Dynamic Random Access Memory).
[0002]
[Prior art]
LSIs (Large Scale Integrated Circuits), which are known as representatives of semiconductor devices, are roughly classified into memory products and logic products. With the recent progress in semiconductor manufacturing technology, the former is particularly remarkable. In addition, memory products are classified into DRAM and static random access memory (SRAM). Most of these memory products are constituted by MOS (Metal Oxide Semiconductor) transistors which are excellent in integration degree. . In addition, DRAMs are widely applied to various storage devices such as information devices, because the cost can be reduced because the advantages of high integration can be made greater than SRAMs.
[0003]
A semiconductor device composed of a DRAM uses a capacitor as a capacitance element for storing information and stores information depending on the presence or absence of electric charge. However, as the element is miniaturized, the area occupied by individual capacitors formed on a semiconductor substrate is reduced. Will be.
[0004]
In order to compensate for the decrease in the area per unit cell and increase the capacitance of the capacitor, the two-dimensional structure of the conventional planar capacitor is changed to a three-dimensional electrode such as a stack type, a fin type and a trench type, and an HSG structure (Hemispherical). Grained silicon: an electrode structure in which minute irregularities are formed and roughened on the silicon surface serving as the lower electrode, and the surface area is substantially increased without increasing the dimensions of the lower electrode. A three-dimensional and three-dimensional structure has been realized. In addition, the problem of securing the capacity has been overcome by changing the insulating film material of the capacitor from SiO 2 to a high dielectric constant material.
[0005]
The three-dimensional structure of the capacitor is classified into a trench type and a stack type depending on the manufacturer, but the stack type is superior from the viewpoint of introducing a high dielectric constant material. Since a high-temperature process of 900 ° C. or more in the transistor manufacturing process continues after the formation of the capacitor, it is difficult to secure the heat resistance of the metal oxide film and the high dielectric constant material. However, in the case of a stack type, it is usually sufficient to have a heat resistance of about 800 ° C. in order to form a capacitor after forming a transistor. For this reason, a stacked capacitor structure has been developed aiming at higher integration (for example, see Patent Document 1).
[0006]
Hereinafter, a conventional method for forming a stacked capacitor will be described with reference to the drawings. 4 and 5 are cross-sectional views showing a conventional manufacturing method.
[0007]
First, as shown in FIG. 4A, a
[0008]
Next, as shown in FIG. 4B, a
[0009]
Next, as shown in FIG. 5A, the
[0010]
Finally, as shown in FIG. 5C, a polysilicon film 6 containing an impurity (for example, phosphorus) is deposited as an upper electrode. Thus, a three-dimensional stacked capacitor is formed.
[0011]
[Patent Document 1]
JP 2001-15712 A
[Problems to be solved by the invention]
However, the conventional stacked capacitor structure has the following problems in processing the
[0013]
As shown in FIG. 6A, when the
[0014]
In addition, the deterioration of the processed shape due to dry etching causes an increase in leak current. In particular, as shown in FIG. 6B, when the HSG-converted
[0015]
In view of the above, the present invention has been made in view of the above problems, and an object of the present invention is to reliably form a conductive film, which is a lower electrode material, up to the upper end of an opening of a groove in a step of forming a lower electrode of a capacitor. An object of the present invention is to provide a method for manufacturing a semiconductor device.
[0016]
[Means for Solving the Problems]
In order to achieve the above object, a method of manufacturing a semiconductor device according to the present invention is a method of manufacturing a semiconductor device having a stacked capacitor, comprising the steps of: sequentially depositing an interlayer insulating film and a protective film on a semiconductor substrate; A step of forming a groove reaching the semiconductor substrate in the film and the interlayer insulating film, a step of etching the interlayer insulating film using the protective film as a mask to increase the diameter of the groove, and a step of forming a conductive film inside the groove having the increased diameter. A step of depositing, a step of filling the inside of the groove where the conductive film is deposited with a coating film, a step of etching the conductive film above and on the side of the protective film using the coating film as a mask, and a step of removing the protective film And characterized in that:
[0017]
According to this configuration, in etching the conductive film serving as the lower electrode of the stacked capacitor, the conductive film in the groove opening is not etched by the protective film, so that the conductive film is reliably formed up to the upper end of the groove opening. Therefore, it is possible to form a good capacitor with a small leak current while preventing a decrease or variation in the capacitance value of the capacitor.
[0018]
In the above method for manufacturing a semiconductor device, in the step of increasing the diameter of the groove, etching is preferably performed using a liquid containing HF.
[0019]
In the above method for manufacturing a semiconductor device, the step of etching the conductive film is preferably performed under a condition that the etching rate of the protective film with respect to the conductive film is low.
[0020]
In the above method for manufacturing a semiconductor device, the step of removing the protective film may include a step of filling the inside of the groove with another coating film and a step of etching the protective film using the other coating film as a mask. preferable.
[0021]
In the above method for manufacturing a semiconductor device, in the step of removing the protective film, it is preferable that the etching is performed under a condition that an etching rate of the conductive film and the interlayer insulating film with respect to the protective film is small.
[0022]
In the above method for manufacturing a semiconductor device, it is preferable that the interlayer insulating film is a silicon oxide film, the protective film is a silicon nitride film, and the conductive film is a silicon film.
[0023]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, an embodiment of a method of manufacturing a semiconductor device having a stacked capacitor according to the present invention will be described with reference to the drawings. 1 to 3 are cross-sectional views illustrating a method for manufacturing a semiconductor device according to an embodiment of the present invention.
[0024]
First, as shown in FIG. 1A, an
[0025]
It is assumed that the material of such a protective film 9 is a film that can be dry-etched, or has a condition of wet etching described later. For example, silicon nitride (Si 3 N 4 ), aluminum (Al), tungsten (W), titanium (Ti), titanium nitride (TiN), tantalum nitride (TaN), tungsten nitride (WN), and the like are used. .
[0026]
Thereafter, a
[0027]
Next, as shown in FIG. 1B, using the protective film 9 as a mask, the
[0028]
Next, as shown in FIG. 1C, a
[0029]
Next, as shown in FIG. 2A, the inside of the
[0030]
Next, as shown in FIG. 2B, using the photoresist film 12 as a mask, the
[0031]
Next, as shown in FIG. 2C, the protective film 9 is removed by etching. At this time, the etching removal method has two options (dry etching or wet etching).
[0032]
First, in the case of performing dry etching, a necessary condition is that the protective film 9 can be dry-etched. As an etching procedure at this time, similarly to the dry etching of the
[0033]
In the case of removal by wet etching, the necessary conditions are that the protective film 9 is a film that is easily wet-etched, and that the
[0034]
Next, as shown in FIG. 3A, a
[0035]
Finally, as shown in FIG. 3B, a
[0036]
In the conventional method for forming the lower electrode, when the conductive film on the interlayer insulating film is dry-etched, the conductive film at the upper end of the opening of the groove is also etched at the same time, resulting in a decrease in the capacitance value of the capacitor.
[0037]
On the other hand, in the present invention, by forming the protective film 9 on the
[0038]
In addition, since the lower electrode made of the
[0039]
【The invention's effect】
As described above, according to the method for manufacturing a semiconductor device of the present invention, since the conductive film serving as the lower electrode of the stacked capacitor is reliably formed up to the upper end of the opening of the groove, the reduction or variation in the capacitance value of the capacitor can be prevented. Thus, a good capacitor having a small leakage current can be formed.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view illustrating a manufacturing process of a semiconductor device according to an embodiment of the present invention. FIG. 2 is a cross-sectional view illustrating a manufacturing process of a semiconductor device according to an embodiment of the present invention. FIG. 4 is a cross-sectional view illustrating a manufacturing process of a conventional semiconductor device. FIG. 5 is a cross-sectional view illustrating a manufacturing process of a conventional semiconductor device. FIG. Sectional view showing a problem in a method of manufacturing a semiconductor device according to the present invention.
DESCRIPTION OF
Claims (6)
半導体基板上に層間絶縁膜と保護膜とを順次堆積する工程と、
前記保護膜と前記層間絶縁膜とに前記半導体基板に達する溝を形成する工程と、
前記保護膜をマスクにして前記層間絶縁膜をエッチングして前記溝の径を広げる工程と、
前記径を広げた溝の内部に導電膜を堆積する工程と、
前記導電膜を堆積した溝の内部に塗布膜を充填する工程と、
前記塗布膜をマスクにして前記保護膜の上部および側部の前記導電膜をエッチングする工程と、
前記保護膜を除去する工程とを備えたことを特徴とする半導体装置の製造方法。In a method of manufacturing a semiconductor device having a stacked capacitor,
A step of sequentially depositing an interlayer insulating film and a protective film on the semiconductor substrate,
Forming a groove reaching the semiconductor substrate in the protective film and the interlayer insulating film;
Etching the interlayer insulating film using the protective film as a mask to increase the diameter of the groove;
Depositing a conductive film inside the groove having the increased diameter;
Filling a coating film inside the groove where the conductive film is deposited,
Etching the conductive film above and on the side of the protective film using the coating film as a mask,
Removing the protective film.
前記溝の径を広げる工程は、HFを含む液を用いてエッチングすることを特徴とする半導体装置の製造方法。The method for manufacturing a semiconductor device according to claim 1,
The method of manufacturing a semiconductor device, wherein the step of increasing the diameter of the groove is performed by etching using a liquid containing HF.
前記導電膜をエッチングする工程は、前記導電膜に対する前記保護膜のエッチングレートが小さい条件で行うことを特徴とする半導体装置の製造方法。The method for manufacturing a semiconductor device according to claim 1, wherein
The method of manufacturing a semiconductor device, wherein the step of etching the conductive film is performed under a condition that an etching rate of the protective film with respect to the conductive film is small.
前記保護膜を除去する工程は、前記溝の内部に他の塗布膜を充填する工程と、前記他の塗布膜をマスクにして前記保護膜をエッチングする工程とを含むことを特徴とする半導体装置の製造方法。The method for manufacturing a semiconductor device according to claim 1, 2 or 3,
A semiconductor device, wherein the step of removing the protective film includes a step of filling the groove with another coating film, and a step of etching the protective film using the other coating film as a mask. Manufacturing method.
前記保護膜を除去する工程は、前記保護膜に対する前記導電膜および前記層間絶縁膜のエッチングレートが小さい条件でエッチングすることを特徴とする半導体装置の製造方法。The method for manufacturing a semiconductor device according to claim 1, 2 or 3,
The method of manufacturing a semiconductor device, wherein the step of removing the protective film is performed under a condition that an etching rate of the conductive film and the interlayer insulating film with respect to the protective film is small.
前記層間絶縁膜はシリコン酸化膜であり、前記保護膜はシリコン窒化膜であり、前記導電膜はシリコン膜であることを特徴とする半導体装置の製造方法。The method for manufacturing a semiconductor device according to claim 5,
A method of manufacturing a semiconductor device, wherein the interlayer insulating film is a silicon oxide film, the protective film is a silicon nitride film, and the conductive film is a silicon film.
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Cited By (1)
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US9385002B2 (en) | 2013-10-01 | 2016-07-05 | Samsung Electronics Co., Ltd. | Semiconductor devices and fabricating methods thereof |
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- 2003-02-17 JP JP2003037885A patent/JP2004247643A/en active Pending
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US9385002B2 (en) | 2013-10-01 | 2016-07-05 | Samsung Electronics Co., Ltd. | Semiconductor devices and fabricating methods thereof |
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