JP2004246988A

JP2004246988A - Semiconductor device

Info

Publication number: JP2004246988A
Application number: JP2003036611A
Authority: JP
Inventors: Osamu Kitade; 修北出
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2003-02-14
Filing date: 2003-02-14
Publication date: 2004-09-02

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device which can detect efficiently a variance in gate length of MOS transistors for each chip and can control a substrate potential of the MOS transistor in accordance with the detected result. <P>SOLUTION: This semiconductor device comprises a Lsi variation detection circuit 1 detecting the variance in gate length Lsi of formed MOS transistors, a comparison circuit 2 comparing output signals A, B of the Lsi variation detection circuit 1, and a potential control circuit 3 controlling a substrate potential of the MOS transistors in accordance with the output signal A of the Lsi variation detection circuit 1 and an output signal of the comparison circuit 2. Therefore, the variance in gate length of MOS transistors can be detected efficiently for each chip and a substrate potential of the MOS transistor can be controlled in accordance with the detected result. <P>COPYRIGHT: (C)2004,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
この発明は半導体装置に関し、特に、半導体基板上に形成された複数のトランジスタを備える半導体装置に関する。
【０００２】
【従来の技術】
近年、性能の優れたステッパー装置は生産数の多い先端半導体デバイスの製造に使用されるため、トランジスタのゲート長が０．１８μｍのダイナミックランダムアクセスメモリ（以下、ＤＲＡＭと称する）などの生産数が減少している半導体デバイスは、性能の劣るステッパー装置で処理される場合がある。このため、ウェハ工程において形成されるトランジスタのゲート長に大きなばらつきが生じることがある。
【０００３】
たとえば、ＤＲＡＭの製造工程において、メモリセルに含まれるＭＯＳトランジスタのシリコンゲートのゲート長Ｌｓｉが基準値よりも長くなった場合、ＭＯＳトランジスタのしきい値電圧が基準値よりも高くなるため、ＤＲＡＭが動作不良を起こす可能性がある。この対策として、ＭＯＳトランジスタのゲート長Ｌｓｉのばらつきをロットごとに検査し、レーザトリミングによってＭＯＳトランジスタの基板電位を浅くすると、基板バイアス効果によりＭＯＳトランジスタのしきい値電圧が見かけ上低くなるので、ＤＲＡＭの動作不良が防止される。このように、形成されたＭＯＳトランジスタのゲート長Ｌｓｉのばらつきに対応して、レーザトリミングよってＭＯＳトランジスタの基板電位をロットごとに一律に変更する方法がある。
【０００４】
また、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタからなる複数のインバータを直列接続したリングオシレータを半導体チップに搭載し、リングオシレータの電源電位を変化させながら発振周波数を測定することによって、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタのしきい値電圧をそれぞれ独立に測定する方法が提案されている（たとえば、特許文献１参照）。この場合、半導体チップ上にある、すなわち同一プロセス条件で形成されたＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタのしきい値電圧を判定することができる。
【０００５】
【特許文献１】
特開平１０−２４２８０６号公報（第６−７頁、第５図）
【０００６】
【発明が解決しようとする課題】
しかし、従来の半導体装置では、レーザトリミングにおいてＭＯＳトランジスタの基板電位をロットごとに一律に変更するため、ロット内においてＭＯＳトランジスタのゲート長Ｌｓｉのばらつきが無い半導体チップに対してもＭＯＳトランジスタの基板電位が変更されていた。たとえば、ゲート長Ｌｓｉが基準値よりも長いＭＯＳトランジスタが形成された場合、ロット内の全ての半導体チップに含まれるＭＯＳトランジスタの基板電位を一律に浅くすると、ＭＯＳトランジスタのゲート長Ｌｓｉのばらつきが無い半導体チップに対してもＭＯＳトランジスタの基板電位を浅くしてしまう。この場合、ゲート長Ｌｓｉのばらつきが無いＭＯＳトランジスタの見かけ上のしきい値電圧が低くなりすぎてリーク電流が増加し、ＤＲＡＭがリフレッシュ動作のスタンバイ時においてデータ消失してしまう可能性がある。このように、従来の半導体装置では、ロットごとにＭＯＳトランジスタのゲート長Ｌｓｉのばらつきに対応することはできるが、半導体チップごとにＭＯＳトランジスタのゲート長Ｌｓｉのばらつきに対応することができないという問題があった。
【０００７】
また、上記の特許文献１に記載されている方法では、半導体チップごとにリングオシレータの電源電位を変化させながら測定する必要があるため手間がかかっていた。
【０００８】
それゆえに、この発明の主たる目的は、半導体チップごとにＭＯＳトランジスタのゲート長のばらつきを効率的に検出し、その検出結果に基づいてＭＯＳトランジスタの基板電位を制御することが可能な半導体装置を提供することである。
【０００９】
【課題を解決するための手段】
この発明に係る半導体装置は、半導体基板上に形成された複数の第１のトランジスタを備える半導体装置であって、各々が第１のトランジスタのゲート長よりも短いゲート長を有する第２のトランジスタで構成される直列接続された複数のインバータを含み、クロック信号を遅延させる第１の遅延回路と、各々が第１のトランジスタのゲート長以上の長さのゲート長を有する第３のトランジスタで構成される直列接続された複数のインバータを含み、クロック信号を遅延させる第２の遅延回路と、第１および第２の遅延回路の出力クロック信号の位相を比較し、比較結果に基づいて第１のトランジスタの基板電位を制御する制御回路とを備えたものである。
【００１０】
また、この発明に係る他の半導体装置は、半導体基板上に形成された複数の第１のトランジスタを備える半導体装置であって、電源電位のラインと基準電位のラインとの間に直列接続された少なくとも１つの第２のトランジスタおよび抵抗素子を含み、第２のトランジスタのゲートはそのドレインに接続され、第２のトランジスタのゲート長に応じた電位を出力する電位発生回路と、電位発生回路の出力電位に基づいて、第１のトランジスタの基板電位を制御する電位制御回路とを備えたものである。
【００１１】
また、この発明に係るさらに他の半導体装置は、半導体基板上に形成された複数の第１のトランジスタを備える半導体装置であって、各々が第１のトランジスタのゲート長よりも短いゲート長を有する第２トランジスタで構成される直列接続された複数のインバータ含み、第１のクロック信号を遅延させて第２のクロック信号を出力する遅延回路と、第２のクロック信号の第１のクロック信号に対する遅延時間が予め定められた時間よりも長い場合は第１のトランジスタのしきい値電圧を低くし、第２のクロック信号の第１のクロック信号に対する遅延時間が予め定められた時間よりも短い場合は第１のトランジスタのしきい値電圧を高くするように基板電位を制御する電位制御回路とを備えたものである。
【００１２】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１による半導体装置の要部を示すブロック図である。図１において、この半導体装置は、Ｌｓｉ変動検出回路１、比較回路２および電位制御回路３を備え、半導体チップ上に形成された内部回路のＭＯＳトランジスタの基板電位を制御する。比較回路２および電位制御回路３は、内部回路を構成する標準的なゲート長のＭＯＳトランジスタで構成される。
【００１３】
Ｌｓｉ変動検出回路１は、図２に示すように、遅延回路４，５、入力端子１４および出力端子１５，１６を含む。遅延回路４は、半導体チップ上の内部回路を構成する標準的なゲート長のＭＯＳトランジスタよりも短いゲート長ＬｓｉのＭＯＳトランジスタで構成され、入力端子１４と出力端子１５との間に直列接続された複数（図では５つ）のインバータ６〜１０を含む。遅延回路５は、半導体チップ上の内部回路を構成する標準的なゲート長のＭＯＳトランジスタと等しい若しくはそれよりも長いゲート長ＬｓｉのＭＯＳトランジスタで構成され、入力端子１４と出力端子１６との間に直列接続された複数（図では３つ）のインバータ１１〜１３を含む。遅延回路４，５のインバータ数は、形成されたＭＯＳトランジスタのゲート長Ｌｓｉが基準値である場合に、遅延回路４，５の遅延時間が等しくなるように構成される。
【００１４】
遅延回路４は、外部から入力端子１４を介して入力されたクロック信号ＣＬＫを遅延させ、遅延させたクロック信号ＣＬＫを信号Ａとして出力端子１５に出力する。インバータ６〜１０に含まれるＭＯＳトランジスタはゲート長Ｌｓｉが比較的短いので、遅延回路４は形成されたＭＯＳトランジスタのゲート長Ｌｓｉにばらつきがあるとその影響を受けやすい。
【００１５】
遅延回路５は、外部から入力端子１４を介して入力されたクロック信号ＣＬＫを遅延させ、遅延させたクロック信号ＣＬＫを信号Ｂとして出力端子１６に出力する。インバータ１１〜１３に含まれるＭＯＳトランジスタはゲート長Ｌｓｉが比較的長いので、遅延回路５は形成されたＭＯＳトランジスタのゲート長Ｌｓｉにばらつきがあってもその影響を受けにくい。
【００１６】
図３（ａ）（ｂ）（ｃ）は、Ｌｓｉ変動検出回路１に入力されるクロック信号ＣＬＫ、およびＬｓｉ変動検出回路１の出力信号Ａ，Ｂを示す波形図である。図３（ａ）は、形成されたＭＯＳトランジスタのゲート長Ｌｓｉが基準値である場合の波形図であり、図３（ｂ）は、形成されたＭＯＳトランジスタのゲート長Ｌｓｉが基準値よりも長い場合の波形図であり、図３（ｃ）は、形成されたＭＯＳトランジスタのゲート長Ｌｓｉが基準値よりも短い場合の波形図である。
【００１７】
図３（ａ）において、形成されたＭＯＳトランジスタのゲート長Ｌｓｉにばらつきがないため、クロック信号ＣＬＫに対する信号Ａ，Ｂの遅延時間は等しく、信号Ａ，Ｂの波形の立上がりエッジは基準時刻に立上がる。
【００１８】
図３（ｂ）において、信号Ａは形成されたＭＯＳトランジスタのゲート長Ｌｓｉのばらつきの影響を受けやすいため、インバータ６〜１０に含まれるＭＯＳトランジスタのゲート長Ｌｓｉが基準値よりも長いとクロック信号ＣＬＫに対する信号Ａの遅延時間は増加し、信号Ａの波形の立上がりエッジは基準時刻よりも遅れて立上がる。信号Ｂは形成されたＭＯＳトランジスタのゲート長Ｌｓｉのばらつきの影響を受けにくいため、クロック信号ＣＬＫに対する信号Ｂの遅延時間は基準値のままであり、信号Ｂの波形の立上がりエッジは基準時刻に立上がる。なお、半導体チップ上に形成された他のＭＯＳトランジスタについても、同一プロセス条件で形成されているためゲート長Ｌｓｉが基準値よりも長いと判定される。
【００１９】
図３（ｃ）において、信号Ａは形成されたＭＯＳトランジスタのゲート長Ｌｓｉのばらつきの影響を受けやすいため、インバータ６〜１０に含まれるＭＯＳトランジスタのゲート長Ｌｓｉが基準値よりも短いとクロック信号ＣＬＫに対する信号Ａの遅延時間は減少し、信号Ａの波形の立上がりエッジは基準時刻よりも早く立上がる。信号Ｂの波形の立上がりエッジは、図３（ｂ）の場合と同様に基準時刻に立上がる。なお、半導体チップ上に形成された他のＭＯＳトランジスタについても、同一プロセス条件で形成されているためゲート長Ｌｓｉが基準値よりも短いと判定される。
【００２０】
図１に戻って、比較回路２は、Ｌｓｉ変動検出回路１の出力信号Ａ，Ｂの遅延時間を比較して、それぞれの遅延時間に差がない場合は出力信号Ｃを「Ｌ」レベルにし、それぞれの遅延時間に差がある場合は出力信号Ｃを「Ｈ」レベルにする。図４は、比較回路２の一例を示す回路図であり、Ｅｘ−ＯＲゲート１個で構成される。
【００２１】
図１に戻って、電位制御回路３は、Ｌｓｉ変動検出回路１の出力信号Ａおよび比較回路２の出力信号Ｃに基づいて、基板電位ＶＢＢ１，ＶＢＢ２を出力する。比較回路２の出力信号Ｃが「Ｌ」レベルであるときはＭＯＳトランジスタの基板電位を制御しない。比較回路２の出力信号Ｃが「Ｈ」レベルにされたときにＬｓｉ変動検出回路１の出力信号Ａが「Ｌ」レベルである場合は、ＭＯＳトランジスタの基板電位を浅くする。また、比較回路２の出力信号Ｃが「Ｈ」レベルにされたときにＬｓｉ変動検出回路１の出力信号Ａが「Ｈ」レベルである場合は、ＭＯＳトランジスタの基板電位を深くする。
【００２２】
ここで、ＭＯＳトランジスタの構造および基板電位について簡単に説明する。図５（ａ）（ｂ）は、ＭＯＳトランジスタの構造を示す断面図である。図５（ａ）はＮチャネルＭＯＳトランジスタの構造を示す断面図であり、図５（ｂ）はＰチャネルＭＯＳトランジスタの構造を示す断面図である。
【００２３】
図５（ａ）において、このＮチャネルＭＯＳトランジスタは、ｐ型基板２１、ｎ^＋型領域２２，２３、絶縁膜２４、ゲート電極２５を備える。ｐ型基板２１にｎ^＋型領域２２，２３が形成され、ｐ型基板２１の表面上に絶縁膜（たとえば、ＳｉＯ_２）２４が形成される。さらに、絶縁膜２４の表面上にゲート電極２５が形成される。ｐ型基板２１には負の基板電位ＶＢＢ１が与えられる。
【００２４】
図５（ｂ）において、このＰチャネルＭＯＳトランジスタは、ｎ型基板２６、ｐ^＋型領域２７，２８、絶縁膜２９、ゲート電極３０を備える。ｎ型基板２６にｐ^＋型領域２７，２８が形成され、ｎ型基板２６の表面上に絶縁膜（たとえば、ＳｉＯ_２）２９が形成される。さらに、絶縁膜２９の表面上にゲート電極３０が形成される。ｎ型基板２６には正の基板電位ＶＢＢ２が与えられる。
【００２５】
図６（ａ）（ｂ）は、ＭＯＳトランジスタの基板電位の浅い電位と深い電位の関係を示す図である。図６（ａ）は、ＮチャネルＭＯＳトランジスタの基板電位ＶＢＢ１の浅い電位と深い電位の関係を示す図であり、図６（ｂ）は、ＰチャネルＭＯＳトランジスタの基板電位ＶＢＢ２の浅い電位と深い電位の関係を示す図である。図６（ａ）において、ＮチャネルＭＯＳトランジスタには負の基板電位ＶＢＢ１が与えられ、ＶｂｎＳは比較的浅い電位を示し、ＶｂｎＤは比較的深い電位を示す。図６（ｂ）において、ＰチャネルＭＯＳトランジスタには正の基板電位ＶＢＢ２が与えられ、ＶｂｐＳは比較的浅い電位を示し、ＶｂｐＤは比較的深い電位を示す。
【００２６】
次に、この半導体装置の動作について説明する。形成されたＭＯＳトランジスタのゲート長Ｌｓｉにばらつきがない場合、Ｌｓｉ変動検出回路１の出力信号Ａ，Ｂの遅延時間は等しい。比較回路２は、Ｌｓｉ変動検出回路１からの信号Ａ，Ｂの遅延時間が等しいので出力信号Ｃを「Ｌ」レベルにする。電位制御回路３は、比較回路２からの信号Ｃが「Ｌ」レベルであるのでＭＯＳトランジスタの基板電位を制御しない。
【００２７】
また、形成されたＭＯＳトランジスタのゲート長Ｌｓｉが基準値よりも長い場合、Ｌｓｉ変動検出回路１の出力信号Ａの遅延時間は基準値よりも長くなるが出力信号Ｂの遅延時間は基準値のままである。比較回路２は、Ｌｓｉ変動検出回路１からの信号Ａ，Ｂの遅延時間に差があるので出力信号Ｃを「Ｈ」レベルにする。電位制御回路３は、比較回路２からの信号Ｃが「Ｈ」レベルにされたときにＬｓｉ変動検出回路１からの信号Ａが「Ｌ」レベルなのでＭＯＳトランジスタの基板電位を浅くする。これにより、ＭＯＳトランジスタのしきい値電圧が見かけ上低くなって基準値に近づくため、ＤＲＡＭが動作不良を起こす可能性は低くなる。
【００２８】
また、形成されたＭＯＳトランジスタのゲート長Ｌｓｉが基準値よりも短い場合、Ｌｓｉ変動検出回路１の出力信号Ａの遅延時間は基準値よりも短くなるが出力信号Ｂの遅延時間は基準値のままである。比較回路２は、Ｌｓｉ変動検出回路１からの信号Ａ，Ｂの遅延時間に差があるので出力信号Ｃを「Ｈ」レベルにする。電位制御回路３は、比較回路２からの信号Ｃが「Ｈ」レベルにされたときにＬｓｉ変動検出回路１からの信号Ａが「Ｈ」レベルなのでＭＯＳトランジスタの基板電位を深くする。これにより、ＭＯＳトランジスタのしきい値電圧が見かけ上高くなって基準値に近づくため、ＤＲＡＭがリフレッシュ動作のスタンバイ時においてデータ消失してしまう可能性は低くなる。
【００２９】
このように、実施の形態１では、形成されたＭＯＳトランジスタのゲート長Ｌｓｉのばらつきを検出するＬｓｉ変動検出回路１と、Ｌｓｉ変動検出回路１の出力信号Ａ，Ｂを比較する比較回路２と、Ｌｓｉ変動検出回路１の出力信号Ａおよび比較回路２の出力信号Ｃに基づいてＭＯＳトランジスタの基板電位を制御する電位制御回路３とを含む半導体装置を半導体チップに搭載することによって、半導体チップごとにＭＯＳトランジスタのゲート長Ｌｓｉのばらつきを効率的に検出し、その検出結果に基づいて、半導体チップ上にある、すなわち同一プロセス条件で形成されたＭＯＳトランジスタの基板電位を制御することが可能な半導体装置が実現できる。なお、この半導体装置は、半導体チップごとに対応しており、ＭＯＳトランジスタのゲート長Ｌｓｉのばらつきがある半導体チップに対してのみＭＯＳトランジスタの基板電位を制御するため、ＭＯＳトランジスタのゲート長Ｌｓｉのばらつきがない半導体チップに対してもＭＯＳトランジスタの基板電位が制御されてしまうことはない。
【００３０】
［実施の形態２］
図７は、この発明の実施の形態２による半導体装置の要部を示すブロック図である。図７において、この半導体装置は、Ｌｓｉ変動検出回路３１，３２および電位制御回路３３を備え、半導体チップ上に形成された内部回路のＭＯＳトランジスタの基板電位を制御する。電位制御回路３３は、内部回路を構成する標準的なゲート長のＭＯＳトランジスタで構成される。
【００３１】
図８は、Ｌｓｉ変動検出回路３１の構成を示す回路図である。図８において、このＬｓｉ変動検出回路３１は、複数（図では２つ）のＮチャネルＭＯＳトランジスタ３４，３５、抵抗素子３６、インバータ３７および出力端子３８を含む。
【００３２】
ＮチャネルＭＯＳトランジスタ３４，３５は、電源電位ＶＤＤのラインとノードＮ３１との間に直列接続される。ＮチャネルＭＯＳトランジスタ３４のゲートはそのドレインに接続され、ＮチャネルＭＯＳトランジスタ３５のゲートはそのドレインに接続される。ＮチャネルＭＯＳトランジスタ３４，３５の各々は、ダイオード素子を構成する。抵抗素子３６はノードＮ３１と接地電位ＧＮＤのラインとの間に接続される。インバータ３７はノードＮ３１と出力端子３８との間に接続される。
【００３３】
ＮチャネルＭＯＳトランジスタ３４，３５は、抵抗素子３６に比べて抵抗値が十分小さくなるように、半導体チップ上の内部回路を構成する標準的なゲート長のＭＯＳトランジスタよりも短いゲート長ＬｓｉのＭＯＳトランジスタとする。すなわち、ゲート長Ｌｓｉが基準値以下である場合はノードＮ３１の電位がインバータ３７のしきい値電圧を超える「Ｈ」レベルになり、ゲート長Ｌｓｉが基準値より長い場合はノードＮ３１の電位がインバータ３７のしきい値電圧を超えない「Ｌ」レベルになるように構成する。インバータ３７は、ノードＮ３１が「Ｈ」レベルのときは出力信号Ｘを「Ｌ」レベルにし、ノードＮ３１が「Ｌ」レベルのときは出力信号Ｘを「Ｈ」レベルにする。
【００３４】
図９は、Ｌｓｉ変動検出回路３２の構成を示す回路図である。図９において、このＬｓｉ変動検出回路３２は、複数（図では２つ）のＮチャネルＭＯＳトランジスタ３９，４０、抵抗素子４１、インバータ４２，４３および出力端子４４を含む。
【００３５】
ＮチャネルＭＯＳトランジスタ３９，４０は、電源電位ＶＤＤのラインとノードＮ３２との間に直列接続される。ＮチャネルＭＯＳトランジスタ３９のゲートはそのドレインに接続され、ＮチャネルＭＯＳトランジスタ４０のゲートはそのドレインに接続される。ＮチャネルＭＯＳトランジスタ３９，４０の各々は、ダイオード素子を構成する。抵抗素子４１はノードＮ３２と接地電位ＧＮＤのラインとの間に接続される。インバータ４２，４３はノードＮ３２と出力端子４４との間に接続される。
【００３６】
ＮチャネルＭＯＳトランジスタ３９，４０は、抵抗素子４１に比べて抵抗値が十分大きくなるように、半導体チップ上の内部回路を構成する標準的なゲート長のＭＯＳトランジスタと等しい若しくはそれよりも長いゲート長ＬｓｉのＭＯＳトランジスタとする。すなわち、ゲート長Ｌｓｉが基準値以上である場合はノードＮ３２の電位がインバータ４２，４３のしきい値電圧を超えない「Ｌ」レベルになり、ゲート長Ｌｓｉが基準値より短い場合はノードＮ３１の電位がインバータ４２，４３のしきい値電圧を超える「Ｈ」レベルになるように構成する。インバータ４２，４３は、ノードＮ３２が「Ｌ」レベルのときは出力信号Ｙを「Ｌ」レベルにし、ノードＮ３２が「Ｈ」レベルのときは出力信号Ｙを「Ｈ」レベルにする。
【００３７】
図７に戻って、電位制御回路３３は、Ｌｓｉ変動検出回路３１の出力信号ＸおよびＬｓｉ変動検出回路３２の出力信号Ｙに基づいて、基板電位ＶＢＢ１，ＶＢＢ２を出力する。Ｌｓｉ変動検出回路３１の出力信号Ｘが「Ｌ」レベルであるとき、およびＬｓｉ変動検出回路３２の出力信号Ｙが「Ｌ」レベルであるときはＭＯＳトランジスタの基板電位を制御しない。Ｌｓｉ変動検出回路３１の出力信号Ｘが「Ｈ」レベルであるときはＭＯＳトランジスタの基板電位を浅くし、Ｌｓｉ変動検出回路３２の出力信号Ｙが「Ｈ」レベルであるときはＭＯＳトランジスタの基板電位を深くする。
【００３８】
次に、この半導体装置の動作について説明する。形成されたＭＯＳトランジスタのゲート長Ｌｓｉにばらつきがない場合、Ｌｓｉ変動検出回路３１，３２の出力信号Ｘ，Ｙはともに「Ｌ」レベルにされる。電位制御回路３３は、Ｌｓｉ変動検出回路３１，３２からの信号Ｘ，Ｙがともに「Ｌ」レベルであるのでＭＯＳトランジスタの基板電位を制御しない。
【００３９】
また、形成されたＭＯＳトランジスタのゲート長Ｌｓｉが基準値よりも長い場合、Ｌｓｉ変動検出回路３１の出力信号Ｘは「Ｈ」レベルにされる。電位制御回路３３は「Ｈ」レベルの信号Ｘに基づいてＭＯＳトランジスタの基板電位を浅くする、これにより、ＭＯＳトランジスタのしきい値電圧が見かけ上低くなって基準値に近づくため、ＤＲＡＭが動作不良を起こす可能性は低くなる。
【００４０】
また、形成されたＭＯＳトランジスタのゲート長Ｌｓｉが基準値よりも短い場合、Ｌｓｉ変動検出回路３２の出力信号Ｙは「Ｈ」レベルにされる。電位制御回路３３は「Ｈ」レベルの信号Ｙに基づいてＭＯＳトランジスタの基板電位を深くする。これにより、ＭＯＳトランジスタのしきい値電圧が見かけ上高くなって基準値に近づくため、ＤＲＡＭがリフレッシュ動作のスタンバイ時においてデータ消失してしまう可能性は低くなる。
【００４１】
このように、実施の形態２では、形成されたＭＯＳトランジスタのゲート長Ｌｓｉが基準値よりも長いか否かを検出するＬｓｉ変動検出回路３１と、形成されたＭＯＳトランジスタのゲート長Ｌｓｉが基準値よりも短いか否かを検出するＬｓｉ変動検出回路３２と、Ｌｓｉ変動検出回路３１の出力信号ＸおよびＬｓｉ変動検出回路３２の出力信号Ｙに基づいてＭＯＳトランジスタの基板電位を制御する電位制御回路３３とを含む半導体装置を半導体チップに搭載することによって、半導体チップごとにＭＯＳトランジスタのゲート長Ｌｓｉのばらつきを効率的に検出し、その検出結果に基づいて、半導体チップ上にある、すなわち同一プロセス条件で形成されたＭＯＳトランジスタの基板電位を制御することが可能な半導体装置が実現できる。
【００４２】
［実施の形態３］
図１０は、この発明の実施の形態３による半導体装置の要部を示すブロック図である。図１０において、この半導体装置は、Ｌｓｉ変動検出回路５１および電位制御回路５２を備え、半導体チップ上に形成された内部回路のＭＯＳトランジスタの基板電位を制御する。電位制御回路５２は、内部回路を構成する標準的なゲート長のＭＯＳトランジスタで構成される。
【００４３】
図１１は、Ｌｓｉ変動検出回路５１の構成を示す回路図である。図１１において、このＬｓｉ変動検出回路５１は、ＮチャネルＭＯＳトランジスタ５３、複数（図では８つ）のインバータ５４〜６１、入力端子６２，６３および出力端子６４を含む。
【００４４】
ＮチャネルＭＯＳトランジスタ５３は、入力端子６２とノードＮ５１との間に接続され、そのゲートは入力端子６３に接続される。インバータ５４〜６１は、ノードＮ５１と出力端子６４との間に直列接続される。インバータ５４〜６１は、半導体チップ上の内部回路を構成する標準的なゲート長のＭＯＳトランジスタよりも短いゲート長ＬｓｉのＭＯＳトランジスタで構成される。このため、Ｌｓｉ変動検出回路５１は、形成されたＭＯＳトランジスタのゲート長Ｌｓｉにばらつきがあるとその影響を受けやすい。
【００４５】
テスト信号ＴＥが非活性化レベルの「Ｌ」レベルである場合、ＮチャネルＭＯＳトランジスタ５３は非導通となり、Ｌｓｉ変動検出回路５１は動作しない。一方、テスト信号ＴＥが活性化レベルの「Ｈ」レベルである場合（テストモード時）は、ＮチャネルＭＯＳトランジスタ５３は導通し、外部から入力端子６２を介して入力されたクロック信号ＣＬＫがインバータ５４〜６１によって遅延され、遅延されたクロック信号ＣＬＫが信号Ｚとして出力端子６４に出力される。
【００４６】
図１２は、Ｌｓｉ変動検出回路５１に入力されるテスト信号ＴＥ、クロック信号ＣＬＫ、およびＬｓｉ変動検出回路５１の出力信号Ｚ１，Ｚ２，Ｚ３を示す波形図である。図１２において、信号Ｚ１は、形成されたＭＯＳトランジスタのゲート長Ｌｓｉが基準値である場合の信号であり、クロック信号ＣＬＫに対する遅延時間は基準時間Ｔとなるため、信号Ｚ１の波形の立上がりエッジは基準時刻に立上がる。信号Ｚ２は、形成されたＭＯＳトランジスタのゲート長Ｌｓｉが基準値よりも長い場合の信号であり、クロック信号ＣＬＫに対する遅延時間は基準時間Ｔよりも長くなるため、信号Ｚ２の波形の立上がりエッジは基準時刻よりも遅れて立上がる。信号Ｚ３は、形成されたＭＯＳトランジスタのゲート長Ｌｓｉが基準値よりも短い場合の信号であり、クロック信号ＣＬＫに対する遅延時間は基準時間Ｔよりも短くなるため、信号Ｚ３の波形の立上がりエッジは基準時刻よりも早く立上がる。
【００４７】
図１０に戻って、電位制御回路５２は、Ｌｓｉ変動検出回路５１の出力信号Ｚおよび外部からのクロック信号ＣＬＫに基づいて、基板電位ＶＢＢ１，ＶＢＢ２を出力する。Ｌｓｉ変動検出回路５１の出力信号Ｚの遅延時間が基準時間Ｔであるとき（信号Ｚ１参照）はＭＯＳトランジスタの基板電位を制御しない。Ｌｓｉ変動検出回路５１の出力信号Ｚの遅延時間が基準時間Ｔよりも長いとき（信号Ｚ２参照）はＭＯＳトランジスタの基板電位を浅くし、信号Ｚの遅延時間が基準時間Ｔよりも短いとき（信号Ｚ３参照）はＭＯＳトランジスタの基板電位を深くする。
【００４８】
次に、この半導体装置の動作について説明する。形成されたＭＯＳトランジスタのゲート長Ｌｓｉにばらつきがない場合、Ｌｓｉ変動検出回路５１の出力信号Ｚの遅延時間は基準時間Ｔであるので、電位制御回路５２はＭＯＳトランジスタの基板電位を制御しない。
【００４９】
また、形成されたＭＯＳトランジスタのゲート長Ｌｓｉが基準値よりも長い場合、Ｌｓｉ変動検出回路５１の出力信号Ｚの遅延時間は基準時間Ｔよりも長いので、電位制御回路５２はＭＯＳトランジスタの基板電位を浅くする。これにより、ＭＯＳトランジスタのしきい値電圧が見かけ上低くなって基準値に近づくため、ＤＲＡＭが動作不良を起こす可能性は低くなる。
【００５０】
また、形成されたＭＯＳトランジスタのゲート長Ｌｓｉが基準値よりも短い場合、Ｌｓｉ変動検出回路５１の出力信号Ｚの遅延時間は基準時間Ｔよりも短いので、電位制御回路５２はＭＯＳトランジスタの基板電位を深くする。これにより、ＭＯＳトランジスタのしきい値電圧が見かけ上高くなって基準値に近づくため、ＤＲＡＭがリフレッシュ動作のスタンバイ時においてデータ消失してしまう可能性は低くなる。
【００５１】
このように、実施の形態３では、形成されたＭＯＳトランジスタのゲート長Ｌｓｉのばらつきをテストモード時において検出するＬｓｉ変動検出回路５１と、Ｌｓｉ変動検出回路５１からの信号Ｚおよび外部からのクロック信号ＣＬＫを受けてＭＯＳトランジスタの基板電位を制御する電位制御回路５２とを含む半導体装置を半導体チップに搭載することによって、テストモード時において半導体チップごとにＭＯＳトランジスタのゲート長Ｌｓｉのばらつきを効率的に検出し、その検出結果に基づいて、半導体チップ上にある、すなわち同一プロセス条件で形成されたＭＯＳトランジスタの基板電位を制御することが可能な半導体装置が実現できる。
【００５２】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００５３】
【発明の効果】
以上のように、この発明に係る半導体装置では、半導体基板上に形成された複数の第１のトランジスタを備える半導体装置であって、各々が第１のトランジスタのゲート長よりも短いゲート長を有する第２のトランジスタで構成される直列接続された複数のインバータを含み、クロック信号を遅延させる第１の遅延回路と、各々が第１のトランジスタのゲート長以上の長さのゲート長を有する第３のトランジスタで構成される直列接続された複数のインバータを含み、クロック信号を遅延させる第２の遅延回路と、第１および第２の遅延回路の出力クロック信号の位相を比較し、比較結果に基づいて第１のトランジスタの基板電位を制御する制御回路とが設けられる。したがって、半導体チップごとに、第１のトランジスタのゲート長よりも短いゲート長を有する第２のトランジスタで構成される第１の遅延回路と、第１のトランジスタのゲート長以上の長さのゲート長を有する第３のトランジスタで構成される第２の遅延回路と、制御回路とを設けたことによって、半導体チップごとにトランジスタのゲート長Ｌｓｉのばらつきを効率的に検出し、その検出結果に基づいて、半導体チップ上にある、すなわち同一プロセス条件で形成されたトランジスタの基板電位を制御することが可能な半導体装置が実現できる。
【００５４】
また、この発明に係る他の半導体装置では、半導体基板上に形成された複数の第１のトランジスタを備える半導体装置であって、電源電位のラインと基準電位のラインとの間に直列接続された少なくとも１つの第２のトランジスタおよび抵抗素子を含み、第２のトランジスタのゲートはそのドレインに接続され、第２のトランジスタのゲート長に応じた電位を出力する電位発生回路と、電位発生回路の出力電位に基づいて、第１のトランジスタの基板電位を制御する電位制御回路とが設けられる。したがって、半導体チップごとに、電源電位のラインと基準電位のラインとの間に直列接続されたトランジスタおよび抵抗素子を含む電位発生回路と、電位制御回路とを設けたことによって、半導体チップごとにトランジスタのゲート長Ｌｓｉのばらつきを効率的に検出し、その検出結果に基づいて、半導体チップ上にある、すなわち同一プロセス条件で形成されたトランジスタの基板電位を制御することが可能な半導体装置が実現できる。
【００５５】
また、この発明に係るさらに他の半導体装置では、半導体基板上に形成された複数の第１のトランジスタを備える半導体装置であって、各々が第１のトランジスタのゲート長よりも短いゲート長を有する第２のトランジスタで構成される直列接続された複数のインバータを含み、第１のクロック信号を遅延させて第２のクロック信号を出力する遅延回路と、第２のクロック信号の第１のクロック信号に対する遅延時間が予め定められた時間よりも長い場合は第１のトランジスタのしきい値電圧を低くし、第２のクロック信号の第１のクロック信号に対する遅延時間が予め定められた時間よりも短い場合は第１のトランジスタのしきい値電圧を高くするように基板電位を制御する電位制御回路とが設けられる。したがって、半導体チップごとに、第１のトランジスタのゲート長よりも短いゲート長を有する第２のトランジスタで構成される遅延回路と、電位制御回路とを設けたことによって、半導体チップごとにトランジスタのゲート長Ｌｓｉのばらつきを効率的に検出し、その検出結果に基づいて、半導体チップ上にある、すなわち同一プロセス条件で形成されたトランジスタの基板電位を制御することが可能な半導体装置が実現できる。
【図面の簡単な説明】
【図１】この発明の実施の形態１による半導体装置の要部を示すブロック図である。
【図２】図１に示したＬｓｉ変動検出回路の構成を示す回路図である。
【図３】図１に示したＬｓｉ変動検出回路の入力信号ＣＬＫおよび出力信号Ａ，Ｂを示す波形図である。
【図４】図１に示した比較回路の一例を示す回路図である。
【図５】ＭＯＳトランジスタの構造を示す断面図である。
【図６】ＭＯＳトランジスタの基板電位の浅い電位と深い電位の関係を示す図である。
【図７】この発明の実施の形態２による半導体装置の要部を示すブロック図である。
【図８】図７に示したＬｓｉ変動検出回路の構成を示す回路図である。
【図９】図７に示したＬｓｉ変動検出回路の構成を示す回路図である。
【図１０】この発明の実施の形態３による半導体装置の要部を示すブロック図である。
【図１１】図１０に示したＬｓｉ変動検出回路の構成を示す回路図である。
【図１２】図１０に示したＬｓｉ変動検出回路の入力信号ＴＥ，ＣＬＫおよび出力信号Ｚ１，Ｚ２，Ｚ３を示す波形図である。
【符号の説明】
１，３１，３２，５１Ｌｓｉ変動検出回路、２比較回路、３，３３，５２電位制御回路、４，５遅延回路、６〜１３，３７，４２，４３，５４〜６１インバータ、１４，６２，６３入力端子、１５，１６，３８，４４，６４出力端子、２１ｐ型基板、２２，２３ｎ^＋型領域、２４，２９絶縁膜、２５，３０ゲート電極、２６ｎ型基板、２７，２８ｐ^＋型領域、３４，３５，３９，４０，５３ＮチャネルＭＯＳトランジスタ、３６，４１抵抗素子。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device, and more particularly, to a semiconductor device including a plurality of transistors formed on a semiconductor substrate.
[0002]
[Prior art]
In recent years, the use of high-performance stepper devices in the manufacture of advanced semiconductor devices with a large number of productions has reduced the number of productions of dynamic random access memories (hereinafter referred to as DRAMs) having a transistor gate length of 0.18 μm. Semiconductor devices may be processed in stepper equipment with poor performance. For this reason, a large variation may occur in the gate length of the transistor formed in the wafer process.
[0003]
For example, in the manufacturing process of a DRAM, when the gate length Lsi of the silicon gate of the MOS transistor included in the memory cell becomes longer than the reference value, the threshold voltage of the MOS transistor becomes higher than the reference value. There is a possibility of malfunction. As a countermeasure, if the variation of the gate length Lsi of the MOS transistor is inspected for each lot and the substrate potential of the MOS transistor is reduced by laser trimming, the threshold voltage of the MOS transistor becomes apparently low due to the substrate bias effect. Malfunction is prevented. As described above, there is a method in which the substrate potential of the MOS transistor is uniformly changed for each lot by laser trimming according to the variation in the gate length Lsi of the formed MOS transistor.
[0004]
In addition, a ring oscillator in which a plurality of inverters each composed of a P-channel MOS transistor and an N-channel MOS transistor are connected in series is mounted on a semiconductor chip, and the oscillation frequency is measured while changing the power supply potential of the ring oscillator. And a method of independently measuring the threshold voltages of N-channel MOS transistors (see, for example, Patent Document 1). In this case, the threshold voltages of the P-channel MOS transistor and the N-channel MOS transistor on the semiconductor chip, that is, formed under the same process conditions can be determined.
[0005]
[Patent Document 1]
JP-A-10-242806 (page 6-7, FIG. 5)
[0006]
[Problems to be solved by the invention]
However, in the conventional semiconductor device, since the substrate potential of the MOS transistor is changed uniformly for each lot in laser trimming, the substrate potential of the MOS transistor is not changed even in a semiconductor chip having no variation in the gate length Lsi of the MOS transistor in the lot. Had been changed. For example, when a MOS transistor having a gate length Lsi longer than the reference value is formed, if the substrate potential of the MOS transistors included in all the semiconductor chips in the lot is uniformly reduced, there is no variation in the gate length Lsi of the MOS transistors. The substrate potential of the MOS transistor becomes shallower even for a semiconductor chip. In this case, the apparent threshold voltage of the MOS transistor having no variation in the gate length Lsi becomes too low, the leakage current increases, and there is a possibility that data is lost during standby of the DRAM in the refresh operation. As described above, the conventional semiconductor device can cope with the variation of the gate length Lsi of the MOS transistor for each lot, but cannot cope with the variation of the gate length Lsi of the MOS transistor for each semiconductor chip. there were.
[0007]
Further, the method described in Patent Document 1 is troublesome because it is necessary to perform measurement while changing the power supply potential of the ring oscillator for each semiconductor chip.
[0008]
Therefore, a main object of the present invention is to provide a semiconductor device capable of efficiently detecting variations in the gate length of a MOS transistor for each semiconductor chip and controlling the substrate potential of the MOS transistor based on the detection result. It is to be.
[0009]
[Means for Solving the Problems]
A semiconductor device according to the present invention is a semiconductor device including a plurality of first transistors formed on a semiconductor substrate, wherein each of the second transistors has a gate length shorter than the gate length of the first transistor. A first delay circuit including a plurality of inverters connected in series and configured to delay a clock signal, and a third transistor each having a gate length longer than the gate length of the first transistor. A second delay circuit including a plurality of inverters connected in series and delaying a clock signal, and comparing the phases of output clock signals of the first and second delay circuits, and a first transistor based on the comparison result. And a control circuit for controlling the substrate potential.
[0010]
Another semiconductor device according to the present invention is a semiconductor device including a plurality of first transistors formed on a semiconductor substrate, and is connected in series between a power supply potential line and a reference potential line. A potential generation circuit that includes at least one second transistor and a resistance element, a gate of the second transistor is connected to a drain thereof, and outputs a potential corresponding to a gate length of the second transistor; A potential control circuit for controlling the substrate potential of the first transistor based on the potential.
[0011]
Still another semiconductor device according to the present invention is a semiconductor device including a plurality of first transistors formed on a semiconductor substrate, each having a gate length shorter than a gate length of the first transistor. A delay circuit that includes a plurality of inverters connected in series and includes a second transistor, delays the first clock signal and outputs a second clock signal, and delays the second clock signal with respect to the first clock signal If the time is longer than the predetermined time, the threshold voltage of the first transistor is lowered, and if the delay time of the second clock signal with respect to the first clock signal is shorter than the predetermined time, A potential control circuit for controlling the substrate potential so as to increase the threshold voltage of the first transistor.
[0012]
BEST MODE FOR CARRYING OUT THE INVENTION
[Embodiment 1]
FIG. 1 is a block diagram showing a main part of a semiconductor device according to the first embodiment of the present invention. 1, this semiconductor device includes an Lsi variation detection circuit 1, a comparison circuit 2, and a potential control circuit 3, and controls a substrate potential of a MOS transistor of an internal circuit formed on a semiconductor chip. The comparison circuit 2 and the potential control circuit 3 are configured by MOS transistors having a standard gate length and constituting an internal circuit.
[0013]
As shown in FIG. 2, the Lsi variation detection circuit 1 includes delay circuits 4 and 5, an input terminal 14, and output terminals 15 and 16. The delay circuit 4 is constituted by a MOS transistor having a gate length Lsi shorter than a standard gate length MOS transistor constituting an internal circuit on the semiconductor chip, and is connected in series between the input terminal 14 and the output terminal 15. A plurality (five in the figure) of inverters 6 to 10 are included. The delay circuit 5 is constituted by a MOS transistor having a gate length Lsi equal to or longer than a standard gate length MOS transistor constituting an internal circuit on the semiconductor chip, and is provided between the input terminal 14 and the output terminal 16. It includes a plurality (three in the figure) of inverters 11 to 13 connected in series. The number of inverters of the delay circuits 4 and 5 is configured such that the delay times of the delay circuits 4 and 5 are equal when the gate length Lsi of the formed MOS transistor is a reference value.
[0014]
The delay circuit 4 delays the clock signal CLK input from the outside via the input terminal 14 and outputs the delayed clock signal CLK to the output terminal 15 as a signal A. Since the MOS transistors included in inverters 6 to 10 have a relatively short gate length Lsi, delay circuit 4 is susceptible to variations in the gate length Lsi of the formed MOS transistors.
[0015]
The delay circuit 5 delays the clock signal CLK externally input via the input terminal 14 and outputs the delayed clock signal CLK to the output terminal 16 as a signal B. Since the MOS transistors included in the inverters 11 to 13 have a relatively long gate length Lsi, the delay circuit 5 is hardly affected by variations in the gate length Lsi of the formed MOS transistors.
[0016]
3A, 3B, and 3C are waveform diagrams showing the clock signal CLK input to the Lsi variation detection circuit 1 and the output signals A and B of the Lsi variation detection circuit 1. FIG. 3A is a waveform diagram when the gate length Lsi of the formed MOS transistor is a reference value, and FIG. 3B is a waveform diagram in which the gate length Lsi of the formed MOS transistor is longer than the reference value. FIG. 3C is a waveform chart when the gate length Lsi of the formed MOS transistor is shorter than a reference value.
[0017]
In FIG. 3A, since there is no variation in the gate length Lsi of the formed MOS transistor, the delay times of the signals A and B with respect to the clock signal CLK are equal, and the rising edges of the waveforms of the signals A and B rise at the reference time. Go up.
[0018]
In FIG. 3B, since the signal A is easily affected by variations in the gate length Lsi of the formed MOS transistor, if the gate length Lsi of the MOS transistor included in the inverters 6 to 10 is longer than the reference value, the clock signal The delay time of signal A with respect to CLK increases, and the rising edge of the waveform of signal A rises later than the reference time. Since the signal B is hardly affected by variations in the gate length Lsi of the formed MOS transistor, the delay time of the signal B with respect to the clock signal CLK remains at the reference value, and the rising edge of the waveform of the signal B rises at the reference time. Go up. It should be noted that the gate length Lsi is determined to be longer than the reference value for other MOS transistors formed on the semiconductor chip because they are formed under the same process conditions.
[0019]
In FIG. 3C, since the signal A is easily affected by the variation in the gate length Lsi of the formed MOS transistor, if the gate length Lsi of the MOS transistor included in the inverters 6 to 10 is shorter than the reference value, the clock signal The delay time of signal A with respect to CLK decreases, and the rising edge of the waveform of signal A rises earlier than the reference time. The rising edge of the waveform of the signal B rises at the reference time as in the case of FIG. It should be noted that the gate length Lsi is determined to be shorter than the reference value also for other MOS transistors formed on the semiconductor chip because they are formed under the same process conditions.
[0020]
Returning to FIG. 1, the comparison circuit 2 compares the delay times of the output signals A and B of the Lsi variation detection circuit 1, and when there is no difference between the respective delay times, sets the output signal C to "L" level. If there is a difference between the respective delay times, the output signal C is set to “H” level. FIG. 4 is a circuit diagram showing an example of the comparison circuit 2, which is composed of one Ex-OR gate.
[0021]
Returning to FIG. 1, the potential control circuit 3 outputs substrate potentials VBB1 and VBB2 based on the output signal A of the Lsi variation detection circuit 1 and the output signal C of the comparison circuit 2. When the output signal C of the comparison circuit 2 is at the "L" level, the substrate potential of the MOS transistor is not controlled. If the output signal A of the Lsi variation detection circuit 1 is at the "L" level when the output signal C of the comparison circuit 2 is at the "H" level, the substrate potential of the MOS transistor is reduced. If the output signal A of the Lsi variation detection circuit 1 is at the "H" level when the output signal C of the comparison circuit 2 is at the "H" level, the substrate potential of the MOS transistor is increased.
[0022]
Here, the structure of the MOS transistor and the substrate potential will be briefly described. 5A and 5B are cross-sectional views showing the structure of a MOS transistor. FIG. 5A is a sectional view showing the structure of an N-channel MOS transistor, and FIG. 5B is a sectional view showing the structure of a P-channel MOS transistor.
[0023]
In FIG. 5A, the N-channel MOS transistor has a p-type substrate 21, n ⁺ Mold regions 22 and 23, an insulating film 24, and a gate electrode 25 are provided. n on the p-type substrate 21 ⁺ Mold regions 22 and 23 are formed, and an insulating film (for example, SiO 2) is formed on the surface of p-type substrate 21. ₂ ) 24 is formed. Further, a gate electrode 25 is formed on the surface of the insulating film 24. Negative substrate potential VBB1 is applied to p-type substrate 21.
[0024]
In FIG. 5B, this P-channel MOS transistor is composed of an n-type substrate 26, p ⁺ Mold regions 27 and 28, an insulating film 29, and a gate electrode 30 are provided. p on the n-type substrate 26 ⁺ Mold regions 27 and 28 are formed, and an insulating film (for example, SiO 2) is formed on the surface of n-type substrate 26. ₂ ) 29 is formed. Further, a gate electrode 30 is formed on the surface of the insulating film 29. A positive substrate potential VBB2 is applied to the n-type substrate 26.
[0025]
FIGS. 6A and 6B are diagrams showing a relationship between a shallow potential and a deep potential of a substrate potential of a MOS transistor. FIG. 6A is a diagram showing the relationship between the shallow potential and the deep potential of the substrate potential VBB1 of the N-channel MOS transistor, and FIG. 6B is the diagram showing the shallow potential and the deep potential of the substrate potential VBB2 of the P-channel MOS transistor. FIG. In FIG. 6A, a negative substrate potential VBB1 is applied to the N-channel MOS transistor, VbnS indicates a relatively shallow potential, and VbnD indicates a relatively deep potential. In FIG. 6B, a positive substrate potential VBB2 is applied to the P-channel MOS transistor, VbpS indicates a relatively shallow potential, and VbpD indicates a relatively deep potential.
[0026]
Next, the operation of the semiconductor device will be described. When there is no variation in the gate length Lsi of the formed MOS transistor, the delay times of the output signals A and B of the Lsi variation detection circuit 1 are equal. The comparison circuit 2 sets the output signal C to the “L” level because the delay times of the signals A and B from the Lsi variation detection circuit 1 are equal. The potential control circuit 3 does not control the substrate potential of the MOS transistor because the signal C from the comparison circuit 2 is at "L" level.
[0027]
When the gate length Lsi of the formed MOS transistor is longer than the reference value, the delay time of the output signal A of the Lsi variation detection circuit 1 becomes longer than the reference value, but the delay time of the output signal B remains at the reference value. It is. The comparison circuit 2 sets the output signal C to the “H” level because there is a difference between the delay times of the signals A and B from the Lsi fluctuation detection circuit 1. The potential control circuit 3 lowers the substrate potential of the MOS transistor because the signal A from the Lsi variation detection circuit 1 is at the "L" level when the signal C from the comparison circuit 2 is at the "H" level. As a result, the threshold voltage of the MOS transistor becomes apparently lower and approaches the reference value, so that the possibility of the DRAM malfunctioning is reduced.
[0028]
When the gate length Lsi of the formed MOS transistor is shorter than the reference value, the delay time of the output signal A of the Lsi variation detection circuit 1 becomes shorter than the reference value, but the delay time of the output signal B remains at the reference value. It is. The comparison circuit 2 sets the output signal C to the “H” level because there is a difference between the delay times of the signals A and B from the Lsi fluctuation detection circuit 1. The potential control circuit 3 deepens the substrate potential of the MOS transistor because the signal A from the Lsi variation detection circuit 1 is at the "H" level when the signal C from the comparison circuit 2 is at the "H" level. As a result, the threshold voltage of the MOS transistor becomes apparently higher and approaches the reference value, so that the possibility of data loss in the DRAM in the standby state of the refresh operation is reduced.
[0029]
As described above, in the first embodiment, the Lsi variation detection circuit 1 that detects the variation in the gate length Lsi of the formed MOS transistor, the comparison circuit 2 that compares the output signals A and B of the Lsi variation detection circuit 1, A semiconductor device including a potential control circuit 3 for controlling the substrate potential of the MOS transistor based on the output signal A of the Lsi variation detection circuit 1 and the output signal C of the comparison circuit 2 is mounted on a semiconductor chip, so that each semiconductor chip Semiconductor device capable of efficiently detecting variations in gate length Lsi of MOS transistors and controlling the substrate potential of MOS transistors on a semiconductor chip, that is, formed under the same process conditions, based on the detection result Can be realized. This semiconductor device is compatible with each semiconductor chip and controls the substrate potential of the MOS transistor only for a semiconductor chip having a variation in the gate length Lsi of the MOS transistor. There is no possibility that the substrate potential of the MOS transistor is controlled even for a semiconductor chip having no semiconductor chip.
[0030]
[Embodiment 2]
FIG. 7 is a block diagram showing a main part of a semiconductor device according to a second embodiment of the present invention. 7, this semiconductor device includes Lsi fluctuation detection circuits 31, 32 and a potential control circuit 33, and controls the substrate potential of a MOS transistor of an internal circuit formed on a semiconductor chip. The potential control circuit 33 is composed of a standard gate length MOS transistor constituting an internal circuit.
[0031]
FIG. 8 is a circuit diagram showing a configuration of the Lsi variation detection circuit 31. 8, the Lsi variation detection circuit 31 includes a plurality (two in the figure) of N-channel MOS transistors 34 and 35, a resistor 36, an inverter 37, and an output terminal 38.
[0032]
N-channel MOS transistors 34 and 35 are connected in series between a line of power supply potential VDD and node N31. The gate of N-channel MOS transistor 34 is connected to its drain, and the gate of N-channel MOS transistor 35 is connected to its drain. Each of N channel MOS transistors 34 and 35 forms a diode element. Resistance element 36 is connected between node N31 and a line of ground potential GND. Inverter 37 is connected between node N31 and output terminal 38.
[0033]
The N-channel MOS transistors 34 and 35 have a gate length Lsi shorter than a standard gate length MOS transistor constituting an internal circuit on the semiconductor chip so that the resistance value is sufficiently smaller than the resistance element 36. And That is, when the gate length Lsi is equal to or less than the reference value, the potential of the node N31 becomes the “H” level exceeding the threshold voltage of the inverter 37, and when the gate length Lsi is longer than the reference value, the potential of the node N31 increases. It is configured to be at the “L” level which does not exceed the threshold voltage of 37. Inverter 37 sets output signal X to "L" level when node N31 is at "H" level, and sets output signal X to "H" level when node N31 is at "L" level.
[0034]
FIG. 9 is a circuit diagram showing a configuration of the Lsi variation detection circuit 32. 9, the Lsi fluctuation detection circuit 32 includes a plurality (two in the figure) of N-channel MOS transistors 39 and 40, resistance elements 41, inverters 42 and 43, and an output terminal 44.
[0035]
N-channel MOS transistors 39 and 40 are connected in series between a line of power supply potential VDD and node N32. The gate of N-channel MOS transistor 39 is connected to its drain, and the gate of N-channel MOS transistor 40 is connected to its drain. Each of N channel MOS transistors 39 and 40 forms a diode element. Resistance element 41 is connected between node N32 and a line of ground potential GND. Inverters 42 and 43 are connected between node N32 and output terminal 44.
[0036]
N-channel MOS transistors 39 and 40 have a gate length equal to or longer than a standard gate length MOS transistor constituting an internal circuit on a semiconductor chip so that the resistance value is sufficiently larger than resistance element 41. Lsi MOS transistor. That is, when the gate length Lsi is equal to or longer than the reference value, the potential of the node N32 becomes the “L” level that does not exceed the threshold voltage of the inverters 42 and 43, and when the gate length Lsi is shorter than the reference value, the potential of the node N31 increases. The potential is set to “H” level exceeding the threshold voltage of inverters 42 and 43. Inverters 42 and 43 set output signal Y to "L" level when node N32 is at "L" level, and set output signal Y to "H" level when node N32 is at "H" level.
[0037]
Returning to FIG. 7, the potential control circuit 33 outputs the substrate potentials VBB1 and VBB2 based on the output signal X of the Lsi variation detection circuit 31 and the output signal Y of the Lsi variation detection circuit 32. When the output signal X of the Lsi variation detection circuit 31 is at the “L” level, and when the output signal Y of the Lsi variation detection circuit 32 is at the “L” level, the substrate potential of the MOS transistor is not controlled. When the output signal X of the Lsi variation detection circuit 31 is at “H” level, the substrate potential of the MOS transistor is made shallow, and when the output signal Y of the Lsi variation detection circuit 32 is at “H” level, the substrate potential of the MOS transistor is reduced. To deepen.
[0038]
Next, the operation of the semiconductor device will be described. When there is no variation in the gate length Lsi of the formed MOS transistor, the output signals X and Y of the Lsi variation detection circuits 31 and 32 are both set to “L” level. The potential control circuit 33 does not control the substrate potential of the MOS transistor because the signals X and Y from the Lsi variation detection circuits 31 and 32 are both at the “L” level.
[0039]
When the gate length Lsi of the formed MOS transistor is longer than the reference value, the output signal X of the Lsi variation detection circuit 31 is set to “H” level. The potential control circuit 33 lowers the substrate potential of the MOS transistor based on the "H" level signal X. As a result, the threshold voltage of the MOS transistor becomes apparently lower and approaches the reference value. Is less likely to occur.
[0040]
When the gate length Lsi of the formed MOS transistor is shorter than the reference value, the output signal Y of the Lsi variation detection circuit 32 is set to “H” level. The potential control circuit 33 increases the substrate potential of the MOS transistor based on the "H" level signal Y. As a result, the threshold voltage of the MOS transistor becomes apparently higher and approaches the reference value, so that the possibility of data loss in the DRAM in the standby state of the refresh operation is reduced.
[0041]
As described above, in the second embodiment, the Lsi variation detection circuit 31 that detects whether the gate length Lsi of the formed MOS transistor is longer than the reference value, and the gate length Lsi of the formed MOS transistor is the reference value Lsi. Lsi variation detection circuit 32 for detecting whether or not it is shorter than the above, and a potential control circuit 33 for controlling the substrate potential of the MOS transistor based on the output signal X of the Lsi variation detection circuit 31 and the output signal Y of the Lsi variation detection circuit 32. Is mounted on a semiconductor chip, the variation of the gate length Lsi of the MOS transistor is efficiently detected for each semiconductor chip, and based on the result of the detection, the semiconductor device is located on the semiconductor chip, that is, under the same process condition. Semiconductor device capable of controlling the substrate potential of the MOS transistor formed by the method can be realized.
[0042]
[Embodiment 3]
FIG. 10 is a block diagram showing a main part of a semiconductor device according to a third embodiment of the present invention. In FIG. 10, the semiconductor device includes an Lsi variation detection circuit 51 and a potential control circuit 52, and controls the substrate potential of a MOS transistor in an internal circuit formed on a semiconductor chip. The potential control circuit 52 is composed of a standard gate length MOS transistor constituting an internal circuit.
[0043]
FIG. 11 is a circuit diagram showing a configuration of the Lsi variation detection circuit 51. 11, this Lsi variation detection circuit 51 includes an N-channel MOS transistor 53, a plurality of (eight in the figure) inverters 54 to 61, input terminals 62 and 63, and an output terminal 64.
[0044]
N-channel MOS transistor 53 is connected between input terminal 62 and node N51, and has its gate connected to input terminal 63. Inverters 54 to 61 are connected in series between node N51 and output terminal 64. Each of the inverters 54 to 61 is formed of a MOS transistor having a gate length Lsi shorter than a standard gate length MOS transistor constituting an internal circuit on a semiconductor chip. For this reason, the Lsi variation detection circuit 51 is easily affected by variations in the gate length Lsi of the formed MOS transistor.
[0045]
When test signal TE is at the “L” level of the inactivation level, N-channel MOS transistor 53 is turned off, and Lsi variation detection circuit 51 does not operate. On the other hand, when test signal TE is at the activation level “H” level (during the test mode), N-channel MOS transistor 53 is turned on, and clock signal CLK externally input via input terminal 62 is supplied to inverter 54. 61, and the delayed clock signal CLK is output to the output terminal 64 as the signal Z.
[0046]
FIG. 12 is a waveform diagram illustrating the test signal TE, the clock signal CLK, and the output signals Z1, Z2, and Z3 of the Lsi variation detection circuit 51 input to the Lsi variation detection circuit 51. In FIG. 12, signal Z1 is a signal when the gate length Lsi of the formed MOS transistor is a reference value, and the delay time with respect to clock signal CLK is reference time T, so that the rising edge of the waveform of signal Z1 is Stand up at the reference time. The signal Z2 is a signal when the gate length Lsi of the formed MOS transistor is longer than the reference value. Since the delay time with respect to the clock signal CLK is longer than the reference time T, the rising edge of the waveform of the signal Z2 is Get up later than the time. The signal Z3 is a signal when the gate length Lsi of the formed MOS transistor is shorter than the reference value, and the delay time with respect to the clock signal CLK is shorter than the reference time T. Get up earlier than the time.
[0047]
Returning to FIG. 10, potential control circuit 52 outputs substrate potentials VBB1 and VBB2 based on output signal Z of Lsi variation detection circuit 51 and an external clock signal CLK. When the delay time of the output signal Z of the Lsi variation detection circuit 51 is the reference time T (see the signal Z1), the substrate potential of the MOS transistor is not controlled. When the delay time of the output signal Z of the Lsi variation detection circuit 51 is longer than the reference time T (see signal Z2), the substrate potential of the MOS transistor is made shallow, and when the delay time of the signal Z is shorter than the reference time T (signal Z3) increases the substrate potential of the MOS transistor.
[0048]
Next, the operation of the semiconductor device will be described. When there is no variation in the gate length Lsi of the formed MOS transistor, the potential control circuit 52 does not control the substrate potential of the MOS transistor because the delay time of the output signal Z of the Lsi variation detection circuit 51 is the reference time T.
[0049]
When the gate length Lsi of the formed MOS transistor is longer than the reference value, the delay time of the output signal Z of the Lsi variation detection circuit 51 is longer than the reference time T, so that the potential control circuit 52 Shallower. As a result, the threshold voltage of the MOS transistor becomes apparently lower and approaches the reference value, so that the possibility of the DRAM malfunctioning is reduced.
[0050]
Further, when the gate length Lsi of the formed MOS transistor is shorter than the reference value, the delay time of the output signal Z of the Lsi variation detection circuit 51 is shorter than the reference time T. To deepen. As a result, the threshold voltage of the MOS transistor becomes apparently high and approaches the reference value, so that the possibility of data loss in the DRAM in the standby state of the refresh operation is reduced.
[0051]
As described above, in the third embodiment, the Lsi variation detecting circuit 51 for detecting the variation of the gate length Lsi of the formed MOS transistor in the test mode, the signal Z from the Lsi variation detecting circuit 51, and the external clock signal By mounting a semiconductor device including a potential control circuit 52 for controlling the substrate potential of the MOS transistor in response to the CLK on the semiconductor chip, it is possible to efficiently reduce the variation in the gate length Lsi of the MOS transistor for each semiconductor chip in the test mode. A semiconductor device that can detect and control the substrate potential of a MOS transistor on a semiconductor chip, that is, formed under the same process conditions, based on the detection result, can be realized.
[0052]
The embodiments disclosed this time are to be considered in all respects as illustrative and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.
[0053]
【The invention's effect】
As described above, the semiconductor device according to the present invention is a semiconductor device including a plurality of first transistors formed on a semiconductor substrate, each having a gate length shorter than the gate length of the first transistor. A first delay circuit that includes a plurality of inverters connected in series and includes a second transistor and delays a clock signal; and a third delay circuit that has a gate length that is longer than the gate length of the first transistor. A second delay circuit that delays a clock signal and includes a plurality of inverters connected in series and configured by transistors of the first and second delay circuits, and compares phases of output clock signals of the first and second delay circuits based on the comparison result. And a control circuit for controlling the substrate potential of the first transistor. Therefore, for each semiconductor chip, a first delay circuit composed of a second transistor having a gate length shorter than the gate length of the first transistor, and a gate length longer than the gate length of the first transistor By providing the second delay circuit composed of the third transistor having the following and the control circuit, the variation of the gate length Lsi of the transistor is efficiently detected for each semiconductor chip, and based on the detection result, Thus, a semiconductor device which can control the substrate potential of a transistor on a semiconductor chip, that is, formed under the same process conditions, can be realized.
[0054]
In another semiconductor device according to the present invention, the semiconductor device includes a plurality of first transistors formed on a semiconductor substrate, and is connected in series between a power supply potential line and a reference potential line. A potential generation circuit that includes at least one second transistor and a resistance element, a gate of the second transistor is connected to a drain thereof, and outputs a potential corresponding to a gate length of the second transistor; A potential control circuit for controlling a substrate potential of the first transistor based on the potential is provided. Therefore, by providing a potential generation circuit including a transistor and a resistor element connected in series between a power supply potential line and a reference potential line and a potential control circuit for each semiconductor chip, A semiconductor device capable of efficiently detecting the variation in the gate length Lsi of the semiconductor device and controlling the substrate potential of the transistor on the semiconductor chip, that is, formed under the same process conditions, based on the detection result. .
[0055]
In yet another semiconductor device according to the present invention, the semiconductor device includes a plurality of first transistors formed on a semiconductor substrate, each having a gate length shorter than a gate length of the first transistor. A delay circuit that includes a plurality of inverters connected in series and includes a second transistor, delays the first clock signal and outputs a second clock signal, and a first clock signal of the second clock signal If the delay time is longer than a predetermined time, the threshold voltage of the first transistor is lowered, and the delay time of the second clock signal with respect to the first clock signal is shorter than the predetermined time. In that case, a potential control circuit for controlling the substrate potential so as to increase the threshold voltage of the first transistor is provided. Therefore, by providing a delay circuit including a second transistor having a gate length shorter than the gate length of the first transistor for each semiconductor chip and a potential control circuit, the gate of the transistor is provided for each semiconductor chip. A semiconductor device capable of efficiently detecting variations in the length Lsi and controlling the substrate potential of a transistor on a semiconductor chip, that is, a transistor formed under the same process conditions, based on the detection result, can be realized.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a main part of a semiconductor device according to a first embodiment of the present invention;
FIG. 2 is a circuit diagram showing a configuration of an Lsi variation detection circuit shown in FIG.
FIG. 3 is a waveform diagram showing an input signal CLK and output signals A and B of the Lsi variation detection circuit shown in FIG.
FIG. 4 is a circuit diagram illustrating an example of a comparison circuit illustrated in FIG. 1;
FIG. 5 is a cross-sectional view showing a structure of a MOS transistor.
FIG. 6 is a diagram illustrating a relationship between a shallow potential and a deep potential of a substrate potential of a MOS transistor.
FIG. 7 is a block diagram showing a main part of a semiconductor device according to a second embodiment of the present invention;
FIG. 8 is a circuit diagram illustrating a configuration of an Lsi variation detection circuit illustrated in FIG. 7;
FIG. 9 is a circuit diagram showing a configuration of an Lsi variation detection circuit shown in FIG. 7;
FIG. 10 is a block diagram showing a main part of a semiconductor device according to a third embodiment of the present invention.
FIG. 11 is a circuit diagram showing a configuration of an Lsi variation detection circuit shown in FIG.
12 is a waveform chart showing input signals TE and CLK and output signals Z1, Z2 and Z3 of the Lsi variation detecting circuit shown in FIG.
[Explanation of symbols]
1, 31, 32, 51 Lsi fluctuation detection circuit, 2 comparison circuit, 3, 33, 52 potential control circuit, 4, 5 delay circuit, 6-13, 37, 42, 43, 54-61 inverter, 14, 62, 63 input terminals, 15, 16, 38, 44, 64 output terminals, 21 p-type substrate, 22, 23 n ⁺ Region, 24, 29 insulating film, 25, 30 gate electrode, 26 n-type substrate, 27, 28 p ⁺ Mold region, 34, 35, 39, 40, 53 N-channel MOS transistor, 36, 41 resistance element.

Claims

A semiconductor device comprising a plurality of first transistors formed on a semiconductor substrate,
A first delay circuit for delaying a clock signal, including a plurality of inverters connected in series each including a second transistor having a gate length shorter than the gate length of the first transistor;
A second delay circuit for delaying the clock signal, the inverter including a plurality of inverters connected in series each including a third transistor having a gate length longer than the gate length of the first transistor, and A semiconductor device comprising: a control circuit that compares phases of output clock signals of first and second delay circuits and controls a substrate potential of the first transistor based on a comparison result.

The control circuit includes:
A comparison circuit that outputs a first signal when the phases of the output clock signals of the first and second delay circuits match, and outputs a second signal when the phases of the output clock signals are different; When the output clock signal of the first delay circuit is at a first logic level when the second signal is output from the circuit, the threshold voltage of the first transistor is reduced, 2. The potential control circuit according to claim 1, further comprising a potential control circuit that controls the substrate potential so as to increase a threshold voltage of the first transistor when an output clock signal of one delay circuit is at a second logic level. Semiconductor device.

A semiconductor device comprising a plurality of first transistors formed on a semiconductor substrate,
And a resistor connected in series between the power supply potential line and the reference potential line, the gate of the second transistor being connected to its drain, A semiconductor device, comprising: a potential generation circuit that outputs a potential according to a gate length; and a potential control circuit that controls a substrate potential of the first transistor based on an output potential of the potential generation circuit.

The second transistor has a gate length shorter than the gate length of the first transistor,
When the output potential of the potential generation circuit is lower than a predetermined first potential, the potential control circuit controls the substrate potential so as to lower a threshold voltage of the first transistor. The semiconductor device according to claim 3.

The second transistor has a gate length longer than the gate length of the first transistor,
The potential control circuit controls the substrate potential to increase a threshold voltage of the first transistor when an output potential of the potential generation circuit is higher than a second predetermined potential. The semiconductor device according to claim 3.

A semiconductor device comprising a plurality of first transistors formed on a semiconductor substrate,
Includes a plurality of inverters connected in series each including a second transistor having a gate length shorter than the gate length of the first transistor, and outputs a second clock signal by delaying the first clock signal. A delay circuit, wherein when a delay time of the second clock signal with respect to the first clock signal is longer than a predetermined time, a threshold voltage of the first transistor is reduced, and the second clock A potential control circuit for controlling the substrate potential so as to increase a threshold voltage of the first transistor when a delay time of the signal with respect to the first clock signal is shorter than a predetermined time; apparatus.

7. The semiconductor according to claim 6, further comprising a switching element having an input terminal receiving the first clock signal, an output terminal connected to a first-stage inverter of the delay circuit, and conducting in response to a test signal. apparatus.