【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、半導体集積回路における積層配線に有効な技術に関するものである。
【０００２】
【従来の技術】
近年、半導体集積回路装置においては、その構成要素の微細化が進み、金属配線の断面積が減少して電流密度が増加し、この電流密度の増加のために、例えば、アルミニウム配線中のＡｌ原子が電子の流れる方向へ流され、それによってボイドが成長して抵抗が上昇し、不良に至るというエレクトロマイグレーションが問題となっている。
【０００３】
この問題を解決するために、アルミニウム配線の密着性を保持するための密着層、あるいは反射防止膜として、アルミニウム配線側に０．５ｎｍ〜５ｎｍ厚さのＴｉを配したＴｉ／ＴｉＮの構造を用いるものが開示されている（例えば、特許文献１参照）。
【０００４】
【特許文献１】
特開平１１−１８６２６３号公報（第４頁−第５頁、図１）
【０００５】
【発明が解決しようとする課題】
半導体装置は、一般的に、多層配線構造を有しており、種々の成膜・積層工程、熱処理（ｂａｋｅ）工程を経て製造される。この製造工程において、多層配線には幾度もの膜応力や熱応力・膨張が加えられて配線に欠損等の欠陥が発生しやすい環境にある。配線の欠損は製品の信頼性に重大な影響を及ぼすため、その抑制が必要不可欠となっている。
【０００６】
そこで、欠損対策のために成膜時の応力や成膜温度の低減、熱処理の軽減を行っているが、上記のような従来の密着層、反射層の構造では配線欠損を抑制するのが困難であるという問題がある。
【０００７】
また、最上層配線層で外部端子と接続するための接続パッドを形成するが、この接続パッドにプローブ針を押し付けて半導体装置としての電気特性・動作特性を確認するための試験を行う。この試験の際に、プローブ針の針圧で接続パッド部の配線層が大きく抉れてしまうという問題がある。
【０００８】
本発明は上記のような問題を解決することを目的とし、上記従来の製造プロセスを大きく変更することなく、配線欠損を抑制し、接続パッド抉れを抑制することができ、歩留まりの向上が図れる半導体装置を提供するものである。
【０００９】
【課題を解決するための手段】
本発明に係る半導体装置は、半導体基板上に形成された層間絶縁膜と、この層間絶縁膜上に積層され、上記層間絶縁膜により絶縁された導電体層と、上記層間絶縁膜と上記導電体層下部との間に成膜されたバリアメタルと、上記導電体層上部に成膜された反射防止膜とを備え、上記バリアメタル及び反射防止膜の少なくとも一方の上記導電体層と接する側にチタン膜が形成され、このチタン膜の総合膜厚が上記導電体層膜厚の３％以上、１５％以下であるものである。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態を図に基づいて説明する。
実施の形態１．
図１は、本発明に係る半導体装置の実施の形態１を示す断面図である。
同図に示したように、本実施の形態における半導体装置は、半導体基板上に積層した配線（導電体層）間を絶縁するシリコン酸化膜等からなる層間絶縁膜１と、Ｃｕを添加物として含む１００ｎｍ〜８００ｎｍ厚さのアルミニウム（ＡｌＣｕ）からなる導電体層２と、層間絶縁膜１上に成膜した１０ｎｍ厚さのＴｉＮ（下層）３ａ及びＴｉ（上層）３ｂの２層構造からなるバリア層３と、導電体層２上に成膜されたＴｉ４ａ及び６０ｎｍ厚さのＴｉＮ４ｂからなる反射防止膜４と、反射防止膜４上にシリコン酸化膜からなる層間絶縁膜５，６を備えている。導電体層２はＴｉ３ｂ上に形成され、Ａｌ−Ｔｉ−Ｃｕ合金層２ｂ、Ａｌ−Ｃｕ相ａ、Ａｌ−Ｔｉ−Ｃｕ合金層２ｂで構成されている。Ａｌ−Ｃｕ層２ａは、Ｔｉ３ｂ、Ｔｉ４ａと接する部分が合金化されている。また、Ｔｉ３ｂ，４ａを合わせた膜厚は、導電体層２の厚さの３％〜１５％となるように成膜されている。
【００１１】
図１の構造の製造プロセスにおいては、まず、層間絶縁膜１上に１０ｎｍ厚さのＴｉＮ（下層）３ａ及び所定の厚さのＴｉ（上層）３ｂを成膜して２層構造からなるバリアメタル３を形成する。層間絶縁膜１の成膜方法はＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、スパッタ法等、特に限定されるものではない。
【００１２】
次に、Ｃｕを含むＡｌＣｕ膜を１００ｎｍ〜８００ｎｍ厚さ成膜し、導電体層２を形成する。導電体層２の成膜方法はＣＶＤ法、スパッタ法、蒸着法等、特に限定されるものではない。
【００１３】
次に、導電体層２上に、所定の膜厚のＴｉ４ａ及びＴｉＮ４ｂを成膜して、反射防止膜４を形成する。反射防止膜４は、リソグラフィー工程におけるプロセスマージンが確保できればよく、材料、成膜方法は特に限定されるものではなく、例えば、成膜方法としてスパッタ法等を採用することができる。
【００１４】
次に、反射防止膜４上にフォトレジスト等でマスクを形成し、塩素系等のエッチングガスを用いて異方性エッチングを施して、反射防止膜４、導電体層２及びバリアメタル３のパターニングを行い配線を形成する。
【００１５】
次に、層間絶縁膜５を形成する。層間絶縁膜５は、シリコン酸化膜、シリコン窒化膜、フッ素含有シリコン酸化膜、ＳＯＧ（Ｓｐｉｎ ｏｎ Ｇｌａｓｓ）、ｌｏｗ−ｋ膜等特に限定されるものではなく、例えば、シリコン酸化膜を配線間埋込み性のよいＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）法によって埋め込む。この後、エッチバック法やＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）で平坦化を行ってもよいが、図１では平坦化を行っていない場合を示している。
【００１６】
さらに、シランガス（ＳｉＨ４）と酸素（Ｏ２）の混合ガスを用いたＣＶＤ法でシリコン酸化膜からなる層間絶縁膜６を成膜する。
【００１７】
本実施の形態においては、バリアメタル３及び反射防止膜４の導電体層２と接する側にＴｉ３ｂ，４ａを成膜し、その合計膜厚を導電体層２膜厚の３％以上、１５％以下としているので、後述の実施の形態２ないし４で具体的に示すように、導電体層２をパターニングして得られる配線に、製造プロセス時の熱等によって欠損が発生するのを抑制することができるとともに、半導体装置としての特性を損なわないようにすることができる。
【００１８】
実施の形態２．
上記実施の形態１に示した製造のフローに従って半導体装置を作製し、作製した半導体装置における配線の欠損の有無を観察した。
【００１９】
まず、層間絶縁膜１上に、バリアメタル３として、ＴｉＮ３ａを１０ｎｍ、Ｔｉ３ｂを１０ｎｍスパッタ法によって成膜した。次に、導電体層２にＣｕ（銅）を添加したＡｌＣｕを用い、スパッタ法により成膜温度（半導体基板温度）３００℃で２５０ｎｍ成膜した。さらに、スパッタ法によってＴｉ４ａを２．５ｎｍ成膜した後、続いてＴｉＮ４ｂを６０ｎｍ成膜した。
【００２０】
その後、フォトレジストでマスクを形成し、塩素系等のエッチングガスを用いて異方性エッチングを施して、反射防止膜４、導電層２及びバリア層３のパターニングを行い配線を形成した。
【００２１】
次に、ＨＤＰ法で、配線間を埋め込むシリコン酸化膜からなる層間絶縁膜５を成膜し、さらに、シランガス（ＳｉＨ４）と酸素（Ｏ２）の混合ガスを用いたＣＶＤ法でシリコン酸化膜からなる層間絶縁膜６を成膜した。
【００２２】
その後、層間絶縁膜６を成膜した後に施される実プロセスフローの熱処理（水素（Ｈ２）雰囲気中で４００℃、１００分間保持）を施した後、配線上層の層間絶縁膜６、５を除膜し、ＡｌＣｕ配線の欠損の有無を観察した。
【００２３】
観察は、０．１５μｍ〜１０μｍの間の種々の線幅の配線について実施し、欠損がないことが確認された。
【００２４】
以上のように、導電体層２の厚さ２５０ｎｍに対して、Ｔｉ３ｂを１０ｎｍ（導電体層の厚さの４％）成膜することによって、ＡｌＣｕ配線の欠損が生じないようにすることができた。
【００２５】
実施の形態３．
上記実施の形態１の製造フローと同様にして、バリアメタル３のＴｉ３ｂの厚さを２０ｎｍ、１５ｎｍ、５ｎｍ、２．５ｎｍ、０ｎｍとし、その他は実施の形態２と同じにしたものを作製（Ｔｉ４ａの膜厚２．５ｎｍ）し、実施の形態２と同様に、水素（Ｈ２）雰囲気中で４００℃、１００分間保持した後、配線上層の層間絶縁膜６，５を除膜し、ＡｌＣｕ配線の欠損の有無を実施の形態２と同様に、０．１５μｍ〜１０μｍの間の種々の線幅の配線について観察した。
【００２６】
観察結果、Ｔｉ３ｂの厚さが２０ｎｍ、１５ｎｍ、５ｎｍのものについては欠損がないことが確認されたが、Ｔｉ３ｂの厚さが２．５ｎｍ、０ｎｍのものについては、線幅が０．２２μｍと０．３μｍの配線において、配線１ｍｍ長さ当り０．０２μｍ以上の欠損が確認され、その欠損の個数は、Ｔｉ３ｂの厚さが２．５ｎｍでは１８個存在する場合と１６個存在する場合があり、Ｔｉ３ｂの厚さが０ｎｍでは２２個存在する場合と１１個存在する場合があった。
【００２７】
以上のように、導電体層２の厚さ２５０ｎｍに対して、Ｔｉ３ｂ＋Ｔｉ４ａの厚さを導電体層２の厚さの８．１％、６．１％、３％とすることによって、ＡｌＣｕ配線の欠損が生じないようにすることができたが、Ｔｉ３ｂ＋Ｔｉ４ａの厚さを導電体層２の厚さの２％、１％とした場合にはＡｌＣｕ配線の欠損が生じないようにすることができなかった。
【００２８】
また、Ｔｉ３ｂの厚さが１０ｎｍと２０ｎｍの場合について、サンプルの断面観察を行ったところ、Ｔｉ３ｂとＡｌＣｕからなる導電体層２との間に、それぞれ７０ｎｍ、１００ｎｍ程度の厚さのＴｉ−Ａｌの合金層が形成されていた。配線欠損の抑制効果は、このＴｉ−Ａｌの合金層が膜応力や熱応力によるＡｌ原子・結晶粒子の移動を抑制することによって生じるものと推察される。
【００２９】
なお、上記実施の形態１ないし３において、導電体層２としてＣｕを含有するアルミニウムを用いる例を示したが、導電体層２の材料としてはＴｉ３ｂと反応して合金層を形成するものであればよく、例えば、モリブデン（Ｍｏ）、タングステン（Ｗ）、タンタル（Ｔａ）等を用いても同様の効果が得られる。
【００３０】
実際の半導体装置の動作特性を考慮した場合、配線抵抗が重要となる。比較的抵抗の大きなＴｉ−Ａｌ合金層の生成は、配線である導電体層２の抵抗上昇の原因となる。抵抗の上昇は半導体装置回路のＲＣ遅延を引き起こすため、実デバイスにおいては２５％の抵抗上昇までしか設計上許容されない。
【００３１】
図２は、Ｃｕ添加ＡｌＣｕ配線の膜厚（導電体層２）に対する、Ｔｉ３ｂ，４ａ総膜厚の割合と配線抵抗増加割合との関係を示す図であり、図３は、配線欠損の発生個数及びＲＣ遅延のＴｉ３ｂ，４ａ膜厚依存性を示す図である。
【００３２】
図２より、配線抵抗増加割合を２５％以下にするためには、Ｔｉ３ｂ，４ａ膜厚をＡｌＣｕ配線の膜厚（導電体層２）の１５％以下にすることが必要になることが分かる。
【００３３】
また、図３より、欠損が発生しないＴｉ膜厚割合（導電体層２に対するＴｉ膜厚の割合）は３％以上であり、Ｔｉ膜厚割合が１５％以下であればＲＣ遅延時間比（Ｔｉ膜厚が０の時のＲＣ遅延時間比を基準）１．２５以下にすることができることが分かる。
【００３４】
実施の形態４．
図４は、本発明に係る半導体装置の実施の形態４を示す断面図である。
上記実施の形態１ないし３は、バリアメタル３にＴｉ３ｂに設けたが、本実施の形態は、バリアメタル３にはＴｉを設けず、反射防止膜４としてＴｉ４ａを１０ｎｍ成膜し、さらに、その上にＴｉＮ４ｂを成膜したものであり、上記実施の形態１ないし３と同様の効果が得られる。
【００３５】
実施の形態５．
図５は、本発明に係る半導体装置の実施の形態５を示す断面図である。
本実施の形態は、ＡｌＣｕ配線（導電体層２）のモフォロジーの改善に関するものである。
【００３６】
上記実施の形態１ないし４では、ＡｌＣｕ配線の成膜を３００℃で行ったのに対して、本実施の形態では、ＡｌＣｕ配線の成膜を常温〜１００℃で真空成膜を行い、ＡｌＣｕ配線成膜後、１４０℃〜３２０℃でアニールするものである。真空成膜の方法は、ＣＶＤ法、スパッタ法、蒸着法等、特に限定されるものではない。
【００３７】
ＡｌＣｕ配線の成膜温度が１００℃を越えると、ＡｌＣｕのグレインサイズが大きくなり、かつ、下地のバリアメタルの結晶性の影響を受け易くなって、表面の反射率が小さくなり、光散乱量が増加する。
【００３８】
また、アニール温度は、１４０℃より低い温度ではＡｌＣｕの配向性の改善効果が殆どなく、３２０℃を越えるとＡｌＣｕのグレインサイズが大きくなり、表面状態が粗になって、表面の反射率が小さくなり、光散乱量が増加する。
【００３９】
表１は、スパッタ法によって成膜温度６５℃で成膜した後、２６０℃でアニールを３０秒間施した場合の表面モフォロジーを、スパッタ法によって成膜温度３００℃で成膜した場合の表面モフォロジーと比較したものである。表面モフォロジーの評価は、波長４３６ｎｍの単波長光反射率及び表面散乱光の定量測定によって行い、さらに、走査型電子顕微鏡（ＳＥＭ）によって表面の凹凸状態を観察した。
【００４０】
【表１】
【００４１】
表１に示したように、本実施の形態では、３００℃成膜の場合に比べて、反射率及び光散乱量が大幅に改善され、また、ＳＥＭによる表面観察結果、凹凸も、３００℃成膜の場合に比べて少ないことが確認でき、表面モフォロジーが大きく改善されることが分かった。
【００４２】
上記のように、表面モフォロジーが改善されるのは、ＡｌＣｕ膜の成膜を低温で行うことによって、ＡｌＣｕのグレインサイズが小さくなり、かつ、下地のバリアメタルの結晶性の影響を受けにくくなったためである。
【００４３】
また、成膜後に高温でアニールを行うことによって、ＡｌＣｕ膜の結晶性（配向性、グレインサイズ）が改善され、配線の信頼性を確保することができる。
【００４４】
なお、本実施の形態においては、ＡｌＣｕ膜の成膜条件以外の構成、成膜条件、エッチング法等の条件は上記実施の形態１及び２と同一条件としており、実施の形態２と同様、ＡｌＣｕ配線の欠損状態を確認した結果、欠損が発生していないことが確認できた。
【００４５】
実施の形態６．
図６は、本発明に係る半導体装置の実施の形態６を示す断面図である。
本実施の形態は、ＡｌＣｕ配線（導電体層２）のモフォロジーの改善に関するものである。
【００４６】
上記実施の形態１ないし５では、バリアメタルがＴｉ／ＴｉＮの２層構造であったのに対して、本実施の形態では、バリアメタルのＴｉＮ層の成膜を省略し、Ｔｉ３ｂ単層としたものであり、バリアメタルの構造以外の構造、成膜条件膜厚、エッチング条件等は上記実施の形態１及び２と同様とした。
【００４７】
表２は、バリアメタルのＴｉＮ層の成膜を省略した場合の表面モフォロジーを、バリアメタルのＴｉＮ層を１０ｎｍ成膜した場合の表面モフォロジーと比較したものである。表面モフォロジーの評価は、波長４３６ｎｍの単波長光反射率及び表面散乱光の定量測定によって行い、さらに、走査型電子顕微鏡（ＳＥＭ）によって表面の凹凸状態を観察した。
【００４８】
【表２】
【００４９】
表２に示したように、本実施の形態では、バリアメタルのＴｉＮ層を１０ｎｍ成膜した場合に比べて、反射率及び光散乱量が大幅に改善され、また、ＳＥＭによる表面観察結果、凹凸も、ＴｉＮ層を成膜した場合に比べて少ないことが確認でき、表面モフォロジーが大きく改善されることが分かった。
【００５０】
さらに、ＡｌＣｕ膜の配向性を調べた結果、ＴｉＮ層を成膜した場合に比べて、ＴｉＮ層を成膜しなかった場合には（１１１）方向に強く配向していることが分かった。ＴｉＮ層を成膜した場合には、ＴｉＮ層の結晶性の影響を受けて、ＡｌＣｕが種々の方向に配向性をもって成長するのに対して、ＴｉＮ層を成膜した場合には、Ｔｉの結晶性の影響を受けて（１１１）方向に配向し、その結果から、表面モフォロジーが改善される。
【００５１】
上記のように、ＡｌＣｕ膜の配向性が改善されることによって、表面モフォロジーが改善されるとともに、配線のエレクトロマイグレーションに対する耐性が改善される。
【００５２】
実施の形態７．
図７は、本発明に係る半導体装置の実施の形態７を示す断面図であり、導電体層２からなるパッド部に金からなるボンディングワイヤー７がワイヤーボンディングされ、ワイヤー７のボール部７ａのパッド部側にはＡｕ−Ａｌ合金層７ｂが形成されている。バリアメタル３は、ＴｉＮ３ａ／Ｔｉ３ｂの２層構造になっており、パッド部の下部にはＡｌ−Ｔｉ−Ｃｕからなる硬い合金層２ａが形成されている。
【００５３】
図７に示した半導体装置は、まず、層間絶縁膜１上に、バリアメタル３として、ＴｉＮ３ａを２０ｎｍ、Ｔｉ３ｂを５０ｎｍスパッタ法によって成膜した。次に、導電体層２にＣｕ（銅）を添加したＡｌＣｕを用い、真空成膜により６００ｎｍ成膜した。さらに、スパッタ法によってＴｉ４ａを２．５ｎｍ成膜した後、続いてＴｉＮ４ｂを３０ｎｍ成膜した。
【００５４】
その後、フォトレジストでマスクを形成し、塩素系等のエッチングガスを用いて異方性エッチングを施して、反射防止膜４、導電層２及びバリア層３のパターニングを行い最上層配線を形成した。
【００５５】
次に、プラズマ雰囲気中でシランガス（ＳｉＨ４）とアンモニア（ＮＨ３）の混合ガスを用いてシリコン酸化膜（ＳｉＮ）からなる層間絶縁膜６を８００ｎｍ成膜した。層間絶縁膜６は、耐湿性が確保されるものであればよく、成膜方法、材料は特に限定されるものではない。
【００５６】
その後、層間絶縁膜６上にポリイミド等の材料でマスクを形成し、ＣＦ系ガス等を用いてプラズマ雰囲気中でエッチングを行い、パッド部の開口を行った。この時、適度なオーバーエッチングを施して反射防止膜４が除去され導電体層２が露出した状態にする。
【００５７】
次に、Ｈ２雰囲気中で４００℃のアニールを施す。このアニールによって、ＡｌＣｕからなるパッド部とＴｉ３ｂとの間にＡｌ−Ｔｉ−Ｃｕ合金層２ａが形成される。アニールは、半導体装置の所望のトランジスタ特性を得るためや、耐湿性確保のために行うものである。
【００５８】
アニールの後、ワイヤー７先端を溶融してボール部７ａを形成し、ボール部７ａをパッド部に押し付けてワイヤーボンディングした。また、ワイヤーボンディングによって、ボール部７ａとパッド部との間にＡｕ−Ａｌの合金層７ｂが形成されてボール部７ａとパッド部との密着接合が確保される。
【００５９】
パッド部開口後は、ワイヤーボンディングが行われるまでに、種々の特性確認試験が行われ、パッド部には２〜８回程度のプローブ針当てが行われ、パッド部のＡｌは抉り取られて、図８に示すようにボール部７ａの下にあるべきＡｌＣｕがなくなってしまうことがあるが、本実施の形態においては、図７に示したように、Ａｌ−Ｔｉ−Ｃｕからなる硬い合金層２ａが形成されているので、ボール部７ａがボンディングされる箇所のＡｌＣｕが抉り取られることなく残留し、ボール部７ａとパッド部との密着、接合が確保され、歩留まり及び信頼性の向上を図ることができる。
【００６０】
【発明の効果】
本発明に係る半導体装置によれば、半導体基板上に形成された層間絶縁膜と、この層間絶縁膜上に積層され、上記層間絶縁膜により絶縁された導電体層と、上記層間絶縁膜と上記導電体層下部との間に成膜されたバリアメタルと、上記導電体層上部に成膜された反射防止膜とを備え、上記バリアメタル及び反射防止膜の少なくとも一方の上記導電体層と接する側にチタン膜が形成され、このチタン膜の総合膜厚が上記導電体層膜厚の３％以上、１５％以下であるので、配線欠損を抑制するとともに、接続パッド抉れをも抑制することができ、歩留まりの向上を図ることができる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の実施の形態１を示す断面図である。
【図２】導電体層に対する、Ｔｉ総膜厚の割合と配線抵抗増加割合との関係を示す図である。
【図３】配線欠損の発生個数及びＲＣ遅延のＴｉ膜厚依存性を示す図である。
【図４】本発明に係る半導体装置の実施の形態４を示す断面図である。
【図５】本発明に係る半導体装置の実施の形態５を示す断面図である。
【図６】本発明に係る半導体装置の実施の形態６を示す断面図である。
【図７】本発明に係る半導体装置の実施の形態７を示す断面図である。
【図８】実施の形態７と対比するための半導体装置の断面図である。
【符号の説明】
１，５，６ 層間絶縁膜、２ 導電体層、２ａ Ａｌ−Ｃｕ層、
２ｂ Ａｌ−Ｔｉ−Ｃｕ層、３ バリアメタル、３ａ，４ｂ ＴｉＮ、
３ｂ，４ａ Ｔｉ、７ ボンディングワイヤー、７ａ ボール部、
７ｂ Ａｕ−Ａｌ合金層。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device, and more particularly, to a technology effective for a stacked wiring in a semiconductor integrated circuit.
[0002]
[Prior art]
In recent years, in a semiconductor integrated circuit device, its components have been miniaturized, the cross-sectional area of a metal wiring has been reduced, and the current density has been increased. Is caused to flow in the direction in which electrons flow, thereby causing voids to grow, increasing resistance, and causing electromigration, which is a problem.
[0003]
In order to solve this problem, a Ti / TiN structure in which 0.5 nm to 5 nm thick Ti is provided on the aluminum wiring side is used as an adhesion layer for maintaining the adhesion of the aluminum wiring or as an antireflection film. One is disclosed (for example, see Patent Document 1).
[0004]
[Patent Document 1]
JP-A-11-186263 (pages 4 to 5, FIG. 1)
[0005]
[Problems to be solved by the invention]
2. Description of the Related Art A semiconductor device generally has a multilayer wiring structure, and is manufactured through various film forming / stacking processes and a heat treatment (baking) process. In this manufacturing process, the multilayer wiring is subjected to a number of film stresses, thermal stresses, and expansions, and is in an environment where defects such as defects are likely to occur in the wiring. Since the loss of wiring has a significant effect on the reliability of the product, it is essential to control it.
[0006]
Therefore, the stress at the time of film formation, the film formation temperature, and the heat treatment are reduced to prevent the loss, but it is difficult to suppress the wiring loss with the conventional structure of the adhesion layer and the reflection layer as described above. There is a problem that is.
[0007]
Further, a connection pad for connecting to an external terminal is formed in the uppermost wiring layer. A test for confirming electric characteristics and operation characteristics of the semiconductor device is performed by pressing a probe needle to the connection pad. At the time of this test, there is a problem that the wiring layer of the connection pad portion is greatly dented by the stylus pressure of the probe needle.
[0008]
SUMMARY OF THE INVENTION An object of the present invention is to solve the above-described problems, suppress wiring defects, suppress connection pad digging, and improve the yield without significantly changing the conventional manufacturing process. A semiconductor device is provided.
[0009]
[Means for Solving the Problems]
A semiconductor device according to the present invention includes an interlayer insulating film formed on a semiconductor substrate, a conductor layer laminated on the interlayer insulating film and insulated by the interlayer insulating film, the interlayer insulating film and the conductor A barrier metal formed between the lower layer and an antireflection film formed on the conductor layer, and at least one of the barrier metal and the antireflection film on a side in contact with the conductor layer. A titanium film is formed, and the total thickness of the titanium film is 3% or more and 15% or less of the conductor layer thickness.
[0010]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
Embodiment 1 FIG.
FIG. 1 is a sectional view showing Embodiment 1 of a semiconductor device according to the present invention.
As shown in the figure, the semiconductor device according to the present embodiment has an interlayer insulating film 1 made of a silicon oxide film or the like for insulating between wirings (conductor layers) stacked on a semiconductor substrate, and Cu as an additive. A barrier having a two-layer structure of a conductive layer 2 made of aluminum (AlCu) having a thickness of 100 nm to 800 nm and a TiN (lower layer) 3 a and a Ti (upper layer) 3 b having a thickness of 10 nm formed on the interlayer insulating film 1. A layer 3, an antireflection film 4 made of Ti4a and 60 nm thick TiN4b formed on the conductor layer 2, and interlayer insulating films 5 and 6 made of a silicon oxide film on the antireflection film 4 are provided. . The conductor layer 2 is formed on Ti3b and includes an Al-Ti-Cu alloy layer 2b, an Al-Cu phase a, and an Al-Ti-Cu alloy layer 2b. In the Al-Cu layer 2a, a portion in contact with Ti3b and Ti4a is alloyed. Further, the film thickness of the combination of Ti 3 b and 4 a is formed to be 3% to 15% of the thickness of the conductor layer 2.
[0011]
In the manufacturing process of the structure shown in FIG. 1, first, a 10 nm thick TiN (lower layer) 3a and a predetermined thickness Ti (upper layer) 3b are formed on the interlayer insulating film 1 to form a barrier metal having a two-layer structure. Form 3 The method for forming the interlayer insulating film 1 is not particularly limited, such as a CVD (Chemical Vapor Deposition) method and a sputtering method.
[0012]
Next, an AlCu film containing Cu is formed to a thickness of 100 nm to 800 nm to form the conductor layer 2. The method for forming the conductor layer 2 is not particularly limited, such as a CVD method, a sputtering method, and a vapor deposition method.
[0013]
Next, a predetermined thickness of Ti4a and TiN4b is formed on the conductor layer 2 to form an anti-reflection film 4. The antireflection film 4 is only required to secure a process margin in the lithography step, and the material and the film formation method are not particularly limited. For example, a sputtering method or the like can be adopted as the film formation method.
[0014]
Next, a mask is formed on the anti-reflection film 4 with a photoresist or the like, and anisotropic etching is performed using an etching gas such as a chlorine-based gas to pattern the anti-reflection film 4, the conductor layer 2, and the barrier metal 3. To form a wiring.
[0015]
Next, an interlayer insulating film 5 is formed. The interlayer insulating film 5 is not particularly limited to a silicon oxide film, a silicon nitride film, a fluorine-containing silicon oxide film, a SOG (Spin on Glass), a low-k film, and the like. By HDP (High Density Plasma) method. After that, planarization may be performed by an etch-back method or CMP (Chemical Mechanical Polishing), but FIG. 1 shows a case where planarization is not performed.
[0016]
Further, an interlayer insulating film 6 made of a silicon oxide film is formed by a CVD method using a mixed gas of silane gas (SiH 4 ) and oxygen (O 2 ).
[0017]
In the present embodiment, Ti3b and 4a are formed on the side of the barrier metal 3 and the antireflection film 4 which are in contact with the conductor layer 2, and the total thickness is 3% or more and 15% or more of the thickness of the conductor layer 2. Therefore, as specifically described in Embodiments 2 to 4 described below, it is possible to suppress generation of defects in wiring obtained by patterning the conductor layer 2 due to heat or the like during a manufacturing process. And the characteristics of the semiconductor device can be prevented from being impaired.
[0018]
Embodiment 2 FIG.
A semiconductor device was manufactured according to the manufacturing flow described in Embodiment 1, and the presence or absence of a wiring defect in the manufactured semiconductor device was observed.
[0019]
First, 10 nm of TiN3a and 10 nm of Ti3b were formed as a barrier metal 3 on the interlayer insulating film 1 by a sputtering method. Next, a 250 nm film was formed at a film forming temperature (semiconductor substrate temperature) of 300 ° C. by sputtering using AlCu to which Cu (copper) was added to the conductor layer 2. Further, after a Ti4a film was formed to a thickness of 2.5 nm by sputtering, a TiN4b film was formed to a thickness of 60 nm.
[0020]
Thereafter, a mask was formed with a photoresist, anisotropic etching was performed using an etching gas such as a chlorine-based gas, and the antireflection film 4, the conductive layer 2, and the barrier layer 3 were patterned to form wiring.
[0021]
Next, an interlayer insulating film 5 made of a silicon oxide film filling the wiring is formed by the HDP method, and the silicon oxide film is formed by the CVD method using a mixed gas of silane gas (SiH 4 ) and oxygen (O 2 ). Was formed.
[0022]
Then, after performing a heat treatment (holding at 400 ° C. for 100 minutes in a hydrogen (H 2 ) atmosphere) of an actual process flow performed after forming the interlayer insulating film 6, the interlayer insulating films 6 and 5 on the wiring are formed. The film was removed, and the presence or absence of defects in the AlCu wiring was observed.
[0023]
The observation was performed on wirings having various line widths between 0.15 μm and 10 μm, and it was confirmed that there were no defects.
[0024]
As described above, by forming Ti3b to a thickness of 10 nm (4% of the thickness of the conductor layer) with respect to the thickness of the conductor layer 2 of 250 nm, it is possible to prevent the AlCu wiring from being damaged. Was.
[0025]
Embodiment 3 FIG.
In the same manner as in the manufacturing flow of the first embodiment, the thickness of Ti3b of the barrier metal 3 is set to 20 nm, 15 nm, 5 nm, 2.5 nm, and 0 nm, and the other components are the same as those of the second embodiment (Ti4a). After the film was held at 400 ° C. for 100 minutes in a hydrogen (H 2 ) atmosphere in the same manner as in the second embodiment, the interlayer insulating films 6 and 5 on the wiring were removed, and the AlCu wiring was removed. In the same manner as in the second embodiment, the presence or absence of defects was observed for wirings having various line widths between 0.15 μm and 10 μm.
[0026]
As a result of the observation, it was confirmed that there was no deficiency when the thickness of Ti3b was 20 nm, 15 nm, and 5 nm, but when the thickness of Ti3b was 2.5 nm and 0 nm, the line width was 0.22 μm and 0 nm. In a 0.3 μm wiring, a defect of 0.02 μm or more per 1 mm length of the wiring was confirmed, and the number of the defect was 18 or 16 when the thickness of Ti3b was 2.5 nm. When the thickness of Ti3b was 0 nm, there were 22 cases and 11 cases.
[0027]
As described above, by setting the thickness of Ti3b + Ti4a to 8.1%, 6.1%, and 3% of the thickness of the conductor layer 2 with respect to the thickness of the conductor layer 2 of 250 nm, Defects could be prevented from occurring, but when the thickness of Ti3b + Ti4a was set to 2% and 1% of the thickness of the conductive layer 2, it was not possible to prevent the occurrence of defects in the AlCu wiring. Was.
[0028]
In addition, when the cross section of the sample was observed when the thickness of Ti3b was 10 nm and 20 nm, a Ti-Al layer having a thickness of about 70 nm and about 100 nm was placed between the conductor layer 2 made of Ti3b and AlCu. An alloy layer was formed. It is presumed that the effect of suppressing the wiring loss is caused by the Ti-Al alloy layer suppressing the movement of Al atoms and crystal grains due to film stress and thermal stress.
[0029]
In the first to third embodiments, an example in which aluminum containing Cu is used as the conductor layer 2 has been described. However, the material of the conductor layer 2 may be any material that reacts with Ti3b to form an alloy layer. The same effect can be obtained by using, for example, molybdenum (Mo), tungsten (W), tantalum (Ta), or the like.
[0030]
When considering the operating characteristics of an actual semiconductor device, wiring resistance is important. The formation of a Ti—Al alloy layer having a relatively large resistance causes an increase in the resistance of the conductor layer 2 which is a wiring. Since an increase in resistance causes an RC delay of the semiconductor device circuit, only 25% resistance increase is allowed in a real device by design.
[0031]
FIG. 2 is a graph showing the relationship between the ratio of the total film thickness of Ti3b and 4a to the film thickness of the Cu-added AlCu wiring (conductor layer 2) and the ratio of increase in wiring resistance. FIG. 4 is a diagram showing the dependency of Ti and RC delays on Ti3b and 4a film thicknesses.
[0032]
From FIG. 2, it can be seen that in order to make the wiring resistance increase ratio 25% or less, it is necessary to make the thickness of Ti3b, 4a 15% or less of the film thickness of AlCu wiring (conductor layer 2).
[0033]
Further, from FIG. 3, the ratio of the Ti film thickness at which no defects occur (the ratio of the Ti film thickness to the conductor layer 2) is 3% or more, and if the Ti film ratio is 15% or less, the RC delay time ratio (Ti It can be seen that the ratio can be 1.25 or less (based on the RC delay time ratio when the film thickness is 0).
[0034]
Embodiment 4 FIG.
FIG. 4 is a sectional view showing a semiconductor device according to a fourth embodiment of the present invention.
In the first to third embodiments, the barrier metal 3 is provided with Ti3b. However, in the present embodiment, the barrier metal 3 is not provided with Ti, and Ti4a is formed as the antireflection film 4 to have a thickness of 10 nm. Since TiN4b is formed thereon, the same effects as in the first to third embodiments can be obtained.
[0035]
Embodiment 5 FIG.
FIG. 5 is a sectional view showing Embodiment 5 of the semiconductor device according to the present invention.
This embodiment relates to improvement of morphology of AlCu wiring (conductor layer 2).
[0036]
In the first to fourth embodiments, the AlCu wiring is formed at 300 ° C., whereas in the present embodiment, the AlCu wiring is formed in a vacuum at room temperature to 100 ° C. After the film formation, annealing is performed at 140 ° C. to 320 ° C. The method of vacuum film formation is not particularly limited, such as a CVD method, a sputtering method, and a vapor deposition method.
[0037]
When the film formation temperature of the AlCu wiring exceeds 100 ° C., the grain size of AlCu increases, and the crystallinity of the underlying barrier metal becomes more susceptible, the surface reflectance decreases, and the amount of light scattering decreases. To increase.
[0038]
When the annealing temperature is lower than 140 ° C., there is almost no effect of improving the orientation of AlCu. When the annealing temperature exceeds 320 ° C., the grain size of AlCu increases, the surface state becomes rough, and the reflectance of the surface decreases. And the amount of light scattering increases.
[0039]
Table 1 shows the surface morphology when a film was formed at a film forming temperature of 65 ° C. by a sputtering method and then annealed at 260 ° C. for 30 seconds. It is a comparison. The evaluation of the surface morphology was performed by a single-wavelength light reflectance at a wavelength of 436 nm and the quantitative measurement of the surface scattered light, and the surface unevenness was observed with a scanning electron microscope (SEM).
[0040]
[Table 1]
[0041]
As shown in Table 1, in the present embodiment, the reflectivity and the amount of light scattering are significantly improved as compared with the case of forming a film at 300 ° C., and the surface observation results by SEM show that the unevenness is also 300 ° C. It was confirmed that the amount was smaller than that of the film, and it was found that the surface morphology was greatly improved.
[0042]
As described above, the surface morphology is improved because the AlCu film is formed at a low temperature, so that the grain size of AlCu is reduced and the influence of the crystallinity of the underlying barrier metal is reduced. It is.
[0043]
Further, by performing annealing at a high temperature after the film formation, the crystallinity (orientation and grain size) of the AlCu film is improved, and the reliability of the wiring can be secured.
[0044]
In the present embodiment, the conditions other than the film forming conditions for the AlCu film, such as the configuration, the film forming conditions, and the etching method, are the same as those in the first and second embodiments. As a result of checking the loss state of the wiring, it was confirmed that no loss occurred.
[0045]
Embodiment 6 FIG.
FIG. 6 is a sectional view showing a sixth embodiment of the semiconductor device according to the present invention.
This embodiment relates to improvement of morphology of AlCu wiring (conductor layer 2).
[0046]
In the first to fifth embodiments, the barrier metal has a two-layer structure of Ti / TiN, whereas in the present embodiment, the formation of the barrier metal TiN layer is omitted, and a single layer of Ti3b is formed. The structure other than the structure of the barrier metal, the film forming conditions, the film thickness, the etching conditions, and the like were the same as those in the first and second embodiments.
[0047]
Table 2 compares the surface morphology when the barrier metal TiN layer is not formed with the surface morphology when the barrier metal TiN layer is formed to a thickness of 10 nm. The evaluation of the surface morphology was performed by a single-wavelength light reflectance at a wavelength of 436 nm and the quantitative measurement of the surface scattered light, and the surface unevenness was observed with a scanning electron microscope (SEM).
[0048]
[Table 2]
[0049]
As shown in Table 2, in the present embodiment, the reflectance and the amount of light scattering are significantly improved as compared with the case where a TiN layer of a barrier metal is formed to a thickness of 10 nm. Also, it was confirmed that the surface morphology was significantly reduced as compared with the case where the TiN layer was formed, and it was found that the surface morphology was greatly improved.
[0050]
Furthermore, as a result of examining the orientation of the AlCu film, it was found that the orientation was stronger in the (111) direction when the TiN layer was not formed than when the TiN layer was formed. When a TiN layer is formed, AlCu grows with various orientations under the influence of the crystallinity of the TiN layer. On the other hand, when a TiN layer is formed, a crystal of Ti is formed. It is oriented in the (111) direction under the influence of the properties, and as a result, the surface morphology is improved.
[0051]
As described above, by improving the orientation of the AlCu film, the surface morphology is improved, and the resistance of the wiring to electromigration is improved.
[0052]
Embodiment 7 FIG.
FIG. 7 is a cross-sectional view showing a semiconductor device according to a seventh embodiment of the present invention, in which a bonding wire 7 made of gold is wire-bonded to a pad portion made of a conductor layer 2, and a pad of a ball portion 7a of the wire 7 is formed. The Au-Al alloy layer 7b is formed on the part side. The barrier metal 3 has a two-layer structure of TiN3a / Ti3b, and a hard alloy layer 2a made of Al-Ti-Cu is formed below the pad portion.
[0053]
In the semiconductor device shown in FIG. 7, first, as the barrier metal 3, a film of TiN3a of 20 nm and a film of Ti3b of 50 nm are formed on the interlayer insulating film 1 by a sputtering method. Next, a 600 nm film was formed by vacuum film formation using AlCu to which Cu (copper) was added to the conductor layer 2. Further, after a Ti4a film was formed to a thickness of 2.5 nm by sputtering, a TiN4b film was formed to a thickness of 30 nm.
[0054]
Thereafter, a mask was formed with a photoresist, and anisotropic etching was performed using an etching gas such as a chlorine-based gas to pattern the antireflection film 4, the conductive layer 2, and the barrier layer 3, thereby forming the uppermost layer wiring.
[0055]
Next, an 800 nm-thick interlayer insulating film 6 made of a silicon oxide film (SiN) was formed in a plasma atmosphere using a mixed gas of silane gas (SiH 4 ) and ammonia (NH 3 ). The interlayer insulating film 6 only needs to ensure moisture resistance, and the film forming method and material are not particularly limited.
[0056]
Thereafter, a mask was formed on the interlayer insulating film 6 using a material such as polyimide, and etching was performed in a plasma atmosphere using a CF-based gas or the like to open a pad portion. At this time, an appropriate over-etching is performed to remove the anti-reflection film 4 so that the conductor layer 2 is exposed.
[0057]
Next, annealing is performed at 400 ° C. in an H 2 atmosphere. By this annealing, an Al-Ti-Cu alloy layer 2a is formed between the pad portion made of AlCu and Ti3b. The annealing is performed to obtain desired transistor characteristics of the semiconductor device and to secure moisture resistance.
[0058]
After annealing, the tip of the wire 7 was melted to form a ball portion 7a, and the ball portion 7a was pressed against the pad portion to perform wire bonding. In addition, an Au-Al alloy layer 7b is formed between the ball portion 7a and the pad portion by wire bonding, and the close bonding between the ball portion 7a and the pad portion is ensured.
[0059]
After the opening of the pad portion, various characteristic confirmation tests are performed before wire bonding is performed, the probe portion is applied to the pad portion about 2 to 8 times, and the Al of the pad portion is cut off, As shown in FIG. 8, the AlCu that should be under the ball portion 7a may be lost, but in the present embodiment, as shown in FIG. 7, the hard alloy layer 2a made of Al—Ti—Cu Is formed, AlCu at the portion where the ball portion 7a is bonded remains without being dug out, and adhesion and bonding between the ball portion 7a and the pad portion are ensured, and the yield and reliability are improved. Can be.
[0060]
【The invention's effect】
According to the semiconductor device of the present invention, an interlayer insulating film formed on a semiconductor substrate, a conductor layer laminated on the interlayer insulating film and insulated by the interlayer insulating film, A barrier metal formed between the conductive layer and the conductive layer, and an antireflection film formed on the conductive layer, and in contact with at least one of the barrier metal and the antireflective film Side, the total thickness of the titanium film is not less than 3% and not more than 15% of the thickness of the conductor layer. Thus, the yield can be improved.
[Brief description of the drawings]
FIG. 1 is a sectional view showing Embodiment 1 of a semiconductor device according to the present invention.
FIG. 2 is a diagram showing a relationship between a ratio of a total thickness of Ti and a ratio of increase in wiring resistance to a conductor layer.
FIG. 3 is a diagram illustrating the dependency of the number of generated wiring defects and the RC delay on the Ti film thickness.
FIG. 4 is a sectional view showing a semiconductor device according to a fourth embodiment of the present invention;
FIG. 5 is a sectional view showing a semiconductor device according to a fifth embodiment of the present invention;
FIG. 6 is a sectional view showing a sixth embodiment of a semiconductor device according to the present invention;
FIG. 7 is a sectional view showing a semiconductor device according to a seventh embodiment of the present invention;
FIG. 8 is a sectional view of a semiconductor device for comparison with Embodiment 7;
[Explanation of symbols]
1, 5, 6 interlayer insulating film, 2 conductor layer, 2a Al-Cu layer,
2b Al-Ti-Cu layer, 3 barrier metal, 3a, 4b TiN,
3b, 4a Ti, 7 bonding wire, 7a ball part,
7b Au-Al alloy layer.
