JP2004235200A - Semiconductor apparatus and its manufacturing method - Google Patents
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Abstract
Description
【0001】
【発明の属する技術分野】
本発明は半導体装置及びその製造方法に関する。
【0002】
【従来の技術】
半導体集積回路の高性能化の進展により、デジタル論理回路のみならずアナログ信号処理回路又は電源供給系回路等の半導体集積回路中に大容量の静電容量素子を組み込む必要性が高まってきている。
【0003】
一般に用いられている静電容量素子としては、半導体基板中のpn接合容量を利用するもの、金属若しくは導電性多結晶シリコン等よりなる電極と結晶性半導体基板との間に膜厚が薄いシリコン酸化膜等を介在させたMOS型容量素子、又は2層の導電性多結晶シリコン膜間に膜厚が薄いシリコン酸化膜等を介在させた2層ポリシリコン型容量素子等が知られている。これらは、電極の一方又は双方として半導体基板中の不純物拡散層又は導電性の多結晶シリコン膜を用いているので電気抵抗が高く、また、半導体基板中の空乏層の厚さ又は形状が印加される電界の強度によって変化するので容量値が電圧に対して一定ではない等の問題があった。
【0004】
このような観点から、上下電極が金属膜で形成された平行平板型の金属−絶縁膜−金属(MIM)型容量素子が求められるようになった。MIM型容量素子は、トランジスタ等の半導体素子を作った後に半導体集積回路の上下配線層に配設することが容易であり、通常の多層配線プロセスに対して工程をわずかに付加することによって実現できるため、設計の自由度が大きく、製造コストが低い等のメリットが多い。
【0005】
以下、MIM型容量素子を有する従来の半導体装置について図4(a)〜(d)及び図5(a)〜(c)を参照しながら説明する。
【0006】
図4(a)に示すように、半導体基板11の上に絶縁膜12を堆積した後、該絶縁膜12の上に下部電極用の第1の金属膜13を堆積する。次に、該第1の金属膜13に対してフォトエッチングを行って容量下部電極13aを形成すると同時に、容量下部電極の第1の引き出し配線13bを形成する。
【0007】
次に、図4(b)に示すように、プラズマCVD法により、絶縁膜12の上に容量下部電極13a及び第1の引き出し配線13bを覆うように、シリコン酸化膜よりなる容量絶縁膜14を堆積した後、図4(c)に示すように、容量絶縁膜14の上にAl/Ti膜よりなる上部電極用の第2の金属膜15としてAl/Ti膜を堆積する。次に、図4(d)に示すように、フォトリソグラフィーによりレジストパターンを形成した後、該レジストパターンをマスクに第2の金属膜15に対して反応性イオンエッチング(以下、RIEという)を行って容量上部電極15aを形成する。
【0008】
次に、図5(a)に示すように、容量絶縁膜14及び容量上部電極15aの上にシリコン酸化膜よりなる層間絶縁膜16を形成した後、図5(b)に示すように、層間絶縁膜16に対してレジストパターンをマスクにエッチングを行って第1のスルーホール17a及び第2のスルーホール17bを形成する。
【0009】
次に、図5(c)に示すように、スパッタ法により、容量上部電極15a、第1の引き出し配線13b及び層間絶縁膜16の上に、アルミニウム合金膜よりなる第3の金属膜を堆積した後、該第3の金属膜をRIEによりパターニングして容量上部電極15aの第2の引き出し配線18a及び第1の引き出し配線13bと接続する第3の引き出し配線18bを形成する。このようにすると、MIM型容量素子を有する従来の半導体装置が完成する(例えば特許文献1)。
【0010】
【特許文献1】
特開平8−306862号公報(第5−6頁、図1、図2)
【0011】
【発明が解決しようとする課題】
ところで、従来の半導体装置の製造方法においては、容量下部電極13aを形成した後に容量上部電極用の第2の金属膜15を堆積するため、第2の金属膜15に対してRIEを行った際に、容量下部電極13a及び第1の引き出し配線13bの側方に容量の絶縁膜14を介して第2の金属膜15の膜残りが生じる。その結果、容量下部電極13aと容量上部電極15aとの間に寄生容量が発生するため、MIM型容量素子の容量精度が低下する。また、第1の引き出し配線13bの側方に第2の金属膜15の膜残りが生じると、第1の引き出し配線13bと隣り合う他の配線とがショートする可能性もある。
【0012】
前記に鑑み、本発明は、容量下部電極及び配線の側方に、容量上部電極となる導電膜の膜残りが発生する事態を防止することを目的とする。
【0013】
【課題を解決するための手段】
上記の目的を達成するために、本発明に係る第1の半導体装置は、基板上に形成された第1の層間絶縁膜の上に同一の工程により形成された容量下部電極及び配線と、容量下部電極の上であって該容量下部電極が形成されている領域よりも内側の領域に形成された容量絶縁膜と、容量絶縁膜の上であって該容量絶縁膜が形成されている領域よりも内側の領域に形成された容量上部電極とを備えている。
【0014】
本発明に係る第1の半導体装置によると、容量下部電極及び配線となる下層導電膜、容量絶縁膜となる絶縁膜並びに容量上部電極となる上層導電膜を堆積した後に、順次パターニングを行って容量上部電極、容量絶縁膜及び容量下部電極をそれぞれ形成することが容易になるので、容量下部電極及び配線の側方に上層導電膜の膜残りが発生する事態を防止することができる。
【0015】
本発明に係る第1の半導体装置は、容量下部電極、配線、容量絶縁膜及び容量上部電極を覆うように形成された第2の層間絶縁膜と、第2の層間絶縁膜に形成され、容量上部電極の上面と連通する第1のスルーホールと、第2の層間絶縁膜に形成され、配線の上面と連通する第2のスルーホールとを備えていてもよい。
【0016】
この場合、第1のスルーホールと第2のスルーホールとは、同一の工程により形成されてもよいし、異なる工程により形成されてもよい。
【0017】
また、本発明に係る第2の半導体装置は、基板上に形成された能動素子を覆うように形成された第1の層間絶縁膜と、第1の層間絶縁膜の上に形成された導電膜と、導電膜の上に形成された第2の層間絶縁膜と、第2の層間絶縁膜の上であって能動素子の上方に形成された容量下部電極と、容量下部電極の上であって該容量下部電極が形成されている領域よりも内側の領域に形成された容量絶縁膜と、容量絶縁膜の上であって該容量絶縁膜が形成されている領域よりも内側の領域に形成された容量上部電極とを備えている。
【0018】
本発明に係る第2の半導体装置によると、容量下部電極及び配線となる下層導電膜、容量絶縁膜となる絶縁膜並びに容量上部電極となる上層導電膜を堆積した後に、順次パターニングを行って容量上部電極、容量絶縁膜及び容量下部電極をそれぞれ形成することが容易になるので、容量下部電極及び配線の側方に上層導電膜の膜残りが発生する事態を防止することができる。また、容量素子と能動素子との間に導電膜が介在していることにより、能動素子に電圧を印加してもその電圧の影響が容量素子に及ばないため、能動素子の上方に容量素子を形成しても寄生容量等は変化しないので、容量素子の上方に容量素子を配置することが可能になる。従って、半導体装置のレイアウト上の自由度が向上するので、半導体装置の微細化が可能になる。
【0019】
本発明に係る第2の半導体装置において、容量下部電極、配線、容量絶縁膜及び容量上部電極を覆うように形成された第3の層間絶縁膜と、第3の層間絶縁膜に形成され、容量上部電極の上面と連通する第1のスルーホールと、第3の層間絶縁膜に形成され、配線の上面と連通する第2のスルーホールとを備えていてもよい。
【0020】
この場合、第1のスルーホールと第2のスルーホールとは、同一の工程により形成されてもよいし、異なる工程により形成されてもよい。
【0021】
本発明に係る第1又は第2の半導体装置が第1のスルーホール及び第2のスルーホールを備えている場合、第1のスルーホールと第2のスルーホールとは異なる工程により形成されることが好ましい。
【0022】
このようにすると、層間絶縁膜における容量上部電極の上側部分の膜厚及び配線の上側部分の膜厚に応じて適切なエッチングを行うことができるため、相対的に膜厚が薄い層間絶縁膜における容量上部電極の上側部分に対するエッチングが過度に行われて容量上部電極が膜減りする事態が防止される。従来においては容量上部電極及び容量絶縁膜に突き抜けが発生するおそれがあったが、これを防ぐことができる。また、上部電極及び配線のそれぞれのデザインルールに適した開口径でスルーホールを形成することができるので、回路設計の自由度が増加する。
【0023】
本発明に係る第1又は第2の半導体装置において、第1のスルーホールの径は第2のスルーホールの径よりも大きいことが好ましい。
【0024】
このようにすると、第1のスルーホールのアスペクト比が小さくなるので、スルーホール形成の際に容量上部電極に溜まる電子が減少して上部電極に対するダメージを抑制できると共に、第2のスルーホールの径は小さいので配線との位置ずれが生じる事態を防止することができる。
【0025】
また、上記の目的を達成するために、本発明に係る第1の半導体装置の製造方法は、基板上に形成された第1の層間絶縁膜の上に第1の導電膜を形成する工程と、第1の導電膜の上に絶縁膜を形成する工程と、絶縁膜の上に第2の導電膜を形成する工程と、第2の導電膜をパターニングして容量上部電極を形成する工程と、絶縁膜をパターニングして容量絶縁膜を形成する工程と、第1の導電膜をパターニングして容量下部電極及び配線を形成する工程とを備え、容量絶縁膜は、容量下部電極が形成される領域よりも内側の領域に形成され、容量上部電極は、容量絶縁膜が形成される領域よりも内側の領域に形成されるものである。
【0026】
本発明に係る第1の半導体装置の製造方法によると、容量下部電極及び配線となる下層導電膜、容量絶縁膜となる絶縁膜並びに容量上部電極となる上層導電膜を堆積した後に、順次パターニングを行って容量上部電極、容量絶縁膜及び容量下部電極をそれぞれ形成することが容易になるので、容量下部電極及び配線の側方に上層導電膜の膜残りが発生する事態を防止することができる。
【0027】
本発明に係る第1の半導体装置の製造方法は、容量下部電極及び配線を形成する工程よりも後に、容量下部電極、配線、容量絶縁膜及び容量上部電極を覆うように第2の層間絶縁膜を形成する工程と、第2の層間絶縁膜に容量上部電極の上面と連通する第1のスルーホールを形成する工程と、第2の層間絶縁膜に配線の上面と連通する第2のスルーホールを形成する工程とを備えていてもよい。
【0028】
この場合、第1のスルーホールと第2のスルーホールとは、同一の工程により形成されてもよいし、異なる工程により形成されてもよい。
【0029】
本発明に係る第1の半導体装置の製造方法において、第2の導電膜をパターニングする工程、絶縁膜をパターニングする工程及び第1の導電膜をパターニングする工程は、いずれもレジストパターンをマスクにして行われることが好ましい。
【0030】
このようにすると、各工程においてレジストパターンをマスクにしてパターニングする際に、該レジストパターンはすでにパターンニングされた領域を覆っているため、該パターニングされた領域にダメージを与えることを防止することができる。
【0031】
また、本発明に係る第2の半導体装置の製造方法は、基板上に形成された能動素子を覆うように第1の層間絶縁膜を形成する工程と、第1の層間絶縁膜の上に第1の導電膜を形成する工程と、第1の導電膜の上に第2の層間絶縁膜を形成する工程と、第2の層間絶縁膜の上に第2の導電膜を形成する工程と、第2の導電膜の上に絶縁膜を形成する工程と、絶縁膜の上に第3の導電膜を形成する工程と、第3の導電膜をパターニングして容量上部電極を形成する工程と、絶縁膜をパターニングして容量絶縁膜を形成する工程と、第2の導電膜をパターニングして容量下部電極及び配線を形成する工程とを備え、容量下部電極は、前記能動素子の上方に形成され、容量絶縁膜は、容量下部電極が形成される領域よりも内側の領域に形成され、容量上部電極は、容量絶縁膜が形成される領域よりも内側の領域に形成されるものである。
【0032】
本発明に係る第2の半導体装置の製造方法によると、容量下部電極及び配線となる下層導電膜、容量絶縁膜となる絶縁膜並びに容量上部電極となる上層導電膜を堆積した後に、順次パターニングを行って容量上部電極、容量絶縁膜及び容量下部電極をそれぞれ形成することが容易になるので、容量下部電極及び配線の側方に上層導電膜の膜残りが発生する事態を防止することができる。また、容量素子と能動素子との間に導電膜が介在していることにより、能動素子に電圧を印加してもその電圧の影響が容量素子に及ばないため、能動素子の上方に容量素子を形成しても寄生容量等は変化しないので、容量素子の上方に容量素子を配置することが可能になる。従って、半導体装置のレイアウト上の自由度が向上するので、半導体装置の微細化が可能になる。
【0033】
本発明に係る第2の半導体装置の製造方法は、容量下部電極及び配線を形成する工程よりも後に、容量下部電極、配線、容量絶縁膜及び容量上部電極を覆うように第3の層間絶縁膜を形成する工程と、第3の層間絶縁膜に容量上部電極の上面と連通する第1のスルーホールを形成する工程と、第3の層間絶縁膜に配線の上面と連通する第2のスルーホールを形成する工程とを備えていてもよい。
【0034】
この場合、第1のスルーホールと第2のスルーホールとは、同一の工程により形成されてもよいし、異なる工程により形成されてもよい。
【0035】
本発明に係る第2の半導体装置の製造方法において、第3の導電膜をパターニングする工程、絶縁膜をパターニングする工程及び第2の導電膜をパターニングする工程は、いずれもレジストパターンをマスクにして行われることが好ましい。
【0036】
このようにすると、各工程においてレジストパターンをマスクにしてパターニングする際、該レジストパターンはすでにパターンニングされた領域を覆っているため、該パターニングされた領域にダメージを与えることを防止することができる。
【0037】
本発明に係る第1又は第2の半導体装置の製造方法は、容量下部電極はアルミ合金を含み、容量下部電極及び配線を形成する工程の後に、容量上部電極及び容量下部電極に対して熱処理を行う工程を備えることが好ましい。
【0038】
このようにすると、下部電極及び配線となる第1の導電膜をパターニングをした後に上部電極及び下部電極に対して熱処理を行うため、下部電極をパターニングする前に熱処理が行われている場合に下部電極表面に析出する金属が原因となるパターニング後の膜残りが発生する事態を防止することができる。
【0039】
本発明に係る第1又は第2の半導体装置の製造方法において、第1のスルーホールと第2のスルーホールとは異なる工程によって形成されることが好ましい。
【0040】
このようにすると、層間絶縁膜における容量上部電極の上側部分の膜厚及び配線の上側部分の膜厚に応じて適切なエッチングを行うことができるため、相対的に膜厚が薄い層間絶縁膜における容量上部電極の上側部分に対するエッチングが過度に行われて容量上部電極が膜減りする自体が防止される。従来においては容量上部電極及び容量絶縁膜に突き抜けが発生するおそれがあったが、これを防ぐことができる。また、上部電極及び配線のそれぞれのデザインルールに適した開口径でスルーホールを形成することができるので、回路設計の自由度が増加する。
【0041】
本発明に係る第1又は第2の半導体装置の製造方法において、第1のスルーホールの径は第2のスルーホールの径よりも大きいことが好ましい。
【0042】
このようにすると、第1のスルーホールのアスペクト比が小さくなるので、スルーホール形成の際に容量上部電極に溜まる電子が減少して上部電極に対するダメージを抑制できると共に、第2のスルーホールの径は小さいので配線との位置ずれが生じる事態を防止することができる。
【0043】
【発明の実施の形態】
(第1の実施形態)
以下、本発明の第1の実施形態に係る半導体装置の製造方法について、図1(a)〜(d)及び図2(a)〜(d)を参照しながら説明する。
【0044】
図1(a)に示すように、スパッタ法により、半導体基板100上に堆積された第1の絶縁膜110の上に、Ti/TiN/AlCu/TiN/Tiよりなり、膜厚が約600nmであって容量下部電極及び配線となる第1の金属膜111を堆積した後、SiH4、N2O及びArよりなる反応ガスを用いるプラズマCVD法により、該第1の金属膜111の上にシリコン酸化膜よりなる容量用の第2の絶縁膜112を20〜100nmの厚さに堆積する。次に、スパッタ法により、第2の絶縁膜112の上に、Ti/TiN/AlCuよりなり、膜厚が約200nmであって容量上部電極となる金属膜113を堆積する。
【0045】
次に、図1(b)に示すように、フォトリソグラフィーによりレジストパターンを形成した後、該レジストパターンをマスクに第2の金属膜113に対して反応性イオンエッチング(以下、RIEという)を行って容量上部電極113aを形成する。尚、容量上部電極113aを形成した際には、該容量上部電極113aに対して熱処理は行わず、後述する容量下部電極111aを形成した後に一括して行う。
【0046】
次に、図1(c)に示すように、フォトリソグラフィーによりレジストパターンを形成した後、該レジストパターンをマスクに第2の絶縁膜112に対してRIEを行って容量絶縁膜112aを形成する。このとき、容量絶縁膜112aは、該容量絶縁膜112aが形成される領域よりも内側の領域に容量上部電極113aが収まるように形成される。このようにして、容量絶縁膜112aに対してレジストパターンをマスクにエッチングを行って容量絶縁膜112aを形成するので、そのエッチングの際には容量上部電極113aはレジストパターンに覆われるため、エッチングの際のイオン、ラジカルの影響を直接受けることがなくなってダメージを受けることがない。
【0047】
次に、図1(d)に示すように、フォトリソグラフィーによりレジストパターンを形成した後、該レジストパターンをマスクに第1の金属膜111に対してRIEを行って容量下部電極111aと容量下部電極用の第1の引き出し配線111bとを同時に形成する。このとき、容量下部電極111aは、該容量下部電極111aが形成される領域よりも内側の領域に容量絶縁膜112aが収まるように形成される。このようにして、レジストパターンをマスクに第1の金属膜111に対してエッチングを行って容量下部電極111aを形成するので、そのエッチングの際には容量絶縁膜112aはレジストパターンに覆われるため、エッチングの際のイオン、ラジカルの影響を直接受けることがなくなって下部容量絶縁膜112aがダメージを受けることがない。
【0048】
その後、水素雰囲気において、400℃で約5分間の熱処理を行って水分を蒸発させることにより、水分を起因として発生する容量上部電極113a及び容量下部電極111aの腐食を防ぐと共に、容量上部電極113a及び容量下部電極111aの上に膜を堆積した場合にかかる応力を緩和する。このように、容量下部電極111a及び第1の引き出し配線111bとなる第1の金属膜111に対してパターニングした後に容量上部電極113a及び容量下部電極111aに対して熱処理を行う。これにより、第1の金属膜111がアルミ合金よりなる場合は、容量下部電極111a及び第1の引き出し配線111bをパターニングする前に第1の金属膜111に対して熱処理が行われると、第1の金属膜の表面に析出する金属が原因となって発生するパターニング後の膜残りを防止することができる。ここで、アルミ合金とはアルミニウムと他の金属との合金のことであり、第1の金属膜111が例えばアルミニウムと銅との合金である場合には、容量下部電極111a及び第1の引き出し配線111bがパターニングされた後に熱処理が行われるので、パターニング前に第1の金属膜111に対して熱処理が行われると第1の金属膜111の表面に析出するCuが原因となって発生するエッチングの際の膜残りを防止することができる。
【0049】
このように、図1(a)〜(d)に示したように、容量下部電極111a及び第1の引き出し配線111bとなる第1の金属膜111、容量絶縁膜112aとなる第2の絶縁膜112並びに容量上部電極113aとなる第2の金属膜113を堆積した後に、順次パターニングを行って容量上部電極113a、容量絶縁膜112a並びに容量下部電極111a及び第1の引き出し配線111bとをそれぞれ形成するので、容量下部電極111a及び第1の引き出し配線111bの側方に、第2の金属膜113の膜残りが発生する事態を防止することができる。その結果、容量下部電極111aと容量上部電極113aとの間に第2の金属膜113の膜残りにより寄生容量は発生しないので、MIM型容量素子の容量精度の低下を防止することができる。また、第1の引き出し配線111bの側方に発生する膜残りが原因となって第1の引き出し配線111bとその隣合う配線とがショートする事態を防止することができる。
【0050】
次に、図2(a)に示すように、プラズマCVD法により、第1の絶縁膜110の上に、容量下部電極111a及び第1の引き出し配線111b、容量絶縁膜112a並びに容量上部電極113aを覆うように、シリコン酸化膜を例えば2000nmの厚さに堆積した後、CMP法によりシリコン酸化膜を平坦化して層間絶縁膜114を形成する。
【0051】
次に、図2(b)に示すように、フォトリソグラフィーによりレジストパターンを形成した後、該レジストパターンをマスクに層間絶縁膜114に対してRIEを行って、容量上部電極113aの上面と連通する第1のスルーホール1115aを形成する。
【0052】
次に、図2(c)に示すように、フォトリソグラフィーによりレジストパターンを形成した後、該レジストパターンをマスクに層間絶縁膜114に対してRIEを行って、第1の引き出し配線111bの上面と連通する第2のスルーホール115bを形成する。
【0053】
ところで、層間絶縁膜114における容量上部電極113aの上側部分の膜厚は、第1の引き出し配線111bの上側部分の膜厚に比べて、おおよそ容量絶縁膜112a及び容量上部電極113aの膜厚の合計分の厚さだけ薄くなる。従って、第1のスルーホール115a及び第2のスルーホール115bを同時に形成する場合は、第1のスルーホール115aを形成する際のエッチングが過度になってしまうので、容量上部電極113aが膜減りする事態が発生する。従来においては、容量上部電極113a及び容量絶縁膜112aに突き抜けが発生してMIM型容量素子の形成ができなくなる可能性もあった。
【0054】
しかしながら、本実施形態では、上記のように、第1のスルーホール115aと第2のスルーホール115bとは異なる工程で形成されるため、層間絶縁膜114における容量上部電極113a及び第1の引き出し配線111bのそれぞれの上側部分の膜厚に応じて適切なエッチングを行うことができるので、容量上部電極113aが膜減りすることを防止すると共に、MIM型容量素子の形成ができなくなることを防ぐことができる。また、容量上部電極113a及び第1の引き出し配線111bのそれぞれのデザインルールに適した開口径でスルーホールを形成することができるので、回路設計の自由度が増加する。
【0055】
また、第1のスルーホール115aは、その径が第2のスルーホール115bの径よりも大きくなるように形成される。これにより、容量上部電極113aの上面に対する第1のスルーホール115aのアスペクト比は小さくなるので、スルーホールを形成する際に容量上部電極113aに溜まる電子が減少して容量上部電極113aに対するダメージを小さくできると共に、第2のスルーホール115bの径は小さいので、第1の引き出し配線111bとの位置ずれを防止することができる。また、第1の引き出し配線111bの上面に対する第2のスルーホール115bのアスペクト比は大きくなるが、配線の性質上、電子が溜まっても第1の引き出し配線111bに与えるダメージは少ない。尚、ここでいう径とは、第1のスルーホール115a又は第2のスルーホール115bの平面形状が方形である場合には対角線の長さを示し、第1のスルーホール115a又は第2のスルーホール115bの平面形状が円形である場合には直径を示す。
【0056】
次に、図2(d)に示すように、メタルCVD法により、層間絶縁膜114、第1のスルーホール115a及び第2のスルーホール115bの上にTiN膜とW膜とを順次堆積した後、CMP法により層間絶縁膜114の上に堆積されたTiN膜及びW膜を除去すると、TiN/Wよりなる第1のコンタクト116a及び第2のコンタクト116bが形成される。次に、スパッタ法により、層間絶縁膜114、第1のコンタクト116a及び第2のコンタクト116bの上にTi/TiN/AlCu/TiN/Tiよりなり、膜厚が約800nmである金属膜を堆積する。次に、フォトリソグラフィーによりレジストパターンを形成した後、該レジストパターンをマスクに上記金属膜に対してRIEを行って第2の引き出し配線117a及び第3の引き出し配線117bを形成する。このようにすると、本発明の第1の実施形態に係るMIM型容量素子を有する半導体装置が完成する。
【0057】
(第2の実施形態)
以下、本発明の第2の実施形態に係る半導体装置の製造方法について、図3(a)〜(c)を参照しながら説明する。
【0058】
図3(a)に示すように、半導体基板200の上にリソグラフィー技術及びエッチング技術とを用いて分離201を形成する。次に、高密度プラズマCVD法により、半導体基板200及び分離201の上にシリコン酸化膜を堆積した後、CMP法により、該シリコン酸化膜を平坦化する。次に、半導体基板200の上にゲート絶縁膜とポリシリコン膜とメタルシリサイド膜とを形成した後、リソグラフィー技術及びエッチング技術を用いてゲート電極202を形成する。
【0059】
次に、図3(b)に示すように、CVD法により、半導体基板200の上に、分離201及びゲート電極202を覆うようにボロンリンガラス膜203を堆積した後、CMP法により、ボロンリンガラス膜203を平坦化する。次に、スパッタ法により、ボロンリンガラス膜203の上に全面に渡ってTi/TiN/AlCu/TiN/Tiよりなり、膜厚が約600nmである金属膜204を堆積する。このように、金属膜204をボロンリンガラス膜203の上に全面に渡って堆積することにより、半導体基板200又はゲート電極202からの電気的な影響は金属膜204によって遮断される。
【0060】
次に、第1の実施形態と同様にして、図3(c)に示すように、第1の絶縁膜210、容量下部電極211a、第1の引き出し配線211b、容量絶縁膜212a、容量上部電極213a、層間絶縁膜214、第1のコンタクト216a、第2のコンタクト216b、第2の引き出し配線217a及び第3の引き出し配線217bを形成する。このようにすると、本発明の第3の実施形態に係るMIM型容量素子を有する半導体装置が完成する。
【0061】
このように、MIM型容量素子とゲート電極202との間に金属膜204が介在していることにより、ゲート電極202に電圧を印加してもその電圧の影響がMIM型容量素子に及ばないため、ゲート電極202の上方にMIM型容量素子を形成しても寄生容量は発生しているが変化しないので、ゲート電極の上方に容量素子を配置することが可能になる。従って、半導体装置のレイアウト上の自由度が向上するため、半導体基板200の面積を有効活用できるので、半導体装置の微細化が可能になる。
【0062】
尚、上記第1の実施形態では、MIM型容量素子及び引き出し配線に寄生容量が発生することを懸念してMIM型容量素子の下方には、他のゲート電極又は引き出し配線等の能動素子を形成していなかったが、本実施形態のように、MIM型容量素子及び引き出し配線層に発生する寄生容量が一定となるように半導体装置を製造するので、ゲート電極202等の能動素子の上方にMIM型容量素子を配置することが可能になる。従って、半導体装置のレイアウト上の自由度が向上するので、半導体装置の微細化が可能になる。
【0063】
また、以上の第1及び第2の実施形態において、第1の絶縁膜110及び210はシリコン酸化膜又はシリコン酸窒化膜でもよい。また、層間絶縁膜114及び214はシリコン酸窒化膜でもよい。
【0064】
【発明の効果】
上述の通り、本発明に係る半導体装置によると、容量下部電極及び配線となる下層導電膜、容量絶縁膜となる絶縁膜並びに容量上部電極となる上層導電膜を堆積した後に、順次パターニングを行って容量上部電極、容量絶縁膜及び容量下部電極をそれぞれ形成することが容易になるので、容量下部電極及び配線の側方に上層導電膜の膜残りが発生する事態を防止することができる。
【図面の簡単な説明】
【図1】(a)〜(d)は本発明の第1の実施形態に係る半導体装置の製造方法を示す断面図である。
【図2】(a)〜(d)は本発明の第1の実施形態に係る半導体装置の製造方法を示す断面図である。
【図3】(a)〜(c)は本発明の第2の実施形態に係る半導体装置の製造方法を示す断面図である。
【図4】(a)〜(d)は従来の半導体装置の製造方法を示す断面図である。
【図5】(a)〜(c)は従来の半導体装置の製造方法を示す断面図である。
【符号の説明】
100、200 半導体基板
110、210 第1の絶縁膜
111 第1の金属膜
111a、211a 容量下部電極
111b 第1の引き出し配線
112 第2の絶縁膜
112a、212a 容量絶縁膜
113 第2の金属膜
113a、213a 容量上部電極
114、214 層間絶縁膜
115a 第1のスルーホール
115b 第2のスルーホール
116a、216a 第1のコンタクト
116b、216b 第2のコンタクト
117a、217a 第2の引き出し配線
117b、217a 第3の引き出し配線
201 分離
202 ゲート電極
203 ボロンリンガラス膜
204 金属膜[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device and a method for manufacturing the same.
[0002]
[Prior art]
2. Description of the Related Art With the advancement of the performance of semiconductor integrated circuits, there is an increasing need to incorporate large-capacity capacitive elements into semiconductor integrated circuits such as analog signal processing circuits or power supply circuits as well as digital logic circuits.
[0003]
A commonly used capacitance element utilizes a pn junction capacitance in a semiconductor substrate, and a thin silicon oxide film between an electrode made of metal or conductive polycrystalline silicon and a crystalline semiconductor substrate. A MOS capacitor having a film or the like or a two-layer polysilicon capacitor having a thin silicon oxide film or the like between two conductive polycrystalline silicon films is known. These use an impurity diffusion layer or a conductive polycrystalline silicon film in the semiconductor substrate as one or both of the electrodes, so that the electric resistance is high, and the thickness or shape of the depletion layer in the semiconductor substrate is applied. There is a problem that the capacitance value is not constant with respect to the voltage because it varies depending on the strength of the electric field.
[0004]
From such a viewpoint, a parallel plate type metal-insulating film-metal (MIM) type capacitive element in which upper and lower electrodes are formed of metal films has been demanded. The MIM-type capacitance element can be easily disposed in upper and lower wiring layers of a semiconductor integrated circuit after a semiconductor element such as a transistor is manufactured, and can be realized by adding a few steps to a normal multilayer wiring process. Therefore, there are many advantages such as a high degree of freedom in design and a low manufacturing cost.
[0005]
Hereinafter, a conventional semiconductor device having an MIM type capacitive element will be described with reference to FIGS. 4 (a) to 4 (d) and FIGS. 5 (a) to 5 (c).
[0006]
As shown in FIG. 4A, after an
[0007]
Next, as shown in FIG. 4B, a capacitive
[0008]
Next, as shown in FIG. 5A, after an interlayer
[0009]
Next, as shown in FIG. 5C, a third metal film made of an aluminum alloy film was deposited on the capacitor
[0010]
[Patent Document 1]
JP-A-8-306862 (pages 5-6, FIGS. 1 and 2)
[0011]
[Problems to be solved by the invention]
By the way, in the conventional method of manufacturing a semiconductor device, the RIE is performed on the
[0012]
In view of the above, an object of the present invention is to prevent a situation in which a film residue of a conductive film serving as a capacitor upper electrode occurs on the side of a capacitor lower electrode and a wiring.
[0013]
[Means for Solving the Problems]
In order to achieve the above object, a first semiconductor device according to the present invention includes a capacitor lower electrode and a wiring formed in the same process on a first interlayer insulating film formed on a substrate; A capacitor insulating film formed in a region above the lower electrode and inside a region where the capacitor lower electrode is formed; and a capacitor insulating film formed in a region above the capacitor insulating film and in which the capacitor insulating film is formed. And a capacitor upper electrode formed in the inner region.
[0014]
According to the first semiconductor device of the present invention, after depositing a lower conductive film serving as a capacitor lower electrode and a wiring, an insulating film serving as a capacitor insulating film, and an upper conductive film serving as a capacitor upper electrode, patterning is sequentially performed by performing patterning. Since the upper electrode, the capacitor insulating film, and the capacitor lower electrode can be easily formed, it is possible to prevent a situation in which a film residue of the upper conductive film occurs on the side of the capacitor lower electrode and the wiring.
[0015]
A first semiconductor device according to the present invention includes a second interlayer insulating film formed so as to cover a capacitor lower electrode, a wiring, a capacitor insulating film and a capacitor upper electrode, and a second interlayer insulating film formed on the second interlayer insulating film. A first through-hole communicating with the upper surface of the upper electrode and a second through-hole formed in the second interlayer insulating film and communicating with the upper surface of the wiring may be provided.
[0016]
In this case, the first through-hole and the second through-hole may be formed in the same step or may be formed in different steps.
[0017]
Further, a second semiconductor device according to the present invention includes a first interlayer insulating film formed so as to cover an active element formed on a substrate, and a conductive film formed on the first interlayer insulating film. A second interlayer insulating film formed on the conductive film, a capacitor lower electrode formed on the second interlayer insulating film and above the active element, and a capacitor lower electrode formed on the capacitor lower electrode. A capacitor insulating film formed in a region inside the region where the capacitor lower electrode is formed; and a capacitor insulating film formed in a region on the capacitor insulating film and inside the region where the capacitor insulating film is formed. And a capacitor upper electrode.
[0018]
According to the second semiconductor device of the present invention, after depositing a lower conductive film serving as a capacitor lower electrode and a wiring, an insulating film serving as a capacitor insulating film, and an upper conductive film serving as a capacitor upper electrode, patterning is sequentially performed by performing patterning. Since the upper electrode, the capacitor insulating film, and the capacitor lower electrode can be easily formed, it is possible to prevent a situation in which a film residue of the upper conductive film occurs on the side of the capacitor lower electrode and the wiring. In addition, since a conductive film is interposed between the capacitive element and the active element, even if a voltage is applied to the active element, the effect of the voltage does not reach the capacitive element. Even if it is formed, the parasitic capacitance and the like do not change, so that the capacitor can be arranged above the capacitor. Therefore, the degree of freedom in the layout of the semiconductor device is improved, so that the semiconductor device can be miniaturized.
[0019]
In the second semiconductor device according to the present invention, a third interlayer insulating film formed so as to cover the capacitor lower electrode, the wiring, the capacitor insulating film, and the capacitor upper electrode; and a capacitor formed in the third interlayer insulating film, A first through hole communicating with the upper surface of the upper electrode and a second through hole formed in the third interlayer insulating film and communicating with the upper surface of the wiring may be provided.
[0020]
In this case, the first through-hole and the second through-hole may be formed in the same step or may be formed in different steps.
[0021]
When the first or second semiconductor device according to the present invention has the first through hole and the second through hole, the first and second through holes are formed by different processes. Is preferred.
[0022]
By doing so, appropriate etching can be performed according to the film thickness of the upper portion of the capacitor upper electrode and the film thickness of the upper portion of the wiring in the interlayer insulating film. This prevents a situation in which the upper portion of the capacitor upper electrode is excessively etched and the film of the capacitor upper electrode is reduced. In the related art, there is a risk that penetration may occur in the capacitor upper electrode and the capacitor insulating film, but this can be prevented. Further, since the through hole can be formed with an opening diameter suitable for each design rule of the upper electrode and the wiring, the degree of freedom in circuit design is increased.
[0023]
In the first or second semiconductor device according to the present invention, the diameter of the first through hole is preferably larger than the diameter of the second through hole.
[0024]
By doing so, the aspect ratio of the first through hole is reduced, so that electrons accumulated in the capacitor upper electrode during formation of the through hole are reduced, and damage to the upper electrode can be suppressed, and the diameter of the second through hole can be reduced. Is small, it is possible to prevent a situation in which positional deviation from the wiring occurs.
[0025]
In order to achieve the above object, a first method for manufacturing a semiconductor device according to the present invention includes a step of forming a first conductive film on a first interlayer insulating film formed on a substrate. Forming an insulating film on the first conductive film, forming a second conductive film on the insulating film, and forming a capacitor upper electrode by patterning the second conductive film. Forming a capacitor insulating film by patterning the insulating film, and forming a capacitor lower electrode and a wiring by patterning the first conductive film, wherein the capacitor lower electrode is formed. The capacitor upper electrode is formed in a region inside the region, and the capacitor upper electrode is formed in a region inside the region where the capacitor insulating film is formed.
[0026]
According to the first method of manufacturing a semiconductor device according to the present invention, after depositing a lower conductive film serving as a capacitor lower electrode and a wiring, an insulating film serving as a capacitor insulating film, and an upper conductive film serving as a capacitor upper electrode, patterning is performed sequentially. This facilitates the formation of the capacitor upper electrode, the capacitor insulating film, and the capacitor lower electrode, respectively, so that the film remaining of the upper conductive film on the side of the capacitor lower electrode and the wiring can be prevented.
[0027]
In the first method for manufacturing a semiconductor device according to the present invention, the second interlayer insulating film is formed so as to cover the lower capacitor electrode, the wiring, the capacitor insulating film, and the upper capacitor electrode after the step of forming the lower capacitor electrode and the wiring. Forming a first through hole communicating with the upper surface of the capacitor upper electrode in the second interlayer insulating film; and forming a second through hole communicating with the upper surface of the wiring in the second interlayer insulating film. And a step of forming
[0028]
In this case, the first through-hole and the second through-hole may be formed in the same step or may be formed in different steps.
[0029]
In the first method for manufacturing a semiconductor device according to the present invention, the step of patterning the second conductive film, the step of patterning the insulating film, and the step of patterning the first conductive film are all performed using the resist pattern as a mask. It is preferably performed.
[0030]
In this manner, when patterning is performed using the resist pattern as a mask in each step, the resist pattern covers the already-patterned region, thereby preventing the patterned region from being damaged. it can.
[0031]
In a second method of manufacturing a semiconductor device according to the present invention, a step of forming a first interlayer insulating film so as to cover an active element formed on a substrate; and a step of forming a first interlayer insulating film on the first interlayer insulating film. Forming a first conductive film, forming a second interlayer insulating film on the first conductive film, forming a second conductive film on the second interlayer insulating film, Forming an insulating film on the second conductive film, forming a third conductive film on the insulating film, patterning the third conductive film to form a capacitor upper electrode; Patterning an insulating film to form a capacitive insulating film; and patterning a second conductive film to form a capacitive lower electrode and a wiring, wherein the capacitive lower electrode is formed above the active element. The capacitor insulating film is formed in a region inside the region where the capacitor lower electrode is formed, and Department electrode is to be formed in a region inside the region the capacitor insulating film is formed.
[0032]
According to the second method of manufacturing a semiconductor device according to the present invention, after depositing a lower conductive film serving as a capacitor lower electrode and a wiring, an insulating film serving as a capacitor insulating film, and an upper conductive film serving as a capacitor upper electrode, patterning is performed sequentially. This facilitates the formation of the capacitor upper electrode, the capacitor insulating film, and the capacitor lower electrode, respectively, so that the film remaining of the upper conductive film on the side of the capacitor lower electrode and the wiring can be prevented. In addition, since a conductive film is interposed between the capacitive element and the active element, even if a voltage is applied to the active element, the effect of the voltage does not reach the capacitive element. Even if it is formed, the parasitic capacitance and the like do not change, so that the capacitor can be arranged above the capacitor. Therefore, the degree of freedom in the layout of the semiconductor device is improved, so that the semiconductor device can be miniaturized.
[0033]
In the second method for manufacturing a semiconductor device according to the present invention, the third interlayer insulating film is formed so as to cover the lower capacitor electrode, the wiring, the capacitor insulating film, and the upper capacitor electrode after the step of forming the lower capacitor electrode and the wiring. Forming a first through hole communicating with the upper surface of the capacitor upper electrode in the third interlayer insulating film; and forming a second through hole communicating with the upper surface of the wiring in the third interlayer insulating film. And a step of forming
[0034]
In this case, the first through-hole and the second through-hole may be formed in the same step or may be formed in different steps.
[0035]
In the second method for manufacturing a semiconductor device according to the present invention, the step of patterning the third conductive film, the step of patterning the insulating film, and the step of patterning the second conductive film all use the resist pattern as a mask. It is preferably performed.
[0036]
In this manner, when patterning is performed using the resist pattern as a mask in each step, the resist pattern covers the already-patterned region, so that damage to the patterned region can be prevented. .
[0037]
In the first or second method for manufacturing a semiconductor device according to the present invention, the capacitor lower electrode includes an aluminum alloy, and after the step of forming the capacitor lower electrode and the wiring, heat treatment is performed on the capacitor upper electrode and the capacitor lower electrode. Preferably, the method includes a step of performing the step.
[0038]
With this configuration, since the heat treatment is performed on the upper electrode and the lower electrode after patterning the lower electrode and the first conductive film to be the wiring, the lower heat treatment is performed before the lower electrode is patterned. It is possible to prevent a situation in which a film residue after patterning due to a metal deposited on the electrode surface occurs.
[0039]
In the first or second method for manufacturing a semiconductor device according to the present invention, it is preferable that the first through-hole and the second through-hole are formed by different processes.
[0040]
By doing so, appropriate etching can be performed according to the film thickness of the upper portion of the capacitor upper electrode and the film thickness of the upper portion of the wiring in the interlayer insulating film. Excessive etching of the upper portion of the capacitor upper electrode is prevented, and the film of the capacitor upper electrode is reduced. In the related art, there is a risk that penetration may occur in the capacitor upper electrode and the capacitor insulating film, but this can be prevented. Further, since the through hole can be formed with an opening diameter suitable for each design rule of the upper electrode and the wiring, the degree of freedom in circuit design is increased.
[0041]
In the first or second method for manufacturing a semiconductor device according to the present invention, the diameter of the first through hole is preferably larger than the diameter of the second through hole.
[0042]
With this configuration, the aspect ratio of the first through hole is reduced, so that electrons accumulated in the capacitor upper electrode during the formation of the through hole are reduced, so that damage to the upper electrode can be suppressed and the diameter of the second through hole can be reduced. Is small, it is possible to prevent a situation in which a positional deviation from the wiring occurs.
[0043]
BEST MODE FOR CARRYING OUT THE INVENTION
(1st Embodiment)
Hereinafter, a method for manufacturing a semiconductor device according to the first embodiment of the present invention will be described with reference to FIGS. 1 (a) to 1 (d) and 2 (a) to 2 (d).
[0044]
As shown in FIG. 1A, on a first
[0045]
Next, as shown in FIG. 1B, after forming a resist pattern by photolithography, reactive ion etching (hereinafter, referred to as RIE) is performed on the
[0046]
Next, as shown in FIG. 1C, after forming a resist pattern by photolithography, RIE is performed on the second
[0047]
Next, as shown in FIG. 1D, after forming a resist pattern by photolithography, RIE is performed on the
[0048]
Thereafter, in a hydrogen atmosphere, a heat treatment is performed at 400 ° C. for about 5 minutes to evaporate moisture, thereby preventing corrosion of the capacitor
[0049]
As described above, as shown in FIGS. 1A to 1D, the
[0050]
Next, as shown in FIG. 2A, a capacitor
[0051]
Next, as shown in FIG. 2B, after forming a resist pattern by photolithography, RIE is performed on the
[0052]
Next, as shown in FIG. 2C, after forming a resist pattern by photolithography, RIE is performed on the
[0053]
Incidentally, the film thickness of the upper portion of the capacitor
[0054]
However, in the present embodiment, as described above, since the first through
[0055]
The first through
[0056]
Next, as shown in FIG. 2D, after a TiN film and a W film are sequentially deposited on the
[0057]
(Second embodiment)
Hereinafter, a method for manufacturing a semiconductor device according to the second embodiment of the present invention will be described with reference to FIGS.
[0058]
As shown in FIG. 3A, a
[0059]
Next, as shown in FIG. 3B, a boron
[0060]
Next, similarly to the first embodiment, as shown in FIG. 3C, the first insulating
[0061]
Since the
[0062]
In the first embodiment, an active element such as another gate electrode or a lead-out line is formed below the MIM-type capacitance element because of concern that parasitic capacitance may occur in the MIM-type capacitance element and the lead-out line. However, since the semiconductor device is manufactured such that the MIM-type capacitance element and the parasitic capacitance generated in the lead-out wiring layer are constant as in this embodiment, the MIM-type capacitance element and the MIM-type capacitor are disposed above the active element such as the
[0063]
In the first and second embodiments, the first insulating
[0064]
【The invention's effect】
As described above, according to the semiconductor device of the present invention, after depositing the lower conductive film serving as the capacitor lower electrode and the wiring, the insulating film serving as the capacitor insulating film, and the upper conductive film serving as the capacitor upper electrode, patterning is performed sequentially. Since each of the capacitor upper electrode, the capacitor insulating film, and the capacitor lower electrode can be easily formed, it is possible to prevent a situation in which an upper conductive film remains on the side of the capacitor lower electrode and the wiring.
[Brief description of the drawings]
FIGS. 1A to 1D are cross-sectional views illustrating a method for manufacturing a semiconductor device according to a first embodiment of the present invention.
FIGS. 2A to 2D are cross-sectional views illustrating a method for manufacturing the semiconductor device according to the first embodiment of the present invention.
FIGS. 3A to 3C are cross-sectional views illustrating a method for manufacturing a semiconductor device according to a second embodiment of the present invention.
4A to 4D are cross-sectional views illustrating a conventional method for manufacturing a semiconductor device.
FIGS. 5A to 5C are cross-sectional views illustrating a conventional method for manufacturing a semiconductor device.
[Explanation of symbols]
100, 200 semiconductor substrate
110, 210 First insulating film
111 first metal film
111a, 211a Lower electrode of capacitor
111b First extraction wiring
112 Second insulating film
112a, 212a Capacitive insulating film
113 Second metal film
113a, 213a Capacitor upper electrode
114, 214 interlayer insulating film
115a 1st through hole
115b 2nd through hole
116a, 216a First contact
116b, 216b Second contact
117a, 217a Second lead-out wiring
117b, 217a Third extraction wiring
201 Separation
202 Gate electrode
203 Boron phosphorus glass film
204 metal film
Claims (15)
前記容量下部電極の上であって該容量下部電極が形成されている領域よりも内側の領域に形成された容量絶縁膜と、
前記容量絶縁膜の上であって該容量絶縁膜が形成されている領域よりも内側の領域に形成された容量上部電極とを備えていることを特徴とする半導体装置。A capacitor lower electrode and a wiring formed by the same process on a first interlayer insulating film formed on a substrate;
A capacitor insulating film formed in a region above the capacitor lower electrode and inside a region where the capacitor lower electrode is formed;
A capacitor upper electrode formed on the capacitor insulating film and in a region inside the region where the capacitor insulating film is formed.
前記第2の層間絶縁膜に形成され、前記容量上部電極の上面と連通する第1のスルーホールと、
前記第2の層間絶縁膜に形成され、前記配線の上面と連通する第2のスルーホールとを備えていることを特徴とする請求項1に記載の半導体装置。A second interlayer insulating film formed so as to cover the capacitor lower electrode, the wiring, the capacitor insulating film, and the capacitor upper electrode;
A first through hole formed in the second interlayer insulating film and communicating with an upper surface of the capacitor upper electrode;
2. The semiconductor device according to claim 1, further comprising: a second through hole formed in the second interlayer insulating film and communicating with an upper surface of the wiring. 3.
前記第1の層間絶縁膜の上に形成された導電膜と、
前記導電膜の上に形成された第2の層間絶縁膜と、
前記第2の層間絶縁膜の上であって前記能動素子の上方に形成された容量下部電極と、
前記容量下部電極の上であって該容量下部電極が形成されている領域よりも内側の領域に形成された容量絶縁膜と、
前記容量絶縁膜の上であって該容量絶縁膜が形成されている領域よりも内側の領域に形成された容量上部電極とを備えていることを特徴とする半導体装置。A first interlayer insulating film formed so as to cover the active element formed on the substrate;
A conductive film formed on the first interlayer insulating film;
A second interlayer insulating film formed on the conductive film;
A capacitor lower electrode formed on the second interlayer insulating film and above the active element;
A capacitor insulating film formed in a region above the capacitor lower electrode and inside a region where the capacitor lower electrode is formed;
A capacitor upper electrode formed on the capacitor insulating film and in a region inside the region where the capacitor insulating film is formed.
前記第3の層間絶縁膜に形成され、前記容量上部電極の上面と連通する第1のスルーホールと、
前記第3の層間絶縁膜に形成され、前記配線の上面と連通する第2のスルーホールとを備えていることを特徴とする請求項3に記載の半導体装置。A third interlayer insulating film formed to cover the capacitor lower electrode, the wiring, the capacitor insulating film, and the capacitor upper electrode;
A first through hole formed in the third interlayer insulating film and communicating with an upper surface of the capacitor upper electrode;
4. The semiconductor device according to claim 3, further comprising: a second through hole formed in the third interlayer insulating film and communicating with an upper surface of the wiring.
前記第1の導電膜の上に絶縁膜を形成する工程と、
前記絶縁膜の上に第2の導電膜を形成する工程と、
前記第2の導電膜をパターニングして容量上部電極を形成する工程と、
前記絶縁膜をパターニングして容量絶縁膜を形成する工程と、
前記第1の導電膜をパターニングして容量下部電極及び配線を形成する工程とを備え、
前記容量絶縁膜は、前記容量下部電極が形成される領域よりも内側の領域に形成され、
前記容量上部電極は、前記容量絶縁膜が形成される領域よりも内側の領域に形成されることを特徴とする半導体装置の製造方法。Forming a first conductive film on the first interlayer insulating film formed on the substrate;
Forming an insulating film on the first conductive film;
Forming a second conductive film on the insulating film;
Patterning the second conductive film to form a capacitor upper electrode;
Patterning the insulating film to form a capacitive insulating film;
Patterning the first conductive film to form a capacitor lower electrode and a wiring,
The capacitor insulating film is formed in a region inside a region where the capacitor lower electrode is formed,
The method of manufacturing a semiconductor device, wherein the capacitor upper electrode is formed in a region inside a region where the capacitor insulating film is formed.
前記容量下部電極、前記配線、前記容量絶縁膜及び前記容量上部電極を覆うように第2の層間絶縁膜を形成する工程と、
前記第2の層間絶縁膜に前記容量上部電極の上面と連通する第1のスルーホールを形成する工程と、
前記第2の層間絶縁膜に前記配線の上面と連通する第2のスルーホールを形成する工程とを備えることを特徴とする請求項7に記載の半導体装置の製造方法。After the step of forming the capacitor lower electrode and the wiring,
Forming a second interlayer insulating film so as to cover the capacitor lower electrode, the wiring, the capacitor insulating film, and the capacitor upper electrode;
Forming a first through hole communicating with the upper surface of the capacitor upper electrode in the second interlayer insulating film;
Forming a second through-hole in the second interlayer insulating film, the second through-hole communicating with the upper surface of the wiring.
前記第1の層間絶縁膜の上に第1の導電膜を形成する工程と、
前記第1の導電膜の上に第2の層間絶縁膜を形成する工程と、
前記第2の層間絶縁膜の上に第2の導電膜を形成する工程と、
前記第2の導電膜の上に絶縁膜を形成する工程と、
前記絶縁膜の上に第3の導電膜を形成する工程と、
前記第3の導電膜をパターニングして容量上部電極を形成する工程と、
前記絶縁膜をパターニングして容量絶縁膜を形成する工程と、
前記第2の導電膜をパターニングして容量下部電極及び配線を形成する工程とを備え、
前記容量下部電極は、前記能動素子の上方に形成され、
前記容量絶縁膜は、前記容量下部電極が形成される領域よりも内側の領域に形成され、
前記容量上部電極は、前記容量絶縁膜が形成される領域よりも内側の領域に形成されることを特徴とする半導体装置の製造方法。Forming a first interlayer insulating film so as to cover the active element formed on the substrate;
Forming a first conductive film on the first interlayer insulating film;
Forming a second interlayer insulating film on the first conductive film;
Forming a second conductive film on the second interlayer insulating film;
Forming an insulating film on the second conductive film;
Forming a third conductive film on the insulating film;
Patterning the third conductive film to form a capacitor upper electrode;
Patterning the insulating film to form a capacitive insulating film;
Forming a capacitor lower electrode and a wiring by patterning the second conductive film,
The capacitor lower electrode is formed above the active element,
The capacitor insulating film is formed in a region inside a region where the capacitor lower electrode is formed,
The method of manufacturing a semiconductor device, wherein the capacitor upper electrode is formed in a region inside a region where the capacitor insulating film is formed.
前記容量下部電極、前記配線、前記容量絶縁膜及び前記容量上部電極を覆うように第3の層間絶縁膜を形成する工程と、
前記第3の層間絶縁膜に前記容量上部電極の上面と連通する第1のスルーホールを形成する工程と、
前記第3の層間絶縁膜に前記配線の上面と連通する第2のスルーホールを形成する工程とを備えることを特徴とする請求項10に記載の半導体装置の製造方法。After the step of forming the capacitor lower electrode and the wiring,
Forming a third interlayer insulating film so as to cover the capacitor lower electrode, the wiring, the capacitor insulating film, and the capacitor upper electrode;
Forming a first through hole in the third interlayer insulating film communicating with the upper surface of the capacitor upper electrode;
11. The method of manufacturing a semiconductor device according to claim 10, further comprising: forming a second through hole communicating with an upper surface of the wiring in the third interlayer insulating film.
前記容量下部電極及び前記配線を形成する工程の後に、
前記容量上部電極及び前記容量下部電極に対して熱処理を行う工程を備えていることを特徴とする請求項7又は10に記載の半導体装置の製造方法。The capacitor lower electrode includes an aluminum alloy,
After the step of forming the capacitor lower electrode and the wiring,
The method of manufacturing a semiconductor device according to claim 7, further comprising: performing a heat treatment on the capacitor upper electrode and the capacitor lower electrode.
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Application Number | Priority Date | Filing Date | Title |
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