JP2004235102A

JP2004235102A - Static eliminator

Info

Publication number: JP2004235102A
Application number: JP2003024726A
Authority: JP
Inventors: Koichi Yamazaki; 浩一山崎
Original assignee: Sunx Ltd
Current assignee: Panasonic Industrial Devices SUNX Co Ltd
Priority date: 2003-01-31
Filing date: 2003-01-31
Publication date: 2004-08-19

Abstract

<P>PROBLEM TO BE SOLVED: To provide a static eliminator capable of detecting the discharge abnormality precisely and rapidly. <P>SOLUTION: The output signals c, d of a first and a second comparators 22, 23 are given respectively to the input side of the exclusive OR circuit 24, and the discrimination signal e outputted from the exclusive OR circuit 24 is given to the delay circuit 25. The pulse signal b from the Schmidt inverter 21 is given to the D flip-flop 26 as a clock signal and the output signal f from the delay circuit 25 is also given to the D flip-flop 26 as an input signal. The delay circuit 25 operates to give to the D flip-flop 26 the discrimination signal e outputted from the exclusive OR circuit 24 by delaying a time duration T corresponding to approximately 1/4 of the periods of the detected signal a that is changed into a sine wave shape. <P>COPYRIGHT: (C)2004,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、電圧発生手段により放電針に正弦波状の交流電圧を印加してコロナ放電を発生させることで正負の空気イオンを生成する除電装置に関する。
【０００２】
【従来の技術】
この種の除電装置では、装置内の回路の短絡や、放電針と対向電極との間のアーク放電等による放電異常が発生することがある。そこで、従来から、例えば放電針の対向電極とグランドラインとの間に電流検出用抵抗を接続して、その電流検出用抵抗の負荷電圧レベルが、所定の上限基準レベル以上か否かに基づき上記放電異常（以下、「放電電流過剰異常」という）を検出する機能を備えたものがある（特許文献１参照）。
【０００３】
【特許文献１】
特開２００１−８５１９１公報
【０００４】
【発明が解決しようとする課題】
ところが、除電装置では、例えば放電針に周囲空気中の埃等が付着したり、長期使用により放電針の先端が磨耗したり、或いは、放電針の周囲に配される絶縁体の劣化等によって絶縁不良を起こし、放電針から生成されるイオン生成量が低下してしまい、十分な除電効果を得ることができないという事態にもなり得る。従って、このような放電異常（以下、「放電電流低下異常」という）も検出する必要がある。
【０００５】
ここで、上記電流検出用抵抗の負荷電圧レベルは、電圧発生手段からの印加電圧に応じて正弦波状に変化する。従って、その負荷電圧レベルを、単に上記放電電流過剰異常及び放電電流低下異常のそれぞれに対応した２つの基準レベルと比較する構成では、正常状態であるにもかかわらず放電電流低下異常とする誤検出を引き起こしてしまう。これを回避するために、例えば上記負荷電圧を、整流回路にて整流し、平滑回路にて平滑し、そして積分回路にて積分した後に、その積分回路からの出力レベルが、所定の範囲内にあるか否かで上記放電電流過剰異常及び放電電流低下異常を検出する構成も考えられる。しかしながら、このような構成では、放電電流過剰異常や放電電流低下異常が発生してからそれらを検出するまでに時間がかかり、迅速な検出を行うことができないという問題が生じる。それに加えて、負荷電圧のレベルが平滑回路等の複数の回路を介して伝達されるために、その際にレベル誤差が生じ易く、やはり誤検出の要因になり得る。
【０００６】
本発明は、上記事情に鑑みてなされたもので、その目的は、放電異常を正確かつ迅速に検出することが可能な除電装置を提供するところにある。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、請求項１の発明に係る除電装置は、電圧発生手段により放電針に正弦波状の交流電圧を印加して放電針と対向電極との間でコロナ放電を発生させることで正負の空気イオンを生成する除電装置において、電圧発生手段または対向電極と、グランドラインとの間に流れる放電電流に応じた検出信号を出力する放電電流検出手段と、その放電電流検出手段から出力される検出信号に基づいて放電電流の最大値が所定範囲外となる放電異常か否かの判定動作を行う異常判定手段とを備えた除電装置であって、異常判定手段は、放電電流検出手段からの検出信号の絶対値レベルと、正常下限基準レベルの絶対値とを比較し、その比較結果に応じた出力信号を出力する下限比較手段、放電電流検出手段からの検出信号の絶対値レベルと、正常下限基準レベルよりも絶対値の大きい正常上限基準レベルの絶対値とを比較し、その比較結果に応じた出力信号を出力する上限比較手段、放電電流検出手段からの検出信号の絶対値レベルと、正常下限基準レベルより絶対値の小さいゲート基準レベルの絶対値とを比較し、その比較結果に応じた出力信号を出力するゲート基準比較手段、及び、下限、上限及びゲートの基準比較手段からの出力信号に基づいて、ゲート基準比較手段にて検出信号の絶対値レベルがゲート基準レベルの絶対値を超えたゲート基準超過状態が継続している間に下限比較手段にて検出信号の絶対値レベルが正常下限基準レベルを上回らなかった場合、又は、ゲート基準超過状態が継続している間に上限比較手段にて検出信号の絶対値レベルが正常上限基準レベルを上回った場合に放電異常と判定する判定動作を行う判定実行手段を備えて構成されているところに特徴を有する。
【０００８】
請求項２の発明は、請求項１に記載の除電装置において、ゲート基準比較手段は、その比較結果に応じたパルス信号を出力するよう構成され、判定実行手段は、下限及び上限の比較手段からの出力信号に基づいて、検出信号の絶対値レベルが、正常下限基準レベルの絶対値と正常上限基準レベルの絶対値との間にあるか否かに応じた判別信号を出力する判別手段、判別手段から出力される判別信号を入力とし、その判別信号を遅延させて出力する遅延手段、及び、ゲート基準比較手段からのパルス信号のレベル反転時に遅延手段からの判別信号を取り込んで記憶し、その記憶状態に応じた信号を出力する信号検出手段を備えて構成されていることを特徴とする。
ここで、上記遅延手段による遅延時間は、「放電電流検出手段からの検出信号の絶対値レベルが略最大となったときに判別手段から受けた判別信号が、パルス信号のレベル反転時に出力されるような時間」である。より具体的な構成として、請求項３の構成は、請求項２記載の除電装置において、遅延手段による遅延時間は、電圧発生手段から印加される交流電圧の正弦波状波形の周期の１／４に相当する時間であるところに特徴を有する。
【０００９】
なお、本発明は、次のような他の構成であっても本発明の効果を得ることができる。
「電圧発生手段により放電針に正弦波状の交流電圧を印加して前記放電針と対向電極との間でコロナ放電を発生させることで正負の空気イオンを生成する除電装置において、前記電圧発生手段または前記対向電極と、グランドラインとの間に流れる放電電流に応じた検出信号を出力する放電電流検出手段と、その放電電流検出手段から出力される前記検出信号に基づいて前記放電電流の最大値が所定範囲外となる放電異常か否かの判定動作を行う異常判定手段とを備えた除電装置であって、
前記異常判定手段は、前記放電電流検出手段からの前記検出信号の絶対値レベルと、正常下限基準レベルの絶対値とを比較し、その比較結果に応じた出力信号を出力する下限比較手段、
前記放電電流検出手段からの前記検出信号の絶対値レベルと、前記正常下限基準レベルよりも絶対値の大きい正常上限基準レベルの絶対値とを比較し、その比較結果に応じた出力信号を出力する上限比較手段、
前記放電電流検出手段からの前記検出信号の絶対値レベルと、前記正常下限基準レベルより絶対値の小さいゲート基準レベルの絶対値とを比較し、その比較結果に応じたパルス信号を出力するゲート基準比較手段、
前記下限比較手段からの前記出力信号のレベル反転に応答した信号を出力する第１微分回路と、
前記ゲート基準比較手段からの前記パルス信号のレベル反転に応答した信号を出力する第２微分回路と、
前記第１及び第２の微分回路からの信号に基づいて、前記ゲート基準比較手段にて前記検出信号の絶対値レベルが前記ゲート基準レベルの絶対値を超えた状態が継続している間に、前記下限比較手段にて前記検出信号の絶対値レベルが前記正常下限基準レベルを超えたか否かを記憶し、その記憶状態に応じた信号を出力する信号記憶手段と、
前記ゲート基準比較手段からの前記パルス信号のレベル反転時に前記信号記憶手段からの前記判別信号を取り込んで記憶し、その記憶状態に応じた信号を出力する信号検出手段と、
前記信号検出手段から前記検出信号の絶対値レベルが前記正常下限基準レベルを下回ったことを示す信号、及び、前記上限比較手段から前記検出信号の絶対値レベルが前記正常上限基準レベルを上回ったことを示す出力信号の少なくともいずれか一方の信号を受けているときと、そうでないときとで異なる信号を出力する異常検知手段とを備えて構成されていることを特徴とする除電装置。」
【００１０】
【発明の作用及び効果】
＜請求項１の発明＞
本構成によれば、放電電流検出手段によって放電針の対向電極と、グランドラインとの間に流れる放電電流に応じた検出信号が出力される。そして、判定実行手段にて、その検出信号の絶対値レベルがゲート基準レベルの絶対値を超えたゲート基準超過状態が継続している間に、検出信号の絶対値レベルが正常下限基準レベルを上回らなかった場合、又は、ゲート基準超過状態が継続している間に、検出信号レベルが前記正常上限基準レベルを上回った場合に、放電電流の最大値が所定範囲外となる放電異常と判定される。
このような構成であれば、放電電流過剰異常及び放電電流低下異常を検出することができる。しかも、平滑回路や積分回路等を用いることなく、正常状態であるにもかかわらず放電電流低下異常と判定する誤検出を回避することができる。従って、放電異常（放電電流過剰異常及び放電電流低下異常）を正確かつ迅速に検出することが可能になる。
【００１１】
＜請求項２及び請求項３の発明＞
本構成によれば、判別手段にて、検出信号の絶対値レベルが、正常下限基準レベルの絶対値と正常上限基準レベルの絶対値との間にあるか否かに応じた判別信号が出力される。そして、その判別信号は、遅延手段にて遅延されて信号検出手段に送られる。ここで、その遅延時間は、例えば信号検出手段が受けるゲート基準比較手段からのパルス信号のレベル反転時に、放電電流検出手段からの検出信号の絶対値レベルが略最大となったときに判別手段から出力された判別信号（「ピーク時判別信号」）が信号検出手段に与えられるような時間になっている。より具体的には、請求項３の構成に示すように、電圧発生手段から印加される交流電圧の正弦波状波形の周期の１／４に相当する時間である。そして、信号検出手段は、上記パルス信号のレベル反転時にそのときに上記ピーク時判別信号を取り込んで記憶し、その記憶状態に応じた信号を出力する。
【００１２】
このような構成によれば、正弦波状に変化する検出信号の絶対値レベルのピーク値が、上記正常下限及び正常上限の両基準レベルの間にあったかどうかを判定することが可能となり、もって、上記請求項１の発明と同様の効果を得ることができる。
【００１３】
【発明の実施の形態】
＜第１実施形態＞
本発明の第１実施形態（請求項１の発明に対応）について、図１〜図３を参照しつつ説明する。
本実施形態に係る除電装置１０は、図１に示すように、交流電源１１と、高圧電源ユニット１２と、放電針１３とを備えている。このうち高圧電源ユニット１２は、増幅部１４と、駆動部１５と、圧電トランス１６とから構成されている。このうち増幅部１４は、例えばトランジスタから構成され交流電源１１からの信号を増幅して駆動部１５に与える。駆動部１５は、例えばパワートランジスタから構成され増幅部１４からの信号を電力増幅して駆動信号として圧電トランス１６に与える。圧電トランス１６は、外部からの振動や衝撃を加えて、歪みを起こさせることにより電圧を発生する特性を有する圧電材料を使用して構成された例えば圧電セラミックストランスが用いられている。これに固有共振周波数を持つ電圧を印加すると、長さ方向に機械的に振動し、圧電効果によって高電圧を出力する。これにより電磁トランスを用いた除電装置に比べて高効率で高い電圧を発生させることができる。
【００１４】
上記高圧電源ユニット１２に電源が投入されると、交流電源１１からの交流信号が増幅部１４及び駆動部１５を介して圧電トランス１６に与えられる。このとき、上記交流信号がトリガーとなって、電源電圧の上昇時に所定の共振周波数に対応した駆動信号が圧電トランス１６の圧電材料を励振し、圧電トランス１６が起動される。これにより放電針１３に対して正弦波状の交流高電圧の電圧が印加され、放電針１３と図示しない対向電極との間にコロナ放電を発生させて、もって正負の空気イオンが生成される。
【００１５】
次に、上記圧電トランス１６とグランドラインとの間には、本発明の「放電電流検出手段」に相当する電流検出用抵抗１７が接続されており、この電流検出用抵抗１７の負荷電圧に応じた検出信号ａ（アナログ信号）が次述する異常判定部２０に与えられるようになっている。
【００１６】
さて、図２には、上記異常判定部２０の回路構成が示されている。
符号２１は、本発明の「ゲート基準比較手段」に相当するシュミットインバータであって、検出信号ａが、負レベルのときにハイレベル、正レベルのときにローレベルとなるパルス信号ｂを出力する（図３のｂ波形参照）。従って、本実施形態では、本発明の「ゲート基準レベル」は０［ｖ］（図３ではＶ３）になる。
符号２２は、本発明の「下限比較手段」に相当する第１コンパレータであって、上記電流検出用抵抗１７からの検出信号ａと基準レベルＶ１（本発明の「正常下限基準レベル」）とを比較し、検出信号ａのレベルが、基準レベルＶ１を下回っているときにハイレベルの出力信号ｃを出力し、基準レベルＶ１を上回っているときにローレベルの出力信号ｃを出力する（図３のｃ波形参照）。なお、上記基準レベルＶ１は、絶縁不良等による放電電流低下異常時における前記検出信号ａの最大レベルより所定値だけ高いレベルに設定されている。
【００１７】
また、符号２３は、本発明の「上限比較手段」に相当する第２コンパレータであって、上記電流検出用抵抗１７からの検出信号ａと基準レベルＶ２（本発明の「正常上限基準レベル」）とを比較し、検出信号ａのレベルが、基準レベルＶ２を下回っているときにハイレベルの出力信号ｄを出力し、基準レベルＶ２を上回っているときにローレベルの出力信号ｄを出力する（図３のｄ波形参照）。なお、上記基準レベルＶ２は、短絡等による放電電流過剰異常時における前記検出信号ａの最大レベルより所定値だけ低いレベルに設定されている。
【００１８】
上記の出力信号ｃ，ｄは、本発明の「判別手段」に相当する排他的論理和回路２４の入力側にそれぞれ与えられ、その排他的論理和回路２４から出力される判別信号ｅが遅延回路２５に与えられる。そして、シュミットインバータ２１からのパルス信号ｂがクロック信号として、また、遅延回路２５からの出力信号ｆが入力信号としてＤフリップフロップ２６に与えられる。ここで、遅延回路２５は、排他的論理和回路２４から出力された判別信号ｅを、例えば正弦波状に変化する検出信号ａの波形の周期の略１／４に相当する時間Ｔだけ遅延させてＤフリップフロップ２６に与えるよう動作する。これは、Ｄフリップフロップ２６に入力されるパルス信号ｂの立ち上がり時に、最大レベルの検出信号ａに対応する排他的論理和回路２４の判別信号ｅをＤフリップフロップ２６に入力されるよう入力タイミングを合わせるためである。より詳しくは、本実施形態では、パルス信号ｂが立ち上がるタイミングは検出信号ａが正レベルから負レベルに反転したときである。即ち、検出信号ａのレベルが最大値を示したときから検出信号ａの波形の周期の１／４に相当する時間（時間Ｔ）分遅れてパルス信号ｂが立ち上がることになる。従って、排他的論理和回路２４からの判別信号ｅの出力タイミングを上記１／４周期分遅延させることで、Ｄフリップフロップ２６に対し、パルス信号ｂの立ち上がり時に、最大レベルの検出信号ａに対応する排他的論理和回路２４の判別信号ｅを入力させることができるのである。そして、上述したように、検出信号ａは交流電源１１からの交流信号に応じて正弦波状に変化する波形を示し、その波形の周期は一定であるから、上記遅延時間Ｔも固定値に予め定めることができる。
これにより、Ｄフリップフロップ２６は、上記パルス信号がローレベルからハイレベルに立ち上がるときに、上記検出信号ａのレベルが略最大となったときに排他的論理和回路２４から出力された判別信号ｅに対応したレベルの出力信号ｆを受けるようになる。
【００１９】
次に、本実施形態の作用効果について図３のタイムチャート図を参照しつつ説明する。
＜正常時＞
検出信号ａの最大レベルが基準レベルＶ１及び基準レベルＶ２の間にある正常時では、タイムｔ１で第１コンパレータ２２の出力信号ｃがハイレベルからローレベルに反転しタイムｔ２で再びハイレベルに復帰する。一方、第２コンパレータ２３からの出力信号ｄはローレベルのまま変化しない。そうすると、排他的論理和回路２４からの判別信号ｅは、タイムｔ１でローレベルからハイレベルに反転しタイムｔ２で再びローレベルに立ち下がる。そして、検出信号ａが正レベルから負レベルに反転するタイムｔ３でパルス信号ｂが立ち上がり、Ｄフリップフロップ２６にてそのときの遅延回路２５からの出力信号ｆが読み込まれる。ここで、上述したように、遅延回路２５からの出力信号ｆは、排他的論理和回路２４の判別信号ｅから時間Ｔだけ遅れた信号であり、パルス信号の立ち上がり時の上記出力信号ｆのレベルは、検出信号ａが略最大レベルを示したときに排他的論理和回路２４から出力された判別信号のレベルとなる。従って、Ｄフリップフロップ２６は出力信号ｆをハイレベルとして読み込んで、ローレベルの出力信号ｇを出力する。
【００２０】
＜放電電流低下異常時＞
検出信号ａの最大レベルが基準レベルＶ１を下回る放電電流低下異常時では、第１及び第２のコンパレータ２２，２３からの出力信号ｃ，ｄはいずれもハイレベルのままであり、排他的論理和回路２４からの判別信号ｅはローレベルのままとなり、Ｄフリップフロップ２６からの出力信号ｇは、パルス信号ｂの立ち上がるタイムｔ４ではローレベルからハイレベルに反転する。そして、そのハイレベルの出力信号ｇを受けて図示しない警告回路が所定の警告動作を実行する。
【００２１】
＜放電電流過剰異常時＞
検出信号ａの最大レベルが基準レベルＶ２を上回る放電電流過剰異常時では、第１コンパレータ２２からの出力信号ｃは、検出信号ａが基準レベルＶ１を超えるタイムｔ５でローレベルに反転し、基準レベルＶ１を下回るタイムｔ８でハイレベルに復帰する。また、第２コンパレータ２３からの出力信号ｄは、検出信号ａが基準レベルＶ２を超えるタイムｔ６でがローレベルに反転する。基準レベルＶ２を下回るタイムｔ７でハイレベルに復帰する。従って、排他的論理和回路２４からの判別信号ｅは、タイムｔ５〜ｔ６でハイレベルとなって、タイムｔ６〜ｔ７でローレベルとなり、タイムｔ７〜ｔ８で再びハイレベルになってタイムｔ８でローレベルに立ち下がる。そうすると、Ｄフリップフロップ２６は、パルス信号ｂが立ち上がるタイム９で出力信号ｆをハイレベルとして読み込んで、ハイレベルの出力信号ｇを出力する。そして、そのハイレベルの出力信号ｇを受けて図示しない警告回路が所定の警告動作を実行する。
【００２２】
以上のように、本実施形態によれば、放電電流用抵抗からの検出信号ａレベルと、第１及び第２の基準レベルとの比較に基づいて、検出信号ａの最大レベルが第１及び第２の基準レベル外にあるかどうか、つまり、放電電流低下異常或いは放電電流過剰異常になっているかどうかを判定することができる。従って、平滑回路や積分回路等を用いることなく、正常状態であるにもかかわらず放電電流低下異常と判定する誤検出を回避することができ、もって放電異常（放電電流過剰異常及び放電電流低下異常）を正確かつ迅速に検出することが可能になる。
【００２３】
＜第２実施形態＞
図４及び図５は、第２実施形態（課題を解決するための手段欄に記載した他の構成に対応）を示す。前記実施形態との相違は、異常判定部２０の回路構成にあり、その他の点は前記第１実施形態と同様である。従って、第１実施形態と同一符号を付して重複する説明を省略し、異なるところのみを次に説明する。
【００２４】
図４において、符号３０は、本発明の「下限比較手段」に相当する第１コンパレータであって、上記電流検出用抵抗１７からの検出信号ａと基準レベルＶ１（本発明の「正常下限基準レベル」）とを比較し、検出信号ａのレベルが、基準レベルＶ１を下回っているときにローレベルの出力信号ｃを出力し、基準レベルＶ１を上回っているときにハイレベルの出力信号ｃを出力する（図５のｃ波形参照）。なお、上記基準レベルＶ１は、絶縁不良等による放電電流低下異常時における前記検出信号ａの最大レベルより所定値だけ高いレベルに設定されている。
【００２５】
符号３１は、本発明の「ゲート基準比較手段」に相当する第３コンパレータであって、上記電流検出用抵抗１７からの検出信号ａと基準レベルＶ３（本発明の「ゲート基準レベル」）とを比較し、検出信号ａのレベルが、基準レベルＶ３を下回っているときにローレベルの出力信号ｂを出力し、基準レベルＶ３を上回っているときにハイレベルの出力信号ｂを出力する（図５のｂ波形参照）。なお、上記基準レベルＶ３は、上記第１基準レベルより小さく０［ｖ］異常のレベルに設定されている。
【００２６】
そして、第１及び第３のコンパレータ３０，３１からの出力信号ｂ，ｃは、それぞれ微分回路３２，３３に与えられ、これらの出力信号ｄ，ｅがＲＳフリップフロップ３４（本発明の「信号記憶手段」に相当）の入力端子に与えられる。このＲＳフリップフロップ３４は、微分回路３３からの出力信号ｄでセットされ、微分回路３２からの出力信号ｅでリセットされる。そして、ＲＳフリップフロップ３４の出力信号ｆは、Ｄフリップフロップ３５（本発明の「信号検出手段」に相当）のＤ入力端子に入力される。Ｄフリップフロップ３５のＣＰ入力端子には、第３コンパレータ３１からの出力信号ｂを反転させるインバータ３６の出力信号ｇが与えられる。そして、Ｄフリップフロップ３５は、インバータ３６からの出力信号ｇの立ち上がり時にＲＳフリップフロップ３４の出力信号ｆレベルを読み込んで記憶し、それに応じた出力信号ｈを出力する。
【００２７】
また、符号３７は、本発明の「上限比較手段」に相当する第２コンパレータであって、上記電流検出用抵抗１７からの検出信号ａと基準レベルＶ２（本発明の「正常上限基準レベル」）とを比較し、検出信号ａのレベルが、基準レベルＶ２を下回っているときにローレベルの出力信号ｉを出力し、基準レベルＶ２を上回っているときにハイレベルの出力信号ｉを出力する（図５のｉ波形参照）。なお、上記基準レベルＶ２は、短絡等による放電電流過剰異常時における前記検出信号ａの最大レベルより所定値だけ低いレベルに設定されている。
【００２８】
第２及び第３のコンパレータ３１，３７の出力信号ｂ，ｉは、ＡＮＤ回路３８の入力に与えられ、そのＡＮＤ回路３８の出力信号ｊと上記Ｄフリップフロップ３５の出力信号がＯＲ回路３９の入力に与えられ、そのＯＲ回路３９の出力信号ｋが図示しない警告回路に与えられる。なお、ＡＮＤ回路３８を設けずに第２コンパレータ３７からの出力信号ｉを直接ＯＲ回路３９に与える構成であってもよい。
【００２９】
次に、本実施形態の作用効果について図５のタイムチャート図を参照しつつ説明する。
＜正常時＞
検出信号ａの最大レベルが基準レベルＶ１及び基準レベルＶ２の間にある正常時では、検出信号ａが第３基準レベルを超えるタイムｔ１で第３コンパレータ３１からの出力信号ｂの立ち上がりに同期して微分回路３３からの出力信号ｄがインパルス状に変化する。このときＲＳフリップフロップ３４からの出力信号ｆはハイレベルに反転する。次いで、検出信号ａが第１基準レベルを超えるタイムｔ２で第１コンパレータ３０からの出力信号ｃの立ち上がりに同期して微分回路３２からの出力信号ｅがインパルス状に変化する。このときＲＳフリップフロップ３４からの出力信号ｆはハイレベルからローレベルに反転する。そして、インバータ３６からの出力信号ｇが立ち上がるタイムｔ３でＤフリップフロップ３５はＲＳフリップフロップ３４の出力信号ｆレベルを読み込む。このときの出力信号ｆはローレベルに戻っているからＤフリップフロップ３５からの出力信号ｈはローレベルのまま変化しない。
また、正常時には、検出信号ａは第２基準レベルを超えないからＡＮＤ回路３８からの出力信号ｉはローレベルのまま変化しない。従って、ＯＲ回路３９からの出力信号ｋはローレベルのまま変化しない。
【００３０】
＜放電電流低下異常時＞
検出信号ａの最大レベルが基準レベルＶ１を下回る放電電流低下異常時では、微分回路３３からの出力信号ｄのみがインパルス状に変化する。このときＲＳフリップフロップ３４からの出力信号ｆはハイレベルに反転し、そのままハイレベルを維持する。従って、インバータ３６からの出力信号ｇが立ち上がるタイムｔ４でＤフリップフロップ３５はＲＳフリップフロップ３４の出力信号ｆレベルを読み込む。このときの出力信号ｆはハイレベルに維持しているからＤフリップフロップ３５からの出力信号ｈはハイレベルに反転する。従って、ＯＲ回路３９からハイレベルの出力信号ｋが出力される。
【００３１】
＜放電電流過剰異常時＞
検出信号ａの最大レベルが基準レベルＶ２を上回る放電電流過剰異常時では、やはり微分回路３３からの出力信号ｄはタイムｔ５、微分回路３２からの出力信号ｅはタイムｔ６でインパルス状に変化するから、上記正常時と同様、Ｄフリップフロップ３５からの出力信号ｈはローレベルのまま変化しない。しかし、第２コンパレータ３７からの出力信号ｉはタイム７でハイレベルを示すからＯＲ回路３９からハイレベルの出力信号ｋが出力される。
【００３２】
以上のように、本実施形態の構成でも平滑回路や積分回路等を用いることなく、正常状態であるにもかかわらず放電電流低下異常と判定する誤検出を回避することができ、もって放電異常（放電電流過剰異常及び放電電流低下異常）を正確かつ迅速に検出することが可能になる。
【００３３】
＜他の実施形態＞
本発明は、前記実施形態に限定されるものではなく、例えば、以下に説明するような実施形態も本発明の技術的範囲に含まれ、さらに、下記以外にも要旨を逸脱しない範囲内で種々変更して実施することができる。
（１）上記各実施形態では、本発明の「放電電流検出手段」に相当する電流検出用抵抗１７を圧電トランス１６とグランドラインとの間に接続した構成としたが、放電針１３の対向電極とグランドラインとの間に接続した構成であってもよい。
【００３４】
（２）上記各実施形態では、正常下限、正常上限及びゲートの基準レベル（Ｖ１〜Ｖ３）をいずれも正レベルとしてこれらと検出信号ａの正レベルとを比較する構成としたが、上記基準レベル（Ｖ１からＶ３）を負レベルとしてこれらと検出信号ａの負レベルとを比較する構成であってもよい。
【００３５】
（３）上記各実施形態では、圧電トランス１６により交流電圧を昇圧する構成としたが、電磁トランスにより昇圧する構成であってもよい。
（４）上記第１実施形態では、遅延回路２５による遅延時間は、検出信号ａの波形の周期の略１／４に相当する時間Ｔとしたが、これに限らず、例えば、その時間Ｔに半周期に加えた時間、または１周期加えた時間などであってもよい。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る除電装置の全体構成図
【図２】その異常判定部の回路構成図
【図３】その異常判定部の回路動作を示すタイムチャート図
【図４】第２実施形態に係る異常判定部の回路構成図
【図５】その異常判定部の回路動作を示すタイムチャート図
【符号の説明】
１０…除電装置
１１…交流電源
１２…高圧電源ユニット
１３…放電針
１７…電流検出用抵抗（放電電流検出手段）
２０…異常判定部
２１…シュミットインバータ（ゲート基準比較手段）
２２，３０…第１コンパレータ（下限比較手段）
２３，３７…第２コンパレータ（上限比較手段）
２４…排他的論理和回路（判別手段）
２５…遅延回路
２６，３５…Ｄフリップフロップ（信号検出手段）
３１…第３コンパレータ（ゲート基準比較手段）
３２，３３…微分回路
３４…ＲＳフリップフロップ（信号記憶手段）
Ｖ１…基準レベル（正常下限基準レベル）
Ｖ２…基準レベル（正常上限基準レベル）
Ｖ３…基準レベル（ゲート基準レベル）
ａ… 検出信号
ｂ… パルス信号
ｅ… 判別信号[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a static eliminator that generates positive and negative air ions by generating a corona discharge by applying a sinusoidal AC voltage to a discharge needle by a voltage generator.
[0002]
[Prior art]
In this type of static eliminator, a discharge abnormality may occur due to a short circuit in the device or an arc discharge between the discharge needle and the counter electrode. Therefore, conventionally, for example, a current detection resistor is connected between the counter electrode of the discharge needle and the ground line, and the above-described current detection resistance is determined based on whether the load voltage level is equal to or higher than a predetermined upper limit reference level. Some devices have a function of detecting a discharge abnormality (hereinafter, referred to as “excessive discharge current abnormality”) (see Patent Document 1).
[0003]
[Patent Document 1]
JP 2001-85191 A
[0004]
[Problems to be solved by the invention]
However, in the static eliminator, for example, dust in the surrounding air adheres to the discharge needle, the tip of the discharge needle is worn by long-term use, or the insulator disposed around the discharge needle is deteriorated. Failure may occur, and the amount of ions generated from the discharge needle may be reduced, and a sufficient charge elimination effect may not be obtained. Therefore, it is necessary to detect such a discharge abnormality (hereinafter, referred to as “discharge current drop abnormality”).
[0005]
Here, the load voltage level of the current detection resistor changes in a sinusoidal manner according to the voltage applied from the voltage generating means. Therefore, in a configuration in which the load voltage level is simply compared with the two reference levels corresponding to the discharge current excess abnormality and the discharge current decrease abnormality, an erroneous detection of a discharge current decrease abnormality in spite of a normal state is made. Cause. In order to avoid this, for example, after the load voltage is rectified by a rectifier circuit, smoothed by a smoothing circuit, and integrated by an integrating circuit, the output level from the integrating circuit falls within a predetermined range. A configuration is also conceivable in which the discharge current excess abnormality and the discharge current decrease abnormality are detected based on whether or not there is any. However, such a configuration has a problem in that it takes time from the occurrence of an excessive discharge current abnormality or an abnormal discharge current abnormality to the detection of such abnormalities, and it is not possible to perform quick detection. In addition, since the level of the load voltage is transmitted through a plurality of circuits such as a smoothing circuit, a level error is likely to occur at that time, which may also be a cause of erroneous detection.
[0006]
The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a static eliminator capable of accurately and quickly detecting a discharge abnormality.
[0007]
[Means for Solving the Problems]
In order to achieve the above object, the static eliminator according to the first aspect of the present invention is configured such that a corona discharge is generated between the discharge needle and the counter electrode by applying a sinusoidal AC voltage to the discharge needle by the voltage generating means. In a static elimination device that generates positive and negative air ions, a discharge current detection unit that outputs a detection signal corresponding to a discharge current flowing between a voltage generation unit or a counter electrode and a ground line, and a discharge current output from the discharge current detection unit Abnormality determination means for performing an operation of determining whether or not a discharge abnormality in which a maximum value of a discharge current is out of a predetermined range based on a detection signal detected by the discharge current detection means. Comparing the absolute value level of the detection signal with the absolute value of the normal lower-limit reference level, and outputting an output signal corresponding to the comparison result, the absolute value of the detection signal from the discharge current detection means. Level and an absolute value of a normal upper reference level having an absolute value larger than the normal lower reference level, and an upper limit comparing means for outputting an output signal corresponding to the comparison result, and an absolute value of a detection signal from the discharge current detecting means. Gate reference comparing means for comparing the value level with the absolute value of the gate reference level having an absolute value smaller than the normal lower limit reference level, and outputting an output signal according to the comparison result; and a reference comparison of the lower limit, the upper limit, and the gate Based on the output signal from the means, while the gate reference excess state continues in which the absolute value level of the detection signal exceeds the absolute value of the gate reference level in the gate reference comparison means, the lower limit comparison means If the absolute value level does not exceed the normal lower limit reference level, or the absolute value level of the detection signal is higher than the normal upper limit by the upper limit comparing means while the gate reference excess state continues. Where that is configured to include a determination execution means for performing discharge abnormality determination operation when exceeded reference level with the features.
[0008]
According to a second aspect of the present invention, in the static eliminator according to the first aspect, the gate reference comparing unit is configured to output a pulse signal according to the comparison result, and the determination executing unit is configured to output the pulse signal from the lower limit and the upper limit comparing unit. Determining means for outputting a determination signal based on whether the absolute value level of the detection signal is between the absolute value of the normal lower reference level and the absolute value of the normal upper reference level, based on the output signal of A decision signal output from the means as an input, a delay means for delaying and outputting the decision signal, and a decision signal from the delay means when the level of the pulse signal from the gate reference comparing means is inverted and stored; It is characterized by comprising signal detection means for outputting a signal according to the storage state.
Here, the delay time by the delay means is such that the determination signal received from the determination means when the absolute value level of the detection signal from the discharge current detection means is substantially maximum is output when the level of the pulse signal is inverted. It's time like that. As a more specific configuration, the configuration according to claim 3 is the static eliminator according to claim 2, wherein the delay time of the delay unit is set to 周期 of the period of the sine waveform of the AC voltage applied from the voltage generation unit. The feature is that it is a corresponding time.
[0009]
It should be noted that the effects of the present invention can be obtained even with the following other configurations.
`` In a static eliminator that generates positive and negative air ions by generating a corona discharge between the discharge needle and the counter electrode by applying a sinusoidal AC voltage to the discharge needle by the voltage generation means, the voltage generation means or A discharge current detection unit that outputs a detection signal corresponding to a discharge current flowing between the counter electrode and a ground line; and a maximum value of the discharge current based on the detection signal output from the discharge current detection unit. An abnormality determination unit that performs an operation of determining whether there is a discharge abnormality that is out of a predetermined range.
The lower limit comparing unit that compares the absolute value level of the detection signal from the discharge current detecting unit with the absolute value of the normal lower limit reference level, and outputs an output signal according to the comparison result.
An absolute value level of the detection signal from the discharge current detecting means is compared with an absolute value of a normal upper reference level having an absolute value larger than the normal lower reference level, and an output signal corresponding to the comparison result is output. Upper limit comparison means,
A gate reference that compares an absolute value level of the detection signal from the discharge current detection unit with an absolute value of a gate reference level having an absolute value smaller than the normal lower limit reference level and outputs a pulse signal according to the comparison result Means of comparison,
A first differentiating circuit that outputs a signal responsive to a level inversion of the output signal from the lower limit comparing unit;
A second differentiating circuit that outputs a signal responsive to a level inversion of the pulse signal from the gate reference comparing unit;
On the basis of the signals from the first and second differentiation circuits, while the state in which the absolute value level of the detection signal exceeds the absolute value of the gate reference level is continued by the gate reference comparing means, Signal storage means for storing whether or not the absolute value level of the detection signal exceeds the normal lower limit reference level in the lower limit comparison means, and outputting a signal according to the storage state;
A signal detection unit that captures and stores the determination signal from the signal storage unit when the level of the pulse signal is inverted from the gate reference comparison unit, and outputs a signal corresponding to the storage state;
A signal indicating that the absolute value level of the detection signal has fallen below the normal lower reference level from the signal detection means, and that the absolute value level of the detection signal has exceeded the normal upper reference level from the upper limit comparison means. And a malfunction detection unit that outputs a different signal when receiving at least one of the output signals indicating the above and when the signal is not. "
[0010]
Function and effect of the present invention
<Invention of claim 1>
According to this configuration, the detection signal corresponding to the discharge current flowing between the counter electrode of the discharge needle and the ground line is output by the discharge current detection means. Then, while the gate reference excess state in which the absolute value level of the detection signal exceeds the absolute value of the gate reference level continues by the determination executing means, the absolute value level of the detection signal exceeds the normal lower limit reference level. If not, or if the detection signal level exceeds the normal upper limit reference level while the gate reference excess state continues, it is determined that the discharge abnormality is such that the maximum value of the discharge current is out of the predetermined range. .
With such a configuration, an excessive discharge current abnormality and an abnormal discharge current decrease can be detected. Moreover, it is possible to avoid erroneous detection of determining that the discharge current is abnormally low even in a normal state without using a smoothing circuit, an integrating circuit, or the like. Therefore, it is possible to accurately and quickly detect a discharge abnormality (discharge current excess abnormality and discharge current decrease abnormality).
[0011]
<Inventions of Claims 2 and 3>
According to this configuration, the determination unit outputs the determination signal according to whether the absolute value level of the detection signal is between the absolute value of the normal lower reference level and the absolute value of the normal upper reference level. You. Then, the determination signal is delayed by the delay unit and sent to the signal detection unit. Here, the delay time is determined, for example, when the level of the pulse signal from the gate reference comparing means received by the signal detecting means is inverted, and when the absolute value level of the detection signal from the discharge current detecting means becomes substantially maximum, The time is such that the outputted discrimination signal (“peak discrimination signal”) is given to the signal detecting means. More specifically, as set forth in the third aspect, the time is a time corresponding to １／ of the period of the sine waveform of the AC voltage applied from the voltage generating means. Then, the signal detecting means fetches and stores the peak time discrimination signal at that time when the level of the pulse signal is inverted, and outputs a signal corresponding to the storage state.
[0012]
According to such a configuration, it is possible to determine whether or not the peak value of the absolute value level of the detection signal that changes in a sine wave shape is between the reference levels of the normal lower limit and the normal upper limit. The same effect as that of the first aspect can be obtained.
[0013]
BEST MODE FOR CARRYING OUT THE INVENTION
<First embodiment>
A first embodiment (corresponding to the invention of claim 1) of the present invention will be described with reference to FIGS.
As shown in FIG. 1, the static eliminator 10 according to the present embodiment includes an AC power supply 11, a high-voltage power supply unit 12, and a discharge needle 13. The high-voltage power supply unit 12 includes an amplifying unit 14, a driving unit 15, and a piezoelectric transformer 16. The amplifying unit 14 includes, for example, a transistor and amplifies a signal from the AC power supply 11 and supplies the amplified signal to the driving unit 15. The drive section 15 is composed of, for example, a power transistor, and power-amplifies a signal from the amplifier section 14 and supplies the amplified signal to the piezoelectric transformer 16 as a drive signal. As the piezoelectric transformer 16, for example, a piezoelectric ceramics transformer using a piezoelectric material having a characteristic of generating a voltage by generating a distortion by applying an external vibration or shock is used. When a voltage having a natural resonance frequency is applied thereto, it vibrates mechanically in the length direction and outputs a high voltage by the piezoelectric effect. As a result, a higher voltage can be generated with higher efficiency than a static eliminator using an electromagnetic transformer.
[0014]
When power is supplied to the high-voltage power supply unit 12, an AC signal from the AC power supply 11 is supplied to the piezoelectric transformer 16 via the amplifier 14 and the driver 15. At this time, the AC signal serves as a trigger, and when the power supply voltage rises, a drive signal corresponding to a predetermined resonance frequency excites the piezoelectric material of the piezoelectric transformer 16, and the piezoelectric transformer 16 is activated. As a result, a sine-wave AC high voltage is applied to the discharge needle 13 to generate corona discharge between the discharge needle 13 and a counter electrode (not shown), thereby generating positive and negative air ions.
[0015]
Next, a current detecting resistor 17 corresponding to the “discharge current detecting means” of the present invention is connected between the piezoelectric transformer 16 and the ground line. The detected signal a (analog signal) is supplied to the abnormality determination unit 20 described below.
[0016]
FIG. 2 shows a circuit configuration of the abnormality determination unit 20.
Reference numeral 21 denotes a Schmitt inverter corresponding to the "gate reference comparing means" of the present invention, and outputs a pulse signal b which becomes a high level when the detection signal a is a negative level and becomes a low level when the detection signal a is a positive level. (See waveform b in FIG. 3). Therefore, in the present embodiment, the “gate reference level” of the present invention is 0 [v] (V3 in FIG. 3).
Reference numeral 22 denotes a first comparator corresponding to the "lower limit comparing means" of the present invention, which compares the detection signal a from the current detecting resistor 17 with the reference level V1 ("normal lower limit reference level" of the present invention). In comparison, a high-level output signal c is output when the level of the detection signal a is lower than the reference level V1, and a low-level output signal c is output when the level is higher than the reference level V1 (FIG. 3). C)). The reference level V1 is set to a level higher by a predetermined value than the maximum level of the detection signal a at the time of abnormal discharge current decrease due to insulation failure or the like.
[0017]
Reference numeral 23 denotes a second comparator corresponding to the "upper limit comparing means" of the present invention. The second comparator 23 detects the detection signal a from the current detecting resistor 17 and the reference level V2 (the "normal upper limit reference level" of the present invention). And outputs a high-level output signal d when the level of the detection signal a is lower than the reference level V2, and outputs a low-level output signal d when the level is higher than the reference level V2 ( (See waveform d in FIG. 3). The reference level V2 is set to a level lower than the maximum level of the detection signal a by a predetermined value when the discharge current is excessive due to a short circuit or the like.
[0018]
The output signals c and d are respectively applied to the input side of an exclusive OR circuit 24 corresponding to the "determining means" of the present invention, and the determination signal e output from the exclusive OR circuit 24 is supplied to the delay circuit 25. The pulse signal b from the Schmitt inverter 21 is supplied to the D flip-flop 26 as a clock signal, and the output signal f from the delay circuit 25 is supplied to the D flip-flop 26 as an input signal. Here, the delay circuit 25 delays the determination signal e output from the exclusive OR circuit 24 by, for example, a time T corresponding to approximately の of the cycle of the waveform of the detection signal a that changes in a sine wave shape. The operation is performed so as to be applied to the D flip-flop 26. This means that when the pulse signal b input to the D flip-flop 26 rises, the input timing is set so that the determination signal e of the exclusive OR circuit 24 corresponding to the detection signal a of the maximum level is input to the D flip-flop 26. It is to match. More specifically, in this embodiment, the pulse signal b rises when the detection signal a is inverted from a positive level to a negative level. That is, the pulse signal b rises with a delay (time T) corresponding to １／ of the cycle of the waveform of the detection signal a from the time when the level of the detection signal a reaches the maximum value. Therefore, by delaying the output timing of the determination signal e from the exclusive OR circuit 24 by the 周期 period, the D flip-flop 26 can respond to the maximum level of the detection signal a when the pulse signal b rises. Thus, the determination signal e of the exclusive OR circuit 24 can be input. As described above, the detection signal a shows a waveform that changes in a sine wave shape according to the AC signal from the AC power supply 11, and the cycle of the waveform is constant, so that the delay time T is also predetermined to a fixed value. be able to.
As a result, when the pulse signal rises from a low level to a high level, the D flip-flop 26 outputs the discrimination signal e output from the exclusive OR circuit 24 when the level of the detection signal a becomes substantially maximum. In response to the output signal f.
[0019]
Next, the operation and effect of this embodiment will be described with reference to the time chart of FIG.
<Normal>
In a normal state where the maximum level of the detection signal a is between the reference level V1 and the reference level V2, the output signal c of the first comparator 22 is inverted from the high level to the low level at time t1, and returns to the high level again at time t2. I do. On the other hand, the output signal d from the second comparator 23 remains at the low level and does not change. Then, the determination signal e from the exclusive OR circuit 24 is inverted from the low level to the high level at time t1, and falls to the low level again at time t2. Then, at time t3 when the detection signal a is inverted from the positive level to the negative level, the pulse signal b rises, and the output signal f from the delay circuit 25 at that time is read by the D flip-flop 26. Here, as described above, the output signal f from the delay circuit 25 is a signal delayed by the time T from the determination signal e of the exclusive OR circuit 24, and the level of the output signal f at the time of the rising edge of the pulse signal Is the level of the discrimination signal output from the exclusive OR circuit 24 when the detection signal a indicates a substantially maximum level. Therefore, the D flip-flop 26 reads the output signal f as a high level and outputs a low level output signal g.
[0020]
<Discharge current drop abnormality>
At the time of a discharge current drop abnormality in which the maximum level of the detection signal a is lower than the reference level V1, the output signals c and d from the first and second comparators 22 and 23 remain at the high level, and the exclusive OR is performed. The determination signal e from the circuit 24 remains at the low level, and the output signal g from the D flip-flop 26 is inverted from the low level to the high level at the time t4 when the pulse signal b rises. In response to the high-level output signal g, a warning circuit (not shown) executes a predetermined warning operation.
[0021]
<At excessive discharge current abnormality>
When the discharge current is excessively abnormal when the maximum level of the detection signal a exceeds the reference level V2, the output signal c from the first comparator 22 is inverted to a low level at time t5 when the detection signal a exceeds the reference level V1, and It returns to a high level at time t8 below V1. The output signal d from the second comparator 23 is inverted to a low level at time t6 when the detection signal a exceeds the reference level V2. At time t7 below the reference level V2, it returns to the high level. Therefore, the discrimination signal e from the exclusive OR circuit 24 goes high at times t5 to t6, goes low at times t6 to t7, goes high again at times t7 to t8, and goes low at time t8. Fall to the level. Then, at time 9 when the pulse signal b rises, the D flip-flop 26 reads the output signal f as a high level and outputs a high-level output signal g. In response to the high-level output signal g, a warning circuit (not shown) executes a predetermined warning operation.
[0022]
As described above, according to the present embodiment, the maximum level of the detection signal a is set to the first and second levels based on the comparison between the level of the detection signal a from the discharge current resistor and the first and second reference levels. It is possible to determine whether the current value is outside the reference level of No. 2, that is, whether the discharge current is abnormally low or the discharge current is excessive. Therefore, without using a smoothing circuit or an integrating circuit, it is possible to avoid erroneous detection of a discharge current drop abnormality despite a normal state. ) Can be detected accurately and quickly.
[0023]
<Second embodiment>
4 and 5 show a second embodiment (corresponding to another configuration described in the section for solving the problem). The difference from the first embodiment lies in the circuit configuration of the abnormality determination unit 20, and the other points are the same as those in the first embodiment. Therefore, the same reference numerals as those in the first embodiment are used to omit redundant description, and only different points will be described below.
[0024]
In FIG. 4, reference numeral 30 denotes a first comparator corresponding to the "lower limit comparing means" of the present invention. The first comparator 30 detects the detection signal a from the current detection resistor 17 and the reference level V1 (the "lower limit reference level of the present invention" )), Outputs a low-level output signal c when the level of the detection signal a is lower than the reference level V1, and outputs a high-level output signal c when the level of the detection signal a is higher than the reference level V1. (See the waveform c in FIG. 5). The reference level V1 is set to a level higher by a predetermined value than the maximum level of the detection signal a at the time of abnormal discharge current decrease due to insulation failure or the like.
[0025]
Reference numeral 31 denotes a third comparator corresponding to the "gate reference comparing means" of the present invention, which compares the detection signal a from the current detection resistor 17 with the reference level V3 (the "gate reference level" of the present invention). In comparison, a low-level output signal b is output when the level of the detection signal a is lower than the reference level V3, and a high-level output signal b is output when the level is higher than the reference level V3 (FIG. 5). B)). Note that the reference level V3 is set to a level of 0 [v] abnormality which is smaller than the first reference level.
[0026]
The output signals b and c from the first and third comparators 30 and 31 are supplied to differentiating circuits 32 and 33, respectively, and these output signals d and e are output to the RS flip-flop 34 (“signal storage” of the present invention). Means "). The RS flip-flop 34 is set by the output signal d from the differentiating circuit 33 and reset by the output signal e from the differentiating circuit 32. Then, the output signal f of the RS flip-flop 34 is input to the D input terminal of the D flip-flop 35 (corresponding to “signal detecting means” of the present invention). The output signal g of the inverter 36 for inverting the output signal b from the third comparator 31 is provided to the CP input terminal of the D flip-flop 35. Then, when the output signal g from the inverter 36 rises, the D flip-flop 35 reads and stores the output signal f level of the RS flip-flop 34, and outputs an output signal h corresponding thereto.
[0027]
Reference numeral 37 denotes a second comparator corresponding to the "upper limit comparing means" of the present invention. The second comparator 37 detects the detection signal a from the current detecting resistor 17 and the reference level V2 (the "normal upper limit reference level" of the present invention). And outputs a low-level output signal i when the level of the detection signal a is lower than the reference level V2, and outputs a high-level output signal i when the level is higher than the reference level V2 ( (See the i waveform in FIG. 5). The reference level V2 is set to a level lower than the maximum level of the detection signal a by a predetermined value when the discharge current is excessive due to a short circuit or the like.
[0028]
Output signals b and i of the second and third comparators 31 and 37 are applied to an input of an AND circuit 38, and an output signal j of the AND circuit 38 and an output signal of the D flip-flop 35 are input to an OR circuit 39. , And the output signal k of the OR circuit 39 is applied to a warning circuit (not shown). The output signal i from the second comparator 37 may be directly supplied to the OR circuit 39 without providing the AND circuit 38.
[0029]
Next, the operation and effect of this embodiment will be described with reference to the time chart of FIG.
<Normal>
In a normal state where the maximum level of the detection signal a is between the reference level V1 and the reference level V2, the detection signal a is synchronized with the rise of the output signal b from the third comparator 31 at time t1 when the detection signal a exceeds the third reference level. The output signal d from the differentiating circuit 33 changes in an impulse manner. At this time, the output signal f from the RS flip-flop 34 is inverted to a high level. Next, at time t2 when the detection signal a exceeds the first reference level, the output signal e from the differentiating circuit 32 changes in an impulse manner in synchronization with the rise of the output signal c from the first comparator 30. At this time, the output signal f from the RS flip-flop 34 is inverted from high level to low level. Then, at time t3 when the output signal g from the inverter 36 rises, the D flip-flop 35 reads the output signal f level of the RS flip-flop 34. Since the output signal f at this time has returned to the low level, the output signal h from the D flip-flop 35 remains at the low level and does not change.
In a normal state, the detection signal a does not exceed the second reference level, so that the output signal i from the AND circuit 38 remains at the low level and does not change. Therefore, the output signal k from the OR circuit 39 remains unchanged at the low level.
[0030]
<Discharge current drop abnormality>
At the time of a discharge current drop abnormality in which the maximum level of the detection signal a is lower than the reference level V1, only the output signal d from the differentiating circuit 33 changes in an impulse manner. At this time, the output signal f from the RS flip-flop 34 is inverted to the high level, and maintains the high level as it is. Therefore, at time t4 when the output signal g from the inverter 36 rises, the D flip-flop 35 reads the output signal f level of the RS flip-flop 34. Since the output signal f at this time is maintained at the high level, the output signal h from the D flip-flop 35 is inverted to the high level. Accordingly, a high-level output signal k is output from the OR circuit 39.
[0031]
<At excessive discharge current abnormality>
When the maximum level of the detection signal a exceeds the reference level V2 when the discharge current is excessively abnormal, the output signal d from the differentiating circuit 33 changes into an impulse at time t5 and the output signal e from the differentiating circuit 32 changes at time t6. As in the normal state, the output signal h from the D flip-flop 35 remains at the low level and does not change. However, since the output signal i from the second comparator 37 indicates a high level at time 7, the OR circuit 39 outputs a high level output signal k.
[0032]
As described above, even in the configuration of the present embodiment, it is possible to avoid erroneous detection that the discharge current is reduced abnormally in spite of a normal state without using a smoothing circuit, an integrating circuit, and the like. It is possible to accurately and quickly detect discharge current excess abnormality and discharge current decrease abnormality.
[0033]
<Other embodiments>
The present invention is not limited to the above-described embodiments. For example, the following embodiments are also included in the technical scope of the present invention, and furthermore, various embodiments may be made without departing from the spirit of the present invention. It can be changed and implemented.
(1) In each of the above embodiments, the current detecting resistor 17 corresponding to the “discharge current detecting means” of the present invention is connected between the piezoelectric transformer 16 and the ground line. And a configuration connected between the power supply and the ground line.
[0034]
(2) In each of the above embodiments, the normal lower limit, the normal upper limit, and the reference level (V1 to V3) of the gate are all set as positive levels, and these are compared with the positive level of the detection signal a. (V1 to V3) may be set as a negative level, and these may be compared with the negative level of the detection signal a.
[0035]
(3) In the above embodiments, the AC voltage is boosted by the piezoelectric transformer 16, but the AC voltage may be boosted by the electromagnetic transformer.
(4) In the first embodiment, the delay time by the delay circuit 25 is the time T corresponding to approximately の of the cycle of the waveform of the detection signal a. However, the present invention is not limited to this. The time may be the time added to a half cycle, or the time added to one cycle.
[Brief description of the drawings]
FIG. 1 is an overall configuration diagram of a static eliminator according to a first embodiment of the present invention.
FIG. 2 is a circuit configuration diagram of the abnormality determination unit.
FIG. 3 is a time chart illustrating a circuit operation of the abnormality determination unit.
FIG. 4 is a circuit configuration diagram of an abnormality determination unit according to a second embodiment.
FIG. 5 is a time chart showing a circuit operation of the abnormality determination unit.
[Explanation of symbols]
10 ... static eliminator
11 ... AC power supply
12 ... High voltage power supply unit
13 ... Discharge needle
17: current detection resistor (discharge current detection means)
20: abnormality determination unit
21 ... Schmidt inverter (gate reference comparing means)
22, 30... First comparator (lower limit comparing means)
23, 37 ... second comparator (upper limit comparing means)
24 Exclusive OR circuit (determination means)
25 ... Delay circuit
26, 35 ... D flip-flop (signal detection means)
31. Third comparator (gate reference comparing means)
32, 33 ... differentiation circuit
34 RS flip-flop (signal storage means)
V1: Reference level (normal lower reference level)
V2: Reference level (normal upper reference level)
V3: Reference level (gate reference level)
a ... Detection signal
b ... Pulse signal
e ... discrimination signal

Claims

In a static eliminator that generates positive and negative air ions by generating a corona discharge between the discharge needle and the counter electrode by applying a sinusoidal AC voltage to the discharge needle by voltage generation means, the voltage generation means or the Discharge current detection means for outputting a detection signal according to a discharge current flowing between the counter electrode and the ground line; and a maximum value of the discharge current is determined based on the detection signal output from the discharge current detection means. An abnormality determination unit that performs an operation of determining whether there is a discharge abnormality that is out of a range.
The abnormality determining means includes:
Lower limit comparing means for comparing the absolute value level of the detection signal from the discharge current detecting means with the absolute value of the normal lower limit reference level, and outputting an output signal according to the comparison result;
An absolute value level of the detection signal from the discharge current detecting means is compared with an absolute value of a normal upper reference level having an absolute value larger than the normal lower reference level, and an output signal corresponding to the comparison result is output. Upper limit comparison means,
A gate reference for comparing an absolute value level of the detection signal from the discharge current detection means with an absolute value of a gate reference level having an absolute value smaller than the normal lower limit reference level, and outputting an output signal according to the comparison result Comparing means, and
Based on the lower limit, the upper limit, and the output signal from the gate reference comparing means, the gate reference comparing means continues the gate reference excess state in which the absolute value level of the detection signal exceeds the absolute value of the gate reference level. The absolute value level of the detection signal does not exceed the normal lower limit reference level during the lower limit comparison means, or the upper limit comparison means while the gate reference excess state continues. A static eliminator, comprising: a determination execution unit that performs a determination operation of determining that the discharge is abnormal when the absolute value level of the detection signal exceeds the normal upper reference level.

The gate reference comparing means is configured to output a pulse signal according to the comparison result,
The determination execution means,
Based on the output signal from the lower and upper limit comparing means, whether or not the absolute value level of the detection signal is between the absolute value of the normal lower reference level and the absolute value of the normal upper reference level Discriminating means for outputting a discrimination signal according to
A delay unit that receives the determination signal output from the determination unit as input, delays and outputs the determination signal, and
Signal level detecting means for receiving and storing the determination signal from the delay means when the level of the pulse signal from the gate reference comparing means is inverted, and outputting a signal corresponding to the storage state. The static eliminator according to claim 1, wherein:

3. The static eliminator according to claim 2, wherein the delay time of the delay unit is a time corresponding to 1/4 of a period of a sine wave waveform of the AC voltage applied from the voltage generation unit.