JP2004221780A

JP2004221780A - Frame synchronization decision method and circuit

Info

Publication number: JP2004221780A
Application number: JP2003004943A
Authority: JP
Inventors: Takayuki Kato; 隆行加藤; Susumu Suwa; 進諏訪
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2003-01-10
Filing date: 2003-01-10
Publication date: 2004-08-05

Abstract

<P>PROBLEM TO BE SOLVED: To make reducible the recovery time from pulling out of synchronism in a method and a circuit for deciding that the frame synchronism is established, if the CSI (convergence sublayer I) (top pulse) of a frame is counted by a specified number of backward protection stages, and make the SN (sequence number) state decision considerable at the time of an AAL1 (ATM adaptation layer type 1) process as a pull-out or synchronism establishment condition. <P>SOLUTION: The top pulse of a frame is extracted from a termination circuit of AAL1 signals. The SN state transition of the AAL1 signal is monitored. Only when a cell which causes the SN state transition to the synchronism establishment is received, the top pulse of the frame is taken as an effective one to count the backward protection stages. If a cell loss, wrong distribution of cells or wrong estimation is found from the monitoring result of the AAL1 signals, the frame top pulse is unreliable, but, forward protection stages are not counted at the time of the cell loss, wrong distribution of cells or wrong SNT estimation, since it is previously known that the an FEC arithmetic unit located at a backward stage will correct the error. <P>COPYRIGHT: (C)2004,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明はフレーム同期判定方法及び回路に関し、特にＡＡＬ１（ＡＴＭＡｄａｐｔａｔｉｏｎＬａｙｅｒｔｙｐｅ−１）のＣＳ（ＣｏｎｖｅｒｇｅｎｃｅＳｕｂｌａｙｅｒ）機能の一つであるＦＥＣ（ＦｏｒｗａｒｄＥｒｒｏｒＣｏｒｒｅｃｔｉｏｎ）フレームを用いてビデオ信号データを伝送再生する装置において、ＣＳ−ＰＤＵ（ＰａｙｌｏａｄＤａｔａＵｎｉｔ）フレームの同期のために使用されるＳＲＡ（ＳｅｇｍｅｎｔａｔｉｏｎＲｅＡｓｓｅｍｂｌｙ）−ＰＤＵフレームのＣＳ表示ビット（先頭パルスを表示し、以下、単にＣＳＩと略称する。）を用いたフレーム同期判定方法及び回路に関するものである。
【０００２】
【従来の技術】
図５には、ＳＲＡ−ＰＤＵフレームのヘッダ部分（８ビット）が示されており、４ビットづつＳＮ（ＳｅｑｕｅｎｃｅＮｕｍｂｅｒ）とＳＮＰ（ＳｅｑｕｅｎｃｅＮｕｍｂｅｒＰｒｏｔｅｃｔ）に割り当てられており、ＳＮはさらに１ビットのＣＳＩと３ビットのＳＣ（ＳｅｑｕｅｎｃｅＣｏｕｎｔ）に分かれている。そして、ＳＮの有効／無効はＳＮＰのＣＲＣ又はパリティ演算により判定され、ＳＣはセルの連続番号を示している。
【０００３】
このようなＣＳＩを用いた従来のＦＥＣフレーム同期判定方式が図６に示されている。図中、同期確立状態をＳｙｎｃ状態、同期外れ状態をＨｕｎｔ状態とし、ＦＥＣフレームの先頭パルスが受信されたことを示すＣＳＩ＝“１”が予め設定された保護段数（後方保護段数）だけ連続したらＳｙｎｃ状態へ遷移し、先頭パルスが検出されないことを示すＣＳＩ＝“０”が予め設定された保護段数（前方保護段数）だけ連続したらＨｕｎｔ状態へ遷移するという方式を採用している。
【０００４】
上記のようなフレーム同期判定方式において、フレームの先頭パルスを示すＣＳＩの周期が例えば１２８セルに１回（１フレーム＝１２８セル）であるとしたとき、その半分の６４セル周期で先頭パルスを受信すると、すなわち誤ったＣＳＩ＝“１”を受信すると、１２８セル周期との見分けがつかなくなるため誤同期判定してしまう。
【０００５】
図７はこのような場合における従来例の同期外れ状態から同期確立状態に復旧するまでの動作タイムチャートを示したものである。
すなわち、同図（６）に示すように図の左端から同期確立状態にあると仮定した場合、同図（７）に示すように、ＦＥＣ演算部（図１参照）にデータ書込が正常に行われる。
【０００６】
このとき、先頭パルスを示すＣＳＩは、同図（１）に示すように２つ目までは規則的に１２８セルに１回受信するが、２つ目のＣＳＩを受信した後、例えばセルの欠落などが発生して、同期タイミングのズレた（新周期）ＣＳＩを受信した場合、内部に持っているカウンタにより受信ＣＳＩで自走するＣＳＩ（同図（３））と、同図（１）の受信ＣＳＩとが一致しないことから、同図（２）に示すようにＣＳＩエラーが発生するとともに、同図（４）に示すように自走ＣＳＩのタイミングで前方保護段のカウントが開始される。
【０００７】
そして、前方保護段を“２”に設定していれば、受信ＣＳＩと自走ＣＳＩが２回不一致になったことにより、前方保護段＝“２”になるので、この時点で、同図（６）に示すように同期外れ（Ｈｕｎｔ）状態に遷移し、同図（７）に示すようにデータ書込を中止する。
【０００８】
そして、このように同期外れ状態になった後、自走ＣＳＩは今度は受信ＣＳＩの新しい周期で自走するので、再び受信ＣＳＩと自走ＣＳＩとが一致することとなり、同図（５）に示す後方保護段がカウント開始され、この例での後方保護段設定値“３”になった時点で同図（６）に示すように同期確立状態（Ｓｙｎｃ）に遷移する。
【０００９】
この結果、同図（７）に示すように、ＣＳＩが同期外れを示してから、新たな同期確立に遷移するまでには、ＣＳＩが４周期分必要となると共にこの間のデータ再生に誤りが生じ得ることになる。
このように、誤同期（新同期）によるビデオ信号の誤った再生や、同期外れから同期確立までの復旧時間が長くかかったり、後段のＦＥＣ演算部でのＦＥＣ誤り訂正で正常に戻されたビデオ信号に対してもフレーム同期の前方保護段を進めてしまうという問題がある。
【００１０】
このような問題を解決するため、図８〜図１０に示すような従来技術が既に提案されている。
まず、同８に示す従来例［１］では、受信したＣＳＩ信号が、同図（２）に示すように正しい１２８セルの周期の半分の６４セル周期で誤って受信した場合、同図（７）に示す同期外れ状態に在ることから、同図（４）に示す如く自走ＣＳＩが未だ発生しておらず、従って、受信ＣＳＩと自走ＣＳＩとの不一致により同図（３）の▲１▼に示すようにＣＳＩエラーが生じるが、このように正規の１周期（１２８セル）内にＣＳＩ＝“１”が来たときには、同図（６）の▲２▼で示すように、後方保護段は常に最新のＣＳＩ＝“１”が来た時点で数え直すようにしている。この間、前方保護段は同図（５）に示すようにクリア状態のままである。
【００１１】
そして、受信ＣＳＩの周期が、同図（２）に示すように、１２８セルの正しい周期に戻った場合には、同図（６）に示す後方保護段は“２”にカウントアップされ、予め設定されている後方保護段が２段であれば、同図（７）に示すように同期外れ状態から同期確立（Ｓｙｎｃ）状態に遷移し、同図（８）に示すようにＦＥＣ演算部（図示せず）においてデータ書き込みが行われることとなる。
【００１２】
このようにして、誤った周期から正規の周期に戻った後、迅速に同期確立状態に復旧することが可能となる（例えば特許文献１参照）。
また、図９に示す従来例［２］では、同図（６）に示すように同期確立状態にある場合、同図（１）示すように３つ目のＣＳＩが異なった新しい周期で受信されたとき、同図（３）に示す自走ＣＳＩと一致しないので、この時点で、同図（５）の▲３▼に示すように後方保護段をカウント開始させる。
【００１３】
そして、同図（１）に示す３つ目の受信ＣＳＩの後に同図（３）に示す３つ目の自走ＣＳＩが発生した時点で同図（４）に示すように前方保護段をカウント開始させる。
そして、新しいＣＳＩが受信されてから２つ目の自走ＣＳＩが発生した時点で同図（４）に示すように前方保護段は“２”となり、予め定めた設定値と一致するので、同図（６）に示すように同期確立状態から同期外れ状態に遷移する。
【００１４】
しかしながら、同図（５）に示した後方保護段は既にカウントを開始しており、新しい周期のＣＳＩを３つ受信した時点で、その予め定めた設定値と一致するところから、同図（６）に示すように同期外れ状態から同期確立状態に戻る。
この結果、同図（７）の▲４▼で示すように、Ｓｙｎｃ状態からＨｕｎｔ状態に遷移した後に後方保護段が２段以上でＣＳＩ＝“１”であれば即座に同期が確立することとなり、正確なデータに復旧するまでの時間（再同期時間）を短縮することが可能になる。
【００１５】
さらに図１０に示す従来例［３］では、同図（１）に示すようにＣＳＩは正しい周期で受信されるが、この正しい周期の受信ＣＳＩ間に▲５▼で示すような誤ったＣＳＩが受信された例を示している。
この場合、同図（６）に示す同期確立状態であるとすれば、▲５▼で示すＣＳＩエラーが発生した時点で、同図（５）に示すように（図９の従来例［２］にも示したように）、後方保護段がカウント開始するが、受信ＣＳＩと自走ＣＳＩが一致した正規のＣＳＩを受信した時点で、同図（５）に示すように後方保護段をクリアし、“０”から数え直すようにしている。
【００１６】
したがって、この従来例［３］の場合には、同図（４）に示すように前方保護段はカウントを開始しないため、誤挿入のＣＳＩ＝“１”は無視できることとなり、同図（６）に示すように同期確立状態をずっと維持する。これにより、誤ったＣＳＩを受信したことによる前方保護段への影響を排除している。
【００１７】
【特許文献１】
特開平６−２７６１８５号公報（第６欄［００２２］）
【００１８】
【発明が解決しようとする課題】
上記のような従来例の場合、フレーム内のセル全体が正しいことを前提にしており、セル全体が使えなければＣＳＩは使えないという問題がある。
すなわち、同期外れ又は同期確立の条件として、セルをＡＡＬ１処理する時のセルのＳＮ（ＳｅｑｕｅｎｃｅＮｕｍｂｅｒ）状態判定が考慮されていないため、受信したＣＳＩが信頼できないという問題があった。
【００１９】
図１１は、このようなＳＮ処理の状態遷移図を示している。これはＩＴＵ−ＴＩ．３６３．１により勧告された一般的に知られた状態遷移図であるが、以下に簡単に説明する。初期状態ＩＮＴにおいてはＳｔａｒｔ状態とＯｕｔｏｆＳｙｎｃ状態とが存在し、この初期状態ＩＮＴを脱した後は、Ｓｙｎｃ状態とＯｕｔｏｆＳｅｑｕｅｎｃｅ状態とＩｎｖａｌｉｄ状態とが存在する。それぞれの状態において以下のように遷移する。
【００２０】
なお、各遷移において、／の左側は動作を起こす前の入力情報を示し、／の右側はその結果動作を示している。
（１）Ｓｔａｒｔ状態においてＳＮが無効であった場合にはセルを破棄する。
（２）ＳＮが有効であった場合にはセルは破棄されるが、Ｓｔａｒｔ状態からＯｕｔｏｆＳｙｎｃ状態に遷移する。
【００２１】
（３）ＯｕｔｏｆＳｙｎｃ状態において、ＳＮが無効であった場合には、セルを破棄しＳｔａｒｔ状態に遷移する。
（４）ＯｕｔｏｆＳｙｎｃ状態で、不連続のＳＣのセルを受信したときにはセル破棄を行い、状態遷移は生じない。
【００２２】
（５）ＯｕｔｏｆＳｙｎｃ状態で、連続したＳＣのセルを受信した場合には、セルを受け入れ、ＯｕｔｏｆＳｙｎｃ状態を脱してＳｙｎｃ状態に遷移する。
（６）Ｓｙｎｃ状態において、連続したＳＣのセルを受信した場合にはセルを受け入れるとともに状態遷移は生じない。
【００２３】
（７）Ｓｙｎｃ状態において、連続していないＳＣのセルを受信した場合には、セルは受け入れるが、ＯｕｔｏｆＳｅｑｕｅｎｃｅ状態に遷移する。
（８）Ｓｙｎｃ状態において、無効のＳＮのセルを受信した場合にはセルを受け入れるとともにＩｎｖａｌｉｄ状態に遷移する。
【００２４】
（９）ＯｕｔｏｆＳｅｑｕｅｎｃｅ状態において、最後の有効なセルより２つだけ大きいＳＣのセルを受信した場合には誤り推定であるとしてセルを受け入れ、Ｓｙｎｃ状態に遷移する。
（１０）ＯｕｔｏｆＳｅｑｕｅｎｃｅ状態において、前のセルのＳＣと連続しているセルを受信した場合にはセル損失であるとして、ダミーセルを挿入しセルを受け入れＳｙｎｃ状態に遷移する。
【００２５】
（１１）ＯｕｔｏｆＳｅｑｕｅｎｃｅ状態において、最後の有効なセルと連続したＳＣのセルを受信した場合には、セル誤配であるとしてセルを破棄しＳｙｎｃ状態に遷移する。
（１２）Ｉｎｖａｌｉｄ状態において、上記（１１）と同様にＳｙｎｃ状態に遷移する。
（１３）Ｉｎｖａｌｉｄ状態において、上記（９）と同様にＳｙｎｃ状態に遷移する。
【００２６】
（１４）Ｉｎｖａｌｉｄ状態において、ＳＣが不連続なセルを受信した場合にはセルを破棄し初期状態ＩＮＴにおけるＯｕｔｏｆＳｙｎｃ状態に遷移する。
（１５）Ｉｎｖａｌｉｄ状態において、無効ＳＮである場合にはセルを破棄しＳｔａｒｔ状態に遷移する。
【００２７】
（１６）ＯｕｔｏｆＳｅｑｕｅｎｃｅ状態において、ＳＮが不連続である場合、セルを破棄し初期状態ＩＮＴにおけるＯｕｔｏｆＳｙｎｃ状態に遷移する。
（１７）ＯｕｔｏｆＳｅｑｕｅｎｃｅ状態において、無効ＳＮの場合にはセルを破棄しＳｔａｒｔ状態に遷移する。
【００２８】
なお、上記（９）〜（１３）のように、ＡＡＬ１信号の監視結果によりセル損失、セル誤配、誤り推定となった場合、フレーム先頭パルスは信用できないが、後段に配置されたＦＥＣ演算部によって誤り訂正されることが予め分かっている。
このように、受信セルが有効か否かによって受信したＣＳＩの判定が異なってしまうので、このようなＳＮ処理の状態遷移を考慮したフレーム同期判定方法及び回路が必要となる。
【００２９】
したがって本発明は、フレームのＣＳＩ（先頭パルス）が所定の後方保護段数だけカウントされたときフレーム同期確立と判定する方法及び回路において、同期が外れてから復旧するまでの時間を短縮するとともに、この場合の同期外れ又は同期確立の条件としてＡＡＬ１処理時のＳＮ状態判定を考慮することを目的とする。
【００３０】
【課題を解決するための手段】
上記の目的を達成するため、本発明［１］に係るフレーム同期判定方法は、フレームの先頭パルスが所定の後方保護段数だけカウントされたときフレーム同期確立と判定すると共に、該先頭パルスをその正しい周期内で検出したときのみ該後方保護段を最初からカウントし直すフレーム同期判定方法において、該先頭パルスのＡＡＬ１処理時のＳＮ状態遷移を監視し、該ＳＮ状態遷移が同期状態へ遷移する該先頭パルスを検出した時だけ、該先頭パルスを有効とすることを特徴としている。
【００３１】
すなわち、上記の従来例［１］（図８参照）のように、先頭パルスをその正しい周期内で検出したときのみ後方保護段を最初からカウントし直し、フレームの先頭パルスが所定の後方保護段数だけカウントされたときフレーム同期確立と判定する場合、先頭パルスのＡＡＬ１処理時のＳＮ状態遷移を監視し、該ＳＮ状態遷移が同期状態へ遷移する該先頭パルスを検出した時だけ、該先頭パルスを有効とする。
【００３２】
これにより、ＡＡＬ１処理の異常状態による信号フレームの誤同期判定を防止できる。
また、本発明［２］に係るフレーム同期判定方法は、フレームの先頭パルスが所定の後方保護段数だけカウントされたときフレーム同期確立と判定する該同期確立判定した状態で該先頭パルスをその正しい周期とは異なる周期で検出したとき、その時点から該後方保護段をカウントし直すフレーム同期判定方法において、該先頭パルスのＡＡＬ１処理時のＳＮ状態遷移を監視し、該ＳＮ状態遷移が同期状態へ遷移する該先頭パルスを検出した時だけ、該先頭パルスを有効とすることを特徴としている。
【００３３】
すなわち、上記の従来例［２］（図９参照）のように、同期確立判定した状態で先頭パルスをその正しい周期とは異なる周期で検出したとき、その時点から後方保護段をカウントし直し、フレームの先頭パルスが所定の後方保護段数だけカウントされたときフレーム同期確立と判定する場合、先頭パルスのＡＡＬ１処理時のＳＮ状態遷移を監視し、該ＳＮ状態遷移が同期状態へ遷移する該先頭パルスを検出した時だけ、該先頭パルスを有効とする。
【００３４】
これにより、ＡＡＬ１処理の異常状態による信号フレームの誤同期判定を防止できる。
また、本発明［３］に係るフレーム同期判定方法は、フレームの先頭パルスが所定の後方保護段数だけカウントされたときフレーム同期確立と判定すると共に、該同期確立判定した状態で該先頭パルスをその正しい周期で検出したとき、該後方保護段のカウントをクリアするフレーム同期判定方法において、該先頭パルスのＡＡＬ１処理時のＳＮ状態遷移を監視し、該ＳＮ状態遷移が同期状態へ遷移する該先頭パルスを検出した時だけ、該先頭パルスを有効とすることを特徴としている。
【００３５】
すなわち、上記の従来例［３］（図１０参照）のように、同期確立判定した状態で先頭パルスをその正しい周期で検出したとき、後方保護段のカウントをクリアし、フレームの先頭パルスが所定の後方保護段数だけカウントされたときフレーム同期確立と判定する場合、先頭パルスのＡＡＬ１処理時のＳＮ状態遷移を監視し、該ＳＮ状態遷移が同期状態へ遷移する該先頭パルスを検出した時だけ、該先頭パルスを有効とする。
【００３６】
これにより、ＡＡＬ１処理の異常状態による信号フレームの誤同期判定を防止できる。
さらに、本発明［４］に係るフレーム同期判定方法は、フレームの先頭パルスが所定の後方保護段数だけカウントされたときフレーム同期確立と判定すると共に、該先頭パルスをその正しい周期内で検出したときのみ該後方保護段を最初からカウントし直すフレーム同期判定方法において、該先頭パルスのＡＡＬ１処理時のＳＮ状態遷移を監視し、該ＳＮ状態遷移がセル損失、セル誤配、又は誤り推定を示している該先頭パルスを検出したときには、その前方保護段をクリアすることを特徴としている。
【００３７】
すなわち、上記の従来例［１］において、該先頭パルスのＡＡＬ１処理時のＳＮ状態遷移を監視し、該ＳＮ状態遷移がセル損失、セル誤配、又は誤り推定を示している該先頭パルスを検出したときには、その前方保護段をクリアする。これは、ＡＡＬ１信号の監視結果によりセル損失、セル誤配、誤り推定となった場合、フレーム先頭パルスは信用できないが、後段に配置されたＦＥＣ演算部によって誤り訂正されることが予め分かっているからである。
【００３８】
これにより、セル損失、セル誤配、又は誤り推定時には、前方保護段をカウントしないことによってフレーム同期外れを発生し難くし、安定した信号再生が可能となる。
さらに、本発明［５］に係るフレーム同期判定方法は、フレームの先頭パルスが所定の後方保護段数だけカウントされたときフレーム同期確立と判定すると共に、該同期確立判定した状態で該先頭パルスをその正しい周期とは異なる周期で検出したとき、その時点から該後方保護段をカウントし直すフレーム同期判定方法において、該先頭パルスのＡＡＬ１処理時のＳＮ状態遷移を監視し、該ＳＮ状態遷移がセル損失、セル誤配、又は誤り推定を示している該先頭パルスを検出したときには、その前方保護段をクリアすることを特徴としている。
【００３９】
すなわち、上記の従来例［２］において、先頭パルスのＡＡＬ１処理時のＳＮ状態遷移を監視し、該ＳＮ状態遷移がセル損失、セル誤配、又は誤り推定を示している該先頭パルスを検出したときには、その前方保護段をクリアする。
これにより、セル損失、セル誤配、又は誤り推定時には、前方保護段をカウントしないことによってフレーム同期外れを発生し難くし、安定した信号再生が可能となる。
【００４０】
さらに、別のフレーム同期判定方法［６］においては、フレームの先頭パルスが所定の後方保護段数だけカウントされたときフレーム同期確立と判定すると共に、該同期確立判定した状態で該先頭パルスをその正しい周期で検出したとき、該後方保護段のカウントをクリアするフレーム同期判定方法において、該先頭パルスのＡＡＬ１処理時のＳＮ状態遷移を監視し、該ＳＮ状態遷移が、セル損失、セル誤配、又は誤り推定を示している該先頭パルスを検出したときには、その前方保護段をクリアすることが可能である。
【００４１】
すなわち、上記の従来例［３］において、先頭パルスのＡＡＬ１処理時のＳＮ状態遷移を監視し、該ＳＮ状態遷移がセル損失、セル誤配、又は誤り推定を示している該先頭パルスを検出したときには、その前方保護段をクリアする。
これにより、セル損失、セル誤配、又は誤り推定時には、前方保護段をカウントしないことによってフレーム同期外れを発生し難くし、安定した信号再生が可能となる。
【００４２】
上記の本発明［１］に係るフレーム同期判定方法を実現する回路として、フレームの先頭パルスが所定の後方保護段数だけカウントされたときフレーム同期確立と判定すると共に、該先頭パルスをその正しい周期内で検出したときのみ該後方保護段を最初からカウントし直すフレーム同期判定回路において、該先頭パルスのＡＡＬ１処理時のＳＮ状態遷移を監視し、該ＳＮ状態遷移が同期状態へ遷移する該先頭パルスを検出した時だけ、該先頭パルスを有効とすることを特徴としたフレーム同期判定回路が提供される。
【００４３】
また、上記の本発明［２］に係るフレーム同期判定方法を実現する回路として、フレームの先頭パルスが所定の後方保護段数だけカウントされたときフレーム同期確立と判定すると共に、該同期確立判定中した状態で該先頭パルスをその正しい周期とは異なる周期で検出したとき、その時点から該後方保護段をカウントし直すフレーム同期判定回路において、該先頭パルスのＡＡＬ１処理時のＳＮ状態遷移を監視し、該ＳＮ状態遷移が同期状態へ遷移する該先頭パルスを検出した時だけ、該先頭パルスを有効とすることを特徴としたフレーム同期判定回路が提供される。
【００４４】
また、上記の本発明［３］に係るフレーム同期判定方法を実現する回路として、フレームの先頭パルスが所定の後方保護段数だけカウントされたときフレーム同期確立と判定すると共に、該同期確立判定した状態で該先頭パルスをその正しい周期で検出したとき、該後方保護段のカウントをクリアするフレーム同期判定回路において、該先頭パルスのＡＡＬ１処理時のＳＮ状態遷移を監視し、該ＳＮ状態遷移が同期状態へ遷移する該先頭パルスを検出した時だけ、該先頭パルスを有効とすることを特徴としたフレーム同期判定回路が提供される。
【００４５】
また、上記の本発明［４］に係るフレーム同期判定方法を実現する回路として、フレームの先頭パルスが所定の後方保護段数だけカウントされたときフレーム同期確立と判定すると共に、該先頭パルスをその正しい周期内で検出したときのみ該後方保護段を最初からカウントし直すフレーム同期判定回路において、該先頭パルスのＡＡＬ１処理時のＳＮ状態遷移を監視し、該ＳＮ状態遷移がセル損失、セル誤配、又は誤り推定を示している該先頭パルスを検出したときには、その前方保護段をクリアすることを特徴としたフレーム同期判定回路が提供される。
【００４６】
また、上記の本発明［５］に係るフレーム同期判定方法を実現する回路として、フレームの先頭パルスが所定の後方保護段数だけカウントされたときフレーム同期確立と判定すると共に、該同期確立判定した状態で該先頭パルスをその正しい周期とは異なる周期で検出したとき、その時点から該後方保護段をカウントし直すフレーム同期判定回路において、該先頭パルスのＡＡＬ１処理時のＳＮ状態遷移を監視し、該ＳＮ状態遷移がセル損失、セル誤配、又は誤り推定を示している該先頭パルスを検出したときには、その前方保護段をクリアすることを特徴としたフレーム同期判定回路が提供される。
【００４７】
さらに、上記のフレーム同期判定方法［６］を実現する回路としては、フレームの先頭パルスが所定の後方保護段数だけカウントされたときフレーム同期確立と判定すると共に、該同期確立判定した状態で該先頭パルスをその正しい周期で検出したとき、該後方保護段のカウントをクリアするフレーム同期判定回路において、該先頭パルスのＡＡＬ１処理時のＳＮ状態遷移を監視し、該ＳＮ状態遷移が、セル損失、セル誤配、又は誤り推定を示している該先頭パルスを検出したときには、その前方保護段をクリアすることを特徴としたフレーム同期判定回路が提供される。
【００４８】
なお、上記のフレームとしてはＦＥＣフレームを用いることができる。
【００４９】
【発明の実施の形態】
図１は、本発明に係るフレーム同期判定方法の実施に用いられるフレーム同期判定回路の構成例を示したものである。この構成例では、ＡＴＭセルデータ（イ）を受信してＡＴＭ信号の終端処理を行うＡＡＬ１処理部１と、このＡＡＬ１処理部１からの各種の出力信号に基づきＦＥＣフレーム信号の同期判定を行うフレーム同期判定回路２と、ＡＡＬ１処理部１の出力信号とフレーム同期判定回路２の出力信号に基づきＦＥＣ演算（誤り訂正）を行うＦＥＣ演算部３とで構成されている。
【００５０】
このうち、ＡＡＬ１処理部１は、ＳＮ有効／無効判定部１１と、データ破棄部１２と、セル損失／誤配検出部１３とで構成されており、ＳＮ有効／無効判定部１１は、ＡＴＭセルデータ（イ）からＳＮ有効／無効情報（“１”又は“０”）及びＳＣ（ＳｅｑｕｅｎｃｅＣｏｕｎｔ）（ロ）を生成してデータ破棄部１２とセル損失／誤配検出部１３とに与えており、さらに受信ＣＳＩ値（“１”又は“０”）（ハ）を生成してフレーム同期判定回路２に与えている。
【００５１】
データ破棄部１２は、ＡＴＭセルデータ（イ）及びＳＮ有効／無効情報（ロ）を入力して、データ（ニ）をＦＥＣ演算部３に出力するとともに、セル有効／無効情報（“１”又は“０”）（ホ）をフレーム同期検出回路２に与えている。
さらにセル損失／誤配検出部１３は、図１０に示したセルのＳＮ処理の状態遷移を示す信号を出力するものであり、セル損失情報ＣＬＩ（“１”又は“０”）（ヘ）を生成してＦＥＣ演算部３及びフレーム同期判定回路２に与え、Ｓｙｎｃ情報（ト）を生成してフレーム同期判定回路２に与え、さらにＡＡＬ１異常情報（“１”又は“０”）（チ）を生成してフレーム同期判定回路２に与えるものである。なお、Ｓｙｎｃ情報（ト）は、ＳＮの有効／無効情報と、誤り推定・セル損失・セル誤配の情報とを含んでいる。
【００５２】
フレーム同期判定回路２は、位相検出部２１とＦＥＣフレーム同期部２２と自走ＣＳＩ生成部２３とで構成されている。位相検出部２１は、ＳＮ有効／無効判定部１１からの受信ＣＳＩ値（ハ）と、自走ＣＳＩ生成部２３からの自走ＣＳＩ情報（ヌ）とを入力してＣＳＩエラーを発生するとともに、信号（ハ）と（ヌ）の関係をＦＥＣフレーム同期部２２に与えている。
【００５３】
ＦＥＣフレーム同期部２２は、セル有効／無効情報（ホ）とセル損失情報ＣＬＩ（ヘ）とＳｙｎｃ情報（ト）とＡＡＬ１異常情報（チ）とを入力して同期外れ情報（“１”又は“０”）（リ）を生成しＦＥＣ演算部３に与えている。なお自走ＣＳＩ生成部２３は、上記の自走ＣＳＩ情報（ヌ）を生成して位相検出部２１及びＦＥＣ演算部３へ送るとともに、ＦＥＣフレーム同期部２２と相互接続されている。
【００５４】
図１に示した本発明に係るフレーム同期判定回路の動作を、図２及び図３に示したフローチャートならびに図４に示したタイムチャートを参照して以下に説明する。
図２は、図１のフレーム同期判定回路が同期外れ（Ｈｕｎｔ）状態から同期確立（Ｓｙｎｃ）状態へ遷移する動作を示したフローチャートであり、図３は逆に同期確立状態から同期外れ状態へ遷移する動作を示したフローチャートである。
【００５５】
まず図２において、ステップＳ１においてサブセルカウント（ＳＣＣ）、メインセルカウント（ＭＣＣ）、前方／後方保護段（ＦＰＳ／ＢＰＳ）、サブセルカウントイネーブル（ＳＣＣＥＮ）、及びメインセルカウントイネーブル（ＭＣＣＥＮ）をともに“０”に初期化する。なお、ＭＣＣ及びＳＣＣは、それぞれ前方保護及び後方保護を行うときのＣＳＩの周期をカウントするものであり、自走ＣＳＩ生成部２３で生成された自走ＣＳＩ情報（ヌ）を構成している。
【００５６】
ステップＳ１で初期化を行った後、受信したセルが有効であるか否かを判定する（ステップＳ２）。これは、図１に示したＡＡＬ１処理部１におけるデータ破棄部１２からのセル有効／無効情報（ホ）に基づいて行われ、受信したセルが有効である場合のみ次のステップＳ３に進む。
【００５７】
ステップＳ３ではＡＡＬ１処理部１において異常状態が発生したか否かを判定するものであり、これはＡＡＬ１処理部１におけるセル損失／誤配検出部１３からのＡＡＬ１異常情報（チ）に基づいて判定される。この場合、ＡＡＬ１異常とは、任意の保護段数が連続して図１０に示す初期状態ＩＮＴに留まった場合に発生される。
【００５８】
ステップＳ３の結果ＡＡＬ１処理部１において異常が発生していることが分かったときには、サブセルカウントイネーブルを０とし（ステップＳ４）、後方保護段ＢＰＳを“０”にクリアし（ステップＳ５）、サブセルカウントの値を“０”に戻し（ステップＳ６）、そして同期外れ状態を保持する（ステップＳ７）。そしてステップＳ２に戻る。
【００５９】
すなわち、ステップＳ４〜Ｓ７では、無効なセルを受信したことから、ＣＳＩ（先頭パルス）が信用できないので、もう一度最初から同期をやり直すようにしている。
ステップＳ３においてＡＡＬ１処理部１が正常であることが分かったときには、ステップＳ８において後方保護段ＢＰＳの設定値が１段か否かを判定し、１段である場合にはステップＳ１０に進み、そうでない場合にはステップＳ９に進む。
【００６０】
ステップＳ９では、サブセルカウントイネーブルＳＣＣＥＮが“１”であるか否かを判定する。最初は、ステップＳ１において“０”に初期化されているので、ステップＳ１０に進む。
ステップＳ１０では、ＡＡＬ１処理部１のセル損失／誤配検出部１３から出力されたセル損失情報ＣＬＩ（ヘ）が“１”であるか否かを判定する。ＣＬＩ＝“１”の場合には図１０（１０）に示したセル損失を示しており、ＯｕｔｏｆＳｅｑｕｅｎｃｅ状態からＳｙｎｃ状態への遷移を示しているので、上記のステップＳ４に進み、上記と同様にステップＳ４〜Ｓ７を実行してステップＳ２に戻る。
【００６１】
ステップＳ１０においてセル損失情報ＣＬＩが“０”であった場合には、図１０における遷移（１０）以外に相当するので、ステップＳ１１に進み、次のＳＮ状態がＳｙｎｃ状態か否かを判定する。
すなわち、図１０の遷移状態において、次のＳＮ状態がＳｙｎｃ状態に遷移する場合は、同図（５）、（６）、（９）〜（１３）に該当し、次のステップＳ１２に進むが、それ以外の場合はＳｙｎｃ状態に遷移しないので上記と同様にステップＳ４に進む。
【００６２】
ステップＳ１２においては、ＣＳＩ＝“１”であるか否か、すなわちＦＥＣフレームの先頭パルスを受信したか否かを判定する。これは、ＡＡＬ１処理部１におけるＳＮ有効／無効判定部１１からの受信ＣＳＩ１値（ハ）に基づいて判定され、ＣＳＩ＝“０”の場合には先頭パルスを受信していないのでステップＳ４に進み、ＣＳＩ＝“１”である場合にはステップＳ１３に進む。ステップＳ１３では後方保護段ＢＰＳを“１”だけカウントアップし、ステップＳ３８に進む。
【００６３】
ステップＳ３８では、後方保護段ＢＰＳの設定値が１段であるか否かを判定する。この結果、設定値が１段でなければ、サブセルカウントイネーブルＳＣＣＥＮを“１”とし（ステップＳ１４）、サブセルカウントＳＣＣを“１”だけカウントアップして（ステップＳ１５）、ステップＳ２に戻る。後方保護段ＢＰＳの設定値が１段である場合には、予め定めた後方保護段数だけ先頭パルスが受信されたものとしてステップＳ３１に進む。
【００６４】
すなわち、ステップＳ３１ではサブセルカウントイネーブルＳＣＣＥＮを“０”とし、ステップＳ３２で後方保護段ＢＰＳを“０”にクリアし、ステップＳ３３でサブセルカウントＳＣＣを“０”に戻し、ステップＳ３４でメインセルカウントイネーブルＭＣＣＥＮを“１”とし、ステップＳ３５でメインセルカウントＭＣＣを“１”だけカウントアップして同期確立Ｓｙｎｃ状態へ遷移することとなる（ステップＳ３６）。
【００６５】
これは、ＦＥＣフレーム同期部２２から同期外れ情報（リ）としてＦＥＣ演算部３へ送られる。
上記のステップＳ１５からステップＳ２に戻り、さらにステップＳ３及びステップＳ８を経由してステップＳ９においてサブセルカウントイネーブルＳＣＣＥＮをチェックしたとき、既にサブセルカウントイネーブルＳＣＣＥＮは“１”になっている（ステップＳ１４）ので、ステップＳ９から今度はステップＳ１６に進むことになる。
【００６６】
ステップＳ１６ではサブセルカウントＳＣＣ＝１２８であるか否かを判定する。すなわち、同期確立Ｓｙｎｃに向かって先頭パルスの周期がその正しい周期で受信されているか否かを判定している。
このステップＳ１６において、最初はサブセルカウントＳＣＣ＝１２８ではないので、ステップＳ１７に進んでセル損失情報ＣＬＩが“１”か否かを判定する。この判定内容は上記のステップＳ１０と同様である。
【００６７】
この結果、ステップＳ１７でセル損失情報ＣＬＩが“０”、すなわちセル損失が無いことが分かったときには、次のＳＮ状態がＳｙｎｃ状態であるか否かを判定する（ステップＳ１８）。このステップＳ１８の内容は上記のステップＳ１１と同様である。
ステップＳ１８において次のＳＮ状態がＳｙｎｃ状態（図１０（５）、（６）、及び（９）〜（１３））であることが分かったときには、次のステップＳ１９においてＣＳＩ＝“１”であるか否かを判定する。この判定内容は上記のステップＳ１２と同様でありＣＳＩ＝“１”のときは、位相検出部２１よりＣＳＩエラーが発生される（ステップＳ２０）。このＣＳＩエラーは、別途、アラーム処理等に使用されるものである。
【００６８】
これと同時にステップＳ２１においては、後方保護段ＢＰＳを“１”に戻す処理が行われ、さらにサブセルカウントイネーブルＳＣＣＥＮを“１”に継続し（ステップＳ２２）、サブセルカウントＳＣＣを“１”に戻す（ステップＳ２３）。そしてステップＳ２に戻る。
【００６９】
すなわち、このようにステップＳ１８でＦＥＣフレームの先頭パルスを検出し、ステップＳ２１で後方保護段ＢＰＳを“１”に戻す処理は、点線部分［１］で示す如く、上記の従来例［１］の処理に対応しているものである。
これを図４により説明すると、ビデオ信号１ＦＥＣフレームを１２８セル周期とした場合、正常であればＣＳＩ＝“１”が１２８セルに１回受信される。また異常発生時には異なる周期でＣＳＩ＝“１”が入力される。そこで、後方保護段をカウントするときの周期をカウントするサブセルカウンタと前方保護段をカウントするときの周期をカウントするメインセルカウンタという２つのカウンタを自走ＣＳＩ生成部２３内に持ち、サブセルカウンタは最新のＣＳＩ＝“１”で常に“０”にロードし、サブセルカウンタ＝“１２８”のところでＣＳＩ＝“１”であれば同期とみなすことで誤同期を防止出来る。同期確立後は、正常なＣＳＩ＝“１”の周期はメインセルカウンタで監視し、異なる周期のＣＳＩ＝“１”をサブセルカウンタで並列に監視することで同期が外れても、すぐに新しい周期の同期が確立出来る。そして、異なる周期のＣＳＩ＝“１”が入力されたときには、後方保護段をカウントするサブセルカウンタのカウントを“１”に戻す。
【００７０】
これに加えて本発明ではさらに、点線部分［４］で示すステップＳ１８においてＡＡＬ１処理部１のＳｙｎｃ情報（ト）に基づき次のＳＮ状態がＳｙｎｃ状態か否かを加味し、同期確立状態に遷移する場合のみ後方保護段ＢＰＳを“１”に戻す処理を行っている。
また、ステップＳ１７においてセル損失情報ＣＬＩが“１”である場合、ステップＳ１８において次のＳＮ状態がＳｙｎｃ状態ではない場合、又はステップＳ１９においてＣＳＩ＝“０”である場合は、いずれも、ステップＳ２４に進み、サブセルカウントイネーブルＳＣＣＥＮを“１”に継続し（ステップＳ２４）、サブセルカウントＳＣＣを“１”だけカウントアップする（ステップＳ２５）。そしてステップＳ２に戻る。すなわち、ステップＳ２４及びＳ２５では、サブセルカウントＳＣＣが“１２８”ではないので、単純に＋１だけしている。
【００７１】
このようなステップを繰り返すことにより、ステップＳ１６においてサブセルカウントＳＣＣ＝１２８に到達することになるので、この後、ステップＳ２６でセル損失情報ＣＬＩが“１”であるか否かを判定する。
この結果、セル損失情報ＣＬＩが“１”である場合には、ステップＳ１０の場合と同様にステップＳ４に進むが、“０”の場合にはステップＳ２７に進み、次のＳＮ状態がＳｙｎｃ状態か否かを判定する。
【００７２】
この結果、次のＳＮ状態がＳｙｎｃ状態でない場合には、ステップＳ１１と同様にステップＳ４に進むが、Ｓｙｎｃ状態に遷移する場合には、ステップＳ２８に進み、ＣＳＩ＝“１”であるか否かを判定する。
この結果、ＣＳＩ＝“０”であったときにはステップＳ４に進むが、ＣＳＩ＝“０”であったときには先頭パルスが検出されたので、ステップＳ２９において後方保護段ＢＰＳを“１”だけカウントアップし、さらにステップＳ３０で後方保護段ＢＰＳが設定値に達しているか否かを判定する。
【００７３】
この結果、後方保護段ＢＰＳが設定値以下であることが分かった場合にはステップＳ２２に進むが、後方保護段ＢＰＳが設定値に達しているときにはステップＳ３８でＢＰＳ設定値＝１段の場合と同様にステップＳ３１〜Ｓ３５を経由して同期確立状態へ遷移することとなる（ステップＳ３６）。
【００７４】
このように本発明では、図２において点線部分［４］で示したように、セル損失／誤配検出部１２からのＳｙｎｃ情報（ト）に基づいて次のＳＮ状態がＳｙｎｃ状態か否かを判定し、Ｓｙｎｃ状態に遷移する場合のみ正常なセルを受信したものとして先頭パルスの検出に基づく処理を行っている。
【００７５】
このようにしてＳｙｎｃ状態へ遷移した後（ステップＳ３６）、図３へ進み、今度はこのＳｙｎｃ状態からＨｕｎｔ状態へ遷移するときの動作を以下に説明する。
図２におけるステップＳ３６に対応するステップＳ４１から図２におけるステップＳ２及びＳ３に対応したステップＳ４２及びＳ４３を実行し、ステップＳ４３においてＡＡＬ１異常が検出されたときには、ステップＳ４４に進む。
【００７６】
このステップＳ４４ではメインセルカウントイネーブルＭＣＣＥＮを“０”とし、ステップＳ４５でメインセルカウントＭＣＣを“０”に戻し、ステップＳ４６で前方保護段ＦＰＳを“０”にクリアし、ステップＳ４７で後方保護段ＢＰＳを“０”にクリアし、ステップＳ４８でサブセルカウントイネーブルＳＣＣＥＮを“０”とし、ステップＳ４９でサブセルカウントＳＣＣを“０”に戻し、そして同期外れ状態へ遷移することとなる（ステップＳ９６）。すなわち、ＡＡＬ１異常の場合には前方／後方保護の段数に関わらずに同期外れ状態へ遷移させることとしている。
【００７７】
ステップＳ４３においてＡＡＬ１異常ではない場合、ステップＳ５０においてメインセルカウントＭＣＣが“１２８”であるか否かを判定する（ステップＳ５０）。すなわち現在は同期確立状態であるから、メインセルカウントＭＣＣが“１２８”を保持している筈であり、これをチェックしていることになる。
【００７８】
この結果、メインセルカウントＭＣＣが“１２８”ではないとき、すなわちＣＳＩによる先頭パルスの正しい周期だけ未だカウントしていないとき、ステップＳ５１に進み、図２で用いたサブセルカウントイネーブルＳＣＣＥＮが“１”になっているか否かを判定する。
【００７９】
この場合、ステップＳ３１（図２参照）においてサブセルカウントイネーブルＳＣＣＥＮは“０”にされているので、ステップＳ５２に進み、セル損失情報ＣＬＩが“１”か否かを判定する。この判定も上述したステップＳ１０やＳ１７と同様の判定内容である。この結果、セル損失情報ＣＬＩが“０”であり正常であることを示しているときには、ステップＳ５３において次のＳＮ状態がＳｙｎｃ状態か否かを判定し、この結果“ＹＥＳ”である場合にはＣＳＩ＝“１”であるか否かを判定し（ステップＳ５４）、“ＹＥＳ”であればステップＳ５５においてサブセルカウントイネーブルＳＣＣＥＮを“１”とし、ステップＳ５６で後方保護段ＢＰＳを“１”だけインクリメントし、さらにステップＳ５７でサブセルカウントＳＣＣを“１”だけカウントアップした後、さらにステップＳ５８においてメインセルカウントＭＣＣを“１”だけカウントアップした後、ステップＳ４２に戻る。
【００８０】
すなわち、メインセルカウントＭＣＣが“１２８”に達する前に先頭パルスが検出された場合には、後方保護段ＢＰＳを進めていることになる。これは、点線部分［２］で示すように上記の従来例［２］に対応するものであり、この従来例［２］において本発明では、上記と同様の内容の点線部分［４］で示すようにＳｙｎｃ情報（ト）に基づき次のＳＮ状態がＳｙｎｃ状態か否かを判定し、これを加味した処理を行っていることになる。
【００８１】
ステップＳ５２においてセル損失情報ＣＬＩが“１”である場合、ステップＳ５３において次のＳＮ状態がＳｙｎｃ状態ではない場合、あるいはＣＳＩ＝“０”である場合には、いずれもステップＳ５８に進んでメインセルカウントＭＣＣをカウントアップさせる。これは、無効なセルなので、何もせずにメインセルカウントＭＣＣを＋１している。
【００８２】
一方、ステップＳ５１においてサブセルカウントイネーブルＳＣＣＥＮが“１”であった場合にはステップＳ５９に進み、サブセルカウントＳＣＣが“１２８”に達しているか否かを判定する。これは、後方保護段ＢＰＳにおける先頭パルスの正しい周期が到来したか否かを判定していることになる。
【００８３】
この結果、最初はサブセルカウントＳＣＣ＝“１２８”ではないので、ステップＳ６０に進み、セル損失情報ＣＬＩが“１”か否かを判定し、セル損失情報ＣＬＩに異常が無い場合はステップＳ６１において次のＳＮ状態がＳｙｎｃ状態か否かを判定し、さらにステップＳ６２においてＣＳＩ＝“１”か否かを判定する。
【００８４】
この結果、セル損失が無く、且つ次のＳＮ状態がＳｙｎｃ状態であり、このような状態で先頭パルスＣＳＩを受信したときには正規の周期が来る前の先頭パルスの受信であるから、ステップＳ６３において位相検出部２１がＣＳＩエラー検出を行うとともに、ステップＳ６４において後方保護段ＢＰＳを“１”に戻す。
【００８５】
そして、ステップＳ６５においてサブセルカウントイネーブルＳＣＣＥＮを“１”に継続し、ステップＳ６６においてサブセルカウントＳＣＣを“１”に戻した後、ステップＳ５８でメインセルカウントＭＣＣを“１”だけカウントアップする。そしてステップＳ４２に戻る。
【００８６】
ステップＳ６０においてセル損失情報ＣＬＩを検出した場合、ステップＳ６１において次のＳＮ状態がＳｙｎｃ状態ではない場合、あるいはＣＳＩ＝“０”の場合には、いずれもステップＳ６７に進みサブセルカウントイネーブルＳＣＣＥＮを“１”に継続し、ステップＳ６８においてサブセルカウントＳＣＣを“１”だけカウントアップし、ステップＳ５８を経由してステップＳ４２に戻る。ここでは、無効なセルなので何もせずにサブセルカウントＳＣＣを＋１している。
【００８７】
そして、ステップＳ５９においてサブセルカウントＳＣＣが“１２８”に達したことが分かったときには、ステップＳ６９においてセル損失情報ＣＬＩを受けているか否かを判定し、セル損失が無い場合にはステップＳ７０において次のＳＮ状態がＳｙｎｃ状態か否かを判定し、次の状態がＳｙｎｃ状態である場合にはＣＳＩ＝“１”であるか否かをステップＳ７１で判定する。
【００８８】
この結果、サブセルカウントＳＣＣが丁度“１２８”になった時点で次のＳＮ状態がＳｙｎｃ状態であり且つ先頭パルスを受信した場合はＣＳＩエラーであるとし（ステップＳ６３）、これとともにステップＳ７２において後方保護段ＢＰＳをカウントアップし、ステップＳ７３でサブセルカウントイネーブルＳＣＣＥＮを“１”に継続し、さらにステップＳ７４においてサブセルカウントＳＣＣを“１”に戻してステップＳ５８からステップＳ４２に戻る。
【００８９】
また、ステップＳ６９で“ＹＥＳ”、ステップＳ７０で“ＮＯ”、さらにステップＳ７１で“ＮＯ”のときは、ステップＳ７５でサブセルカウントイネーブルＳＣＣＥＮを“０”とし、ステップＳ７６でサブセルカウントＳＣＣを“０”に戻し、ステップＳ７７で後方保護段ＢＰＳを“０”にクリアする。これは、無効なセルなので、サブセルカウントを“０”から数え直すためである。
【００９０】
このようにして、点線部［２］で示すように、自走周期と異なる最新のＣＳＩ＝“１”を受信したときには最初から後方保護段を数え直す従来例［２］において、本発明によりセル損失／誤配検出部１３からのＳｙｎｃ情報（ト）を用いて正しいセル受信であることを確認して先頭パルスの判定を行っている。
【００９１】
ステップＳ５０に戻って、メインセルカウントＭＣＣが“１２８”に達した場合には、ステップＳ７８においてセル損失情報ＣＬＩが“１”であるか否かを判定する。
この結果、セル損失情報ＣＬＩが“１”であり異常であることが分かったときにはステップＳ８２に進むが、そうでない正常時にはステップＳ７９に進む。
【００９２】
このステップＳ７９は同期外れ条件を判定するものであり、この判定に際しては下記の表１を参照する。
【００９３】
【表１】

【００９４】
この表１は、５つの条件に分かれており、条件ａの場合には現在及び前回のＳＮ状態がＳｙｎｃ状態であり、前方保護段はＣＳＩ判定に従っている。これは図１０（６）の遷移状態に対応する。
また条件ｂは現在のＳＮ状態がＳｙｎｃであり、前回のＳＮ状態がＳｙｎｃ以外となっており、前方保護段はＣＳＩ判定に従う。これは図１０（５）、（９）〜（１３）に対応している。
【００９５】
条件ｃは、現在のＳＮ状態がＯｕｔｏｆＳｙｎｃ状態であり、前回のＳＮ状態がＳｙｎｃ状態であるので、前方保護段は進めないこととし、これは図１０（７）に対応している。
条件ｂは、現在のＳＮ状態がＩｎｖａｌｉｄ状態であり、前回のＳＮ状態がＳｙｎｃ状態であるからこの場合も図１０（８）に示すように、前方保護段は進めない（前値保持）こととしている。
【００９６】
そして、条件ｅは遷移状態図としては上記以外の状態を示し全てセル破棄を伴い、前方保護段を進める条件とするもので、図１０（１）〜（４）及び（１４）〜（１７）に対応している。
この結果、ステップＳ７９での同期外れ条件において条件ｅに該当するか否かを判定した場合、これに該当するのは図１０（１）〜（４）及び（１４）〜（１７）に該当し、それ以外は図１０（５）〜（１３）に該当するとしてステップＳ８０に進む。
【００９７】
ステップＳ８０では、今度は同期外れ条件として条件ａ又はｂをチェックし、これらに該当しない図１０（７）及び（８）の遷移状態の場合（条件ｃ，ｄ）にはステップＳ１０１に進んで前方保護段ＦＰＳを前の値に保持し、ステップＳ１０２でサブセルカウントイネーブルＳＣＣＥＮを前の値として保持し、ステップＳ１０３でサブセルカウントＳＣＣをカウントアップし、さらにステップＳ１０４で後方保護段ＢＰＳを前の値に保持したままステップＳ８６に進む。すなわち、条件ｃ，ｄの場合には、未だＳＮ状態の同期が外れていないので前値保持としている。
【００９８】
そして、ステップＳ８６ではＳｙｎｃ状態を保持し、ステップＳ８７ではメインセルカウントＭＣＣを“１”に戻した後、ステップＳ４２に戻る。
一方、ステップＳ８０において条件ａ又はｂに該当する場合、すなわち図１０（５）、（６）、（９）〜（１３）に該当する場合にはＣＳＩ＝“１”か否かを判定し（ステップＳ８１）、その結果、“ＹＥＳ”の場合にはステップＳ８２において前方保護段ＦＰＳを“０”にクリアし、ステップＳ８３でサブセルカウントイネーブルＳＣＣＥＮを“０”とし、ステップＳ８４でサブセルカウントＳＣＣを“０”に戻し、さらにステップＳ８５で後方保護段ＢＰＳを“０”にクリアした後、上記と同様にステップＳ８６に進む。
【００９９】
すなわち、ここでは点線部分［３］で示すように、正常なＣＳＩ＝“１”では、サブセルカウントＳＣＣを“０”に戻すことで誤同期を防止する従来例［３］の動作を行っていることになる。
さらにステップＳ７９に戻って、同期外れ条件ｅに該当する場合、すなわち図１０（１）〜（４）又は（１４）〜（１７）の場合には、ステップＳ８８に進み、前方保護段ＦＰＳをカウントアップさせる。これは条件ｅの場合はＳＮ状態の同期が外れているので前方保護をインクリメントする必要があるからである。
【０１００】
ステップＳ８８の後、ステップＳ８９において前方保護段ＦＰＳが予め設定した設定値に達したか否かを判定し、未だ達していない場合にはステップＳ９７で後方保護段ＢＰＳを継続し、ステップＳ９８でサブセルカウントイネーブルＳＣＣＥＮを“１”とし、ステップＳ９９でサブセルカウントＳＣＣをカウントアップした後、ステップＳ８６に進む。
【０１０１】
ステップＳ８９で前方保護段ＦＰＳが設定値に達したことが分かったときには、ステップＳ９０でメインセルカウントイネーブルＭＣＣＥＮを“０”とし、ステップＳ９１でメインセルカウントＭＣＣを“０”に戻し、ステップＳ９２において前方保護段ＦＰＳを“０”にクリアし、ステップＳ９３で後方保護段ＢＰＳを継続し、ステップＳ９４でサブセルカウントイネーブルＳＣＣＥＮを“１”に継続し、さらにステップＳ９５でサブセルカウントＳＣＣをカウントアップした後、同期外れ状態へ遷移させる（ステップＳ９６）。
【０１０２】
このように、１セル分の誤りはＦＥＣ演算部３で訂正されるので、ＡＡＬ１処理部１の監視結果からセル損失、セル誤配、或いは誤り推定（図１０（９）〜（１３））の場合は前方保護段を進めないようにしている。
なお、図２及び図３の動作例では、従来例［１］及び［２］に対してのみ点線部分［４］によるＳｙｎｃ判定処理（ステップＳ５３等）を加味しているが、従来例［３］に対しても同様に行ってもよい。また、点線部分［５］は、従来例［３］のみに加味されているが、従来例［１］及び［２］に対しても同様に行ってもよい。
（付記１）
フレームの先頭パルスが所定の後方保護段数だけカウントされたときフレーム同期確立と判定すると共に、該先頭パルスをその正しい周期内で検出したときのみ該後方保護段を最初からカウントし直すフレーム同期判定方法において、
該先頭パルスのＡＡＬ１処理時のＳＮ状態遷移を監視し、該ＳＮ状態遷移が同期状態へ遷移する該先頭パルスを検出した時だけ、該先頭パルスを有効とすることを特徴としたフレーム同期判定方法。
（付記２）
フレームの先頭パルスが所定の後方保護段数だけカウントされたときフレーム同期確立と判定すると共に、該同期確立判定した状態で該先頭パルスをその正しい周期とは異なる周期で検出したとき、その時点から該後方保護段をカウントし直すフレーム同期判定方法において、
該先頭パルスのＡＡＬ１処理時のＳＮ状態遷移を監視し、該ＳＮ状態遷移が同期状態へ遷移する該先頭パルスを検出した時だけ、該先頭パルスを有効とすることを特徴としたフレーム同期判定方法。
（付記３）
フレームの先頭パルスが所定の後方保護段数だけカウントされたときフレーム同期確立と判定すると共に、該同期確立判定した状態で該先頭パルスをその正しい周期で検出したとき、該後方保護段のカウントをクリアするフレーム同期判定方法において、
該先頭パルスのＡＡＬ１処理時のＳＮ状態遷移を監視し、該ＳＮ状態遷移が同期状態へ遷移する該先頭パルスを検出した時だけ、該先頭パルスを有効とすることを特徴としたフレーム同期判定方法。
（付記４）
フレームの先頭パルスが所定の後方保護段数だけカウントされたときフレーム同期確立と判定すると共に、該先頭パルスをその正しい周期内で検出したときのみ該後方保護段を最初からカウントし直すフレーム同期判定方法において、
該先頭パルスのＡＡＬ１処理時のＳＮ状態遷移を監視し、該ＳＮ状態遷移がセル損失、セル誤配、又は誤り推定を示している該先頭パルスを検出したときには、その前方保護段をクリアすることを特徴としたフレーム同期方法。
（付記５）
フレームの先頭パルスが所定の後方保護段数だけカウントされたときフレーム同期確立と判定すると共に、該同期確立判定中した状態で該先頭パルスをその正しい周期とは異なる周期で検出したとき、その時点から該後方保護段をカウントし直すフレーム同期判定方法において、
該先頭パルスのＡＡＬ１処理時のＳＮ状態遷移を監視し、該ＳＮ状態遷移がセル損失、セル誤配、又は誤り推定を示している該先頭パルスを検出したときには、その前方保護段をクリアすることを特徴としたフレーム同期方法。
（付記６）
フレームの先頭パルスが所定の後方保護段数だけカウントされたときフレーム同期確立と判定すると共に、該同期確立判定した状態で該先頭パルスをその正しい周期で検出したとき、該後方保護段のカウントをクリアするフレーム同期判定方法において、
該先頭パルスのＡＡＬ１処理時のＳＮ状態遷移を監視し、該ＳＮ状態遷移が、セル損失、セル誤配、又は誤り推定を示している該先頭パルスを検出したときには、その前方保護段をクリアすることを特徴としたフレーム同期判定方法。
（付記７）請求項１から６のいずれか１つにおいて、
該フレームがＦＥＣフレームであることを特徴としたフレーム同期方法。
（付記８）
フレームの先頭パルスが所定の後方保護段数だけカウントされたときフレーム同期確立と判定すると共に、該先頭パルスをその正しい周期内で検出したときのみ該後方保護段を最初からカウントし直すフレーム同期判定回路において、
該先頭パルスのＡＡＬ１処理時のＳＮ状態遷移を監視し、該ＳＮ状態遷移が同期状態へ遷移する該先頭パルスを検出した時だけ、該先頭パルスを有効とすることを特徴としたフレーム同期判定回路。
（付記９）
フレームの先頭パルスが所定の後方保護段数だけカウントされたときフレーム同期確立と判定すると共に、該同期確立判定した状態で該先頭パルスをその正しい周期とは異なる周期で検出したとき、その時点から該後方保護段をカウントし直すフレーム同期判定回路において、
該先頭パルスのＡＡＬ１処理時のＳＮ状態遷移を監視し、該ＳＮ状態遷移が同期状態へ遷移する該先頭パルスを検出した時だけ、該先頭パルスを有効とすることを特徴としたフレーム同期判定回路。
（付記１０）
フレームの先頭パルスが所定の後方保護段数だけカウントされたときフレーム同期確立と判定すると共に、該同期確立判定した状態で該先頭パルスをその正しい周期で検出したとき、該後方保護段のカウントをクリアするフレーム同期判定回路において、
該先頭パルスのＡＡＬ１処理時のＳＮ状態遷移を監視し、該ＳＮ状態遷移が同期状態へ遷移する該先頭パルスを検出した時だけ、該先頭パルスを有効とすることを特徴としたフレーム同期判定回路。
（付記１１）
フレームの先頭パルスが所定の後方保護段数だけカウントされたときフレーム同期確立と判定すると共に、該先頭パルスをその正しい周期内で検出したときのみ該後方保護段を最初からカウントし直すフレーム同期判定回路において、
該先頭パルスのＡＡＬ１処理時のＳＮ状態遷移を監視し、該ＳＮ状態遷移がセル損失、セル誤配、又は誤り推定を示している該先頭パルスを検出したときには、その前方保護段をクリアすることを特徴としたフレーム同期判定回路。
（付記１２）
フレームの先頭パルスが所定の後方保護段数だけカウントされたときフレーム同期確立と判定すると共に、該同期確立判定した状態で該先頭パルスをその正しい周期とは異なる周期で検出したとき、その時点から該後方保護段をカウントし直すフレーム同期判定回路において、
該先頭パルスのＡＡＬ１処理時のＳＮ状態遷移を監視し、該ＳＮ状態遷移がセル損失、セル誤配、又は誤り推定を示している該先頭パルスを検出したときには、その前方保護段をクリアすることを特徴としたフレーム同期判定回路。
（付記１３）
フレームの先頭パルスが所定の後方保護段数だけカウントされたときフレーム同期確立と判定すると共に、該同期確立判定した状態で該先頭パルスをその正しい周期で検出したとき、該後方保護段のカウントをクリアするフレーム同期判定回路において、
該先頭パルスのＡＡＬ１処理時のＳＮ状態遷移を監視し、該ＳＮ状態遷移が、セル損失、セル誤配、又は誤り推定を示している該先頭パルスを検出したときには、その前方保護段をクリアすることを特徴としたフレーム同期判定回路。
（付記１４）請求項８から１３のいずれか１つにおいて、
該フレームがＦＥＣフレームであることを特徴としたフレーム同期判定回路。
【０１０３】
【発明の効果】
以上説明したように、本発明に係るフレーム同期判定方法及び回路によれば、フレームの先頭パルスはＡＡＬ１信号の終端回路より抽出されるが、ＡＡＬ１信号のＳＮ状態遷移を監視し、ＳＮ状態遷移が同期確立へ遷移するセルを受信したときだけフレームの先頭パルスが有効として後方保護段をカウントすることで、ＡＡＬ１信号の異常状態によるフレーム信号の誤同期を防止するようにしているので、ＡＴＭネットワークでセル欠落やセル誤配信が発生してもフレーム化されたビデオ信号の誤同期を防止することが可能であり、また異常発生時から正常データへの復旧を早めることが可能であり、安定したビデオ信号の伝送サービスを提供することが出来る。
【０１０４】
さらには、ＡＡＬ１信号の監視結果によりセル損失、セル誤配、誤り推定となった場合、フレーム先頭パルスは信用できないが、後段に配置されたＦＥＣ演算部によって誤り訂正されることが予め分かっているため、これらのセル損失、セル誤配、ＳＮＴ誤り推定時には前方保護段をカウントしないことによってフレーム同期外れを発生し難くし、以ってビデオ信号を安定に再生することが可能となる。
【図面の簡単な説明】
【図１】本発明に係るフレーム同期判定回路の構成例を示したブロック図である。
【図２】本発明に係るフレーム同期判定方法及び装置において同期外れ状態から同期確立状態への状態遷移を示したフローチャート図である。
【図３】本発明に係るフレーム同期判定方法及び装置において同期確立状態から同期外れ状態への状態遷移を示したフローチャート図である。
【図４】本発明中で従来例［１］の動作を示したタイムチャート図である。
【図５】一般に知られたＳＲＡ−ＰＤＵフレームヘッダのフォーマット図である。
【図６】従来例の概念図である。
【図７】従来例において同期外れから同期確立に復旧するまでの動作タイムチャート図である。
【図８】従来例［１］の動作を説明するためのタイムチャート図である。
【図９】従来例［２］の動作を説明するためのタイムチャート図である。
【図１０】従来例［３］の動作を説明するためのタイムチャート図である。
【図１１】ＳＮ処理（セル損失／誤配検出部）の状態遷移図である。
【符号の説明】
１ＡＡＬ１処理部
２フレーム同期判定回路
３ＦＥＣ演算部
１１ＳＮ有効／無効判定部
１２データ破棄部
１３セル損失／誤配検出部
２１位相検出部
２２ＦＥＣフレーム同期部
２３自走ＣＳＩ生成部
図中、同一符号は同一又は相当部分を示す。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a frame synchronization determination method and circuit, and more particularly to transmitting and reproducing video signal data using a FEC (Forward Error Correction) frame, which is one of the CS (Convergence Sublayer) functions of AAL1 (ATM Adaptation Layer type-1). The device uses the CS indication bit of the SRA (Segmentation Re Assembly) -PDU frame used to synchronize the CS-PDU (Payload Data Unit) frame (indicating the first pulse, hereinafter simply referred to as CSI). And a circuit for determining frame synchronization.
[0002]
[Prior art]
FIG. 5 shows a header portion (8 bits) of the SRA-PDU frame, and is assigned to SN (Sequence Number Protect) and SNP (Sequence Number Protect) in units of 4 bits, and SN is further 1-bit CSI. And a 3-bit SC (Sequence Count). The validity / invalidity of the SN is determined by the CRC or the parity operation of the SNP, and the SC indicates the cell serial number.
[0003]
FIG. 6 shows a conventional FEC frame synchronization determination method using such CSI. In the figure, the synchronization established state is set to the Sync state, the out-of-synchronization state is set to the Hunt state, and when CSI = "1" indicating that the head pulse of the FEC frame has been received continues for the preset number of protection stages (the number of rear protection stages). A method is adopted in which the state transits to the Sync state, and when the CSI = "0" indicating that the leading pulse is not detected continues for a preset number of protection stages (the number of front protection stages), the system transits to the Hunt state.
[0004]
In the above-described frame synchronization determination method, when the cycle of the CSI indicating the head pulse of a frame is, for example, once in 128 cells (one frame = 128 cells), the head pulse is received in a half cycle of 64 cells. In other words, when an erroneous CSI = "1" is received, it cannot be discriminated from the 128-cell cycle, so that an erroneous synchronization determination is made.
[0005]
FIG. 7 shows an operation time chart in such a case in which the conventional example recovers from the out-of-synchronization state to the synchronization-established state.
That is, assuming that the synchronization is established from the left end of the drawing as shown in FIG. 6 (6), data writing to the FEC operation unit (see FIG. 1) is normally performed as shown in FIG. 7 (7). Done.
[0006]
At this time, the CSI indicating the first pulse is regularly received once every 128 cells up to the second CSI as shown in FIG. For example, when the CSI with the synchronization timing deviated (new period) is received due to the occurrence of, for example, the CSI (3) in FIG. Since the received CSI does not match, a CSI error occurs as shown in FIG. 2B, and the counting of the front protection stage is started at the timing of the free-running CSI as shown in FIG.
[0007]
If the forward protection stage is set to "2", the reception CSI and the free-running CSI are not matched twice, so that the front protection stage = "2". The state shifts to an out-of-synchronization (Hunt) state as shown in 6), and the data writing is stopped as shown in FIG.
[0008]
Then, after such an out-of-synchronization state, the self-running CSI now self-runs at a new cycle of the reception CSI, so that the reception CSI coincides with the self-running CSI again, and FIG. The backward protection stage shown starts counting, and when the backward protection stage setting value “3” in this example is reached, the state transits to the synchronization established state (Sync) as shown in FIG.
[0009]
As a result, as shown in FIG. 7 (7), four cycles of the CSI are required from when the CSI indicates the loss of synchronization to when the transition to the new synchronization is established, and an error occurs in data reproduction during this period. You will get.
In this way, a video signal erroneously reproduced due to erroneous synchronization (new synchronization), a long recovery time from the loss of synchronization to the establishment of synchronization, or a video returned to normal by FEC error correction in the subsequent FEC operation unit There is a problem that the forward protection stage of frame synchronization is advanced also for signals.
[0010]
In order to solve such a problem, conventional techniques as shown in FIGS. 8 to 10 have already been proposed.
First, in the conventional example [1] shown in FIG. 8, when the received CSI signal is erroneously received in a 64-cell cycle which is half of the correct 128-cell cycle as shown in FIG. ), The free-running CSI has not yet occurred as shown in FIG. 4D, and therefore, the mismatch between the received CSI and the free-running CSI has caused the ▲ in FIG. Although a CSI error occurs as shown in 1), when CSI = "1" comes within one regular cycle (128 cells), as shown by (2) in FIG. The protection stage always counts again when the latest CSI = "1" comes. During this time, the front protection stage remains in the clear state as shown in FIG.
[0011]
When the cycle of the received CSI returns to the correct cycle of 128 cells as shown in FIG. 2B, the backward protection stage shown in FIG. If the set backward protection stages are two, the state shifts from the out-of-synchronization state to the synchronization establishment (Sync) state as shown in FIG. 7 (7), and as shown in FIG. (Not shown), data is written.
[0012]
In this way, it is possible to quickly restore the synchronization establishment state after returning from the incorrect cycle to the normal cycle (for example, see Patent Document 1).
In the conventional example [2] shown in FIG. 9, when the synchronization is established as shown in FIG. 6 (6), the third CSI is received at a different new cycle as shown in FIG. 9 (1). At this point, the counter does not match the self-running CSI shown in FIG. 3C, and at this time, the counting of the rear protection stage is started as indicated by (3) in FIG.
[0013]
Then, when the third self-running CSI shown in FIG. 3C occurs after the third received CSI shown in FIG. 1A, the forward protection stage is counted as shown in FIG. Let it start.
Then, when the second self-propelled CSI occurs after the reception of the new CSI, the forward protection stage becomes "2" as shown in FIG. 4D, which matches the predetermined set value. As shown in FIG. 6 (6), the state changes from the synchronization established state to the out-of-synchronization state.
[0014]
However, the backward protection stage shown in FIG. 5 (5) has already started counting, and upon receiving three CSIs of a new cycle, it matches the predetermined set value. ), The state returns from the out-of-synchronization state to the synchronization-established state.
As a result, as indicated by {circle around (4)} in FIG. 7 (7), if there are two or more rear protection stages and CSI = “1” after the transition from the Sync state to the Hunt state, synchronization is immediately established. In addition, it is possible to shorten the time until the data is restored to the correct data (re-synchronization time).
[0015]
Further, in the conventional example [3] shown in FIG. 10, the CSI is received at the correct cycle as shown in FIG. It shows the example received.
In this case, assuming that the synchronization is established as shown in FIG. 6 (6), when the CSI error indicated by (5) occurs, as shown in FIG. 5 (5) (conventional example [2] of FIG. 9). As shown in FIG. 5), the backward protection stage starts counting, but when the received CSI and the free-running CSI match and receives the normal CSI, the backward protection stage is cleared as shown in FIG. , "0".
[0016]
Therefore, in the case of the conventional example [3], as shown in FIG. 4D, the forward protection stage does not start counting, so that the erroneous insertion CSI = "1" can be ignored, and FIG. The state of synchronization establishment is maintained as shown in (1). This eliminates the influence on the forward protection stage due to the reception of an erroneous CSI.
[0017]
[Patent Document 1]
JP-A-6-276185 (column 6, [0022])
[0018]
[Problems to be solved by the invention]
In the above-described conventional example, it is assumed that the entire cell in the frame is correct, and there is a problem that CSI cannot be used if the entire cell cannot be used.
That is, since the determination of the SN (Sequence Number) state of the cell when AAL1 processing is performed on the cell is not taken into consideration as a condition for loss of synchronization or establishment of synchronization, there has been a problem that the received CSI is unreliable.
[0019]
FIG. 11 shows a state transition diagram of such SN processing. This is ITU-TI. FIG. 3 is a generally known state transition diagram recommended by G.363.1, which is briefly described below. In the initial state INT, there are a Start state and an Out of Sync state. After exiting the initial state INT, there are a Sync state, an Out of Sequence state, and an Invalid state. Transitions are made in each state as follows.
[0020]
In each transition, the left side of / indicates input information before the operation is performed, and the right side of / indicates the resulting operation.
(1) If the SN is invalid in the Start state, the cell is discarded.
(2) If the SN is valid, the cell is discarded, but the state transitions from the Start state to the Out of Sync state.
[0021]
(3) In the Out of Sync state, if the SN is invalid, the cell is discarded and the state transits to the Start state.
(4) When a discontinuous SC cell is received in the Out of Sync state, the cell is discarded, and no state transition occurs.
[0022]
(5) When a continuous SC cell is received in the Out of Sync state, the cell is accepted, the cell exits the Out of Sync state, and transits to the Sync state.
(6) In the Sync state, when cells of consecutive SCs are received, the cells are accepted and no state transition occurs.
[0023]
(7) In the Sync state, when a cell of a discontinuous SC is received, the cell is accepted but transits to the Out of Sequence state.
(8) In the Sync state, when an invalid SN cell is received, the cell is accepted and the state transits to the Invalid state.
[0024]
(9) In the Out of Sequence state, if a cell of SC larger than the last valid cell by two is received, the cell is accepted as an error estimate, and the state transits to the Sync state.
(10) In the Out of Sequence state, when a cell that is continuous with the SC of the previous cell is received, it is determined that a cell loss has occurred, a dummy cell is inserted, the cell is accepted, and a transition is made to the Sync state.
[0025]
(11) In the Out of Sequence state, when an SC cell that is continuous with the last valid cell is received, the cell is discarded as a cell error distribution and the state transits to the Sync state.
(12) In the Invalid state, the state transits to the Sync state as in (11) above.
(13) In the Invalid state, the state transits to the Sync state as in (9).
[0026]
(14) In the Invalid state, when the SC receives a discontinuous cell, the SC discards the cell and transits to the Out of Sync state in the initial state INT.
(15) In the Invalid state, if the SN is invalid, the cell is discarded and the state transits to the Start state.
[0027]
(16) In the Out of Sequence state, if the SN is discontinuous, the cell is discarded and the state transits to the Out of Sync state in the initial state INT.
(17) In the Out of Sequence state, if the SN is invalid, the cell is discarded and the state transits to the Start state.
[0028]
As described in (9) to (13) above, when the result of monitoring the AAL1 signal results in cell loss, incorrect cell distribution, or error estimation, the leading pulse of the frame cannot be relied on, but the FEC operation unit disposed in the subsequent stage. It is known in advance that the error will be corrected.
As described above, since the received CSI is determined differently depending on whether the received cell is valid or not, a frame synchronization determining method and circuit that take such state transition of the SN processing into account are required.
[0029]
Therefore, the present invention provides a method and a circuit for determining that frame synchronization has been established when the CSI (head pulse) of a frame has been counted by a predetermined number of backward protection stages, while reducing the time from when synchronization is lost to when it is restored, and The purpose of the present invention is to consider the SN state determination at the time of AAL1 processing as a condition for loss of synchronization or synchronization establishment in such a case.
[0030]
[Means for Solving the Problems]
In order to achieve the above object, the frame synchronization determination method according to the present invention [1] determines that frame synchronization has been established when the leading pulse of a frame has been counted by a predetermined number of backward protection stages, and determines that the leading pulse is correct. In the frame synchronization determination method for counting the backward protection stage from the beginning only when the backward protection stage is detected within the period, the SN state transition during the AAL1 processing of the leading pulse is monitored, and the SN state transition to the synchronization state is performed. Only when a pulse is detected, the first pulse is made valid.
[0031]
That is, as in the above-mentioned conventional example [1] (see FIG. 8), the backward protection stage is counted again from the beginning only when the leading pulse is detected within the correct period, and the leading pulse of the frame is determined by the predetermined backward protection stage number. When it is determined that frame synchronization has been established when the count is only counted, the SN state transition during the AAL1 processing of the head pulse is monitored, and only when the SN state transition detects the head pulse that transits to the synchronization state, the head pulse is determined. Valid.
[0032]
This can prevent erroneous synchronization determination of a signal frame due to an abnormal state of the AAL1 processing.
Further, in the frame synchronization determination method according to the present invention [2], when the head pulse of the frame is counted by a predetermined number of backward protection stages, it is determined that frame synchronization has been established. In the frame synchronization determination method in which the backward protection stage is counted again from that point in time when the detection is performed at a different period from that of the first pulse, the SN state transition during the AAL1 processing of the first pulse is monitored, and the SN state transition changes to the synchronous state. Only when the leading pulse is detected, the leading pulse is made valid.
[0033]
That is, as in the conventional example [2] (see FIG. 9), when the head pulse is detected at a cycle different from the correct cycle in the state where the synchronization has been determined, the backward protection stage is counted again from that point. When it is determined that frame synchronization has been established when the leading pulse of the frame has been counted for a predetermined number of backward protection stages, the SN pulse transition during the AAL1 processing of the leading pulse is monitored, and the leading pulse whose SN state transition transitions to the synchronous state is monitored. The leading pulse is made valid only when is detected.
[0034]
This can prevent erroneous synchronization determination of a signal frame due to an abnormal state of the AAL1 processing.
Further, the frame synchronization determination method according to the present invention [3] determines that frame synchronization has been established when the leading pulse of the frame has been counted by a predetermined number of backward protection stages, and determines the leading pulse in a state where the synchronization has been determined. In the frame synchronization determination method for clearing the count of the backward protection stage when detected at the correct cycle, the SN pulse transition during the AAL1 processing of the leading pulse is monitored, and the SN pulse transition of the SN transition to the synchronous state is monitored. The head pulse is made valid only when the first pulse is detected.
[0035]
That is, as in the above conventional example [3] (see FIG. 10), when the leading pulse is detected in the correct cycle in the state where the synchronization has been determined, the count of the backward protection stage is cleared, and the leading pulse of the frame becomes the predetermined pulse. When it is determined that the frame synchronization is established when the number of backward protection stages is counted, the SN state transition during the AAL1 processing of the head pulse is monitored, and only when the SN pulse transition detects the head pulse transitioning to the synchronization state, The first pulse is made valid.
[0036]
This can prevent erroneous synchronization determination of a signal frame due to an abnormal state of the AAL1 processing.
Further, the frame synchronization determination method according to the present invention [4] determines that frame synchronization has been established when the leading pulse of the frame has been counted by a predetermined number of backward protection stages, and detects the leading pulse within its correct period. Only in the frame synchronization determination method in which the backward protection stage is counted from the beginning, the SN state transition during the AAL1 processing of the head pulse is monitored, and the SN state transition indicates a cell loss, a cell mis-distribution, or an error estimation. When the leading pulse is detected, the front protection stage is cleared.
[0037]
That is, in the above-mentioned conventional example [1], the SN state transition during the AAL1 processing of the leading pulse is monitored, and the leading pulse indicating that the SN state transition indicates cell loss, incorrect cell distribution, or error estimation is detected. When it does, the front protection stage is cleared. It is known in advance that if a cell loss, incorrect cell distribution, or error estimation results from the monitoring result of the AAL1 signal, the leading pulse of the frame cannot be trusted, but the error is corrected by an FEC operation unit arranged at a subsequent stage. Because.
[0038]
As a result, at the time of cell loss, cell mis-distribution, or error estimation, the forward protection stage is not counted, thereby making it difficult to cause loss of frame synchronization, thereby enabling stable signal reproduction.
Further, the frame synchronization determination method according to the present invention [5] determines that frame synchronization has been established when the leading pulse of the frame has been counted by a predetermined backward protection stage number, and determines the leading pulse in the state where the synchronization has been determined. In the frame synchronization determination method in which the backward protection stage is counted again from that time when the detection is performed at a period different from the correct period, the SN state transition at the time of AAL1 processing of the first pulse is monitored, and the SN state transition is a cell loss. , When the first pulse indicating a cell mis-distribution or an error estimation is detected, the forward protection stage is cleared.
[0039]
That is, in the above conventional example [2], the SN state transition at the time of AAL1 processing of the leading pulse is monitored, and the leading pulse indicating that the SN state transition indicates cell loss, incorrect cell distribution, or error estimation is detected. Sometimes, the front protection stage is cleared.
As a result, at the time of cell loss, cell mis-distribution, or error estimation, the forward protection stage is not counted, thereby making it difficult to cause loss of frame synchronization, thereby enabling stable signal reproduction.
[0040]
Further, in another frame synchronization determination method [6], it is determined that the frame synchronization has been established when the leading pulse of the frame has been counted by a predetermined backward protection stage number, and the leading pulse is determined to be correct when the synchronization has been determined. In the frame synchronization determination method for clearing the count of the backward protection stage when detected in a cycle, the SN state transition during the AAL1 processing of the first pulse is monitored, and the SN state transition is detected as a cell loss, a cell error distribution, or When the first pulse indicating the error estimation is detected, it is possible to clear the front protection stage.
[0041]
That is, in the above conventional example [3], the SN state transition at the time of AAL1 processing of the leading pulse is monitored, and the leading pulse indicating that the SN state transition indicates cell loss, incorrect cell distribution, or error estimation is detected. Sometimes, the front protection stage is cleared.
As a result, at the time of cell loss, cell mis-distribution, or error estimation, the forward protection stage is not counted, thereby making it difficult to cause loss of frame synchronization, thereby enabling stable signal reproduction.
[0042]
As a circuit for realizing the frame synchronization determination method according to the present invention [1], it is determined that frame synchronization has been established when the head pulse of a frame is counted by a predetermined number of backward protection stages, and the head pulse is determined to be within its correct period. In the frame synchronization determination circuit that counts the backward protection stage from the beginning only when the backward protection stage is detected from the beginning, the SN state transition at the time of AAL1 processing of the leading pulse is monitored. There is provided a frame synchronization determination circuit characterized in that the head pulse is made valid only when it is detected.
[0043]
Further, as a circuit for realizing the above-described frame synchronization determination method according to the present invention [2], it is determined that frame synchronization has been established when the leading pulse of a frame has been counted by a predetermined number of backward protection stages, and the synchronization establishment determination is being performed. When the head pulse is detected at a cycle different from the correct cycle in the state, a frame synchronization determination circuit that counts the rear protection stage from that point in time monitors the SN state transition at the time of AAL1 processing of the head pulse, A frame synchronization determination circuit is provided, wherein the head pulse is made valid only when the head pulse that transitions to the synchronization state is detected in the SN state transition.
[0044]
The circuit for realizing the above-described frame synchronization determination method according to the present invention [3] may be configured to determine that frame synchronization has been established when the leading pulse of the frame has been counted by a predetermined number of backward protection stages, and to determine whether the synchronization has been established. When the head pulse is detected at the correct period, a frame synchronization determination circuit that clears the count of the rear protection stage monitors the SN state transition during the AAL1 processing of the head pulse, and determines that the SN state transition is a synchronization state. And a frame synchronization determination circuit characterized in that the head pulse is made valid only when the head pulse that transits to (1) is detected.
[0045]
In addition, as a circuit for realizing the above-described frame synchronization determination method according to the present invention [4], it is determined that frame synchronization has been established when the head pulse of a frame has been counted by a predetermined number of backward protection stages, and the head pulse is determined to be correct. A frame synchronization determination circuit that counts the backward protection stage from the beginning only when detected within a cycle monitors an SN state transition at the time of AAL1 processing of the first pulse, and detects that the SN state transition is a cell loss, a cell error distribution, Alternatively, a frame synchronization determination circuit is provided which clears the front protection stage when the head pulse indicating the error estimation is detected.
[0046]
The circuit for realizing the above-described frame synchronization determination method according to the present invention [5] may be configured to determine that frame synchronization has been established when the leading pulse of the frame has been counted by a predetermined number of backward protection stages, and to determine whether the synchronization has been established. When the leading pulse is detected at a period different from the correct period, a frame synchronization determination circuit that starts counting the backward protection stage from that time monitors the SN state transition during the AAL1 processing of the leading pulse. A frame synchronization determination circuit is provided which clears its forward protection stage when detecting the first pulse whose SN state transition indicates cell loss, incorrect cell distribution, or error estimation.
[0047]
Further, as a circuit for realizing the above-mentioned frame synchronization determination method [6], the frame synchronization is determined to be established when the leading pulse of the frame is counted by a predetermined number of backward protection stages, and the frame synchronization is determined in the state where the synchronization establishment is determined. When a pulse is detected at the correct cycle, a frame synchronization determination circuit for clearing the count of the rear protection stage monitors the SN state transition during the AAL1 processing of the first pulse, and the SN state transition indicates a cell loss or a cell loss. A frame synchronization determination circuit is provided which clears the front protection stage when detecting the leading pulse indicating an erroneous distribution or an error estimation.
[0048]
Note that an FEC frame can be used as the above frame.
[0049]
BEST MODE FOR CARRYING OUT THE INVENTION
FIG. 1 shows a configuration example of a frame synchronization determination circuit used for carrying out the frame synchronization determination method according to the present invention. In this configuration example, an AAL1 processing unit 1 that receives ATM cell data (a) and terminates an ATM signal, and a frame that determines synchronization of an FEC frame signal based on various output signals from the AAL1 processing unit 1 It comprises a synchronization determination circuit 2 and an FEC operation unit 3 that performs an FEC operation (error correction) based on the output signal of the AAL1 processing unit 1 and the output signal of the frame synchronization determination circuit 2.
[0050]
The AAL1 processing unit 1 includes an SN valid / invalid determining unit 11, a data discarding unit 12, and a cell loss / misplacement detecting unit 13, and the SN valid / invalid determining unit 11 From the data (a), SN valid / invalid information (“1” or “0”) and SC (Sequence Count) (b) are generated and provided to the data discarding unit 12 and the cell loss / misplacement detecting unit 13. Further, a reception CSI value (“1” or “0”) (C) is generated and given to the frame synchronization determination circuit 2.
[0051]
The data discard unit 12 receives the ATM cell data (a) and the SN valid / invalid information (b), outputs the data (d) to the FEC operation unit 3, and outputs the cell valid / invalid information ("1" or "1"). "0") (e) to the frame synchronization detection circuit 2.
Further, the cell loss / misplacement detection unit 13 outputs a signal indicating a state transition of the SN processing of the cell shown in FIG. 10, and outputs the cell loss information CLI (“1” or “0”) (f). The synchronization information (G) is generated and supplied to the frame synchronization determination circuit 2, and the AAL1 abnormality information (“1” or “0”) (H) is generated. It is generated and given to the frame synchronization determination circuit 2. Note that the Sync information (g) includes SN valid / invalid information and information on error estimation, cell loss, and cell mis-distribution.
[0052]
The frame synchronization determination circuit 2 includes a phase detection unit 21, an FEC frame synchronization unit 22, and a free-running CSI generation unit 23. The phase detection unit 21 receives the CSI value (c) from the SN valid / invalidity determination unit 11 and the free-running CSI information (nu) from the free-running CSI generation unit 23, and generates a CSI error. The relationship between the signals (c) and (nu) is given to the FEC frame synchronization unit 22.
[0053]
The FEC frame synchronization unit 22 receives the cell valid / invalid information (e), the cell loss information CLI (f), the Sync information (g), and the AAL1 abnormality information (h), and receives the out-of-sync information (“1” or “1”). 0 ″) (i) is generated and given to the FEC operation unit 3. The free-running CSI generating unit 23 generates the free-running CSI information (nu) and sends the generated free-running CSI information to the phase detection unit 21 and the FEC calculation unit 3 and is interconnected with the FEC frame synchronization unit 22.
[0054]
The operation of the frame synchronization determination circuit according to the present invention shown in FIG. 1 will be described below with reference to the flowcharts shown in FIGS. 2 and 3 and the time chart shown in FIG.
FIG. 2 is a flowchart showing the operation of the frame synchronization determination circuit of FIG. 1 transitioning from the out-of-sync (Hunt) state to the synchronization-established (Sync) state, and FIG. 3 conversely transitions from the out-of-sync state to the out-of-sync state. 5 is a flowchart showing the operation of the system.
[0055]
First, in FIG. 2, in step S1, the sub cell count (SCC), main cell count (MCC), front / rear protection stage (FPS / BPS), sub cell count enable (SCCEN), and main cell count enable (MCCEN) are all set to " Initialize to 0 ". Note that the MCC and the SCC count the cycle of the CSI when performing the forward protection and the backward protection, respectively, and constitute the self-running CSI information (nu) generated by the self-running CSI generation unit 23.
[0056]
After performing the initialization in step S1, it is determined whether the received cell is valid (step S2). This is performed based on the cell validity / invalidity information (e) from the data discarding unit 12 in the AAL1 processing unit 1 shown in FIG. 1, and proceeds to the next step S3 only when the received cell is valid.
[0057]
In step S3, it is determined whether or not an abnormal state has occurred in the AAL1 processing unit 1, which is determined based on the AAL1 abnormality information (h) from the cell loss / misplacement detection unit 13 in the AAL1 processing unit 1. Is done. In this case, the AAL1 abnormality is generated when an arbitrary number of protection stages continuously remain in the initial state INT shown in FIG.
[0058]
If it is determined in step S3 that an abnormality has occurred in the AAL1 processing unit 1, the subcell count enable is set to 0 (step S4), the rear protection stage BPS is cleared to "0" (step S5), and the subcell count is cleared. Is returned to "0" (step S6), and the out-of-synchronization state is maintained (step S7). Then, the process returns to step S2.
[0059]
That is, in steps S4 to S7, since an invalid cell is received, the CSI (head pulse) cannot be trusted, so that synchronization is restarted from the beginning.
If it is determined in step S3 that the AAL1 processing unit 1 is normal, it is determined in step S8 whether or not the set value of the rear protection stage BPS is one, and if it is one, the process proceeds to step S10. If not, the process proceeds to step S9.
[0060]
In step S9, it is determined whether the sub cell count enable SCCEN is "1". At first, since it is initialized to "0" in step S1, the process proceeds to step S10.
In step S10, it is determined whether or not the cell loss information CLI (f) output from the cell loss / misplacement detection unit 13 of the AAL1 processing unit 1 is "1". When CLI = “1”, the cell loss shown in FIG. 10 (10) is shown, and the transition from the Out of Sequence state to the Sync state is shown. Then, steps S4 to S7 are executed, and the process returns to step S2.
[0061]
If the cell loss information CLI is “0” in step S10, this corresponds to a transition other than the transition (10) in FIG. 10, so the process proceeds to step S11, and it is determined whether the next SN state is the Sync state.
That is, in the transition state of FIG. 10, when the next SN state transits to the Sync state, it corresponds to (5), (6), (9) to (13) in FIG. 10, and proceeds to the next step S12. Otherwise, since the state does not transition to the Sync state, the process proceeds to step S4 in the same manner as described above.
[0062]
In step S12, it is determined whether or not CSI = "1", that is, whether or not the head pulse of the FEC frame has been received. This is determined based on the received CSI1 value (C) from the SN validity / invalidity determination unit 11 in the AAL1 processing unit 1. If CSI = "0", the head pulse has not been received, so the process proceeds to step S4. , CSI = "1", the process proceeds to step S13. In step S13, the rear protection stage BPS is counted up by "1", and the process proceeds to step S38.
[0063]
In step S38, it is determined whether or not the set value of the rear protection stage BPS is one stage. As a result, if the set value is not one stage, the sub cell count enable SCCEN is set to "1" (step S14), the sub cell count SCC is counted up by "1" (step S15), and the process returns to step S2. If the set value of the rear protection stage BPS is one, the process proceeds to step S31 on the assumption that the leading pulses have been received by the predetermined number of rear protection stages.
[0064]
That is, the sub-cell count enable SCCEN is set to "0" in step S31, the rear protection stage BPS is cleared to "0" in step S32, the sub-cell count SCC is returned to "0" in step S33, and the main cell count enable is set in step S34. The MCCEN is set to “1”, and the main cell count MCC is counted up by “1” in step S35, and the state transits to the synchronization establishment Sync state (step S36).
[0065]
This is sent from the FEC frame synchronization unit 22 to the FEC calculation unit 3 as out-of-sync information (i).
When the sub-cell count enable SCCEN is checked at step S9 after returning from step S15 to step S2 at step S9 via steps S3 and S8, the sub-cell count enable SCCEN is already "1" (step S14). Then, the process proceeds from step S9 to step S16.
[0066]
In step S16, it is determined whether or not the subcell count SCC is 128. That is, it is determined whether or not the cycle of the leading pulse is received at the correct cycle toward the synchronization establishment Sync.
In this step S16, since the sub cell count SCC is not 128 at first, the process proceeds to step S17 to determine whether or not the cell loss information CLI is “1”. The contents of this determination are the same as in step S10 described above.
[0067]
As a result, when it is determined in step S17 that the cell loss information CLI is “0”, that is, there is no cell loss, it is determined whether or not the next SN state is the Sync state (step S18). The content of step S18 is the same as that of step S11.
When it is determined in step S18 that the next SN state is the Sync state (FIGS. 10 (5), (6), and (9) to (13)), CSI = "1" in the next step S19. It is determined whether or not. The content of this determination is the same as that in step S12 described above. When CSI = "1", a CSI error is generated by the phase detector 21 (step S20). This CSI error is used separately for alarm processing and the like.
[0068]
At the same time, in step S21, a process of returning the rear protection stage BPS to "1" is performed, further, the subcell count enable SCCEN is continued to "1" (step S22), and the subcell count SCC is returned to "1" (step S22). Step S23). Then, the process returns to step S2.
[0069]
That is, the process of detecting the head pulse of the FEC frame in step S18 and returning the rear protection stage BPS to “1” in step S21 is performed in the above-described conventional example [1] as indicated by the dotted line [1]. It corresponds to the processing.
This will be described with reference to FIG. 4. If one FEC frame of a video signal has a cycle of 128 cells, if normal, CSI = "1" is received once every 128 cells. When an abnormality occurs, CSI = "1" is input at different cycles. Therefore, the self-running CSI generation unit 23 has two counters in the self-running CSI generation unit 23: a sub cell counter that counts a cycle when counting the backward protection stage and a main cell counter that counts a cycle when counting the front protection stage. The latest CSI = “1” is always loaded to “0”, and if the CSI = “1” at the subcell counter = “128”, erroneous synchronization can be prevented by regarding it as synchronization. After the synchronization is established, the normal cycle of CSI = "1" is monitored by the main cell counter, and the CSI = "1" of a different cycle is monitored in parallel by the sub-cell counter, so that even if the synchronization is lost, a new cycle is immediately obtained. Synchronization can be established. Then, when CSI = "1" of a different cycle is input, the count of the sub cell counter that counts the rear protection stage is returned to "1".
[0070]
In addition to this, in the present invention, furthermore, in step S18 indicated by the dotted line part [4], based on the Sync information (G) of the AAL1 processing unit 1, taking into account whether or not the next SN state is the Sync state, transit to the synchronization established state. Only when this is done, the process of returning the rear protection stage BPS to "1" is performed.
If the cell loss information CLI is “1” in step S17, if the next SN state is not the Sync state in step S18, or if the CSI is “0” in step S19, the process proceeds to step S24. The sub cell count enable SCCEN is maintained at "1" (step S24), and the sub cell count SCC is incremented by "1" (step S25). Then, the process returns to step S2. That is, in steps S24 and S25, the subcell count SCC is not "128", so that only +1 is set.
[0071]
By repeating such steps, the subcell count SCC reaches 128 in step S16. Thereafter, it is determined in step S26 whether or not the cell loss information CLI is “1”.
As a result, when the cell loss information CLI is “1”, the process proceeds to step S4 as in the case of step S10, but when the cell loss information CLI is “0”, the process proceeds to step S27 to determine whether the next SN state is the Sync state. Determine whether or not.
[0072]
As a result, if the next SN state is not the Sync state, the process proceeds to step S4 similarly to step S11. However, if the next SN state transits to the Sync state, the process proceeds to step S28 to determine whether or not CSI = "1". Is determined.
As a result, when CSI = "0", the process proceeds to step S4. When CSI = "0", the leading pulse is detected. Therefore, in step S29, the backward protection stage BPS is counted up by "1". Then, in step S30, it is determined whether or not the rear protection stage BPS has reached a set value.
[0073]
As a result, when it is determined that the rear protection stage BPS is equal to or less than the set value, the process proceeds to step S22. However, when the rear protection stage BPS has reached the set value, it is determined in step S38 that the BPS set value = 1 stage. Similarly, the state transits to the synchronization established state via steps S31 to S35 (step S36).
[0074]
As described above, in the present invention, as shown by the dotted line part [4] in FIG. 2, it is determined whether the next SN state is the Sync state based on the Sync information (G) from the cell loss / misplacement detection unit 12. It is determined that a normal cell has been received only when transiting to the Sync state, and processing based on the detection of the leading pulse is performed.
[0075]
After the transition to the Sync state in this way (step S36), the process proceeds to FIG. 3, and the operation at the time of transition from the Sync state to the Hunt state will be described below.
Steps S41 and S43 corresponding to steps S2 and S3 in FIG. 2 are executed from step S41 corresponding to step S36 in FIG. 2, and if an AAL1 abnormality is detected in step S43, the process proceeds to step S44.
[0076]
In this step S44, the main cell count enable MCCEN is set to “0”, the main cell count MCC is returned to “0” in step S45, the front protection stage FPS is cleared to “0” in step S46, and the rear protection stage is cleared in step S47. The BPS is cleared to "0", the sub-cell count enable SCCEN is set to "0" in step S48, the sub-cell count SCC is returned to "0" in step S49, and the state shifts to an out-of-sync state (step S96). That is, in the case of the AAL1 abnormality, the state is shifted to the out-of-synchronization state regardless of the number of forward / backward protection stages.
[0077]
If the AAL1 is not abnormal in step S43, it is determined in step S50 whether the main cell count MCC is "128" (step S50). That is, since the synchronization has been established at present, the main cell count MCC should hold "128", which is checked.
[0078]
As a result, when the main cell count MCC is not “128”, that is, when the correct period of the leading pulse by CSI has not yet been counted, the process proceeds to step S51, and the sub cell count enable SCCEN used in FIG. It is determined whether or not it is set.
[0079]
In this case, since the sub-cell count enable SCCEN has been set to “0” in step S31 (see FIG. 2), the process proceeds to step S52 to determine whether or not the cell loss information CLI is “1”. This determination also has the same determination content as in steps S10 and S17 described above. As a result, when the cell loss information CLI is “0”, indicating that it is normal, it is determined in step S53 whether the next SN state is the Sync state, and if the result is “YES”, It is determined whether or not CSI = "1" (step S54). If "YES", the sub cell count enable SCCEN is set to "1" in step S55, and the backward protection stage BPS is incremented by "1" in step S56. Then, after counting up the sub cell count SCC by "1" in step S57, and further counting up the main cell count MCC by "1" in step S58, the process returns to step S42.
[0080]
That is, if the leading pulse is detected before the main cell count MCC reaches “128”, it means that the backward protection stage BPS has been advanced. This corresponds to the above-mentioned conventional example [2] as indicated by a dotted line part [2]. In the conventional example [2], in the present invention, it is indicated by a dotted line part [4] having the same contents as described above. As described above, it is determined whether or not the next SN state is the Sync state based on the Sync information (g), and the processing taking this into account is performed.
[0081]
If the cell loss information CLI is “1” in step S52, if the next SN state is not the Sync state in step S53, or if the CSI is “0”, the process proceeds to step S58 to proceed to step S58. The count MCC is counted up. Since this is an invalid cell, the main cell count MCC is incremented by 1 without doing anything.
[0082]
On the other hand, when the sub cell count enable SCCEN is “1” in step S51, the process proceeds to step S59, and it is determined whether the sub cell count SCC has reached “128”. This means that it is determined whether or not the correct period of the first pulse in the rear protection stage BPS has arrived.
[0083]
As a result, initially, since the subcell count SCC is not “128”, the process proceeds to step S60, where it is determined whether or not the cell loss information CLI is “1”. If there is no abnormality in the cell loss information CLI, the process proceeds to step S61. It is determined whether or not the SN state is “Sync” state, and it is further determined in step S62 whether or not CSI = "1".
[0084]
As a result, there is no cell loss, the next SN state is the Sync state, and when the leading pulse CSI is received in such a state, the leading pulse is received before the regular cycle comes. The detecting unit 21 detects the CSI error, and returns the backward protection stage BPS to “1” in step S64.
[0085]
Then, the sub-cell count enable SCCEN is maintained at "1" in step S65, and the sub-cell count SCC is returned to "1" in step S66. Then, the main cell count MCC is incremented by "1" in step S58. Then, the process returns to step S42.
[0086]
If the cell loss information CLI is detected in step S60, if the next SN state is not the Sync state in step S61, or if the CSI is "0", the flow advances to step S67 to set the sub cell count enable SCCEN to "1". The sub cell count SCC is incremented by "1" in step S68, and the process returns to step S42 via step S58. Here, since the cell is invalid, the sub cell count SCC is incremented by 1 without any operation.
[0087]
Then, when it is found in step S59 that the sub-cell count SCC has reached "128", it is determined in step S69 whether or not the cell loss information CLI has been received. It is determined whether or not the SN state is the Sync state. If the next state is the Sync state, it is determined in step S71 whether or not CSI = "1".
[0088]
As a result, if the next SN state is the Sync state and the first pulse is received when the sub-cell count SCC becomes just “128”, it is determined that a CSI error has occurred (step S63). The stage BPS is counted up, the sub-cell count enable SCCEN is maintained at "1" in step S73, the sub-cell count SCC is returned to "1" in step S74, and the process returns from step S58 to step S42.
[0089]
If “YES” in the step S69, “NO” in the step S70, and “NO” in the step S71, the sub-cell count enable SCCEN is set to “0” in a step S75, and the sub-cell count SCC is set to “0” in a step S76. And the rear protection stage BPS is cleared to "0" in step S77. This is to recount the subcell count from "0" since it is an invalid cell.
[0090]
In this way, as shown by the dotted line [2], in the conventional example [2] in which the backward protection stage is counted from the beginning when the latest CSI = "1" different from the free-running cycle is received, the cell according to the present invention is used. Using the Sync information (G) from the loss / misplacement detection unit 13, it is confirmed that the cell is correctly received, and the head pulse is determined.
[0091]
Returning to step S50, when the main cell count MCC has reached "128", it is determined in step S78 whether or not the cell loss information CLI is "1".
As a result, when it is determined that the cell loss information CLI is “1” and is abnormal, the process proceeds to step S82. When the cell loss information CLI is not normal, the process proceeds to step S79.
[0092]
This step S79 is for determining an out-of-synchronization condition. For this determination, reference is made to Table 1 below.
[0093]
[Table 1]

[0094]
Table 1 is divided into five conditions. In the case of condition a, the current and previous SN states are the Sync state, and the forward protection stage follows the CSI determination. This corresponds to the transition state in FIG.
In condition b, the current SN state is Sync, the previous SN state is other than Sync, and the forward protection stage follows the CSI determination. This corresponds to FIGS. 10 (5) and (9) to (13).
[0095]
The condition c is that the current SN state is the Out of Sync state and the previous SN state is the Sync state, so that the forward protection stage cannot proceed, and this corresponds to FIG. 10 (7).
Condition b is that the current SN state is the Invalid state and the previous SN state is the Sync state, so that the forward protection stage does not proceed (previous value holding) as shown in FIG. I have.
[0096]
The condition e indicates a state other than the above as a transition state diagram, all of which involve cell discard and advance the forward protection stage, and are shown in FIGS. 10 (1) to (4) and (14) to (17). It corresponds to.
As a result, when it is determined whether or not the condition e is satisfied in the out-of-synchronization condition in step S79, this corresponds to FIGS. 10 (1) to (4) and (14) to (17). Otherwise, the process proceeds to step S80 assuming that the process corresponds to FIGS. 10 (5) to (13).
[0097]
In step S80, the condition a or b is checked as an out-of-synchronization condition. If the condition is not the transition state shown in FIGS. 10 (7) and 10 (8) (conditions c and d), the process proceeds to step S101 to proceed forward. The protection stage FPS is held at the previous value, the sub cell count enable SCCEN is held as the previous value at step S102, the sub cell count SCC is counted up at step S103, and the rear protection stage BPS is set at the previous value at step S104. The process proceeds to step S86 while holding. That is, in the case of the conditions c and d, since the synchronization of the SN state has not yet been lost, the previous value is held.
[0098]
Then, in step S86, the Sync state is held, and in step S87, the main cell count MCC is returned to "1", and then the process returns to step S42.
On the other hand, if the condition a or b is satisfied in step S80, that is, if the conditions correspond to FIGS. 10 (5), (6), (9) to (13), it is determined whether or not CSI = "1" ( (Step S81) As a result, if "YES", the forward protection stage FPS is cleared to "0" in step S82, the sub cell count enable SCCEN is set to "0" in step S83, and the sub cell count SCC is set to "0" in step S84. 0 ", and after clearing the rear protection stage BPS to" 0 "in step S85, the process proceeds to step S86 in the same manner as described above.
[0099]
That is, as shown by the dotted line [3], when the normal CSI is "1", the operation of the conventional example [3] for preventing erroneous synchronization by returning the subcell count SCC to "0" is performed. Will be.
Further, returning to step S79, if the out-of-synchronization condition e is satisfied, that is, in the case of FIG. 10 (1) to (4) or (14) to (17), the process proceeds to step S88 to count the forward protection stage FPS. Let it up. This is because, in the case of condition e, the SN state is out of synchronization, so that the forward protection needs to be incremented.
[0100]
After step S88, it is determined in step S89 whether or not the forward protection stage FPS has reached a preset value. If not, the rear protection stage BPS is continued in step S97, and the sub-cell in step S98. After setting the count enable SCCEN to “1” and counting up the sub cell count SCC in step S99, the process proceeds to step S86.
[0101]
If it is determined in step S89 that the forward protection stage FPS has reached the set value, the main cell count enable MCCEN is set to "0" in step S90, the main cell count MCC is returned to "0" in step S91, and the process proceeds to step S92. After clearing the front protection stage FPS to "0", continuing the rear protection stage BPS in step S93, continuing the subcell count enable SCCEN to "1" in step S94, and counting up the subcell count SCC in step S95. The state is shifted to the out-of-synchronization state (step S96).
[0102]
As described above, since an error for one cell is corrected by the FEC operation unit 3, a cell loss, a cell erroneous distribution, or an error estimation (FIGS. 10 (9) to (13)) is obtained from the monitoring result of the AAL1 processing unit 1. In such a case, the forward protection stage is not advanced.
In the operation examples of FIGS. 2 and 3, the Sync determination processing (step S53 and the like) by the dotted line part [4] is added only to the conventional examples [1] and [2]. ] May be similarly performed. Further, the dotted line portion [5] is added only to the conventional example [3], but may be similarly applied to the conventional examples [1] and [2].
(Appendix 1)
A frame synchronization determining method for determining that frame synchronization has been established when the leading pulse of a frame has been counted for a predetermined number of backward protection stages, and for counting the backward protection stage from the beginning only when the leading pulse is detected within its correct period. At
A frame synchronization judging method characterized by monitoring an SN state transition at the time of AAL1 processing of the head pulse, and validating the head pulse only when detecting the head pulse whose SN state transition shifts to a synchronous state. .
(Appendix 2)
When it is determined that frame synchronization has been established when the leading pulse of the frame has been counted for a predetermined number of backward protection stages, and when the leading pulse is detected at a period different from the correct period in the state where the synchronization has been determined, the timing is determined from that point. In the frame synchronization determination method for recounting the backward protection stage,
A frame synchronization judging method characterized by monitoring an SN state transition at the time of AAL1 processing of the head pulse, and validating the head pulse only when detecting the head pulse whose SN state transition shifts to a synchronous state. .
(Appendix 3)
When the leading pulse of the frame is counted by a predetermined backward protection stage number, it is determined that frame synchronization has been established. When the leading pulse is detected at the correct cycle in the state where the synchronization has been determined, the count of the backward protection stage is cleared. Frame synchronization determination method
A frame synchronization judging method characterized by monitoring an SN state transition at the time of AAL1 processing of the head pulse, and validating the head pulse only when detecting the head pulse whose SN state transition shifts to a synchronous state. .
(Appendix 4)
A frame synchronization determining method for determining that frame synchronization has been established when the leading pulse of a frame has been counted for a predetermined number of backward protection stages, and for counting the backward protection stage from the beginning only when the leading pulse is detected within its correct period. At
Monitoring the SN state transition during the AAL1 processing of the head pulse and clearing the front protection stage when the SN state transition indicates the head pulse indicating cell loss, cell mis-distribution, or error estimation; A frame synchronization method characterized by the following.
(Appendix 5)
When it is determined that frame synchronization has been established when the leading pulse of the frame has been counted for a predetermined number of backward protection stages, and when the leading pulse is detected at a period different from the correct period while the synchronization establishment is being determined, from that point on, In the frame synchronization determination method for recounting the backward protection stage,
Monitoring the SN state transition during the AAL1 processing of the head pulse and clearing the front protection stage when the SN state transition indicates the head pulse indicating cell loss, cell mis-distribution, or error estimation; A frame synchronization method characterized by the following.
(Appendix 6)
When the leading pulse of the frame is counted by a predetermined backward protection stage number, it is determined that frame synchronization has been established. When the leading pulse is detected at the correct cycle in the state where the synchronization has been determined, the count of the backward protection stage is cleared. Frame synchronization determination method
The SN state transition during the AAL1 processing of the head pulse is monitored, and when the SN state transition indicates the head pulse indicating cell loss, cell mis-distribution, or error estimation, the front protection stage is cleared. A frame synchronization determination method.
(Supplementary Note 7) In any one of claims 1 to 6,
A frame synchronization method, wherein the frame is an FEC frame.
(Appendix 8)
A frame synchronization determination circuit that determines that frame synchronization has been established when the leading pulse of a frame has been counted by a predetermined number of backward protection stages, and that counts the backward protection stage from the beginning only when the leading pulse is detected within its correct period. At
A frame synchronization judging circuit for monitoring an SN state transition at the time of AAL1 processing of the head pulse, and validating the head pulse only when detecting the head pulse whose SN state transition shifts to a synchronous state. .
(Appendix 9)
When it is determined that frame synchronization has been established when the leading pulse of the frame has been counted for a predetermined number of backward protection stages, and when the leading pulse is detected at a period different from the correct period in the state where the synchronization has been determined, the timing is determined from that point. In the frame synchronization determination circuit for recounting the backward protection stage,
A frame synchronization judging circuit for monitoring an SN state transition at the time of AAL1 processing of the head pulse, and validating the head pulse only when detecting the head pulse whose SN state transition shifts to a synchronous state. .
(Appendix 10)
When the leading pulse of the frame is counted by a predetermined backward protection stage number, it is determined that frame synchronization has been established. When the leading pulse is detected at the correct cycle in the state where the synchronization has been determined, the count of the backward protection stage is cleared. In the frame synchronization determination circuit
A frame synchronization judging circuit for monitoring an SN state transition at the time of AAL1 processing of the head pulse, and validating the head pulse only when detecting the head pulse whose SN state transition shifts to a synchronous state. .
(Appendix 11)
A frame synchronization determination circuit that determines that frame synchronization has been established when the leading pulse of a frame has been counted by a predetermined number of backward protection stages, and that counts the backward protection stage from the beginning only when the leading pulse is detected within its correct period. At
Monitoring the SN state transition during the AAL1 processing of the head pulse and clearing the front protection stage when the SN state transition indicates the head pulse indicating cell loss, cell mis-distribution, or error estimation; A frame synchronization determination circuit characterized by the following.
(Appendix 12)
When it is determined that frame synchronization has been established when the leading pulse of the frame has been counted for a predetermined number of backward protection stages, and when the leading pulse is detected at a period different from the correct period in the state where the synchronization has been determined, the timing is determined from that point. In the frame synchronization determination circuit for recounting the backward protection stage,
Monitoring the SN state transition during the AAL1 processing of the head pulse and clearing the front protection stage when the SN state transition indicates the head pulse indicating cell loss, cell mis-distribution, or error estimation; A frame synchronization determination circuit characterized by the following.
(Appendix 13)
When the leading pulse of the frame is counted by a predetermined backward protection stage number, it is determined that frame synchronization has been established. When the leading pulse is detected at the correct cycle in the state where the synchronization has been determined, the count of the backward protection stage is cleared. In the frame synchronization determination circuit
The SN state transition during the AAL1 processing of the head pulse is monitored, and when the SN state transition indicates the head pulse indicating cell loss, cell mis-distribution, or error estimation, the front protection stage is cleared. A frame synchronization determination circuit characterized in that:
(Supplementary Note 14) In any one of claims 8 to 13,
A frame synchronization determination circuit, wherein the frame is an FEC frame.
[0103]
【The invention's effect】
As described above, according to the frame synchronization determination method and circuit according to the present invention, the head pulse of the frame is extracted from the terminal circuit of the AAL1 signal, but the SN state transition of the AAL1 signal is monitored, and the SN state transition is monitored. Only when a cell that changes to synchronization establishment is received, the leading pulse of the frame is valid and the backward protection stage is counted to prevent erroneous synchronization of the frame signal due to an abnormal state of the AAL1 signal. It is possible to prevent erroneous synchronization of framed video signals even if cell loss or erroneous cell distribution occurs, and it is possible to hasten recovery of abnormal data from abnormal occurrence to normal data, and stable video A signal transmission service can be provided.
[0104]
Further, when the result of monitoring the AAL1 signal results in cell loss, incorrect cell distribution, or error estimation, it is known in advance that the leading pulse of the frame is unreliable, but the error is corrected by the FEC operation unit disposed at the subsequent stage. Therefore, when the cell loss, the cell mis-distribution, and the SNT error are estimated, the forward protection stage is not counted, thereby making it difficult for frame synchronization to be lost, thereby enabling the video signal to be stably reproduced.
[Brief description of the drawings]
FIG. 1 is a block diagram illustrating a configuration example of a frame synchronization determination circuit according to the present invention.
FIG. 2 is a flowchart illustrating a state transition from an out-of-synchronization state to a synchronization establishment state in the frame synchronization determination method and apparatus according to the present invention.
FIG. 3 is a flowchart illustrating a state transition from a synchronization establishment state to an out-of-synchronization state in the frame synchronization determination method and apparatus according to the present invention.
FIG. 4 is a time chart showing an operation of a conventional example [1] in the present invention.
FIG. 5 is a format diagram of a generally known SRA-PDU frame header.
FIG. 6 is a conceptual diagram of a conventional example.
FIG. 7 is an operation time chart from the loss of synchronization to the restoration of synchronization establishment in the conventional example.
FIG. 8 is a time chart for explaining the operation of the conventional example [1].
FIG. 9 is a time chart for explaining the operation of the conventional example [2].
FIG. 10 is a time chart for explaining the operation of the conventional example [3].
FIG. 11 is a state transition diagram of an SN process (cell loss / misplacement detection unit).
[Explanation of symbols]
1 AAL1 processing unit
2 Frame synchronization judgment circuit
3 FEC operation unit
11 SN valid / invalid judgment unit
12 Data Discard Unit
13 Cell loss / misplacement detector
21 Phase detector
22 FEC frame synchronization unit
23 Self-running CSI generator
In the drawings, the same reference numerals indicate the same or corresponding parts.

Claims

A frame synchronization determining method for determining that frame synchronization has been established when the leading pulse of a frame has been counted for a predetermined number of backward protection stages, and for counting the backward protection stage from the beginning only when the leading pulse is detected within its correct period. At
A frame synchronization judging method characterized by monitoring an SN state transition at the time of AAL1 processing of the head pulse, and validating the head pulse only when detecting the head pulse whose SN state transition shifts to a synchronous state. .

When it is determined that frame synchronization has been established when the leading pulse of the frame has been counted for a predetermined number of backward protection stages, and when the leading pulse is detected at a period different from the correct period in the state where the synchronization has been determined, the timing is determined from that point. In the frame synchronization determination method for recounting the backward protection stage,
A frame synchronization judging method characterized by monitoring an SN state transition at the time of AAL1 processing of the head pulse, and validating the head pulse only when detecting the head pulse whose SN state transition shifts to a synchronous state. .

When the leading pulse of the frame is counted by a predetermined backward protection stage number, it is determined that frame synchronization has been established. When the leading pulse is detected at the correct cycle in the state where the synchronization has been determined, the count of the backward protection stage is cleared. Frame synchronization determination method
A frame synchronization judging method characterized by monitoring an SN state transition at the time of AAL1 processing of the head pulse, and validating the head pulse only when detecting the head pulse whose SN state transition shifts to a synchronous state. .

A frame synchronization determination circuit that determines that frame synchronization has been established when the leading pulse of a frame has been counted by a predetermined number of backward protection stages, and that counts the backward protection stage from the beginning only when the leading pulse is detected within its correct period. At
Monitoring the SN state transition during the AAL1 processing of the head pulse and clearing the front protection stage when the SN state transition indicates the head pulse indicating cell loss, cell mis-distribution, or error estimation; A frame synchronization determination circuit characterized by the following.

When it is determined that frame synchronization has been established when the leading pulse of the frame has been counted for a predetermined number of backward protection stages, and when the leading pulse is detected at a period different from the correct period in the state where the synchronization has been determined, the timing is determined from that point. In the frame synchronization determination circuit for recounting the backward protection stage,
Monitoring the SN state transition during the AAL1 processing of the head pulse and clearing the front protection stage when the SN state transition indicates the head pulse indicating cell loss, cell mis-distribution, or error estimation; A frame synchronization determination circuit characterized by the following.