JP2004221292A - Method of manufacturing semiconductor device - Google Patents
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Abstract
Description
【0001】
【発明の属する技術分野】
本発明は、半導体素子を回路基板上にフリップチップ接続した積層構造を有する半導体装置の製造方法に関する。
【0002】
【従来の技術】
近年、LSIの価格対性能比の向上を維持するうえで、SIP(システム・イン・パッケージ)が注目されている。SIPは、複数のチップ(半導体素子)を組み合わせて高密度に接続することにより、各々のチップが備える機能を統合するパッケージ技術である。このSIPによれば、システム側が要求する、低コスト化、高機能化、低消費電力化、小型・軽量化、仕様の柔軟性などにバランス良く応えることができる。
【0003】
SIPは、その構造上の違いから、COC(チップ・オン・チップ)型、チップ・スタック型、パッケージ積層型、基板接続型の4種類に分類される。このうち、COC型は、ベースとなるチップ上にこれと別のチップを積層した構造を有するもので、これは回路間の配線長が短いために高速化に対応しやすいという特長をもっている。このCOC型では、チップ同士の回路面を向かい合わせ、バンプを介してフリップチップで接続する。この場合のチップ接合技術として、Au(金)バンプを介したフリップチップ接続を採用したものが知られている(例えば、非特許文献1参照)。
【0004】
【非特許文献1】
「日経マイクロデバイス」、日経BP社、2001年3月、p.125−127
【0005】
【発明が解決しようとする課題】
しかしながら、一般に、Auバンプによるフリップチップ接続は、バンプ接合時に必要とされる荷重(ボンディング荷重)が高いことから、SIPのフリップチップ接続には不向きであった。すなわち、SIPでは回路設計の自由度や配線長の短縮などを理由にチップの有効素子領域(アクティブ・エリア)上にパンブを形成している。そのため、バンプ接合時に高い荷重が回路面に加えられることにより、回路がダメージを受ける恐れがある。そこで、Auバンプよりも低い荷重で接続できるものとして、はんだバンプによるフリップチップ接続を採用することが考えられる。はんだバンプによるフリップチップ接続では、はんだの融点が低いことから、低温度・低荷重でチップ同士を電気的に接続することができる。
【0006】
一方、SIPを構成するチップの主面上には、チップ同士を電気的に接続するための電極パッド(以下、「接続用パッド」とも記す)の他に、製造プロセスの中で回路(IC、LSI等)の電気的特性を測定するための電極パッド(以下、「測定用パッド」とも記す)が形成される。接続用パッドと測定用パッドは、それぞれの電極パッドの形成目的に応じてパッドサイズやパッド配置などが異なる。よって、これらの要素から接続用パッドと測定用パッドを区別することができる。
【0007】
具体的には、接続用パッドがチップの有効素子領域(回路面)上にエリア状に形成されるのに対し、測定用パッドはチップの外周部(4辺、2辺)にまとめて形成される。また、接続用パッドは、測定用パッドよりもパッドサイズが小さく形成される。例えば、測定用パッドの場合は測定時にプローブカードのプローブ針をパッド面に接触させる必要性からパッドサイズが70μm程度に設定されるのに対し、接続用パッドの場合は多ピン化などへの対応としてパッドサイズが40μm、20μm又は10μmに設定される。さらに、チップ同士を接続した状態では、接続用パッドが相手チップと接続状態となるのに対し、測定用パッドは非接続状態となる。また、測定用パッドは電気的特性測定に必要な個数だけ形成されるため、チップ上で各々のパッド個数を比較すると、接続用パッドが測定用パッドよりも多くなる。
【0008】
ちなみに、パッドサイズに関しては、将来的にプローブカードの改善や新たな接続方式の提案により、測定用パッドのパッドサイズが接続用パッドのパッドサイズと同等レベルまで小さくなることも考えられるが、パッド配置やパッドの接続状態、パッド個数に関しては将来的に変わることはないと推定される。また、測定用パッドにつながるチップ上の配線部分(パターン)は、実際にウエハ状態での電気的測定が終了した後に、物理的又は電気的に切断される。
【0009】
上述のように接続用パッドと測定用パッドが混在するチップを、先述したはんだバンプによるフリップチップ接続によって他のチップ上に実装する場合、次のような不具合が発生する恐れがある。すなわち、チップ上にはんだバンプを形成する場合は、その前処理として、アルミニウムからなる電極パッドに対して無電解ニッケル(Ni)/金(Au)メッキを施し、その後ではんだを供給することにより、電極パッド上にはんだバンプを形成している。この場合、電極パッド上にNi/Auのメッキ層を形成することにより、はんだの濡れ性を良好にしたうえで、はんだの拡散を抑えることができる。また、はんだの供給方法としては印刷法や浸漬法(デイップ法)などが考えられるが、印刷法はパッドサイズやパッド配置に対応した専用のスクリーンマスクが必要で、しかも微細パッドへのバンプ形成が困難であるため、現状では浸漬法が好ましいとされている。
【0010】
ところが、図10に示すように、チップ上に形成された接続用パッド51や測定用パッド52に対しては、一様にNi/Auのメッキ層53、54が形成(析出)されるため、メッキ処理の後に浸漬法ではんだを供給すると、バンプ形成が必要な接続用パッド51上にはんだパンブ55が形成されるだけでなく、本来バンプ形成が不要な測定用パッド52上にもはんだバンプ56が形成されることになる。
【0011】
そうした場合、測定用パッド52は接続用パッド51よりもパッドサイズが大きいため、測定用パッド52上のはんだバンプ56の方が接続用パッド51上のはんだパンブ55よりも大きく盛り上がった状態になる。したがって、それぞれの電極パッド(51、52)上に形成されるはんだバンプ55、56の高さ位置を比較すると、測定用パッド52上のはんだバンプ56が接続用パッド51上のはんだバンプ55よりも寸法Fだけ高い位置(突出した位置)に配置される。
【0012】
その結果、はんだバンプによるフリップチップ接続では、バンプ形成済みのチップを、図11に示すように、インターポーザとなる他のチップ57上に実装しようとしたときに、接続用パッド51上のはんだバンプ55が接続先の相手バンプ58と接触する前に測定用パッド52上のはんだバンプ56がインターポーザとなる他のチップ57と接触してしまい、本来接続すべきバンプ55、58同士を接続できなくなる恐れがある。
本発明は上記状況に鑑みてなされたもので、測定用パッド(第2の電極パッド)上に形成されるはんだバンプの高さ位置を低く抑えてフリップチップ接続を良好に行うことができる半導体装置の製造方法を提供することを目的とする。
【0013】
【課題を解決するための手段】
上記目的を達成するための本発明に係る半導体装置の製造方法は、半導体素子を回路基板上にフリップチップ接続した積層構造を有するとともに、前記半導体素子は、主面上の有効素子領域に回路が形成された素子基板と、前記素子基板の主面上に形成された第1の電極パッド及び第2の電極パッドとを有してなる半導体装置の製造方法であって、前記第1の電極パッド及び前記第2の電極パッドに無電解メッキ処理を施す工程と、該無電解メッキの施された前記第1の電極パッド及び前記第2の電極パッドに溶融はんだを被着する工程と、前記第2の電極パッドに被着したはんだを溶融状態で吸い取る工程とを有することを特徴とする。
【0014】
この半導体装置の製造方法では、本来バンプ形成が不要な第2の電極パッド上にもはんだバンプが一旦形成される。第2の電極パッドが第1の電極パッドよりもパッドサイズが大きい場合、第2の電極パッド上のはんだバンプが第1の電極パッド上のはんだバンプよりも大きく盛り上がった状態になる。このように盛り上がったはんだが第2の電極パッドから溶融状態で吸い取られることで、第2の電極パッド上に形成されるはんだバンプの高さ位置が、第1の電極パッドに形成されるはんだバンプより低く抑えられ、或いは第2の電極パッドからはんだが除去される。そのため、半導体素子を回路基板上に実装するにあたっては、第2の電極パッドを回路基板から離した状態でフリップチップ接続することが可能となる。
【0015】
【発明の実施の形態】
以下、本発明に係る半導体装置の製造方法の好適な実施の形態を図面を参照して詳細に説明する。
図1、図2、図3は本発明に係る製造方法の説明図、図4は半導体素子の主要部を拡大した断面図、図5はマザー基板に接続した半導体装置の断面図、図6はインターポーザ側の測定パッドにはんだボールを形成する説明図、図7はインターポーザ側の測定パッドからはんだが除去された半導体装置の断面図、図8は図7に示した半導体装置をワイヤーボンディングしたパッケージの断面図である。
【0016】
図1(a)に示すように、チップ1は、例えばシリコン基板等の素子基板3をベースに構成された半導体素子であり、その主面上の有効素子領域には所定の機能(例えば、メモリ機能)をもつ回路が形成されている。チップ1の主面上には、アルミニウム等からなる複数の接続用パッド4と、同じくアルミニウム等からなる複数の測定用パッド5とが形成されている。
【0017】
接続用パッド4は、本発明における「第1の電極パッド」に相当するもので、チップ1の主面上で有効素子領域内(回路面上)に形成されている。測定用パッド5は、本発明における「第2の電極パッド」に相当するもので、チップ1の主面上で有効素子領域を取り囲む位置(外周部)に形成されている。チップ1上における接続用パッド4と測定用パッド5の区別の仕方については先述したとおりである。
【0018】
図1(b)に示すように、測定用パッド5には電圧降下につながる静電破壊防止回路などや寄生容量につながる配線6があり、これをトリミングすることで高速伝送が可能となることから、後述するように配線6のトリミング工程が設けられている。
【0019】
アルミニウムからなる接続用パッド4及び測定用パッド5は、めっき前処理を経た後、無電解Ni/Auめっきを施す。これにより、接続用パッド4上と測定用パッド5上とに、それぞれ図1(c)に示すメッキ層7、8を形成する。このメッキ層7、8は、各々の電極パッド(4、5)上に突起電極(本形態例でははんだバンプ)を形成する際の下地金属つまりアンダーバンプメタル(UnderBump Metal)となる。チップ1内においては、メッキ層7、8が直接形成される面がパッド面となり、このパッド面を形成するものが接続用パッド4及び測定用パッド5となる。
【0020】
次いで、浸漬法によってはんだ(無鉛)9を供給することにより、図1(c)、(d)に示すように、接続用パッド4上及び測定用パッド5上にそれぞれメッキ層7、8を介してはんだ9を被着してはんだバンプ10、11を形成する。
【0021】
その後、図2(e)、(f)に示すように、Cu等からなるワイヤ12を測定用パッド5上に置く。次いで、図2(g)に示すように、配線6のトリミングと同時に、少なくともはんだ9(ワイヤ12又ははんだ9/ワイヤ12及びはんだ9)を加熱する。このトリミングプロセスは、加熱手段であるIRレーザなどを使用し、局所的に加熱する。なお、図2(g)における符号13は、IRレーザの照射位置を例示すものである。
【0022】
上記トリミングプロセスによって測定用パッド5につながる配線6は回路から切断される。また、測定用パッド5上ではんだバンプ11を形成するはんだ9は、ワイヤ12に濡れて、このワイヤ12に付着して、図3(h)(i)に示すように、測定用パッド5上から吸い取られることになる。
【0023】
そして、ワイヤ12を除去することで、測定用パッド5上のはんだ9は、図3(j)、(k)に示すように、除去されてその殆ど又は全てが無くなることになる。このとき、素子基板3の厚み方向ではんだバンプ10と測定用パッド5の高さ位置を比較すると、図4に示すように、測定用パッド5の方が、接続用パッド4上に形成されたはんだバンプ10よりも段差Eだけ低い位置に配置される。
【0024】
以上の工程によって図5に示す構造のチップ1が得られる。なお、このチップ1は、半導体ウエハの状態で製造された後、ダイシング等により個片に分割される。半導体素子であるチップ1は、同じく半導体素子である図5に示す他のチップ15とフリップチップ方式で接続され、これによってCOC型の積層構造(2層構造)を有するSIPの半導体装置を構成している。チップ15は、チップ1をフリップチップ接続で実装する際のインターポーザとなるもので、その外形寸法はチップ1よりも大きく設定されている。
【0025】
チップ15は、例えば上記同様にシリコン基板等の素子基板14をベースに構成された半導体素子であり、その主面の有効素子領域には上記チップ1と異なる所定の機能(例えば、ロジック機能)をもつ回路が形成されている。チップ15の主面上には、アルミニウム等からなる複数の接続用パッド16と、同じくアルミニウム等からなる複数の実装用パッド17とが形成されている。接続用パッド16は、チップ15の主面上で有効素子領域内(回路面上)に形成されている。
【0026】
この接続用パッド16は、上記チップ1の接続用パッド4に対応して形成されたもので、そのパッドサイズやパッド配置は接続用パッド4に整合するように設定されている。実装用パッド17は、チップ15の主面上で有効素子領域を取り囲む位置(外周部)に形成されている。この実装用パッド17は、フリップチップ接続されたCOC構造の積層チップ(1、15)をマザー基板19に実装するためのものである。チップ15においては、実装用パッド17が測定用パッドを兼用した構成となっている。
【0027】
チップ1とチップ15は、互いの回路面を対向させた状態(向かい合わせた状態)で、後述するはんだバンプを用いたフリップチップ接続により、電気的かつ機械的に接続されている。また、チップ1とチップ15の間には封止材20が充填されている。封止材20はフリップチップ接続部(はんだ接合部)を覆うように充填されている。また、チップ15の実装用パッド17上にははんだ電極21が形成されている。はんだ電極21はマザー基板19のランド22に接続されている。マザー基板19は、例えばガラスエポキシを基材としたプリント配線基板によって構成されるものである。
【0028】
インターポーザとなるチップ15は、チップ1と別工程で製造する。このチップ製造工程により、チップ15の主面上に接続用パッド16と実装用パッド17が形成され、かつ各々の電極パッド(16、17)上にそれぞれNi/Auの無電解メッキによるメッキ層(アンダーバンプメタル)を介してはんだバンプが形成される。
【0029】
その後、チップ15上にチップ1を実装する。具体的には、図6(a)に示すように、チップ15上でチップ1が実装される領域内に例えばディスペンサ等を用いて適量の封止材20を供給した後、チップ15を上向き、チップ1を下向きにして、互いの回路面を対向させ、この状態でチップ1、2のはんだバンプ(不図示)を相互に接触させて加熱・加圧により両者を接続(フリップチップ接統)する。
【0030】
このとき、チップ1の測定用パッド5は、接続用パッド4のはんだバンプよりも低く形成されたことで、チップ15から十分に引っ込んだ位置に配置される。そのため、フリップチップ接続に際しては、測定用パッド5(又は測定用パッド5に僅かに残ったはんだ9)がチップ15から離れた状態に保持される。したがって、チップ1、15を用いてCOC構造のSIPを構成するにあたって、チップ15に対する測定用パッド5の接触が確実に防止されることになる。
【0031】
その後、図6(b)に示すように、チップ15の実装用パッド17上にフラックス25ではんだボール26を固定する。次いで、図6(c)に示すように、リフローによりはんだを溶融して球状のはんだ電極21を形成する。はんだ電極21は、チップ1、15の積層構造体をマザー基板19に実装する場合の接続電極となる。はんだ電極21の形成に際しては、チップ15の実装用パッド17上には予めチップ製造工程(はんだバンプの形成工程)ではんだが供給(プリコート)されているため、実装用パッド17上でははんだに対して十分な濡れ性が得られる。
【0032】
そのため、実装用パッド17上に十分な密着力(接合強度)をもってはんだ電極21を形成することができる。はんだ電極21の直径は、実装用パッド17上に供給されるはんだボール26の直径を適宣設定することにより、チップ15の主面を基準としたチップ1の実装高さ寸法よりも大とされる。こうして得られた半導体モジュール(積層構造体)は、上記図5に示すように、上下反転した状態でマザー基板19に実装される。
【0033】
以上の製造方法によって得られる半導体装置においては、測定用パッド5に被着したはんだを溶融状態で吸い取るので、接続用パッド4より測定用パッド5のサイズが大きい場合であっても、測定用パッド5に、接続用パッド4より大きいはんだバンプ11が形成されなくなり、測定用パッド5上に形成されるはんだバンプ11の高さ位置を、接続用パッド4に形成したはんだバンプ10より低く抑えることができる。この結果、チップ1をチップ15上に実装する際には、測定用パッド5をチップ15から離した状態で、各々のチップ1、15をフリップチップ接続することができる。
【0034】
そして、測定用パッド5にワイヤ12を接触させ、溶融状態のはんだ9をワイヤ12に付着させて吸い取るので、溶融はんだ9の吸い取りを、既存の設備を利用して、容易かつ確実に行うことができる。
【0035】
また、測定用パッド5にワイヤ12を接触させ、少なくともはんだ9をレーザによって加熱する工程を含むので、一旦固化したはんだ9であっても、再び溶融状態にしてワイヤ12に吸着させることができ、吸着タイミングの自由度を高めることができる。
【0036】
さらに、加熱手段が配線6を切断するレーザであり、このレーザを用いて配線6を切断するトリミングと同時に、はんだ9を加熱するので、一旦固化したはんだ9であっても、新規の加熱工程を追加することなく、ワイヤ12に吸着可能な溶融状態とすることができる。
【0037】
なお、測定用パッド5とはんだバンプ10の高さ関係については、チップ1、15をフリップチップ接続する際に支障がない(つまり、測定用パッド5のはんだバンプ11がチップ15の表面に接触しない)ようであれば、測定用パッド5に残留して付着するはんだ9をはんだバンプ10とほぼ同じ高さ位置に配置してもかまわないが、フリップチップ接続の信頼性等を考慮すると、測定用パッド5に付着するはんだ9をはんだバンプ10よりも低い位置(低位)に配置することが望ましい。
【0038】
なお、上記の実施の形態では、チップ15の実装用パッド17上にはんだ電極21を形成し、はんだ電極21をマザー基板19のランド22に接続する構成を例に説明したが、半導体装置はこの他、SiインターポーザでワイヤーボンディングCSP、BGAとして構成してもよい。この場合には、図7に示すように、チップ15における実装用パッド17上のはんだ9も除去し、図8に示すように、チップ15をダイボンド材31によってマザー基板19にマウントし、無電解Ni界面でワイヤボンド32をマザー基板19のランド22に接続し、モールド樹脂33によってパッケージング34を形成することになる。
【0039】
次に、本発明に係る半導体装置の製造方法の他の実施の形態を説明する。
図9は本発明に係る製造方法の他の実施形態の説明図である。なお、図1〜図8に示した部材と同一の部材には同一の符号を付し、重複する説明は省略するものとする。
この実施の形態による半導体装置の製造方法では、図9(a)に示すように、2種類の大きさのある接続用パッド4、測定用パッド5を持つチップ1の大きなパッド(測定用パッド5)を、図9(b)に示すようにレジスト41で覆う。
【0040】
次いで、図9(c)に示すように、アルミニウムからなる接続用パッド4の表面に無電解Ni/Auめっき7を施す。この際、測定用パッド5はレジスト41で覆ってあるので無電解Ni/Auめっきは成長しない。
次いで、図9(d)に示すように、レジスト41を剥離し、図9(e)に示すように、はんだ9を供給する。はんだ9の供給方法としてはハンダペースト印刷、はんだディップなどがあるが、印刷はマスクが必要なことと微細なバンプの印刷が困難なことから、はんだディップ方式が好適となる。この際、はんだ9はアルミニウムには濡れないので、無電解Ni/Auめっき7が施してある接続用パッド4上のみに供給される。
その後、図9(f)に示すように、封止材20を供給し、図9(g)に示すように、チップ1、15のはんだバンプ10、42を相互に接触させて加熱・加圧により両者を接続(フリップチップ接統)する。
【0041】
この実施の形態による製造方法によれば、小さなサイズの接続用パッド4と、大きなサイズの測定用パッド5とが混在するチップ1においても、測定用パッド5をレジスト41で覆って、無電解Ni/Auめっきが施されないようにするので、小さなサイズの接続用パッド4のみに、無電解Ni/Auめっきを介してはんだ9を被着してはんだバンプ10を形成することができ、測定用パッド5の高さ位置を低く抑えてフリップチップ接続を良好に行うことができる。
【0042】
【発明の効果】
以上詳細に説明したように、本発明に係る請求項1記載の半導体装置の製造方法によれば、第1の電極パッド及び第2の電極パッドに無電解メッキ処理を施し、無電解メッキの施された第1の電極パッド及び第2の電極パッドに溶融はんだを被着し、第2の電極パッドに被着したはんだを溶融状態で吸い取るので、第1の電極パッドより第2の電極パッドのサイズが大きい場合であっても、第2の電極パッドに、第1の電極パッドより大きいはんだバンプが形成されなくなり、第2の電極パッド上に形成されるはんだバンプの高さ位置を低く抑えてフリップチップ接続を良好に行うことができる。
【図面の簡単な説明】
【図1】本発明に係る製造方法の説明図(その1)である。
【図2】本発明に係る製造方法の説明図(その2)である。
【図3】本発明に係る製造方法の説明図(その3)である。
【図4】半導体素子の主要部を拡大した断面図である。
【図5】マザー基板に接続した半導体装置の断面図である。
【図6】インターポーザ側の測定パッドにはんだボールを形成する説明図である。
【図7】インターポーザ側の測定パッドからはんだが除去された半導体装置の断面図である。
【図8】半導体装置をワイヤーボンディングしたパッケージの断面図である。
【図9】本発明に係る製造方法の他の実施形態の説明図である。
【図10】本発明の課題を説明する図である。
【図11】本発明の課題を説明する接続用パッド上のはんだバンプが非接続となった状態の図である。
【符号の説明】
1,5…チップ(半導体素子)、3,14…素子基板、4…接続用パッド(第1の電極パッド)、5…測定用パッド(第2の電極パッド)、6…配線、7,8…無電解メッキ、9…はんだ、12…ワイヤ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device having a laminated structure in which a semiconductor element is flip-chip connected on a circuit board.
[0002]
[Prior art]
2. Description of the Related Art In recent years, SIP (system-in-package) has attracted attention in maintaining an improvement in the price-to-performance ratio of LSIs. SIP is a package technology that integrates the functions of each chip by combining a plurality of chips (semiconductor elements) and connecting them at high density. According to the SIP, it is possible to well-balance the demands of the system side such as cost reduction, high functionality, low power consumption, small size and light weight, and flexibility in specification.
[0003]
SIPs are classified into four types, namely, COC (chip-on-chip) type, chip stack type, package lamination type, and substrate connection type, depending on their structural differences. Of these, the COC type has a structure in which another chip is stacked on a chip serving as a base, and has a feature that it is easy to cope with high speed because the wiring length between circuits is short. In this COC type, the circuit surfaces of the chips face each other and are connected by flip chips via bumps. As a chip bonding technique in this case, a technique employing flip-chip connection via an Au (gold) bump is known (for example, see Non-Patent Document 1).
[0004]
[Non-patent document 1]
“Nikkei Micro Device”, Nikkei BP, March 2001, p. 125-127
[0005]
[Problems to be solved by the invention]
However, flip-chip connection using Au bumps is generally not suitable for SIP flip-chip connection because a load (bonding load) required at the time of bump bonding is high. That is, in SIP, a pump is formed on an effective element area (active area) of a chip for reasons such as a degree of freedom in circuit design and a reduction in wiring length. Therefore, when a high load is applied to the circuit surface during bump bonding, the circuit may be damaged. Therefore, it is conceivable to adopt flip-chip connection using solder bumps as a device that can be connected with a lower load than Au bumps. In flip-chip connection using solder bumps, since the melting point of solder is low, chips can be electrically connected at low temperature and low load.
[0006]
On the other hand, on a main surface of a chip constituting the SIP, in addition to an electrode pad for electrically connecting the chips (hereinafter also referred to as a “connection pad”), a circuit (IC, An electrode pad (hereinafter, also referred to as a “measurement pad”) for measuring electrical characteristics of an LSI or the like is formed. The connection pad and the measurement pad differ in pad size, pad arrangement, and the like according to the purpose of forming each electrode pad. Therefore, the connection pad and the measurement pad can be distinguished from these elements.
[0007]
Specifically, the connection pads are formed in an area on the effective element region (circuit surface) of the chip, while the measurement pads are formed collectively on the outer peripheral portion (4 sides, 2 sides) of the chip. You. The connection pad is formed smaller in pad size than the measurement pad. For example, in the case of a measurement pad, the pad size is set to about 70 μm because the probe needle of the probe card needs to be brought into contact with the pad surface at the time of measurement, whereas in the case of the connection pad, the number of pins must be increased. The pad size is set to 40 μm, 20 μm, or 10 μm. Further, when the chips are connected to each other, the connection pads are connected to the partner chip, whereas the measurement pads are not connected. In addition, since the number of measurement pads required for measuring the electrical characteristics is formed, the number of connection pads is larger than the number of measurement pads when comparing the number of pads on the chip.
[0008]
By the way, regarding the pad size, the pad size of the measurement pad may be reduced to the same level as the pad size of the connection pad due to the improvement of the probe card and the proposal of a new connection method in the future. It is presumed that the connection state of the pads and the number of pads will not change in the future. The wiring portion (pattern) on the chip connected to the measurement pad is physically or electrically cut after the electrical measurement in the wafer state is actually completed.
[0009]
When a chip in which connection pads and measurement pads are mixed as described above is mounted on another chip by flip-chip connection using the solder bumps described above, the following problems may occur. That is, when a solder bump is formed on a chip, an electroless nickel (Ni) / gold (Au) plating is applied to an electrode pad made of aluminum as a pretreatment, and then solder is supplied. Solder bumps are formed on the electrode pads. In this case, by forming a Ni / Au plating layer on the electrode pad, it is possible to improve the wettability of the solder and suppress the diffusion of the solder. In addition, as a solder supply method, a printing method or an immersion method (dip method) can be considered. However, the printing method requires a dedicated screen mask corresponding to the pad size and pad arrangement, and furthermore, bumps are formed on fine pads. Because of the difficulty, the immersion method is currently preferred.
[0010]
However, as shown in FIG. 10, Ni / Au
[0011]
In such a case, since the measurement pad 52 has a larger pad size than the
[0012]
As a result, in flip-chip connection using solder bumps, when a chip on which bumps are formed is to be mounted on another
SUMMARY OF THE INVENTION The present invention has been made in view of the above circumstances, and is a semiconductor device capable of performing a flip chip connection satisfactorily by suppressing a height position of a solder bump formed on a measurement pad (second electrode pad) to be low. It is an object of the present invention to provide a method for producing the same.
[0013]
[Means for Solving the Problems]
In order to achieve the above object, a method of manufacturing a semiconductor device according to the present invention has a laminated structure in which a semiconductor element is flip-chip connected on a circuit board, and the semiconductor element has a circuit in an effective element region on a main surface. A method of manufacturing a semiconductor device, comprising: a formed element substrate; and a first electrode pad and a second electrode pad formed on a main surface of the element substrate, wherein the first electrode pad is provided. Performing an electroless plating process on the second electrode pad; applying a molten solder to the first electrode pad and the second electrode pad on which the electroless plating is performed; Suctioning the solder adhered to the second electrode pad in a molten state.
[0014]
In this method of manufacturing a semiconductor device, a solder bump is once formed also on the second electrode pad which does not originally need to form a bump. When the second electrode pad has a larger pad size than the first electrode pad, the solder bump on the second electrode pad becomes larger than the solder bump on the first electrode pad. The raised solder is sucked from the second electrode pad in a molten state, so that the height position of the solder bump formed on the second electrode pad is changed to the height of the solder bump formed on the first electrode pad. It is kept lower or the solder is removed from the second electrode pad. Therefore, when mounting the semiconductor element on the circuit board, it is possible to perform flip-chip connection with the second electrode pad separated from the circuit board.
[0015]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, preferred embodiments of a method of manufacturing a semiconductor device according to the present invention will be described in detail with reference to the drawings.
1, 2 and 3 are explanatory views of the manufacturing method according to the present invention, FIG. 4 is an enlarged sectional view of a main part of a semiconductor element, FIG. 5 is a sectional view of a semiconductor device connected to a mother substrate, and FIG. FIG. 7 is an explanatory view of forming a solder ball on a measurement pad on the interposer side, FIG. 7 is a cross-sectional view of a semiconductor device in which solder has been removed from the measurement pad on the interposer side, and FIG. 8 is a diagram of a package in which the semiconductor device shown in FIG. It is sectional drawing.
[0016]
As shown in FIG. 1A, a
[0017]
The
[0018]
As shown in FIG. 1B, the
[0019]
The
[0020]
Next, by supplying solder (lead-free) 9 by an immersion method, as shown in FIGS. 1C and 1D, the plating layers 7 and 8 are interposed on the
[0021]
Thereafter, as shown in FIGS. 2E and 2F, a
[0022]
The
[0023]
Then, by removing the
[0024]
Through the above steps, the
[0025]
The
[0026]
The
[0027]
The
[0028]
The
[0029]
After that, the
[0030]
At this time, the
[0031]
Thereafter, as shown in FIG. 6B, the
[0032]
Therefore, the
[0033]
In the semiconductor device obtained by the above-described manufacturing method, since the solder applied to the
[0034]
Then, the
[0035]
In addition, since the method includes a step of bringing the
[0036]
Further, the heating means is a laser for cutting the
[0037]
Regarding the height relationship between the measuring
[0038]
In the above-described embodiment, the configuration in which the
[0039]
Next, another embodiment of the method for manufacturing a semiconductor device according to the present invention will be described.
FIG. 9 is an explanatory view of another embodiment of the manufacturing method according to the present invention. The same members as those shown in FIGS. 1 to 8 are denoted by the same reference numerals, and overlapping description will be omitted.
In the method of manufacturing a semiconductor device according to this embodiment, as shown in FIG. 9A, a large pad (a measuring pad 5) of a
[0040]
Next, as shown in FIG. 9C, electroless Ni / Au plating 7 is applied to the surface of the
Next, as shown in FIG. 9D, the resist 41 is peeled off, and the
Thereafter, as shown in FIG. 9 (f), a sealing
[0041]
According to the manufacturing method of this embodiment, even in the
[0042]
【The invention's effect】
As described above in detail, according to the method of manufacturing a semiconductor device according to
[Brief description of the drawings]
FIG. 1 is an explanatory view (No. 1) of a manufacturing method according to the present invention.
FIG. 2 is an explanatory view (No. 2) of the manufacturing method according to the present invention.
FIG. 3 is an explanatory view (No. 3) of the manufacturing method according to the present invention.
FIG. 4 is an enlarged sectional view of a main part of the semiconductor element.
FIG. 5 is a cross-sectional view of the semiconductor device connected to a mother substrate.
FIG. 6 is an explanatory diagram for forming a solder ball on a measurement pad on the interposer side.
FIG. 7 is a cross-sectional view of the semiconductor device in which solder has been removed from a measurement pad on the interposer side.
FIG. 8 is a cross-sectional view of a package obtained by wire bonding a semiconductor device.
FIG. 9 is an explanatory view of another embodiment of the manufacturing method according to the present invention.
FIG. 10 is a diagram illustrating a problem of the present invention.
FIG. 11 is a view illustrating a state in which a solder bump on a connection pad for explaining a problem of the present invention is disconnected.
[Explanation of symbols]
1, 5: chip (semiconductor element), 3, 14: element substrate, 4: connection pad (first electrode pad), 5: measurement pad (second electrode pad), 6: wiring, 7, 8 ... Electroless plating, 9 ... Solder, 12 ... Wire
Claims (4)
前記第1の電極パッド及び前記第2の電極パッドに無電解メッキ処理を施す工程と、
該無電解メッキの施された前記第1の電極パッド及び前記第2の電極パッドに溶融はんだを被着する工程と、
前記第2の電極パッドに被着したはんだを溶融状態で吸い取る工程と
を有することを特徴とする半導体装置の製造方法。The semiconductor device has a laminated structure in which a semiconductor element is flip-chip connected on a circuit board, and the semiconductor element is formed on an element substrate in which a circuit is formed in an effective element region on a main surface and on the main surface of the element substrate. A method of manufacturing a semiconductor device having a first electrode pad and a second electrode pad,
Performing an electroless plating process on the first electrode pad and the second electrode pad;
Applying a molten solder to the first electrode pad and the second electrode pad on which the electroless plating has been performed;
Sucking the solder adhered to the second electrode pad in a molten state.
前記第2の電極パッドにワイヤを接触させ、前記溶融状態のはんだを該ワイヤに付着させて吸い取ることを特徴とする半導体装置の製造方法。The method for manufacturing a semiconductor device according to claim 1,
A method of manufacturing a semiconductor device, comprising: bringing a wire into contact with the second electrode pad, attaching the molten solder to the wire, and sucking the molten solder.
前記第2の電極パッドにワイヤを接触させ、少なくとも前記はんだを加熱手段によって加熱する工程を含むことを特徴とする半導体装置の製造方法。The method for manufacturing a semiconductor device according to claim 2,
A method of manufacturing a semiconductor device, comprising a step of bringing a wire into contact with the second electrode pad and heating at least the solder by a heating means.
前記加熱手段が配線を切断するレーザであり、
該レーザを用いて配線を切断するトリミングと同時に、該レーザを用いて少なくとも前記はんだを加熱することを特徴とする半導体装置の製造方法。The method for manufacturing a semiconductor device according to claim 3,
The heating means is a laser for cutting the wiring,
A method for manufacturing a semiconductor device, wherein at least the solder is heated using the laser at the same time as trimming for cutting the wiring using the laser.
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