JP2004221292A

JP2004221292A - Method of manufacturing semiconductor device

Info

Publication number: JP2004221292A
Application number: JP2003006549A
Authority: JP
Inventors: Toshiaki Iwabuchi; 寿章岩渕
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2003-01-15
Filing date: 2003-01-15
Publication date: 2004-08-05

Abstract

<P>PROBLEM TO BE SOLVED: To provide a method of manufacturing a semiconductor device which is capable of keeping the height of solder bumps on a second electrode at a low level so as to carry out a flip chip connection well. <P>SOLUTION: The semiconductor device is equipped with a laminated structure composed of a circuit board and a semiconductor element connected to it in a flip chip connection manner, and the semiconductor element is equipped with an element board where a circuit is formed in an effective element region on its main surface and a first electrode pad and a second electrode pad formed on the main surface of the element board. The method of manufacturing the semiconductor device comprises processes of making the first electrode pad and the second electrode pad make electroless plating, applying molten solder on the first electrode pad and the second electrode pad subjected to electroless plating, and sucking up the molten solder deposited on the second electrode pad. <P>COPYRIGHT: (C)2004,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体素子を回路基板上にフリップチップ接続した積層構造を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、ＬＳＩの価格対性能比の向上を維持するうえで、ＳＩＰ（システム・イン・パッケージ）が注目されている。ＳＩＰは、複数のチップ（半導体素子）を組み合わせて高密度に接続することにより、各々のチップが備える機能を統合するパッケージ技術である。このＳＩＰによれば、システム側が要求する、低コスト化、高機能化、低消費電力化、小型・軽量化、仕様の柔軟性などにバランス良く応えることができる。
【０００３】
ＳＩＰは、その構造上の違いから、ＣＯＣ（チップ・オン・チップ）型、チップ・スタック型、パッケージ積層型、基板接続型の４種類に分類される。このうち、ＣＯＣ型は、ベースとなるチップ上にこれと別のチップを積層した構造を有するもので、これは回路間の配線長が短いために高速化に対応しやすいという特長をもっている。このＣＯＣ型では、チップ同士の回路面を向かい合わせ、バンプを介してフリップチップで接続する。この場合のチップ接合技術として、Ａｕ（金）バンプを介したフリップチップ接続を採用したものが知られている（例えば、非特許文献１参照）。
【０００４】
【非特許文献１】
「日経マイクロデバイス」、日経ＢＰ社、２００１年３月、ｐ．１２５−１２７
【０００５】
【発明が解決しようとする課題】
しかしながら、一般に、Ａｕバンプによるフリップチップ接続は、バンプ接合時に必要とされる荷重（ボンディング荷重）が高いことから、ＳＩＰのフリップチップ接続には不向きであった。すなわち、ＳＩＰでは回路設計の自由度や配線長の短縮などを理由にチップの有効素子領域（アクティブ・エリア）上にパンブを形成している。そのため、バンプ接合時に高い荷重が回路面に加えられることにより、回路がダメージを受ける恐れがある。そこで、Ａｕバンプよりも低い荷重で接続できるものとして、はんだバンプによるフリップチップ接続を採用することが考えられる。はんだバンプによるフリップチップ接続では、はんだの融点が低いことから、低温度・低荷重でチップ同士を電気的に接続することができる。
【０００６】
一方、ＳＩＰを構成するチップの主面上には、チップ同士を電気的に接続するための電極パッド（以下、「接続用パッド」とも記す）の他に、製造プロセスの中で回路（ＩＣ、ＬＳＩ等）の電気的特性を測定するための電極パッド（以下、「測定用パッド」とも記す）が形成される。接続用パッドと測定用パッドは、それぞれの電極パッドの形成目的に応じてパッドサイズやパッド配置などが異なる。よって、これらの要素から接続用パッドと測定用パッドを区別することができる。
【０００７】
具体的には、接続用パッドがチップの有効素子領域（回路面）上にエリア状に形成されるのに対し、測定用パッドはチップの外周部（４辺、２辺）にまとめて形成される。また、接続用パッドは、測定用パッドよりもパッドサイズが小さく形成される。例えば、測定用パッドの場合は測定時にプローブカードのプローブ針をパッド面に接触させる必要性からパッドサイズが７０μｍ程度に設定されるのに対し、接続用パッドの場合は多ピン化などへの対応としてパッドサイズが４０μｍ、２０μｍ又は１０μｍに設定される。さらに、チップ同士を接続した状態では、接続用パッドが相手チップと接続状態となるのに対し、測定用パッドは非接続状態となる。また、測定用パッドは電気的特性測定に必要な個数だけ形成されるため、チップ上で各々のパッド個数を比較すると、接続用パッドが測定用パッドよりも多くなる。
【０００８】
ちなみに、パッドサイズに関しては、将来的にプローブカードの改善や新たな接続方式の提案により、測定用パッドのパッドサイズが接続用パッドのパッドサイズと同等レベルまで小さくなることも考えられるが、パッド配置やパッドの接続状態、パッド個数に関しては将来的に変わることはないと推定される。また、測定用パッドにつながるチップ上の配線部分（パターン）は、実際にウエハ状態での電気的測定が終了した後に、物理的又は電気的に切断される。
【０００９】
上述のように接続用パッドと測定用パッドが混在するチップを、先述したはんだバンプによるフリップチップ接続によって他のチップ上に実装する場合、次のような不具合が発生する恐れがある。すなわち、チップ上にはんだバンプを形成する場合は、その前処理として、アルミニウムからなる電極パッドに対して無電解ニッケル（Ｎｉ）／金（Ａｕ）メッキを施し、その後ではんだを供給することにより、電極パッド上にはんだバンプを形成している。この場合、電極パッド上にＮｉ／Ａｕのメッキ層を形成することにより、はんだの濡れ性を良好にしたうえで、はんだの拡散を抑えることができる。また、はんだの供給方法としては印刷法や浸漬法（デイップ法）などが考えられるが、印刷法はパッドサイズやパッド配置に対応した専用のスクリーンマスクが必要で、しかも微細パッドへのバンプ形成が困難であるため、現状では浸漬法が好ましいとされている。
【００１０】
ところが、図１０に示すように、チップ上に形成された接続用パッド５１や測定用パッド５２に対しては、一様にＮｉ／Ａｕのメッキ層５３、５４が形成（析出）されるため、メッキ処理の後に浸漬法ではんだを供給すると、バンプ形成が必要な接続用パッド５１上にはんだパンブ５５が形成されるだけでなく、本来バンプ形成が不要な測定用パッド５２上にもはんだバンプ５６が形成されることになる。
【００１１】
そうした場合、測定用パッド５２は接続用パッド５１よりもパッドサイズが大きいため、測定用パッド５２上のはんだバンプ５６の方が接続用パッド５１上のはんだパンブ５５よりも大きく盛り上がった状態になる。したがって、それぞれの電極パッド（５１、５２）上に形成されるはんだバンプ５５、５６の高さ位置を比較すると、測定用パッド５２上のはんだバンプ５６が接続用パッド５１上のはんだバンプ５５よりも寸法Ｆだけ高い位置（突出した位置）に配置される。
【００１２】
その結果、はんだバンプによるフリップチップ接続では、バンプ形成済みのチップを、図１１に示すように、インターポーザとなる他のチップ５７上に実装しようとしたときに、接続用パッド５１上のはんだバンプ５５が接続先の相手バンプ５８と接触する前に測定用パッド５２上のはんだバンプ５６がインターポーザとなる他のチップ５７と接触してしまい、本来接続すべきバンプ５５、５８同士を接続できなくなる恐れがある。
本発明は上記状況に鑑みてなされたもので、測定用パッド（第２の電極パッド）上に形成されるはんだバンプの高さ位置を低く抑えてフリップチップ接続を良好に行うことができる半導体装置の製造方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記目的を達成するための本発明に係る半導体装置の製造方法は、半導体素子を回路基板上にフリップチップ接続した積層構造を有するとともに、前記半導体素子は、主面上の有効素子領域に回路が形成された素子基板と、前記素子基板の主面上に形成された第１の電極パッド及び第２の電極パッドとを有してなる半導体装置の製造方法であって、前記第１の電極パッド及び前記第２の電極パッドに無電解メッキ処理を施す工程と、該無電解メッキの施された前記第１の電極パッド及び前記第２の電極パッドに溶融はんだを被着する工程と、前記第２の電極パッドに被着したはんだを溶融状態で吸い取る工程とを有することを特徴とする。
【００１４】
この半導体装置の製造方法では、本来バンプ形成が不要な第２の電極パッド上にもはんだバンプが一旦形成される。第２の電極パッドが第１の電極パッドよりもパッドサイズが大きい場合、第２の電極パッド上のはんだバンプが第１の電極パッド上のはんだバンプよりも大きく盛り上がった状態になる。このように盛り上がったはんだが第２の電極パッドから溶融状態で吸い取られることで、第２の電極パッド上に形成されるはんだバンプの高さ位置が、第１の電極パッドに形成されるはんだバンプより低く抑えられ、或いは第２の電極パッドからはんだが除去される。そのため、半導体素子を回路基板上に実装するにあたっては、第２の電極パッドを回路基板から離した状態でフリップチップ接続することが可能となる。
【００１５】
【発明の実施の形態】
以下、本発明に係る半導体装置の製造方法の好適な実施の形態を図面を参照して詳細に説明する。
図１、図２、図３は本発明に係る製造方法の説明図、図４は半導体素子の主要部を拡大した断面図、図５はマザー基板に接続した半導体装置の断面図、図６はインターポーザ側の測定パッドにはんだボールを形成する説明図、図７はインターポーザ側の測定パッドからはんだが除去された半導体装置の断面図、図８は図７に示した半導体装置をワイヤーボンディングしたパッケージの断面図である。
【００１６】
図１（ａ）に示すように、チップ１は、例えばシリコン基板等の素子基板３をベースに構成された半導体素子であり、その主面上の有効素子領域には所定の機能（例えば、メモリ機能）をもつ回路が形成されている。チップ１の主面上には、アルミニウム等からなる複数の接続用パッド４と、同じくアルミニウム等からなる複数の測定用パッド５とが形成されている。
【００１７】
接続用パッド４は、本発明における「第１の電極パッド」に相当するもので、チップ１の主面上で有効素子領域内（回路面上）に形成されている。測定用パッド５は、本発明における「第２の電極パッド」に相当するもので、チップ１の主面上で有効素子領域を取り囲む位置（外周部）に形成されている。チップ１上における接続用パッド４と測定用パッド５の区別の仕方については先述したとおりである。
【００１８】
図１（ｂ）に示すように、測定用パッド５には電圧降下につながる静電破壊防止回路などや寄生容量につながる配線６があり、これをトリミングすることで高速伝送が可能となることから、後述するように配線６のトリミング工程が設けられている。
【００１９】
アルミニウムからなる接続用パッド４及び測定用パッド５は、めっき前処理を経た後、無電解Ｎｉ／Ａｕめっきを施す。これにより、接続用パッド４上と測定用パッド５上とに、それぞれ図１（ｃ）に示すメッキ層７、８を形成する。このメッキ層７、８は、各々の電極パッド（４、５）上に突起電極（本形態例でははんだバンプ）を形成する際の下地金属つまりアンダーバンプメタル（ＵｎｄｅｒＢｕｍｐＭｅｔａｌ）となる。チップ１内においては、メッキ層７、８が直接形成される面がパッド面となり、このパッド面を形成するものが接続用パッド４及び測定用パッド５となる。
【００２０】
次いで、浸漬法によってはんだ（無鉛）９を供給することにより、図１（ｃ）、（ｄ）に示すように、接続用パッド４上及び測定用パッド５上にそれぞれメッキ層７、８を介してはんだ９を被着してはんだバンプ１０、１１を形成する。
【００２１】
その後、図２（ｅ）、（ｆ）に示すように、Ｃｕ等からなるワイヤ１２を測定用パッド５上に置く。次いで、図２（ｇ）に示すように、配線６のトリミングと同時に、少なくともはんだ９（ワイヤ１２又ははんだ９／ワイヤ１２及びはんだ９）を加熱する。このトリミングプロセスは、加熱手段であるＩＲレーザなどを使用し、局所的に加熱する。なお、図２（ｇ）における符号１３は、ＩＲレーザの照射位置を例示すものである。
【００２２】
上記トリミングプロセスによって測定用パッド５につながる配線６は回路から切断される。また、測定用パッド５上ではんだバンプ１１を形成するはんだ９は、ワイヤ１２に濡れて、このワイヤ１２に付着して、図３（ｈ）（ｉ）に示すように、測定用パッド５上から吸い取られることになる。
【００２３】
そして、ワイヤ１２を除去することで、測定用パッド５上のはんだ９は、図３（ｊ）、（ｋ）に示すように、除去されてその殆ど又は全てが無くなることになる。このとき、素子基板３の厚み方向ではんだバンプ１０と測定用パッド５の高さ位置を比較すると、図４に示すように、測定用パッド５の方が、接続用パッド４上に形成されたはんだバンプ１０よりも段差Ｅだけ低い位置に配置される。
【００２４】
以上の工程によって図５に示す構造のチップ１が得られる。なお、このチップ１は、半導体ウエハの状態で製造された後、ダイシング等により個片に分割される。半導体素子であるチップ１は、同じく半導体素子である図５に示す他のチップ１５とフリップチップ方式で接続され、これによってＣＯＣ型の積層構造（２層構造）を有するＳＩＰの半導体装置を構成している。チップ１５は、チップ１をフリップチップ接続で実装する際のインターポーザとなるもので、その外形寸法はチップ１よりも大きく設定されている。
【００２５】
チップ１５は、例えば上記同様にシリコン基板等の素子基板１４をベースに構成された半導体素子であり、その主面の有効素子領域には上記チップ１と異なる所定の機能（例えば、ロジック機能）をもつ回路が形成されている。チップ１５の主面上には、アルミニウム等からなる複数の接続用パッド１６と、同じくアルミニウム等からなる複数の実装用パッド１７とが形成されている。接続用パッド１６は、チップ１５の主面上で有効素子領域内（回路面上）に形成されている。
【００２６】
この接続用パッド１６は、上記チップ１の接続用パッド４に対応して形成されたもので、そのパッドサイズやパッド配置は接続用パッド４に整合するように設定されている。実装用パッド１７は、チップ１５の主面上で有効素子領域を取り囲む位置（外周部）に形成されている。この実装用パッド１７は、フリップチップ接続されたＣＯＣ構造の積層チップ（１、１５）をマザー基板１９に実装するためのものである。チップ１５においては、実装用パッド１７が測定用パッドを兼用した構成となっている。
【００２７】
チップ１とチップ１５は、互いの回路面を対向させた状態（向かい合わせた状態）で、後述するはんだバンプを用いたフリップチップ接続により、電気的かつ機械的に接続されている。また、チップ１とチップ１５の間には封止材２０が充填されている。封止材２０はフリップチップ接続部（はんだ接合部）を覆うように充填されている。また、チップ１５の実装用パッド１７上にははんだ電極２１が形成されている。はんだ電極２１はマザー基板１９のランド２２に接続されている。マザー基板１９は、例えばガラスエポキシを基材としたプリント配線基板によって構成されるものである。
【００２８】
インターポーザとなるチップ１５は、チップ１と別工程で製造する。このチップ製造工程により、チップ１５の主面上に接続用パッド１６と実装用パッド１７が形成され、かつ各々の電極パッド（１６、１７）上にそれぞれＮｉ／Ａｕの無電解メッキによるメッキ層（アンダーバンプメタル）を介してはんだバンプが形成される。
【００２９】
その後、チップ１５上にチップ１を実装する。具体的には、図６（ａ）に示すように、チップ１５上でチップ１が実装される領域内に例えばディスペンサ等を用いて適量の封止材２０を供給した後、チップ１５を上向き、チップ１を下向きにして、互いの回路面を対向させ、この状態でチップ１、２のはんだバンプ（不図示）を相互に接触させて加熱・加圧により両者を接続（フリップチップ接統）する。
【００３０】
このとき、チップ１の測定用パッド５は、接続用パッド４のはんだバンプよりも低く形成されたことで、チップ１５から十分に引っ込んだ位置に配置される。そのため、フリップチップ接続に際しては、測定用パッド５（又は測定用パッド５に僅かに残ったはんだ９）がチップ１５から離れた状態に保持される。したがって、チップ１、１５を用いてＣＯＣ構造のＳＩＰを構成するにあたって、チップ１５に対する測定用パッド５の接触が確実に防止されることになる。
【００３１】
その後、図６（ｂ）に示すように、チップ１５の実装用パッド１７上にフラックス２５ではんだボール２６を固定する。次いで、図６（ｃ）に示すように、リフローによりはんだを溶融して球状のはんだ電極２１を形成する。はんだ電極２１は、チップ１、１５の積層構造体をマザー基板１９に実装する場合の接続電極となる。はんだ電極２１の形成に際しては、チップ１５の実装用パッド１７上には予めチップ製造工程（はんだバンプの形成工程）ではんだが供給（プリコート）されているため、実装用パッド１７上でははんだに対して十分な濡れ性が得られる。
【００３２】
そのため、実装用パッド１７上に十分な密着力（接合強度）をもってはんだ電極２１を形成することができる。はんだ電極２１の直径は、実装用パッド１７上に供給されるはんだボール２６の直径を適宣設定することにより、チップ１５の主面を基準としたチップ１の実装高さ寸法よりも大とされる。こうして得られた半導体モジュール（積層構造体）は、上記図５に示すように、上下反転した状態でマザー基板１９に実装される。
【００３３】
以上の製造方法によって得られる半導体装置においては、測定用パッド５に被着したはんだを溶融状態で吸い取るので、接続用パッド４より測定用パッド５のサイズが大きい場合であっても、測定用パッド５に、接続用パッド４より大きいはんだバンプ１１が形成されなくなり、測定用パッド５上に形成されるはんだバンプ１１の高さ位置を、接続用パッド４に形成したはんだバンプ１０より低く抑えることができる。この結果、チップ１をチップ１５上に実装する際には、測定用パッド５をチップ１５から離した状態で、各々のチップ１、１５をフリップチップ接続することができる。
【００３４】
そして、測定用パッド５にワイヤ１２を接触させ、溶融状態のはんだ９をワイヤ１２に付着させて吸い取るので、溶融はんだ９の吸い取りを、既存の設備を利用して、容易かつ確実に行うことができる。
【００３５】
また、測定用パッド５にワイヤ１２を接触させ、少なくともはんだ９をレーザによって加熱する工程を含むので、一旦固化したはんだ９であっても、再び溶融状態にしてワイヤ１２に吸着させることができ、吸着タイミングの自由度を高めることができる。
【００３６】
さらに、加熱手段が配線６を切断するレーザであり、このレーザを用いて配線６を切断するトリミングと同時に、はんだ９を加熱するので、一旦固化したはんだ９であっても、新規の加熱工程を追加することなく、ワイヤ１２に吸着可能な溶融状態とすることができる。
【００３７】
なお、測定用パッド５とはんだバンプ１０の高さ関係については、チップ１、１５をフリップチップ接続する際に支障がない（つまり、測定用パッド５のはんだバンプ１１がチップ１５の表面に接触しない）ようであれば、測定用パッド５に残留して付着するはんだ９をはんだバンプ１０とほぼ同じ高さ位置に配置してもかまわないが、フリップチップ接続の信頼性等を考慮すると、測定用パッド５に付着するはんだ９をはんだバンプ１０よりも低い位置（低位）に配置することが望ましい。
【００３８】
なお、上記の実施の形態では、チップ１５の実装用パッド１７上にはんだ電極２１を形成し、はんだ電極２１をマザー基板１９のランド２２に接続する構成を例に説明したが、半導体装置はこの他、ＳｉインターポーザでワイヤーボンディングＣＳＰ、ＢＧＡとして構成してもよい。この場合には、図７に示すように、チップ１５における実装用パッド１７上のはんだ９も除去し、図８に示すように、チップ１５をダイボンド材３１によってマザー基板１９にマウントし、無電解Ｎｉ界面でワイヤボンド３２をマザー基板１９のランド２２に接続し、モールド樹脂３３によってパッケージング３４を形成することになる。
【００３９】
次に、本発明に係る半導体装置の製造方法の他の実施の形態を説明する。
図９は本発明に係る製造方法の他の実施形態の説明図である。なお、図１〜図８に示した部材と同一の部材には同一の符号を付し、重複する説明は省略するものとする。
この実施の形態による半導体装置の製造方法では、図９（ａ）に示すように、２種類の大きさのある接続用パッド４、測定用パッド５を持つチップ１の大きなパッド（測定用パッド５）を、図９（ｂ）に示すようにレジスト４１で覆う。
【００４０】
次いで、図９（ｃ）に示すように、アルミニウムからなる接続用パッド４の表面に無電解Ｎｉ／Ａｕめっき７を施す。この際、測定用パッド５はレジスト４１で覆ってあるので無電解Ｎｉ／Ａｕめっきは成長しない。
次いで、図９（ｄ）に示すように、レジスト４１を剥離し、図９（ｅ）に示すように、はんだ９を供給する。はんだ９の供給方法としてはハンダペースト印刷、はんだディップなどがあるが、印刷はマスクが必要なことと微細なバンプの印刷が困難なことから、はんだディップ方式が好適となる。この際、はんだ９はアルミニウムには濡れないので、無電解Ｎｉ／Ａｕめっき７が施してある接続用パッド４上のみに供給される。
その後、図９（ｆ）に示すように、封止材２０を供給し、図９（ｇ）に示すように、チップ１、１５のはんだバンプ１０、４２を相互に接触させて加熱・加圧により両者を接続（フリップチップ接統）する。
【００４１】
この実施の形態による製造方法によれば、小さなサイズの接続用パッド４と、大きなサイズの測定用パッド５とが混在するチップ１においても、測定用パッド５をレジスト４１で覆って、無電解Ｎｉ／Ａｕめっきが施されないようにするので、小さなサイズの接続用パッド４のみに、無電解Ｎｉ／Ａｕめっきを介してはんだ９を被着してはんだバンプ１０を形成することができ、測定用パッド５の高さ位置を低く抑えてフリップチップ接続を良好に行うことができる。
【００４２】
【発明の効果】
以上詳細に説明したように、本発明に係る請求項１記載の半導体装置の製造方法によれば、第１の電極パッド及び第２の電極パッドに無電解メッキ処理を施し、無電解メッキの施された第１の電極パッド及び第２の電極パッドに溶融はんだを被着し、第２の電極パッドに被着したはんだを溶融状態で吸い取るので、第１の電極パッドより第２の電極パッドのサイズが大きい場合であっても、第２の電極パッドに、第１の電極パッドより大きいはんだバンプが形成されなくなり、第２の電極パッド上に形成されるはんだバンプの高さ位置を低く抑えてフリップチップ接続を良好に行うことができる。
【図面の簡単な説明】
【図１】本発明に係る製造方法の説明図（その１）である。
【図２】本発明に係る製造方法の説明図（その２）である。
【図３】本発明に係る製造方法の説明図（その３）である。
【図４】半導体素子の主要部を拡大した断面図である。
【図５】マザー基板に接続した半導体装置の断面図である。
【図６】インターポーザ側の測定パッドにはんだボールを形成する説明図である。
【図７】インターポーザ側の測定パッドからはんだが除去された半導体装置の断面図である。
【図８】半導体装置をワイヤーボンディングしたパッケージの断面図である。
【図９】本発明に係る製造方法の他の実施形態の説明図である。
【図１０】本発明の課題を説明する図である。
【図１１】本発明の課題を説明する接続用パッド上のはんだバンプが非接続となった状態の図である。
【符号の説明】
１，５…チップ（半導体素子）、３，１４…素子基板、４…接続用パッド（第１の電極パッド）、５…測定用パッド（第２の電極パッド）、６…配線、７，８…無電解メッキ、９…はんだ、１２…ワイヤ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device having a laminated structure in which a semiconductor element is flip-chip connected on a circuit board.
[0002]
[Prior art]
2. Description of the Related Art In recent years, SIP (system-in-package) has attracted attention in maintaining an improvement in the price-to-performance ratio of LSIs. SIP is a package technology that integrates the functions of each chip by combining a plurality of chips (semiconductor elements) and connecting them at high density. According to the SIP, it is possible to well-balance the demands of the system side such as cost reduction, high functionality, low power consumption, small size and light weight, and flexibility in specification.
[0003]
SIPs are classified into four types, namely, COC (chip-on-chip) type, chip stack type, package lamination type, and substrate connection type, depending on their structural differences. Of these, the COC type has a structure in which another chip is stacked on a chip serving as a base, and has a feature that it is easy to cope with high speed because the wiring length between circuits is short. In this COC type, the circuit surfaces of the chips face each other and are connected by flip chips via bumps. As a chip bonding technique in this case, a technique employing flip-chip connection via an Au (gold) bump is known (for example, see Non-Patent Document 1).
[0004]
[Non-patent document 1]
“Nikkei Micro Device”, Nikkei BP, March 2001, p. 125-127
[0005]
[Problems to be solved by the invention]
However, flip-chip connection using Au bumps is generally not suitable for SIP flip-chip connection because a load (bonding load) required at the time of bump bonding is high. That is, in SIP, a pump is formed on an effective element area (active area) of a chip for reasons such as a degree of freedom in circuit design and a reduction in wiring length. Therefore, when a high load is applied to the circuit surface during bump bonding, the circuit may be damaged. Therefore, it is conceivable to adopt flip-chip connection using solder bumps as a device that can be connected with a lower load than Au bumps. In flip-chip connection using solder bumps, since the melting point of solder is low, chips can be electrically connected at low temperature and low load.
[0006]
On the other hand, on a main surface of a chip constituting the SIP, in addition to an electrode pad for electrically connecting the chips (hereinafter also referred to as a “connection pad”), a circuit (IC, An electrode pad (hereinafter, also referred to as a “measurement pad”) for measuring electrical characteristics of an LSI or the like is formed. The connection pad and the measurement pad differ in pad size, pad arrangement, and the like according to the purpose of forming each electrode pad. Therefore, the connection pad and the measurement pad can be distinguished from these elements.
[0007]
Specifically, the connection pads are formed in an area on the effective element region (circuit surface) of the chip, while the measurement pads are formed collectively on the outer peripheral portion (4 sides, 2 sides) of the chip. You. The connection pad is formed smaller in pad size than the measurement pad. For example, in the case of a measurement pad, the pad size is set to about 70 μm because the probe needle of the probe card needs to be brought into contact with the pad surface at the time of measurement, whereas in the case of the connection pad, the number of pins must be increased. The pad size is set to 40 μm, 20 μm, or 10 μm. Further, when the chips are connected to each other, the connection pads are connected to the partner chip, whereas the measurement pads are not connected. In addition, since the number of measurement pads required for measuring the electrical characteristics is formed, the number of connection pads is larger than the number of measurement pads when comparing the number of pads on the chip.
[0008]
By the way, regarding the pad size, the pad size of the measurement pad may be reduced to the same level as the pad size of the connection pad due to the improvement of the probe card and the proposal of a new connection method in the future. It is presumed that the connection state of the pads and the number of pads will not change in the future. The wiring portion (pattern) on the chip connected to the measurement pad is physically or electrically cut after the electrical measurement in the wafer state is actually completed.
[0009]
When a chip in which connection pads and measurement pads are mixed as described above is mounted on another chip by flip-chip connection using the solder bumps described above, the following problems may occur. That is, when a solder bump is formed on a chip, an electroless nickel (Ni) / gold (Au) plating is applied to an electrode pad made of aluminum as a pretreatment, and then solder is supplied. Solder bumps are formed on the electrode pads. In this case, by forming a Ni / Au plating layer on the electrode pad, it is possible to improve the wettability of the solder and suppress the diffusion of the solder. In addition, as a solder supply method, a printing method or an immersion method (dip method) can be considered. However, the printing method requires a dedicated screen mask corresponding to the pad size and pad arrangement, and furthermore, bumps are formed on fine pads. Because of the difficulty, the immersion method is currently preferred.
[0010]
However, as shown in FIG. 10, Ni / Au plating layers 53 and 54 are uniformly formed (deposited) on the connection pads 51 and the measurement pads 52 formed on the chip. When the solder is supplied by the immersion method after the plating process, the solder bumps 55 are formed not only on the connection pads 51 where the bumps need to be formed but also on the measurement pads 52 where the bumps are not necessary. Is formed.
[0011]
In such a case, since the measurement pad 52 has a larger pad size than the connection pad 51, the solder bump 56 on the measurement pad 52 is larger than the solder bump 55 on the connection pad 51. Therefore, when comparing the height positions of the solder bumps 55 and 56 formed on the respective electrode pads (51 and 52), the solder bumps 56 on the measurement pads 52 are larger than the solder bumps 55 on the connection pads 51. It is arranged at a position higher (projected position) by the dimension F.
[0012]
As a result, in flip-chip connection using solder bumps, when a chip on which bumps are formed is to be mounted on another chip 57 serving as an interposer as shown in FIG. There is a possibility that the solder bumps 56 on the measuring pads 52 may come into contact with the other chip 57 serving as an interposer before the bumps 55 and 58 to be connected cannot be connected to each other before the contact with the partner bump 58 of the connection destination. is there.
SUMMARY OF THE INVENTION The present invention has been made in view of the above circumstances, and is a semiconductor device capable of performing a flip chip connection satisfactorily by suppressing a height position of a solder bump formed on a measurement pad (second electrode pad) to be low. It is an object of the present invention to provide a method for producing the same.
[0013]
[Means for Solving the Problems]
In order to achieve the above object, a method of manufacturing a semiconductor device according to the present invention has a laminated structure in which a semiconductor element is flip-chip connected on a circuit board, and the semiconductor element has a circuit in an effective element region on a main surface. A method of manufacturing a semiconductor device, comprising: a formed element substrate; and a first electrode pad and a second electrode pad formed on a main surface of the element substrate, wherein the first electrode pad is provided. Performing an electroless plating process on the second electrode pad; applying a molten solder to the first electrode pad and the second electrode pad on which the electroless plating is performed; Suctioning the solder adhered to the second electrode pad in a molten state.
[0014]
In this method of manufacturing a semiconductor device, a solder bump is once formed also on the second electrode pad which does not originally need to form a bump. When the second electrode pad has a larger pad size than the first electrode pad, the solder bump on the second electrode pad becomes larger than the solder bump on the first electrode pad. The raised solder is sucked from the second electrode pad in a molten state, so that the height position of the solder bump formed on the second electrode pad is changed to the height of the solder bump formed on the first electrode pad. It is kept lower or the solder is removed from the second electrode pad. Therefore, when mounting the semiconductor element on the circuit board, it is possible to perform flip-chip connection with the second electrode pad separated from the circuit board.
[0015]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, preferred embodiments of a method of manufacturing a semiconductor device according to the present invention will be described in detail with reference to the drawings.
1, 2 and 3 are explanatory views of the manufacturing method according to the present invention, FIG. 4 is an enlarged sectional view of a main part of a semiconductor element, FIG. 5 is a sectional view of a semiconductor device connected to a mother substrate, and FIG. FIG. 7 is an explanatory view of forming a solder ball on a measurement pad on the interposer side, FIG. 7 is a cross-sectional view of a semiconductor device in which solder has been removed from the measurement pad on the interposer side, and FIG. 8 is a diagram of a package in which the semiconductor device shown in FIG. It is sectional drawing.
[0016]
As shown in FIG. 1A, a chip 1 is a semiconductor element configured based on an element substrate 3 such as a silicon substrate, for example, and a predetermined function (for example, memory Function) is formed. A plurality of connection pads 4 made of aluminum or the like and a plurality of measurement pads 5 also made of aluminum or the like are formed on the main surface of the chip 1.
[0017]
The connection pad 4 corresponds to the “first electrode pad” in the present invention, and is formed on the main surface of the chip 1 in the effective element region (on the circuit surface). The measuring pad 5 corresponds to the “second electrode pad” in the present invention, and is formed on the main surface of the chip 1 at a position (outer peripheral portion) surrounding the effective element region. The manner of distinguishing the connection pads 4 and the measurement pads 5 on the chip 1 is as described above.
[0018]
As shown in FIG. 1B, the measuring pad 5 has an electrostatic breakdown preventing circuit or the like that leads to a voltage drop and a wiring 6 that leads to a parasitic capacitance. By trimming this, high-speed transmission becomes possible. As described later, a trimming step of the wiring 6 is provided.
[0019]
The connection pads 4 and the measurement pads 5 made of aluminum are subjected to electroless Ni / Au plating after a pre-plating process. Thus, plating layers 7 and 8 shown in FIG. 1C are formed on the connection pads 4 and the measurement pads 5, respectively. The plating layers 7 and 8 serve as a base metal, that is, an under bump metal (UnderBump Metal) when a protruding electrode (a solder bump in this embodiment) is formed on each of the electrode pads (4 and 5). In the chip 1, the surface on which the plating layers 7 and 8 are directly formed serves as a pad surface, and those forming the pad surface serve as the connection pads 4 and the measurement pads 5.
[0020]
Next, by supplying solder (lead-free) 9 by an immersion method, as shown in FIGS. 1C and 1D, the plating layers 7 and 8 are interposed on the connection pads 4 and the measurement pads 5, respectively. Solder 9 is applied to form solder bumps 10 and 11.
[0021]
Thereafter, as shown in FIGS. 2E and 2F, a wire 12 made of Cu or the like is placed on the measuring pad 5. Next, as shown in FIG. 2G, at least the solder 9 (the wire 12 or the solder 9 / the wire 12 and the solder 9) is heated simultaneously with the trimming of the wiring 6. In this trimming process, heating is locally performed using an IR laser or the like as a heating means. Reference numeral 13 in FIG. 2G shows an example of the irradiation position of the IR laser.
[0022]
The wiring 6 connected to the measuring pad 5 is cut off from the circuit by the trimming process. Further, the solder 9 forming the solder bump 11 on the measurement pad 5 wets the wire 12 and adheres to the wire 12, and as shown in FIGS. Will be sucked from.
[0023]
Then, by removing the wire 12, the solder 9 on the measuring pad 5 is removed as shown in FIGS. 3 (j) and 3 (k), and almost or all of the solder 9 is eliminated. At this time, comparing the height positions of the solder bumps 10 and the measurement pads 5 in the thickness direction of the element substrate 3, the measurement pads 5 were formed on the connection pads 4 as shown in FIG. It is arranged at a position lower than the solder bump 10 by the step E.
[0024]
Through the above steps, the chip 1 having the structure shown in FIG. 5 is obtained. After the chip 1 is manufactured in a semiconductor wafer state, it is divided into individual pieces by dicing or the like. The chip 1 as a semiconductor element is connected to another chip 15 shown in FIG. 5 which is also a semiconductor element by a flip-chip method, thereby forming a SIP semiconductor device having a COC type laminated structure (two-layer structure). ing. The chip 15 serves as an interposer when the chip 1 is mounted by flip-chip connection, and its outer dimensions are set larger than the chip 1.
[0025]
The chip 15 is a semiconductor element configured based on an element substrate 14 such as a silicon substrate in the same manner as described above, and has a predetermined function (for example, a logic function) different from that of the chip 1 in an effective element area on the main surface. Is formed. On the main surface of the chip 15, a plurality of connection pads 16 made of aluminum or the like and a plurality of mounting pads 17 also made of aluminum or the like are formed. The connection pad 16 is formed on the main surface of the chip 15 in the effective element region (on the circuit surface).
[0026]
The connection pads 16 are formed corresponding to the connection pads 4 of the chip 1, and the pad size and the pad arrangement are set so as to match the connection pads 4. The mounting pad 17 is formed on the main surface of the chip 15 at a position (outer peripheral portion) surrounding the effective element region. The mounting pad 17 is for mounting the multilayer chip (1, 15) having the COC structure connected to the flip chip on the mother board 19. The chip 15 has a configuration in which the mounting pads 17 also serve as measurement pads.
[0027]
The chip 1 and the chip 15 are electrically and mechanically connected by flip-chip connection using solder bumps, which will be described later, with the circuit surfaces of the chips 1 and 15 facing each other (facing each other). The space between the chip 1 and the chip 15 is filled with a sealing material 20. The sealing material 20 is filled so as to cover the flip chip connection part (solder joint part). A solder electrode 21 is formed on the mounting pad 17 of the chip 15. The solder electrodes 21 are connected to lands 22 of the mother board 19. The mother board 19 is, for example, a printed wiring board made of glass epoxy as a base material.
[0028]
The chip 15 serving as an interposer is manufactured in a separate process from the chip 1. By this chip manufacturing process, the connection pads 16 and the mounting pads 17 are formed on the main surface of the chip 15, and the plating layers (electroless plating of Ni / Au) are formed on the respective electrode pads (16, 17). A solder bump is formed via the under bump metal).
[0029]
After that, the chip 1 is mounted on the chip 15. Specifically, as shown in FIG. 6A, after supplying an appropriate amount of the sealing material 20 using a dispenser or the like into a region where the chip 1 is mounted on the chip 15, the chip 15 is turned upward. With the chip 1 facing downward and the circuit surfaces facing each other, the solder bumps (not shown) of the chips 1 and 2 are brought into contact with each other in this state, and the two are connected by heat and pressure (flip chip connection). .
[0030]
At this time, the measurement pad 5 of the chip 1 is formed at a position sufficiently retracted from the chip 15 because it is formed lower than the solder bump of the connection pad 4. Therefore, at the time of flip-chip connection, the measuring pad 5 (or the solder 9 slightly remaining on the measuring pad 5) is kept away from the chip 15. Therefore, when the SIP having the COC structure is configured using the chips 1 and 15, the contact of the measurement pad 5 with the chip 15 is reliably prevented.
[0031]
Thereafter, as shown in FIG. 6B, the solder balls 26 are fixed on the mounting pads 17 of the chip 15 with the flux 25. Next, as shown in FIG. 6C, the solder is melted by reflow to form a spherical solder electrode 21. The solder electrodes 21 serve as connection electrodes when the laminated structure of the chips 1 and 15 is mounted on the mother board 19. When the solder electrodes 21 are formed, the solder is supplied (pre-coated) on the mounting pads 17 of the chip 15 in advance in a chip manufacturing process (solder bump forming process). And sufficient wettability can be obtained.
[0032]
Therefore, the solder electrodes 21 can be formed on the mounting pads 17 with sufficient adhesion (bonding strength). The diameter of the solder electrode 21 is set to be larger than the mounting height of the chip 1 with respect to the main surface of the chip 15 by appropriately setting the diameter of the solder ball 26 supplied on the mounting pad 17. You. The semiconductor module (laminated structure) thus obtained is mounted on the mother substrate 19 in an upside-down state as shown in FIG.
[0033]
In the semiconductor device obtained by the above-described manufacturing method, since the solder applied to the measuring pad 5 is sucked in a molten state, even when the size of the measuring pad 5 is larger than that of the connecting pad 4, the measuring pad 5, the solder bumps 11 larger than the connection pads 4 are not formed, and the height position of the solder bumps 11 formed on the measurement pads 5 is suppressed to be lower than the solder bumps 10 formed on the connection pads 4. it can. As a result, when the chip 1 is mounted on the chip 15, each of the chips 1 and 15 can be flip-chip connected with the measurement pad 5 separated from the chip 15.
[0034]
Then, the wire 12 is brought into contact with the measuring pad 5 and the molten solder 9 is adhered to the wire 12 and sucked. Therefore, the sucking of the molten solder 9 can be performed easily and reliably using existing equipment. it can.
[0035]
In addition, since the method includes a step of bringing the wire 12 into contact with the measurement pad 5 and heating at least the solder 9 with a laser, the solder 9 once solidified can be melted again and adsorbed on the wire 12, The degree of freedom of the suction timing can be increased.
[0036]
Further, the heating means is a laser for cutting the wiring 6, and the solder 9 is heated at the same time as the trimming for cutting the wiring 6 using the laser. Without adding, a molten state that can be adsorbed to the wire 12 can be obtained.
[0037]
Regarding the height relationship between the measuring pad 5 and the solder bump 10, there is no problem when flip-chip connecting the chips 1 and 15 (that is, the solder bump 11 of the measuring pad 5 does not contact the surface of the chip 15). If this is the case, the solder 9 remaining on and attached to the measuring pad 5 may be arranged at substantially the same height as the solder bump 10, but in consideration of the reliability of the flip chip connection, etc. It is desirable to arrange the solder 9 attached to the pad 5 at a position (lower position) lower than the solder bump 10.
[0038]
In the above-described embodiment, the configuration in which the solder electrode 21 is formed on the mounting pad 17 of the chip 15 and the solder electrode 21 is connected to the land 22 of the mother substrate 19 has been described as an example. Alternatively, it may be configured as a wire bonding CSP or BGA with a Si interposer. In this case, as shown in FIG. 7, the solder 9 on the mounting pads 17 of the chip 15 is also removed, and as shown in FIG. The wire bond 32 is connected to the land 22 of the mother board 19 at the Ni interface, and the packaging 34 is formed by the mold resin 33.
[0039]
Next, another embodiment of the method for manufacturing a semiconductor device according to the present invention will be described.
FIG. 9 is an explanatory view of another embodiment of the manufacturing method according to the present invention. The same members as those shown in FIGS. 1 to 8 are denoted by the same reference numerals, and overlapping description will be omitted.
In the method of manufacturing a semiconductor device according to this embodiment, as shown in FIG. 9A, a large pad (a measuring pad 5) of a chip 1 having two types of connecting pads 4 and measuring pads 5 having different sizes. 9) is covered with a resist 41 as shown in FIG.
[0040]
Next, as shown in FIG. 9C, electroless Ni / Au plating 7 is applied to the surface of the connection pad 4 made of aluminum. At this time, since the measuring pad 5 is covered with the resist 41, the electroless Ni / Au plating does not grow.
Next, as shown in FIG. 9D, the resist 41 is peeled off, and the solder 9 is supplied as shown in FIG. 9E. As a method for supplying the solder 9, there are solder paste printing, solder dip, and the like. However, since the printing requires a mask and printing of fine bumps is difficult, the solder dipping method is preferable. At this time, since the solder 9 does not wet the aluminum, it is supplied only on the connection pads 4 on which the electroless Ni / Au plating 7 is applied.
Thereafter, as shown in FIG. 9 (f), a sealing material 20 is supplied, and as shown in FIG. 9 (g), the solder bumps 10, 42 of the chips 1, 15 are brought into contact with each other and heated and pressed. To connect (flip chip connection).
[0041]
According to the manufacturing method of this embodiment, even in the chip 1 in which the connection pad 4 having a small size and the measurement pad 5 having a large size are mixed, the measurement pad 5 is covered with the resist 41 and the electroless Ni is used. / Au plating is not applied, so that solder bumps 10 can be formed only on connection pads 4 of small size via electroless Ni / Au plating to form solder bumps 10, and measurement pads The flip chip connection can be performed favorably by keeping the height position of 5 low.
[0042]
【The invention's effect】
As described above in detail, according to the method of manufacturing a semiconductor device according to claim 1 of the present invention, the first electrode pad and the second electrode pad are subjected to the electroless plating, and the electroless plating is performed. The molten solder is applied to the first electrode pad and the second electrode pad, and the solder applied to the second electrode pad is sucked in a molten state. Even when the size is large, the solder bumps larger than the first electrode pad are not formed on the second electrode pad, and the height position of the solder bump formed on the second electrode pad is suppressed to be low. Flip chip connection can be performed well.
[Brief description of the drawings]
FIG. 1 is an explanatory view (No. 1) of a manufacturing method according to the present invention.
FIG. 2 is an explanatory view (No. 2) of the manufacturing method according to the present invention.
FIG. 3 is an explanatory view (No. 3) of the manufacturing method according to the present invention.
FIG. 4 is an enlarged sectional view of a main part of the semiconductor element.
FIG. 5 is a cross-sectional view of the semiconductor device connected to a mother substrate.
FIG. 6 is an explanatory diagram for forming a solder ball on a measurement pad on the interposer side.
FIG. 7 is a cross-sectional view of the semiconductor device in which solder has been removed from a measurement pad on the interposer side.
FIG. 8 is a cross-sectional view of a package obtained by wire bonding a semiconductor device.
FIG. 9 is an explanatory view of another embodiment of the manufacturing method according to the present invention.
FIG. 10 is a diagram illustrating a problem of the present invention.
FIG. 11 is a view illustrating a state in which a solder bump on a connection pad for explaining a problem of the present invention is disconnected.
[Explanation of symbols]
1, 5: chip (semiconductor element), 3, 14: element substrate, 4: connection pad (first electrode pad), 5: measurement pad (second electrode pad), 6: wiring, 7, 8 ... Electroless plating, 9 ... Solder, 12 ... Wire

Claims

The semiconductor device has a laminated structure in which a semiconductor element is flip-chip connected on a circuit board, and the semiconductor element is formed on an element substrate in which a circuit is formed in an effective element region on a main surface and on the main surface of the element substrate. A method of manufacturing a semiconductor device having a first electrode pad and a second electrode pad,
Performing an electroless plating process on the first electrode pad and the second electrode pad;
Applying a molten solder to the first electrode pad and the second electrode pad on which the electroless plating has been performed;
Sucking the solder adhered to the second electrode pad in a molten state.

The method for manufacturing a semiconductor device according to claim 1,
A method of manufacturing a semiconductor device, comprising: bringing a wire into contact with the second electrode pad, attaching the molten solder to the wire, and sucking the molten solder.

The method for manufacturing a semiconductor device according to claim 2,
A method of manufacturing a semiconductor device, comprising a step of bringing a wire into contact with the second electrode pad and heating at least the solder by a heating means.

The method for manufacturing a semiconductor device according to claim 3,
The heating means is a laser for cutting the wiring,
A method for manufacturing a semiconductor device, wherein at least the solder is heated using the laser at the same time as trimming for cutting the wiring using the laser.