【０００１】
【発明の属する技術分野】本発明は受信データの伝送誤りをカウントするビットエラーカウンタの回路規模削減に関するものである。
【０００２】
【従来の技術】無線通信システムにおいて、送信側からシステムで予め定められた符号、例えばＰＮ（Pseudo Noise：擬似雑音）符号を送信し、受信側で受信した信号のビットエラーをカウントし伝搬路状況を把握したり、システムが正常に動作しているかどうかを確認するために、ビットエラーカウンタを用いることがある（例えば、特許文献１参照。）。
【０００３】前記ビット誤りをカウントする従来のビットエラーカウンタの構成を図５に示す。図５において、５０１は受信データ切替部、５０２はテンポラリ、５０３は参照データ発生部、５０４はデータ比較部、５０５は同期判定部、５０６はカウント部である。
【０００４】受信データ切替部５０１は、受信データのテンポラリ５０２への入力をＯＮ／ＯＦＦするものであり、例えば信号切替器やデータセレクタ等で構成される。受信データの切替は後述する同期判定部５０５から出力される同期確立フラグによって行なわれ、送信側との同期確立前は受信データをテンポラリ５０２へ入力するように「ＯＮ」となる。テンポラリ５０２は入力された受信データを一時的に格納する例えば、ランダムアクセスメモリやデータラッチ回路等である。テンポラリ５０２へ入力される受信データは受信データ切替部５０１が「ＯＮ」の場合は順次更新されてゆくが、受信データ切替部５０１が「ＯＦＦ」の場合は入力されたデータを保持する。参照データ発生部５０３は送信側で用いられたものと同じ参照データを発生する。参照データ発生部はテンポラリ５０２から出力される受信データを初期値として参照データを発生する。この参照データには通常ＰＮ符号が用いられる。データ比較部５０４では、受信データと参照データのビット比較を行なうものである。データ比較部５０４は、例えば排他的論理和演算回路等で構成され、受信データと参照データのビットが一致している場合は論理的「０」を出力し、一致していない場合は論理的「１」を出力する。同期判定部５０５は、データ比較部５０４から出力された論理的「１」を一定期間累算し、予め定められた閾値を越えなければ同期確立と判定して同期確立フラグを出力する。カウンタ５０６は、同期判定部５０５において同期確立判定後出力される同期確立フラグの入力により、データ比較部５０４から出力された論理的「１」の数、つまりビットエラーのカウントを開始する。
【０００５】従来のビットエラーカウンタの動作を、図６のフローチャートを用いて説明する。ビットエラーカウンタ動作前においては送信側と受信側の同期は確立していない。この状態では、受信データ切替部に同期確立フラグが入力されていないので受信データ切替部は「ＯＮ」となり、受信データがそのままテンポラリに入力される（Ｓ６０１）。テンポラリは入力されたデータを格納すると共に、参照データ発生器に格納したデータを出力する（Ｓ６０２）。参照データ発生部ではテンポラリから出力されたデータを初期値として参照データを発生する（Ｓ６０３）。データ比較部において参照データは受信データとビット毎にタイミングを合わせて比較され（Ｓ６０４）、受信データと参照データが一致している場合は論理的「０」が出力され（Ｓ６０５）、受信データと参照データが一致していない場合は論理的「１」が出力される（Ｓ６０６）。同期判定部では一定期間データ比較部の出力を累算し、一定期間経過後、予め定められた閾値との比較を行ない（Ｓ６０７）、データ比較部の出力の累算結果が閾値より小さい場合は同期確立と判定し、同期確立フラグを受信データ切替部とカウンタに出力する（Ｓ６０８）。同期確立フラグが入力された受信データ切替部はＯＦＦとなってテンポラリに受信データが入力されなくなり、それまでに入力されたデータが保持される（Ｓ６０９）。同じく同期確立フラグが入力されたカウンタはデータ比較部から出力される論理的「１」をカウントし、結果をビットエラーカウントとして出力する（Ｓ６１０）。
【０００６】
【特許文献１】
特開平９−７４５７８号公報（第４頁、図１。）。
【０００７】
【発明が解決しようとする課題】従来のビットエラーカウンタでは、受信データと参照データを比較した結果を一定期間累算した値と予め定められた閾値を比較し、前記累積した値が閾値より小さい場合は送信側と受信側の同期が確立したと判定していたが、同期判定部を備えることによりビットエラーカウンタの回路規模が大きくなり、小型機器への搭載が困難となったり、コストが増加するという問題があった。
【０００８】本発明は、送信側と受信側の同期判定に受信データと参照データを比較した結果を累算した値と、予め定められた閾値を比較する同期判定部を用いずに、最低限の回路で送信側と受信側の同期確立を判定することのできるビットエラーカウンタを実現することを目的とする。
【０００９】
【課題を解決するための手段】課題を解決するための本発明請求項１記載のビットエラーカウンタは、受信データを一時的に格納するデータ格納手段と、受信データの伝送誤り検査の結果に応じて動作するデータ切替手段と、前記データ格納手段に格納されたデータを初期値として参照データを発生する参照データ発生手段と、受信データと前記参照データを比較するデータ比較手段と、該データ比較手段から出力されるビットエラーをカウントするビットエラーカウント手段とを備え、前記データ切替手段は受信データに伝送誤りが無い場合に前記データ格納手段に格納されたデータを前記参照データ発生手段の初期値とすることを特徴とする。
【００１０】
【発明の実施の形態】次に本発明の実施の形態を図を用いて詳細に説明する。図１は、本発明のビットエラーカウンタの一実施形態を示す構成図である。図１において、１０１は受信データ切替部、１０２はテンポラリ、１０３は参照データ発生部、１０４はデータ比較部、１０５はカウント部である。
【００１１】受信データ切替部１０１は、受信データのテンポラリ１０２への入力をＯＮ／ＯＦＦするものであり、例えば信号切替器やデータセレクタ等の論理回路で構成される。受信データの切替は後述するＣＲＣチェックビットの状態に応じて行なわれ、送信側との同期確立前は受信データをテンポラリ１０１へ入力するように「ＯＮ」となる。テンポラリ１０２は入力された受信データを一時的に格納するものであり、例えばラッチ回路やシフトレジスタで構成される。テンポラリ１０２へ入力される受信データは受信データ切替部１０１が「ＯＮ」の場合は順次更新されてゆくが、受信データ切替部１０１が「ＯＦＦ」の場合は入力された受信データはテンポラリ１０２により保持される。参照データ発生部１０３はテンポラリ１０２から出力される受信データを初期値として参照データを発生する。この参照データには通常ＰＮ符号が用いられる。データ比較部１０４は、受信データと参照データのビット比較を行なう。データ比較部１０４は、例えば排他的論理和演算回路等で構成され、受信データと参照データのビットが一致している場合は論理的「０」を出力し、一致していない場合は論理的「１」を出力する。カウンタ１０５は、データ比較部１０４から出力される論理的「１」を累算し、ビットエラーカウントとして出力する。
【００１２】ここで、ＣＲＣ（Cyclic Redundancy Check）符号を用いた伝送誤り検査について説明する。送信側からデータを送信する場合、送信しようとするデータに伝送誤りを検出するための検査ビットを付加して送信し、受信側では所定の演算を行なうことにより受信したデータのビットに伝送誤りがないかどうかを検査する方法がある。この検査方法の一つに巡回冗長検査があり、送信しようとするデータの情報ビットに対して生成多項式を用いてＣＲＣ符号を生成し、このＣＲＣ符号を情報ビットに付加し、データを送信するときに情報ビットに続いてＣＲＣ符号を送信する。そして、受信側では受信データの情報ビットとＣＲＣ符号とに基づいて伝送誤りが発生していないかどうかの検査を行なう。図２は、ＣＲＣ符号を含んだデータ系列の一般的なフレームフォーマットである。データ系列の後にそのデータに対するＣＲＣ符号が続き１フレームが形成される。この１フレーム内のデータとＣＲＣ符号を使用して巡回冗長検査を行なうと、データ内に誤りがあった場合、ＣＲＣ符号部分にＣＲＣチェックビットとして「１」が出力される。データ内に誤りが無い場合は、ＣＲＣチェックビットは「０」が出力される。図３は、巡回冗長検査の様子を示した図である。３０１、３０２、３０３は有効データ部分であり、各データ間、例えば３０１と３０２の間ににＣＲＣ符号が挿入されている。巡回冗長検査はこのＣＲＣ符号部分で行うので、データ３０１を巡回冗長検査した結果であるＣＲＣチェックビットは３０４に現れ、データ３０２を巡回冗長検査した結果であるＣＲＣチェックビットは３０５に現れる。図３では、データ３０１の巡回冗長検査の結果であるＣＲＣチェックビットは「１」であり、データ３０１に誤りが発生している状態である。データ３０２、３０３を巡回冗長検査した結果であるＣＲＣチェックビットはそれぞれ「０」であり、データ３０２、３０３には誤りが発生していない。
【００１３】前記巡回冗長検査を行なうことにより受信データの伝送誤りの有無を検出できるので、本発明では、伝送誤りの検出結果により受信データ切替部をＯＮ／ＯＦＦし、テンポラリに格納された受信データを参照データ発生部の初期値とするかどうかを切り替える。ここで、参照データの初期値は、１フレームのデータ（１ＣＲＣ符号化データ）の最後のＮビットである。Ｎは参照データ発生器の段数であり、例えば、参照データ発生部で発生するＰＮ符号が９段であった場合、Ｎ＝９となる。前記巡回冗長検査の結果、受信データの伝送誤りが有る場合は、受信データ切替部は「ＯＦＦ」となり、テンポラリに格納された受信データは参照データ発生部の初期値となることは無い。この状態では、参照データ発生部から参照データは出力されず、またカウンタにおいてはビットエラーカウントを行なわない。前記巡回冗長検査の結果、受信データの誤りが無い場合は、受信データ切替部は「ＯＮ」となり、テンポラリに格納された受信データのが参照データ発生部の初期値となり、次のフレームのデータの入力と同時に参照データ発生部を動作させることにより出力送信側と受信側の同期が確立される。その後フレーム内のＣＲＣ符号区間で受信データ切替部を「ＯＦＦ」にする。図３においては、データ３０１を巡回冗長検査した結果であるＣＲＣチェックビットが「１」であり、データ３０１に誤りが発生しているので、受信データ切替部は「ＯＦＦ」となり、テンポラリに格納されたデータ３０１は参照データ発生部の初期値とはならない。データ３０２を巡回冗長検査した結果であるＣＲＣチェックビットは「０」であり、データに誤りが発生していないので、受信データ切替部は「ＯＮ」となり、テンポラリに格納されたデータ３０２のを参照データ発生部１０３の初期値とし、データ３０３の入力と同時に参照データ発生部１０３を動作させることにより送信側と受信側の同期が確立できる。仮にデータ３０１を参照データ発生部１０３の初期値としてしまうと、データ３０１には誤りが存在するので、受信データと参照データに位相ずれが発生してしまう。なお、テンポラリに格納するデータと同時にデータの位置やＣＲＣチェックタイミングを示すデータイネーブルが入力され、データイネーブルを参照してデータの初期値やＣＲＣチェックビット位置を特定する。
【００１４】以上の本発明の動作を図４のフローチャートを用いて説明する。ビットエラーカウンタ動作前においては送信側と受信側の同期は確立していない。また、この状態で受信データ切替部は「ＯＦＦ」に設定されている（Ｓ４０１）。受信データは送信側と受信側の同期確立の有無にかかわらずテンポラリに格納される（Ｓ４０２）。受信データの巡回冗長検査を行ない、ＣＲＣチェックビットの状態をチェックする（Ｓ４０３）。ＣＲＣチェックビットが「１」つまり、受信データに伝送誤りがある場合は、次の受信データの巡回冗長検査を行なう。ＣＲＣチェックビットが「０」つまり、受信データに伝送誤りが無い場合は、受信データ切替部を「ＯＮ」にする（Ｓ４０４）。テンポラリに格納されている受信データの最後の部分を参照データ発生部の初期値とし（Ｓ４０５）、次のデータの入力と同時に参照データ発生部を動作させることにより送信側と受信側の同期が確立する（Ｓ４０６）。その後フレーム内のＣＲＣ符号の区間で受信データ切替部を「ＯＦＦ」とし（Ｓ４０７）、カウンタはデータ比較部から出力される論理的「１」をカウントし、結果をビットエラーカウントとして出力する（Ｓ４０８）。
【００１５】
【発明の効果】以上詳細に説明したように、本発明を実施することにより、送信側と受信側の同期判定に受信データと参照データを比較した結果を累算した値と、予め定められた閾値を比較する同期判定部を用いずに、最低限の回路で送信側と受信側の同期確立を判定することのできるビットエラーカウンタを実現できる。
【図面の簡単な説明】
【図１】本発明の一構成例図。
【図２】フレームフォーマット一例。
【図３】データ系列とＣＲＣ符号の関係図。
【図４】本発明の一同動作例を示すフローチャート。
【図５】従来の技術の構成例図。
【図６】従来の技術の動作を示すフローチャート。[0001]
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a circuit for reducing the size of a bit error counter for counting transmission errors in received data.
[0002]
2. Description of the Related Art In a radio communication system, a transmission side transmits a code predetermined in the system, for example, a PN (Pseudo Noise) code, and a reception side counts a bit error of a signal received and determines a propagation path condition. In some cases, a bit error counter is used in order to determine whether the system is operating normally or not (for example, see Patent Document 1).
FIG. 5 shows a configuration of a conventional bit error counter for counting the bit errors. In FIG. 5, reference numeral 501 denotes a reception data switching unit, 502 denotes a temporary, 503 denotes a reference data generation unit, 504 denotes a data comparison unit, 505 denotes a synchronization determination unit, and 506 denotes a count unit.
[0004] The reception data switching section 501 turns ON / OFF the input of the reception data to the temporary 502, and is composed of, for example, a signal switch and a data selector. The switching of the reception data is performed by a synchronization establishment flag output from a synchronization determination unit 505 described later, and is set to “ON” before the synchronization with the transmission side is established so that the reception data is input to the temporary 502. The temporary 502 is, for example, a random access memory, a data latch circuit, or the like that temporarily stores input received data. The reception data input to the temporary 502 is sequentially updated when the reception data switching unit 501 is “ON”, but holds the input data when the reception data switching unit 501 is “OFF”. The reference data generator 503 generates the same reference data as used on the transmission side. The reference data generator generates reference data using the received data output from the temporary 502 as an initial value. Usually, a PN code is used for the reference data. The data comparison unit 504 performs bit comparison between the received data and the reference data. The data comparison unit 504 is configured by, for example, an exclusive OR operation circuit, and outputs a logical “0” when the bits of the received data and the reference data match, and outputs a logical “0” when the bits do not match. 1 "is output. The synchronization determining unit 505 accumulates the logical “1” output from the data comparing unit 504 for a certain period of time, and determines that synchronization has been established if the logical value does not exceed a predetermined threshold, and outputs a synchronization establishment flag. The counter 506 starts counting the number of logical “1” s output from the data comparison unit 504, that is, the bit error, in response to the input of the synchronization establishment flag output after the synchronization establishment determination in the synchronization determination unit 505.
The operation of the conventional bit error counter will be described with reference to the flowchart of FIG. Before the operation of the bit error counter, synchronization between the transmitting side and the receiving side has not been established. In this state, since the synchronization establishment flag has not been input to the reception data switching unit, the reception data switching unit is turned “ON”, and the reception data is temporarily input as it is (S601). The temporary stores the input data and outputs the data stored in the reference data generator (S602). The reference data generation unit generates reference data using the data output from the temporary as an initial value (S603). The reference data is compared with the received data bit by bit in the data comparing section (S604). If the received data and the reference data match, logical "0" is output (S605). If the reference data does not match, logical "1" is output (S606). The synchronization determination unit accumulates the output of the data comparison unit for a certain period of time, compares it with a predetermined threshold value after a certain period of time has elapsed (S607), and determines that the accumulation result of the data comparison unit is smaller than the threshold value. It determines that synchronization has been established, and outputs a synchronization establishment flag to the reception data switching unit and the counter (S608). The reception data switching unit to which the synchronization establishment flag has been input is turned off, and no reception data is temporarily input, and the data input up to that time is retained (S609). Similarly, the counter to which the synchronization establishment flag is input counts the logical "1" output from the data comparison unit, and outputs the result as a bit error count (S610).
[0006]
[Patent Document 1]
JP-A-9-74578 (page 4, FIG. 1).
[0007]
In the conventional bit error counter, a value obtained by comparing the result of comparison between the received data and the reference data with a predetermined threshold value is compared with a predetermined threshold value, and the accumulated value is smaller than the threshold value. In this case, it was determined that synchronization between the transmitting side and the receiving side was established.However, the provision of the synchronization determining unit increased the circuit size of the bit error counter, making it difficult to mount on a small device or increasing the cost. There was a problem of doing.
According to the present invention, at least a synchronization determination unit that compares a result obtained by comparing received data and reference data in a synchronization determination between a transmission side and a reception side with a predetermined threshold value is used without using a synchronization determination unit. It is an object of the present invention to realize a bit error counter capable of determining the establishment of synchronization between the transmitting side and the receiving side by the circuit described above.
[0009]
According to a first aspect of the present invention, there is provided a bit error counter, comprising: a data storage unit for temporarily storing received data; and a bit error counter according to a result of a transmission error check of the received data. Data switching means operating as a reference, reference data generating means for generating reference data using data stored in the data storage means as an initial value, data comparing means for comparing received data with the reference data, and the data comparing means Bit error counting means for counting bit errors output from the data switching means, wherein the data switching means sets the data stored in the data storage means to an initial value of the reference data generation means when there is no transmission error in the received data. It is characterized by doing.
[0010]
Next, an embodiment of the present invention will be described in detail with reference to the drawings. FIG. 1 is a configuration diagram showing one embodiment of the bit error counter of the present invention. In FIG. 1, 101 is a received data switching unit, 102 is temporary, 103 is a reference data generating unit, 104 is a data comparing unit, and 105 is a counting unit.
The received data switching unit 101 turns ON / OFF the input of the received data to the temporary 102, and is composed of a logic circuit such as a signal switch or a data selector. The switching of the received data is performed in accordance with the state of a CRC check bit, which will be described later. The temporary 102 temporarily stores the received data that has been input, and includes, for example, a latch circuit and a shift register. The received data input to the temporary 102 is sequentially updated when the received data switching unit 101 is “ON”, but the received data input is retained by the temporary 102 when the received data switching unit 101 is “OFF”. Is done. The reference data generator 103 generates reference data using the received data output from the temporary 102 as an initial value. Usually, a PN code is used for the reference data. Data comparing section 104 performs bit comparison between the received data and the reference data. The data comparison unit 104 is configured by, for example, an exclusive OR operation circuit, and outputs a logical “0” when the bits of the received data and the reference data match, and outputs a logical “0” when the bits do not match. 1 "is output. The counter 105 accumulates the logical “1” output from the data comparison unit 104 and outputs the result as a bit error count.
Here, a transmission error check using a CRC (Cyclic Redundancy Check) code will be described. When data is transmitted from the transmitting side, the data to be transmitted is transmitted with a check bit for detecting a transmission error, and the receiving side performs a predetermined operation so that the bit of the received data has a transmission error. There is a way to check for it. One of the check methods is a cyclic redundancy check, in which a CRC code is generated by using a generator polynomial for information bits of data to be transmitted, and the CRC code is added to the information bits to transmit data. , A CRC code is transmitted following the information bits. Then, the receiving side checks whether a transmission error has occurred based on the information bits of the received data and the CRC code. FIG. 2 shows a general frame format of a data sequence including a CRC code. The data sequence is followed by a CRC code for that data, forming one frame. When a cyclic redundancy check is performed using the data in one frame and the CRC code, if there is an error in the data, “1” is output as a CRC check bit in the CRC code portion. If there is no error in the data, “0” is output as the CRC check bit. FIG. 3 is a diagram showing a state of the cyclic redundancy check. Reference numerals 301, 302, and 303 denote valid data portions, and a CRC code is inserted between each data, for example, between 301 and 302. Since the cyclic redundancy check is performed on this CRC code portion, a CRC check bit as a result of the cyclic redundancy check on the data 301 appears at 304, and a CRC check bit as a result of the data 302 on the cyclic redundancy check appears at 305. In FIG. 3, the CRC check bit, which is the result of the cyclic redundancy check of the data 301, is “1”, indicating that the data 301 has an error. The CRC check bits, which are the results of the cyclic redundancy check of the data 302 and 303, are each "0", and no error has occurred in the data 302 and 303.
Since the presence or absence of a transmission error in the received data can be detected by performing the above-described cyclic redundancy check, the present invention turns on / off the reception data switching unit based on the result of the detection of the transmission error, and temporarily stores the reception data stored in the storage device. Is set as the initial value of the reference data generation unit. Here, the initial value of the reference data is the last N bits of the data of one frame (1 CRC encoded data). N is the number of stages of the reference data generator. For example, if the number of PN codes generated in the reference data generator is nine, N = 9. As a result of the cyclic redundancy check, if there is a transmission error in the reception data, the reception data switching unit is turned “OFF”, and the reception data temporarily stored does not become the initial value of the reference data generation unit. In this state, the reference data is not output from the reference data generator, and the counter does not perform bit error counting. As a result of the cyclic redundancy check, if there is no error in the reception data, the reception data switching unit is turned “ON”, the reception data temporarily stored becomes the initial value of the reference data generation unit, and the data of the next frame is By operating the reference data generator simultaneously with the input, the synchronization between the output transmitting side and the receiving side is established. Thereafter, the reception data switching unit is turned “OFF” in the CRC code section in the frame. In FIG. 3, the CRC check bit, which is the result of the cyclic redundancy check of the data 301, is “1”, and an error has occurred in the data 301. Therefore, the received data switching unit is turned “OFF” and is temporarily stored. The data 301 does not become the initial value of the reference data generator. The CRC check bit, which is the result of the cyclic redundancy check of the data 302, is "0", and since no error has occurred in the data, the reception data switching unit is turned "ON" and the data 302 temporarily stored is referred to. By setting the initial value of the data generation unit 103 and operating the reference data generation unit 103 simultaneously with the input of the data 303, synchronization between the transmission side and the reception side can be established. If the data 301 is used as the initial value of the reference data generation unit 103, an error exists in the data 301, so that a phase shift occurs between the received data and the reference data. A data enable indicating a data position and a CRC check timing is input simultaneously with the data to be temporarily stored, and the initial value of the data and a CRC check bit position are specified with reference to the data enable.
The operation of the present invention will be described with reference to the flowchart of FIG. Before the operation of the bit error counter, synchronization between the transmitting side and the receiving side has not been established. In this state, the received data switching unit is set to “OFF” (S401). The received data is temporarily stored irrespective of whether synchronization has been established between the transmitting side and the receiving side (S402). A cyclic redundancy check of the received data is performed, and the state of the CRC check bit is checked (S403). If the CRC check bit is "1", that is, if there is a transmission error in the received data, a cyclic redundancy check of the next received data is performed. If the CRC check bit is “0”, that is, if there is no transmission error in the received data, the received data switching unit is turned “ON” (S404). The last part of the received data temporarily stored is set as the initial value of the reference data generation unit (S405), and the synchronization of the transmission side and the reception side is established by operating the reference data generation unit simultaneously with the input of the next data. (S406). Thereafter, the reception data switching unit is turned “OFF” in the section of the CRC code in the frame (S407), the counter counts the logical “1” output from the data comparison unit, and outputs the result as a bit error count (S408). ).
[0015]
As described in detail above, by implementing the present invention, a value obtained by accumulating the result of comparing the received data and the reference data for the synchronization determination between the transmitting side and the receiving side and a predetermined value are determined. It is possible to realize a bit error counter that can determine the establishment of synchronization between the transmitting side and the receiving side with a minimum number of circuits without using a synchronization determination unit that compares threshold values.
[Brief description of the drawings]
FIG. 1 is a diagram illustrating an example of a configuration of the present invention.
FIG. 2 shows an example of a frame format.
FIG. 3 is a diagram showing the relationship between a data sequence and a CRC code.
FIG. 4 is a flowchart showing an example of the operation of the present invention.
FIG. 5 is a configuration example diagram of a conventional technique.
FIG. 6 is a flowchart showing the operation of the conventional technique.
