JP2004200654A - Method for manufacturing semiconductor device - Google Patents
Method for manufacturing semiconductor device Download PDFInfo
- Publication number
- JP2004200654A JP2004200654A JP2003354529A JP2003354529A JP2004200654A JP 2004200654 A JP2004200654 A JP 2004200654A JP 2003354529 A JP2003354529 A JP 2003354529A JP 2003354529 A JP2003354529 A JP 2003354529A JP 2004200654 A JP2004200654 A JP 2004200654A
- Authority
- JP
- Japan
- Prior art keywords
- resist pattern
- resist
- semiconductor device
- film
- gas
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Landscapes
- Drying Of Semiconductors (AREA)
Abstract
Description
本発明は、レジストパターンによるドライエッチング工程におけるレジスト倒れを防止できる半導体装置の製造方法に関する。 The present invention relates to a method for manufacturing a semiconductor device capable of preventing a resist from falling down in a dry etching process using a resist pattern.
従来の半導体装置の製造方法について図面を参照しながら説明する。 A conventional method for manufacturing a semiconductor device will be described with reference to the drawings.
図3(a)〜図3(d)は従来の半導体装置の製造方法の工程順の断面構成を示している。 3A to 3D show cross-sectional configurations in the order of steps of a conventional method for manufacturing a semiconductor device.
まず、図3(a)に示すように、シリコンからなる半導体基板101の上部に、熱酸化膜102を形成する。続いて、形成した熱酸化膜102の上にレジスト膜を塗布し、その後、リソグラフィ法により、レジスト膜をパターニングしてレジストパターン103を形成する。
First, as shown in FIG. 3A, a
次に、図3(b)に示すように、レジストパターン103をマスクとして、熱酸化膜102に対してドライエッチングを行なう。エッチング条件は、例えば容量結合型プラズマエッチング装置を用いる場合には、テトラフルオロカーボン(CF4 )を50ml/minの流量で供給し、トリフルオロメチル(CHF3 )を30ml/minの流量で供給し、酸素(O2 )を5ml/minの流量で供給し、ガス圧力を5Paとし、上部放電電力を1000Wとし、下部放電電力を1500Wとする。ここで、各ガスの流量は標準状態、すなわち0℃で且つ1atmである。
Next, as shown in FIG. 3B, dry etching is performed on the
近年、半導体装置の加工寸法はますます微細化されているため、被エッチング膜をパターニングするマスクであるレジストパターン103に対してもより小さいパターン寸法が要求されている。そのため、レジストパターン103の物理的強度はますます小さくなってきている(例えば、特許文献1参照。)。
In recent years, the processing dimensions of semiconductor devices have been increasingly miniaturized, and thus smaller pattern dimensions have been required for the
その上、被エッチング膜の膜厚は半導体装置が微細化されてもほとんど変化がないため、ドライエッチング時の対レジスト選択比を確保する必要から、レジストパターン103の膜厚を小さくすることができず、パターン形成時のレジストパターン103のアスペクト比(レジストパターンの高さ/レジストパターンのライン幅)の値は、ますます大きくなってきている。
In addition, since the thickness of the film to be etched hardly changes even when the semiconductor device is miniaturized, the
一方、ドライエッチング工程において、レジストパターン103は、半導体基板101の主面に対して垂直な方向だけでなく水平な方向にもエッチングされるため、エッチング中にレジストパターン103のライン幅はさらに小さくなる。また、ドライエッチングに用いるプラズマからの熱や紫外線の影響により、レジストパターン103には熱ストレスや変質に伴う応力が発生する。その結果、加工寸法が微細になるに連れて、レジストパターン103の強度の不足から、図3(b)に示すように、レジストパターン103の上部が倒れる、いわゆるレジスト倒れ103aが生じる。レジスト倒れ103aが生じたレジストパターン103は、そのままエッチングマスクとして機能し、熱酸化膜102におけるレジスト倒れ103aの下方部分に対するエッチングが阻害される結果、図3(c)に示すように、熱酸化膜102にパターン異常部102aが形成されてしまう。
On the other hand, in the dry etching process, the
従って、図3(d)に示すように、アッシング処理及び洗浄処理を行なって、レジストパターン103を除去しても、熱酸化膜102にはパターン異常部102aがそのまま残存する。
上述したように、従来の半導体装置の製造方法は、被処理膜に対するエッチング時にレジストパターン103にレジスト倒れ103aが生じるという問題がある。
As described above, the conventional method of manufacturing a semiconductor device has a problem in that the
本発明は、前記従来の問題を解決し、レジスト倒れを発生させることなく、微細パターンを実現できるようにすることを目的とする。 SUMMARY OF THE INVENTION It is an object of the present invention to solve the above-mentioned conventional problems and to realize a fine pattern without causing the resist to collapse.
本願発明者らは、種々の検討を重ねた結果、パターニングしたレジストパターンを硫黄を含むガスにさらすと、レジストパターンの側壁の強度が増すという知見を得ている。 As a result of various studies, the present inventors have found that exposing a patterned resist pattern to a gas containing sulfur increases the strength of the side wall of the resist pattern.
具体的には、通常用いられるノボラック等の有機材料からなり、炭素を含むレジストパターンを、例えば二酸化硫黄からなるガスにさらし、オージェ電子分光(AES)法により測定した結果、レジストパターンの側壁に硫黄原子を確認している。さらに、X線光電子分光(XPS)法により、炭素(C)と硫黄(S)との結合(以下、C−S結合と呼ぶ。)が存在することを確認している。C−S結合を含む化合物は、蒸気圧が比較的に低いため、レジストパターンの側壁から脱離せずに残留する。その上、C−S結合の結合エネルギーは175kcal/molであり、この値は炭素同士の結合(C−C結合)の結合エネルギーの値である144kcal/molよりも大きいため、レジストパターンの側壁の強度が増し、その結果、レジスト倒れを防止できるようになる。 Specifically, a resist pattern made of a commonly used organic material such as novolak and containing carbon is exposed to a gas made of, for example, sulfur dioxide, and measured by Auger electron spectroscopy (AES). Confirm the atom. Further, it has been confirmed by X-ray photoelectron spectroscopy (XPS) that a bond between carbon (C) and sulfur (S) (hereinafter, referred to as a CS bond) is present. Since the compound containing a CS bond has a relatively low vapor pressure, it remains without being detached from the side wall of the resist pattern. In addition, the bond energy of the CS bond is 175 kcal / mol, which is larger than the value of the bond energy of the carbon-carbon bond (CC bond) of 144 kcal / mol. The strength is increased, and as a result, resist collapse can be prevented.
具体的に、本発明に係る半導体装置の製造方法は、無機材料からなる薄膜を形成する工程と、薄膜の上に炭素を含むレジスト膜を形成した後、形成したレジスト膜に対してパターンニングを行なって、レジスト膜からレジストパターンを形成する工程と、レジストパターンを硫黄を含むガスにさらす工程と、硫黄を含むガスにさらしたレジストパターンをマスクとして、薄膜に対してドライエッチングを行なう工程とを備えている。 Specifically, the method for manufacturing a semiconductor device according to the present invention includes the steps of forming a thin film made of an inorganic material, forming a resist film containing carbon on the thin film, and then patterning the formed resist film. Performing a step of forming a resist pattern from a resist film, a step of exposing the resist pattern to a gas containing sulfur, and a step of performing dry etching on the thin film using the resist pattern exposed to the gas containing sulfur as a mask. Have.
本発明の半導体装置の製造方法によると、炭素を含むレジスト膜からレジストパターンを形成した後、レジストパターンを硫黄を含むガスにさらすため、前述したように、レジストパターンの側壁にC−S結合を含む化合物が生成されるので、レジストパターンの側壁の強度が増す。その結果、微細化されたレジストパターンに生じるレジスト倒れを防止できるようになるので、無機材料からなる薄膜に所望の微細パターンを得ることができる。 According to the method for manufacturing a semiconductor device of the present invention, after forming a resist pattern from a carbon-containing resist film, the resist pattern is exposed to a gas containing sulfur. Since the containing compound is generated, the strength of the side wall of the resist pattern is increased. As a result, it is possible to prevent the resist from falling down in the miniaturized resist pattern, so that a desired fine pattern can be obtained on a thin film made of an inorganic material.
なお、特許文献1における二酸化硫黄ガスは、有機材料からなる薄膜をエッチングするために用いられており、本発明のエッチング対象が無機材料からなる場合と異なる。
Note that the sulfur dioxide gas in
本発明の半導体装置の製造方法において、無機材料はシリコンを含み、ドライエッチングに用いるエッチングガスはフルオロカーボンガスであることが好ましい。 In the method for manufacturing a semiconductor device of the present invention, the inorganic material preferably contains silicon, and the etching gas used for dry etching is preferably a fluorocarbon gas.
本発明の半導体装置の製造方法において、硫黄を含むガスは二酸化硫黄であることが好ましい。 In the method for manufacturing a semiconductor device according to the present invention, the gas containing sulfur is preferably sulfur dioxide.
また、本発明の半導体装置の製造方法において、硫黄を含むガスはプラズマ状態にあることが好ましい。 In the method for manufacturing a semiconductor device according to the present invention, the gas containing sulfur is preferably in a plasma state.
本発明の半導体装置の製造方法において、レジストパターンを硫黄を含むガスにさらす工程とドライエッチングを行なう工程とは同一の工程であることが好ましい。このようにすると、レジストパターンを硫黄を含むガスにさらすだけの工程を設ける必要がなくなるため、製造プロセスのスループットが向上する。 In the method of manufacturing a semiconductor device according to the present invention, the step of exposing the resist pattern to a gas containing sulfur and the step of performing dry etching are preferably the same steps. This eliminates the need to provide a step of merely exposing the resist pattern to a gas containing sulfur, thereby improving the throughput of the manufacturing process.
本発明の半導体装置の製造方法において、レジストパターンにおけるライン幅は200nm以下であることが好ましい。 In the method of manufacturing a semiconductor device according to the present invention, the line width of the resist pattern is preferably 200 nm or less.
また、本発明の半導体装置の製造方法において、レジストパターンにおける高さとライン幅との比の値は2.8以上であることが好ましい。 Further, in the method of manufacturing a semiconductor device according to the present invention, it is preferable that the value of the ratio between the height and the line width in the resist pattern is 2.8 or more.
このように、レジストパターンが微細で且つ高アスペクト比の場合に、本発明の効果がより顕著となる。 As described above, when the resist pattern is fine and has a high aspect ratio, the effects of the present invention become more remarkable.
本発明に掛かる半導体装置の製造方法によると、レジストパターンの側壁の強度が増すため、レジスト倒れを防止できるようになるので、無機材料からなる薄膜に所望の微細パターンを得ることができるようになる。 ADVANTAGE OF THE INVENTION According to the manufacturing method of the semiconductor device concerning this invention, since the intensity | strength of the side wall of a resist pattern increases and it becomes possible to prevent resist fall, it becomes possible to obtain a desired fine pattern in a thin film made of an inorganic material. .
(第1の実施形態)
本発明の第1の実施形態について図面を参照しながら説明する。
(1st Embodiment)
A first embodiment of the present invention will be described with reference to the drawings.
図1(a)〜図1(d)は本発明の第1の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。 1A to 1D show cross-sectional configurations in the order of steps of a method for manufacturing a semiconductor device according to a first embodiment of the present invention.
まず、図1(a)に示すように、シリコン(Si)からなる半導体基板1の上部に、例えば熱酸化法により、無機物であるシリコン酸化膜2を形成する。続いて、形成したシリコン酸化膜2の上にレジスト膜を塗布し、その後、リソグラフィ法により、レジスト膜をパターニングしてレジストパターン3を形成する。
First, as shown in FIG. 1A, an inorganic
次に、図1(b)に示すように、半導体基板1上のレジストパターンをプラズマ状の二酸化硫黄(SO2 )にさらすことにより、レジストパターン3の側壁にC−S結合を含むC−S反応部3aを形成する。具体的には、プラズマの生成には、例えば誘導結合型プラズマエッチング装置を用い、二酸化硫黄の流量を50ml/min(0℃、1atm)とし、ガスの圧力を1Paとし、上部放電電力を200Wとし、下部放電電力を30Wとする。このプラズマ照射により、二酸化硫黄が分解(プラズマ化)されて発生した硫黄が、レジストパターン3に含まれる炭素とC−S結合して、レジストパターン3の各側壁にC−S反応部3aを形成する。形成されたC−S反応部3aは、レジストパターン3の各側壁を保護すると共に該レジストパターン3の強度を向上する。このとき、シリコン酸化膜2は硫黄とはほとんど反応しないため、シリコン酸化膜2の表面にはほとんど付着せず、次工程のシリコン酸化膜2に対するドライエッチング工程には影響しない。
Next, as shown in FIG. 1B, the resist pattern on the
次に、図1(c)に示すように、フルオロカーボンガスをエッチングガスに用い、レジストパターン3をマスクとして、シリコン酸化膜2をエッチングする。フルオロカーボンガスには、例えばテトラフルオロカーボン(CF4 )とトリフルオロメチル(CHF3 )を用いる。このとき、レジストパターン3の各側壁はC−S反応部3aにより保護されているため、レジストパターン3が倒れることなくエッチングを行なうことができる。
Next, as shown in FIG. 1C, the
次に、図1(d)に示すように、アッシング及び洗浄処理により、レジストパターン3を除去する。
Next, as shown in FIG. 1D, the resist
この後は、通常の方法により半導体装置を完成させる。 Thereafter, the semiconductor device is completed by a usual method.
このように、第1の実施形態によると、形成したレジストパターン3を硫黄を含むガスにさらすことにより、レジストパターン3の各側壁がC−S反応部3aにより保護され且つその強度が増す。このため、レジストパターン3に生じるレジスト倒れを防止できるので、シリコン酸化膜2に所望の形状を得ることができる。
As described above, according to the first embodiment, by exposing the formed resist
(第2の実施形態)
図2(a)〜図2(c)は本発明の第2の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。
(Second embodiment)
2A to 2C show cross-sectional configurations in the order of steps of a method for manufacturing a semiconductor device according to the second embodiment of the present invention.
まず、図2(a)に示すように、シリコンからなる半導体基板1の上部に、例えば熱酸化法により、無機物であるシリコン酸化膜2を形成する。続いて、形成したシリコン酸化膜2の上にレジスト膜を塗布し、その後、リソグラフィ法により、レジスト膜をパターニングしてレジストパターン3を形成する。
First, as shown in FIG. 2A, an inorganic
次に、図2(b)に示すように、フルオロカーボンガスをエッチングガスに用い、二酸化硫黄ガスを供給しながらレジストパターン3をマスクとして、シリコン酸化膜2をエッチングする。具体的には、例えば、容量結合型プラズマエッチング装置を用い、テトラフルオロカーボン(CF4 )の流量を50ml/minとし、トリフルオロメチル(CHF3 )の流量を30ml/minとし、アルゴンからなるキャリアガスの流量を500ml/minとし、二酸化硫黄の流量を30ml/minとし、全ガスの圧力を5Paとし、上部放電電力を1000Wとし、下部放電電力を1500Wとする。ここで、各ガスの流量は標準状態、すなわち0℃で且つ1atmである。
Next, as shown in FIG. 2B, the
このエッチング工程において、エッチングガスに添加された二酸化硫黄はプラズマ化されて分解され、分解により発生した硫黄がレジストパターン3に含まれる炭素とC−S結合して、レジストパターン3の各側壁にC−S反応部3aを形成する。形成されたC−S反応部3aは、レジストパターン3の各側壁を保護すると共に該レジストパターン3の強度を向上する。このとき、硫黄はシリコン酸化膜2とほとんど反応しないため、シリコン酸化膜2に対するエッチングに影響を与えることはない。
In this etching step, the sulfur dioxide added to the etching gas is converted into plasma and decomposed, and the sulfur generated by the decomposition is C—S bonded to the carbon contained in the resist
次に、図2(c)に示すように、アッシング及び洗浄処理により、レジストパターン3を除去する。
Next, as shown in FIG. 2C, the resist
この後は、通常の方法により半導体装置を完成させる。 Thereafter, the semiconductor device is completed by a usual method.
このように、第2の実施形態によると、形成したレジストパターン3をマスクとしてシリコン酸化膜2に対してドライエッチングを行なう際に、エッチングガスに硫黄を含むガスを添加することにより、レジストパターン3の各側壁がC−S半凹部3aにより保護され且つその強度が増す。このため、レジストパターン3に生じるレジスト倒れを防止できるので、シリコン酸化膜2に所望の形状を得ることができる。
As described above, according to the second embodiment, when dry etching is performed on the
その上、レジストパターン3を硫黄を含むガスにさらすだけの工程を設ける必要がなくなるため、製造プロセスのスループットが向上する。
In addition, since there is no need to provide a step of merely exposing the resist
なお、第1及び第2の実施形態においては、被エッチング膜にシリコン酸化膜2を用いたが、TEOS(tetra-ethyl-ortho-silicate)若しくはBPSG(boron-doped phospho-silicate glass)等のシリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、ポリシリコン、又はアモルファスシリコンでも同様の効果を得ることができる。
In the first and second embodiments, the
また、銅(Cu)又はアルミニウム(Al)からなる金属配線のエッチングにも有効である。 It is also effective for etching metal wiring made of copper (Cu) or aluminum (Al).
また、エッチングガスに、テトラフルオロカーボンとトリフルオロメチルとを用いたが、他のエッチングガスを用いても構わない。 Further, although tetrafluorocarbon and trifluoromethyl are used as the etching gas, another etching gas may be used.
また、硫黄を含むガスに二酸化硫黄を用いたが、一酸化硫黄(SO)を用いてもよい。 Although sulfur dioxide is used as the sulfur-containing gas, sulfur monoxide (SO) may be used.
また、レジストパターン3におけるライン幅は200nm以下であり、また、レジストパターン3における高さとライン幅との比(アスペクト比)の値は2.8以上であることが好ましい。このように、レジストパターンが微細で且つ高アスペクト比の場合に本発明の効果がより顕著となる。
Further, the line width in the resist
1 半導体基板
2 シリコン酸化膜
3 レジストパターン
3a C−S反応部
Claims (7)
前記薄膜の上に炭素を含むレジスト膜を形成した後、形成したレジスト膜に対してパターンニングを行なって、前記レジスト膜からレジストパターンを形成する工程と、
前記レジストパターンを硫黄を含むガスにさらす工程と、
硫黄を含むガスにさらした前記レジストパターンをマスクとして、前記薄膜に対してドライエッチングを行なう工程とを備えていることを特徴とする半導体装置の製造方法。 Forming a thin film made of an inorganic material;
After forming a carbon-containing resist film on the thin film, patterning the formed resist film, forming a resist pattern from the resist film,
Exposing the resist pattern to a gas containing sulfur,
Performing dry etching on the thin film using the resist pattern exposed to a gas containing sulfur as a mask.
7. The method according to claim 1, wherein a value of a ratio between a height and a line width in the resist pattern is 2.8 or more. 8.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003354529A JP2004200654A (en) | 2002-12-04 | 2003-10-15 | Method for manufacturing semiconductor device |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002352778 | 2002-12-04 | ||
JP2003354529A JP2004200654A (en) | 2002-12-04 | 2003-10-15 | Method for manufacturing semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004200654A true JP2004200654A (en) | 2004-07-15 |
Family
ID=32775048
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003354529A Withdrawn JP2004200654A (en) | 2002-12-04 | 2003-10-15 | Method for manufacturing semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2004200654A (en) |
-
2003
- 2003-10-15 JP JP2003354529A patent/JP2004200654A/en not_active Withdrawn
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7119020B2 (en) | Method for fabricating semiconductor device | |
TWI801673B (en) | Method for etching a carbon-containing feature | |
KR100995725B1 (en) | Semiconductor device manufacturing method | |
US20060154477A1 (en) | Polymer spacer formation | |
US20050214694A1 (en) | Pattern formation method | |
US20080233730A1 (en) | Method for fabricating semiconductor device | |
JP2004152784A (en) | Method for manufacturing fine pattern and method for manufacturing semiconductor device | |
US7067435B2 (en) | Method for etch-stop layer etching during damascene dielectric etching with low polymerization | |
JPH10172959A (en) | Dry etching method fro polycide film | |
US8105950B2 (en) | Method for forming fine patterns using etching slope of hard mask layer in semiconductor device | |
JP3028927B2 (en) | Dry etching method for refractory metal film | |
JP2007511099A5 (en) | ||
JP2004505464A (en) | Method for removing organic residues from semiconductor structures | |
JP2008218999A (en) | Method of manufacturing semiconductor device | |
JP2006148122A (en) | Method for removing residue from metal structure on semiconductor substrate | |
JP2010098101A (en) | Method of manufacturing semiconductor device | |
JP2004200654A (en) | Method for manufacturing semiconductor device | |
JP3277414B2 (en) | Dry etching method | |
KR100862313B1 (en) | Method for patterning metal line in semiconductor device | |
JP3685832B2 (en) | Manufacturing method of semiconductor device | |
KR20090045754A (en) | Method for forming pattern in semiconductor device using hardmask | |
JP2006032721A (en) | Fabrication process of semiconductor device | |
JP2008016839A (en) | Method of forming fine pattern of semiconductor device | |
JP2006156591A (en) | Method for manufacturing semiconductor device | |
JPH07106308A (en) | Dry etching method |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Effective date: 20060725 Free format text: JAPANESE INTERMEDIATE CODE: A621 |
|
A761 | Written withdrawal of application |
Effective date: 20070731 Free format text: JAPANESE INTERMEDIATE CODE: A761 |