【０００１】
【発明の属する技術分野】
この発明は、メモリセルを備えた半導体装置および半導体装置の製造方法に関し、特に高速性を低下させることなく微細化に適したものである。
【０００２】
【従来の技術】
従来、ＤＲＡＭ混載ＬＯＧＩＣデバイスであるｅＲＡＭにおいて、ＤＲＡＭセル動作の高速化、及び、高速ＬＯＧＩＣトランジスタ形成プロセスとの整合性との面から、ＤＲＡＭセルにおいてシリサイド膜を形成することが必須となっている。
【０００３】
そして、ＤＲＡＭセル・キャパシタにはＳｉＯ２、ＳｉＮ、ＳｉＯＮ系の誘電体膜を用いるため、Ｄｏｐｅｄ Ｐｏｌｙ−Ｓｉによるストレージノードコンタクトプラグとストレージノードとの構造になる。このため、ソース・ドレイン領域上に上記シリサイド膜を形成すると、ストレージノードコンタクトプラグとシリサイド膜とソース／ドレイン領域との間に直列に、シリサイド−Ｓｉ接合が２回介在するため、接触抵抗が高くなり、メモリセルトランジスタの電流駆動能力が低下し、ＤＲＡＭ動作の高速化の妨げとなってしまうという問題があった。
【０００４】
一方、ビットライン・コンタクトはメタルプラグでコンタクトが形成されるため、ＤＲＡＭセル・トランジスタの活性領域とビットライン・コンタクトとの接合部には、シリサイド膜が形成されている方がコンタクト抵抗を下げることができる。よって、ＤＲＡＭ動作の高速化の点からシリサイド膜が必須である。
【０００５】
また、ＤＲＡＭセル・トランジスタのストレージノード側の活性領域とストレージノードプラグとのコンタクト領域にはシリサイドがない方が好ましいといえども、ｅＲＡＭデバイスの高速化と製造プロセスから、シリサイド形成が必須である。シリサイド膜のメリットを生かしつつ、ＤＲＡＭセルのストレージノードのプラグとのコンタクト抵抗を低減できるデバイス構造の確立が要求されていた。そこで従来は、キャパシタを形成する領域上の導電層上にはシリサイド膜を形成することなく、キャパシタを形成している（例えば、特許文献１参照）。
【０００６】
【特許文献１】
特開２００２−２０３８１２号公報（段落００２０、図３）
【０００７】
【発明が解決しようとする課題】
従来の半導体装置は以上のように構成され、キャパシタ形成領域上のソース／ドレイン領域上全てにシリサイド膜が形成されていないため、他のソース／ドレイン領域と別に形成する必要があり、微細化に適さないという問題点があった。
【０００８】
この発明は上記のような問題点を解消するためになされたもので、微細化に適した半導体装置および半導体装置の製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
この発明に係る半導体装置は、シリコン基板上のメモリセル形成領域上に形成されたゲート電極と、ゲート電極を取り囲むようにシリコン基板に形成されたソース／ドレイン領域と、ソース／ドレイン領域上に形成されたシリサイド膜と、ゲート電極を覆うように形成された層間絶縁膜と、層間絶縁膜のソース／ドレイン領域のいずれかに連通して成るコンタクトホール内に形成されソース／ドレイン領域のいずれかと電気的に接続されたポリシリコン膜にて成るストレージノードコンタクトプラグと、ストレージノードコンタクトプラグ上に形成されたキャパシタとを備えた半導体装置において、ストレージノードコンタクトプラグとソース／ドレイン領域のいずれかとがシリサイド膜を介することなく直接接続され他のソース／ドレイン領域上にはシリサイド膜が残存しているものである。
【００１０】
【発明の実施の形態】
実施の形態１．
図１はこの発明の実施の形態１の半導体装置の構成を示す断面図である。図において、Ｐ型のシリコン基板１００にはＮウェル１および素子分離絶縁膜２が形成されている。そして、素子分離絶縁膜２にて囲まれたメモリセル形成領域上にメモリセルが形成される。このメモリセル形成領域にはＮ＋のソース／ドレイン領域５と、Ｎ─のＬＤＤ構造部４とを備える。このソース／ドレイン領域５上にはＣｏＳｉ２にて成るシリサイド膜７が形成されている。
【００１１】
そして、ソース／ドレイン領域５間にはゲート絶縁膜３を介してゲート電極１０３が形成され、その側壁にはサイドウォール６が形成されている。ゲート電極１０３上にはこれを覆う層間絶縁膜８が形成されている。また、ソース／ドレイン領域５の一方の領域上にはストレージノードコンタクトプラグ９が形成され、ストレージノード電極１０、誘電体膜１１、セルプレート電極１２にて成るキャパシタ１０２が接続されている。そして、誘電体膜１１は例えばＳｉＯ２、ＳｉＮ、ＳｉＯＮ系にて形成される。
【００１２】
そして、ストレージノードコンタクトプラグ９、ストレージノード電極１０およびセルプレート電極１２はＮ型にドープされたポリシリコン膜にて形成されている。また、ソース／ドレイン領域５の他方の領域上には、例えばＴｉＮ／Ｔｉにて成るバリアメタル膜１３を介して、例えばＴｉＮにて成るビットラインコンタクトプラグ１４、例えばＴｉＮ／Ｔｉ／ＡｌＣｕ／ＴｉＮにて成るビットライン配線１５が形成されている。
【００１３】
次いで上記のように構成された実施の形態１の半導体装置の製造方法ついて図２を交えて説明する。まず、半導体基板１００にＮウェル１および素子分離絶縁膜２を形成する。次に、素子分離絶縁膜２にて囲まれた活性領域上にゲート絶縁膜３を介してゲート電極１０３およびサイドウォール６を形成する。次に、Ｎ＋のソース／ドレイン領域５と、Ｎ─のＬＤＤ構造部４とを形成する。次に、ソース／ドレイン領域５上にシリサイド膜７を形成する。次に、ゲート電極１０３を覆うように層間絶縁膜８ａを積層する（図２（ａ））。
【００１４】
次に、層間絶縁膜８ａ上に、ストレージノード側のコンタクトホール形成用のレジストパターン１２１をフォトリソグラフィにより形成する。次に、レジストパターン１２１をマスクとして層間絶縁膜８ａを例えばアルゴンプラズマにてＣ５Ｆ８／ＣＨ２Ｆ２ガスを用いてドライエッチングを行いコンタクトホール１２２を形成する。そして、このコンタクトホール１２２にて露出したシリサイド膜７を続けてＨＦ水溶液（例えば５０：１の水溶液）によりウェットエッチングを行い除去し、ソース／ドレイン領域５を露出させる（図２（ｂ））。次に、レジストパターン１２１を除去する。
【００１５】
次に、コンタクトホール１２２内にポリシリコン膜を埋め込んで形成し、ストレージノードコンタクトプラグ９を形成する。よって、このストレージノードコンタクトプラグ９はソース／ドレイン領域５と直接接続されることと成る（図２（ｃ））。次に、層間絶縁膜８を積層し、ストレージノードコンタクトプラグ９に接続されたストレージノード電極１０、誘電体膜１１、セルプレート電極１２にて成るキャパシタ１０２を形成する。
【００１６】
次に、層間絶縁膜８を積層し、ソース／ドレイン領域５の他方上に至るコンタクトホールを形成し、バリアメタル膜１３を介してビットラインコンタクトプラグ１４を形成する。次に、層間絶縁膜８上に、このビットラインコンタクトプラグ１４と接続するビットライン配線１５を形成し、メモリセルが形成される（図１）。
【００１７】
上記のように構成された実施の形態１の半導体装置は、ストレージノードコンタクトプラグとソース／ドレイン領域とのみが直接接続し、他のソース／ドレイン領域上にはシリサイド膜を残存させているため、シリサイド膜の形成による効果を保持したまま、この箇所の接触抵抗を低減し、ストレージノードコンタクトプラグの寄生抵抗を低減する。また、この形成のためにストレージノードコンタクトの形成領域を別に備える必要がなく、微細化に適したものとなる。
【００１８】
また、ＨＦ水溶液によりシリサイド膜をウェットエッチングにより除去する方法を用いているため、シリコン基板の削れを防ぎつつ、シリサイド膜の除去のみを行うことができる。
【００１９】
実施の形態２．
図３はこの発明の実施の形態２の半導体装置の構成を示す断面図である。図において上記実施の形態１と同様の部分は同一符号を付して省略する。この発明における新たな構成は、コンタクトホール１２２の側壁に形成されたサイドウォール１６を備える点である。
【００２０】
次に、上記のように構成された実施の形態２の半導体装置の製造方法について図４および図５を交えて説明する。まず、上記実施の形態１と同様の工程を経て、コンタクトホール１２２を形成する（図４（ａ））。次に、例えばＳｉＮ膜１６ａを積層する（図４（ｂ））。次に、このＳｉＮ膜１６ａをエッチバックし、コンタクトホール１２２の側壁のみにサイドウォール１６を形成する（図４（ｃ））。
【００２１】
次に、サイドウォール１６をマスクとして、コンタクトホール１２２にて露出しているシリサイド膜７をＨＦ水溶液にてウェットエッチングを行い除去する（図５（ａ））。次に、上記実施の形態１と同様に、コンタクトホール１２２内にポリシリコン膜を埋め込んで形成し、ストレージノードコンタクトプラグ９を形成する。よって、このストレージノードコンタクトプラグ９はソース／ドレイン領域５と直接接続されることと成る（図５（ｂ））。次に、層間絶縁膜８を積層し、ストレージノードコンタクトプラグ９に接続されたストレージノード電極１０、誘電体膜１１、セルプレート電極１２にて成るキャパシタ１０２を形成する。
【００２２】
次に、層間絶縁膜８を積層し、ソース／ドレイン領域５の他方上に至るコンタクトホールを形成し、バリアメタル膜１３を介してビットラインコンタクトプラグ１４を形成する。次に、層間絶縁膜８上に、このビットラインコンタクトプラグ１４と接続するビットライン配線１５を形成し、メモリセルが形成される（図３）。
【００２３】
上記のように構成された実施の形態２の半導体装置は、上記実施の形態１と同様の効果を奏するのはもちろんのこと、ＨＦ水溶液によるウェットエッチング時に、コンタクトホールの側壁にサイドウォールを形成しているため、このウェットエッチング時にコンタクトホール開口部が広がる不具合を防止でき、さらに微細化に適した半導体装置および半導体装置の製造方法を得ることができる。
【００２４】
実施の形態３．
図６はこの発明の実施の形態３における半導体装置の構成を示す断面図である。図において上記各実施の形態と同様の部分は同一符号を付して説明を省略する。この発明における新たな構成は、コンタクトホール１２２の側壁に形成されたサイドウォール１６上に金属膜１７を備える点である。
【００２５】
次に、上記のように構成された実施の形態３の半導体装置の製造方法について図７ないし図１０を交えて説明する。まず、上記実施の形態２と同様の工程を経て、コンタクトホール１２２を形成し、例えばＳｉＮ膜１６ａを積層する（図７（ａ））。次に、ＳｉＮ膜１６ａ上に層間絶縁膜８ｂを積層する（図７（ｂ））。次に、層間絶縁膜８ｂ上にストレージノード電極形成用のレジストパターン１２５をフォトリソグラフィにより形成する。次に、このレジストパターン１２５をマスクとして層間絶縁膜８ｂをドライエッチングする（図８（ａ））。
【００２６】
次に、ＳｉＮ膜１６ａをエッチバックし、コンタクトホール１２２の側壁のみにサイドウォール１６を形成する。次に、レジストパターン１２５を除去する（図８（ｂ））。次に、サイドウォール１６をマスクとして、コンタクトホール１２２にて露出しているシリサイド膜７をＨＦ水溶液にてをウェットエッチングを行い除去する（図９（ａ））。次に、例えばＴｉ／ＴｉＮ膜にて成る金属膜１７ａを積層する（図９（ｂ））。
【００２７】
次に、金属膜１７ａをエッチバックし、コンタクトホール１２２の側壁のサイドウォール１６上に金属膜１７を形成する（図１０（ａ））。次に、コンタクトホール１２２内にポリシリコン膜を埋め込んで形成し、パターニングし、ストレージノードコンタクトプラグ９およびストレージノード電極１０を同時に形成する。よって、このストレージノードコンタクトプラグ９はソース／ドレイン領域５と直接接続されることと成る（図１０（ｂ））。次に、誘電体膜１１、セルプレート電極１２を形成し、キャパシタ１０２を構成する。
【００２８】
次に、層間絶縁膜８を積層し、ソース／ドレイン領域５の他方上に至るコンタクトホールを形成し、バリアメタル膜１３を介してビットラインコンタクトプラグ１４を形成する。次に、層間絶縁膜８上に、このビットラインコンタクトプラグ１４と接続するビットライン配線１５を形成し、メモリセルが形成される（図６）。
【００２９】
上記のように構成された実施の形態３の半導体装置は、上記各実施の形態と同様の効果を奏するのはもちろんのこと、ストレージノードコンタクトプラグを金属膜と並列構造として形成するため、ストレージノードコンタクトプラグにおける寄生抵抗を低減することができる。
【００３０】
実施の形態４．
図１１はこの発明の実施の形態４における半導体装置の構成を示す断面図である。図において上記各実施の形態と同様の部分は同一符号を付して説明を省略する。この発明における新たな構成は、コンタクトホール１２２の側壁に形成されたサイドウォール１６上にシリサイド膜および金属膜が順次積層されて成る保護膜１８を備える点である。
【００３１】
次に、上記のように構成された実施の形態４の半導体装置の製造方法について図１２および図１３を交えて説明する。まず、上記実施の形態３と同様の工程を経て、コンタクトホール１２２の側壁にサイドウォール１６を形成し、サイドウォール１６をマスクとして、コンタクトホール１２２にて露出しているシリサイド膜７をＨＦ水溶液にてウェットエッチングを行い除去する。次に、シリコン膜コバルト膜、金属膜を連続して成膜し保護膜１８ａを積層する（図１２（ａ））。
【００３２】
次に、保護膜１８ａをエッチバックし、コンタクトホール１２２の側壁のサイドウォール１６上に保護膜１８ｂを残存させる（図１２（ｂ））。次に、シリサイドフローを行い、保護膜１８ｂのシリコン膜とコバルト膜とを反応させ、シリサイド膜（ＣｏＳｉ２膜）とし、シリサイド膜と金属膜とにて成る保護膜１８とする（図１３（ａ））。次に、コンタクトホール１２２内にポリシリコン膜を埋め込んで形成し、パターニングし、ストレージノードコンタクトプラグ９およびストレージノード電極１０を同時に形成する。よって、このストレージノードコンタクトプラグ９はソース／ドレイン領域５と直接接続されることと成る（図１３（ｂ））。次に、誘電体膜１１、セルプレート電極１２を形成し、キャパシタ１０２を構成する。
【００３３】
次に、層間絶縁膜８を積層し、ソース／ドレイン領域５の他方上に至るコンタクトホールを形成し、バリアメタル膜１３を介してビットラインコンタクトプラグ１４を形成する。次に、層間絶縁膜８上に、このビットラインコンタクトプラグ１４と接続するビットライン配線１５を形成し、メモリセルが形成される（図１１）。
【００３４】
上記のように構成された実施の形態４の半導体装置は、上記各実施の形態と同様の効果を奏するのはもちろんのこと、保護膜を金属膜とシリサイド膜とにて形成したため、金属とシリコンとの反応による不具合、例えば金属とシリコンとの反応によってシリコンが消費されボイドが発生するなどの不具合を防止することができる。
【００３５】
実施の形態５．
図１４はこの発明の実施の形態５における半導体装置の構成を示す断面図である。図において上記各実施の形態と同様の部分は同一符号を付して説明を省略する。この発明における新たな構成は、コンタクトホール１２２の側壁に形成されたサイドウォール１６上のみに金属膜１７０を備える点である。
【００３６】
次に、上記のように構成された実施の形態５の半導体装置の製造方法について図１５および図１６を交えて説明する。まず、上記実施の形態２と同様の工程を経て、コンタクトホール１２２の側壁にサイドウォール１６を形成し、サイドウォール１６をマスクとして、コンタクトホール１２２にて露出しているシリサイド膜７をＨＦ水溶液にてをウェットエッチングを行い除去する（図１５（ａ））。次に、例えばＴｉ／ＴｉＮ膜にて成る金属膜１７０ａを積層する（図１５（ｂ））。
【００３７】
次に、金属膜１７０ａをエッチバックし、コンタクトホール１２２の側壁のサイドウォール１６上のみに金属膜１７０を残存させる（図１６（ａ））。次に、コンタクトホール１２２内にポリシリコン膜を埋め込んで形成しストレージノードコンタクトプラグ９を形成する。よって、このストレージノードコンタクトプラグ９はソース／ドレイン領域５と直接接続されることと成る（図１６（ｂ））。次に、層間絶縁膜８を積層し、ストレージノードコンタクトプラグ９に接続されたストレージノード電極１０、誘電体膜１１、セルプレート電極１２にて成るキャパシタ１０２を形成する。
【００３８】
次に、層間絶縁膜８を積層し、ソース／ドレイン領域５の他方上に至るコンタクトホールを形成し、バリアメタル膜１３を介してビットラインコンタクトプラグ１４を形成する。次に、層間絶縁膜８上に、このビットラインコンタクトプラグ１４と接続するビットライン配線１５を形成し、メモリセルが形成される（図１４）。
【００３９】
上記のように構成された実施の形態５の半導体装置は、上記各実施の形態と同様の効果を奏するのはもちろんのこと、金属膜と誘電体膜との距離を多く確保することができるため、キャパシタの耐圧を向上することができる。
【００４０】
実施の形態６．
図１７はこの発明の実施の形態６における半導体装置の構成を示す断面図である。図において上記各実施の形態と同様の部分は同一符号を付して説明を省略する。この発明における新たな構成は、コンタクトホール１２２内に形成されたストレージノードコンタクトプラグ９の下層部が砒素を多く含有する高濃度ポリシリコン膜１９を備える点である。
【００４１】
次に、上記のように構成された実施の形態６の半導体装置の製造方法について図１８を交えて説明する。まず、上記実施の形態５と同様の工程を経て、コンタクトホール１２２の側壁にサイドウォール１６、金属膜１７０を残存させる。次に、コンタクトホール１２２を埋め込まない程度のポリシリコン膜１９ａを積層する（図１８（ａ））。
【００４２】
次に、このポリシリコン膜１９ａに高濃度の砒素イオンを注入し、高濃度ポリシリコン膜１９ｂとする（図１８（ｂ））。次に、コンタクトホール１２２を埋め込むようにポリシリコン膜を積層しエッチバックして、下層部が高濃度ポリシリコン膜１９ｂにて成るストレージノードコンタクトプラグ９を形成する。よって、このストレージノードコンタクトプラグ９はソース／ドレイン領域５と直接接続されることと成る（図１８（ｃ））。次に、層間絶縁膜８を積層し、ストレージノードコンタクトプラグ９に接続されたストレージノード電極１０、誘電体膜１１、セルプレート電極１２にて成るキャパシタ１０２を形成する。
【００４３】
次に、層間絶縁膜８を積層し、ソース／ドレイン領域５の他方上に至るコンタクトホールを形成し、バリアメタル膜１３を介してビットラインコンタクトプラグ１４を形成する。次に、層間絶縁膜８上に、このビットラインコンタクトプラグ１４と接続するビットライン配線１５を形成し、メモリセルが形成される（図１４）。
【００４４】
上記のように構成された実施の形態６の半導体装置は、上記各実施の形態と同様の効果を奏するのはもちろんのこと、ストレージノードコンタクトプラグの下層部が砒素を多く含有した高濃度ポリシリコン膜にて成るため、金属とシリコンとの接触抵抗をさらに低減することができる。
【００４５】
【発明の効果】
以上のようにこの発明によれば、シリコン基板上のメモリセル形成領域上に形成されたゲート電極と、ゲート電極を取り囲むようにシリコン基板に形成されたソース／ドレイン領域と、ソース／ドレイン領域上に形成されたシリサイド膜と、ゲート電極を覆うように形成された層間絶縁膜と、層間絶縁膜のソース／ドレイン領域のいずれかに連通して成るコンタクトホール内に形成されソース／ドレイン領域のいずれかと電気的に接続されたポリシリコン膜にて成るストレージノードコンタクトプラグと、ストレージノードコンタクトプラグ上に形成されたキャパシタとを備えた半導体装置において、ストレージノードコンタクトプラグとソース／ドレイン領域のいずれかとがシリサイド膜を介することなく直接接続され他のソース／ドレイン領域上にはシリサイド膜が残存しているので、シリサイド膜の形成による効果を保持しつつ微細化に適した半導体装置を提供することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１による半導体装置の構成を示す断面図である。
【図２】図１に示した半導体装置の製造方法を示す断面図である。
【図３】この発明の実施の形態２による半導体装置の構成を示す断面図である。
【図４】図３に示した半導体装置の製造方法を示す断面図である。
【図５】図３に示した半導体装置の製造方法を示す断面図である。
【図６】この発明の実施の形態３による半導体装置の構成を示す断面図である。
【図７】図６に示した半導体装置の製造方法を示す断面図である。
【図８】図６に示した半導体装置の製造方法を示す断面図である。
【図９】図６に示した半導体装置の製造方法を示す断面図である。
【図１０】図６に示した半導体装置の製造方法を示す断面図である。
【図１１】この発明の実施の形態４による半導体装置の構成を示す断面図である。
【図１２】図１１に示した半導体装置の製造方法を示す断面図である。
【図１３】図１１に示した半導体装置の製造方法を示す断面図である。
【図１４】この発明の実施の形態５による半導体装置の構成を示す断面図である。
【図１５】図１４に示した半導体装置の製造方法を示す断面図である。
【図１６】図１４に示した半導体装置の製造方法を示す断面図である。
【図１７】この発明の実施の形態６による半導体装置の構成を示す断面図である。
【図１８】図１７に示した半導体装置の製造方法を示す断面図である。
【符号の説明】
５ ソース／ドレイン領域、８，８ａ，８ｂ 層間絶縁膜、
９ ストレージノードコンタクトプラグ、１６ サイドウォール、
１７，１７ａ，１７０，１７０ａ 金属膜、１８，１８ａ 保護膜、
１９，１９ｂ 高濃度ポリシコン膜、１００ 半導体基板、
１０２ キャパシタ、１０３ ゲート電極、１２２ コンタクトホール。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device provided with a memory cell and a method of manufacturing the semiconductor device, and is particularly suitable for miniaturization without lowering the high-speed operation.
[0002]
[Prior art]
Conventionally, in an eRAM which is a DRAM embedded LOGIC device, it is essential to form a silicide film in the DRAM cell from the viewpoint of speeding up the operation of the DRAM cell and compatibility with a high-speed LOGIC transistor forming process.
[0003]
Since a dielectric film of SiO 2 , SiN, or SiON is used for the DRAM cell / capacitor, the storage node has a structure of a storage node contact plug and storage node of Doped Poly-Si. For this reason, when the silicide film is formed on the source / drain regions, the silicide-Si junction is interposed twice between the storage node contact plug, the silicide film, and the source / drain regions, so that the contact resistance is high. As a result, there is a problem that the current driving capability of the memory cell transistor is reduced, which hinders speeding up of DRAM operation.
[0004]
On the other hand, since the bit line contact is formed by a metal plug, a silicide film formed at the junction between the active region of the DRAM cell transistor and the bit line contact lowers the contact resistance. Can be. Therefore, a silicide film is indispensable in terms of speeding up DRAM operation.
[0005]
Although it is preferable that no silicide be present in the contact region between the active region on the storage node side of the DRAM cell / transistor and the storage node plug, silicide formation is indispensable from the viewpoint of speeding up the eRAM device and the manufacturing process. There has been a demand for the establishment of a device structure that can reduce the contact resistance with the plug of the storage node of the DRAM cell while taking advantage of the silicide film. Therefore, conventionally, a capacitor is formed without forming a silicide film on a conductive layer on a region where a capacitor is formed (for example, see Patent Document 1).
[0006]
[Patent Document 1]
JP-A-2002-203812 (paragraph 0020, FIG. 3)
[0007]
[Problems to be solved by the invention]
The conventional semiconductor device is configured as described above, and a silicide film is not formed on all of the source / drain regions on the capacitor forming region. Therefore, it is necessary to form the silicide film separately from other source / drain regions. There was a problem that it was not suitable.
[0008]
SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and has as its object to provide a semiconductor device suitable for miniaturization and a method of manufacturing the semiconductor device.
[0009]
[Means for Solving the Problems]
A semiconductor device according to the present invention has a gate electrode formed on a memory cell formation region on a silicon substrate, a source / drain region formed on the silicon substrate so as to surround the gate electrode, and a gate electrode formed on the source / drain region. And an interlayer insulating film formed so as to cover the gate electrode, and a source / drain region formed in a contact hole communicating with one of the source / drain regions of the interlayer insulating film. In a semiconductor device having a storage node contact plug made of a polysilicon film and a capacitor formed on the storage node contact plug, one of the storage node contact plug and one of the source / drain regions is a silicide film. Other source / drain directly connected without going through The on-frequency in which a silicide film is left.
[0010]
BEST MODE FOR CARRYING OUT THE INVENTION
Embodiment 1 FIG.
FIG. 1 is a sectional view showing a configuration of the semiconductor device according to the first embodiment of the present invention. In the figure, an N well 1 and an element isolation insulating film 2 are formed on a P-type silicon substrate 100. Then, a memory cell is formed on the memory cell formation region surrounded by the element isolation insulating film 2. This memory cell formation region includes an N + source / drain region 5 and an NＬＤ LDD structure 4. On this source / drain region 5, a silicide film 7 made of CoSi 2 is formed.
[0011]
A gate electrode 103 is formed between the source / drain regions 5 with the gate insulating film 3 interposed therebetween, and a sidewall 6 is formed on a side wall thereof. An interlayer insulating film 8 covering the gate electrode 103 is formed. Further, a storage node contact plug 9 is formed on one of the source / drain regions 5, and a capacitor 102 including a storage node electrode 10, a dielectric film 11, and a cell plate electrode 12 is connected to the storage node contact plug 9. The dielectric film 11 is formed of, for example, SiO 2 , SiN, or SiON.
[0012]
The storage node contact plug 9, the storage node electrode 10, and the cell plate electrode 12 are formed of an N-type doped polysilicon film. On the other region of the source / drain region 5, a bit line contact plug 14 made of, for example, TiN, for example, TiN / Ti / AlCu / TiN is formed via a barrier metal film 13 made of, for example, TiN / Ti. Is formed.
[0013]
Next, a method for manufacturing the semiconductor device of the first embodiment configured as described above will be described with reference to FIG. First, an N well 1 and an element isolation insulating film 2 are formed in a semiconductor substrate 100. Next, a gate electrode 103 and a sidewall 6 are formed on the active region surrounded by the element isolation insulating film 2 with the gate insulating film 3 interposed therebetween. Next, an N + source / drain region 5 and an N─ LDD structure 4 are formed. Next, a silicide film 7 is formed on the source / drain regions 5. Next, an interlayer insulating film 8a is laminated so as to cover the gate electrode 103 (FIG. 2A).
[0014]
Next, a resist pattern 121 for forming a contact hole on the storage node side is formed on the interlayer insulating film 8a by photolithography. Next, using the resist pattern 121 as a mask, the interlayer insulating film 8a is dry-etched with, for example, argon plasma using a C 5 F 8 / CH 2 F 2 gas to form a contact hole 122. Then, the silicide film 7 exposed in the contact hole 122 is removed by performing wet etching with an HF aqueous solution (for example, a 50: 1 aqueous solution), thereby exposing the source / drain region 5 (FIG. 2B). Next, the resist pattern 121 is removed.
[0015]
Next, a polysilicon film is buried in the contact hole 122 to form the storage node contact plug 9. Therefore, the storage node contact plug 9 is directly connected to the source / drain region 5 (FIG. 2C). Next, an interlayer insulating film 8 is laminated, and a capacitor 102 including a storage node electrode 10, a dielectric film 11, and a cell plate electrode 12 connected to the storage node contact plug 9 is formed.
[0016]
Next, an interlayer insulating film 8 is laminated, a contact hole reaching the other of the source / drain regions 5 is formed, and a bit line contact plug 14 is formed via the barrier metal film 13. Next, a bit line 15 connected to the bit line contact plug 14 is formed on the interlayer insulating film 8 to form a memory cell (FIG. 1).
[0017]
In the semiconductor device according to the first embodiment configured as described above, only the storage node contact plug is directly connected to the source / drain region, and the silicide film remains on the other source / drain regions. While maintaining the effect of the formation of the silicide film, the contact resistance at this location is reduced, and the parasitic resistance of the storage node contact plug is reduced. Further, it is not necessary to separately provide a storage node contact formation region for this formation, which is suitable for miniaturization.
[0018]
Further, since the method of removing the silicide film by wet etching using an HF aqueous solution is used, only the removal of the silicide film can be performed while preventing the silicon substrate from being scraped.
[0019]
Embodiment 2 FIG.
FIG. 3 is a sectional view showing a configuration of a semiconductor device according to a second embodiment of the present invention. In the figure, the same parts as those in the first embodiment are denoted by the same reference numerals and are omitted. A new configuration according to the present invention is that a side wall 16 formed on the side wall of the contact hole 122 is provided.
[0020]
Next, a method of manufacturing the semiconductor device according to the second embodiment configured as described above will be described with reference to FIGS. First, a contact hole 122 is formed through the same steps as in the first embodiment (FIG. 4A). Next, for example, a SiN film 16a is laminated (FIG. 4B). Next, the SiN film 16a is etched back to form the sidewall 16 only on the side wall of the contact hole 122 (FIG. 4C).
[0021]
Next, using the sidewall 16 as a mask, the silicide film 7 exposed in the contact hole 122 is removed by wet etching with an HF aqueous solution (FIG. 5A). Next, as in the first embodiment, a polysilicon film is buried in the contact hole 122 to form the storage node contact plug 9. Therefore, the storage node contact plug 9 is directly connected to the source / drain region 5 (FIG. 5B). Next, an interlayer insulating film 8 is laminated, and a capacitor 102 including a storage node electrode 10, a dielectric film 11, and a cell plate electrode 12 connected to the storage node contact plug 9 is formed.
[0022]
Next, an interlayer insulating film 8 is laminated, a contact hole reaching the other of the source / drain regions 5 is formed, and a bit line contact plug 14 is formed via the barrier metal film 13. Next, a bit line 15 connected to the bit line contact plug 14 is formed on the interlayer insulating film 8, and a memory cell is formed (FIG. 3).
[0023]
The semiconductor device of the second embodiment configured as described above has the same effect as that of the first embodiment, and, of course, forms side walls on the side walls of the contact holes during wet etching with an HF aqueous solution. Therefore, it is possible to prevent a problem that the contact hole opening is widened during the wet etching, and it is possible to obtain a semiconductor device suitable for miniaturization and a method of manufacturing the semiconductor device.
[0024]
Embodiment 3 FIG.
FIG. 6 is a sectional view showing a configuration of the semiconductor device according to the third embodiment of the present invention. In the figure, the same parts as those in the above embodiments are denoted by the same reference numerals, and description thereof is omitted. A new configuration according to the present invention is that the metal film 17 is provided on the sidewall 16 formed on the sidewall of the contact hole 122.
[0025]
Next, a method for manufacturing the semiconductor device of the third embodiment configured as described above will be described with reference to FIGS. First, through the same steps as in the second embodiment, a contact hole 122 is formed, and for example, a SiN film 16a is laminated (FIG. 7A). Next, an interlayer insulating film 8b is laminated on the SiN film 16a (FIG. 7B). Next, a resist pattern 125 for forming a storage node electrode is formed on the interlayer insulating film 8b by photolithography. Next, the interlayer insulating film 8b is dry-etched using the resist pattern 125 as a mask (FIG. 8A).
[0026]
Next, the SiN film 16a is etched back, and the sidewall 16 is formed only on the side wall of the contact hole 122. Next, the resist pattern 125 is removed (FIG. 8B). Next, using the sidewall 16 as a mask, the silicide film 7 exposed in the contact hole 122 is removed by wet etching using an HF aqueous solution (FIG. 9A). Next, a metal film 17a made of, for example, a Ti / TiN film is laminated (FIG. 9B).
[0027]
Next, the metal film 17a is etched back, and the metal film 17 is formed on the sidewall 16 on the side wall of the contact hole 122 (FIG. 10A). Next, a polysilicon film is buried in the contact hole 122 and is patterned, and the storage node contact plug 9 and the storage node electrode 10 are simultaneously formed. Therefore, the storage node contact plug 9 is directly connected to the source / drain region 5 (FIG. 10B). Next, the dielectric film 11 and the cell plate electrode 12 are formed, and the capacitor 102 is formed.
[0028]
Next, an interlayer insulating film 8 is laminated, a contact hole reaching the other of the source / drain regions 5 is formed, and a bit line contact plug 14 is formed via the barrier metal film 13. Next, a bit line 15 connected to the bit line contact plug 14 is formed on the interlayer insulating film 8 to form a memory cell (FIG. 6).
[0029]
The semiconductor device according to the third embodiment configured as described above has the same effects as those of the above-described embodiments, and the storage node contact plug is formed in parallel with the metal film. The parasitic resistance in the contact plug can be reduced.
[0030]
Embodiment 4 FIG.
FIG. 11 is a sectional view showing a configuration of a semiconductor device according to a fourth embodiment of the present invention. In the figure, the same parts as those in the above embodiments are denoted by the same reference numerals, and description thereof is omitted. A new configuration according to the present invention is that a protection film 18 is formed by sequentially stacking a silicide film and a metal film on a sidewall 16 formed on a sidewall of a contact hole 122.
[0031]
Next, a method of manufacturing the semiconductor device according to the fourth embodiment configured as described above will be described with reference to FIGS. First, the sidewall 16 is formed on the side wall of the contact hole 122 through the same process as in the third embodiment, and the silicide film 7 exposed at the contact hole 122 is converted into an HF aqueous solution using the sidewall 16 as a mask. To remove by wet etching. Next, a silicon film cobalt film and a metal film are successively formed, and a protective film 18a is laminated (FIG. 12A).
[0032]
Next, the protective film 18a is etched back, and the protective film 18b is left on the sidewall 16 on the side wall of the contact hole 122 (FIG. 12B). Next, a silicide flow is performed to cause the silicon film and the cobalt film of the protective film 18b to react with each other to form a silicide film (CoSi 2 film), thereby forming the protective film 18 composed of a silicide film and a metal film (FIG. 13A )). Next, a polysilicon film is buried in the contact hole 122 and is patterned, and the storage node contact plug 9 and the storage node electrode 10 are simultaneously formed. Therefore, the storage node contact plug 9 is directly connected to the source / drain region 5 (FIG. 13B). Next, the dielectric film 11 and the cell plate electrode 12 are formed, and the capacitor 102 is formed.
[0033]
Next, an interlayer insulating film 8 is laminated, a contact hole reaching the other of the source / drain regions 5 is formed, and a bit line contact plug 14 is formed via the barrier metal film 13. Next, a bit line 15 connected to the bit line contact plug 14 is formed on the interlayer insulating film 8, and a memory cell is formed (FIG. 11).
[0034]
The semiconductor device of the fourth embodiment configured as described above has the same effects as those of the above-described embodiments, and the protection film is formed of a metal film and a silicide film. , For example, a reaction between metal and silicon, which consumes silicon and generates voids.
[0035]
Embodiment 5 FIG.
FIG. 14 is a sectional view showing a configuration of the semiconductor device according to the fifth embodiment of the present invention. In the figure, the same parts as those in the above embodiments are denoted by the same reference numerals, and description thereof is omitted. A new configuration according to the present invention is that the metal film 170 is provided only on the side wall 16 formed on the side wall of the contact hole 122.
[0036]
Next, a method of manufacturing the semiconductor device of the fifth embodiment configured as described above will be described with reference to FIGS. First, the sidewall 16 is formed on the side wall of the contact hole 122 through the same process as in the second embodiment, and the silicide film 7 exposed at the contact hole 122 is converted into an HF aqueous solution using the sidewall 16 as a mask. Is removed by wet etching (FIG. 15A). Next, a metal film 170a made of, for example, a Ti / TiN film is laminated (FIG. 15B).
[0037]
Next, the metal film 170a is etched back, and the metal film 170 is left only on the sidewall 16 on the side wall of the contact hole 122 (FIG. 16A). Next, a storage node contact plug 9 is formed by burying a polysilicon film in the contact hole 122. Therefore, the storage node contact plug 9 is directly connected to the source / drain region 5 (FIG. 16B). Next, an interlayer insulating film 8 is laminated, and a capacitor 102 including a storage node electrode 10, a dielectric film 11, and a cell plate electrode 12 connected to the storage node contact plug 9 is formed.
[0038]
Next, an interlayer insulating film 8 is laminated, a contact hole reaching the other of the source / drain regions 5 is formed, and a bit line contact plug 14 is formed via the barrier metal film 13. Next, a bit line 15 connected to the bit line contact plug 14 is formed on the interlayer insulating film 8 to form a memory cell (FIG. 14).
[0039]
The semiconductor device according to the fifth embodiment configured as described above has the same effects as those of the above-described embodiments, and can secure a large distance between the metal film and the dielectric film. Thus, the withstand voltage of the capacitor can be improved.
[0040]
Embodiment 6 FIG.
FIG. 17 is a sectional view showing a configuration of a semiconductor device according to a sixth embodiment of the present invention. In the figure, the same parts as those in the above embodiments are denoted by the same reference numerals, and description thereof is omitted. A new structure according to the present invention is that the lower part of the storage node contact plug 9 formed in the contact hole 122 includes the high-concentration polysilicon film 19 containing a large amount of arsenic.
[0041]
Next, a method of manufacturing the semiconductor device of the sixth embodiment configured as described above will be described with reference to FIG. First, the sidewall 16 and the metal film 170 are left on the side wall of the contact hole 122 through the same steps as in the fifth embodiment. Next, a polysilicon film 19a is deposited so as not to fill the contact hole 122 (FIG. 18A).
[0042]
Next, high-concentration arsenic ions are implanted into the polysilicon film 19a to form a high-concentration polysilicon film 19b (FIG. 18B). Next, a polysilicon film is stacked so as to fill the contact hole 122 and etched back to form the storage node contact plug 9 whose lower layer is made of the high-concentration polysilicon film 19b. Therefore, the storage node contact plug 9 is directly connected to the source / drain region 5 (FIG. 18C). Next, an interlayer insulating film 8 is laminated, and a capacitor 102 including a storage node electrode 10, a dielectric film 11, and a cell plate electrode 12 connected to the storage node contact plug 9 is formed.
[0043]
Next, an interlayer insulating film 8 is laminated, a contact hole reaching the other of the source / drain regions 5 is formed, and a bit line contact plug 14 is formed via the barrier metal film 13. Next, a bit line 15 connected to the bit line contact plug 14 is formed on the interlayer insulating film 8 to form a memory cell (FIG. 14).
[0044]
The semiconductor device according to the sixth embodiment configured as described above has the same effects as those of the above-described embodiments, and the lower part of the storage node contact plug has a high concentration of arsenic-rich polysilicon. Since it is made of a film, the contact resistance between metal and silicon can be further reduced.
[0045]
【The invention's effect】
As described above, according to the present invention, a gate electrode formed on a memory cell formation region on a silicon substrate, a source / drain region formed on the silicon substrate so as to surround the gate electrode, , An interlayer insulating film formed to cover the gate electrode, and a source / drain region formed in a contact hole communicating with one of the source / drain region of the interlayer insulating film. In a semiconductor device having a storage node contact plug made of a polysilicon film electrically connected to the storage node contact plug and a capacitor formed on the storage node contact plug, the storage node contact plug and one of the source / drain regions are connected to each other. Other source / drain connected directly without the silicide film Since the region silicide film is left, it is possible to provide a semiconductor device suitable for miniaturization while maintaining the effect of formation of the silicide film.
[Brief description of the drawings]
FIG. 1 is a sectional view showing a configuration of a semiconductor device according to a first embodiment of the present invention;
FIG. 2 is a sectional view illustrating the method of manufacturing the semiconductor device illustrated in FIG. 1;
FIG. 3 is a sectional view showing a configuration of a semiconductor device according to a second embodiment of the present invention;
FIG. 4 is a sectional view illustrating the method of manufacturing the semiconductor device illustrated in FIG. 3;
FIG. 5 is a sectional view illustrating the method of manufacturing the semiconductor device illustrated in FIG. 3;
FIG. 6 is a sectional view showing a configuration of a semiconductor device according to a third embodiment of the present invention;
FIG. 7 is a sectional view illustrating the method of manufacturing the semiconductor device illustrated in FIG. 6;
FIG. 8 is a sectional view illustrating the method of manufacturing the semiconductor device illustrated in FIG. 6;
FIG. 9 is a sectional view illustrating the method of manufacturing the semiconductor device illustrated in FIG. 6;
FIG. 10 is a sectional view illustrating the method for manufacturing the semiconductor device illustrated in FIG. 6;
FIG. 11 is a sectional view showing a configuration of a semiconductor device according to a fourth embodiment of the present invention;
FIG. 12 is a sectional view illustrating the method of manufacturing the semiconductor device illustrated in FIG. 11;
FIG. 13 is a sectional view illustrating the method of manufacturing the semiconductor device illustrated in FIG. 11;
FIG. 14 is a sectional view showing a configuration of a semiconductor device according to a fifth embodiment of the present invention;
15 is a sectional view illustrating the method of manufacturing the semiconductor device illustrated in FIG. 14;
FIG. 16 is a sectional view illustrating the method of manufacturing the semiconductor device illustrated in FIG. 14;
FIG. 17 is a sectional view showing a configuration of a semiconductor device according to a sixth embodiment of the present invention;
18 is a sectional view illustrating the method of manufacturing the semiconductor device illustrated in FIG. 17;
[Explanation of symbols]
5 source / drain regions, 8, 8a, 8b interlayer insulating films,
9 storage node contact plugs, 16 sidewalls,
17, 17a, 170, 170a metal film, 18, 18a protective film,
19, 19b high concentration polysilicon film, 100 semiconductor substrate,
102 capacitor, 103 gate electrode, 122 contact hole.
