JP2004200216A - Method for manufacturing semiconductor device - Google Patents
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Abstract
Description
【0001】
【発明の属する技術分野】
本発明は半導体装置の製造方法に係り、特に表面に回路パターンが形成された半導体基板を薄化し高密度実装する方法に関する。
近年、携帯電話やデジタルカメラ等の携帯用電子機器の小型・軽量化の進展に伴って、それらに用いられる電子回路の小型化に対する要求が厳しくなっている。その要求に応えるためには回路パターンの微細化・高集積化は勿論のこと、回路パターンが形成された半導体チップの高密度実装が必要となる。
【0002】
【従来の技術】
半導体チップを高密度に実装するためには、半導体チップの厚みを出来るだけ薄くするとともに複数の半導体チップを積層してパッケージ基板に直接実装する方法が有効である。
半導体基板の厚みを薄くする上で半導体基板を直接研磨装置に装着して研磨する方法が一般的であるが、この方法では、研磨後の半導体基板の強度低下によりハンドリングが困難となり破損等の事故が生じやすくなる。たとえば、600μm 程度の厚みを有する直径150mmのシリコンウェーハを直接研磨装置で研磨した場合、50μm 以下に薄化することは実際上困難である。そのため、半導体基板を支持体等によって補強することが必要となる。
【0003】
通常は、図6に示したように、トランジスタや配線等からなる回路パターン23が形成された半導体基板21の表面に接着テープ24を介して支持体22を貼り合わせる。このように半導体基板21を支持体22に仮止めした状態で半導体基板21の裏面を研磨し、たとえば、50μm 程度まで薄化する。そして、半導体基板21を支持体22に仮止めしたままダイシングソー等を用いてチップに分割し支持体22から剥離する。
【0004】
この方法によれば、半導体基板の強度は支持体により補強されているので研磨工程やその後の工程における破損等の事故を防ぐことができ且つハンドリングにも問題は生じない。また、接着テープ自体を支持体として用い、上記例と同様に接着テープで半導体基板を仮止めした状態で研磨し、そのあとで半導体基板から接着テープを剥離する方法も用いられる。
【0005】
次に、複数の半導体チップを積層してパッケージ基板に実装する従来の方法(特許文献1)では、表面に回路パターンが形成された半導体チップの裏面に、表面へ達する貫通孔を形成し内部を導電物質で埋め込んで貫通電極を形成する。半導体チップの表面及び裏面には貫通電極に接続する電極パッド及び電極パッド間を相互接続する配線パターンを形成する。そして、この上に同様な構成を有する他の半導体基チップを積層し電極パッドを介して接続する。このような積層工程を繰り返すことにより3個以上の半導体チップを積層することができる。
【0006】
以上のように、複数の半導体チップを積層することにより実装密度を向上させ、また、積層された半導体チップを貫通電極を介して電気的に接続することにより配線長を最小限に抑え高周波特性の劣化を防ぐことが可能となる。
【0007】
【特許文献1】
特開2001−127243号公報
【0008】
【発明が解決しようとする課題】
半導体基板を接着テープにより支持体に仮止めし研磨する方法を用いた場合、研磨後に半導体基板を支持体から剥離するため、接着剤が溶融する程度の温度で加熱するかあるいは紫外線等の光照射により接着力を低下させた状態で支持体から半導体基板を引き離す方向に力を印加する。しかし、支持体は接着剤によって半導体基板の裏面全面に付着しているため、引き離す際に半導体基板に不均一な歪が加わり易く、薄化により強度が低下している半導体基板が破損する可能性が高くなるという問題がある。半導体基板をチップに分割した後剥離する場合にも同様にチップの破損が生じやすくなる。
【0009】
また、積層する半導体チップ数とともに増加する全体の厚みを抑えるには個々の半導体チップの厚みを薄くする必要がある。しかし、薄化した半導体基板を支持体から剥離したあとで貫通電極等の形成工程を進めることは、前述のようにハンドリングや半導体基板の破損等の問題により困難であり、そのため、半導体基板を支持体に仮止めしたままの状態で裏面に貫通電極や配線パターンを形成しなければならない。
【0010】
ところが、貫通電極や配線パターンを形成するために通常用いられるフォトレジスト工程及び膜形成工程では処理温度は100℃を上回る一方、半導体基板を仮止めするときに用いられる接着テープの使用許容温度は100℃程度に抑えられる。従って、接着テープを用いて半導体基板を仮止めする方法では、薄化された半導体基板の裏面に貫通電極や配線パターンを形成することは難しく、従って、薄化した半導体チップを積層し貫通電極で電気的接続をとる実装方法を用いることができない。
【0011】
そこで、本発明は半導体基板を薄化し高密度で実装する方法を提供することを目的とする。
【0012】
【課題を解決するための手段】
上記課題を解決するため、本発明は、表面に回路パターンを有する半導体基板を支持体に仮止めした状態で該半導体基板の裏面を研磨により薄化し、その後該半導体基板をチップに分割し該支持体から剥離する半導体装置の製造方法において、該半導体基板の仮止めは、該半導体基板の表面に形成された第1の電極パッドと該支持体の表面に形成された第2の電極パッドを第1のハンダを介して突き合わせ、該第1のハンダの溶融温度以上の温度で加熱することにより行い、該第1の電極パッドの面積を該第2の電極パッドの面積より大きくしたことを特徴とする。
【0013】
また、本発明は、該第1の電極パッドは、該半導体基板の表面に形成されているチップ分割用のダイシングラインに重なって形成されていることを特徴とする。
また、本発明は、薄化した半導体基板の裏面に、表面へ達する貫通電極及び配線を形成することを特徴とする。
【0014】
また、本発明は、貫通電極及び配線が形成された半導体基板の裏面に、表面に回路パターンが形成された他の半導体基板を第1のハンダより溶融温度の高い第2のハンダを介して接合した状態で薄化し貫通電極及び配線を形成する工程を繰り返すことを特徴とする。
また、本発明は、第2のハンダに代えて金属バンプを用いることを特徴とする。
【0015】
また、本発明は、半導体基板をチップに分割し支持体から剥離する際、該半導体基板上のダイシングラインに沿ってダイシングソーの先端が第1のハンダ又は金属バンプに達するまで切断した後、第1のハンダの溶融温度以上の温度で加熱することを特徴とする。
【0016】
【発明の実施の形態】
図1は本発明の実施例を説明する断面図であり、半導体基板1の表面を下に向けて支持体2と対向させた状態を示している。半導体基板1の表面には、通常の半導体製造工程を用いてトランジスタ、配線、電極パッド等からなる図示しない回路パターンが形成されている。支持体2は半導体基板1の強度を補強するために用いられ、耐熱性樹脂基板やダミ−半導体基板からなる。半導体基板1の表面には支持体2に仮止めするための電極パッド4、回路パターンや他の半導体基板と電気的接続をとるための電極パッド3が形成されており、また、半導体基板1の表面と対向する支持体2の表面にも電極パッド4と対応する位置に電極パッド5が形成されている。電極パッド3、4、5はアルミニウムや金等を用いて形成される。7は回路パターン領域、8はダイシングライン領域を示している。
【0017】
半導体基板1を支持体2に仮止めする際には、同図に見られるように、半導体基板1の表面を支持体2の表面に対向させた状態で電極パッド4、5をハンダ6を介して突き合わせる。そして、半導体基板1を支持体2に押圧しつつハンダ6の溶融温度以上の温度で加熱する。
ハンダ6として錫(Sn)/鉛(Pb)共晶を用いた場合、組成比により溶融温度を所望値に設定することができる。たとえば、Sn/Pb比を65/35としたとき溶融温度は約180℃、5/95としたとき約300℃とすることができる。
【0018】
図2(a)、(b)は図1に示した半導体基板1の平面図であり、回路パターン7がマトリクス状に繰り返し形成され、その間に半導体基板1をチップに分離するためのダイシングライン8が形成されている。図中に示したAA線に沿った断面図が図1に対応している。半導体基板1と支持体2の仮止め強度を保持するため、電極パッド4、5の面積は回路パターン7に影響を及ぼさない限りできるだけ大きい方が望ましい。図2(a)はダイシングライン8に重ねて電極パッド4を細長い長方形に形成した例を示している。電極パッド4の形状はこのような形状及び位置に限られるものではなく、たとえば、図2(b)に示したように、回路パターン7側へ大きくはみ出して形成することにより仮止め強度をより大きくすることもできる。
【0019】
なお、本実施例では、図1に見られるように、ダイシングライン8に沿って形成された電極パッド4のみを支持体2への仮止め用として用いているが、電極パッド3を支持体2への仮止め用として用いることもできる。この場合には、支持体2の表面にも電極パッド3と対応する位置に電極パッドを形成する必要がある。
【0020】
以上のように支持体2に仮止めされた半導体基板1を後工程でチップに分割し支持体2から剥離する際には、支持体2から半導体基板1を引き離す力を印加しながらハンダ6の溶融温度以上の温度で加熱処理するが、図1に見られるように電極パッド4の面積を電極パッド5の面積より大きく設定しておくと、ハンダ6と電極パッド4との接着力が電極パッド5との接着力に優ることになり、この接着力の差によってハンダ6を電極パッド4に残すことができる。逆に、電極パッド5の面積を大きくすることによりハンダ6を支持体2側に残すこともできる。電極パッド4、5の面積比や面積の絶対値の差及びハンダの溶融温度と加熱温度との関係を適切に設定することにより、ハンダ6を半導体基板1側にのみ残すことが可能となる。
【0021】
また、図1に示した実施例では、電極パッド材料となる導電膜のパターニング寸法によって電極パッド4、5の面積を所望値に設定しているが、図3に示したように、電極パッド4、5を同一形状にパターニングした後、電極パッド5を覆う絶縁保護膜9を形成し、この絶縁保護膜9に対して必要な面積の穴あけ加工を行うことにより電極パッド5の実質的な面積を設定することもできる。
【0022】
次に、支持体2に仮止めされた半導体基板1を研磨装置に装着し裏面を研磨する。半導体基板1の強度は支持体2により補強されているため、半導体基板1の研磨装置への装着及び取り出し時のハンドリングは容易となり且つ破損等の事故を防ぐことができる。たとえば、625μm の厚みを持つ半導体基板を50μm 以下にまで容易に薄くすることができる。
【0023】
次に、図4に示したように、薄化された半導体基板1を支持体2に仮止めした状態で半導体基板1の裏面に、表面に達する貫通電極10及び電極パッド11を形成する。この工程では、仮止めされた半導体基板1の裏面に通常のフォトリソグラフィ技術を用いて貫通電極パターンを形成し、この貫通電極パターンをマスクにしてドライエッチングにより表面の電極パッド3、4に達する貫通孔を形成する。そして、CVD法を用いて全面に絶縁膜を堆積し、貫通孔の底面の絶縁膜を選択的にエッチング除去した後導電膜で埋め込むことにより貫通電極10が形成される。導電膜の埋め込みに際しては、最初にCVD法により薄い導電膜を形成しこれをシード膜としてメッキにより埋め込むことができる。さらに、半導体基板1の裏面に貫通電極10と接続する電極パッド11を形成する。
【0024】
続いて、半導体基板1をチップに分割するため、図4に示したように、ダイシンクライン8に沿ってダイシングソーが半導体基板1に対して矢印方向に挿入され、これによって半導体基板1が切断される。半導体基板1がダイシングライン8と重なっている電極パッド4でのみ支持体2に仮止めされている場合、ダイシングソーの先端が支持体2に達するまで切断すると、分割されたチップが散乱し破損等の事故が生じる恐れがある。これを避けるため、ダイシングソーの先端が半導体基板1を通過しハンダ6に達した時点で切断を中止する。これにより半導体基板1がハンダ6を介して支持体2と接合している状態を保持させる。半導体基板1上の全てのダイシングライン8にそって上述のような切断を行った後に、ハンダ6の溶融温度以上の温度で加熱し支持体2から個々のチップを剥離する。前述のように、電極パッド4の面積を電極パッド5の面積より大きく設定しているため、ハンダ6を電極パッド4に残した状態で剥離することができる。
【0025】
電極パッド3を仮止め用として用いている場合には、各チップの電極パッド3に残されたハンダを外部接続用端子としてそのまま利用することが可能となり、これによりチップ実装工程が簡略化される。
次に、上述した方法を複数の半導体チップを積層し実装する工程に適用した例を説明する。図5は図4に示した半導体基板1の裏面に、表面に回路パターンが形成された他の半導体基板12を積層した状態を示している。半導体基板12の表面には半導体基板1と同様に回路パターンとともに電極パッド13が形成されている。この半導体基板12の表面を半導体基板1の裏面に対向させ、電極パッド11、13をハンダ14を介して突き合わせる。そして、半導体基板12を半導体基板1側へ押圧しながらハンダ14の溶融温度以上の温度で加熱する。
【0026】
その後、半導体基板1と同様な工程を用いて半導体基板12の裏面を研磨により薄化し貫通電極15、電極パッド16を形成する。以上のような工程を繰り返すことにより複数の半導体基板を積層した後、ダンシングソーを用いて前述した方法によりチップに分割し支持体2から剥離する。
ハンダ6としてSn/Pb比が65/35、ハンダ14としてSn/Pb比が5/95の共晶ハンダを用いた場合、ハンダ6、14の溶融温度はそれぞれ180℃、300℃となる。従って、積層された半導体基板を支持体から剥離するためには、180℃以上300℃以下の温度で加熱すればよいことになる。
【0027】
上記実施例では、半導体基板12を半導体基板1にハンダ14を介して接続しているが、電極パッド11あるいは電極パッド13上にボールボンディング法により予め金バンプを形成しておき、超音波により接続することもできる。この場合には接合温度を180℃以下に抑えることができるため、ハンダ6は溶融せず半導体基板1を支持体2に仮止めした状態で半導体基板を積層することができる。
【0028】
(付記1)表面に回路パターンを有する半導体基板を支持体に仮止めした状態で該半導体基板の裏面を研磨により薄化し、その後該半導体基板をチップに分割し該支持体から剥離する半導体装置の製造方法において、
該半導体基板の仮止めは、該半導体基板の表面に形成された第1の電極パッドと該支持体の表面に形成された第2の電極パッドを第1のハンダを介して突き合わせ、該第1のハンダの溶融温度以上の温度で加熱することにより行い、該第1の電極パッドの面積を該第2の電極パッドの面積より大きくしたことを特徴とする半導体装置の製造方法。
【0029】
(付記2)該第1の電極パッドは、該半導体基板の表面に形成されているチップ分割用のダイシングラインに重なって形成されていることを特徴とする付記1記載の半導体装置の製造方法。
(付記3)薄化した半導体基板の裏面に、表面へ達する貫通電極及び配線を形成することを特徴とする付記1乃至2記載の半導体装置の製造方法。
【0030】
(付記4)貫通電極及び配線が形成された半導体基板の裏面に、表面に回路パターンが形成された他の半導体基板を第1のハンダより溶融温度の高い第2のハンダを介して接合した状態で薄化し貫通電極及び配線を形成する工程を繰り返すことを特徴とする付記3記載の半導体装置の製造方法。
(付記5)第2のハンダに代えて金属バンプを用いることを特徴とする付記4記載の半導体装置の製造方法。
【0031】
(付記6)半導体基板をチップに分割し支持体から剥離する際、該半導体基板上のダイシングラインに沿ってダイシングソーの先端が第1のハンダ又は金属バンプに達するまで切断した後、第1のハンダの溶融温度以上の温度で加熱することを特徴とする付記1乃至5記載の半導体装置の製造方法。
【0032】
【発明の効果】
以上のように、本発明によれば半導体基板を破損することなく薄化することが可能となり、さらに、薄化した半導体基板を積層し貫通電極によって電気的に接続することが可能となるので、電子機器の小型化・高性能化を進める上で有益である。
【図面の簡単な説明】
【図1】本発明の実施例を示す断面図(その1)
【図2】本発明の実施例を示す平面図
【図3】本発明の実施例を示す断面図(その2)
【図4】本発明の実施例を示す断面図(その3)
【図5】本発明の実施例を示す断面図(その4)
【図6】従来例を示す断面図
【符号の説明】
1、12 半導体基板
2 支持体
3、4、5 電極パッド
6、14 ハンダ
10 貫通電極[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for thinning a semiconductor substrate having a circuit pattern formed on a surface and mounting the semiconductor substrate at a high density.
2. Description of the Related Art In recent years, as portable electronic devices such as mobile phones and digital cameras have been reduced in size and weight, there has been an increasing demand for downsizing electronic circuits used therein. In order to meet the demand, not only the miniaturization and high integration of the circuit pattern but also the high-density mounting of the semiconductor chip on which the circuit pattern is formed is required.
[0002]
[Prior art]
In order to mount a semiconductor chip at a high density, it is effective to reduce the thickness of the semiconductor chip as much as possible and to stack a plurality of semiconductor chips and directly mount the semiconductor chip on a package substrate.
In general, a method of directly mounting a semiconductor substrate in a polishing apparatus and polishing the semiconductor substrate in order to reduce the thickness of the semiconductor substrate is difficult. Tends to occur. For example, when a silicon wafer having a thickness of about 600 μm and a diameter of 150 mm is directly polished by a polishing apparatus, it is practically difficult to reduce the thickness to 50 μm or less. Therefore, it is necessary to reinforce the semiconductor substrate with a support or the like.
[0003]
Normally, as shown in FIG. 6, a
[0004]
According to this method, since the strength of the semiconductor substrate is reinforced by the support, it is possible to prevent accidents such as breakage in the polishing step and subsequent steps, and there is no problem in handling. Further, a method is also used in which the adhesive tape itself is used as a support, the semiconductor substrate is polished while the semiconductor substrate is temporarily fixed with the adhesive tape in the same manner as in the above example, and then the adhesive tape is separated from the semiconductor substrate.
[0005]
Next, in a conventional method of laminating a plurality of semiconductor chips and mounting them on a package substrate (Patent Document 1), a through hole reaching the surface is formed on the back surface of the semiconductor chip having a circuit pattern formed on the surface, and the inside is formed. The through electrodes are formed by being buried with a conductive material. An electrode pad connected to the through electrode and a wiring pattern interconnecting the electrode pads are formed on the front and back surfaces of the semiconductor chip. Then, another semiconductor base chip having a similar configuration is stacked thereon and connected via an electrode pad. By repeating such a lamination process, three or more semiconductor chips can be laminated.
[0006]
As described above, the mounting density is improved by stacking a plurality of semiconductor chips, and the wiring length is minimized by electrically connecting the stacked semiconductor chips via through electrodes to minimize the high-frequency characteristics. Deterioration can be prevented.
[0007]
[Patent Document 1]
JP 2001-127243 A
[Problems to be solved by the invention]
When using a method in which the semiconductor substrate is temporarily fixed to the support with an adhesive tape and polished, the semiconductor substrate is separated from the support after polishing, so that the semiconductor substrate is heated at a temperature at which the adhesive is melted or irradiated with light such as ultraviolet rays. A force is applied in a direction in which the semiconductor substrate is separated from the support in a state where the adhesive force is reduced. However, since the support is adhered to the entire back surface of the semiconductor substrate by the adhesive, the semiconductor substrate is likely to be unevenly deformed when separated, and the thinned semiconductor substrate may be damaged and the strength may be reduced. Is high. Similarly, when the semiconductor substrate is divided into chips and then separated, the chips are likely to be damaged.
[0009]
Further, in order to suppress the overall thickness that increases with the number of semiconductor chips to be stacked, it is necessary to reduce the thickness of each semiconductor chip. However, it is difficult to proceed with the process of forming the through electrodes and the like after the thinned semiconductor substrate is separated from the support due to problems such as handling and breakage of the semiconductor substrate as described above. A through electrode and a wiring pattern must be formed on the back surface while being temporarily fixed to the body.
[0010]
However, in a photoresist process and a film forming process usually used for forming a through electrode and a wiring pattern, the processing temperature exceeds 100 ° C., while the allowable temperature of an adhesive tape used for temporarily fixing a semiconductor substrate is 100 ° C. It can be suppressed to about ° C. Therefore, in the method of temporarily fixing the semiconductor substrate using the adhesive tape, it is difficult to form a through electrode or a wiring pattern on the back surface of the thinned semiconductor substrate. A mounting method for making electrical connection cannot be used.
[0011]
Accordingly, an object of the present invention is to provide a method for thinning a semiconductor substrate and mounting it at a high density.
[0012]
[Means for Solving the Problems]
In order to solve the above problems, the present invention provides a method in which a semiconductor substrate having a circuit pattern on a surface is temporarily fixed to a support, the back surface of the semiconductor substrate is thinned by polishing, and then the semiconductor substrate is divided into chips and the support is divided. In the method for manufacturing a semiconductor device to be separated from a body, the temporary fixing of the semiconductor substrate includes the first electrode pad formed on the surface of the semiconductor substrate and the second electrode pad formed on the surface of the support. The first electrode pad is made to have a larger area than the second electrode pad by performing butting by abutting via the first solder and heating at a temperature equal to or higher than the melting temperature of the first solder. I do.
[0013]
Further, the present invention is characterized in that the first electrode pad is formed so as to overlap a dicing line for chip division formed on a surface of the semiconductor substrate.
Further, the present invention is characterized in that a through electrode and a wiring reaching the front surface are formed on the back surface of the thinned semiconductor substrate.
[0014]
Also, the present invention provides a method of joining another semiconductor substrate having a circuit pattern formed on the front surface thereof to a back surface of a semiconductor substrate having a through electrode and a wiring formed thereon via a second solder having a higher melting temperature than the first solder. The method is characterized in that the process of thinning and forming the through electrode and the wiring is repeated in this state.
Further, the present invention is characterized in that a metal bump is used instead of the second solder.
[0015]
Further, the present invention, when dividing the semiconductor substrate into chips and peeling it from the support, after cutting the dicing saw along the dicing line on the semiconductor substrate until the tip reaches the first solder or metal bump, It is characterized by heating at a temperature equal to or higher than the melting temperature of the solder.
[0016]
BEST MODE FOR CARRYING OUT THE INVENTION
FIG. 1 is a sectional view for explaining an embodiment of the present invention, and shows a state where a surface of a
[0017]
When the
When a tin (Sn) / lead (Pb) eutectic is used as the
[0018]
FIGS. 2A and 2B are plan views of the
[0019]
In this embodiment, as shown in FIG. 1, only the
[0020]
When the
[0021]
In the embodiment shown in FIG. 1, the area of the
[0022]
Next, the
[0023]
Next, as shown in FIG. 4, a through
[0024]
Subsequently, in order to divide the
[0025]
When the
Next, an example in which the above-described method is applied to a step of stacking and mounting a plurality of semiconductor chips will be described. FIG. 5 shows a state in which another
[0026]
Thereafter, the back surface of the
When using eutectic solder having an Sn / Pb ratio of 65/35 as the
[0027]
In the above embodiment, the
[0028]
(Supplementary Note 1) In a semiconductor device in which a semiconductor substrate having a circuit pattern on the surface is temporarily fixed to a support, the back surface of the semiconductor substrate is thinned by polishing, and then the semiconductor substrate is divided into chips and separated from the support. In the manufacturing method,
The temporary fixing of the semiconductor substrate is performed by abutting a first electrode pad formed on the surface of the semiconductor substrate with a second electrode pad formed on the surface of the support via a first solder, and A method of manufacturing the semiconductor device, wherein the heating is performed at a temperature equal to or higher than the melting temperature of the solder, so that the area of the first electrode pad is larger than the area of the second electrode pad.
[0029]
(Supplementary Note 2) The method for manufacturing a semiconductor device according to
(Supplementary Note 3) The method for manufacturing a semiconductor device according to
[0030]
(Supplementary Note 4) A state in which another semiconductor substrate having a circuit pattern formed on the front surface is bonded to the back surface of the semiconductor substrate on which the through electrodes and the wiring are formed via a second solder having a higher melting temperature than the first solder. 4. The method of manufacturing a semiconductor device according to
(Supplementary note 5) The method of manufacturing a semiconductor device according to
[0031]
(Supplementary Note 6) When the semiconductor substrate is divided into chips and separated from the support, the dicing saw is cut along the dicing line on the semiconductor substrate until the tip of the dicing saw reaches the first solder or metal bump, and then the first is cut. 6. The method for manufacturing a semiconductor device according to
[0032]
【The invention's effect】
As described above, according to the present invention, the semiconductor substrate can be thinned without being damaged, and further, the thinned semiconductor substrates can be stacked and electrically connected by the through electrodes. This is useful in miniaturizing and improving the performance of electronic devices.
[Brief description of the drawings]
FIG. 1 is a sectional view showing an embodiment of the present invention (part 1).
FIG. 2 is a plan view showing an embodiment of the present invention. FIG. 3 is a sectional view showing an embodiment of the present invention (part 2).
FIG. 4 is a sectional view showing an embodiment of the present invention (part 3).
FIG. 5 is a sectional view showing an embodiment of the present invention (part 4).
FIG. 6 is a sectional view showing a conventional example.
1,12
10 Through electrode
Claims (5)
該半導体基板の仮止めは、該半導体基板の表面に形成された第1の電極パッドと該支持体の表面に形成された第2の電極パッドを第1のハンダを介して突き合わせ、該第1のハンダの溶融温度以上の温度で加熱することにより行い、該第1の電極パッドの面積を該第2の電極パッドの面積より大きくしたことを特徴とする半導体装置の製造方法。In a method of manufacturing a semiconductor device, a semiconductor substrate having a circuit pattern on a surface is temporarily fixed to a support, the back surface of the semiconductor substrate is thinned by polishing, and then the semiconductor substrate is divided into chips and separated from the support.
The temporary fixing of the semiconductor substrate is performed by abutting a first electrode pad formed on the surface of the semiconductor substrate with a second electrode pad formed on the surface of the support via a first solder, and A method of manufacturing the semiconductor device, wherein the heating is performed at a temperature equal to or higher than the melting temperature of the solder, and the area of the first electrode pad is larger than the area of the second electrode pad.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002363529A JP4218337B2 (en) | 2002-12-16 | 2002-12-16 | Manufacturing method of semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002363529A JP4218337B2 (en) | 2002-12-16 | 2002-12-16 | Manufacturing method of semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004200216A true JP2004200216A (en) | 2004-07-15 |
JP4218337B2 JP4218337B2 (en) | 2009-02-04 |
Family
ID=32761653
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002363529A Expired - Fee Related JP4218337B2 (en) | 2002-12-16 | 2002-12-16 | Manufacturing method of semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4218337B2 (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010103245A (en) * | 2008-10-22 | 2010-05-06 | Disco Abrasive Syst Ltd | Method of manufacturing laminated device |
JP2014045206A (en) * | 2008-03-21 | 2014-03-13 | Hitachi Chemical Co Ltd | Semiconductor device manufacturing method |
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2002
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Also Published As
Publication number | Publication date |
---|---|
JP4218337B2 (en) | 2009-02-04 |
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RD02 | Notification of acceptance of power of attorney |
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|
A621 | Written request for application examination |
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|
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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