JP2004186874A - Data-holding device and data-holding method - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a data-holding device and a data-holding method which store data even when power is interrupted, accurately restore the stored data, and easily controls timing with less increase in the circuit area. <P>SOLUTION: In a data restoration operation, power of the data-holding device 1 is turned on to provide a read signal to other end 5b of a ferroelectric capacitor 5. Thus, electric charges corresponding to a polarization state stored in the ferroelectric capacitor 5 are discharged to a ferroelectric connection node 17. In this case, transfer gates 11, 15 are both turned off. Thus, the electric charges discharged to the ferroelectric connection node 17 are not leaked via the transfer gates 11, 15. Consequently the potential of the ferroelectric connection node 17 accurately reflects the discharged electric charges. <P>COPYRIGHT: (C)2004,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
この発明はデータ保持装置およびデータ保持方法に関し、とくに不揮発性記憶素子を用いたデータ保持装置およびデータ保持方法に関する。
【０００２】
【従来の技術】
ラッチ回路などの順序回路に用いられるデータ保持回路として、たとえば、２つのインバータ回路を直列にループ状に接続した回路が知られている。しかし、このようなデータ保持回路は、通常、データを揮発的にしか保持できないため、電源が遮断されるとデータが失われてしまう。つまり、電源を再投入しても、電源遮断前のデータを復元することができない。
【０００３】
したがって、たとえば、このようなデータ保持回路を有するラッチ回路を利用したシーケンス処理を何らかの理由により中断する場合、データを保持しておくためには電源をＯＮにしたままにしなければならないので、その分、電力を消費する。また、停電事故等によりシーケンス処理が中断された場合、最初から処理をやり直さなければならず、時間的ロスが大きい。
【０００４】
このような問題を解決するために、上述のデータ保持回路と複数の強誘電体コンデンサとを組み合わせたラッチ回路が提案されている（たとえば、特許文献１の図３参照。）。このようなラッチ回路を用いれば、電源が遮断されてもデータを保持することができるので好都合である。
【０００５】
【特許文献１】
特開２００１−１２６４６９号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、上述のラッチ回路には、次のような問題がある。すなわち、上述のラッチ回路は、データ保持回路と複数の強誘電体コンデンサとを組み合わせて構成されている。このため、複数の強誘電体コンデンサの他に、これらを制御するための周辺回路および制御線が多数必要となる。このため、強誘電体コンデンサを持たないラッチ回路に比べ、回路面積が著しく増大する。これでは、集積度の向上という産業界の要望に応えることはできない。
【０００７】
また、データを複数の強誘電体コンデンサに記憶したり複数の強誘電体コンデンサからデータを復元したりしなければならない等の理由により、繊細なタイミング制御が要求される。このため、使用素子の温度特性に配慮したり、温度補償回路を付加したりしなければならないなど、回路設計上の制限が厳しい。
【０００８】
この発明は、このような従来のラッチ回路の問題点を解消し、電源が遮断されてもデータを保持するとともに保持したデータを正確に復元することができ、かつ、回路面積の増加が少なく、タイミング制御の容易なデータ保持装置およびデータ保持方法を提供することを目的とする。
【０００９】
【課題を解決するための手段、発明の作用および効果】
請求項１のデータ保持装置は、データ保持回路と不揮発性記憶素子とを備えている。
【００１０】
データ保持回路は、データラッチ時に、第１および第２のインバータ回路をループ状に接続することによりデータを保持する。
【００１１】
不揮発性記憶素子は、データ書き込み時に、第１のインバータ回路の入力ノードにその一端を接続した状態で、データ保持回路に存するデータに対応した不揮発的状態を記憶するよう構成されている。不揮発性記憶素子は、また、データ復元時に、第１のインバータ回路の入力ノードに一端を接続するとともに他端に読み出し用信号を付与することで、記憶していた不揮発的状態に対応した電荷であって、第１のインバータ回路のしきい値電圧より高いまたは低い電圧を第１のインバータ回路の入力ノードに発生させる電荷を、第１のインバータ回路の入力ノードに放出するよう構成されている。
【００１２】
データ保持回路は、また、ループ継断用ゲートを備えている。ループ継断用ゲートは、第１のインバータ回路の入力ノードと不揮発性記憶素子の一端との接続ノードとして定義される不揮発性記憶素子接続ノードと、第２のインバータ回路の出力ノードと、の間に挿入され、データラッチ時およびデータ書き込み時に継状態となるよう継断制御されるとともに、データ復元時には、読み出し用信号の付与時に断状態でありその後所定期間経過後に継状態となるよう継断制御される。
【００１３】
請求項８のデータ保持方法は、データ保持装置を用意するステップを備えている。データ保持装置は、データ保持回路と不揮発性記憶素子とを備えている。データ保持回路は、データラッチ時に、第１および第２のインバータ回路をループ状に接続することによりデータを保持する。不揮発性記憶素子は、少なくともデータ書き込み時およびデータ復元時にその一端が第１のインバータ回路の入力ノードに接続される。また、データ保持回路は、ループ継断用ゲートを備えている。ループ継断用ゲートは、第１のインバータ回路の入力ノードと不揮発性記憶素子の一端との接続ノードとして定義される不揮発性記憶素子接続ノードと、第２のインバータ回路の出力ノードと、の間に挿入される。
【００１４】
本データ保持方法は、また、データ書き込み時に、第１のインバータ回路の入力ノードに不揮発性記憶素子の一端を接続した状態で、データ保持回路に存するデータに対応した不揮発的状態を不揮発性記憶素子に記憶させるステップを備えている。
【００１５】
本データ保持方法は、さらに、データ復元時に、データ保持装置の電源を投入しておき、その状態でループ継断用ゲートを断状態とし、その状態で第１のインバータ回路の入力ノードに不揮発性記憶素子の一端を接続するとともに他端に読み出し用信号を付与することで、記憶していた不揮発的状態に対応した電荷であって、第１のインバータ回路のしきい値電圧より高いまたは低い電圧を第１のインバータ回路の入力ノードに発生させる電荷を、第１のインバータ回路の入力ノードに放出させ、その後、所定期間経過後にループ継断用ゲートを継状態とすることで第１および第２のインバータ回路をループ状に接続し、これにより、不揮発性記憶素子に記憶していた不揮発的状態に対応したデータをデータ保持回路に復元するステップを備えている。
【００１６】
したがって、請求項１のデータ保持装置および請求項８のデータ保持方法においては、不揮発性記憶素子の数は１つでよい。
【００１７】
また、不揮発性記憶素子に記憶されていたデータをデータ保持回路に復元する際、以下の単純な動作を行うだけでよい。すなわち、データ保持装置の電源を投入した状態でループ継断用ゲートを断状態としておき、その状態で読み出し用信号を不揮発性記憶素子に付与し、その後、所定期間経過後にループ継断用ゲートを継状態とする。このため、周辺回路および制御線を単純化することができる。この結果、回路面積の増加を抑えることができる。また、繊細なタイミング制御が不要となる。
【００１８】
さらに、データ保持装置の電源を投入した状態でループ継断用ゲートを断状態としておき、その状態で読み出し用信号を不揮発性記憶素子に付与するので、読み出し用信号の付与により発生した電荷が、ループ継断用ゲートを介して失われることがない。このため、正確にデータを復元することができる。
【００１９】
請求項２のデータ保持装置は、さらにデータ継断用ゲートを備えている。データ継断用ゲートは、一端が不揮発性記憶素子接続ノードに接続され、他端がデータ保持回路と外部とを結ぶデータ伝搬路に接続され、データ伝搬時に継状態となるよう継断制御されるとともに、データ復元時には、ループ継断用ゲートが断状態である期間断状態でありその後所定期間経過後に継状態となるよう継断制御される。
【００２０】
請求項９のデータ保持方法においては、データ保持装置は、さらにデータ継断用ゲートを備えている。データ継断用ゲートは、一端が不揮発性記憶素子接続ノードに接続され、他端がデータ保持回路と外部とを結ぶデータ伝搬路に接続され、データ伝搬時に継状態となるよう継断制御される。
【００２１】
本データ保持方法は、また、データ復元時に、データ保持装置の電源を投入しておき、その状態でループ継断用ゲートおよびデータ継断用ゲートを断状態とし、その状態で第１のインバータ回路の入力ノードに不揮発性記憶素子の一端を接続するとともに他端に読み出し用信号を付与することで、記憶していた不揮発的状態に対応した電荷であって、第１のインバータ回路のしきい値電圧より高いまたは低い電圧を第１のインバータ回路の入力ノードに発生させる電荷を、第１のインバータ回路の入力ノードに放出させ、その後、所定期間経過後にデータ継断用ゲートを断状態としたままループ継断用ゲートを継状態とすることで第１および第２のインバータ回路をループ状に接続し、これにより、不揮発性記憶素子に記憶していた不揮発的状態に対応したデータをデータ保持回路に復元し、その後、データ継断用ゲートを継状態とするステップを備えている。
【００２２】
つまり、請求項２のデータ保持装置および請求項９のデータ保持方法においては、データをデータ保持回路に復元する際、ループ継断用ゲートが断状態である期間、データ継断用ゲートも断状態としておき、その後、ループ継断用ゲートを継状態としたあと所定期間経過後にデータ継断用ゲートを継状態とするようにようにしている。
【００２３】
したがって、データ保持回路に確実にデータが復元された後に、新しいデータが取り込まれる。すなわち、新たに入力されるデータの影響を完全に排除して、正確にデータを復元することができる。
【００２４】
また、データ保持装置の電源を投入した状態でループ継断用ゲートおよびデータ継断用ゲートを断状態としておき、その状態で読み出し用信号を不揮発性記憶素子に付与するので、読み出し用信号の付与により発生した電荷が、ループ継断用ゲートまたはデータ継断用ゲートを介して失われることがない。このため、より正確にデータを復元することができる。
【００２５】
請求項３のデータ保持装置は、リミッター素子を備えている。
【００２６】
リミッター素子は、不揮発性記憶素子接続ノードに接続される接続ノード側半導体領域と、読み出し用信号の付与により不揮発性記憶素子接続ノードに放出された電荷の極性と同じ極性の電源電圧を印加した基部半導体領域と、接続ノード側半導体領域から基部半導体領域への接合方向が放出された電荷にとって順方向となるような接合部と、を有する。
【００２７】
したがって、たとえば、読み出し用信号の付与により不揮発性記憶素子接続ノードに放出された電荷が大きすぎるためにその電荷によって不揮発性記憶素子接続ノードに発生する電圧が電源電圧を超えそうになると、余分な電荷を、リミッター素子の接続ノード側半導体領域、接合部および基部半導体領域を介して、電源に放出する。
【００２８】
このため、不揮発性記憶素子接続ノードの電圧が電源電圧を超えることはない。この結果、過電圧による動作トラブルを防止することができる。すなわち、不揮発性記憶素子の電圧／電荷特性などにばらつきがあっても、これを吸収して安定な動作を実現することができる。
【００２９】
請求項４のデータ保持装置においては、ループ継断用ゲートおよび／またはデータ継断用ゲートは、リミッター素子としてのリミッター用電界効果トランジスタを備えている。
【００３０】
当該リミッター用電界効果トランジスタは、不揮発性記憶素子接続ノードに接続される接続ノード側半導体領域としてのソース／ドレイン領域と、読み出し用信号の付与により不揮発性記憶素子接続ノードに放出された電荷の極性と同じ極性の電源電圧を印加した基部半導体領域と、ソース／ドレイン領域から基部半導体領域への接合方向が放出された電荷にとって順方向となるような接合部と、を有する。
【００３１】
したがって、ループ継断用ゲートおよび／またはデータ継断用ゲートを構成する電界効果トランジスタをリミッター用電界効果トランジスタ（リミッター素子）として利用することで、専用のリミッター素子を別途設けることなしに、過電圧による動作トラブル等を防止することが可能となる。
【００３２】
請求項５のデータ保持装置は、さらにプリチャージ回路を備えている。プリチャージ回路は、読み出し用信号の付与に先立ち不揮発性記憶素子接続ノードの電荷を放電する。
【００３３】
したがって、不揮発性記憶素子接続ノードに残っている不要な電荷を強制的に排除してから、データの復元を行うことができる。このため、正確にデータを復元することができる。また、データの記憶、復元のサイクルを短時間で実行することが可能となる。
【００３４】
請求項６のデータ保持装置においては、不揮発性記憶素子接続ノードは、データ保持回路と外部とを結ぶデータ伝搬路のうち入力側のデータ伝搬路に接続されている。
【００３５】
さらに、入力側のデータ伝搬路および出力側のデータ伝搬路に、それぞれ１個の補正用インバータ回路を挿入している。
【００３６】
したがって、不揮発性記憶素子接続ノードの論理値と出力側のデータ伝送路に設けられた補正用インバータ回路の出力ノードの論理値とが一致する。たとえば、接地電位を論理“Ｌ”と仮定すると、プリチャージ回路によって不揮発性記憶素子接続ノードの電荷が放電され、その結果、不揮発性記憶素子接続ノードの論理値が論理“Ｌ”となったとき、データ保持装置の出力の論理値も論理“Ｌ”となる。
【００３７】
このため、プリチャージすなわちリセットに対応するデータ保持装置の出力を論理“Ｌ”とすることができるので、データ保持装置の出力を利用した論理回路の構築が容易になる。
【００３８】
請求項７のデータ保持装置および請求項１０のデータ保持方法においては、不揮発性記憶素子は、強誘電体コンデンサを含む。また、不揮発的状態は、当該強誘電体コンデンサの分極状態に相当する。
【００３９】
したがって、単純な構造でありながら、書き込み速度が早く、さらに、書き込み用信号の電圧が低い不揮発性記憶素子を実現することができる。
【００４０】
なお、請求項および明細書において「不揮発性記憶素子」とは、データを不揮発的に記憶可能な素子であって、データの値に対応する少なくとも２つの異なる不揮発的な状態を呈する素子をいう。
【００４１】
「データラッチ時」とは、第１および第２のインバータ回路をループ状に接続することにより、データ保持回路にデータを保持している状態をいう。
【００４２】
「データ伝搬時」とは、外部からのデータをデータ保持回路に伝達可能な状態をいう。
【００４３】
「データ書き込み時」とは、データに対応した不揮発的状態を不揮発性記憶素子に書き込む動作が行われる時点をいう。
【００４４】
「データ復元時」とは、データを復元するための一連の動作が行われる期間をいう。
【００４５】
「データ保持回路に存するデータ」とは、データ保持回路に保持されているデータ（データラッチ時におけるラッチデータ）に限定されない趣旨である。したがって、データ保持回路を通過中のデータ（データ伝搬時における伝搬データ）も、これに含まれる。
【００４６】
「接続ノード側半導体領域」とは、リミッター素子を構成する半導体領域であって、不揮発性記憶素子接続ノードに接続される半導体領域をいう。
【００４７】
「ソース／ドレイン領域」とは、「ソース領域またはドレイン領域」を意味する。
【００４８】
「基部半導体領域」とは、接続ノード側半導体領域の導電型と異なる導電型の半導体領域であって、接続ノード側半導体領域と直接的に接して形成されている半導体領域を言う。
【００４９】
【発明の実施の形態】
図１は、この発明の一実施形態によるデータ保持装置１を示す回路図である。データ保持装置１は、データ保持回路３、不揮発性記憶素子である強誘電体コンデンサ５、インバータ回路１３、およびデータ継断用ゲートであるトランスファゲート１５を備えている。
【００５０】
データ保持回路３は、データラッチ時に、第１および第２のインバータ回路であるインバータ回路７およびインバータ回路９を直列にループ状に接続することによりデータを保持する。インバータ回路７は、主信号路に配置され、インバータ回路９は、帰還信号路に配置されている。
【００５１】
すなわち、この実施形態においては、第１および第２のインバータ回路は、それぞれ、主信号路に配置されたインバータ回路および帰還信号路に配置されたインバータ回路として実現されている。
【００５２】
ここに、主信号路とは、データ保持回路３を構成する信号路のうち、入力側のデータ伝搬路１９ａから出力側のデータ伝搬路１９ｂへと信号を伝えるための主たる信号路であり、帰還信号路とは、データ保持回路３を構成する信号路のうち、出力側のデータ伝搬路１９ｂから入力側のデータ伝搬路１９ａへと信号を帰還させるための信号路である。
【００５３】
強誘電体コンデンサ５は、データ書き込み時に、インバータ回路７の入力ノード７ａにその一端５ａを接続するとともに他端５ｂに書き込み用信号を付与することで、データ保持回路３に保持されているデータに対応した分極状態を記憶するよう構成されている。強誘電体コンデンサの分極状態が、不揮発性記憶素子の不揮発的状態に対応する。
【００５４】
強誘電体コンデンサ５は、また、データ復元時に、インバータ回路７の入力ノード７ａに一端５ａを接続するとともに他端５ｂに読み出し用信号を付与することで、記憶していた分極状態に対応した電荷であって、インバータ回路７のしきい値電圧より高いまたは低い電圧をインバータ回路７の入力ノード７ａに発生させる電荷を、インバータ回路７の入力ノード７ａに放出するよう構成されている。
【００５５】
強誘電体コンデンサ５の他端５ｂに与えられる信号をプレートライン信号ＰＬと呼ぶこととする。したがって、上述の書き込み用信号および読み出し用信号は、いずれも、プレートライン信号ＰＬを構成する。また、上記他端５ｂは、書き込み用信号付与端および／または読み出し用信号付与端と考えることもできる。
【００５６】
なお、図１に示すように、この実施形態においては、強誘電体コンデンサ５の一端５ａとインバータ回路７の入力ノード７ａとは、固定的に接続されている。
【００５７】
データ保持回路３は、また、ループ継断用ゲートであるトランスファゲート１１を備えている。トランスファゲート１１は、インバータ回路７の入力ノード７ａと強誘電体コンデンサ５の一端５ａとの接続ノードとして定義される強誘電体接続ノード１７と、インバータ回路９の出力ノード９ｂと、の間に挿入される。強誘電体接続ノード１７が、不揮発性記憶素子接続ノードに対応する。
【００５８】
トランスファゲート１１は、データラッチ時およびデータ書き込み時に継状態となるよう継断制御されるとともに、データ復元時には、読み出し用信号の付与時に断状態でありその後所定期間経過後に継状態となるよう継断制御される。
【００５９】
トランスファゲート１５は、一端１５ａが強誘電体接続ノード１７に接続され、他端１５ｂが、データ保持回路３と外部とを結ぶデータ伝搬路１９のうち入力側のデータ伝搬路１９ａに接続されている。トランスファゲート１５は、データ伝搬時に継状態となるよう継断制御されるとともに、データ復元時には、トランスファゲート１１が断状態である期間断状態でありその後所定期間経過後に継状態となるよう継断制御される。
【００６０】
インバータ回路１３は、入力側のデータ伝搬路１９ａに挿入されている。入力データＤは、インバータ回路１３を介して、トランスファゲート１５の他端１５ｂに与えられる。
【００６１】
トランスファゲート１１は、ｎＭＯＳＦＥＴ（ｎＭＯＳ型電界効果トランジスタ）であるトランジスタ２３とｐＭＯＳＦＥＴ（ｐＭＯＳ型電界効果トランジスタ）であるトランジスタ２１とにより構成されている。トランジスタ２３および２１のゲート端子２３ａおよび２１ａには、それぞれ、後述するクロックパルスＣＫＢおよび／ＣＫＢが与えられる。ここに、クロックパルス／ＣＫＢは、クロックパルスＣＫＢの反転信号である。
【００６２】
トランスファゲート１５も、トランスファゲート１１と同様に、ｎＭＯＳＦＥＴであるトランジスタ２７とｐＭＯＳＦＥＴであるトランジスタ２５とにより構成されている。ただし、トランジスタ２７および２５のゲート端子２７ａおよび２５ａには、それぞれ、後述するクロックパルスＣＫＡおよび／ＣＫＡが与えられる。ここに、クロックパルス／ＣＫＡは、クロックパルスＣＫＡの反転信号である。
【００６３】
図２は、トランスファゲート１１の実体的な構成を示す模式図である。トランジスタ２３は、Ｐ型の半導体基板６１と、半導体基板６１内に形成されたソース領域６９およびドレイン領域７１とを備えている。ソース領域６９およびドレイン領域７１は、いずれもＮ型の半導体により構成されている。半導体基板６１には、接地電位ＧＮＤが与えられている。
【００６４】
一方、トランジスタ２１は、半導体基板６１内に形成されたＮ型のウェル領域６３と、ウェル領域６３内に形成されたソース領域６５およびドレイン領域６７とを備えている。ソース領域６５およびドレイン領域６７は、いずれもＰ型の半導体により構成されている。ウェル領域６３には、電源電位ＶＤＤが与えられている。
【００６５】
トランジスタ２１が、リミッター素子としてのリミッター用電界効果トランジスタに該当する。すなわち、ソース／ドレイン領域としてのドレイン領域６７（接続ノード側半導体領域に該当）は、強誘電体接続ノード１７に接続されている。また、上述のように、基部半導体領域としてのウェル領域６３には、読み出し用信号の付与により強誘電体接続ノード１７に放出される電荷の極性（正）と同じ極性の電源電位ＶＤＤが与えられている。また、ドレイン領域６７からウェル領域６３への接合方向が、放出された電荷（正電荷）にとって順方向となるような接合部６８、を備えている。
【００６６】
なお、この実施形態においては、図１に示すトランスファゲート１５の構造はトランスファゲート１１の構造と同一であり、トランスファゲート１５を構成するトランジスタ２５も、リミッター用電界効果トランジスタに該当する。
【００６７】
図３は、データ保持装置１に必要な複数のクロックパルスを供給するためのクロック発生回路の一例を示す回路図である。クロック発生回路３１は、イネーブル信号入力端子３３、基本クロック入力端子３５、クロック生成部３７，第３クロック出力端子３９，第１クロック出力端子４１，および第２クロック出力端子４３を備えている。
【００６８】
イネーブル信号入力端子３３は、後述するイネーブル信号ＥＮを入力するための端子である。基本クロック入力端子３５は、データ保持装置１の動作を制御するための基本となるクロックパルスＣＬＫを入力するための端子である。第３クロック出力端子３９は、クロックパルスＣＬＫの反転信号に所定の遅延を与えて得られるクロックパルスＣＫＣ（第３クロックパルス）を出力するための端子である。
【００６９】
第１クロック出力端子４１は，上述のクロックパルスＣＫＡ（第１クロックパルス）を出力するための端子である。第１クロック出力端子４１から出力されたクロックパルスＣＫＡ、およびクロックパルスＣＫＡの反転信号であるクロックパルス／ＣＫＡによって、上述のように、トランスファゲート１５が継断制御される。
【００７０】
一方、第２クロック出力端子４３は，上述のクロックパルスＣＫＢ（第２クロックパルス）を出力するための端子である。第２クロック出力端子４３から出力されたクロックパルスＣＫＢ、およびクロックパルスＣＫＢの反転信号であるクロックパルス／ＣＫＢによって、上述のように、トランスファゲート１１が継断制御される。
【００７１】
クロック生成部３７は，多数の論理ゲートにより構成されており、イネーブル信号ＥＮおよびクロックパルスＣＬＫに基づいて、クロックパルスＣＫＣ、クロックパルスＣＫＡ、およびクロックパルスＣＫＢを生成する。
【００７２】
図６に、イネーブル信号ＥＮ、クロックパルスＣＬＫ、クロックパルスＣＫＣ、クロックパルスＣＫＡ、およびクロックパルスＣＫＢの関係を示す。クロックパルスＣＫＡとクロックパルスＣＫＢとは、同時に論理“Ｌ”となる区間が一部にあるが、これを無視すれば全体としては相補的な信号となっている。
【００７３】
したがって、このように構成されたデータ保持装置１（図１参照）においては、データの伝搬とラッチとが交互に繰り返されることになる。すなわち、データ伝搬時には、トランスファゲート１１、１５は、それぞれ、ＯＦＦ（断状態）、ＯＮ（継状態）となるよう制御される。つまり、データ伝搬時においては、データ保持装置１に与えられた入力データＤは、インバータ回路１３、トランスファゲート１５およびインバータ回路７を介して、出力データＱとしてそのまま出力される。
【００７４】
一方、データラッチ時には、トランスファゲート１１、１５は、それぞれ、ＯＮ、ＯＦＦとなるよう制御される。したがって、データラッチ時においては、データ保持回路３には、直前に入力されたデータが保持されるとともに、保持されているデータが出力データＱとして出力される。
【００７５】
図４は、データ保持装置１におけるデータ書き込みのための動作、すなわちデータ書き込み動作、を説明するためのタイミングチャートの一例である。図４に基づいて、データ書き込み動作を説明する。
【００７６】
データ書き込み動作においては、まず、データ保持装置１の電源およびイネーブル信号ＥＮがともにＯＮの状態で、強誘電体コンデンサ５の他端５ｂに、プレートライン信号ＰＬとして書き込み用信号（ａ）を与える。
【００７７】
書き込み用信号（ａ）は、論理“Ｌ”であったプレートライン信号ＰＬをいったん論理“Ｈ”にしたあと再び論理“Ｌ”に戻すことにより生成される矩形信号である。書き込み用信号（ａ）を強誘電体コンデンサ５の他端５ｂに付与することで、その時点でデータ保持回路３に保持されているデータに対応した分極状態が、強誘電体コンデンサ５に記憶される。
【００７８】
その後、電源をＯＦＦにする。電源をＯＦＦにすることで、イネーブル信号ＥＮもＯＦＦ（論理“Ｌ”）となる。
【００７９】
なお、図４に示す例では、実線で示すように、いったん論理“Ｈ”にしたプレートライン信号ＰＬを論理“Ｌ”に戻した後に電源ＯＦＦにするようにしたが、たとえば、破線で示すように、プレートライン信号ＰＬを論理“Ｌ”に戻すことなく、電源をＯＦＦにするようにしてもよい。また、電源をＯＦＦにせず、イネーブル信号ＥＮのみをＯＦＦにすることもできる。
【００８０】
図５は、データ保持装置１におけるデータ復元時の動作、すなわちデータ復元動作、を説明するためのタイミングチャートの一例である。図５〜図６に基づいて、データ復元動作を説明する。
【００８１】
データ復元動作においては、図５に示すように、まず、データ保持装置１の電源をＯＮにし、その状態で強誘電体コンデンサ５の他端５ｂに、プレートライン信号ＰＬとして読み出し用信号（ｂ）を与える。
【００８２】
読み出し用信号（ｂ）は、論理“Ｌ”であったプレートライン信号ＰＬをいったん論理“Ｈ”にしたあと再び論理“Ｌ”に戻すことにより生成される矩形信号である。読み出し用信号（ｂ）を強誘電体コンデンサ５の他端５ｂに付与することで、強誘電体コンデンサ５に記憶されていた分極状態に対応した電荷が強誘電体接続ノード１７に放出される。
【００８３】
この状態においては、イネーブル信号ＥＮは、まだ“Ｌ”である。したがって、図６に示すように、クロックパルスＣＫＡおよびＣＫＢは、いずれも論理“Ｌ”である。すなわち、トランスファゲート１１および１５はいずれも、ＯＦＦになっている。したがって、強誘電体接続ノード１７に放出された電荷が、トランスファゲート１１を介してインバータ回路９側に漏出したり、トランスファゲート１５を介してインバータ回路１３側に漏出したりすることはない（図１参照）。
【００８４】
また、この状態においては、上述のように、データ保持装置１の電源がＯＮになっているから、図２に示すように、トランスファゲート１１を構成するトランジスタ２１のウェル領域６３には電源電位ＶＤＤが付与されている。したがって、強誘電体接続ノード１７に放出された電荷によって強誘電体接続ノード１７の電位が上がったとしても、その電位が電源電位ＶＤＤを越えない限り、電荷がウェル領域６３に漏出することはない。
【００８５】
同様に、強誘電体接続ノード１７の電位が電源電位ＶＤＤを越えない限り、電荷が、トランスファゲート１５を構成するトランジスタ２５のウェル領域（図示せず）に漏出することはない。
【００８６】
このように、強誘電体接続ノード１７の電位が電源電位ＶＤＤを越えない限り、上述の放出された電荷は、強誘電体接続ノード１７にとどまる。したがって、強誘電体接続ノード１７の電位は、放出された電荷を正確に反映したものとなるので、好都合である。
【００８７】
一方、何らかの不具合で、放出された電荷が大きすぎた場合や強誘電体接続ノード１７に不要な電荷が残っていた場合には、電荷の放出によって、強誘電体接続ノード１７の電位が電源電位ＶＤＤを越えてしまう可能性がある。
【００８８】
このような場合、図２に示すように、余分な電荷は、トランスファゲート１１を構成するトランジスタ２１のドレイン領域６７，接合部６８およびウェル領域６３を介して、電源（電位ＶＤＤ）に流れ込む。同様に、余分な電荷は、トランスファゲート１５を構成するトランジスタ２５のウェル領域（図示せず）に接続された電源（電位ＶＤＤ）に流れ込む。
【００８９】
したがって、この実施形態においては、放出された電荷が大きすぎた場合や強誘電体接続ノード１７に不要な電荷が残っていた場合であっても、電荷の放出によって、強誘電体接続ノード１７の電位が電源電位ＶＤＤを越えてしまうことはない。すなわち、このような事態によって装置が破損することを防止することができる。
【００９０】
図５に戻って、その後、イネーブル信号をＯＮにする。図６に示すように、その後、クロックパルスＣＫＢが論理“Ｈ”になる（図６、（ｃ）参照）。このとき、クロックパルスＣＫＡは論理“Ｌ”のままである。すなわち、図１に示すトランスファゲート１５はＯＦＦのままで、トランスファゲート１１のみがＯＮになる。
【００９１】
したがって、データ保持回路３は、入力側のデータ伝搬路１９ａと切り離されたままで、そのループが閉じた状態となる。すなわち、外部からの影響を排除しつつ、インバータ回路７および９がループ状に接続された状態となる。このため、強誘電体接続ノード１７の電位は、入力データの影響を受けることなく、放出された電荷を正確に反映した論理レベル（論理“Ｈ”または論理“Ｌ”）に到達する。
【００９２】
図７は、データ復元動作における強誘電体接続ノード１７の電位の変化のシミューレーション結果を示す図面である。
【００９３】
図７に示すように、上述の電荷の放出による電位上昇が大きく、その結果、強誘電体接続ノード１７の電位がインバータ回路７（図１参照）のしきい値電圧Ｖｔｈを越える場合（たとえば、電位Ｖ１またはＶ２）には、データ保持回路３のループを閉じることによって、強誘電体接続ノード１７の電位は電源電位ＶＤＤ、すなわち、論理“Ｈ”になる。
【００９４】
一方、電荷の放出による電位上昇がそれほど大きくなく、その結果、強誘電体接続ノード１７の電位がインバータ回路７のしきい値電圧Ｖｔｈを越えなかった場合（たとえば、電位Ｖ３）には、データ保持回路３のループを閉じることによって、強誘電体接続ノード１７の電位は接地電位ＧＮＤ、すなわち、論理“Ｌ”になる。
【００９５】
この後、図６に示すように、クロックパルスＣＫＢが論理“Ｌ”になるとともに、クロックパルスＣＫＡが論理“Ｈ”となる（図６、（ｄ）参照）。すなわち、図１に示すトランスファゲート１５がＯＮとなり、トランスファゲート１１はＯＦＦとなる。これによって、つぎの入力データＤが、データ保持装置に入力される。
【００９６】
なお、図５に示す例では、実線で示すように、いったん論理“Ｈ”にしたプレートライン信号ＰＬを論理“Ｌ”に戻した後にイネーブル信号ＥＮをＯＮにするようにしたが、たとえば、破線で示すように、プレートライン信号ＰＬを論理“Ｌ”に戻す前に、イネーブル信号ＥＮをＯＮにすることもできる。
【００９７】
つぎに、図８は、この発明の他の実施形態によるデータ保持装置８１を示す回路図である。データ保持装置８１は、図１に示すデータ保持装置１に、プリチャージ回路であるトランジスタ８３を付加したものであり、これ以外の構成は、データ保持装置１と同じである。
【００９８】
トランジスタ８３は、そのドレイン領域が強誘電体接続ノード１７に接続され、ソース領域および基部半導体領域は接地電位ＧＮＤに接続されている。ゲートには、プリチャージ信号ＰＣが与えられる。
【００９９】
図９は、データ保持装置８１におけるデータ復元動作を説明するためのタイミングチャートの一例である。電源をＯＮにしたあと、プレートライン信号ＰＬとして読み出し用信号（ｂ）を与えるまでの間に、プリチャージ信号ＰＣ（矩形信号、図９，（ｅ）参照）を与えている点で、図５に示すタイミングチャートと異なる。
【０１００】
このように構成することで、強誘電体接続ノード１７に残っていた電荷を、読み出し用信号（ｂ）を与える前に放電することができる。このため、より正確にデータを復元することができる。
【０１０１】
つぎに、図１０は、この発明のさらに他の実施形態によるデータ保持装置９１を示す回路図である。データ保持装置９１は、図８に示すデータ保持装置８１に、一対の補正用インバータ回路であるインバータ回路９３および９５を付加したものであり、これ以外の構成は、データ保持装置８１と同じである。
【０１０２】
インバータ回路９３は、入力側のデータ伝搬路１９ａに挿入されている。この例では、入力側のデータ伝搬路１９ａのうち、インバータ回路１３の前に挿入されている。
【０１０３】
インバータ回路９５は、出力側のデータ伝搬路１９ｂに挿入されている。この例では、出力側のデータ伝搬路１９ｂのうち、データ保持回路３の直後に挿入されている。
【０１０４】
このように構成すると、トランジスタ８３によって強誘電体接続ノード１７の電荷が放電されて強誘電体接続ノード１７の論理値が論理“Ｌ”となったとき、データ保持装置９１の出力の論理値を論理“Ｌ”とすることができる。
【０１０５】
このため、プリチャージすなわちリセットに対応するデータ保持装置９１の出力を論理“Ｌ”とすることができるので、データ保持装置９１の出力を利用した論理回路（図示せず）の構築が容易になる。
【０１０６】
なお、上述の各実施形態においては、リミッター用電界効果トランジスタとして、ｐＭＯＳＦＥＴを例に説明したが、この発明はこれに限定されるものではない。たとえば、不揮発性記憶素子接続ノードに放出される電荷が負電荷である場合には、ｎＭＯＳＦＥＴが、この発明におけるリミッター用電界効果トランジスタに該当する。
【０１０７】
また、上述の各実施形態においては、リミッター用電界効果トランジスタを、ループ継断用ゲートおよびデータ継断用ゲートの双方に備えるようにしたが、この発明はこれに限定されるものではない。たとえば、リミッター用電界効果トランジスタを、ループ継断用ゲートおよびデータ継断用ゲートのいずれか一方に備えるようにすることもできる。さらに、リミッター用電界効果トランジスタを、ループ継断用ゲートおよびデータ継断用ゲートのいずれにも備えないようにすることもできる。
【０１０８】
また、上述の各実施形態においては、リミッター素子としてリミッター用電界効果トランジスタを用いた場合について説明したが、この発明はこれに限定されるものではない。たとえば、リミッター素子としてダイオードを用いることもできる。
【０１０９】
図１１は、この発明のさらに他の実施形態によるデータ保持装置１０１を示す回路図である。データ保持装置１０１は、リミッター素子としてのダイオード１０５（リミッター用ダイオード）を備えている点で、図１に示すデータ保持装置１と異なる。また、トランスファゲート１１および１５の代わりに、それぞれトランジスタ１２３および１２７が用いられている。他の構成は、データ保持装置１と同じである。なお、１０３は、データ保持装置を構成するデータ保持回路であり、図１のデータ保持回路３に対応する。
【０１１０】
ダイオード１０５はｐｎ接合ダイオードであり、そのアノードは強誘電体接続ノード１７に接続され、カソードには電源電位ＶＤＤが与えられている。トランジスタ１２３および１２７は、いずれもｎＭＯＳＦＥＴであり、それらのゲート端子１２３ａおよび１２７ａには、それぞれ、前述のクロックパルスＣＫＢおよびＣＫＡが与えられる。
【０１１１】
図１２は、ダイオード１０５およびトランジスタ１２３の実体的な構成を示す模式図である。トランジスタ１２３は、Ｐ型の半導体基板１６１と、半導体基板１６１内に形成されたソース領域１６９およびドレイン領域１７１とを備えている。ソース領域１６９およびドレイン領域１７１は、いずれもＮ型の半導体により構成されている。半導体基板１６１には、接地電位ＧＮＤが与えられている。
【０１１２】
一方、ダイオード１０５は、半導体基板１６１内に形成されたカソード側領域１６３と、カソード側領域１６３内に形成されたアノード側領域１６７とを備えている。カソード側領域１６３およびアノード側領域１６７は、それぞれ、Ｎ型およびＰ型の半導体により構成されている。カソード側領域１６３には、電源電位ＶＤＤが与えられている。
【０１１３】
上述のように、ダイオード１０５が、リミッター素子としてのリミッター用ダイオードに該当する。すなわち、アノード側領域１６７（接続ノード側半導体領域に該当）は、強誘電体接続ノード１７に接続されている。また、上述のように、基部半導体領域としてのカソード側領域１６３には、読み出し用信号の付与により強誘電体接続ノード１７に放出される電荷の極性（正）と同じ極性の電源電位ＶＤＤが与えられている。また、アノード側領域１６７からカソード側領域１６３への接合方向が、放出された電荷（正電荷）にとって順方向となるような接合部１６８（ｐｎ接合部）、を備えている。
【０１１４】
なお、図１１の例においては、ループ継断用ゲートおよびデータ継断用ゲートとして、トランジスタ１２３および１２７を用いたが、ループ継断用ゲートおよびデータ継断用ゲートをこれらに限定する趣旨ではない。たとえば、ループ継断用ゲートまたはデータ継断用ゲートとして、図１に示すトランスファゲート１１および１５を用いるようにしてもよい。
【０１１５】
また、上述の各実施形態においては、データ保持装置がデータ継断用ゲートを備えている場合を例に説明したが、データ保持装置がデータ継断用ゲートを備えていない場合にも、この発明を適用することができる。
【０１１６】
また、上述の各実施形態においては、第１および第２のインバータ回路が、それぞれ、データ保持回路を構成する主信号路に配置されたインバータ回路および帰還信号路に配置されたインバータ回路である場合を例に説明したが、この発明はこれに限定されるものではない。
【０１１７】
第１および第２のインバータ回路が、それぞれ、データ保持回路を構成する帰還信号路に配置されたインバータ回路および主信号路に配置されたインバータ回路である場合にも、この発明を適用することができる。この場合には、不揮発性記憶素子の一端は、帰還信号路に配置されたインバータ回路の入力ノードに接続されることになる。
【０１１８】
また、上述の各実施形態においては、データラッチ時にデータ保持回路に存するデータ、すなわちラッチされているデータに対応した不揮発的状態を不揮発性記憶素子に記憶させる場合を例に説明したが、この発明は、これに限定されるものではない。
【０１１９】
たとえば、データ保持回路を通過中のデータ（データ伝搬時における伝搬データ）に対応した不揮発的状態を不揮発性記憶素子に記憶させるよう構成することもできる。このように構成すれば、たとえば、ラッチ動作に先立ってデータを不揮発的に記憶することが可能となる。
【０１２０】
また、たとえば、データラッチ時であるか否かにかかわらず、エラーの発生した時点（又はその直前）にデータ保持回路に存するデータに対応した不揮発的状態を不揮発性記憶素子に記憶させるよう構成することもできる。このように構成すれば、エラー発生時点の如何にかかわらず、エラー発生時点（またはその直前）の正しいデータを不揮発的に記憶することができる。このため、電源再投入後、常に正しいデータから処理を再開することが可能となる。
【０１２１】
また、上述の各実施形態においては、不揮発性記憶素子が強誘電体コンデンサのみから構成される場合を例に説明したが、この発明はこれに限定されるものではない。
【０１２２】
不揮発性記憶素子が、強誘電体コンデンサを実質的に含む強誘電体トランジスタ、たとえばＭＦＭＩＳ型ＦＥＴ（金属・強誘電体・金属・絶縁体・半導体型の電界効果トランジスタ）である場合や、不揮発性記憶素子が、強誘電体コンデンサまたは強誘電体トランジスタと他の要素（たとえば、トランジスタ、抵抗、常誘電体コンデンサなどの電気的／電子的素子）とを組み合わせたものであってもよい。
【０１２３】
さらに、不揮発性記憶素子が強誘電体コンデンサを含まない場合にも、この発明を適用することができる。図１３Ａは、強誘電体コンデンサを含まない不揮発性記憶素子の一例を示す図面である。たとえば、図１のデータ保持装置１を構成する強誘電体コンデンサ５に代えて、図１３Ａに示す不揮発性記憶素子２０５が用いられる。
【０１２４】
不揮発性記憶素子２０５は、不揮発性記憶部としてのスイッチングデータ記憶部２０１と、１または２以上の常誘電体コンデンサにより構成されるコンデンサ部２０２と、を備えている。この例では、コンデンサ部２０２は、並列接続可能な２つの常誘電体コンデンサＣ１（第１の常誘電体コンデンサ、容量Ｃ１）およびＣ２（第２の常誘電体コンデンサ、容量Ｃ２）と、容量変更用スイッチとしてのトランスファゲート２０３とを、備えている。
【０１２５】
不揮発性記憶素子２０５の一端２０５ａは、不揮発性記憶素子接続ノード（図１の強誘電体接続ノード１７に対応）に接続される。不揮発性記憶素子２０５の他端２０５ｂには、プレートライン信号ＰＬとして、読み出し用信号（図５に示す読み出し用信号（ｂ）と同様の信号）が、データ復元時に付与される。
【０１２６】
スイッチングデータ記憶部２０１は、不揮発性記憶素子接続ノードに現れたデータに対応するデータを、スイッチングデータとして、自動的にまたは所定の書き込み用信号（図示せず）に基づいて、不揮発的に記憶する。
【０１２７】
トランスファゲート２０３は、スイッチングデータ記憶部２０１に記憶されているスイッチングデータの値にしたがって、ＯＮ状態またはＯＦＦ状態となる。
【０１２８】
コンデンサＣ１の一端は、不揮発性記憶素子接続ノードに、直接、接続されている。一方、コンデンサＣ２の一端は、トランスファゲート２０３を介して、コンデンサＣ１の一端に接続されている。また、コンデンサＣ１およびＣ２の他端は、相互に接続され、不揮発性記憶素子２０５の他端２０５ｂを構成している。
【０１２９】
つまり、トランスファゲート２０３の継断状態（ＯＮ状態であるかＯＦＦ状態であるか）によって、コンデンサ部２０２の有効容量が異なるよう構成されている。
【０１３０】
図１３Ｂは、トランスファゲート２０３がＯＦＦ状態である場合における、不揮発性記憶素子２０５の等価回路を示す図面である。この場合におけるコンデンサ部２０２の有効容量は、コンデンサＣ１単体の容量“Ｃ１”となる。
【０１３１】
図１３Ｃは、トランスファゲート２０３がＯＮ状態である場合における、不揮発性記憶素子２０５の等価回路を示す図面である。この場合におけるコンデンサ部２０２の有効容量は、コンデンサＣ１およびＣ２を並列接続した場合の合成容量“Ｃ１＋Ｃ２”となる。
【０１３２】
すなわち、トランスファゲート２０３の継断状態（ＯＮ状態であるかＯＦＦ状態であるか）によって、コンデンサ部２０２の有効容量は、コンデンサＣ１およびＣ２の合成容量となったり、コンデンサＣ１単体の容量となったりする。
【０１３３】
不揮発性記憶素子２０５の他端２０５ｂに、上述の読み出し用信号を付与すると、不揮発性記憶素子２０５の一端２０５ａには、コンデンサ部２０２の有効容量に応じた電荷が放出される。この放出された電荷が、上記有効容量に応じて、第１のインバータ回路（たとえば図１のインバータ回路７）のしきい値電圧より高いまたは低い電圧を当該第１のインバータ回路の入力ノードに発生させる電荷となるように、コンデンサＣ１およびＣ２の容量が定められている。
【０１３４】
このように構成することで、スイッチングデータ記憶部２０１に記憶されているスイッチングデータに対応したデータを、データ保持回路に復元することができる。
【０１３５】
すなわち、不揮発性記憶素子２０５は、次のように表現することができる。
【０１３６】
不揮発性記憶素子２０５は、不揮発性記憶部とコンデンサ部とを備え、
不揮発性記憶部は、データ書き込み時に、第１のインバータ回路の入力ノードにその一端を接続した状態で、データ保持回路に存するデータに対応したデータを不揮発的に記憶し、
コンデンサ部は、データ復元時に、不揮発性記憶部に不揮発的に記憶されているデータに対応した有効容量を呈するよう構成されており、
コンデンサ部は、また、データ復元時に、第１のインバータ回路の入力ノードに一端を接続するとともに他端に読み出し用信号を付与することで、前記有効容量に対応した電荷であって、前記第１のインバータ回路のしきい値電圧より高いまたは低い電圧を前記第１のインバータ回路の入力ノードに発生させる電荷を、前記第１のインバータ回路の入力ノードに放出するよう、構成されている。
【０１３７】
なお、本出願に開示された発明は以下の（Ｉ）ないし（ＩＩ）のいずれかとして把握することもできる。
【０１３８】
（Ｉ）
データラッチ時に、第１および第２のインバータ回路をループ状に接続することによりデータを保持するデータ保持回路と、
データ書き込み時に、前記第１のインバータ回路の入力ノードにその一端を接続するとともに他端に書き込み用信号を付与することで、前記データ保持回路に保持されているデータに対応した不揮発的状態を記憶し、データ復元時に、前記第１のインバータ回路の入力ノードに前記一端を接続するとともに前記他端に読み出し用信号を付与することで、前記記憶していた不揮発的状態に対応した電荷であって、前記第１のインバータ回路のしきい値電圧より高いまたは低い電圧を前記第１のインバータ回路の入力ノードに発生させる電荷を、前記第１のインバータ回路の入力ノードに放出するよう構成された不揮発性記憶素子と、
を備え、
前記データ保持回路は、
前記第１のインバータ回路の入力ノードと前記不揮発性記憶素子の一端との接続ノードとして定義される不揮発性記憶素子接続ノードと、前記第２のインバータ回路の出力ノードと、の間に挿入され、データラッチ時およびデータ書き込み時に継状態となるよう継断制御されるとともに、データ復元時には、前記読み出し用信号の付与時に断状態でありその後所定期間経過後に継状態となるよう継断制御されるループ継断用ゲート、を備えている、
データ保持装置。
【０１３９】
（ＩＩ）
データラッチ時に、第１および第２のインバータ回路をループ状に接続することによりデータを保持するデータ保持回路と、
少なくともデータ書き込み時およびデータ復元時にその一端が前記第１のインバータ回路の入力ノードに接続される不揮発性記憶素子と、
を備え、
前記データ保持回路は、
前記第１のインバータ回路の入力ノードと前記不揮発性記憶素子の一端との接続ノードとして定義される不揮発性記憶素子接続ノードと、前記第２のインバータ回路の出力ノードと、の間に挿入されたループ継断用ゲート、を備えている、
データ保持装置、を用意し、
データ書き込み時に、
前記ループ継断用ゲートを継状態とし、
その状態で前記第１のインバータ回路の入力ノードに前記不揮発性記憶素子の一端を接続するとともに他端に書き込み用信号を付与することで、前記データ保持回路に保持されているデータに対応した不揮発的状態を当該不揮発性記憶素子に記憶させ、
データ復元時に、
前記データ保持装置の電源を投入しておき、
その状態で前記ループ継断用ゲートを断状態とし、
その状態で前記第１のインバータ回路の入力ノードに前記不揮発性記憶素子の一端を接続するとともに他端に読み出し用信号を付与することで、前記記憶していた不揮発的状態に対応した電荷であって、前記第１のインバータ回路のしきい値電圧より高いまたは低い電圧を前記第１のインバータ回路の入力ノードに発生させる電荷を、前記第１のインバータ回路の入力ノードに放出させ、
その後、所定期間経過後に前記ループ継断用ゲートを継状態とすることで前記第１および第２のインバータ回路をループ状に接続し、これにより、前記不揮発性記憶素子に記憶していた不揮発的状態に対応したデータを前記データ保持回路に復元する、
ステップを備えたデータ保持方法。
【０１４０】
上記（Ｉ）または（ＩＩ）のように構成すれば、不揮発性記憶素子の他端に書き込み用信号を付与するという単純な動作でデータを記憶することができるから、データを記憶することが容易となる。また、データ保持回路にラッチされているデータに対応した不揮発的状態を不揮発性記憶素子に記憶させることができるから、安定状態にある信頼性の高いデータを記憶することが可能となる。
【図面の簡単な説明】
【図１】この発明の一実施形態によるデータ保持装置１の構成を示す回路図である。
【図２】トランスファゲート１１の実体的な構成を示す模式図である。
【図３】データ保持装置１に必要な複数のクロックパルスを供給するためのクロック発生回路の構成の一例を示す回路図である。
【図４】データ保持装置１におけるデータ書き込み動作を説明するためのタイミングチャートの一例である。
【図５】データ保持装置１におけるデータ復元動作を説明するためのタイミングチャートの一例である。
【図６】イネーブル信号ＥＮ、クロックパルスＣＬＫ、クロックパルスＣＫＣ、クロックパルスＣＫＡ、およびクロックパルスＣＫＢの関係を示すタイミングチャートである。
【図７】データ復元動作における強誘電体接続ノード１７の電位の変化のシミューレーション結果を示す図面である。
【図８】この発明の他の実施形態によるデータ保持装置８１の構成を示す回路図である。
【図９】データ保持装置８１におけるデータ復元動作を説明するためのタイミングチャートの一例である。
【図１０】この発明のさらに他の実施形態によるデータ保持装置９１の構成を示す回路図である。
【図１１】この発明のさらに他の実施形態によるデータ保持装置１０１を示す回路図である。
【図１２】ダイオード１０５およびトランジスタ１２３の実体的な構成を示す模式図である。
【図１３】図１３Ａは、強誘電体コンデンサを含まない不揮発性記憶素子の一例を示す図面である。図１３Ｂは、トランスファゲート２０３がＯＦＦ状態である場合における、不揮発性記憶素子２０５の等価回路を示す図面である。図１３Ｃは、トランスファゲート２０３がＯＮ状態である場合における、不揮発性記憶素子２０５の等価回路を示す図面である。
【符号の説明】
１・・・・データ保持装置
５・・・・強誘電体コンデンサ
５ｂ・・・強誘電体コンデンサの他端
１１・・・トランスファゲート
１５・・・トランスファゲート
１７・・・強誘電体接続ノード[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a data holding device and a data holding method, and more particularly to a data holding device and a data holding method using a nonvolatile memory element.
[0002]
[Prior art]
As a data holding circuit used for a sequential circuit such as a latch circuit, for example, a circuit in which two inverter circuits are connected in series in a loop shape is known. However, such a data holding circuit normally can hold data only in a volatile manner, so that data is lost when the power is turned off. That is, even if the power is turned on again, the data before the power is turned off cannot be restored.
[0003]
Therefore, for example, when a sequence process using a latch circuit having such a data holding circuit is interrupted for some reason, the power must be kept on in order to hold the data. Consume power. In addition, when the sequence process is interrupted due to a power failure or the like, the process must be restarted from the beginning, resulting in a large time loss.
[0004]
In order to solve such a problem, a latch circuit in which the above-described data holding circuit and a plurality of ferroelectric capacitors are combined has been proposed (see, for example, FIG. 3 of Patent Document 1). Use of such a latch circuit is advantageous because data can be held even when the power is cut off.
[0005]
[Patent Document 1]
JP 2001-126469 A
[0006]
[Problems to be solved by the invention]
However, the above-described latch circuit has the following problems. That is, the above-described latch circuit is configured by combining a data holding circuit and a plurality of ferroelectric capacitors. For this reason, in addition to a plurality of ferroelectric capacitors, a large number of peripheral circuits and control lines for controlling them are required. For this reason, the circuit area is remarkably increased as compared with a latch circuit having no ferroelectric capacitor. This cannot meet the demand of the industry for improving the degree of integration.
[0007]
Further, delicate timing control is required because data must be stored in a plurality of ferroelectric capacitors or data must be restored from a plurality of ferroelectric capacitors. For this reason, there are severe restrictions on circuit design, such as considering the temperature characteristics of the elements used and adding a temperature compensation circuit.
[0008]
The present invention solves such problems of the conventional latch circuit, can retain data even when the power is shut off, and can accurately restore the retained data, and has a small increase in circuit area, It is an object of the present invention to provide a data holding device and a data holding method with easy timing control.
[0009]
[Means for Solving the Problem, Action and Effect of the Invention]
According to another aspect of the present invention, a data holding device includes a data holding circuit and a nonvolatile memory element.
[0010]
The data holding circuit holds data by connecting the first and second inverter circuits in a loop when the data is latched.
[0011]
The nonvolatile memory element is configured to store a nonvolatile state corresponding to data existing in the data holding circuit with one end connected to the input node of the first inverter circuit at the time of data writing. The nonvolatile memory element also has a charge corresponding to the stored nonvolatile state by connecting one end to the input node of the first inverter circuit and applying a read signal to the other end during data restoration. In this configuration, a charge that generates a voltage higher or lower than the threshold voltage of the first inverter circuit at the input node of the first inverter circuit is discharged to the input node of the first inverter circuit.
[0012]
The data holding circuit also includes a loop breaking gate. The loop breaking gate is between a non-volatile memory element connection node defined as a connection node between an input node of the first inverter circuit and one end of the non-volatile memory element, and an output node of the second inverter circuit. And is controlled so as to be switched to a relay state at the time of data latching and data writing, and at the time of data restoration, it is switched to a disconnection state when a read signal is applied and then switched to a relay state after a predetermined period of time. Is done.
[0013]
The data holding method according to claim 8 includes a step of preparing a data holding device. The data holding device includes a data holding circuit and a nonvolatile memory element. The data holding circuit holds data by connecting the first and second inverter circuits in a loop when the data is latched. One end of the nonvolatile memory element is connected to the input node of the first inverter circuit at least during data writing and data restoration. The data holding circuit includes a loop interrupting gate. The loop breaking gate is between a non-volatile memory element connection node defined as a connection node between an input node of the first inverter circuit and one end of the non-volatile memory element, and an output node of the second inverter circuit. Inserted into.
[0014]
In the data holding method, a nonvolatile state corresponding to data existing in the data holding circuit is stored in a state in which one end of the nonvolatile memory element is connected to the input node of the first inverter circuit at the time of data writing. The step of memorizing is provided.
[0015]
In this data holding method, the power of the data holding device is turned on at the time of data restoration, and the loop interrupting gate is turned off in that state, and in this state, the input node of the first inverter circuit is non-volatile. By connecting one end of the storage element and applying a read signal to the other end, the charge corresponds to the stored nonvolatile state and is higher or lower than the threshold voltage of the first inverter circuit Is generated at the input node of the first inverter circuit, and then the first and second loop switching gates are set to the relay state after a predetermined period has elapsed. The inverter circuit is connected in a loop so that the data corresponding to the nonvolatile state stored in the nonvolatile memory element is restored to the data holding circuit. To have.
[0016]
Therefore, in the data holding device according to claim 1 and the data holding method according to claim 8, the number of nonvolatile memory elements may be one.
[0017]
Further, when the data stored in the nonvolatile memory element is restored to the data holding circuit, it is only necessary to perform the following simple operation. That is, with the data holding device powered on, the loop severing gate is kept in a severing state, a read signal is applied to the nonvolatile memory element in that state, and the loop severing gate is then turned on after a predetermined period of time has elapsed. It is in a relay state. For this reason, the peripheral circuit and the control line can be simplified. As a result, an increase in circuit area can be suppressed. Further, delicate timing control is not necessary.
[0018]
Furthermore, since the loop connection gate is kept in a disconnected state with the data holding device turned on, and the read signal is applied to the nonvolatile memory element in that state, the charge generated by the application of the read signal is It is not lost through the loop break gate. For this reason, data can be accurately restored.
[0019]
The data holding device according to claim 2 further includes a data interrupting gate. The data interrupting gate has one end connected to the non-volatile memory element connection node and the other end connected to a data propagation path connecting the data holding circuit and the outside, and is controlled to be in a relay state when data is propagated. At the time of data restoration, the connection control is performed so that the loop connection gate is in the disconnected state during the disconnected state, and then enters the connected state after a predetermined period.
[0020]
According to another aspect of the data holding method of the present invention, the data holding device further includes a data interrupting gate. The data interrupting gate has one end connected to the non-volatile memory element connection node and the other end connected to a data propagation path connecting the data holding circuit and the outside, and is controlled to be in a relay state when data is propagated. .
[0021]
In the data holding method, the power of the data holding device is turned on at the time of data restoration, and the loop interrupting gate and the data interrupting gate are turned off in that state, and the first inverter circuit in that state. One end of the nonvolatile storage element is connected to the input node of the first storage node and a read signal is applied to the other end, whereby the charge corresponding to the stored nonvolatile state is obtained, and the threshold value of the first inverter circuit A charge that generates a voltage higher or lower than the voltage at the input node of the first inverter circuit is discharged to the input node of the first inverter circuit, and then the data interrupting gate is kept in a disconnected state after a predetermined period. The first and second inverter circuits are connected in a loop by setting the loop-interrupting gate to the relay state, and thereby the nonvolatile memory stored in the nonvolatile memory element Restore data corresponding to the state to the data holding circuit, then, it comprises the step of the gate data Tsugidan the joint state.
[0022]
That is, in the data holding device according to claim 2 and the data holding method according to claim 9, when restoring data to the data holding circuit, the data interrupting gate is also in a disconnected state during a period when the loop interrupting gate is in a disconnected state. After that, after setting the loop connection gate to the connection state, the data connection gate is set to the connection state after a predetermined period.
[0023]
Therefore, new data is taken in after the data is reliably restored in the data holding circuit. That is, it is possible to completely restore the data by completely eliminating the influence of the newly input data.
[0024]
In addition, with the data holding device powered on, the loop continuation gate and the data continuation gate are kept in the disconnected state, and the read signal is applied to the nonvolatile memory element in that state, so that the read signal is applied. The charges generated by the above are not lost via the loop interrupt gate or the data interrupt gate. For this reason, data can be restored more accurately.
[0025]
The data holding device according to a third aspect includes a limiter element.
[0026]
The limiter element includes a connection node side semiconductor region connected to the nonvolatile memory element connection node, and a base to which a power supply voltage having the same polarity as the polarity of the charge discharged to the nonvolatile memory element connection node by the application of the read signal is applied. A semiconductor region, and a junction portion in which the junction direction from the connection node side semiconductor region to the base semiconductor region is a forward direction for the discharged charges.
[0027]
Therefore, for example, if the voltage generated at the nonvolatile memory element connection node due to the application of the read signal is too large and the voltage generated at the nonvolatile memory element connection node is likely to exceed the power supply voltage, an extra charge is generated. The electric charge is discharged to the power source through the connection node side semiconductor region, the junction portion, and the base semiconductor region of the limiter element.
[0028]
For this reason, the voltage of the non-volatile memory element connection node does not exceed the power supply voltage. As a result, operational troubles due to overvoltage can be prevented. That is, even if there are variations in the voltage / charge characteristics of the nonvolatile memory element, this can be absorbed and a stable operation can be realized.
[0029]
According to another aspect of the data holding device of the present invention, the loop interrupt gate and / or the data interrupt gate includes a limiter field effect transistor as a limiter element.
[0030]
The limiter field effect transistor includes a source / drain region as a connection node side semiconductor region connected to a nonvolatile memory element connection node, and a polarity of a charge discharged to the nonvolatile memory element connection node by applying a read signal. A base semiconductor region to which a power supply voltage having the same polarity as that of the base semiconductor region is applied, and a junction portion in which the junction direction from the source / drain region to the base semiconductor region is a forward direction for the discharged charges.
[0031]
Therefore, by using the field effect transistor constituting the loop interrupting gate and / or the data interrupting gate as a limiter field effect transistor (limiter element), it is possible to prevent overvoltage without providing a dedicated limiter element. It is possible to prevent operational troubles and the like.
[0032]
The data holding device according to claim 5 further includes a precharge circuit. The precharge circuit discharges the charge of the nonvolatile memory element connection node prior to application of the read signal.
[0033]
Therefore, it is possible to restore data after forcibly removing unnecessary charges remaining in the nonvolatile memory element connection node. For this reason, data can be accurately restored. Further, it is possible to execute the data storage and restoration cycle in a short time.
[0034]
According to another aspect of the data holding device of the present invention, the nonvolatile memory element connection node is connected to the data propagation path on the input side among the data propagation paths connecting the data holding circuit and the outside.
[0035]
Further, one correction inverter circuit is inserted in each of the input side data propagation path and the output side data propagation path.
[0036]
Therefore, the logical value of the non-volatile memory element connection node matches the logical value of the output node of the correction inverter circuit provided in the data transmission path on the output side. For example, assuming that the ground potential is logic “L”, the charge of the nonvolatile memory element connection node is discharged by the precharge circuit, and as a result, the logic value of the nonvolatile memory element connection node becomes logic “L”. The logical value of the output of the data holding device is also logic “L”.
[0037]
For this reason, since the output of the data holding device corresponding to precharge, that is, reset can be set to logic “L”, it is easy to construct a logic circuit using the output of the data holding device.
[0038]
In the data holding device according to claim 7 and the data holding method according to claim 10, the nonvolatile memory element includes a ferroelectric capacitor. The nonvolatile state corresponds to the polarization state of the ferroelectric capacitor.
[0039]
Accordingly, it is possible to realize a non-volatile memory element having a simple structure and a high writing speed and a low writing signal voltage.
[0040]
In the claims and the specification, the “nonvolatile memory element” refers to an element capable of storing data in a nonvolatile manner and exhibiting at least two different nonvolatile states corresponding to data values.
[0041]
“During data latching” refers to a state in which data is held in the data holding circuit by connecting the first and second inverter circuits in a loop.
[0042]
“During data propagation” refers to a state in which data from the outside can be transmitted to the data holding circuit.
[0043]
“At the time of data writing” refers to a time point at which an operation of writing a nonvolatile state corresponding to data into the nonvolatile memory element is performed.
[0044]
“At the time of data restoration” refers to a period during which a series of operations for restoring data is performed.
[0045]
The “data existing in the data holding circuit” is not limited to data held in the data holding circuit (latch data at the time of data latching). Therefore, data passing through the data holding circuit (propagation data at the time of data propagation) is also included in this.
[0046]
The “connection node side semiconductor region” refers to a semiconductor region that constitutes a limiter element and is connected to a nonvolatile memory element connection node.
[0047]
“Source / drain region” means “source region or drain region”.
[0048]
The “base semiconductor region” is a semiconductor region having a conductivity type different from that of the connection node side semiconductor region, and is formed in direct contact with the connection node side semiconductor region.
[0049]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 is a circuit diagram showing a data holding device 1 according to an embodiment of the present invention. The data holding device 1 includes a data holding circuit 3, a ferroelectric capacitor 5 that is a nonvolatile storage element, an inverter circuit 13, and a transfer gate 15 that is a data interrupting gate.
[0050]
The data holding circuit 3 holds data by connecting the inverter circuit 7 and the inverter circuit 9 which are the first and second inverter circuits in a loop in series at the time of data latch. The inverter circuit 7 is disposed on the main signal path, and the inverter circuit 9 is disposed on the feedback signal path.
[0051]
That is, in this embodiment, the first and second inverter circuits are realized as an inverter circuit disposed in the main signal path and an inverter circuit disposed in the feedback signal path, respectively.
[0052]
Here, the main signal path is a main signal path for transmitting a signal from the data propagation path 19a on the input side to the data propagation path 19b on the output side among the signal paths constituting the data holding circuit 3. The signal path is a signal path for returning a signal from the data propagation path 19 b on the output side to the data propagation path 19 a on the input side among the signal paths constituting the data holding circuit 3.
[0053]
The ferroelectric capacitor 5 connects the one end 5a to the input node 7a of the inverter circuit 7 and gives a write signal to the other end 5b at the time of data writing, whereby the data held in the data holding circuit 3 is added. It is configured to store the corresponding polarization state. The polarization state of the ferroelectric capacitor corresponds to the nonvolatile state of the nonvolatile memory element.
[0054]
The ferroelectric capacitor 5 also has a charge corresponding to the stored polarization state by connecting one end 5a to the input node 7a of the inverter circuit 7 and applying a read signal to the other end 5b during data restoration. The electric charge that generates a voltage higher or lower than the threshold voltage of the inverter circuit 7 at the input node 7a of the inverter circuit 7 is discharged to the input node 7a of the inverter circuit 7.
[0055]
A signal given to the other end 5b of the ferroelectric capacitor 5 is called a plate line signal PL. Therefore, both the write signal and the read signal described above constitute the plate line signal PL. The other end 5b can also be considered as a write signal applying end and / or a read signal applying end.
[0056]
As shown in FIG. 1, in this embodiment, one end 5a of the ferroelectric capacitor 5 and the input node 7a of the inverter circuit 7 are fixedly connected.
[0057]
The data holding circuit 3 also includes a transfer gate 11 which is a loop interrupting gate. The transfer gate 11 is inserted between the ferroelectric connection node 17 defined as a connection node between the input node 7a of the inverter circuit 7 and one end 5a of the ferroelectric capacitor 5 and the output node 9b of the inverter circuit 9. Is done. The ferroelectric connection node 17 corresponds to a nonvolatile memory element connection node.
[0058]
The transfer gate 11 is controlled so as to be in a relay state at the time of data latching and data writing, and at the time of data restoration, the transfer gate 11 is in a disconnection state at the time of applying a read signal, and is then switched to a relay state after a predetermined period. Be controlled.
[0059]
The transfer gate 15 has one end 15 a connected to the ferroelectric connection node 17 and the other end 15 b connected to the data propagation path 19 a on the input side of the data propagation path 19 connecting the data holding circuit 3 and the outside. . The transfer gate 15 is controlled to be switched to be in a relay state at the time of data propagation. At the time of data restoration, the transfer gate 15 is in a disconnection state in which the transfer gate 11 is in a disconnection state, and is then controlled to be in a relay state after a predetermined period has elapsed. Is done.
[0060]
The inverter circuit 13 is inserted in the data propagation path 19a on the input side. The input data D is given to the other end 15 b of the transfer gate 15 through the inverter circuit 13.
[0061]
The transfer gate 11 includes a transistor 23 which is an nMOSFET (nMOS field effect transistor) and a transistor 21 which is a pMOSFET (pMOS field effect transistor). Clock pulses CKB and / CKB, which will be described later, are applied to gate terminals 23a and 21a of transistors 23 and 21, respectively. Here, the clock pulse / CKB is an inverted signal of the clock pulse CKB.
[0062]
Similarly to the transfer gate 11, the transfer gate 15 includes a transistor 27 that is an nMOSFET and a transistor 25 that is a pMOSFET. However, clock pulses CKA and / CKA described later are applied to gate terminals 27a and 25a of transistors 27 and 25, respectively. Here, the clock pulse / CKA is an inverted signal of the clock pulse CKA.
[0063]
FIG. 2 is a schematic diagram showing a substantial configuration of the transfer gate 11. The transistor 23 includes a P-type semiconductor substrate 61, and a source region 69 and a drain region 71 formed in the semiconductor substrate 61. Both the source region 69 and the drain region 71 are made of an N-type semiconductor. A ground potential GND is applied to the semiconductor substrate 61.
[0064]
On the other hand, the transistor 21 includes an N-type well region 63 formed in the semiconductor substrate 61, and a source region 65 and a drain region 67 formed in the well region 63. Both the source region 65 and the drain region 67 are made of a P-type semiconductor. A power supply potential VDD is applied to the well region 63.
[0065]
The transistor 21 corresponds to a limiter field effect transistor as a limiter element. That is, the drain region 67 (corresponding to the connection node side semiconductor region) as the source / drain region is connected to the ferroelectric connection node 17. Further, as described above, the well region 63 as the base semiconductor region is supplied with the power supply potential VDD having the same polarity as the polarity (positive) of the charge discharged to the ferroelectric connection node 17 by the application of the read signal. ing. Further, a junction 68 is provided such that the junction direction from the drain region 67 to the well region 63 is the forward direction for the released charge (positive charge).
[0066]
In this embodiment, the structure of the transfer gate 15 shown in FIG. 1 is the same as that of the transfer gate 11, and the transistor 25 constituting the transfer gate 15 also corresponds to a limiter field effect transistor.
[0067]
FIG. 3 is a circuit diagram showing an example of a clock generation circuit for supplying a plurality of clock pulses necessary for the data holding device 1. The clock generation circuit 31 includes an enable signal input terminal 33, a basic clock input terminal 35, a clock generation unit 37, a third clock output terminal 39, a first clock output terminal 41, and a second clock output terminal 43.
[0068]
The enable signal input terminal 33 is a terminal for inputting an enable signal EN described later. The basic clock input terminal 35 is a terminal for inputting a clock pulse CLK which is a basis for controlling the operation of the data holding device 1. The third clock output terminal 39 is a terminal for outputting a clock pulse CKC (third clock pulse) obtained by giving a predetermined delay to the inverted signal of the clock pulse CLK.
[0069]
The first clock output terminal 41 is a terminal for outputting the clock pulse CKA (first clock pulse) described above. As described above, the transfer gate 15 is controlled to be switched by the clock pulse CKA output from the first clock output terminal 41 and the clock pulse / CKA that is an inverted signal of the clock pulse CKA.
[0070]
On the other hand, the second clock output terminal 43 is a terminal for outputting the above-described clock pulse CKB (second clock pulse). As described above, the transfer gate 11 is controlled to be relayed by the clock pulse CKB output from the second clock output terminal 43 and the clock pulse / CKB which is an inverted signal of the clock pulse CKB.
[0071]
The clock generation unit 37 is configured by a large number of logic gates, and generates a clock pulse CKC, a clock pulse CKA, and a clock pulse CKB based on the enable signal EN and the clock pulse CLK.
[0072]
FIG. 6 shows the relationship among the enable signal EN, the clock pulse CLK, the clock pulse CKC, the clock pulse CKA, and the clock pulse CKB. The clock pulse CKA and the clock pulse CKB have a part in which the logic “L” is at the same time, but if they are ignored, they are complementary signals as a whole.
[0073]
Therefore, in the data holding device 1 configured as described above (see FIG. 1), data propagation and latching are alternately repeated. That is, at the time of data propagation, the transfer gates 11 and 15 are controlled so as to be OFF (disconnected state) and ON (relay state), respectively. That is, at the time of data propagation, the input data D given to the data holding device 1 is output as it is as output data Q via the inverter circuit 13, transfer gate 15 and inverter circuit 7.
[0074]
On the other hand, at the time of data latching, the transfer gates 11 and 15 are controlled to be ON and OFF, respectively. Therefore, at the time of data latching, the data holding circuit 3 holds the data inputted immediately before and the held data is outputted as the output data Q.
[0075]
FIG. 4 is an example of a timing chart for explaining an operation for writing data in the data holding device 1, that is, a data writing operation. A data write operation will be described with reference to FIG.
[0076]
In the data write operation, first, the write signal (a) is applied as the plate line signal PL to the other end 5b of the ferroelectric capacitor 5 with both the power supply of the data holding device 1 and the enable signal EN being ON.
[0077]
The write signal (a) is a rectangular signal generated by once setting the plate line signal PL, which has been logic “L”, to logic “H” and then returning it to logic “L” again. By applying the write signal (a) to the other end 5 b of the ferroelectric capacitor 5, the polarization state corresponding to the data held in the data holding circuit 3 at that time is stored in the ferroelectric capacitor 5. The
[0078]
Thereafter, the power is turned off. When the power is turned off, the enable signal EN is also turned off (logic “L”).
[0079]
In the example shown in FIG. 4, as indicated by the solid line, the plate line signal PL once set to logic “H” is turned back to logic “L” and then turned off. In addition, the power may be turned off without returning the plate line signal PL to the logic “L”. It is also possible to turn off only the enable signal EN without turning off the power.
[0080]
FIG. 5 is an example of a timing chart for explaining an operation at the time of data restoration in the data holding device 1, that is, a data restoration operation. The data restoration operation will be described with reference to FIGS.
[0081]
In the data restoration operation, as shown in FIG. 5, first, the power of the data holding device 1 is turned on, and in this state, the reading signal (b) is sent to the other end 5b of the ferroelectric capacitor 5 as the plate line signal PL. give.
[0082]
The read signal (b) is a rectangular signal generated by once setting the plate line signal PL, which has been logic "L", to logic "H" and then returning it to logic "L" again. By applying the read signal (b) to the other end 5 b of the ferroelectric capacitor 5, charges corresponding to the polarization state stored in the ferroelectric capacitor 5 are released to the ferroelectric connection node 17.
[0083]
In this state, the enable signal EN is still “L”. Therefore, as shown in FIG. 6, the clock pulses CKA and CKB are both logic “L”. That is, both transfer gates 11 and 15 are OFF. Therefore, the charge discharged to the ferroelectric connection node 17 does not leak to the inverter circuit 9 side via the transfer gate 11 or leak to the inverter circuit 13 side via the transfer gate 15 (FIG. 1).
[0084]
In this state, as described above, since the power supply of the data holding device 1 is ON, as shown in FIG. 2, the power supply potential VDD is present in the well region 63 of the transistor 21 constituting the transfer gate 11. Is granted. Therefore, even if the potential of the ferroelectric connection node 17 rises due to the charge discharged to the ferroelectric connection node 17, the charge does not leak into the well region 63 unless the potential exceeds the power supply potential VDD. .
[0085]
Similarly, as long as the potential of the ferroelectric connection node 17 does not exceed the power supply potential VDD, the charge does not leak into the well region (not shown) of the transistor 25 constituting the transfer gate 15.
[0086]
As described above, as long as the potential of the ferroelectric connection node 17 does not exceed the power supply potential VDD, the above-described discharged charges remain in the ferroelectric connection node 17. Therefore, the potential of the ferroelectric connection node 17 is advantageous because it accurately reflects the released charge.
[0087]
On the other hand, when the discharged charge is too large due to some trouble or when an unnecessary charge remains in the ferroelectric connection node 17, the potential of the ferroelectric connection node 17 becomes the power supply potential due to the discharge of the charge. There is a possibility of exceeding VDD.
[0088]
In such a case, as shown in FIG. 2, excess charge flows into the power supply (potential VDD) through the drain region 67, the junction 68 and the well region 63 of the transistor 21 constituting the transfer gate 11. Similarly, excess charge flows into the power supply (potential VDD) connected to the well region (not shown) of the transistor 25 constituting the transfer gate 15.
[0089]
Therefore, in this embodiment, even if the discharged charge is too large or unnecessary charge remains in the ferroelectric connection node 17, the discharge of the charge causes the ferroelectric connection node 17 to The potential does not exceed the power supply potential VDD. That is, it is possible to prevent the apparatus from being damaged by such a situation.
[0090]
Returning to FIG. 5, the enable signal is then turned ON. As shown in FIG. 6, thereafter, the clock pulse CKB becomes logic “H” (see FIG. 6, (c)). At this time, the clock pulse CKA remains at logic “L”. That is, the transfer gate 15 shown in FIG. 1 remains OFF, and only the transfer gate 11 is turned ON.
[0091]
Therefore, the data holding circuit 3 remains disconnected from the input-side data propagation path 19a and the loop is closed. That is, the inverter circuits 7 and 9 are connected in a loop while eliminating the influence from the outside. For this reason, the potential of the ferroelectric connection node 17 reaches a logic level (logic “H” or logic “L”) that accurately reflects the discharged charges without being affected by the input data.
[0092]
FIG. 7 is a diagram showing a simulation result of a change in potential of the ferroelectric connection node 17 in the data restoration operation.
[0093]
As shown in FIG. 7, when the potential rise due to the above-described charge release is large, as a result, the potential of the ferroelectric connection node 17 exceeds the threshold voltage Vth of the inverter circuit 7 (see FIG. 1) (for example, By closing the loop of the data holding circuit 3 to the potential V1 or V2), the potential of the ferroelectric connection node 17 becomes the power supply potential VDD, that is, the logic “H”.
[0094]
On the other hand, when the potential rise due to the discharge of the electric charge is not so large and, as a result, the potential of the ferroelectric connection node 17 does not exceed the threshold voltage Vth of the inverter circuit 7 (for example, the potential V3), data retention is performed. By closing the loop of the circuit 3, the potential of the ferroelectric connection node 17 becomes the ground potential GND, that is, the logic “L”.
[0095]
Thereafter, as shown in FIG. 6, the clock pulse CKB becomes logic “L” and the clock pulse CKA becomes logic “H” (see FIG. 6, (d)). That is, the transfer gate 15 shown in FIG. 1 is turned on and the transfer gate 11 is turned off. As a result, the next input data D is input to the data holding device.
[0096]
In the example shown in FIG. 5, the enable signal EN is turned ON after the plate line signal PL once set to logic “H” is returned to logic “L” as shown by a solid line. As shown, the enable signal EN can be turned ON before the plate line signal PL is returned to logic "L".
[0097]
FIG. 8 is a circuit diagram showing a data holding device 81 according to another embodiment of the present invention. The data holding device 81 is obtained by adding a transistor 83 that is a precharge circuit to the data holding device 1 shown in FIG. 1, and the other configuration is the same as that of the data holding device 1.
[0098]
Transistor 83 has its drain region connected to ferroelectric connection node 17 and its source region and base semiconductor region connected to ground potential GND. A precharge signal PC is supplied to the gate.
[0099]
FIG. 9 is an example of a timing chart for explaining the data restoration operation in the data holding device 81. FIG. 5 shows that the precharge signal PC (rectangular signal, see FIG. 9, (e)) is applied after the power is turned on and before the read signal (b) is applied as the plate line signal PL. Different from the timing chart shown in FIG.
[0100]
With this configuration, the charge remaining at the ferroelectric connection node 17 can be discharged before the read signal (b) is applied. For this reason, data can be restored more accurately.
[0101]
FIG. 10 is a circuit diagram showing a data holding device 91 according to still another embodiment of the present invention. The data holding device 91 is obtained by adding inverter circuits 93 and 95 which are a pair of correction inverter circuits to the data holding device 81 shown in FIG. 8, and the other configuration is the same as the data holding device 81. .
[0102]
The inverter circuit 93 is inserted in the data propagation path 19a on the input side. In this example, it is inserted before the inverter circuit 13 in the data propagation path 19a on the input side.
[0103]
The inverter circuit 95 is inserted in the data propagation path 19b on the output side. In this example, it is inserted immediately after the data holding circuit 3 in the data propagation path 19b on the output side.
[0104]
With this configuration, when the charge of the ferroelectric connection node 17 is discharged by the transistor 83 and the logical value of the ferroelectric connection node 17 becomes logic “L”, the logical value of the output of the data holding device 91 is set. It can be a logic "L".
[0105]
For this reason, since the output of the data holding device 91 corresponding to precharge, that is, reset can be set to logic “L”, it is easy to construct a logic circuit (not shown) using the output of the data holding device 91. .
[0106]
In each of the above-described embodiments, the pMOSFET has been described as an example of the limiter field effect transistor. However, the present invention is not limited to this. For example, when the charge discharged to the nonvolatile memory element connection node is a negative charge, the nMOSFET corresponds to the field effect transistor for limiter in the present invention.
[0107]
Further, in each of the embodiments described above, the limiter field effect transistor is provided in both the loop interrupt gate and the data interrupt gate, but the present invention is not limited to this. For example, a limiter field effect transistor may be provided in one of the loop interrupt gate and the data interrupt gate. Further, the limiter field-effect transistor may not be provided in either the loop interrupt gate or the data interrupt gate.
[0108]
Further, in each of the embodiments described above, the case where the limiter field effect transistor is used as the limiter element has been described, but the present invention is not limited to this. For example, a diode can be used as the limiter element.
[0109]
FIG. 11 is a circuit diagram showing a data holding device 101 according to still another embodiment of the present invention. The data holding device 101 is different from the data holding device 1 shown in FIG. 1 in that it includes a diode 105 (limiter diode) as a limiter element. Further, transistors 123 and 127 are used in place of the transfer gates 11 and 15, respectively. Other configurations are the same as those of the data holding device 1. Reference numeral 103 denotes a data holding circuit constituting the data holding device, which corresponds to the data holding circuit 3 in FIG.
[0110]
The diode 105 is a pn junction diode, the anode is connected to the ferroelectric connection node 17, and the power supply potential VDD is applied to the cathode. The transistors 123 and 127 are both nMOSFETs, and the clock pulses CKB and CKA are applied to the gate terminals 123a and 127a, respectively.
[0111]
FIG. 12 is a schematic diagram showing a substantial configuration of the diode 105 and the transistor 123. The transistor 123 includes a P-type semiconductor substrate 161 and a source region 169 and a drain region 171 formed in the semiconductor substrate 161. Both the source region 169 and the drain region 171 are formed of an N-type semiconductor. A ground potential GND is applied to the semiconductor substrate 161.
[0112]
On the other hand, the diode 105 includes a cathode side region 163 formed in the semiconductor substrate 161 and an anode side region 167 formed in the cathode side region 163. The cathode side region 163 and the anode side region 167 are configured by N-type and P-type semiconductors, respectively. A power supply potential VDD is applied to the cathode side region 163.
[0113]
As described above, the diode 105 corresponds to a limiter diode as a limiter element. That is, the anode side region 167 (corresponding to the connection node side semiconductor region) is connected to the ferroelectric connection node 17. Further, as described above, the cathode side region 163 as the base semiconductor region is supplied with the power supply potential VDD having the same polarity as the polarity (positive) of the charge discharged to the ferroelectric connection node 17 by the application of the read signal. It has been. In addition, a junction 168 (pn junction) is provided in which the junction direction from the anode side region 167 to the cathode side region 163 is a forward direction for the released charge (positive charge).
[0114]
In the example of FIG. 11, the transistors 123 and 127 are used as the loop interrupt gate and the data interrupt gate. However, the loop interrupt gate and the data interrupt gate are not limited to these. . For example, the transfer gates 11 and 15 shown in FIG. 1 may be used as the loop interrupt gate or the data interrupt gate.
[0115]
Further, in each of the above-described embodiments, the case where the data holding device includes the data severing gate has been described as an example. Can be applied.
[0116]
Further, in each of the above-described embodiments, the first and second inverter circuits are an inverter circuit arranged in the main signal path and an inverter circuit arranged in the feedback signal path constituting the data holding circuit, respectively. However, the present invention is not limited to this.
[0117]
The present invention can also be applied to cases where the first and second inverter circuits are an inverter circuit arranged in a feedback signal path and an inverter circuit arranged in a main signal path, respectively, constituting a data holding circuit. it can. In this case, one end of the nonvolatile memory element is connected to the input node of the inverter circuit arranged in the feedback signal path.
[0118]
In each of the above-described embodiments, the case where data existing in the data holding circuit at the time of data latching, that is, the case where the nonvolatile state corresponding to the latched data is stored in the nonvolatile memory element has been described as an example. However, the present invention is not limited to this.
[0119]
For example, a nonvolatile state corresponding to data passing through the data holding circuit (propagation data at the time of data propagation) can be stored in the nonvolatile memory element. With this configuration, for example, data can be stored in a nonvolatile manner prior to the latch operation.
[0120]
Further, for example, the nonvolatile memory element is configured to store a nonvolatile state corresponding to data existing in the data holding circuit at the time (or immediately before) when the error occurs regardless of whether or not the data is latched. You can also. With this configuration, correct data at the time of occurrence of the error (or immediately before it) can be stored in a nonvolatile manner regardless of the time of occurrence of the error. For this reason, it is possible to always restart processing from correct data after the power is turned on again.
[0121]
In each of the above-described embodiments, the case where the nonvolatile memory element is composed of only a ferroelectric capacitor has been described as an example. However, the present invention is not limited to this.
[0122]
When the nonvolatile memory element is a ferroelectric transistor substantially including a ferroelectric capacitor, for example, a MFMIS type FET (metal / ferroelectric / metal / insulator / semiconductor field effect transistor), or non-volatile The storage element may be a combination of a ferroelectric capacitor or a ferroelectric transistor and another element (for example, an electrical / electronic element such as a transistor, a resistor, or a paraelectric capacitor).
[0123]
Furthermore, the present invention can also be applied when the nonvolatile memory element does not include a ferroelectric capacitor. FIG. 13A is a diagram illustrating an example of a nonvolatile memory element that does not include a ferroelectric capacitor. For example, a nonvolatile memory element 205 shown in FIG. 13A is used instead of the ferroelectric capacitor 5 constituting the data holding device 1 of FIG.
[0124]
The nonvolatile storage element 205 includes a switching data storage unit 201 as a nonvolatile storage unit, and a capacitor unit 202 composed of one or more paraelectric capacitors. In this example, the capacitor unit 202 includes two paraelectric capacitors C1 (first paraelectric capacitor, capacitance C1) and C2 (second paraelectric capacitor, capacitance C2) that can be connected in parallel, and the capacitance change. And a transfer gate 203 as a switch.
[0125]
One end 205a of the nonvolatile memory element 205 is connected to a nonvolatile memory element connection node (corresponding to the ferroelectric connection node 17 in FIG. 1). A reading signal (a signal similar to the reading signal (b) shown in FIG. 5) is applied to the other end 205b of the nonvolatile memory element 205 as the plate line signal PL at the time of data restoration.
[0126]
The switching data storage unit 201 stores data corresponding to data appearing at the nonvolatile storage element connection node in a nonvolatile manner, as switching data, automatically or based on a predetermined write signal (not shown). .
[0127]
The transfer gate 203 is turned on or off according to the value of the switching data stored in the switching data storage unit 201.
[0128]
One end of the capacitor C1 is directly connected to the nonvolatile memory element connection node. On the other hand, one end of the capacitor C2 is connected to one end of the capacitor C1 via the transfer gate 203. Further, the other ends of the capacitors C1 and C2 are connected to each other, and constitute the other end 205b of the nonvolatile memory element 205.
[0129]
That is, the effective capacity of the capacitor unit 202 is configured to be different depending on whether the transfer gate 203 is connected (ON state or OFF state).
[0130]
FIG. 13B is a diagram illustrating an equivalent circuit of the nonvolatile memory element 205 when the transfer gate 203 is in the OFF state. In this case, the effective capacity of the capacitor unit 202 is the capacity “C1” of the capacitor C1 alone.
[0131]
FIG. 13C is a diagram illustrating an equivalent circuit of the nonvolatile memory element 205 when the transfer gate 203 is in an ON state. In this case, the effective capacity of the capacitor unit 202 is a combined capacity “C1 + C2” when the capacitors C1 and C2 are connected in parallel.
[0132]
That is, the effective capacity of the capacitor unit 202 may be the combined capacity of the capacitors C1 and C2 or the capacity of the capacitor C1 alone, depending on the connection state of the transfer gate 203 (whether it is ON or OFF). To do.
[0133]
When the above-described read signal is applied to the other end 205 b of the nonvolatile memory element 205, charges corresponding to the effective capacity of the capacitor unit 202 are released to the one end 205 a of the nonvolatile memory element 205. The discharged charge generates a voltage higher or lower than the threshold voltage of the first inverter circuit (for example, the inverter circuit 7 in FIG. 1) at the input node of the first inverter circuit according to the effective capacity. The capacities of the capacitors C1 and C2 are determined so that the electric charge is generated.
[0134]
With this configuration, data corresponding to the switching data stored in the switching data storage unit 201 can be restored to the data holding circuit.
[0135]
That is, the nonvolatile memory element 205 can be expressed as follows.
[0136]
The nonvolatile memory element 205 includes a nonvolatile memory part and a capacitor part,
The nonvolatile storage unit stores data corresponding to data existing in the data holding circuit in a nonvolatile manner with one end connected to the input node of the first inverter circuit at the time of data writing.
The capacitor unit is configured to exhibit an effective capacity corresponding to the data stored in the nonvolatile storage unit in a nonvolatile manner at the time of data restoration,
The capacitor unit also has a charge corresponding to the effective capacity by connecting one end to the input node of the first inverter circuit and applying a read signal to the other end during data restoration, An electric charge that generates a voltage higher or lower than the threshold voltage of the inverter circuit at the input node of the first inverter circuit is discharged to the input node of the first inverter circuit.
[0137]
The invention disclosed in the present application can be grasped as any of the following (I) to (II).
[0138]
(I)
A data holding circuit for holding data by connecting the first and second inverter circuits in a loop at the time of data latch; and
When writing data, one end is connected to the input node of the first inverter circuit, and a write signal is applied to the other end, thereby storing a nonvolatile state corresponding to the data held in the data holding circuit. At the time of data restoration, by connecting the one end to the input node of the first inverter circuit and applying a read signal to the other end, the charge corresponding to the stored nonvolatile state is A non-volatile memory configured to discharge, to the input node of the first inverter circuit, charges that generate a voltage higher or lower than the threshold voltage of the first inverter circuit at the input node of the first inverter circuit. A sex memory element;
With
The data holding circuit is
Inserted between a non-volatile memory element connection node defined as a connection node between an input node of the first inverter circuit and one end of the non-volatile memory element, and an output node of the second inverter circuit; A loop that is controlled so as to be in a relay state at the time of data latching and data writing, and that is controlled to be in a disconnection state when the read signal is applied and to be in a relay state after a predetermined period after data restoration. A gate for connection,
Data holding device.
[0139]
(II)
A data holding circuit for holding data by connecting the first and second inverter circuits in a loop at the time of data latch; and
A nonvolatile memory element having one end connected to an input node of the first inverter circuit at least during data writing and data restoration;
With
The data holding circuit is
Inserted between a non-volatile memory element connection node defined as a connection node between an input node of the first inverter circuit and one end of the non-volatile memory element, and an output node of the second inverter circuit A loop-breaking gate,
Prepare a data holding device,
When writing data,
The loop breaking gate is set to a joining state,
In this state, one end of the non-volatile memory element is connected to the input node of the first inverter circuit, and a write signal is applied to the other end, so that the non-volatile corresponding to the data held in the data holding circuit The target state is stored in the nonvolatile memory element,
When restoring data,
Turn on the power of the data holding device,
In that state, the loop connection gate is turned off,
In this state, one end of the nonvolatile memory element is connected to the input node of the first inverter circuit, and a read signal is applied to the other end, so that the charge corresponding to the stored nonvolatile state is obtained. A charge that causes a voltage higher or lower than a threshold voltage of the first inverter circuit to be generated at the input node of the first inverter circuit is discharged to the input node of the first inverter circuit;
Thereafter, the first and second inverter circuits are connected in a loop by setting the gate for interrupting the loop after a lapse of a predetermined period, whereby the nonvolatile memory stored in the nonvolatile memory element Restoring data corresponding to the state in the data holding circuit;
A data holding method comprising steps.
[0140]
With the configuration as described in (I) or (II) above, data can be stored by a simple operation of applying a write signal to the other end of the nonvolatile memory element, so that it is easy to store the data. It becomes. In addition, since the nonvolatile state corresponding to the data latched in the data holding circuit can be stored in the nonvolatile memory element, it is possible to store highly reliable data in a stable state.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a configuration of a data holding device 1 according to an embodiment of the present invention.
FIG. 2 is a schematic diagram showing a substantial configuration of a transfer gate 11;
FIG. 3 is a circuit diagram showing an example of a configuration of a clock generation circuit for supplying a plurality of clock pulses necessary for the data holding device 1;
FIG. 4 is an example of a timing chart for explaining a data write operation in the data holding device 1;
FIG. 5 is an example of a timing chart for explaining a data restoration operation in the data holding device 1;
FIG. 6 is a timing chart showing a relationship among an enable signal EN, a clock pulse CLK, a clock pulse CKC, a clock pulse CKA, and a clock pulse CKB.
7 is a diagram showing a simulation result of a change in potential of a ferroelectric connection node 17 in a data restoration operation. FIG.
FIG. 8 is a circuit diagram showing a configuration of a data holding device 81 according to another embodiment of the present invention.
FIG. 9 is an example of a timing chart for explaining a data restoration operation in the data holding device 81;
FIG. 10 is a circuit diagram showing a configuration of a data holding device 91 according to still another embodiment of the present invention.
FIG. 11 is a circuit diagram showing a data holding device 101 according to still another embodiment of the present invention.
12 is a schematic diagram showing a substantial configuration of a diode 105 and a transistor 123. FIG.
FIG. 13A is a diagram illustrating an example of a nonvolatile memory element that does not include a ferroelectric capacitor. FIG. 13B is a diagram illustrating an equivalent circuit of the nonvolatile memory element 205 when the transfer gate 203 is in the OFF state. FIG. 13C is a diagram illustrating an equivalent circuit of the nonvolatile memory element 205 when the transfer gate 203 is in an ON state.
[Explanation of symbols]
1. Data holding device
5. Ferroelectric capacitor
5b: the other end of the ferroelectric capacitor
11 ... Transfer gate
15 ... Transfer gate
17 ... Ferroelectric connection node

Claims (10)

データラッチ時に、第１および第２のインバータ回路をループ状に接続することによりデータを保持するデータ保持回路と、
データ書き込み時に、前記第１のインバータ回路の入力ノードにその一端を接続した状態で、前記データ保持回路に存するデータに対応した不揮発的状態を記憶し、データ復元時に、前記第１のインバータ回路の入力ノードに前記一端を接続するとともに他端に読み出し用信号を付与することで、前記記憶していた不揮発的状態に対応した電荷であって、前記第１のインバータ回路のしきい値電圧より高いまたは低い電圧を前記第１のインバータ回路の入力ノードに発生させる電荷を、前記第１のインバータ回路の入力ノードに放出するよう構成された不揮発性記憶素子と、
を備え、
前記データ保持回路は、
前記第１のインバータ回路の入力ノードと前記不揮発性記憶素子の一端との接続ノードとして定義される不揮発性記憶素子接続ノードと、前記第２のインバータ回路の出力ノードと、の間に挿入され、データラッチ時およびデータ書き込み時に継状態となるよう継断制御されるとともに、データ復元時には、前記読み出し用信号の付与時に断状態でありその後所定期間経過後に継状態となるよう継断制御されるループ継断用ゲート、を備えている、
データ保持装置。A data holding circuit for holding data by connecting the first and second inverter circuits in a loop at the time of data latch; and
A nonvolatile state corresponding to data existing in the data holding circuit is stored with one end connected to the input node of the first inverter circuit at the time of data writing, and at the time of data restoration, By connecting the one end to the input node and applying a read signal to the other end, the charge corresponds to the stored nonvolatile state and is higher than the threshold voltage of the first inverter circuit Or a non-volatile storage element configured to discharge a charge that generates a low voltage at the input node of the first inverter circuit to the input node of the first inverter circuit;
With
The data holding circuit is
Inserted between a non-volatile memory element connection node defined as a connection node between an input node of the first inverter circuit and one end of the non-volatile memory element, and an output node of the second inverter circuit; A loop that is controlled so as to be in a relay state at the time of data latching and data writing, and that is controlled to be in a disconnection state when the read signal is applied and to be in a relay state after a predetermined period after data restoration. A gate for connection,
Data holding device. 請求項１のデータ保持装置において、
一端が前記不揮発性記憶素子接続ノードに接続され、他端が前記データ保持回路と外部とを結ぶデータ伝搬路に接続され、データ伝搬時に継状態となるよう継断制御されるとともに、前記データ復元時には、前記ループ継断用ゲートが断状態である期間断状態でありその後所定期間経過後に継状態となるよう継断制御されるデータ継断用ゲートを備えたこと、
を特徴とするもの。The data holding device according to claim 1, wherein
One end is connected to the non-volatile memory element connection node, the other end is connected to a data propagation path connecting the data holding circuit and the outside, and the data is restored while being controlled to be in a relay state during data propagation. Sometimes, it has a data interrupting gate that is controlled to be interrupted so that the loop interrupting gate is in a disconnected state in a disconnected state and then becomes a relayed state after a predetermined period of time,
It is characterized by. 請求項１ないし２のいずれかのデータ保持装置において、
前記不揮発性記憶素子接続ノードに接続される接続ノード側半導体領域と、
前記読み出し用信号の付与により前記不揮発性記憶素子接続ノードに放出された電荷の極性と同じ極性の電源電圧を印加した基部半導体領域と、
前記接続ノード側半導体領域から前記基部半導体領域への接合方向が前記放出された電荷にとって順方向となるような接合部と、
を有するリミッター素子、を備えたこと、
を特徴とするもの。The data holding device according to any one of claims 1 to 2,
A connection node side semiconductor region connected to the nonvolatile memory element connection node;
A base semiconductor region to which a power supply voltage having the same polarity as the polarity of the charge discharged to the nonvolatile memory element connection node by application of the read signal is applied;
A junction such that a junction direction from the connection node side semiconductor region to the base semiconductor region is a forward direction for the discharged charges;
A limiter element having
It is characterized by. 請求項３のデータ保持装置において、
前記ループ継断用ゲートおよび／または前記データ継断用ゲートは、前記リミッター素子としてのリミッター用電界効果トランジスタを備え、
当該リミッター用電界効果トランジスタは、前記不揮発性記憶素子接続ノードに接続される前記接続ノード側半導体領域としてのソース／ドレイン領域と、前記読み出し用信号の付与により前記不揮発性記憶素子接続ノードに放出された電荷の極性と同じ極性の電源電圧を印加した前記基部半導体領域と、前記ソース／ドレイン領域から前記基部半導体領域への接合方向が前記放出された電荷にとって順方向となるような前記接合部と、を有すること、
を特徴とするもの。The data holding device according to claim 3, wherein
The loop interrupting gate and / or the data interrupting gate includes a limiter field effect transistor as the limiter element,
The limiter field effect transistor is discharged to the non-volatile memory element connection node by providing the source / drain region as the connection node side semiconductor area connected to the non-volatile memory element connection node and the read signal. The base semiconductor region to which a power supply voltage having the same polarity as the polarity of the charged charge is applied, and the junction portion from which the junction direction from the source / drain region to the base semiconductor region is a forward direction for the discharged charge; Having
It is characterized by. 請求項１ないし４のいずれかのデータ保持装置において、
前記読み出し用信号の付与に先立ち前記不揮発性記憶素子接続ノードの電荷を放電するプリチャージ回路を備えたこと、
を特徴とするもの。The data holding device according to any one of claims 1 to 4,
A precharge circuit that discharges the non-volatile memory element connection node prior to application of the read signal;
It is characterized by. 請求項５のデータ保持装置において、
前記不揮発性記憶素子接続ノードは、前記データ保持回路と外部とを結ぶデータ伝搬路のうち入力側のデータ伝搬路に接続され、
前記入力側のデータ伝搬路および出力側のデータ伝搬路に、それぞれ１個の補正用インバータ回路を挿入したこと、
を特徴とするもの。The data holding device according to claim 5, wherein
The non-volatile memory element connection node is connected to the data propagation path on the input side among the data propagation paths connecting the data holding circuit and the outside,
Inserting one correction inverter circuit in each of the input-side data propagation path and the output-side data propagation path;
It is characterized by. 請求項１ないし６のいずれかのデータ保持装置において、
前記不揮発性記憶素子は、強誘電体コンデンサを含み、
前記不揮発的状態は、当該強誘電体コンデンサの分極状態であること、
を特徴とするもの。The data holding device according to any one of claims 1 to 6,
The nonvolatile memory element includes a ferroelectric capacitor,
The nonvolatile state is a polarization state of the ferroelectric capacitor;
It is characterized by. データラッチ時に、第１および第２のインバータ回路をループ状に接続することによりデータを保持するデータ保持回路と、
少なくともデータ書き込み時およびデータ復元時にその一端が前記第１のインバータ回路の入力ノードに接続される不揮発性記憶素子と、
を備え、
前記データ保持回路は、
前記第１のインバータ回路の入力ノードと前記不揮発性記憶素子の一端との接続ノードとして定義される不揮発性記憶素子接続ノードと、前記第２のインバータ回路の出力ノードと、の間に挿入されたループ継断用ゲート、を備えている、
データ保持装置、を用意し、
データ書き込み時に、
前記第１のインバータ回路の入力ノードに前記不揮発性記憶素子の一端を接続した状態で、前記データ保持回路に存するデータに対応した不揮発的状態を当該不揮発性記憶素子に記憶させ、
データ復元時に、
前記データ保持装置の電源を投入しておき、
その状態で前記ループ継断用ゲートを断状態とし、
その状態で前記第１のインバータ回路の入力ノードに前記不揮発性記憶素子の一端を接続するとともに他端に読み出し用信号を付与することで、前記記憶していた不揮発的状態に対応した電荷であって、前記第１のインバータ回路のしきい値電圧より高いまたは低い電圧を前記第１のインバータ回路の入力ノードに発生させる電荷を、前記第１のインバータ回路の入力ノードに放出させ、
その後、所定期間経過後に前記ループ継断用ゲートを継状態とすることで前記第１および第２のインバータ回路をループ状に接続し、これにより、前記不揮発性記憶素子に記憶していた不揮発的状態に対応したデータを前記データ保持回路に復元する、
ステップを備えたデータ保持方法。A data holding circuit for holding data by connecting the first and second inverter circuits in a loop at the time of data latch; and
A nonvolatile memory element having one end connected to an input node of the first inverter circuit at least during data writing and data restoration;
With
The data holding circuit is
Inserted between a non-volatile memory element connection node defined as a connection node between an input node of the first inverter circuit and one end of the non-volatile memory element, and an output node of the second inverter circuit A loop-breaking gate,
Prepare a data holding device,
When writing data,
In a state where one end of the nonvolatile memory element is connected to the input node of the first inverter circuit, a nonvolatile state corresponding to data existing in the data holding circuit is stored in the nonvolatile memory element,
When restoring data,
Turn on the power of the data holding device,
In that state, the loop connection gate is turned off,
In this state, one end of the nonvolatile memory element is connected to the input node of the first inverter circuit, and a read signal is applied to the other end, so that the charge corresponding to the stored nonvolatile state is obtained. A charge that causes a voltage higher or lower than a threshold voltage of the first inverter circuit to be generated at the input node of the first inverter circuit is discharged to the input node of the first inverter circuit;
Thereafter, the first and second inverter circuits are connected in a loop by setting the gate for interrupting the loop after a lapse of a predetermined period, whereby the nonvolatile memory stored in the nonvolatile memory element Restoring data corresponding to the state in the data holding circuit;
A data holding method comprising steps. 請求項８のデータ保持方法において、
前記データ保持装置は、
一端が前記不揮発性記憶素子接続ノードに接続され、他端が前記データ保持回路と外部とを結ぶデータ伝搬路に接続され、データ伝搬時に継状態となるよう継断制御されるデータ継断用ゲートを備え、
データ復元時に、
前記データ保持装置の電源を投入しておき、
その状態で前記ループ継断用ゲートおよび前記データ継断用ゲートを断状態とし、
その状態で前記第１のインバータ回路の入力ノードに前記不揮発性記憶素子の一端を接続するとともに他端に読み出し用信号を付与することで、前記記憶していた不揮発的状態に対応した電荷であって、前記第１のインバータ回路のしきい値電圧より高いまたは低い電圧を前記第１のインバータ回路の入力ノードに発生させる電荷を、前記第１のインバータ回路の入力ノードに放出させ、
その後、所定期間経過後に前記データ継断用ゲートを断状態としたまま前記ループ継断用ゲートを継状態とすることで前記第１および第２のインバータ回路をループ状に接続し、これにより、前記不揮発性記憶素子に記憶していた不揮発的状態に対応したデータを前記データ保持回路に復元し、
その後、前記データ継断用ゲートを継状態とする、
ステップを備えたことを特徴とするもの。The data holding method according to claim 8, wherein
The data holding device is:
One end connected to the non-volatile memory element connection node, the other end connected to a data propagation path connecting the data holding circuit and the outside, and a data connection gate that is controlled to be connected in a connection state during data propagation With
When restoring data,
Turn on the power of the data holding device,
In that state, the loop connection gate and the data connection gate are disconnected,
In this state, one end of the nonvolatile memory element is connected to the input node of the first inverter circuit, and a read signal is applied to the other end, so that the charge corresponding to the stored nonvolatile state is obtained. A charge that causes a voltage higher or lower than a threshold voltage of the first inverter circuit to be generated at the input node of the first inverter circuit is discharged to the input node of the first inverter circuit;
Thereafter, the first and second inverter circuits are connected in a loop by setting the loop connection gate in the connection state while the data connection gate is in the disconnected state after a predetermined period of time. Restoring the data corresponding to the nonvolatile state stored in the nonvolatile storage element to the data holding circuit;
Thereafter, the data interrupting gate is set to the relay state.
Characterized by comprising steps. 請求項８ないし９のいずれかのデータ保持方法において、
前記不揮発性記憶素子は、強誘電体コンデンサを含み、
前記不揮発的状態は、当該強誘電体コンデンサの分極状態であること、
を特徴とするもの。The data holding method according to any one of claims 8 to 9,
The nonvolatile memory element includes a ferroelectric capacitor,
The nonvolatile state is a polarization state of the ferroelectric capacitor;
It is characterized by.
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