【０００１】
【発明の属する技術分野】
本発明は、シリアルデータを受信する時に必要な同期クロックを生成するシリアルデータ同期装置に関する。
【０００２】
【従来の技術】
ＥａｔｈｅｒＮｅｔ（登録商標）等の伝送路を用いてシリアルデータの伝送を行う場合、正負２値レベルを利用し、０，１の違いでレベルの反転をビットの中央で行うマンチェスタ符号化等の符号化が行われる。これらの符号化されたシリアルデータを受信して復号を行うには、受信データから同期信号を取り出す必要がある。
従来のシリアルデータ受信装置の同期装置は図４のような構成になっている。図４において、同期装置は、受信データＳ１１のＬ（ローレベル）とＨ（ハイレベル）によって受信用クロックＣＫのカウント値を増減するアップダウンカウンタ１１と、アップダウンカウンタ１１の出力Ｓ１２の値が上限値または下限値に達したことを検出するリミッタ１２と、リミッタ１２の出力Ｓ１３を受信用クロックＣＫでシフトするシフトレジスタ１３と、シフトレジスタ１３の出力Ｓ１４および信号Ｓ１１，Ｓ１２，Ｓ１３により同期タイミングを生成する同期タイミング生成回路１４とにより構成されている。
【０００３】
図４の同期装置を用いた同期方法を図５のタイムチャートを用いて説明する。図５において、（ａ）は受信データＳ１１、（ｂ）はアップダウンカウンタ１１のカウント値Ｓ１２、（ｃ）はリミッタ１２の出力Ｓ１３、（ｄ）はシフトレジスタ１３の出力である同期パルス発生許可信号Ｓ１４、（ｅ）は同期タイミングパルスＳ１５を示している。
受信データＳ１１をアップダウンカウンタ１１のカウント方向指定信号として用い、カウントを行う。無信号時、ＬとＨが交互に連続して入力される場合は、アップダウンカウンタ１１のカウント値Ｓ１２はリミッタ１２の上限または下限値の範囲内に収まっている。ここで受信データＳ１１が変化した場合、カウンタ値Ｓ１２はリミッタ１２の上限値または下限値に達し、リミッタ１２の出力Ｓ１３がアクティブになる。この出力Ｓ１３を受け、アップダウンカウンタ１１は停止し、また、シフトレジスタ１３がアクティブになった出力Ｓ１３をデータとして取り込む。一定時間後にシフトレジスタ１３のデータ全てがアクティブになった時点で同期パルス発生許可信号Ｓ１４がアクティブになる。ここで受信データＳ１１が変化し、かつカウント値Ｓ１２が下限値であった場合、同期タイミングパルスＳ１５が発生する。
【０００４】
【特許文献１】
特開２００１−１１１６３３号公報
【特許文献２】
特開平８−２１０８７６号公報
【０００５】
【発明が解決しようとする課題】
ところが従来技術では、受信波形が歪んでいる場合に問題があった。このときの同期装置の動作を図６のタイムチャートにより説明する。
図６（ａ）に示すように、受信データＳ１１がＬ側の方が長い、歪んだ波形の信号であった場合、Ｈ期間が短いために図６（ｂ）に示すようにアップダウンカウンタ１１が十分にカウントアップせず、そのままＬ期間に入り、ダウンカウントを始める。このため十分にＬ期間が長くないにもかかわらず、リミッタ１２が下限値まで達したと判断し、図６（ｃ）に示すように出力Ｓ１３がアクティブになる。これを受けてシフトレジスタ１３と同期タイミング生成回路１４が動作し、図６（ｄ）および（ｅ）に示すように同期パルス発生許可信号Ｓ１４、同期タイミングパルスＳ１５が意図しない場所で発生し、受信の同期失敗につながる場合があった。通信周波数が高くなると歪みの影響も相対的に大きくなる。
【０００６】
特許文献１、および特許文献２には、受信した波形の歪みをマンチェスタ符号１ビットの範囲内で監視し、受信されたマンチェスタ符号の立ち下がりまたは立ち上がりを検出したときに、そのマンチェスタ符号を正常と判定することで、データの正常な受信を可能にすることが記載されているが、監視のために制御ＣＰＵを必要とし、装置が大掛かりとなる。
そこで本発明は、シリアルデータを受信する同期装置において、シリアルデータの波形に歪みがあっても、受信クロックの同期を正しく行うことができるシリアルデータ受信の同期装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記課題を解決するため、本発明は、符号化シリアルデータを受信してその受信データから同期クロックを生成するシリアルデータ同期装置であって、
前記受信データのハイレベルまたはローレベルの一方でリセットされ他方で受信用クロックをカウントするカウンタと、このカウンタの値が予め設定された値になったときに信号を出力するリミッタと、前記受信データと前記リミッタの出力とに基づいて同期クロックを生成する同期タイミング生成回路とを備えたことを特徴とするものである。
本発明においては、入力される受信データの波形のローレベル期間またはハイレベル期間を常に一定時間測定することにより、波形の歪みがあっても受信データの同期を正しく行うことができる。
なお、カウンタとしては、受信データがハイレベルの時にリセットされ、ローレベルになった時に受信用クロックをダウンカウントするダウンカウンタ、または、受信データがローレベルの時にリセットされ、ハイレベルになった時に受信用クロックをアップカウントするアップカウンタのいずれも用いることができる。
【０００８】
【発明の実施の形態】
以下、本発明の実施の形態を図面を用いて説明する。
図１は本実施の形態を示すブロック図、図２は受信データの波形に歪みのない時の動作を示すタイムチャート、図３は受信データの波形に歪みがあるときの動作を示すタイムチャートである。
図１において、本実施の形態に係る同期装置は、受信データＳ１がＬ（ローレベル）の時に受信用クロックＣＫをダウンカウントするダウンカウンタ１と、ダウンカウンタ１の値Ｓ２が下限値に達したことを検出するリミッタ２と、受信データＳ１とリミッタ２の出力Ｓ３に基づいて同期タイミングＳ４を生成する同期タイミング生成回路３とから構成されている。
【０００９】
図１の同期装置を用いた同期方法を図２のタイムチャートを参照しながら説明する。図２において、（ａ）は受信データＳ１、（ｂ）はダウンカウンタ１のカウント値Ｓ２、（ｃ）はリミッタ２の出力Ｓ３、（ｄ）は同期タイミング生成回路３の出力である同期タイミングパルスＳ４を示している。
図２に示すように、受信データＳ１をダウンカウンタ１のロード信号として用い、ダウンカウントを行う。無信号時、ＬとＨが交互に連続して入力される場合は、ダウンカウンタ１のカウンタ値Ｓ２は図２（ｂ）に示すようにリミッタ２の下限値まで到達することはない。従って、リミッタ２の出力Ｓ３はアクティブになることはなく、同期タイミング生成回路３からの同期タイミングパルスＳ４もアクティブになることはない。ここでデータが変化した場合、カウンタ値Ｓ２はリミッタ２の下限値に達し、出力Ｓ３がアクティブになる。これを受けて同期タイミング生成回路３からの同期タイミングパルスＳ４が発生する。
【００１０】
次に受信波形が歪んでいる場合を図３に示す。図３（ａ）に示すように、受信データＳ１がＬ側に歪んだ波形であった場合、ダウンカウンタ１は歪んだ受信データＳ１がＨのときに上限値にセットされるようになっており、Ｈの長さによって、ダウンカウントを開始する値が変化することはない。受信データＳ１の波形がＬに変化すると、図３（ｂ）に示すようにダウンカウンタ１は必ず一定の値からダウンカウントを行い、Ｌの長さを正しく測定する。リミッタ２は、これを受けて信号Ｓ３を出力し、同期タイミング生成回路３は図３（ｄ）に示すように同期タイミングパルスＳ４を生成する。
このように、ダウンカウンタ１は受信データＳ１がＨの時上限値にセットされ、Ｌに変化した時からダウンカウントを開始するので、意図しない所で同期タイミングパルスＳ４が発生することはなく、同期外れを起こしにくくなる。
以上、カウンタとしてダウンカウンタを用いた例を示したが、受信データがローレベルの時にリセットされ、ハイレベルになった時に受信用クロックをアップカウントするアップカウンタを用いることもできる。
【００１１】
【発明の効果】
以上述べたように、本発明によれば、受信データのハイレベルまたはローレベルの一方でリセットされ他方で受信用クロックをカウントするカウンタと、このカウンタの値が予め設定された値になったときに信号を出力するリミッタと、前記受信データと前記リミッタの出力とに基づいて同期クロックを生成する同期タイミング生成回路とを備えたので、波形の歪みがあっても受信クロックの同期を正しく行うことができる。
【図面の簡単な説明】
【図１】本発明の実施の形態を示すブロック図である。
【図２】本実施の形態において受信データの波形に歪みのない時の動作を示すタイムチャートである。
【図３】本実施の形態において受信データの波形に歪みがあるときの動作を示すタイムチャートである。
【図４】従来のシリアルデータ受信装置の同期装置の構成を示すブロック図である。
【図５】従来の同期装置を用いた同期方法を示すタイムチャートである。
【図６】波形が歪んだ受信データによる従来の同期装置の動作を示すタイムチャートである。
【符号の説明】
１ ダウンカウンタ
２ リミッタ
３ 同期タイミング生成回路
Ｓ１ 受信データ
Ｓ２ ダウンカウンタ１のカウント値
Ｓ３ リミッタ２の出力
Ｓ４ 同期タイミングパルス[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a serial data synchronizer that generates a necessary synchronization clock when receiving serial data.
[0002]
[Prior art]
When serial data is transmitted using a transmission path such as EtherNet (registered trademark), encoding such as Manchester encoding is performed using a binary level of positive / negative and inverting the level at the center of a bit by a difference between 0 and 1. Is performed. To receive and decode these encoded serial data, it is necessary to extract a synchronization signal from the received data.
A conventional synchronizing device for a serial data receiving device has a configuration as shown in FIG. In FIG. 4, the synchronizer increases and decreases the count value of the reception clock CK according to L (low level) and H (high level) of the received data S11, and the output S12 of the up / down counter 11 A limiter 12 for detecting that an upper limit value or a lower limit value has been reached, a shift register 13 for shifting an output S13 of the limiter 12 with a reception clock CK, and an output S14 of the shift register 13 and signals S11, S12, and S13 for synchronizing timing. And a synchronous timing generating circuit 14 for generating the same.
[0003]
A synchronization method using the synchronization device of FIG. 4 will be described with reference to a time chart of FIG. In FIG. 5, (a) is the received data S11, (b) is the count value S12 of the up / down counter 11, (c) is the output S13 of the limiter 12, and (d) is the output of the shift register 13, which is the synchronous pulse generation permission. The signals S14 and (e) indicate the synchronization timing pulse S15.
The count is performed by using the reception data S11 as a count direction designation signal of the up / down counter 11. When L and H are input alternately and continuously when there is no signal, the count value S12 of the up / down counter 11 is within the range of the upper limit or the lower limit of the limiter 12. Here, when the reception data S11 changes, the counter value S12 reaches the upper limit or the lower limit of the limiter 12, and the output S13 of the limiter 12 becomes active. Upon receiving the output S13, the up / down counter 11 stops, and the output S13 in which the shift register 13 becomes active is taken in as data. After a certain time, when all the data of the shift register 13 becomes active, the synchronization pulse generation permission signal S14 becomes active. Here, when the reception data S11 changes and the count value S12 is the lower limit value, a synchronization timing pulse S15 is generated.
[0004]
[Patent Document 1]
JP 2001-11633 A [Patent Document 2]
JP-A-8-210876
[Problems to be solved by the invention]
However, the related art has a problem when the received waveform is distorted. The operation of the synchronizer at this time will be described with reference to the time chart of FIG.
As shown in FIG. 6A, when the reception data S11 is a signal having a longer waveform on the L side and a distorted waveform, the H period is short, and therefore, as shown in FIG. Does not count up sufficiently, enters the L period as it is, and starts counting down. For this reason, although the L period is not long enough, it is determined that the limiter 12 has reached the lower limit, and the output S13 becomes active as shown in FIG. 6C. In response to this, the shift register 13 and the synchronization timing generation circuit 14 operate, and the synchronization pulse generation permission signal S14 and the synchronization timing pulse S15 are generated in unintended places as shown in FIGS. Synchronization failure. As the communication frequency increases, the influence of distortion becomes relatively large.
[0006]
Patent Documents 1 and 2 disclose that the distortion of a received waveform is monitored within a range of one bit of the Manchester code, and when the falling or rising of the received Manchester code is detected, the Manchester code is regarded as normal. Although it is described that the determination enables normal reception of data, a control CPU is required for monitoring, and the device becomes large-scale.
SUMMARY OF THE INVENTION It is an object of the present invention to provide a synchronizer for receiving serial data, which can correctly synchronize a received clock even if the waveform of the serial data has a distortion.
[0007]
[Means for Solving the Problems]
In order to solve the above problems, the present invention is a serial data synchronizer that receives encoded serial data and generates a synchronization clock from the received data,
A counter for resetting one of the high level or low level of the reception data and counting the reception clock on the other, a limiter for outputting a signal when the value of the counter reaches a preset value, And a synchronization timing generation circuit for generating a synchronization clock based on the output of the limiter.
In the present invention, the low-level period or the high-level period of the input received data waveform is always measured for a certain period of time, so that the received data can be correctly synchronized even if the waveform is distorted.
Note that the counter is reset when the reception data is at a high level, and is down-counted to count down the reception clock when the reception data is at a low level, or reset when the reception data is at a low level and becomes high when the reception data is at a high level. Any of the up counters that count up the receiving clock can be used.
[0008]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIG. 1 is a block diagram showing the present embodiment, FIG. 2 is a time chart showing an operation when there is no distortion in the waveform of the received data, and FIG. 3 is a time chart showing an operation when the waveform of the received data has a distortion. is there.
In FIG. 1, in the synchronizer according to the present embodiment, the down counter 1 that counts down the reception clock CK when the reception data S1 is L (low level), and the value S2 of the down counter 1 reaches the lower limit. And a synchronization timing generation circuit 3 that generates a synchronization timing S4 based on the received data S1 and the output S3 of the limiter 2.
[0009]
A synchronization method using the synchronization device of FIG. 1 will be described with reference to a time chart of FIG. In FIG. 2, (a) is the received data S1, (b) is the count value S2 of the down counter 1, (c) is the output S3 of the limiter 2, and (d) is the synchronization timing pulse which is the output of the synchronization timing generation circuit 3. S4 is shown.
As shown in FIG. 2, the received data S1 is used as a load signal of the down counter 1 to perform down counting. When L and H are input alternately and continuously when there is no signal, the counter value S2 of the down counter 1 does not reach the lower limit of the limiter 2 as shown in FIG. Therefore, the output S3 of the limiter 2 does not become active, and the synchronization timing pulse S4 from the synchronization timing generation circuit 3 does not become active. If the data changes here, the counter value S2 reaches the lower limit of the limiter 2, and the output S3 becomes active. In response to this, a synchronization timing pulse S4 from the synchronization timing generation circuit 3 is generated.
[0010]
Next, FIG. 3 shows a case where the received waveform is distorted. As shown in FIG. 3A, when the received data S1 has a waveform distorted to the L side, the down counter 1 is set to the upper limit when the distorted received data S1 is H. , H do not change the value at which the down-counting is started. When the waveform of the reception data S1 changes to L, the down counter 1 always counts down from a constant value as shown in FIG. 3B, and measures the length of L correctly. The limiter 2 receives the signal and outputs a signal S3, and the synchronous timing generation circuit 3 generates a synchronous timing pulse S4 as shown in FIG.
As described above, the down counter 1 is set to the upper limit value when the reception data S1 is H, and starts counting down when the reception data S1 changes to L. Therefore, the synchronization timing pulse S4 does not occur at an unintended place, and the synchronization is not performed. It is less likely to come off.
Although an example in which a down counter is used as the counter has been described above, an up counter that resets when the reception data is at a low level and counts up the reception clock when the reception data goes to a high level may be used.
[0011]
【The invention's effect】
As described above, according to the present invention, a counter that resets one of the high level and the low level of the reception data and counts the clock for reception on the other side, and a case where the value of the counter reaches a preset value And a synchronization timing generation circuit that generates a synchronization clock based on the reception data and the output of the limiter, so that the reception clock can be correctly synchronized even if there is a waveform distortion. Can be.
[Brief description of the drawings]
FIG. 1 is a block diagram showing an embodiment of the present invention.
FIG. 2 is a time chart showing an operation when there is no distortion in a waveform of received data in the present embodiment.
FIG. 3 is a time chart showing an operation when a waveform of received data has distortion in the present embodiment.
FIG. 4 is a block diagram showing a configuration of a synchronization device of a conventional serial data receiving device.
FIG. 5 is a time chart showing a synchronization method using a conventional synchronization device.
FIG. 6 is a time chart showing an operation of a conventional synchronizer based on received data having a distorted waveform.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 Down counter 2 Limiter 3 Synchronous timing generation circuit S1 Received data S2 Count value of down counter 1 S3 Output of limiter 2 S4 Synchronous timing pulse
