JP2004179490A

JP2004179490A - Semiconductor device

Info

Publication number: JP2004179490A
Application number: JP2002345535A
Authority: JP
Inventors: Masanori Ohito; 正則大仁
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2002-11-28
Filing date: 2002-11-28
Publication date: 2004-06-24

Abstract

<P>PROBLEM TO BE SOLVED: To prevent water and hydrogen from entering from flanks of a gate electrode and a resistor element. <P>SOLUTION: On a silicon substrate 2 in an NMOS formation area, a gate electrode 14 is formed of polycrystalline silicon across a gate oxide film 12. A silicon nitride film 18 is formed on a flank of the gate electrode 14 across a silicon oxide film 16. On the silicon nitride film 18, an oxidized film side wall 20 is formed around the formation area of the gate electrode 14. On a field oxidized film 4, a resistor element 22 is formed of polycrystalline silicon. The resistor element 22 is composed of a resistance body area 24 and high-density areas 26 and 26. On the flank of the resistor element 22, a silicon nitride film 30 is formed across a silicon oxide film 28. On the silicon nitride film 30, an oxidized film side wall 32 is formed around the formation area of the resistor element 22. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関するものであり、特に多結晶シリコン又はシリコンゲルマニウムからなるゲート電極を備えたＭＯＳ（ｍｅｔａｌｏｘｉｄｅｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと多結晶シリコン又はシリコンゲルマニウムからなる抵抗素子が混載された半導体装置に関するものである。
このような半導体装置は例えばアナログＩＣ（集積回路）に適用される。本明細書において、Ｎチャネル型ＭＯＳトランジスタをＮＭＯＳと称し、Ｐチャネル型ＭＯＳトランジスタをＰＭＯＳと称す。
【０００２】
【従来の技術】
近年、アナログＩＣに要求される特性はますます高まっており、さらなる高精度化もその一つである。アナログＩＣの高精度化に求められる要素はしきい値や抵抗値などの安定性や制御性である。中でも経時変化も含めたトランジスタ特性や抵抗値の安定化が高精度化には重要な要素となる。
【０００３】
半導体装置の微細化に伴って多層配線構造が採用されているが、配線層に起因する段差を緩和するための層間膜や最終保護膜に使用されるプラズマ窒化膜に多くの水分や水素が含まれている。また、プラズマ窒化膜の成膜時には多くの水分や水素が存在する。これらの水分や水素が製造工程中の熱処理や信頼性試験中に下層のＭＯＳトランジスタ、特にゲート酸化膜に達すると、ＮＭＯＳにおいてホットキャリア耐性の劣化が顕著になる。
また、アナログＩＣにおいては、抵抗値調整用のトリミング窓など、最終保護膜が形成されていない領域が存在することも多く、外界からの水分の侵入が容易なことが多い。
【０００４】
従来、水分や水素の進入防止のためにゲートトランジスタ近辺をシリコン窒化膜で被うことが提案されている。例えば特許文献１では、ゲート電極上のシリコン酸化膜の上をプラズマ窒化膜で被うことで水分や水素を防ぎ、ホットキャリア耐性の向上を図っている。
【０００５】
また、特許文献２では、ＭＯＳトランジスタ上をシリコン窒化膜で被うことによって起こる弊害の解決策が提案されている。そこでは、ＮＭＯＳに対してはシリコン窒化膜で被うことでホットキャリア耐性が改善されるが、ＰＭＯＳに対してはゲート電極とシリコン窒化膜との間に存在する水素が後工程の熱処理でも外方拡散されず、スロートラップによりＰＭＯＳのしきい値がシフトすることを見出している。この問題を解決すべく、ＰＭＯＳ上のシリコン窒化膜の薄膜化又は除去を提案している。
【０００６】
また、アナログＩＣにおいては、ＭＯＳトランジスタなどの素子と同一基板上に抵抗素子を搭載するプロセスが望まれるが、この抵抗素子は一般にゲート電極と同じ多結晶シリコンで形成されている。
【０００７】
図１２に従来の抵抗素子のシート抵抗（縦軸）と幅寸法（横軸）の関係を示す。
多結晶シリコンからなる抵抗素子では、多結晶シリコンにリンやボロンなどの不純物をドーピングして所定の抵抗値を得るが、不純物濃度が低い場合はダングリングボンド（未結合手）が多く、後工程で進入する水素の影響で抵抗値が大きく変動する。水素は多結晶シリコン膜の上面方向からだけでなく両側面方向からも抵抗素子に侵入するため、図１２に示すように、不純物が同じ濃度でドーピングされていても抵抗素子の幅寸法によってシート抵抗が一様でないという不具合があった。
【０００８】
上記の不具合の解決策として、例えば特許文献３に示されるように多結晶シリコンからなる抵抗素子の上層にバイアスＥＣＲ−ＣＶＤ法（高周波電界を印加する化学気相成長法）により形成されたシリコン酸化膜を備えることにより抵抗素子における水素原子の濃度を高め、ダングリングボンドの減少を行なうことが提案されている。しかし、上述のように、水素濃度の増加はトランジスタ部においてＮＭＯＳの特性変動をもたらす。
【０００９】
また、近年ゲート電極材料や抵抗素子にシリコンゲルマニウムが用いられているが、シリコンゲルマニウムは多結晶シリコンに比べて酸化速度が速く、トランジスタ形成に必要な後工程での熱酸化処理によってトランジスタ特性や抵抗値を決める要素の一つである素子の寸法が所定値にならないという問題があった。
【００１０】
【特許文献１】
特許第３１１３９５７号公報
【特許文献２】
特開２０００−１８３１８２号公報
【特許文献３】
特開平９−１２１０２４号公報
【００１１】
【発明が解決しようとする課題】
上述のように、半導体装置の製造工程中に含まれたり、経時変化により侵入したりする水分や水素は、アナログＩＣで多用される抵抗素子を混載した半導体装置の特性変動を引き起こす。
また、例えば特許文献１に記載されているようなトランジスタをシリコン窒化膜で被う方法はＮＭＯＳと高抵抗素子対しては有効であるが、上述のようにＰＭＯＳに対してはスロートラップの原因となる。
【００１２】
本発明者はこれらの特性変動のもとになる水分や水素がゲート電極や抵抗素子の側面から侵入することを見出した。
そこで本発明は、水分や水素がゲート電極や抵抗素子の側面から侵入するのを防止することができる半導体装置を提供することを目的とするものである。
【００１３】
【課題を解決するための手段】
本発明にかかる半導体装置は、多結晶シリコンからなるゲート電極をもつＭＯＳトランジスタと多結晶シリコンからなる抵抗素子を備えた半導体装置であって、上記ゲート電極と上記抵抗素子の側面にシリコン窒化膜を備えているものである。
【００１４】
本発明の半導体装置では、ＭＯＳトランジスタのゲート電極は側面がシリコン窒化膜により被われているので水分や水素の侵入を防止することができる。これにより、経時変化も含めて高精度なトランジスタ特性を得ることができる。
さらに、抵抗素子は側面がシリコン窒化膜により被われているので、抵抗素子に側面から水素が侵入するのを防止することができ、抵抗素子の側面から侵入する水素によって起こるシート抵抗の幅寸法依存を解消できる。これにより、抵抗素子の抵抗値の安定化を図ることができる。
【００１５】
【発明の実施の形態】
本発明の半導体装置において、上記ゲート電極と上記抵抗素子の側面に上記シリコン窒化膜を介して酸化膜サイドウォールが形成されていることが好ましい。酸化膜サイドウォールは、例えばＭＯＳトランジスタのＬＤＤ（ｌｉｇｈｔｌｙｄｏｐｅｄｄｒａｉｎ）構造を形成する際に用いられ、一般にシリコン酸化膜の堆積及びエッチバックにより形成される。ゲート電極及び抵抗素子の上面及び側面を覆うようにシリコン窒化膜を形成し、さらにその上にシリコン酸化膜を形成した後、シリコン酸化膜をエッチバックして酸化膜サイドウォールを形成する。その際、エッチングガスとしてシリコン酸化膜とシリコン窒化膜の選択比が低いエッチングガスを用いることにより、ゲート電極及び抵抗素子の側面のシリコン窒化膜を残して上面のシリコン窒化膜を選択的に除去してゲート電極及び抵抗素子の側面のみにシリコン窒化膜を容易に形成することができる。また、シリコン酸化膜をエッチバックする際にシリコン酸化膜とシリコン窒化膜の選択比が高いエッチングガスを用いた場合は、酸化膜サイドウォールを形成した後、ゲート電極及び抵抗素子の側面のシリコン窒化膜が酸化膜サイドウォールで覆われている状態でシリコン窒化膜を選択的に除去することにより、ゲート電極及び抵抗素子の側面のみにシリコン窒化膜を容易に形成することができる。
【００１６】
さらに、上記シリコン窒化膜は、上記ゲート電極と上記抵抗素子の側面にシリコン酸化膜を介して形成されていることが好ましい。その結果、ゲート電極及び抵抗素子の材料とシリコン窒化膜の熱収縮率の差に起因する応力による不具合を防止することができる。
【００１７】
また、上記ゲート電極及び上記抵抗素子において、多結晶シリコンに替えてシリコンゲルマニウムを用いてもよい。従来、シリコンゲルマニウムを用いたゲート電極や抵抗素子においては、その酸化速度が速く、所定の寸法を得られないという問題があったが、この態様におけるゲート電極及び抵抗素子は、ＭＯＳトランジスタ形成に必要な酸化処理を行なっても、シリコン窒化膜で被われているのでゲート電極及び抵抗素子の酸化を防止することができ、所定の寸法を得ることができる。
【００１８】
多結晶シリコンに替えてシリコンゲルマニウムを用いた場合でも、ゲート電極及び抵抗素子において側面から水分や水素の侵入を防止することができるので、ＭＯＳトランジスタにおいて経時変化も含めて高精度なトランジスタ特性を得ることができ、抵抗素子においてシート抵抗の幅寸法依存を解消して抵抗素子の抵抗値の安定化を図ることができる。
【００１９】
本発明が適用される半導体装置として、検出すべき電圧を分圧して分圧電圧を供給するための分圧抵抗と、基準電圧を供給するための基準電圧発生回路と、上記分圧抵抗からの分圧電圧と上記基準電圧発生回路からの基準電圧を比較するための比較回路を備えたアナログ回路を備えた半導体装置を挙げることができる。そのアナログ回路において、上記分圧抵抗を構成する抵抗素子として本発明の半導体装置を構成する抵抗素子を備え、上記基準電圧発生回路もしくは上記比較回路又はその両方において回路を構成するＭＯＳトランジスタとして本発明の半導体装置を構成するＭＯＳトランジスタを備えていることが好ましい。
本発明の半導体装置を構成する抵抗素子では抵抗素子の抵抗値の安定化を図ることができるので、分圧抵抗の出力の精度を向上させることができる。
さらに、本発明の半導体装置を構成するＭＯＳトランジスタでは高精度なトランジスタ特性を得ることができるので、基準電圧発生回路及び比較回路の出力の精度を向上させることができる。
【００２０】
【実施例】
図１は、一実施例を示す概略構成図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図である。
Ｐ型のシリコン基板２の表面に素子分離のためのフィールド酸化膜４が例えば３００〜１０００ｎｍ（ナノメートル）、ここでは８００ｎｍの膜厚に形成されている。フィールド酸化膜４の下にＰ型のチャネルストッパー領域６が形成されている。
【００２１】
フィールド酸化膜４で囲まれたＮＭＯＳ形成領域のシリコン基板２の表面側に２つのＮ型低濃度拡散領域８，８が間隔をもって形成されている。Ｎ型低濃度拡散領域８，８の間の領域はＮＭＯＳのチャネル領域となる。Ｎ型低濃度拡散領域８のチャネル領域とは反対側の領域にＮ型高濃度拡散領域１０が形成されている。Ｎ型低濃度拡散領域８及びＮ型高濃度領域１０はＬＤＤ構造のＮＭＯＳのソース及びドレインを構成する。ソース及びドレインにおいてＮ型低濃度拡散領域８は電解を緩和する作用をもつ。
【００２２】
ＮＭＯＳのチャネル領域となる領域のシリコン基板２上に、ゲート酸化膜１２を介して、多結晶シリコンからなるゲート電極１４が形成されている。ゲート酸化膜１２の膜厚は例えば１０〜８０ｎｍ、ここでは１５ｎｍである。また、ゲート電極１４の膜厚は例えば２００〜６００ｎｍ、ここでは３５０ｎｍである。
【００２３】
ゲート電極１４の側面にシリコン酸化膜１６を介してシリコン窒化膜１８が形成されている。シリコン酸化膜１６は、ＮＭＯＳ形成領域ではゲート電極１４の側面に形成されたシリコン酸化膜１６に連続してＮ型低濃度拡散領域８上にも形成されている。シリコン窒化膜１８は、ゲート電極１４の側面に形成されたシリコン窒化膜１８に連続して、ゲート電極１４の形成領域を囲むようにＮ型低濃度拡散領域８上のシリコン酸化膜１６上、及びフィールド酸化膜４上にも形成されている。シリコン酸化膜１６の膜厚は例えば５〜３０ｎｍ、ここでは１０ｎｍである。また、シリコン窒化膜１８の膜厚は例えば１０〜５０ｎｍ、ここでは２０ｎｍである。
シリコン窒化膜１８上に、ゲート電極１４の形成領域を囲むように酸化膜サイドウォール２０が形成されている。
【００２４】
フィールド酸化膜４上に、多結晶シリコンからなる抵抗素子２２が形成されている。抵抗素子２２は、所望の抵抗値を得るために例えばリンやボロンなどのＰ型又はＮ型の不純物が導入されている抵抗体領域２４と、抵抗体領域２４の両端に形成され、例えばヒ素が高濃度に導入されたオーミック接続を取るための高濃度領域２６，２６により構成されている。抵抗体領域２４及び高濃度領域２６を構成する多結晶シリコンの膜厚は例えば２００〜６００ｎｍ、ここでは３５０ｎｍである。
【００２５】
抵抗素子２２の側面にシリコン酸化膜２８を介してシリコン窒化膜３０が形成されている。シリコン窒化膜３０は、抵抗素子２２の側面に形成されたシリコン窒化膜３０に連続して、抵抗素子２２の形成領域を囲むようにフィールド酸化膜４上にも形成されている。例えば、シリコン酸化膜２８の膜厚は５〜３０ｎｍ、ここでは１０ｎｍであり、シリコン窒化膜３０の膜厚は１０〜５０ｎｍ、ここでは２０ｎｍである。
シリコン窒化膜３０上に、抵抗素子２２の形成領域を囲むように酸化膜サイドウォール３２が形成されている。
【００２６】
フィールド酸化膜４上、ゲート電極１４上、酸化膜サイドウォール２０，３２上、抵抗素子２２上を含むシリコン基板２上全面に、例えば膜厚が８００ｎｍのシリコン酸化膜からなる第１層間絶縁層３４（（Ａ）での図示は省略）が形成されている。
【００２７】
第１層間絶縁層３４に、Ｎ型高濃度拡散領域１０、ゲート電極１４及び高濃度領域２６に対応してコンタクトホール３６（（Ａ）での図示は省略）が形成されている。コンタクトホール３６内に、例えばタングステンなどの導電材料３８が埋め込まれている。
第１層間絶縁層３４の所定の領域上及びコンタクトホール３６上に例えばアルミニウムなどからなる第１金属配線層４０（（Ａ）での図示は省略）が形成されている。
【００２８】
第１層間絶縁層３４上及び第１金属配線層４０上に第２層間絶縁層４２が形成されている。第２層間絶縁層４２には、第１金属配線層４０と電気的接続を取るためのスルーホール（図示は省略）が形成されており、スルーホール内には導電材料が埋め込まれている。
第２層間絶縁層４２上に例えばアルミニウムなどからなる第２金属配線層４４（（Ａ）での図示は省略）が形成されている。第２層間絶縁層４２上及び第２金属配線層４２上に最終保護膜４６（（Ａ）での図示は省略）が形成されている。
【００２９】
この実施例では、ＮＭＯＳのゲート電極１４は側面がシリコン窒化膜１８により被われている。これにより、ゲート酸化膜１２やチャネル領域への水分や水素の侵入を防止することができる。
図２に、ゲート電極の側面にシリコン窒化膜を備えているＮＭＯＳ（本発明）と、ゲート電極の側面にシリコン窒化膜を備えていないＮＭＯＳ（従来例）について、しきい値電圧の経時変化を測定した結果を示す。縦軸はしきい値電圧の変化量（Ｖ（ボルト））を示し、横軸は信頼性試験時間（時間）を示す。
【００３０】
従来例のＮＭＯＳでは時間経過と共にしきい値電圧が大きくなっている。これに対し、本発明のＮＭＯＳは時間が経過してもしきい値電圧はほとんど変化していないのが分かる。このように、本発明の半導体装置によれば、ＮＭＯＳにおいて、経時変化も含めて高精度なトランジスタ特性を得ることができる。
【００３１】
さらに、この実施例では、抵抗体領域２４と高濃度領域２６からなる抵抗素子２２は側面がシリコン窒化膜３０により被われているので、抵抗素子２２に側面から水素が侵入するのを防止することができる。
図３に、側面にシリコン窒化膜を備えている抵抗素子（本発明）と、側面にシリコン窒化膜を備えていない抵抗素子（従来例）について、抵抗体領域のシート抵抗と幅寸法の関係を示す。縦軸はシート抵抗（Ω／□）を示し、横軸は抵抗体領域の幅寸法（μｍ（マイクロメートル））を示す。
【００３２】
従来例の抵抗素子では、抵抗体領域に両側面方向から水素が侵入するため、抵抗体領域の幅方向において抵抗体領域として有効な領域が小さくなり、抵抗体領域の幅寸法が小さくなるほど抵抗値が下がる傾向が見られる。これに対し、本発明の抵抗素子では、シリコン窒化膜により抵抗体領域への側面方向からの水素の侵入を防止することができるので、異なる幅寸法においてほぼ同じシート抵抗を得ることができる。このように、本発明の半導体装置によれば、抵抗素子において、抵抗素子の側面から侵入する水素によって起こるシート抵抗の幅寸法依存を解消でき、抵抗素子の抵抗値の安定化を図ることができる。
【００３３】
図４及び図５は、図１に示した実施例の製造方法の例を示す工程断面図である。図４及び図５の各断面図は図１のＡ−Ａ’位置に対応している。
【００３４】
（１）Ｐ型のシリコン基板２にＰ型のチャネルストッパー領域６を形成した後、通常のＬＯＣＯＳ（ｌｏｃａｌｏｘｉｄａｔｉｏｎｏｆｓｉｌｉｃｏｎ）法によりフィールド酸化膜４を８００ｎｍの膜厚に形成する。フィールド酸化膜４で囲まれたＮＭＯＳ形成領域のシリコン基板２の表面にゲート酸化膜１２を形成する。例えばＣＶＤ法によりシリコン基板２上全面に多結晶シリコン膜を３５０ｎｍの膜厚に形成する。イオン注入法、写真製版技術及びエッチング技術を用いて、ゲート酸化膜１２上に多結晶シリコンからなるゲート電極１４を形成し、フィールド酸化膜４上に抵抗素子用パターン２２ａを形成する。抵抗素子用パターン２２ａには所望の抵抗値を得ることができる程度に不純物が導入されている（図４（ａ）参照）。
【００３５】
（２）例えば９００℃、２時間の条件でドライ酸化処理を行なって、シリコン基板２、ゲート電極１４及び抵抗素子用パターン２２ａの表面にシリコン酸化膜４８を１０ｎｍの膜厚に形成する。写真製版技術により、抵抗素子用パターン２２ａの抵抗体領域形成領域を覆うようにレジストパターン５０を形成する。イオン注入法により、フィールド酸化膜４、ゲート電極１４及びレジストパターン５０をマスクにして、例えばリンを加速エネルギーは６０ｋｅＶ、ドーズ量は２×１０^１３／ｃｍ^２の条件で注入する（図４（ｂ）参照）。
【００３６】
（３）レジストパターン５０を除去する。例えばＣＶＤ法により、シリコン基板２上全面にシリコン窒化膜５２を２０ｎｍの膜厚に形成する。シリコン窒化膜５２を形成するためのＣＶＤ法としては、プラズマＣＶＤ法や、ジクロロシランガスとアンモニアを８００℃程度で反応させたＬＰＣＶＤ（減圧ＣＶＤ）法などを挙げることができる。シリコン窒化膜５２を形成した後、工程（２）で注入したリン活性化させるに例えば９００℃、２０分程度の条件で熱処理を加え、ＮＭＯＳ形成領域のシリコン基板２の表面にＮ型低濃度拡散領域８を形成する。この熱処理により、抵抗素子用パターン２２ａの両端に高濃度領域２６が形成され、抵抗素子用パターン２２ａから抵抗体領域２４の両端に高濃度領域２６をもつ抵抗素子２２が形成される（図４（ｃ）参照）。
【００３７】
（４）例えばＬＰＣＶＤ法により、シリコン基板２上全面にシリコン酸化膜５４を１００〜３００ｎｍの膜厚に形成する（図５（ｄ）参照）。
【００３８】
（５）シリコン酸化膜５４をエッチバックして、ゲート電極１４の側面に酸化膜サイドウォール２０を形成し、抵抗素子２２の側面に酸化膜サイドウォール３２を形成する。このエッチバック処理は、平行平板プラズマエッチャーにて、例えばＣＨＦ_３とＣＦ_４の混合ガスを用いて、圧力１．８Ｔｏｒｒ（トル）、３００Ｗ（ワット）の条件で２分間のエッチングを行なう。
【００３９】
このエッチバック条件において、シリコン酸化膜５４とシリコン窒化膜５２の選択比は１〜２程度であり、シリコン窒化膜５２の膜厚が薄いため、ゲート電極１４及び抵抗素子２２の上面に形成されたシリコン窒化膜５２は除去され、ゲート電極１４の側面及び酸化膜サイドウォール２０下の領域にシリコン窒化膜５２（シリコン窒化膜１８）が残り、抵抗素子２２の側面及び酸化膜サイドウォール３２下の領域にシリコン窒化膜５２（シリコン窒化膜３０）が残るので、ゲート電極１４及び抵抗素子２２の側面にシリコン窒化膜１８及び３０を容易に形成することができる。
【００４０】
また、エッチバック処理時にゲート電極１４及び抵抗素子２２の上面のシリコン酸化膜４８も除去され、ゲート電極１４の側面及び酸化膜サイドウォール２０下の領域にシリコン酸化膜４８（シリコン酸化膜１６）が残り、抵抗素子２２の側面及び酸化膜サイドウォール３２下の領域にシリコン酸化膜４８（シリコン酸化膜２８）が残る。
【００４１】
写真製版技術により、抵抗素子２２の抵抗体領域２４を覆うようにレジストパターン５６を形成する。イオン注入法により、フィールド酸化膜４、ゲート電極１４及びレジストパターン５０をマスクにして、例えばヒ素を加速エネルギーは５０ｋｅＶ、ドーズ量は５×１０^１５／ｃｍ^２の条件で注入する（図５（ｅ）参照）。
【００４２】
（６）レジストパターン５６を除去する。例えばＣＶＤ法により、シリコン基板２上全面に下層側が４００ｎｍのノンドープのシリコン酸化膜、上層側がリンもしくはボロン又はその両方を含む４００ｎｍのシリコン酸化膜からなる第１層間絶縁層３４を形成し、８００℃程度の熱処理を施して表面を平坦化する。写真製版技術及びエッチング技術により、第１層間絶縁層３４の所定の領域にコンタクトホール３６を形成する。コンタクトホール３６内に例えばタングステンなどの導電材料３８を埋め込んだ後、第１層間絶縁層３４上の所定の領域及び導電材料３８上に第１金属配線層４０を形成する。第１金属配線層４０による段差部を軽減するため、ＳＯＧ（ｓｐｉｎｏｎｇｌａｓｓ）膜やシリコン酸化膜を形成した後、平坦化のためのエッチバック処理を行ない、第１層間絶縁層３４上及び第１金属配線層４０上に第２層間絶縁層４２を形成する。第２層間絶縁層４２の所定の領域にスルーホール（図示は省略）を形成した後、第２層間絶縁層４２上及びスルーホール内に第２金属配線層４４を形成する。その後、最終保護膜４６を形成する（図１参照）。
【００４３】
この製造方法では、酸化膜サイドウォール２０を形成するためのエッチバック時にゲート電極１４及び抵抗素子２２の上面のシリコン窒化膜５２を除去しているが、エッチバック処理においてシリコン酸化膜とシリコン窒化膜の選択比が高いエッチングガスを用いた場合は、酸化膜サイドウォールを形成した後、ゲート電極及び抵抗素子の側面のシリコン窒化膜が酸化膜サイドウォールで覆われている状態でシリコン窒化膜を選択的に除去することにより、ゲート電極及び抵抗素子の側面のみにシリコン窒化膜を容易に形成することができる。
【００４４】
上記の実施例ではＮＭＯＳと抵抗素子を備えた半導体装置を示しているが、本発明の半導体装置はＣＭＯＳ（相補型ＭＯＳ）と抵抗素子を備えたものにも適用することができる。また、本発明の半導体装置はＰＭＯＳと抵抗素子を備えた半導体装置に適用することもできる。
【００４５】
図６にＣＭＯＳと抵抗素子を備えた実施例の断面図を示す。図１と同じ機能を果たす部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
Ｐ型のシリコン基板２の表面に素子分離のためのフィールド酸化膜４が形成されている。フィールド酸化膜４の下にＰ型のチャネルストッパー領域６が形成されている。
【００４６】
フィールド酸化膜４で囲まれたＰＭＯＳ形成領域に対応してシリコン基板２の表面側にＮウエル６２が形成されている。Ｎウエル６２の表面側に２つのＰ型低濃度拡散領域５８，５８が間隔をもって形成されている。Ｐ型低濃度拡散領域５８，５８の間の領域はＰＭＯＳのチャネル領域となる。
【００４７】
Ｎウエル６２内にはＰ型低濃度拡散領域５８のチャネル領域とは反対側の領域にＰ型高濃度拡散領域６０も形成されている。Ｐ型低濃度拡散領域５８及びＰ型高濃度領域６０はＬＤＤ構造のＰＭＯＳのソース及びドレインを構成する。ソース及びドレインにおいてＰ型低濃度拡散領域５８は電解を緩和する作用をもつ。
【００４８】
ＰＭＯＳのチャネル領域となる領域のシリコン基板２上に、ゲート酸化膜１２を介して、多結晶シリコンからなるゲート電極６４が形成されている。ゲート電極６４の膜厚は例えば２００〜６００ｎｍ、ここでは３５０ｎｍである。ゲート電極６４にはＰ型の不純物が導入されている。
【００４９】
ゲート電極６４の側面にシリコン酸化膜１６を介してシリコン窒化膜１８が形成されている。シリコン酸化膜１６は、ＰＭＯＳ形成領域ではゲート電極６４の側面に形成されたシリコン酸化膜１６に連続してＰ型低濃度拡散領域５８上にも形成されている。シリコン窒化膜１８は、ゲート電極６４の側面に形成されたシリコン窒化膜１８に連続して、ゲート電極６４の形成領域を囲むようにＰ型低濃度拡散領域５８上のシリコン酸化膜１６上にも形成されている。
シリコン窒化膜１８上に、ゲート電極６４の形成領域を囲むように酸化膜サイドウォール２０が形成されている。
【００５０】
ＮＭＯＳ形成領域のシリコン基板２の表面側に２つのＮ型低濃度拡散領域８，８が間隔をもって形成され、Ｎ型低濃度拡散領域８のチャネル領域とは反対側の領域にＮ型高濃度拡散領域１０が形成されている。ＮＭＯＳのチャネル領域となる領域のシリコン基板２上に、ゲート酸化膜１２を介して、多結晶シリコンからなるゲート電極１４が形成されている。
【００５１】
ゲート電極１４の側面にシリコン酸化膜１６を介してシリコン窒化膜１８が形成されている。シリコン窒化膜１８上に、ゲート電極１４の形成領域を囲むように酸化膜サイドウォール２０が形成されている。
【００５２】
フィールド酸化膜４上に、多結晶シリコンからなり、抵抗体領域２４と抵抗体領域２４の両端側に高濃度領域２６，２６を備えた抵抗素子２２が形成されている。抵抗素子２２の側面にシリコン酸化膜２８を介してシリコン窒化膜３０が形成されている。シリコン窒化膜３０上に、抵抗素子２２の形成領域を囲むように酸化膜サイドウォール３２が形成されている。
図６では図示は省略しているが、ＰＭＯＳ、ＮＭＯＳ及び抵抗素子２２の上層には、層間絶縁層や配線、最終保護膜などが形成されている。
【００５３】
この実施例では、ＮＭＯＳ及び抵抗素子において図１に示した実施例と同じ効果を得ることができる。さらに、ＰＭＯＳにおいて、ゲート電極６４の上面にはシリコン窒化膜は形成されていないので、ＰＭＯＳ上をシリコン窒化膜で被うことにより発生するスロートラップによるしきい値のシフトを生じさせることはない。また、ＰＭＯＳのゲート電極６４近傍のシリコン酸化膜１６、シリコン窒化膜１８及び酸化膜サイドウォール２０の構造は、ＮＭＯＳのゲート電極１４近傍のシリコン酸化膜１６、シリコン窒化膜１８及び酸化膜サイドウォール２０と同時に形成することができるので、製造工程の増加を招くことはない。
【００５４】
上記の実施例ではＭＯＳトランジスタのゲート電極及び抵抗素子の材料として多結晶シリコンを用いているが、本発明はこれに限定されるものではなく、多結晶シリコンに替えてシリコンゲルマニウムを用いることもできる。
【００５５】
図７は、ＭＯＳトランジスタのゲート電極及び抵抗素子の材料としてシリコンゲルマニウムを用いた一実施例の概略構成を示す断面図である。平面図は図１（Ａ）と同様である。図１と同じ機能を果たす部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
【００５６】
シリコン基板２の表面に素子分離のためのフィールド酸化膜４が形成されている。フィールド酸化膜４の下にＰ型のチャネルストッパー領域６が形成されている。
フィールド酸化膜４で囲まれたＮＭＯＳ形成領域のシリコン基板２の表面側に２つのＮ型低濃度拡散領域８，８が間隔をもって形成され、Ｎ型低濃度拡散領域８のチャネル領域とは反対側の領域にＮ型高濃度拡散領域１０が形成されている。
【００５７】
ＮＭＯＳのチャネル領域となる領域のシリコン基板２上に、ゲート酸化膜１２を介して、シリコンゲルマニウムからなるゲート電極６６が形成されている。ゲート電極６６の膜厚は例えば２００〜６００ｎｍ、ここでは３５０ｎｍである。
【００５８】
ゲート電極６６の側面及びＮ型低濃度拡散領域８上に、シリコン酸化膜１６を介してシリコン窒化膜１８が形成されている。シリコン窒化膜１８上に、ゲート電極６６の形成領域を囲むように酸化膜サイドウォール２０が形成されている。
【００５９】
フィールド酸化膜４上に、シリコンゲルマニウムからなる抵抗素子６８が形成されている。抵抗素子６８は、所望の抵抗値を得るために例えばリンやボロンなどのＰ型又はＮ型の不純物が導入されている抵抗体領域７０と、抵抗体領域７０の両端に形成され、例えばヒ素が高濃度に導入されたオーミック接続を取るための高濃度領域７２，７２により構成されている。抵抗体領域７０及び高濃度領域７２を構成するシリコンゲルマニウムの膜厚は例えば２００〜６００ｎｍ、ここでは３５０ｎｍである。
【００６０】
抵抗素子６８の側面にシリコン酸化膜２８を介してシリコン窒化膜３０が形成されている。シリコン窒化膜３０は抵抗素子６８の形成領域を囲むようにフィールド酸化膜４上にも形成されている。シリコン窒化膜３０上に、抵抗素子６８の形成領域を囲むように酸化膜サイドウォール３２が形成されている。
【００６１】
フィールド酸化膜４上、ゲート電極６６上、酸化膜サイドウォール２０，３２上、抵抗素子６８上を含むシリコン基板２上全面に第１層間絶縁層３４が形成されている。第１層間絶縁層３４にはコンタクトホール３６が形成されており、コンタクトホール３６内に導電材料３８が埋め込まれている。第１層間絶縁層３４の所定の領域上及びコンタクトホール３６上に第１金属配線層４０が形成されている。第１層間絶縁層３４上及び第１金属配線層４０上に第２層間絶縁層４２が形成されている。第２層間絶縁層４２にはスルーホール（図示は省略）が形成されており、スルーホール内には導電材料が埋め込まれている。第２層間絶縁層４２上に第２金属配線層４４が形成されている。第２層間絶縁層４２上及び第２金属配線層４２上に最終保護膜４６が形成されている。
【００６２】
この実施例では、ＮＭＯＳのゲート電極６６は側面がシリコン窒化膜１８により被われている。これにより、図１に示した実施例のＮＭＯＳと同様に、ゲート酸化膜１２やチャネル領域への水分や水素の侵入を防止することができ、経時変化も含めて高精度なトランジスタ特性を得ることができる。
【００６３】
さらに、この実施例では、抵抗体領域７０と高濃度領域７２からなる抵抗素子６８は側面がシリコン窒化膜３０により被われているので、抵抗素子６８に側面から水素が侵入するのを防止することができる。これにより、図１に示した実施例の抵抗素子と同様に、シリコン窒化膜３０により抵抗体領域７０への側面方向からの水素の侵入を防止することができるので、異なる幅寸法においてほぼ同じシート抵抗を得ることができ、抵抗素子の側面から侵入する水素によって起こるシート抵抗の幅寸法依存を解消でき、抵抗素子の抵抗値の安定化を図ることができる。
【００６４】
図８及び図９は、図７に示した実施例の製造方法の例を示す工程断面図である。
（１）図４（ａ）を参照して説明した上記工程（１）と同様にして、Ｐ型のシリコン基板２にＰ型のチャネルストッパー領域６、フィールド酸化膜４及びゲート酸化膜１２を形成する。例えばＣＶＤ法によりシリコン基板２上全面にシリコンゲルマニウム膜を３５０ｎｍの膜厚に形成する。イオン注入法、写真製版技術及びエッチング技術を用いて、ゲート酸化膜１２上にシリコンゲルマニウムからなるゲート電極６６を形成し、フィールド酸化膜４上に抵抗素子用パターン６８ａを形成する。抵抗素子用パターン６８ａには所望の抵抗値を得ることができる程度に不純物が導入されている（図８（ａ）参照）。
【００６５】
（２）例えば９００℃、２時間の条件でドライ酸化処理を行なって、シリコン基板２、ゲート電極６６及び抵抗素子用パターン６８ａの表面にシリコン酸化膜４８を１０ｎｍの膜厚に形成する。例えばＣＶＤ法により、シリコン基板２上全面にシリコン窒化膜５２を２０ｎｍの膜厚に形成する（図８（ｂ）参照）。このＣＶＤ法としては、プラズマＣＶＤ法や、ジクロロシランガスとアンモニアを８００℃程度で反応させたＬＰＣＶＤ（減圧ＣＶＤ）法などを挙げることができる。
【００６６】
（３）写真製版技術により、抵抗素子用パターン６８ａの抵抗体領域形成領域を覆うようにレジストパターン５０を形成する。イオン注入法により、フィールド酸化膜４、ゲート電極６６及びレジストパターン５０をマスクにして、例えばリンを加速エネルギーは６０ｋｅＶ、ドーズ量は５×１０^１３／ｃｍ^２の条件で注入する（図８（ｃ）参照）。
【００６７】
（４）レジストパターン５０を除去する。工程（３）で注入したリン活性化させるに例えば９５０℃、１時間の条件で熱処理を加え、ＮＭＯＳ形成領域のシリコン基板２の表面にＮ型低濃度拡散領域８を形成する。この熱処理により、抵抗素子用パターン６８ａの両端に高濃度領域７２が形成され、抵抗素子用パターン６８ａから抵抗体領域７０の両端に高濃度領域７２をもつ抵抗素子６８が形成される。この熱処理において、ゲート電極６６及び抵抗素子用パターン６８ａはシリコン窒化膜５２により覆われているので、ゲート電極６６及び抵抗素子用パターン６８ａの表面の酸化を防止することができる。
【００６８】
写真製版技術により、抵抗素子６８の抵抗体領域７０と、ＮＭＯＳのゲート電極６６及びその近傍の領域を覆うようにレジストパターン７４を形成する。イオン注入法により、フィールド酸化膜４及びレジストパターン７４をマスクにして、例えばリンを加速エネルギーは６０ｋｅＶ、ドーズ量は６×１０^１５／ｃｍ^２の条件で注入する（図９（ｄ）参照）。
【００６９】
（５）レジストパターン７４を除去する。例えば酸素雰囲気中、９００℃の条件で２０分間程度の熱処理を加える。この熱処理により、ＮＭＯＳ形成領域に注入されたリンが活性化してＮ型高濃度拡散層１０が形成され、抵抗素子６８の高濃度領域７２に注入されたリンが活性化される。この熱処理において、ゲート電極６６及び抵抗素子用パターン６８ａはシリコン窒化膜５２により覆われているので、ゲート電極６６及び抵抗素子用パターン６８ａの表面の酸化を防止することができる。
例えばＬＰＣＶＤ法により、シリコン基板２上全面にシリコン酸化膜５４を１００〜３００ｎｍの膜厚に形成する（図９（ｅ）参照）。
【００７０】
（６）図５（ｅ）を参照して説明した上記工程（５）と同様にして、シリコン酸化膜５４をエッチバックして、ゲート電極６６の側面に酸化膜サイドウォール２０を形成し、抵抗素子６８の側面に酸化膜サイドウォール３２を形成する。
【００７１】
このエッチバック処理により、ゲート電極６６及び抵抗素子６８の上面に形成されたシリコン窒化膜５２は除去され、ゲート電極６６の側面及び酸化膜サイドウォール２０下の領域にシリコン窒化膜５２（シリコン窒化膜１８）が残り、抵抗素子６８の側面及び酸化膜サイドウォール３２下の領域にシリコン窒化膜５２（シリコン窒化膜３０）が残るので、ゲート電極６６及び抵抗素子６８の側面にシリコン窒化膜１８及び３０を容易に形成することができる。
【００７２】
また、エッチバック処理時にゲート電極６６及び抵抗素子６８の上面のシリコン酸化膜４８も除去され、ゲート電極６６の側面及び酸化膜サイドウォール２０下の領域にシリコン酸化膜４８（シリコン酸化膜１６）が残り、抵抗素子６８の側面及び酸化膜サイドウォール３２下の領域にシリコン酸化膜４８（シリコン酸化膜２８）が残る（図９（ｆ）参照）。
【００７３】
（７）図１を参照して説明した上記工程（６）と同様にして、第１層間絶縁層３４、コンタクトホール３６、導電材料３８、第１金属配線層４０、第２層間絶縁層４２、第２金属配線層４４及び最終保護膜４６を形成する（図７参照）。
【００７４】
この製造方法では、酸化膜サイドウォール２０を形成するためのエッチバック時にゲート電極６６及び抵抗素子６８の上面のシリコン窒化膜５２を除去しているが、エッチバック処理においてシリコン酸化膜とシリコン窒化膜の選択比が高いエッチングガスを用いた場合は、酸化膜サイドウォールを形成した後、ゲート電極及び抵抗素子の側面のシリコン窒化膜が酸化膜サイドウォールで覆われている状態でシリコン窒化膜を選択的に除去することにより、ゲート電極及び抵抗素子の側面のみにシリコン窒化膜を容易に形成することができる。
【００７５】
図７から図９に示した実施例ではＮＭＯＳと抵抗素子を備えた半導体装置を示しているが、ゲート電極及び抵抗素子の材料としてシリコンゲルマニウムを用いた本発明の半導体装置は、図６に示した実施例と同様にしてＣＭＯＳ（相補型ＭＯＳ）と抵抗素子を備えたものにも適用することができる。また、本発明の半導体装置はＰＭＯＳと抵抗素子を備えた半導体装置に適用することもできる。
【００７６】
図１０は、本発明の半導体装置を構成するＭＯＳトランジスタ及び抵抗素子を適用した定電圧発生回路（アナログ回路）を備えた半導体装置の一実施例を示す回路図である。
直流電源７６からの電源を負荷７８に安定して供給すべく、定電圧発生回路８０が設けられている。定電圧発生回路８０は、直流電源７６が接続される入力端子（Ｖｂａｔ）８２、基準電圧発生回路（Ｖｒｅｆ）８４、演算増幅器８６、出力ドライバを構成するＰチャネル型ＭＯＳトランジスタ（ＰＭＯＳ）８８、分圧抵抗Ｒ１，Ｒ２及び出力端子（Ｖｏｕｔ）９０を備えている。
【００７７】
定電圧発生回路８０の演算増幅器８６では、出力端子がＰＭＯＳ８２のゲート電極に接続され、反転入力端子に基準電圧発生回路８４から基準電圧Ｖｒｅｆが印加され、非反転入力端子に出力電圧Ｖｏｕｔを抵抗Ｒ１とＲ２で分圧した電圧が印加され、抵抗Ｒ１，Ｒ２の分圧電圧が基準電圧Ｖｒｅｆに等しくなるように制御される。
【００７８】
定電圧発生回路８０において、本発明の半導体装置を構成する抵抗素子は抵抗Ｒ１，Ｒ２を構成する抵抗回路に適用されている。本発明の半導体装置を構成する抵抗素子によれば抵抗素子の抵抗値の安定化を図ることができるので、分圧抵抗の出力の精度を向上させることができる。
【００７９】
さらに、定電圧発生回路８０において、本発明の半導体装置を構成するＭＯＳトランジスタは基準電圧発生回路８４、演算増幅回路８６及びＰＭＯＳ８８を構成するＭＯＳトランジスタに適用されている。本発明の半導体装置を構成するＭＯＳトランジスタによれば高精度なトランジスタ特性を得ることができるので、基準電圧発生回路８４、演算増幅回路８６及びＰＭＯＳ８８の出力の精度を向上させることができる。
【００８０】
図１１は、本発明の半導体装置を構成するＭＯＳトランジスタ及び抵抗素子を適用した電圧検出回路（アナログ回路）を備えた半導体装置の一実施例を示す回路図である。
８６は演算増幅器で、その反転入力端子に基準電圧発生回路８４が接続され、基準電圧Ｖｒｅｆが印加される。入力端子（Ｖｓｅｎｓ）９４から入力される測定するべき端子の電圧が分圧抵抗Ｒ１とＲ２によって分圧されて演算増幅器８６の非反転入力端子に入力される。演算増幅器８６の出力は出力端子９６を介して外部に出力される。
【００８１】
電圧検出回路９２では、測定するべき端子の電圧が高く、分圧抵抗Ｒ１とＲ２により分圧された電圧が基準電圧Ｖｒｅｆよりも高いときは演算増幅器８６の出力がＨレベルを維持し、測定するべき端子の電圧が降下してきて分圧抵抗Ｒ１とＲ２により分圧された電圧が基準電圧Ｖｒｅｆ以下になってくると演算増幅器８６の出力がＬレベルになる。
【００８２】
電圧検出回路９２において、本発明の半導体装置を構成する抵抗素子は抵抗Ｒ１，Ｒ２を構成する抵抗回路に適用されている。本発明の半導体装置を構成する抵抗素子によれば抵抗素子の抵抗値の安定化を図ることができるので、分圧抵抗の出力の精度を向上させることができる。
【００８３】
さらに、電圧検出回路９２において、本発明の半導体装置を構成するＭＯＳトランジスタは基準電圧発生回路８４及び演算増幅回路８６を構成するＭＯＳトランジスタに適用されている。本発明の半導体装置を構成するＭＯＳトランジスタによれば高精度なトランジスタ特性を得ることができるので、基準電圧発生回路８４及び演算増幅回路８６の出力の精度を向上させることができる。
【００８４】
図１０及び図１１では、本発明の半導体装置を、定電圧発生回路を備えた半導体装置と電圧検出回路を備えた半導体装置に適用しているが、本発明はこれに限定されるものではなく、他のアナログ回路を備えた半導体装置にも適用することができる。また、アナログ回路を備えた半導体装置に限らず、多結晶シリコン又はシリコンゲルマニウムからなるゲート電極を備えたＭＯＳトランジスタと多結晶シリコン又はシリコンゲルマニウムからなる抵抗素子が混載された半導体装置であれば適用することができる。
【００８５】
以上、本発明の実施例を説明したが、本発明はこれに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【００８６】
【発明の効果】
請求項１に記載された半導体装置では、多結晶シリコンからなるゲート電極をもつＭＯＳトランジスタと多結晶シリコンからなる抵抗素子を備えた半導体装置において、ゲート電極と抵抗素子の側面にシリコン窒化膜を備えているようにしたので、ＭＯＳトランジスタへの水分や水素の侵入を防止することができ、経時変化も含めて高精度なトランジスタ特性を得ることができる。さらに、抵抗素子に側面から水素が侵入するのを防止することができ、抵抗素子の側面から侵入する水素によって起こるシート抵抗の幅寸法依存を解消でき、抵抗素子の抵抗値の安定化を図ることができる。
【００８７】
請求項２に記載された半導体装置では、ゲート電極と抵抗素子の側面にシリコン窒化膜を介して酸化膜サイドウォールが形成されているようにしたので、酸化膜サイドウォールの形成と同時に又は酸化膜サイドウォールの形成後に、ゲート電極及び抵抗素子の上面のシリコン窒化膜のみを選択的に除去することができ、ゲート電極及び抵抗素子の側面のみにシリコン窒化膜を容易に形成することができる。
【００８８】
請求項３に記載された半導体装置では、シリコン窒化膜は、ゲート電極と抵抗素子の側面にシリコン酸化膜を介して形成されているようにしたので、ゲート電極及び抵抗素子の材料とシリコン窒化膜の熱収縮率の差に起因する応力による不具合を防止することができる。
【００８９】
請求項４に記載された半導体装置では、ゲート電極及び抵抗素子において、多結晶シリコンに替えてシリコンゲルマニウムを用いているが、この場合でも、ゲート電極及び抵抗素子において側面から水分や水素の侵入を防止することができるので、ＭＯＳトランジスタにおいて経時変化も含めて高精度なトランジスタ特性を得ることができ、抵抗素子においてシート抵抗の幅寸法依存を解消して抵抗素子の抵抗値の安定化を図ることができる。さらに、ゲート電極及び抵抗素子をシリコン窒化膜で被っている状態でＭＯＳトランジスタ形成に必要な酸化処理を行なうことができるので、ゲート電極及び抵抗素子の酸化を防止することができ、所定の寸法を得ることができる。
【００９０】
請求項５に記載された半導体装置では、本発明の半導体装置を検出すべき電圧を分圧して分圧電圧を供給するための分圧抵抗と、基準電圧を供給するための基準電圧発生回路と、分圧抵抗からの分圧電圧と基準電圧発生回路からの基準電圧を比較するための比較回路を備えたアナログ回路に適用するようにしたので、分圧抵抗の出力の精度を向上させることができ、基準電圧発生回路及び比較回路の出力の精度を向上させることができる。
【図面の簡単な説明】
【図１】一実施例を示す概略構成図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図である。
【図２】ゲート電極の側面にシリコン窒化膜を備えているＮＭＯＳ（本発明）と、ゲート電極の側面にシリコン窒化膜を備えていないＮＭＯＳ（従来例）について、しきい値電圧の経時変化を測定した結果を示す図である。
【図３】側面にシリコン窒化膜を備えている抵抗素子（本発明）と、側面にシリコン窒化膜を備えていない抵抗素子（従来例）について、抵抗体領域のシート抵抗と幅寸法の関係を示す図である。
【図４】図１に示した実施例の製造方法の例の前半部分を示す工程断面図である。
【図５】図１に示した実施例の製造方法の例の後半部分を示す工程断面図である
【図６】ＣＭＯＳと抵抗素子を備えた実施例を示す断面図である。
【図７】ＭＯＳトランジスタのゲート電極及び抵抗素子の材料としてシリコンゲルマニウムを用いた一実施例の概略構成を示す断面図である。
【図８】同実施例の製造方法の例の前半部分を示す工程断面図である。
【図９】同実施例の製造方法の例の後半部分を示す工程断面図である。
【図１０】本発明の半導体装置を構成するＭＯＳトランジスタ及び抵抗素子を適用した定電圧発生回路を備えた半導体装置の一実施例を示す回路図である。
【図１１】本発明の半導体装置を構成するＭＯＳトランジスタ及び抵抗素子を適用した電圧検出回路を備えた半導体装置の一実施例を示す回路図である。
【図１２】従来の抵抗素子のシート抵抗（縦軸）と幅寸法（横軸）の関係を示す図である。
【符号の説明】
２シリコン基板
４フィールド酸化膜
６チャネルストッパー領域
８Ｎ型低濃度拡散領域
１０Ｎ型高濃度拡散領域
１２ゲート酸化膜
１４ゲート電極
１６，２８シリコン酸化膜
１８，３０シリコン窒化膜
２０，３２酸化膜サイドウォール
２２抵抗素子
２４抵抗体領域
２６高濃度領域
３４第１層間絶縁層
３６コンタクトホール
３８導電材料
４０第１金属配線層
４２第２層間絶縁層
４４第２金属配線層
４６最終保護膜[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device, and more particularly to a semiconductor device in which a MOS (metal oxide semiconductor) transistor having a gate electrode made of polycrystalline silicon or silicon germanium and a resistance element made of polycrystalline silicon or silicon germanium are mixed. Things.
Such a semiconductor device is applied to, for example, an analog IC (integrated circuit). In this specification, an N-channel MOS transistor is called an NMOS, and a P-channel MOS transistor is called a PMOS.
[0002]
[Prior art]
In recent years, the characteristics required for analog ICs have been increasing more and more, and higher precision is one of them. Factors required for higher precision of an analog IC are stability and controllability such as a threshold value and a resistance value. Above all, stabilization of transistor characteristics and resistance value including temporal change is an important factor for high accuracy.
[0003]
A multi-layer wiring structure has been adopted with the miniaturization of semiconductor devices.However, a large amount of moisture and hydrogen is contained in the plasma nitride film used for the interlayer film and the final protective film for reducing the step caused by the wiring layer. Have been. In addition, a large amount of moisture and hydrogen are present during the formation of the plasma nitride film. When the moisture or hydrogen reaches the lower MOS transistor, particularly the gate oxide film during the heat treatment or the reliability test during the manufacturing process, the deterioration of the hot carrier resistance in the NMOS becomes remarkable.
In addition, analog ICs often include a region in which a final protective film is not formed, such as a trimming window for adjusting a resistance value, and it is often easy for moisture to enter from the outside.
[0004]
Conventionally, it has been proposed to cover the vicinity of a gate transistor with a silicon nitride film in order to prevent moisture and hydrogen from entering. For example, in Patent Literature 1, moisture and hydrogen are prevented by covering a silicon oxide film on a gate electrode with a plasma nitride film to improve hot carrier resistance.
[0005]
Further, Patent Document 2 proposes a solution to a problem caused by covering a MOS transistor with a silicon nitride film. Here, the hot carrier resistance is improved by covering the NMOS with a silicon nitride film, but the hydrogen existing between the gate electrode and the silicon nitride film is not affected by the heat treatment in a later step for the PMOS. It is found that the threshold voltage of the PMOS shifts due to the slow trap without being diffused. In order to solve this problem, it has been proposed to reduce or remove the silicon nitride film on the PMOS.
[0006]
In an analog IC, a process of mounting a resistor element on the same substrate as an element such as a MOS transistor is desired. This resistor element is generally formed of the same polycrystalline silicon as a gate electrode.
[0007]
FIG. 12 shows the relationship between the sheet resistance (vertical axis) and the width (horizontal axis) of a conventional resistance element.
In a resistance element made of polycrystalline silicon, a predetermined resistance value is obtained by doping polycrystalline silicon with an impurity such as phosphorus or boron. However, when the impurity concentration is low, there are many dangling bonds (unbonded hands), and The resistance value fluctuates greatly due to the effect of hydrogen entering at the pressure. Since hydrogen enters the resistance element not only from the upper surface direction of the polycrystalline silicon film but also from both side directions, as shown in FIG. 12, even if the impurity is doped at the same concentration, the sheet resistance depends on the width dimension of the resistance element. Was not uniform.
[0008]
As a solution to the above problem, for example, as shown in Patent Document 3, silicon oxide formed by a bias ECR-CVD method (a chemical vapor deposition method applying a high-frequency electric field) on an upper layer of a resistance element made of polycrystalline silicon. It has been proposed to increase the concentration of hydrogen atoms in a resistance element by providing a film to reduce dangling bonds. However, as described above, an increase in the hydrogen concentration causes fluctuations in NMOS characteristics in the transistor portion.
[0009]
In recent years, silicon germanium has been used for the gate electrode material and the resistance element. However, silicon germanium has a higher oxidation rate than polycrystalline silicon. There has been a problem that the dimension of the element, which is one of the elements for determining the value, does not reach a predetermined value.
[0010]
[Patent Document 1]
Japanese Patent No. 3113957
[Patent Document 2]
JP 2000-183182 A
[Patent Document 3]
JP-A-9-121024
[0011]
[Problems to be solved by the invention]
As described above, moisture or hydrogen contained in the manufacturing process of a semiconductor device or invading due to aging causes a characteristic change of a semiconductor device in which a resistor element frequently used in an analog IC is mounted.
Further, for example, a method of covering a transistor with a silicon nitride film as described in Patent Document 1 is effective for an NMOS and a high-resistance element. Become.
[0012]
The present inventor has found that moisture and hydrogen which cause these characteristic fluctuations enter from the side surfaces of the gate electrode and the resistance element.
Therefore, an object of the present invention is to provide a semiconductor device capable of preventing moisture and hydrogen from entering from the side surface of a gate electrode and a resistance element.
[0013]
[Means for Solving the Problems]
A semiconductor device according to the present invention is a semiconductor device including a MOS transistor having a gate electrode made of polycrystalline silicon and a resistive element made of polycrystalline silicon, wherein a silicon nitride film is formed on a side surface of the gate electrode and the resistive element. It has something.
[0014]
In the semiconductor device of the present invention, since the side surface of the gate electrode of the MOS transistor is covered with the silicon nitride film, intrusion of moisture and hydrogen can be prevented. This makes it possible to obtain highly accurate transistor characteristics including changes over time.
Further, since the side surface of the resistance element is covered with the silicon nitride film, it is possible to prevent hydrogen from entering the resistance element from the side surface, and it depends on the width dimension of the sheet resistance caused by hydrogen entering from the side surface of the resistance element. Can be eliminated. Thereby, the resistance value of the resistance element can be stabilized.
[0015]
BEST MODE FOR CARRYING OUT THE INVENTION
In the semiconductor device of the present invention, it is preferable that an oxide film sidewall is formed on a side surface of the gate electrode and the resistance element via the silicon nitride film. The oxide film sidewall is used, for example, when forming an LDD (lightly doped drain) structure of a MOS transistor, and is generally formed by depositing a silicon oxide film and etching back. A silicon nitride film is formed so as to cover the top and side surfaces of the gate electrode and the resistance element, and a silicon oxide film is formed thereon. Then, the silicon oxide film is etched back to form an oxide film sidewall. At this time, by using an etching gas having a low selectivity between the silicon oxide film and the silicon nitride film as the etching gas, the silicon nitride film on the upper surface is selectively removed while leaving the silicon nitride film on the side surfaces of the gate electrode and the resistor. Thus, the silicon nitride film can be easily formed only on the side surfaces of the gate electrode and the resistance element. If an etching gas having a high selectivity between the silicon oxide film and the silicon nitride film is used when etching back the silicon oxide film, after forming the oxide film sidewall, the silicon nitride film on the side surfaces of the gate electrode and the resistance element is formed. By selectively removing the silicon nitride film while the film is covered with the oxide film sidewall, the silicon nitride film can be easily formed only on the side surfaces of the gate electrode and the resistance element.
[0016]
Further, it is preferable that the silicon nitride film is formed on a side surface of the gate electrode and the resistance element via a silicon oxide film. As a result, it is possible to prevent a problem due to a stress caused by a difference between the thermal contraction rate of the silicon nitride film and the material of the gate electrode and the resistance element.
[0017]
In the gate electrode and the resistance element, silicon germanium may be used instead of polycrystalline silicon. Conventionally, there has been a problem that a gate electrode and a resistance element using silicon germanium have a high oxidation rate and a predetermined size cannot be obtained. However, the gate electrode and the resistance element in this mode are necessary for forming a MOS transistor. Even if an oxidizing process is performed, the gate electrode and the resistive element can be prevented from being oxidized because they are covered with the silicon nitride film, and a predetermined dimension can be obtained.
[0018]
Even when silicon germanium is used in place of polycrystalline silicon, moisture and hydrogen can be prevented from entering the gate electrode and the resistance element from the side surface, so that high-precision transistor characteristics including time-dependent changes in the MOS transistor can be obtained. This makes it possible to eliminate the dependence of the sheet resistance on the width of the resistance element, thereby stabilizing the resistance value of the resistance element.
[0019]
As a semiconductor device to which the present invention is applied, a voltage dividing resistor for dividing a voltage to be detected and supplying a divided voltage, a reference voltage generating circuit for supplying a reference voltage, A semiconductor device including an analog circuit including a comparison circuit for comparing the divided voltage with the reference voltage from the reference voltage generation circuit can be given. In the analog circuit, a resistive element forming the semiconductor device of the present invention is provided as a resistive element forming the voltage dividing resistor, and a MOS transistor forming a circuit in the reference voltage generating circuit and / or the comparing circuit is provided. It is preferable that the semiconductor device of the present invention includes a MOS transistor.
In the resistance element constituting the semiconductor device of the present invention, the resistance value of the resistance element can be stabilized, so that the accuracy of the output of the voltage dividing resistor can be improved.
Further, since the MOS transistor included in the semiconductor device of the present invention can obtain highly accurate transistor characteristics, the output accuracy of the reference voltage generation circuit and the comparison circuit can be improved.
[0020]
【Example】
1A and 1B are schematic configuration diagrams showing one embodiment, in which FIG. 1A is a plan view, and FIG. 1B is a cross-sectional view taken along a line AA in FIG.
A field oxide film 4 for device isolation is formed on the surface of a P-type silicon substrate 2 to a thickness of, for example, 300 to 1000 nm (nanometers), here 800 nm. Below the field oxide film 4, a P-type channel stopper region 6 is formed.
[0021]
Two N-type low-concentration diffusion regions 8 are formed at intervals on the surface side of the silicon substrate 2 in the NMOS formation region surrounded by the field oxide film 4. The region between the N-type low-concentration diffusion regions 8 is a channel region of the NMOS. An N-type high concentration diffusion region 10 is formed in a region of the N-type low concentration diffusion region 8 opposite to the channel region. The N-type low-concentration diffusion region 8 and the N-type high-concentration region 10 constitute the source and drain of the NMOS having the LDD structure. In the source and the drain, the N-type low concentration diffusion region 8 has a function of relaxing the electrolysis.
[0022]
A gate electrode 14 made of polycrystalline silicon is formed on the silicon substrate 2 in a region to be an NMOS channel region via a gate oxide film 12. The thickness of the gate oxide film 12 is, for example, 10 to 80 nm, here 15 nm. The thickness of the gate electrode 14 is, for example, 200 to 600 nm, and here, 350 nm.
[0023]
A silicon nitride film 18 is formed on a side surface of the gate electrode 14 with a silicon oxide film 16 interposed therebetween. The silicon oxide film 16 is also formed on the N-type low-concentration diffusion region 8 following the silicon oxide film 16 formed on the side surface of the gate electrode 14 in the NMOS formation region. The silicon nitride film 18 is continuous with the silicon nitride film 18 formed on the side surface of the gate electrode 14, on the silicon oxide film 16 on the N-type low concentration diffusion region 8 so as to surround the formation region of the gate electrode 14, and It is also formed on the field oxide film 4. The thickness of the silicon oxide film 16 is, for example, 5 to 30 nm, here 10 nm. The thickness of the silicon nitride film 18 is, for example, 10 to 50 nm, here, 20 nm.
An oxide film sidewall 20 is formed on the silicon nitride film 18 so as to surround a region where the gate electrode 14 is formed.
[0024]
On field oxide film 4, a resistance element 22 made of polycrystalline silicon is formed. The resistor element 22 is formed at both ends of the resistor region 24 into which a P-type or N-type impurity such as phosphorus or boron is introduced in order to obtain a desired resistance value. It is composed of high-concentration regions 26 for taking ohmic connection introduced at high concentration. The thickness of the polycrystalline silicon forming the resistor region 24 and the high-concentration region 26 is, for example, 200 to 600 nm, here 350 nm.
[0025]
A silicon nitride film 30 is formed on a side surface of the resistance element 22 with a silicon oxide film 28 interposed therebetween. The silicon nitride film 30 is also formed on the field oxide film 4 so as to surround the region where the resistance element 22 is formed, following the silicon nitride film 30 formed on the side surface of the resistance element 22. For example, the thickness of the silicon oxide film 28 is 5 to 30 nm, here 10 nm, and the thickness of the silicon nitride film 30 is 10 to 50 nm, here 20 nm.
An oxide film sidewall 32 is formed on silicon nitride film 30 so as to surround a region where resistance element 22 is formed.
[0026]
On the entire surface of the silicon substrate 2 including the field oxide film 4, the gate electrode 14, the oxide film sidewalls 20 and 32, and the resistive element 22, a first interlayer insulating layer 34 made of a silicon oxide film having a thickness of 800 nm, for example. (Illustration in (A) is omitted).
[0027]
In the first interlayer insulating layer 34, contact holes 36 (not shown in (A)) are formed corresponding to the N-type high concentration diffusion region 10, the gate electrode 14, and the high concentration region 26. A conductive material 38 such as tungsten is buried in the contact hole 36.
A first metal wiring layer 40 (not shown in (A)) made of, for example, aluminum is formed on a predetermined region of the first interlayer insulating layer 34 and on the contact hole 36.
[0028]
A second interlayer insulating layer is formed on the first interlayer insulating layer and the first metal wiring layer. In the second interlayer insulating layer 42, a through hole (not shown) for making electrical connection with the first metal wiring layer 40 is formed, and a conductive material is embedded in the through hole.
On the second interlayer insulating layer 42, a second metal wiring layer 44 made of, for example, aluminum (not shown in (A)) is formed. A final protective film 46 (not shown in (A)) is formed on the second interlayer insulating layer 42 and the second metal wiring layer 42.
[0029]
In this embodiment, the side surface of the NMOS gate electrode 14 is covered with the silicon nitride film 18. Thereby, it is possible to prevent moisture and hydrogen from entering the gate oxide film 12 and the channel region.
FIG. 2 shows the change over time of the threshold voltage of the NMOS having the silicon nitride film on the side surface of the gate electrode (the present invention) and the NMOS having no silicon nitride film on the side surface of the gate electrode (conventional example). The result of the measurement is shown. The vertical axis indicates the change amount of the threshold voltage (V (volt)), and the horizontal axis indicates the reliability test time (hour).
[0030]
In a conventional NMOS, the threshold voltage increases with time. On the other hand, it can be seen that the threshold voltage of the NMOS of the present invention hardly changes with time. As described above, according to the semiconductor device of the present invention, highly accurate transistor characteristics including time-dependent changes can be obtained in the NMOS.
[0031]
Further, in this embodiment, since the side surface of the resistance element 22 composed of the resistor region 24 and the high-concentration region 26 is covered with the silicon nitride film 30, it is possible to prevent hydrogen from entering the resistance element 22 from the side surface. Can be.
FIG. 3 shows the relationship between the sheet resistance and the width dimension of the resistor region for the resistance element having the silicon nitride film on the side surface (the present invention) and the resistance element not having the silicon nitride film on the side surface (conventional example). Show. The vertical axis indicates the sheet resistance (Ω / □), and the horizontal axis indicates the width (μm (micrometer)) of the resistor region.
[0032]
In the conventional resistance element, since hydrogen enters the resistor region from both sides, the effective region as the resistor region in the width direction of the resistor region decreases, and the resistance value decreases as the width of the resistor region decreases. Tend to decrease. On the other hand, in the resistance element of the present invention, since the silicon nitride film can prevent hydrogen from entering the resistor region from the side direction, substantially the same sheet resistance can be obtained at different widths. As described above, according to the semiconductor device of the present invention, in the resistance element, the width dimension dependence of the sheet resistance caused by hydrogen entering from the side surface of the resistance element can be eliminated, and the resistance value of the resistance element can be stabilized. .
[0033]
4 and 5 are process sectional views showing an example of the manufacturing method of the embodiment shown in FIG. 4 and 5 correspond to the position AA 'in FIG.
[0034]
(1) After forming a P-type channel stopper region 6 on a P-type silicon substrate 2, a field oxide film 4 is formed to a thickness of 800 nm by a normal LOCOS (local oxidation of silicon) method. A gate oxide film is formed on the surface of the silicon substrate in an NMOS formation region surrounded by the field oxide film. For example, a polycrystalline silicon film is formed to a thickness of 350 nm on the entire surface of the silicon substrate 2 by a CVD method. A gate electrode 14 made of polycrystalline silicon is formed on the gate oxide film 12 by using an ion implantation method, a photoengraving technique, and an etching technique, and a resistive element pattern 22 a is formed on the field oxide film 4. Impurities are introduced into the resistance element pattern 22a to such an extent that a desired resistance value can be obtained (see FIG. 4A).
[0035]
(2) A dry oxidation treatment is performed at 900 ° C. for 2 hours, for example, to form a silicon oxide film 48 to a thickness of 10 nm on the surface of the silicon substrate 2, the gate electrode 14, and the resistive element pattern 22 a. A resist pattern 50 is formed by photolithography so as to cover the resistor region forming region of the resistor element pattern 22a. Using the field oxide film 4, the gate electrode 14, and the resist pattern 50 as a mask by ion implantation, for example, phosphorus is accelerated at an acceleration energy of 60 keV and a dose of 2 × 10 ^Thirteen / Cm ² (See FIG. 4B).
[0036]
(3) The resist pattern 50 is removed. For example, a silicon nitride film 52 is formed to a thickness of 20 nm on the entire surface of the silicon substrate 2 by a CVD method. Examples of the CVD method for forming the silicon nitride film 52 include a plasma CVD method and an LPCVD (low pressure CVD) method in which a dichlorosilane gas and ammonia are reacted at about 800 ° C. After the silicon nitride film 52 is formed, a heat treatment is applied at, for example, about 900 ° C. for about 20 minutes to activate the phosphorus implanted in the step (2), and the N-type low concentration diffusion is performed on the surface of the silicon substrate 2 in the NMOS formation region. Region 8 is formed. By this heat treatment, the high-concentration regions 26 are formed at both ends of the resistive element pattern 22a, and the resistive elements 22 having the high-concentration regions 26 at both ends of the resistor region 24 are formed from the resistive element pattern 22a (FIG. c)).
[0037]
(4) A silicon oxide film 54 is formed to a thickness of 100 to 300 nm on the entire surface of the silicon substrate 2 by, for example, the LPCVD method (see FIG. 5D).
[0038]
(5) The silicon oxide film 54 is etched back to form the oxide film sidewall 20 on the side surface of the gate electrode 14 and the oxide film sidewall 32 on the side surface of the resistance element 22. This etch-back process is performed by using a parallel plate plasma etcher, for example, CHF. ₃ And CF ₄ Etching is performed for 2 minutes at a pressure of 1.8 Torr (Torr) and 300 W (Watt) using a mixed gas of
[0039]
Under this etch-back condition, the selectivity between the silicon oxide film 54 and the silicon nitride film 52 is about 1-2, and since the thickness of the silicon nitride film 52 is small, the silicon nitride film 52 and the silicon nitride film 52 are formed on the upper surfaces of the gate electrode 14 and the resistance element 22. The silicon nitride film 52 is removed, and the silicon nitride film 52 (silicon nitride film 18) remains on the side surface of the gate electrode 14 and the region under the oxide film sidewall 20, and the region under the side surface of the resistance element 22 and the oxide film sidewall 32. Since the silicon nitride film 52 (silicon nitride film 30) remains on the gate electrode 14 and the side surfaces of the resistance element 22, the silicon nitride films 18 and 30 can be easily formed.
[0040]
Further, the silicon oxide film 48 on the upper surface of the gate electrode 14 and the resistance element 22 is also removed at the time of the etch-back process, and the silicon oxide film 48 (silicon oxide film 16) is formed on the side surface of the gate electrode 14 and the region below the oxide film sidewall 20. The silicon oxide film 48 (silicon oxide film 28) remains on the side surface of the resistance element 22 and the region under the oxide film sidewall 32.
[0041]
A resist pattern 56 is formed by photolithography so as to cover the resistor region 24 of the resistor 22. Using the field oxide film 4, the gate electrode 14, and the resist pattern 50 as a mask by ion implantation, for example, arsenic is accelerated at an energy of 50 keV and a dose of 5 × 10 ^Fifteen / Cm ² (See FIG. 5E).
[0042]
(6) The resist pattern 56 is removed. For example, a first interlayer insulating layer 34 made of a 400 nm non-doped silicon oxide film on the lower layer side and a 400 nm silicon oxide film containing phosphorus or boron or both on the upper layer side is formed on the entire surface of the silicon substrate 2 by the CVD method at 800 ° C. The surface is flattened by performing a degree of heat treatment. A contact hole 36 is formed in a predetermined region of the first interlayer insulating layer 34 by photolithography and etching. After a conductive material 38 such as tungsten is buried in the contact hole 36, a first metal wiring layer 40 is formed on a predetermined region on the first interlayer insulating layer 34 and on the conductive material 38. After forming an SOG (spin on glass) film or a silicon oxide film in order to reduce a step portion due to the first metal wiring layer 40, an etch-back process for flattening is performed, and the first interlayer insulating layer 34 and the A second interlayer insulating layer is formed on one metal wiring layer. After forming a through hole (not shown) in a predetermined region of the second interlayer insulating layer 42, a second metal wiring layer 44 is formed on the second interlayer insulating layer 42 and in the through hole. After that, a final protective film 46 is formed (see FIG. 1).
[0043]
In this manufacturing method, the gate electrode 14 and the silicon nitride film 52 on the upper surface of the resistance element 22 are removed at the time of the etch back for forming the oxide film sidewall 20, but the silicon oxide film and the silicon nitride film are removed at the time of the etch back process. If an etching gas with a high selectivity is used, after the oxide film sidewall is formed, the silicon nitride film is selected while the silicon nitride film on the side surface of the gate electrode and the resistor is covered with the oxide film sidewall. By the removal, the silicon nitride film can be easily formed only on the side surfaces of the gate electrode and the resistance element.
[0044]
In the above embodiment, the semiconductor device having the NMOS and the resistance element is shown. However, the semiconductor device of the present invention can be applied to a device having a CMOS (complementary MOS) and a resistance element. Further, the semiconductor device of the present invention can be applied to a semiconductor device having a PMOS and a resistance element.
[0045]
FIG. 6 is a sectional view of an embodiment having a CMOS and a resistance element. Portions performing the same functions as those in FIG. 1 are denoted by the same reference numerals, and detailed description of those portions will be omitted.
A field oxide film 4 for element isolation is formed on the surface of a P-type silicon substrate 2. Below the field oxide film 4, a P-type channel stopper region 6 is formed.
[0046]
An N well 62 is formed on the surface side of the silicon substrate 2 corresponding to the PMOS formation region surrounded by the field oxide film 4. Two P-type low-concentration diffusion regions 58 are formed on the surface side of the N-well 62 at intervals. The region between the P-type low-concentration diffusion regions 58 serves as a PMOS channel region.
[0047]
In the N well 62, a P-type high concentration diffusion region 60 is also formed in a region of the P-type low concentration diffusion region 58 opposite to the channel region. The P-type low-concentration diffusion region 58 and the P-type high-concentration region 60 constitute a source and a drain of the PMOS having the LDD structure. In the source and the drain, the P-type low-concentration diffusion region 58 has a function of relaxing electrolysis.
[0048]
A gate electrode 64 made of polycrystalline silicon is formed on the silicon substrate 2 in a region to be a PMOS channel region via a gate oxide film 12. The thickness of the gate electrode 64 is, for example, 200 to 600 nm, here 350 nm. P-type impurities are introduced into the gate electrode 64.
[0049]
A silicon nitride film 18 is formed on a side surface of the gate electrode 64 with a silicon oxide film 16 interposed therebetween. In the PMOS formation region, the silicon oxide film 16 is also formed on the P-type low-concentration diffusion region 58 following the silicon oxide film 16 formed on the side surface of the gate electrode 64. The silicon nitride film 18 is formed on the silicon oxide film 16 on the P-type low concentration diffusion region 58 so as to surround the region where the gate electrode 64 is formed, following the silicon nitride film 18 formed on the side surface of the gate electrode 64. Is formed.
An oxide film sidewall 20 is formed on the silicon nitride film 18 so as to surround a region where the gate electrode 64 is formed.
[0050]
Two N-type low-concentration diffusion regions 8 are formed at intervals on the surface side of the silicon substrate 2 in the NMOS formation region, and N-type high-concentration diffusion regions are formed in a region of the N-type low-concentration diffusion region 8 opposite to the channel region. A region 10 is formed. A gate electrode 14 made of polycrystalline silicon is formed on the silicon substrate 2 in a region to be an NMOS channel region via a gate oxide film 12.
[0051]
A silicon nitride film 18 is formed on a side surface of the gate electrode 14 with a silicon oxide film 16 interposed therebetween. An oxide film sidewall 20 is formed on the silicon nitride film 18 so as to surround a region where the gate electrode 14 is formed.
[0052]
On the field oxide film 4, a resistor element 22 made of polycrystalline silicon and having a resistor region 24 and high-concentration regions 26 at both ends of the resistor region 24 is formed. A silicon nitride film 30 is formed on a side surface of the resistance element 22 with a silicon oxide film 28 interposed therebetween. An oxide film sidewall 32 is formed on silicon nitride film 30 so as to surround a region where resistance element 22 is formed.
Although not shown in FIG. 6, an interlayer insulating layer, a wiring, a final protective film, and the like are formed above the PMOS, the NMOS, and the resistance element 22.
[0053]
In this embodiment, the same effects as those of the embodiment shown in FIG. 1 can be obtained in the NMOS and the resistance element. Further, in the PMOS, since the silicon nitride film is not formed on the upper surface of the gate electrode 64, the threshold does not shift due to the slow trap generated by covering the PMOS with the silicon nitride film. The structure of the silicon oxide film 16, the silicon nitride film 18 and the oxide film sidewall 20 near the PMOS gate electrode 64 is the same as the structure of the silicon oxide film 16, the silicon nitride film 18 and the oxide film sidewall 20 near the NMOS gate electrode 14. Since it can be formed at the same time, the number of manufacturing steps does not increase.
[0054]
In the above embodiment, polycrystalline silicon is used as the material of the gate electrode and the resistance element of the MOS transistor, but the present invention is not limited to this, and silicon germanium can be used instead of polycrystalline silicon. .
[0055]
FIG. 7 is a cross-sectional view showing a schematic configuration of an embodiment using silicon germanium as a material for a gate electrode and a resistance element of a MOS transistor. The plan view is the same as FIG. Portions performing the same functions as those in FIG. 1 are denoted by the same reference numerals, and detailed description of those portions will be omitted.
[0056]
A field oxide film 4 for element isolation is formed on the surface of a silicon substrate 2. Below the field oxide film 4, a P-type channel stopper region 6 is formed.
Two N-type low-concentration diffusion regions 8 and 8 are formed at intervals on the surface of the silicon substrate 2 in the NMOS formation region surrounded by the field oxide film 4, and are opposite to the channel region of the N-type low-concentration diffusion region 8. N-type high-concentration diffusion region 10 is formed in this region.
[0057]
A gate electrode 66 made of silicon germanium is formed via a gate oxide film 12 on the silicon substrate 2 in a region to be an NMOS channel region. The thickness of the gate electrode 66 is, for example, 200 to 600 nm, here 350 nm.
[0058]
A silicon nitride film 18 is formed on the side surface of the gate electrode 66 and on the N-type low concentration diffusion region 8 with the silicon oxide film 16 interposed therebetween. An oxide film sidewall 20 is formed on the silicon nitride film 18 so as to surround a region where the gate electrode 66 is formed.
[0059]
On the field oxide film 4, a resistance element 68 made of silicon germanium is formed. The resistance element 68 is formed at both ends of the resistor region 70 into which a P-type or N-type impurity such as phosphorus or boron is introduced in order to obtain a desired resistance value. It is composed of high-concentration regions 72 for taking ohmic connection introduced at a high concentration. The thickness of the silicon germanium forming the resistor region 70 and the high concentration region 72 is, for example, 200 to 600 nm, here 350 nm.
[0060]
A silicon nitride film 30 is formed on a side surface of the resistance element 68 with a silicon oxide film 28 interposed therebetween. The silicon nitride film 30 is also formed on the field oxide film 4 so as to surround the formation region of the resistance element 68. Oxide film sidewall 32 is formed on silicon nitride film 30 so as to surround the region where resistance element 68 is formed.
[0061]
The first interlayer insulating layer 34 is formed on the entire surface of the silicon substrate 2 including the field oxide film 4, the gate electrode 66, the oxide film sidewalls 20 and 32, and the resistive element 68. A contact hole 36 is formed in the first interlayer insulating layer 34, and a conductive material 38 is embedded in the contact hole 36. A first metal wiring layer 40 is formed on a predetermined region of first interlayer insulating layer 34 and on contact hole 36. A second interlayer insulating layer is formed on the first interlayer insulating layer and the first metal wiring layer. A through hole (not shown) is formed in the second interlayer insulating layer 42, and a conductive material is embedded in the through hole. On the second interlayer insulating layer 42, a second metal wiring layer 44 is formed. A final protection film 46 is formed on the second interlayer insulating layer 42 and the second metal wiring layer 42.
[0062]
In this embodiment, the side surface of the NMOS gate electrode 66 is covered with the silicon nitride film 18. As a result, as in the case of the NMOS of the embodiment shown in FIG. 1, it is possible to prevent moisture and hydrogen from entering the gate oxide film 12 and the channel region, and to obtain highly accurate transistor characteristics including aging. Can be.
[0063]
Further, in this embodiment, since the side surface of the resistor element 68 including the resistor region 70 and the high-concentration region 72 is covered with the silicon nitride film 30, it is necessary to prevent hydrogen from entering the resistor element 68 from the side surface. Can be. Thus, as in the resistance element of the embodiment shown in FIG. 1, hydrogen can be prevented from entering the resistor region 70 from the side direction by the silicon nitride film 30. Resistance can be obtained, the width dimension dependence of sheet resistance caused by hydrogen entering from the side surface of the resistance element can be eliminated, and the resistance value of the resistance element can be stabilized.
[0064]
8 and 9 are process cross-sectional views showing an example of the manufacturing method of the embodiment shown in FIG.
(1) A P-type channel stopper region 6, a field oxide film 4, and a gate oxide film 12 are formed on a P-type silicon substrate 2 in the same manner as in the above step (1) described with reference to FIG. I do. For example, a silicon germanium film is formed to a thickness of 350 nm on the entire surface of the silicon substrate 2 by a CVD method. A gate electrode 66 made of silicon germanium is formed on the gate oxide film 12 by using an ion implantation method, a photolithography technique, and an etching technique, and a resistive element pattern 68 a is formed on the field oxide film 4. Impurities are introduced into the resistance element pattern 68a to such an extent that a desired resistance value can be obtained (see FIG. 8A).
[0065]
(2) The silicon oxide film 48 is formed to a thickness of 10 nm on the surface of the silicon substrate 2, the gate electrode 66 and the resistive element pattern 68a by performing a dry oxidation process at, for example, 900 ° C. for 2 hours. For example, a silicon nitride film 52 is formed to a thickness of 20 nm on the entire surface of the silicon substrate 2 by a CVD method (see FIG. 8B). Examples of the CVD method include a plasma CVD method and an LPCVD (low pressure CVD) method in which a dichlorosilane gas and ammonia are reacted at about 800 ° C.
[0066]
(3) The resist pattern 50 is formed by photolithography so as to cover the resistor region forming region of the resistor element pattern 68a. Using the field oxide film 4, the gate electrode 66 and the resist pattern 50 as a mask by ion implantation, for example, phosphorus is accelerated at an acceleration energy of 60 keV and a dose of 5 × 10 ^Thirteen / Cm ² (See FIG. 8C).
[0067]
(4) The resist pattern 50 is removed. In order to activate the phosphorus implanted in the step (3), a heat treatment is applied, for example, at 950 ° C. for one hour to form an N-type low concentration diffusion region 8 on the surface of the silicon substrate 2 in the NMOS formation region. By this heat treatment, the high-concentration regions 72 are formed at both ends of the resistive element pattern 68a, and the resistive elements 68 having the high-concentration regions 72 at both ends of the resistor region 70 are formed from the resistive element pattern 68a. In this heat treatment, since the gate electrode 66 and the resistive element pattern 68a are covered with the silicon nitride film 52, the surface of the gate electrode 66 and the resistive element pattern 68a can be prevented from being oxidized.
[0068]
A resist pattern 74 is formed by photolithography so as to cover the resistor region 70 of the resistance element 68, the NMOS gate electrode 66, and a region in the vicinity thereof. Using the field oxide film 4 and the resist pattern 74 as a mask by ion implantation, for example, phosphorus is accelerated at an acceleration energy of 60 keV and a dose of 6 × 10 ^Fifteen / Cm ² (See FIG. 9D).
[0069]
(5) The resist pattern 74 is removed. For example, heat treatment is performed in an oxygen atmosphere at 900 ° C. for about 20 minutes. By this heat treatment, the phosphorus implanted in the NMOS formation region is activated to form the N-type high concentration diffusion layer 10, and the phosphorus implanted in the high concentration region 72 of the resistance element 68 is activated. In this heat treatment, since the gate electrode 66 and the resistive element pattern 68a are covered with the silicon nitride film 52, the surface of the gate electrode 66 and the resistive element pattern 68a can be prevented from being oxidized.
For example, a silicon oxide film 54 is formed to a thickness of 100 to 300 nm on the entire surface of the silicon substrate 2 by LPCVD (see FIG. 9E).
[0070]
(6) The silicon oxide film 54 is etched back to form the oxide film sidewall 20 on the side surface of the gate electrode 66 in the same manner as in the step (5) described with reference to FIG. An oxide film sidewall 32 is formed on a side surface of the element 68.
[0071]
The silicon nitride film 52 formed on the upper surface of the gate electrode 66 and the resistance element 68 is removed by this etch-back process, and the silicon nitride film 52 (silicon nitride film) is formed on the side surface of the gate electrode 66 and the region below the oxide film sidewall 20. 18) remains, and the silicon nitride film 52 (silicon nitride film 30) remains on the side surface of the resistance element 68 and the region below the oxide film sidewall 32. Therefore, the silicon nitride films 18 and 30 are formed on the side surfaces of the gate electrode 66 and the resistance element 68. Can be easily formed.
[0072]
Further, the silicon oxide film 48 on the upper surface of the gate electrode 66 and the resistance element 68 is also removed at the time of the etch-back process, and the silicon oxide film 48 (silicon oxide film 16) is formed on the side surface of the gate electrode 66 and the region below the oxide film sidewall 20. The silicon oxide film 48 (silicon oxide film 28) remains on the side surfaces of the resistance element 68 and under the oxide film sidewall 32 (see FIG. 9F).
[0073]
(7) The first interlayer insulating layer 34, the contact hole 36, the conductive material 38, the first metal wiring layer 40, the second interlayer insulating layer 42, A second metal wiring layer 44 and a final protective film 46 are formed (see FIG. 7).
[0074]
In this manufacturing method, the gate electrode 66 and the silicon nitride film 52 on the upper surface of the resistance element 68 are removed at the time of the etch back for forming the oxide film sidewall 20, but the silicon oxide film and the silicon nitride film are removed in the etch back process. If an etching gas with a high selectivity is used, after the oxide film sidewall is formed, the silicon nitride film is selected while the silicon nitride film on the side surface of the gate electrode and the resistor is covered with the oxide film sidewall. By the removal, the silicon nitride film can be easily formed only on the side surfaces of the gate electrode and the resistance element.
[0075]
Although the embodiment shown in FIGS. 7 to 9 shows a semiconductor device provided with an NMOS and a resistor, the semiconductor device of the present invention using silicon germanium as a material for a gate electrode and a resistor is shown in FIG. In the same manner as in the above embodiment, the present invention can be applied to a device having a CMOS (complementary MOS) and a resistance element. Further, the semiconductor device of the present invention can be applied to a semiconductor device having a PMOS and a resistance element.
[0076]
FIG. 10 is a circuit diagram showing one embodiment of a semiconductor device provided with a constant voltage generation circuit (analog circuit) to which a MOS transistor and a resistance element constituting the semiconductor device of the present invention are applied.
In order to stably supply the power from the DC power supply 76 to the load 78, a constant voltage generation circuit 80 is provided. The constant voltage generation circuit 80 includes an input terminal (Vbat) 82 to which a DC power supply 76 is connected, a reference voltage generation circuit (Vref) 84, an operational amplifier 86, a P-channel MOS transistor (PMOS) 88 forming an output driver, It has piezoresistors R1 and R2 and an output terminal (Vout) 90.
[0077]
In the operational amplifier 86 of the constant voltage generating circuit 80, the output terminal is connected to the gate electrode of the PMOS 82, the reference voltage Vref is applied to the inverting input terminal from the reference voltage generating circuit 84, and the output voltage Vout is connected to the non-inverting input terminal by the resistor R1. And the voltage divided by R2 is applied, and the divided voltages of the resistors R1 and R2 are controlled to be equal to the reference voltage Vref.
[0078]
In the constant voltage generation circuit 80, the resistance element forming the semiconductor device of the present invention is applied to the resistance circuit forming the resistors R1 and R2. According to the resistance element constituting the semiconductor device of the present invention, the resistance value of the resistance element can be stabilized, so that the output accuracy of the voltage dividing resistor can be improved.
[0079]
Further, in the constant voltage generating circuit 80, the MOS transistors forming the semiconductor device of the present invention are applied to the MOS transistors forming the reference voltage generating circuit 84, the operational amplifier circuit 86 and the PMOS 88. According to the MOS transistor included in the semiconductor device of the present invention, highly accurate transistor characteristics can be obtained, so that the output accuracy of the reference voltage generating circuit 84, the operational amplifier circuit 86, and the PMOS 88 can be improved.
[0080]
FIG. 11 is a circuit diagram showing one embodiment of a semiconductor device provided with a voltage detection circuit (analog circuit) to which a MOS transistor and a resistance element constituting the semiconductor device of the present invention are applied.
An operational amplifier 86 is connected to a reference voltage generating circuit 84 at its inverting input terminal, and receives a reference voltage Vref. The voltage of the terminal to be measured, which is input from the input terminal (Vsens) 94, is divided by the voltage dividing resistors R1 and R2 and input to the non-inverting input terminal of the operational amplifier 86. The output of the operational amplifier 86 is output to the outside via an output terminal 96.
[0081]
In the voltage detection circuit 92, when the voltage of the terminal to be measured is high and the voltage divided by the voltage dividing resistors R1 and R2 is higher than the reference voltage Vref, the output of the operational amplifier 86 is maintained at the H level and the measurement is performed. When the voltage of the power terminal falls and the voltage divided by the voltage dividing resistors R1 and R2 becomes lower than the reference voltage Vref, the output of the operational amplifier 86 becomes L level.
[0082]
In the voltage detection circuit 92, the resistance element forming the semiconductor device of the present invention is applied to the resistance circuit forming the resistors R1 and R2. According to the resistance element constituting the semiconductor device of the present invention, the resistance value of the resistance element can be stabilized, so that the output accuracy of the voltage dividing resistor can be improved.
[0083]
Further, in the voltage detection circuit 92, the MOS transistors forming the semiconductor device of the present invention are applied to the MOS transistors forming the reference voltage generating circuit 84 and the operational amplifier circuit 86. According to the MOS transistor included in the semiconductor device of the present invention, highly accurate transistor characteristics can be obtained, so that the output accuracy of the reference voltage generating circuit 84 and the operational amplifier circuit 86 can be improved.
[0084]
10 and 11, the semiconductor device of the present invention is applied to a semiconductor device having a constant voltage generating circuit and a semiconductor device having a voltage detecting circuit, but the present invention is not limited to this. Also, the present invention can be applied to a semiconductor device having another analog circuit. The present invention is not limited to a semiconductor device having an analog circuit, but is applicable to any semiconductor device in which a MOS transistor having a gate electrode made of polycrystalline silicon or silicon germanium and a resistance element made of polycrystalline silicon or silicon germanium are mixed. be able to.
[0085]
Although the embodiments of the present invention have been described above, the present invention is not limited to these embodiments, and various modifications can be made within the scope of the present invention described in the claims.
[0086]
【The invention's effect】
The semiconductor device according to claim 1, further comprising a MOS transistor having a gate electrode made of polycrystalline silicon and a resistive element made of polycrystalline silicon, wherein a silicon nitride film is provided on side surfaces of the gate electrode and the resistive element. As a result, it is possible to prevent moisture and hydrogen from entering the MOS transistor, and it is possible to obtain highly accurate transistor characteristics including temporal changes. Furthermore, it is possible to prevent hydrogen from entering the resistance element from the side surface, and to eliminate the width dimension dependence of the sheet resistance caused by hydrogen entering from the side surface of the resistance element, thereby stabilizing the resistance value of the resistance element. Can be.
[0087]
In the semiconductor device according to the present invention, since the oxide film sidewall is formed on the side surface of the gate electrode and the resistance element via the silicon nitride film, the oxide film sidewall is formed simultaneously with or simultaneously with the formation of the oxide film sidewall. After the formation of the sidewall, only the silicon nitride film on the upper surface of the gate electrode and the resistor can be selectively removed, and the silicon nitride film can be easily formed only on the side surfaces of the gate electrode and the resistor.
[0088]
In the semiconductor device according to claim 3, since the silicon nitride film is formed on the side surfaces of the gate electrode and the resistance element via the silicon oxide film, the material of the gate electrode and the resistance element and the silicon nitride film are formed. Can be prevented from being caused by the stress caused by the difference in the thermal shrinkage of the metal.
[0089]
In the semiconductor device according to the fourth aspect, silicon germanium is used in place of polycrystalline silicon in the gate electrode and the resistance element. Since MOS transistors can be prevented, it is possible to obtain high-precision transistor characteristics including time-dependent changes in MOS transistors, and to eliminate the dependence of sheet resistance on the width dimension of resistor elements to stabilize the resistance values of the resistor elements. Can be. Further, the oxidation required for forming the MOS transistor can be performed in a state where the gate electrode and the resistance element are covered with the silicon nitride film, so that the oxidation of the gate electrode and the resistance element can be prevented, and a predetermined dimension can be obtained. Obtainable.
[0090]
In the semiconductor device according to the present invention, a voltage dividing resistor for dividing a voltage to be detected by the semiconductor device of the present invention and supplying a divided voltage, and a reference voltage generating circuit for supplying a reference voltage are provided. Since the present invention is applied to an analog circuit having a comparison circuit for comparing the divided voltage from the voltage dividing resistor with the reference voltage from the reference voltage generating circuit, the accuracy of the output of the voltage dividing resistor can be improved. As a result, the accuracy of the outputs of the reference voltage generation circuit and the comparison circuit can be improved.
[Brief description of the drawings]
FIG. 1 is a schematic configuration diagram showing one embodiment, in which (A) is a plan view and (B) is a cross-sectional view taken along the line AA in (A).
FIG. 2 shows the change over time of the threshold voltage of an NMOS having a silicon nitride film on the side surface of a gate electrode (the present invention) and an NMOS having no silicon nitride film on the side surface of the gate electrode (conventional example). It is a figure showing the result of measurement.
FIG. 3 shows the relationship between the sheet resistance and the width dimension of a resistor region for a resistor element having a silicon nitride film on the side surface (the present invention) and a resistor element having no silicon nitride film on the side surface (conventional example). FIG.
FIG. 4 is a process sectional view showing the first half of the example of the manufacturing method of the embodiment shown in FIG. 1;
FIG. 5 is a process sectional view showing the latter half of the example of the manufacturing method of the embodiment shown in FIG. 1;
FIG. 6 is a sectional view showing an embodiment including a CMOS and a resistance element.
FIG. 7 is a cross-sectional view showing a schematic configuration of an embodiment using silicon germanium as a material for a gate electrode and a resistance element of a MOS transistor.
FIG. 8 is a process cross-sectional view showing the first half of the example of the manufacturing method according to the same embodiment.
FIG. 9 is a process cross-sectional view showing the latter half of the example of the manufacturing method of the same embodiment.
FIG. 10 is a circuit diagram showing one embodiment of a semiconductor device provided with a constant voltage generation circuit to which a MOS transistor and a resistance element constituting the semiconductor device of the present invention are applied.
FIG. 11 is a circuit diagram showing one embodiment of a semiconductor device including a voltage detection circuit to which a MOS transistor and a resistance element are applied, which constitute the semiconductor device of the present invention.
FIG. 12 is a diagram showing a relationship between a sheet resistance (vertical axis) and a width dimension (horizontal axis) of a conventional resistance element.
[Explanation of symbols]
2 Silicon substrate
4 Field oxide film
6 Channel stopper area
8 N-type low concentration diffusion region
10 N-type high concentration diffusion region
12 Gate oxide film
14 Gate electrode
16,28 silicon oxide film
18,30 silicon nitride film
20, 32 oxide film sidewall
22 Resistance element
24 resistor area
26 High concentration area
34 First interlayer insulating layer
36 Contact hole
38 conductive material
40 First metal wiring layer
42 Second interlayer insulating layer
44 Second metal wiring layer
46 Final protective film

Claims

In a semiconductor device having a MOS transistor having a gate electrode made of polycrystalline silicon and a resistance element made of polycrystalline silicon,
A semiconductor device comprising a silicon nitride film on side surfaces of the gate electrode and the resistance element.

2. The semiconductor device according to claim 1, wherein an oxide film sidewall is formed on a side surface of said gate electrode and said resistance element via said silicon nitride film.

3. The semiconductor device according to claim 1, wherein said silicon nitride film is formed on a side surface of said gate electrode and said resistance element via a silicon oxide film.

4. The semiconductor device according to claim 1, wherein said gate electrode and said resistance element use silicon germanium instead of polycrystalline silicon.

A voltage dividing resistor for dividing a voltage to be detected and supplying a divided voltage, a reference voltage generating circuit for supplying a reference voltage, and a divided voltage from the voltage dividing resistor and the reference voltage generating circuit. A semiconductor device including an analog circuit including a comparison circuit for comparing reference voltages of
The resistive element according to claim 1, wherein the resistive element configuring the voltage dividing resistor is provided.
5. A semiconductor device comprising the MOS transistor according to claim 1 as a MOS transistor constituting a circuit in the reference voltage generation circuit and / or the comparison circuit.