【０００１】
【発明の属する技術分野】
本発明は半導体デバイスの裏面側から内部を観測できるように、半導体デバイスを加工するための半導体デバイスの開封装置及び開封方法に関する。
【０００２】
【従来の技術】
近年、ＬＳＩの多層配線化により、上層配線に隠された下層配線を観察したり、拡散領域における発熱、発光を観察して故障の解析を行うため、半導体デバイスの内部を裏面側から観察することが必要な場合が多くなっている。
【０００３】
通常の半導体デバイスの場合、拡散領域がシリコン基板中に形成されているため、裏面側から観察する方法として、研磨などによりシリコン基板をある程度薄く（数１００μｍ程度）し、ＩＲ光（ＩｎｆＲａｒｅｄ光：赤外光）を利用した方法とか、表面の光学顕微鏡像とリンクした方法などが過去に報告されている。
【０００４】
しかし、シリコン基板に絶縁酸化膜層を介して回路素子層が積層されたＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）デバイスの場合は、拡散領域とシリコン基板との間に埋込酸化膜としての絶縁酸化膜層が形成されているため、絶縁酸化膜層を裏面から露出することができれば、上層配線に隠された下層配線とか、拡散領域における発熱、発光を直接観察することができ、故障解析時間の大幅な短縮が可能になる。
【０００５】
また、ＳＯＩデバイスは、寄生容量が大幅に削減され、次世代の高速、高集積、低電圧動作、低消費電力、耐放射線強化素子として有望視されているため、上記技術は将来的にも必要であると思われる。
【０００６】
図１０、図１１は従来のＳＯＩデバイスの開封方法を説明するための断面図である。
ＳＯＩデバイスは、図１０に示すように、シリコン基板１００と、該シリコン基板１００の一面に積層されたボンディング用の配線板１０１と、シリコン基板１００の他面に絶縁酸化膜層１０２を介して積層された回路素子層１０３とからなるデバイス本体１０４を外囲器１０５で外囲した構成としてある。
【０００７】
このように構成されたＳＯＩデバイスを開放する方法として、前記シリコン基板１００の裏面を露出して、シリコン基板１００以外の部分をテフロン（登録商標）テープでマスクした後に、外囲器１０５、配線板１０１及び絶縁酸化膜層１０２をあまりエッチングせずにシリコン基板１００を選択的にエッチングする水酸化カリウムなどの薬液を用いて絶縁酸化膜層１０２を露出する方法が試みられた。しかし、この方法ではデバイス本体１０４と外囲器１０５の間に発生した隙間１０６に前記薬液がしみこみ、図１１に示すようにデバイス本体１０４の側面からもエッチングが行われ、回路素子層１０３に形成された半導体集積回路の動作が保証できないという問題があった。
【０００８】
図１２、図１３は従来のＳＯＩデバイスの開封方法を説明するための断面図である。
また、図１２に示すように、シリコン基板１００の裏面を露出した後に、デバイス本体１０４と外囲器１０５との間に発生した隙間１０６及びシリコン基板１００の裏面にレジスト１０７を塗布してベーク処理をした後、シリコン基板１００の裏面のみを露出させる方法が試みられた。この方法にあっては、デバイス本体１０４と外囲器１０５との間に発生した隙間１０６が狭く、またレジスト１０７の粘性が高いことからレジスト１０７が前記隙間１０６を埋めるには至らなかった。
【０００９】
このため、外囲器１０５、ボンディング用の配線板１０１及び絶縁酸化膜層１０２をあまりエッチングせずにシリコン基板１００を選択的にエッチングする水酸化カリウムなどの薬液によりエッチングしたとき、シリコン基板１００のエッチングがレジスト１０７が埋まっている部分よりも深く進行した場合は、デバイス本体１０４と外囲器１０５との間に発生した隙間１０６に薬液がしみこみ、図１３に示すようにデバイス本体１０４の側面からもエッチングが行われ、回路素子層１０３に形成された半導体集積回路の動作が保証できないという問題があった。
【００１０】
図１４は従来のＳＯＩデバイスの開封方法を説明するための断面図である。
そこで、従来技術（特開２０００−１３３６２０号公報）では図１４に示すように、半導体デバイスの外囲器１１１を裏面から機械的加工及び科学的処理によって開封する。次に、シリコン基板１１０の裏面を機械研磨により数μｍ〜数十μｍ程度の薄さにする。次に、シリコン基板１１０の全部ではなく一部を湿式エッチングによって選択的に除去することにより絶縁酸化膜層１１２を露出させている。（例えば、特許文献１参照。）
【００１１】
【特許文献１】
特開２０００−１３３６２０号公報
【００１２】
【発明が解決しようとする課題】
しかしながら、特許文献１に記載された開封方法では絶縁酸化膜層１１２が露出されていない部分で発熱や発光があった場合は、上層配線に隠された下層配線の観察とか、拡散領域における発熱、発光が観察できないという問題があった。
【００１３】
本発明は斯かる事情に鑑みてなされたものであり、主たる目的は外囲器の配線板側を除去して配線板を露出させる第１のエッチング手段と、露出した配線板及び半導体基板を研磨する研磨手段と、該研磨手段による研磨量を測定する測定手段と、半導体基板の非研磨部分を除去する第２のエッチング手段とを備えた構成とすることにより、半導体デバイスにおける外囲器の配線板側から絶縁酸化膜層を全面的に露出することができるとともに、エッチングによる絶縁酸化膜層の除去量を少なくすることができる半導体デバイスの開封装置を提供することにある。
【００１４】
また、他の目的は外囲器の配線板側を除去して配線板を露出させる工程と、露出した配線板を研磨して除去し前記半導体素子を露出させる第１の研磨工程と、露出した半導体基板を研磨する第２の研磨工程と、この第２の研磨工程での研磨厚さを測定する測定工程と、測定した研磨量に基づいて研磨を停止する停止工程と、半導体基板の非研磨部分を湿式エッチングにより除去する工程と、湿式エッチングにより除去する箇所を撮像する撮像工程とにより開封する方法とすることにより、半導体デバイスにおける外囲器の配線板側から絶縁酸化膜層を全面的に露出することができるとともに、エッチングによる絶縁酸化膜層の除去量を少なくすることができる半導体デバイスの開封方法を提供することにある。
【００１５】
また、他の目的は発煙硝酸を用いて外囲器の配線板側を除去する工程とすることにより、デバイス本体及び配線板に対して外囲器を除去し易い半導体デバイスの開封方法を提供することにある。
【００１６】
さらに、他の目的は水酸化カリウム水溶液、フッ酸と硝酸との混合水溶液、フッ酸と硝酸と酢酸との混合水溶液の何れかを用いて湿式エッチングを行うことにより、絶縁酸化膜層に対して半導体基板を除去し易い半導体デバイスの開封方法を提供することにある。
【００１７】
また、他の目的は第２の研磨工程で研磨するときの半導体基板への押圧力を１００ｇ重／ｃｍ２以下とすることにより、半導体基板の非研磨量が非常に少なくなった際に半導体基板が割れるのを防ぐことができる半導体デバイスの開封方法を提供することにある。
【００１８】
【課題を解決するための手段】
本発明に係る半導体デバイスの開封装置は、半導体基板の一面に配線板が積層され、他面に絶縁酸化膜層を介して回路素子層が積層されたデバイス本体を外囲器で外囲してある半導体デバイスにおける前記外囲器の前記配線板側を除去して半導体デバイスを開封する開封装置において、前記外囲器の配線板側を除去して配線板を露出させる第１のエッチング手段と、露出した配線板及び前記半導体基板を研磨する研磨手段と、該研磨手段による研磨量を測定する測定手段と、半導体基板の非研磨部分を除去する第２のエッチング手段とを備えたことを特徴とする。
【００１９】
この発明にあっては、第１のエッチング手段により外囲器の配線板側を除去して配線板を露出させることができ、露出した配線板及び半導体基板を研磨手段により研磨して除去することができ、さらに、第２のエッチング手段により半導体基板の非研磨部分を除去することができるため、半導体デバイスにおける外囲器の配線板側から絶縁酸化膜層を全面的に露出することができる。また、研磨量を測定しつつ非研磨量が非常に少なくなるまで連続的に研磨することができるため、エッチングによる除去時間を短くすることができ、エッチングによる絶縁酸化膜層の除去量をなくするか、又は、非常に少なくすることができるとともに、デバイス本体と外囲器との間の隙間からエッチング用の薬液が染みこむ影響を最小限に抑えることができる。従って、上層配線に隠された下層配線の観察とか、拡散領域における発熱、発光を観察して故障解析を行うことができ、故障解析時間の大幅な短縮が可能になる。
【００２０】
また、本発明に係る半導体デバイスの開封方法は、半導体基板の一面に配線板が積層され、他面に絶縁酸化膜層を介して回路素子層が積層されたデバイス本体を外囲する外囲器の前記配線板側を除去して半導体デバイスを開封する開封方法において、前記外囲器の配線板側を除去して配線板を露出させる工程と、露出した配線板を研磨して除去し前記半導体基板を露出させる第１の研磨工程と、露出した半導体基板を研磨する第２の研磨工程と、第２の研磨工程での研磨量を測定する測定工程と、測定した研磨量に基づいて研磨を停止する停止工程と、半導体基板の非研磨部分を湿式エッチングにより除去する工程と、湿式エッチングにより除去する箇所を撮像する撮像工程とを備えたことを特徴とする。
【００２１】
この発明にあっては、外囲器の配線板側を除去し、配線板を露出させた後、該配線板を研磨により除去し、半導体基板を露出させ、この半導体基板を研磨することができる。この研磨された半導体基板の非研磨部分を湿式エッチングにより除去することができるため、半導体デバイスにおける外囲器の配線板側から絶縁酸化膜層を全面的に露出することができる。しかも、研磨量を測定しつつ非研磨量が非常に少なくなるまで連続的に研磨することができるため、湿式エッチングによる除去時間を短くすることができ、デバイス本体と外囲器との間の隙間からエッチング用の薬液が染みこむ影響を最小限に抑えることができる。さらに、湿式エッチングにより除去する箇所を撮像し、撮像された光学像をモニタ等の表示装置で確認しつつ除去することができるため、エッチングによる絶縁酸化膜層の除去量をなくするか、又は、非常に少なくすることができる。従って、上層配線に隠された下層配線の観察とか、拡散領域における発熱、発光を観察して故障解析を行うことができ、故障解析時間の大幅な短縮が可能になる。
【００２２】
また、本発明に係る半導体デバイスの開封方法は、外囲器の配線板側を除去する工程は、発煙硝酸を用いることを特徴とする。
この発明にあっては、外囲器とデバイス本体と配線板との選択比を大きくすることができるため、デバイス本体及び配線板に対して外囲器を除去し易い。
【００２３】
また、本発明に係る半導体デバイスの開封方法は、前記湿式エッチングは水酸化カリウム水溶液を用いることを特徴とする。
この発明にあっては、絶縁酸化膜層と半導体基板との選択比を大きくすることができるため、絶縁酸化膜層に対して半導体基板を除去し易い。従って、湿式エッチングによる除去時間をより一層短くすることができ、デバイス本体と外囲器との間の隙間からエッチング用の薬液が染みこむ影響をより一層小さくすることができる。
【００２４】
また、本発明に係る半導体デバイスの開封方法は、前記湿式エッチングはフッ酸と硝酸との混合水溶液を用いることを特徴とする。
この発明にあっては、絶縁酸化膜層と半導体基板との選択比を大きくすることができるため、絶縁酸化膜層に対して半導体基板を除去し易い。従って、湿式エッチングによる除去時間をより一層短くすることができ、デバイス本体と外囲器との間の隙間からエッチング用の薬液が染みこむ影響をより一層小さくすることができる。
【００２５】
また、本発明に係る半導体デバイスの開封方法は、前記湿式エッチングはフッ酸と硝酸と酢酸との混合水溶液を用いることを特徴とする。
この発明にあっては、絶縁酸化膜層と半導体基板との選択比を大きくすることができるため、絶縁酸化膜層に対して半導体基板を除去し易い。従って、湿式エッチングによる除去時間をより一層短くすることができ、デバイス本体と外囲器との間の隙間からエッチング用の薬液が染みこむ影響をより一層小さくすることができる。
【００２６】
また、本発明に係る半導体デバイスの開封方法は、前記第２の研磨工程で研磨するときの半導体基板への押圧力は１００ｇ重／ｃｍ２以下であることを特徴とする。
この発明にあっては、半導体基板の非研磨量が少なくなった際に半導体基板が割れるのを防ぐことができるため、非研磨量が非常に少なくなる位置に達するまで研磨することができ、湿式エッチングによる除去時間を短縮できる。
【００２７】
また、本発明に係る半導体デバイスの開封方法は、前記第２の研磨工程で研磨するときの半導体基板の研磨面が凹面状であることを特徴とする。
この発明にあっては、半導体基板の非研磨量が少なくなった際に半導体基板が割れるのを防ぐことができるため、非研磨量が非常に少なくなる位置に達するまで研磨することができ、湿式エッチングによる除去時間を短縮できる。
【００２８】
また、本発明に係る半導体デバイスの開封方法は、前記第２の研磨工程で研磨するときの半導体基板の研磨面が凹面状であり、その段差が絶縁酸化膜層の厚さの４０倍以下であることを特徴とする。
この発明にあっては、半導体基板の非研磨量が少なくなった際に半導体基板が割れるのを防ぐことができるため、非研磨量が非常に少なくなる位置に達するまで研磨することができ、湿式エッチングによる除去時間を短縮できる。
【００２９】
【発明の実施の形態】
以下本発明をその実施の形態を示す図面に基づいて詳述する。
図１は半導体デバイスの断面図である。
図１の半導体デバイスは半導体基板としてのシリコン基板１の一面にボンディングフレームとしての配線板２が積層され、他面に絶縁酸化膜層３を介して回路素子層４が積層されたデバイス本体５をパッケージとしての合成樹脂製の外囲器６で外囲してあるＳＯＩデバイスＡである。回路素子層４は絶縁酸化膜層３との接合面にシリコンのエピタキシャル層４ａが設けられている。また、シリコン基板１は配線板２上に銀ペースト７により固定されている。なお、外囲器６はモールド、その他の封止用のものであってもよい。
【００３０】
外囲器６には外部から電気信号を入力するためのリードメタル８の一部が埋設されており、このリードメタル８から、半導体集積回路が形成されている回路素子層４のボンディングパッドへはボンディングワイヤが張られて電気的に接続されているが、図面の簡略化のためボンディングワイヤを省略している。また、デバイス本体５と外囲器６との間には通常わずかな隙間９が発生している。
【００３１】
図２は本発明に係る半導体デバイスの開封装置の一例を示す説明図である。
このように構成されたＳＯＩデバイスＡの開封装置は、その上端がモータ１０の出力軸に繋がる研磨軸１１の下端に設けられた研磨部１２と、モータ１０に結合され、前記研磨部１２を走査駆動する二次元走査駆動装置１３と、該二次元走査駆動装置１３の上部に設置され、研磨部１２に加わる押圧力及び研磨量を測定する測定器１４と、研磨軸１１の近傍に配置され、ＳＯＩデバイスＡの配線板２側へエッチング用の薬液を注入するノズル１５及び該ノズル１５から注入された薬液によるエッチング箇所を撮像するレンズユニット等の撮像器１６と、該撮像器１６に光ファイバ１７を介して接続された画像処理装置１８と、前記ノズル１５に接続された薬液ポンプ１９と、モータ１０，二次元走査駆動装置１３，測定器１４，画像処理装置１８，薬液ポンプ１９に第１〜第５のケーブル２０，２１，２２，２３，２４を介して接続されたデータ処理用のコンピュータ２５と、コンピュータ２５に接続された測定制御用のモニタ２６とを備えている。コンピュータ２５には操作盤２７が接続されており、また、薬液ポンプ１９は複数の薬液タンク２８内の薬液を汲み出すように構成されている。
【００３２】
このように構成された開封装置において、研磨部１２はコンピュータ２５から第１のケーブル２０により制御信号がモータ１０に送られ、それによりモータ１０が回転し、研磨軸１１により研磨部１２に回転が伝達される。研磨軸１１が回転しながらシリコン基板１へ接することによりシリコン基板１の配線板２側となる裏面が研磨される。研磨時の研磨部１２とシリコン基板１との間の押圧力は１００ｇ重／ｃｍ２以下であることが望ましい。押圧力は測定器１４で測定した結果が第３のケーブル２２によりコンピュータ２５に伝送され、モニタ２６に映し出される。押圧力の大きさはオペレータが操作盤２７で操作することにより調節が可能である。また、研磨部１２の先端は半球状又は球面状の砥石であることが望ましい。研磨部１２の材質はシリコン、ダイヤモンド、カーボン鋼、アルミナなどの砥石が望ましい。研磨砥石の粒径は数１０〜１００μｍが望ましい。研磨部１２の形状は半球状又は球状が望ましい。
【００３３】
そして、シリコン基板１を凹面状に加工するため、シリコン基板１の走査位置及び研磨時間について、コンピュータ２５で制御信号を第２のケーブル２１により二次元走査駆動装置１３に伝達し、ＳＯＩデバイスＡを収容支持する試料台２９を固定して研磨処理する。なお、研磨部１２を固定とし、試料台２９を走査しても良い。研磨部１２を走査駆動する場合、二次元走査駆動装置１３としてピエゾアクチュエータ式のもの、又は、マイクロ波誘電体セラミックスなどを用いることができる。
【００３４】
研磨部１２の二次元的な位置の移動はオペレータが操作盤２７で操作することにより調節が可能である。研磨部１２の二次元的な位置と研磨時の押圧力から研磨後のシリコン基板１の形状が予測可能であるため、研磨プロセスをスケジューリングして自動でシリコン基板１を凹面状に加工することも可能である。スケジューリングした場合はフィードバック制御により設定した研磨部１２の二次元的な位置と研磨時の押圧力になるように自動で調節する。
【００３５】
二次元走査駆動装置１３の上部には押圧力及び研磨厚さを測定する測定器１４が設置されている。研磨の進行とともに研磨部１２及び研磨軸１１が下方へ変位するのでその変位量を研磨量Ｈ１として測定し、第３のケーブル２２によりコンピュータ２５にデータが送られ、研磨した研磨量Ｈ１と、シリコン基板１の研磨前の裏面から絶縁酸化膜層３までの基板厚さＨとから次式の
（基板厚さＨ−研磨量Ｈ１）
の式により算出したシリコン基板１の研磨面から、絶縁酸化膜層３までの非研磨量Ｈ２がモニタ２６に映し出され確認できる。また、研磨量Ｈ１に基づいてコンピュータ２５からモータ１０へ制御信号が出力され、モータ１０の回転が停止し、研磨部１２による研磨が停止するようにしてある。
なお、基板厚さＨはプロセスの設計データを用いてもよいし、予備の同一のＳＯＩデバイスＡ、又は、同一ロットより作成されたＳＯＩデバイスＡを切断して実際に測定した値を用いてもよい。
【００３６】
図１のＳＯＩデバイスＡＳは試料台２９により固定されている。
図２中の撮像器１６はシリコン基板１の研磨状態を観察するためにモータ１０の周辺に設置されているが、撮像器１６はモータ１０に合体した構成にしてもよい。撮像器１６で撮像した配線板２側の拡大光学像は、光ファイバ１７を通して画像処理装置１８へと取り込まれ、第４のケーブル２３によりコンピュータへと伝送され、モニタ２６に撮像器１６で捕捉した配線板２側の拡大光学像が映し出される。
【００３７】
光ファイバ１７は単一モード光ファイバ（コア：石英ガラス、クラッド：石英ガラス）、グレーデッドインデックス形光ファイバ（コア：石英ガラス、クラッド：石英ガラス）、又は、ステップインデックス形光ファイバ（コア：石英ガラス、クラッド：石英ガラス又はコア：多成分ガラス、クラッド：多成分ガラス又はコア：プラスチック、クラッド：プラスチック）などを用いることが出来る。
【００３８】
複数個設けられる薬液タンク２８は、外囲器６の配線板２側を除去する薬液、及び研磨部１２による機械研磨終了後に、シリコン基板１を湿式エッチングする際に使用する薬液が収容されている。
【００３９】
外囲器６の配線板２側を除去する際には、ゴムのパッキン、テフロンテープなどで外囲器６の必要な個所をマスクして、薬液ノズル１５をマスクした場所へ固定し、オペレータが操作盤２７から湿式エッチングを開始する旨の指令を入力するとその制御信号が第５のケーブル２４により薬液ポンプ１９まで伝送される。制御信号に応じて薬液が薬液ポンプ１９から汲み出され、薬液ノズル１５により外囲器６の配線板２側に薬液が注入される。
【００４０】
研磨部１２による機械研磨終了後に湿式エッチングする際には、オペレータが操作盤２７から湿式エッチングを開始する旨の指令を入力するとその制御信号が第５のケーブル２４により薬液ポンプ１９まで伝送される。制御信号に応じて薬液ポンプ１９が薬液を汲み出し、薬液ノズル１５によりシリコン基板１に薬液が注入され、撮像器１６で捕捉した外囲器６の配線板２側の拡大光学像により絶縁酸化膜層３が露出したことをモニタ２６で確認することができる。
【００４１】
次に開封装置による開封処理工程を図３乃至図７に基づいて説明する。
実際に処理する場合、ＳＯＩデバイスＡは図２に示すように上下が逆さまになるが、ここでは見やすいように通常デバイスを設置する方向で図示する。
【００４２】
図３は外囲器の配線板側を除去した後の断面図である。
図１のように構成されたＳＯＩデバイスＡにおける外囲器６の配線板２側、換言すれば、外囲器６裏面のモールド樹脂をエッチング用の薬液により除去する際は、あらかじめゴムパッキン、テフロンテープなどでマスクし、デバイス本体５のシリコン基板１よりも左右１．５ｍｍ程度大きい部分を除去するようにする。例えば、シリコン基板１が１．５ｍｍ×１．５ｍｍであれば、マスクする領域は３ｍｍ×３ｍｍが適当である。薬液としては外囲器６と、デバイス本体５と、配線板２との選択比が大きい発煙硝酸（約６０℃に加熱したもの）が適している。外囲器６の配線板２側を除去する際は、図２において薬液タンク２８が６０〜８０℃ぐらいに加熱されることになる。外囲器６はマスクの開口された部分のみエッチングされ、配線板２が露出する。
この状態は図２の撮像器１６で捕捉してモニタ２６に映し出される拡大光学像により確認できる。つまり、合成樹脂製の外囲器６と金属製の配線板２との拡大光学像における色彩が顕著に異なるからである。
【００４３】
図４は配線板及び銀ペーストを除去した後の断面図である。
配線板２は図２の研磨部１２の機械研磨により除去する。このときの押圧力は１００ｇ重／ｃｍ２以下であることが望ましい。押圧力は図２の測定器１４で測定した結果が第３のケーブル２２によりコンピュータ２５に伝送され、モニタ２６に映し出される。押圧力の大きさはオペレータが操作盤２７で操作することにより調節が可能である。
【００４４】
図５は配線板及び銀ペーストを除去した後にシリコン基板を凹面状に機械研磨により研磨した状態の断面図である。
このときの研磨時の押圧力は１００ｇ重／ｃｍ２以下であることが望ましい。押圧力は図２の測定器１４で測定した結果が第３のケーブル２２によりコンピュータ２５に伝送され、モニタ２６に映し出される。押圧力の大きさはオペレータが操作盤２７で操作することにより調節が可能である。凹面状に研磨するのは図２の研磨部１２によりシリコン基板１に加わる応力を分散し（図６参照）、シリコン基板１が割れるのを防ぐためである。
図５のシリコン基板１の中心部１ａから絶縁酸化膜層３までの非研磨量Ｈ２ａはできるだけ短い方が望ましい。
機械研磨後の湿式エッチングを短時間で行い、デバイス本体５と外囲器６との間に発生している僅かな隙間からエッチング用の薬液が染みこむ影響を最小限に抑えるためである。
【００４５】
シリコン基板１の研磨前の裏面から絶縁酸化膜層３までの基板厚さＨはプロセスの設計データを用いてもよいし、予備の同一のＳＯＩデバイスＡ、又は、同一ロットより作成されたＳＯＩデバイスＡを切断して実際に測定した値を用いてもよい。その場合実際の基板厚さＨとの差は基板厚さＨのプロセスによるばらつきを考慮する必要がある。基板厚さＨのプロセスによるばらつきが通常１０％であることを考慮すると、基板厚さＨの設計値が数１００μｍである場合には、シリコン基板１の研磨面から絶縁酸化膜層３までの非研磨量Ｈ２は１μｍ〜９．８μｍ程度にすれば十分であると思われる。通常は、９．８μｍ程度（推奨値）を下回ったシリコン膜厚で機械研磨を終了する。
または前記機械研磨を終了後のシリコン基板１の研磨面から絶縁酸化膜層３までの非研磨量Ｈ２は、下記する湿式エッチングに用いる薬液の酸化膜とシリコンとのエッチングレートの選択比の逆数と絶縁酸化膜層３の膜圧の積の値が、最大シリコン膜厚になる。
従って前記機械研磨を終了後は前期最大シリコン膜厚以下の膜厚で、薄くても１μｍ以上であれば良いことになる。
【００４６】
またシリコン基板１を凹面状に加工する際には、その研磨面の曲率を大きくしすぎると、機械研磨終了後の湿式エッチング時に、シリコン基板１の中心部分の絶縁酸化膜層３が露出してから、シリコン基板１の周辺部の絶縁酸化膜層３が露出するまでに、中心部の絶縁酸化膜層３がオーバーエッチされてしまう。
従って、研磨面の曲率はなるべく小さい方が望ましい。シリコン基板１の周辺部１ｂから絶縁酸化膜層３までの非研磨量Ｈ２ｂと、シリコン基板１の中心部１ａから絶縁酸化膜層３までの非研磨量Ｈ２ａとの差ΔＨ２、つまりシリコン基板１の研磨面の凹凸の段差ΔＨ２が、絶縁酸化膜層３の膜厚のほぼ９．８倍以下で十分である。例えば、絶縁酸化膜層３の膜厚が１μｍである場合、
１μｍ×９．８＝９．８μｍ
となるためシリコン基板１の研磨面の凹凸の段差ΔＨ２は９．８μｍ以下であればよい。
【００４７】
図６は図２の研磨部１２によりシリコン基板１に加わる応力を分散するメカニズムを説明するための断面図である。なお、シリコン基板１は図２とは上下が逆の状態で表している。研磨部１２の先端は半球状又は球面状であり、シリコン基板１が凹面状であるので、その接する部分にかかる応力Ｆ１，Ｆ２，Ｆ３は異なった方向に分散し、シリコン基板１に亀裂を入れるような剪断応力成分が軽減されており、全体として研磨部１２によりシリコン基板１への応力が緩和されているのが分かる。
【００４８】
図７は機械研磨終了後に湿式エッチングを行って絶縁酸化膜層３を全面露出した状態の断面図である。
デバイス本体５の四隅にシリコン基板１が僅かに残っているが、デバイス本体５の四隅部分には半導体集積回路が形成されていないので、半導体デバイスの配線板２側から発熱、発光を観察するには障害とならない。湿式エッチングに用いる薬液は酸化膜とシリコンとのエッチングレートの選択比が１：１００になる、２０ｗｔ％の濃度の水酸化カリウム水溶液を約８０℃に加熱したものを用いるのが望ましい。さらに水酸化カリウムの濃度は１０〜５０ＷＴ％の水溶液で、温度は５０〜９０℃程度の条件でも使用が可能である。または湿式エッチングに用いる薬液はフッ酸と硝酸との混合水溶液を用いてもよい。酸化膜とシリコンとのエッチングレートの選択費が大きくなる６５〜７０％がフッ酸の容量比として望ましい。エッチング温度は常温で十分である。または湿式エッチングに用いる薬液はフッ酸と硝酸と酢酸との混合水溶液を用いてもよい。容量比はフッ酸が１０〜６５％、硝酸が０〜２５％、酢酸がその残りである。エッチング温度は常温で十分である。酢酸を加えるのはその緩衝作用を利用して湿式エッチングを安定的に行うためである。
【００４９】
水酸化カリウムを用いた湿式エッチングによりシリコン基板１の非研磨部を除去する際は図２において薬液タンクが、約８０〜９０℃に加熱されることになる。一方、フッ酸と硝酸との混合水溶液やフッ酸と硝酸と酢酸との混合水溶液を用いた湿式エッチングによりシリコン基板１の非研磨部を除去する際は図２において薬液タンクが常温のまま加熱されないことになる。
シリコン基板１は図５に示すように中心部１ａから絶縁酸化膜層３までの非研磨量Ｈ２ａが、周辺部１ｂから絶縁酸化膜層３までの非研磨量Ｈ２ｂよりも少ないため、湿式エッチングにより、まず中心部の絶縁酸化膜層３が先に露出する。その状態は図２の撮像器１６で捕捉してモニタ２６に映し出される拡大光学像により確認できる。つまり、シリコン基板１と絶縁酸化膜層３との拡大光学像における色彩が顕著に異なるからである。
【００５０】
絶縁酸化膜層３が全面露出した状態も図２の撮像器１６で捕捉してモニタ２６に映し出される拡大光学像により確認できる。水酸化カリウムを用いた湿式エッチングの場合シリコンのエッチングレートは約１．４μｍ／分であるため図５においてシリコン基板１の研磨面の凹凸の段差ΔＨ２が９．８μｍであった場合は、中心部の絶縁酸化膜層３が露出してから周辺部の絶縁酸化膜層３が露出するまでの時間は
９．８μｍ÷１．４μｍ／分≒７分
となる。
【００５１】
一方、絶縁酸化膜層３のエッチングレートは
１．４μｍ／分×１／１００＝０．０１４μｍ／分
となる。従って、周辺部の絶縁酸化膜層３が露出するまでに中心部の絶縁酸化膜層３がエッチングされる厚さは
０．０１４μｍ／分×７分≒０．１μｍ
であり、中心部の絶縁酸化膜層３の膜厚は
１μｍ−０．１μｍ＝０．９μｍ
となり、シリコン基板１の研磨面の凹凸の段差ΔＨ２による影響は問題ないことが分かる。すなわち、中心部の絶縁酸化膜層３が０．９μｍだけ残されているので、ＳＯＩデバイスＡの動作にはほとんど影響がないと考えられる。通常デバイスの設計において膜厚は１０％の誤差を見込んで設計されているからである。フッ酸と硝酸のと混合水溶液を用いた湿式エッチングやフッ酸と硝酸と酢酸のと混合水溶液を用いた湿式エッチングの場合も同様にしてデバイスの動作に影響を与えない研磨面の凹凸の段差ΔＨ２を確認することができる。
【００５２】
図８、図９は本発明に係る開封装置の処理手順の一例を示す説明図である。
手順１（Ｓ１）では、ゴムパッキン、テフロンテープにより外囲器６の配線板２側のみが開口するようにマスクされたＳＯＩデバイスＡの外囲器６に、発煙硝酸を６０℃に加熱したものを注入する。開封領域はシリコン基板１の大きさよりも左右１．５ｍｍ程度大きい部分を除去するようにする。例えば、シリコン基板１の大きさが１．５ｍｍ×１．５ｍｍであれば、マスクする領域は３ｍｍ×３ｍｍが適当である。所要時間は開封領域の大きさ及び外囲器６の厚さにより異なるが開封領域が３ｍｍ×３ｍｍで外囲器６の厚さが０．２ｍｍ程度の場合は３０秒ぐらいである。
【００５３】
手順２（Ｓ２）の状態、つまりデバイス本体５の配線板２側が露出した状態は図２の撮像器１６で補捉してモニタ２６に映し出される拡大光学像により確認できる。外囲器６と配線板２との拡大光学像における色彩が顕著に異なるからである。
【００５４】
手順３（Ｓ３）では、配線板２を研磨部１２で研磨することにより除去する。除去領域はシリコン基板１の大きさよりも０．５ｍｍ程度大きい領域が適当である。例えば、シリコン基板１の大きさが１．５ｍｍ×１．５ｍｍであれば２ｍｍ×２ｍｍの領域である。
【００５５】
手順４（Ｓ４）では、シリコン基板１上に焼結した銀ペースト７が乗っているので、研磨部１２で研磨することにより切除する。切除領域はシリコン基板１の大きさと同じ領域である。例えば、シリコン基板１の大きさが１．５ｍｍ×１．５ｍｍであれば１．５ｍｍ×１．５ｍｍの領域である。銀ペースト７が除去されると手順５（Ｓ５）の状態となる。
【００５６】
手順６（Ｓ６）で研磨量をゼロにリセットする。
手順７（Ｓ７）では、デバイス本体５の配線板２側部分のシリコン基板１を研磨部１２により凹面状に研磨する。このときの押圧力は１００ｇ重／ｃｍ２以下であることが望ましい。押圧力は図２の測定器１４で測定した結果が第３のケーブル２２によりコンピュータ２５に伝送され、モニタ２６に映し出される。押圧力の大きさはオペレータが操作盤２７で操作することにより調節が可能である。凹面状に研磨するのは図２の研磨部１２によりシリコン基板１に加わる応力を分散し、シリコン基板１が割れるのを防ぐためである。図６に図２の研磨部１２によりシリコン基板１に加わる応力を分散するメカニズムを説明するための断面図を現わしている。
【００５７】
研磨面の曲率はなるべく小さい方が望ましい。シリコン基板１の周辺部から絶縁酸化膜層３までの非研磨量Ｈ２ｂと、シリコン基板１の中心部から絶縁酸化膜層３までの非研磨量Ｈ２ａとの差ΔＨ２、つまりシリコン基板１の研磨面の凹凸の段差ΔＨ２が、絶縁酸化膜層３の膜厚のだいたい９．８倍以下で十分である。例えば、絶縁酸化膜層３の膜厚が１μｍである場合、
１μｍ×９．８＝９．８μｍ
となるためシリコン基板１の研磨面の凹凸の段差ΔＨ２は９．８μｍ以下であればよい。
【００５８】
手順８（Ｓ８）では、研磨した研磨量を測定器１４により測定し、研磨面から絶縁酸化膜層３までの非研磨量Ｈ２を
（非研磨量Ｈ２）＝（シリコン基板１の研磨前の裏面から絶縁酸化膜層３までの基板厚さＨ）−（研磨した研磨量Ｈ１）
の式により計算する。なお、シリコン基板１の研磨前の裏面から絶縁酸化膜層３までの基板厚さはプロセスの設計データを用いてもよいし、予備のＳＯＩデバイスＡを切断して実際に測定した値を用いてもよい。研磨部１２による研磨は、研磨面から絶縁酸化膜層３までの非研磨量が３０μｍ以下になり（Ｓ９）、しかも研磨面の凹凸の段差ΔＨ２が絶縁酸化膜層３の厚さの４０倍以下になるまで行い（Ｓ１０）、この二つの条件が満たされたとき、コンピュータ２５からモータ１０へ出力される制御信号によりモータの回転が停止し、研磨部１２による研磨を停止する。凹凸の段差ΔＨ２が絶縁酸化膜層３の厚さの４０倍以上ある場合はシリコン基板１の周辺部のみ研磨部１２により研磨する（Ｓ１１）。
【００５９】
手順９（Ｓ１２）では、湿式エッチングを行う。湿式エッチングに用いる薬液は酸化膜とシリコンとのエッチングレートの選択比が１：１００になる「２０ｗｔ％の水酸化カリウム水溶液を８０℃ぐらいに加熱したもの」を用いるのが望ましい。湿式エッチングによりシリコン基板１を除去する際は図２において薬液タンク２８が８０℃ぐらいに加熱されることになる。ただし、湿式エッチングに用いる薬液としてフッ酸と硝酸との混合水溶液やフッ酸と硝酸と酢酸との混合水溶液を用いることも可能である。この場合は、湿式エッチングによりシリコン基板１を除去する際は図２において薬液タンク２８が常温のまま維持されることになる。
【００６０】
手順１０（Ｓ１３）では、湿式エッチングの進行状況を図２の撮像器１６で捕捉してモニタ２６に映し出される拡大光学像により確認する。シリコン基板１と絶縁酸化膜層３の拡大光学像における色彩が顕著に異なるため、絶縁酸化膜層３がほぼ全面露出したか（Ｓ１４）が図２の撮像器１６で捕捉してモニタ２６に映し出される拡大光学像により確認できる。ここで「ほぼ全面」とはデバイスの形成されていない四隅の部分にシリコン基板１が残っていても問題ないことを示している。
絶縁酸化膜層３がほぼ全面露出したら、開封処理は完了する（Ｓ１５）。
【００６１】
なお、以上説明した実施の形態では、シリコン基板１の研磨前の裏面から測定を開始するようにしたが、その他、配線板２の研磨前の裏面から測定を開始するようにしてもよい。この場合、配線板２の研磨前の裏面から研磨した研磨量Ｈ１を測定器１４で測定する。
また、以上説明した実施の形態では、半導体基板としてシリコン基板を用いたが、半導体基板の材料は特に制限されない。
【００６２】
【発明の効果】
以上詳述したように本発明によれば、研磨手段により研磨された半導体基板の非研磨部分をエッチング手段により除去することができるため、半導体デバイスにおける外囲器の配線板側から絶縁酸化膜層を全面的に露出することができ、しかも、研磨量を測定しつつ非研磨量が非常に少なくなるまで連続的に研磨することができるため、エッチングによる除去時間を短くすることができ、エッチングによる絶縁酸化膜層の除去量をなくするか、又は、非常に少なくすることができるとともに、デバイス本体と外囲器との間に発生している隙間からエッチング用の薬液が染みこむ影響を最小限に抑えることができる。従って、上層配線に隠された下層配線の観察とか、拡散領域における発熱、発光を観察して故障解析を行うことができ、故障解析時間の大幅な短縮が可能になる。
【００６３】
また、本発明によれば、研磨された半導体基板の非研磨部分を湿式エッチングにより除去することができるため、半導体デバイスにおける外囲器の配線板側から絶縁酸化膜層を全面的に露出することができ、しかも、研磨量を測定しつつ非研磨量が非常に少なくなるまで連続的に研磨することができるため、湿式エッチングによる除去時間を短くすることができ、さらに、湿式エッチングにより除去する箇所を撮像し、撮像された光学像をモニタ等の表示装置で確認しつつ除去することができるため、エッチングによる絶縁酸化膜層の除去量をなくするか、又は、非常に少なくすることができるとともに、デバイス本体と外囲器との間に発生している隙間からエッチング用の薬液が染みこむ影響を最小限に抑えることができる。従って、上層配線に隠された下層配線の観察とか、拡散領域における発熱、発光を観察して故障解析を行うことができ、故障解析時間の大幅な短縮が可能になる。
【００６４】
また、本発明によれば、発煙硝酸を用いて外囲器の配線板側を除去するため、デバイス本体及び配線板に対して外囲器を除去し易く、開封作業能率を向上できる。
【００６５】
また、本発明によれば、水酸化カリウム水溶液を用いてエッチングを行うことにより、絶縁酸化膜層に対して半導体基板を除去し易いため、湿式エッチングによる除去時間をより一層短くすることができ、デバイス本体と外囲器との間の隙間からエッチング用の薬液が染みこむ影響をより一層小さくすることができる。
【００６６】
また、本発明によれば、フッ酸と硝酸の混合水溶液を用いてエッチングを行うことにより、絶縁酸化膜層に対して半導体基板を除去し易いため、湿式エッチングによる除去時間をより一層短くすることができ、デバイス本体と外囲器との間の隙間からエッチング用の薬液が染みこむ影響をより一層小さくすることができる。
【００６７】
また、本発明によれば、フッ酸と硝酸と酢酸の混合水溶液を用いてエッチングを行うことにより、絶縁酸化膜層に対して半導体基板を除去し易いため、湿式エッチングによる除去時間をより一層短くすることができ、デバイス本体と外囲器との間の隙間からエッチング用の薬液が染みこむ影響をより一層小さくすることができる。
【００６８】
また、本発明によれば、第２の研磨工程で研磨するときの半導体基板への押圧力が１００ｇ重／ｃｍ２以下であるため、半導体基板が割れるのを防ぎつつ非研磨量が非常に少なくなる位置に達するまで研磨することができ、湿式エッチングによる除去時間を短縮できる。
【００６９】
また、本発明によれば、第２の研磨工程で研磨するときの半導体基板の研磨面が凹面状であるため、半導体基板の非研磨量が少なくなった際に半導体基板が割れるのを防ぐことができるため、非研磨量が非常に少なくなる位置に達するまで研磨することができ、湿式エッチングによる除去時間を短縮できる。
【００７０】
また、本発明によれば、第２の研磨工程で研磨するときの半導体基板の研磨面が凹面状であり、その段差が絶縁酸化膜層の厚さの４０倍以下であるため、半導体基板の非研磨量が少なくなった際に半導体基板が割れるのを防ぐことができるため、非研磨量が非常に少なくなる位置に達するまで研磨することができ、湿式エッチングによる除去時間を短縮できる。
【図面の簡単な説明】
【図１】本発明に係る開封装置により開封する半導体デバイスの断面図である。
【図２】本発明に係る半導体デバイスの開封装置の一例を示す説明図である。
【図３】半導体デバイスにおける外囲器の配線板側を除去した後の断面図である。
【図４】半導体デバイスにおける配線板及び銀ペーストを除去した後の断面図である。
【図５】半導体デバイスにおける配線板及び銀ペーストを除去した後にシリコン基板を凹面状に機械研磨により研磨した状態の断面図である。
【図６】図２の研磨部によりシリコン基板に加わる応力を分散するメカニズムを説明するための断面図である。
【図７】機械研磨終了後に湿式エッチングを行って絶縁酸化膜層をほぼ全面露出した状態の断面図である。
【図８】本発明に係る開封装置の処理手順の一例を示す説明図である。
【図９】本発明に係る開封装置の処理手順の一例を示す説明図である。
【図１０】従来のＳＯＩデバイスの開封方法を説明するための断面図である。
【図１１】従来のＳＯＩデバイスの開封方法を説明するための断面図である。
【図１２】従来のＳＯＩデバイスの開封方法を説明するための断面図である。
【図１３】従来のＳＯＩデバイスの開封方法を説明するための断面図である。
【図１４】従来のＳＯＩデバイスの開封方法を説明するための断面図である。
【符号の説明】
１ シリコン基板（半導体基板）
２ 配線板
３ 絶縁酸化膜層
４ 回路素子層
５ デバイス本体
６ 外囲器
１２ 研磨部（研磨手段）
１４ 測定器（測定手段）
１６ 撮像器[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device unsealing apparatus and method for processing a semiconductor device so that the inside can be observed from the back side of the semiconductor device.
[0002]
[Prior art]
In recent years, with the use of multilayer wiring of LSI, the inside of a semiconductor device must be observed from the back side to observe lower wiring hidden by upper wiring and to analyze failure by observing heat generation and light emission in a diffusion region. Is often needed.
[0003]
In the case of a normal semiconductor device, since the diffusion region is formed in the silicon substrate, as a method for observing from the back surface side, the silicon substrate is thinned to some extent (about several hundred μm) by polishing or the like, and IR light (InfRareed light: red) In the past, methods using external light) and methods linked to an optical microscope image of the surface have been reported.
[0004]
However, in the case of an SOI (Silicon On Insulator) device in which a circuit element layer is stacked on a silicon substrate via an insulating oxide film layer, an insulating oxide film layer as a buried oxide film is provided between the diffusion region and the silicon substrate. Because it is formed, if the insulating oxide film layer can be exposed from the back surface, it is possible to directly observe the heat generation and light emission in the lower wiring hidden in the upper wiring and the diffusion region, greatly shortening the failure analysis time Becomes possible.
[0005]
In addition, SOI devices are expected to be the next generation of high-speed, high-integration, low-voltage operation, low-power consumption, and radiation-hardened devices because their parasitic capacitance is greatly reduced. It seems to be.
[0006]
10 and 11 are cross-sectional views for explaining a conventional method of opening an SOI device.
As shown in FIG. 10, the SOI device has a silicon substrate 100, a bonding wiring board 101 laminated on one surface of the silicon substrate 100, and an insulating oxide film layer 102 laminated on the other surface of the silicon substrate 100. The device main body 104 including the circuit element layer 103 thus formed is surrounded by an envelope 105.
[0007]
As a method of opening the SOI device configured as described above, after exposing the back surface of the silicon substrate 100 and masking a portion other than the silicon substrate 100 with a Teflon (registered trademark) tape, the envelope 105, the wiring board A method of exposing the insulating oxide film layer 102 using a chemical solution such as potassium hydroxide that selectively etches the silicon substrate 100 without significantly etching the 101 and the insulating oxide film layer 102 has been attempted. However, in this method, the chemical solution penetrates into the gap 106 generated between the device main body 104 and the envelope 105, and etching is also performed from the side surface of the device main body 104 as shown in FIG. There is a problem that the operation of the semiconductor integrated circuit cannot be guaranteed.
[0008]
12 and 13 are cross-sectional views for explaining a conventional method of opening an SOI device.
Further, as shown in FIG. 12, after exposing the back surface of the silicon substrate 100, a resist 107 is applied to the gap 106 generated between the device main body 104 and the envelope 105 and the back surface of the silicon substrate 100, and is baked. After that, a method of exposing only the back surface of the silicon substrate 100 was attempted. In this method, the gap 106 generated between the device main body 104 and the envelope 105 is narrow, and the viscosity of the resist 107 is high, so that the resist 107 cannot fill the gap 106.
[0009]
Therefore, when the envelope 105, the wiring board 101 for bonding, and the insulating oxide film layer 102 are etched with a chemical such as potassium hydroxide that selectively etches the silicon substrate 100 without etching much, When the etching proceeds deeper than the portion where the resist 107 is buried, the chemical solution penetrates into the gap 106 generated between the device main body 104 and the envelope 105, and as shown in FIG. Also, there is a problem that the operation of the semiconductor integrated circuit formed on the circuit element layer 103 cannot be guaranteed due to etching.
[0010]
FIG. 14 is a cross-sectional view for explaining a conventional SOI device opening method.
Therefore, in the conventional technique (Japanese Patent Laid-Open No. 2000-133620), as shown in FIG. 14, the envelope 111 of the semiconductor device is opened from the back surface by mechanical processing and scientific processing. Next, the back surface of the silicon substrate 110 is thinned to about several μm to several tens μm by mechanical polishing. Next, the insulating oxide film layer 112 is exposed by selectively removing part, but not all, of the silicon substrate 110 by wet etching. (For example, refer to Patent Document 1.)
[0011]
[Patent Document 1]
JP-A-2000-133620
[0012]
[Problems to be solved by the invention]
However, in the opening method described in Patent Document 1, when heat or light emission occurs in a portion where the insulating oxide film layer 112 is not exposed, observation of a lower wiring hidden in an upper wiring, heat generation in a diffusion region, There is a problem that light emission cannot be observed.
[0013]
The present invention has been made in view of such circumstances, and a main object is to remove a wiring board side of an envelope to expose the wiring board, and to polish the exposed wiring board and semiconductor substrate. A polishing means, a measuring means for measuring an amount of polishing by the polishing means, and a second etching means for removing a non-polished portion of the semiconductor substrate, so that the wiring of the envelope in the semiconductor device is provided. An object of the present invention is to provide a semiconductor device unsealing apparatus capable of exposing the insulating oxide film layer entirely from the plate side and reducing the amount of the insulating oxide film layer removed by etching.
[0014]
Another object is to remove the wiring board side of the envelope to expose the wiring board, to polish and remove the exposed wiring board to expose the semiconductor element, and to expose the semiconductor element. A second polishing step of polishing the semiconductor substrate, a measuring step of measuring a polishing thickness in the second polishing step, a stopping step of stopping polishing based on the measured polishing amount, and a non-polishing step of the semiconductor substrate. By removing the portion by wet etching and imaging the part to be removed by wet etching, the insulating oxide film layer is entirely formed from the wiring board side of the envelope in the semiconductor device. An object of the present invention is to provide a method for unsealing a semiconductor device which can be exposed and can reduce the amount of removal of an insulating oxide film layer by etching.
[0015]
Another object of the present invention is to provide a method of unsealing a semiconductor device in which the envelope can be easily removed from the device body and the wiring board by removing the wiring board side of the envelope using fuming nitric acid. It is in.
[0016]
Further, the other purpose is to perform wet etching using any one of an aqueous solution of potassium hydroxide, a mixed aqueous solution of hydrofluoric acid and nitric acid, and a mixed aqueous solution of hydrofluoric acid, nitric acid and acetic acid, so that the insulating oxide film layer An object of the present invention is to provide a method for opening a semiconductor device in which a semiconductor substrate can be easily removed.
[0017]
Another object is to reduce the pressing force on the semiconductor substrate during polishing in the second polishing step to 100 gf / cm. 2 An object of the present invention is to provide a method for opening a semiconductor device, which can prevent a semiconductor substrate from breaking when the amount of non-polishing of the semiconductor substrate becomes extremely small.
[0018]
[Means for Solving the Problems]
In a semiconductor device opening apparatus according to the present invention, a device body in which a wiring board is laminated on one surface of a semiconductor substrate and a circuit element layer is laminated on the other surface via an insulating oxide film layer is surrounded by an envelope. A first etching means for removing the wiring board side of the envelope and exposing the wiring board in an unsealing apparatus for removing the wiring board side of the envelope in a semiconductor device to open the semiconductor device; Polishing means for polishing the exposed wiring board and the semiconductor substrate; measuring means for measuring the amount of polishing by the polishing means; and second etching means for removing a non-polished portion of the semiconductor substrate. I do.
[0019]
According to the present invention, the wiring board can be exposed by removing the wiring board side of the envelope by the first etching means, and the exposed wiring board and the semiconductor substrate are polished and removed by the polishing means. Further, since the non-polished portion of the semiconductor substrate can be removed by the second etching means, the insulating oxide film layer can be entirely exposed from the wiring board side of the envelope in the semiconductor device. In addition, since the polishing can be continuously performed until the non-polishing amount becomes very small while measuring the polishing amount, the removal time by etching can be shortened, and the removal amount of the insulating oxide film layer by the etching can be eliminated. In addition, it is possible to minimize the influence, and to minimize the influence of the etching chemical permeating through the gap between the device body and the envelope. Therefore, the failure analysis can be performed by observing the lower layer wiring hidden in the upper layer wiring, or by observing the heat generation and light emission in the diffusion region, and the failure analysis time can be greatly reduced.
[0020]
Also, the method for unsealing a semiconductor device according to the present invention is an envelope that surrounds a device body in which a wiring board is laminated on one surface of a semiconductor substrate and a circuit element layer is laminated on the other surface via an insulating oxide film layer. Removing the wiring board side and opening the semiconductor device, removing the wiring board side of the envelope to expose the wiring board, and polishing and removing the exposed wiring board. A first polishing step of exposing the substrate, a second polishing step of polishing the exposed semiconductor substrate, a measuring step of measuring a polishing amount in the second polishing step, and polishing based on the measured polishing amount. The method includes a stopping step of stopping, a step of removing a non-polished portion of the semiconductor substrate by wet etching, and an imaging step of imaging a portion to be removed by wet etching.
[0021]
According to the present invention, after removing the wiring board side of the envelope and exposing the wiring board, the wiring board is removed by polishing, the semiconductor substrate is exposed, and the semiconductor substrate can be polished. . Since the non-polished portion of the polished semiconductor substrate can be removed by wet etching, the insulating oxide film layer can be entirely exposed from the wiring board side of the envelope in the semiconductor device. Moreover, since the polishing can be performed continuously while measuring the polishing amount until the non-polishing amount becomes very small, the removal time by wet etching can be shortened, and the gap between the device body and the envelope can be reduced. Therefore, the effect of the etching chemical permeating the substrate can be minimized. Furthermore, since a portion to be removed by wet etching is imaged, and the captured optical image can be removed while confirming it with a display device such as a monitor, the amount of the insulating oxide film layer removed by the etching can be eliminated, or Can be very low. Therefore, the failure analysis can be performed by observing the lower layer wiring hidden in the upper layer wiring, or by observing the heat generation and light emission in the diffusion region, and the failure analysis time can be greatly reduced.
[0022]
Further, in the method for opening a semiconductor device according to the present invention, the step of removing the wiring board side of the envelope uses fuming nitric acid.
According to the present invention, since the selection ratio between the envelope, the device body, and the wiring board can be increased, the envelope can be easily removed from the device body and the wiring board.
[0023]
In the method for opening a semiconductor device according to the present invention, the wet etching uses an aqueous potassium hydroxide solution.
According to the present invention, since the selectivity between the insulating oxide film layer and the semiconductor substrate can be increased, the semiconductor substrate can be easily removed from the insulating oxide film layer. Therefore, the removal time by wet etching can be further shortened, and the effect of the etching chemical permeating through the gap between the device body and the envelope can be further reduced.
[0024]
Further, in the method for opening a semiconductor device according to the present invention, the wet etching uses a mixed aqueous solution of hydrofluoric acid and nitric acid.
According to the present invention, since the selectivity between the insulating oxide film layer and the semiconductor substrate can be increased, the semiconductor substrate can be easily removed from the insulating oxide film layer. Therefore, the removal time by wet etching can be further shortened, and the effect of the etching chemical permeating through the gap between the device body and the envelope can be further reduced.
[0025]
Further, in the method for opening a semiconductor device according to the present invention, the wet etching uses a mixed aqueous solution of hydrofluoric acid, nitric acid, and acetic acid.
According to the present invention, since the selectivity between the insulating oxide film layer and the semiconductor substrate can be increased, the semiconductor substrate can be easily removed from the insulating oxide film layer. Therefore, the removal time by wet etching can be further shortened, and the effect of the etching chemical permeating through the gap between the device body and the envelope can be further reduced.
[0026]
Further, in the method for opening a semiconductor device according to the present invention, the pressing force on the semiconductor substrate during polishing in the second polishing step is 100 gf / cm. 2 It is characterized by the following.
According to the present invention, the semiconductor substrate can be prevented from cracking when the non-polishing amount of the semiconductor substrate decreases, so that the polishing can be performed until the non-polishing amount reaches a very small position, The removal time by etching can be reduced.
[0027]
Further, the method for opening a semiconductor device according to the present invention is characterized in that the polished surface of the semiconductor substrate at the time of polishing in the second polishing step is concave.
According to the present invention, the semiconductor substrate can be prevented from cracking when the non-polishing amount of the semiconductor substrate decreases, so that the polishing can be performed until the non-polishing amount reaches a very small position, The removal time by etching can be reduced.
[0028]
Further, in the method for opening a semiconductor device according to the present invention, the polished surface of the semiconductor substrate at the time of polishing in the second polishing step is concave, and the step is 40 times or less the thickness of the insulating oxide film layer. There is a feature.
According to the present invention, the semiconductor substrate can be prevented from cracking when the non-polishing amount of the semiconductor substrate decreases, so that the polishing can be performed until the non-polishing amount reaches a very small position, The removal time by etching can be reduced.
[0029]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, the present invention will be described in detail with reference to the drawings showing the embodiments.
FIG. 1 is a sectional view of a semiconductor device.
The semiconductor device shown in FIG. 1 has a device body 5 in which a wiring board 2 as a bonding frame is laminated on one surface of a silicon substrate 1 as a semiconductor substrate and a circuit element layer 4 is laminated on the other surface via an insulating oxide film layer 3. The SOI device A is surrounded by an envelope 6 made of synthetic resin as a package. The circuit element layer 4 is provided with a silicon epitaxial layer 4 a on the junction surface with the insulating oxide film layer 3. The silicon substrate 1 is fixed on the wiring board 2 with a silver paste 7. Note that the envelope 6 may be a mold or another sealing material.
[0030]
A part of a lead metal 8 for inputting an electric signal from the outside is buried in the envelope 6, and the lead metal 8 is connected to a bonding pad of the circuit element layer 4 on which the semiconductor integrated circuit is formed. Although bonding wires are stretched and electrically connected, the bonding wires are omitted for simplification of the drawing. In addition, a small gap 9 usually occurs between the device body 5 and the envelope 6.
[0031]
FIG. 2 is an explanatory view showing an example of an apparatus for opening a semiconductor device according to the present invention.
The opening device of the SOI device A thus configured has a polishing unit 12 provided at a lower end of a polishing shaft 11 whose upper end is connected to an output shaft of the motor 10, and is coupled to the motor 10 to scan the polishing unit 12. A two-dimensional scanning driving device 13 to be driven; a measuring device 14 installed on the two-dimensional scanning driving device 13 for measuring a pressing force and a polishing amount applied to the polishing unit 12; A nozzle 15 for injecting a chemical solution for etching into the wiring board 2 side of the SOI device A, an imager 16 such as a lens unit for imaging an etching location by the chemical solution injected from the nozzle 15, and an optical fiber 17 connected to the imager 16 , A chemical pump 19 connected to the nozzle 15, a motor 10, a two-dimensional scanning driving device 13, a measuring device 14, an image processing device 8. A computer 25 for data processing connected to the chemical pump 19 via the first to fifth cables 20, 21, 22, 23, 24, and a monitor 26 for measurement control connected to the computer 25. Have. An operation panel 27 is connected to the computer 25, and the chemical solution pump 19 is configured to pump chemicals in a plurality of chemical solution tanks 28.
[0032]
In the opening device configured as described above, a control signal is sent from the computer 25 to the motor 10 by the first cable 20 from the computer 25, whereby the motor 10 rotates and the polishing shaft 11 rotates the polishing unit 12. Is transmitted. When the polishing shaft 11 rotates and comes into contact with the silicon substrate 1, the back surface of the silicon substrate 1 on the wiring board 2 side is polished. The pressing force between the polishing part 12 and the silicon substrate 1 during polishing is 100 gf / cm. 2 It is desirable that: The result of the pressing force measured by the measuring device 14 is transmitted to the computer 25 via the third cable 22 and displayed on the monitor 26. The magnitude of the pressing force can be adjusted by the operator operating the operation panel 27. The tip of the polishing section 12 is preferably a hemispherical or spherical grinding stone. The material of the polishing section 12 is preferably a grindstone such as silicon, diamond, carbon steel, and alumina. The particle diameter of the grinding wheel is preferably several tens to 100 μm. The shape of the polishing portion 12 is desirably hemispherical or spherical.
[0033]
Then, in order to process the silicon substrate 1 into a concave shape, a computer 25 transmits a control signal to the two-dimensional scanning driving device 13 through the second cable 21 with respect to the scanning position and the polishing time of the silicon substrate 1, and performs The sample table 29 to be accommodated and supported is fixed and polished. Note that the sample table 29 may be scanned while the polishing unit 12 is fixed. When the polishing unit 12 is driven to scan, a two-dimensional scanning driving device 13 may be a piezoelectric actuator type, a microwave dielectric ceramic, or the like.
[0034]
The movement of the two-dimensional position of the polishing section 12 can be adjusted by an operator operating the operation panel 27. Since the shape of the silicon substrate 1 after polishing can be predicted from the two-dimensional position of the polishing unit 12 and the pressing force at the time of polishing, the polishing process may be scheduled to automatically process the silicon substrate 1 into a concave shape. It is possible. When scheduling is performed, the polishing unit 12 is automatically adjusted so as to have the two-dimensional position of the polishing unit 12 set by the feedback control and the pressing force at the time of polishing.
[0035]
Above the two-dimensional scanning driving device 13, a measuring device 14 for measuring the pressing force and the polishing thickness is provided. As the polishing progresses, the polishing section 12 and the polishing shaft 11 are displaced downward. The displacement is measured as a polishing amount H1, and data is sent to the computer 25 via the third cable 22. From the substrate thickness H from the back surface of the substrate 1 before polishing to the insulating oxide film layer 3, the following equation is obtained.
(Substrate thickness H-polishing amount H1)
The non-polishing amount H2 from the polished surface of the silicon substrate 1 to the insulating oxide film layer 3 calculated by the formula is projected on the monitor 26 and can be confirmed. Further, a control signal is output from the computer 25 to the motor 10 based on the polishing amount H1, the rotation of the motor 10 is stopped, and the polishing by the polishing unit 12 is stopped.
Note that the substrate thickness H may use process design data or a value actually measured by cutting the same spare SOI device A or SOI device A prepared from the same lot. Good.
[0036]
The SOI device AS of FIG. 1 is fixed by a sample table 29.
Although the imager 16 in FIG. 2 is installed around the motor 10 to observe the polishing state of the silicon substrate 1, the imager 16 may be combined with the motor 10. The enlarged optical image of the wiring board 2 taken by the imaging device 16 is taken into the image processing device 18 through the optical fiber 17, transmitted to the computer by the fourth cable 23, and captured by the imaging device 16 on the monitor 26. An enlarged optical image on the wiring board 2 side is displayed.
[0037]
The optical fiber 17 is a single mode optical fiber (core: quartz glass, clad: quartz glass), a graded index optical fiber (core: quartz glass, clad: quartz glass), or a step index optical fiber (core: quartz) Glass, clad: quartz glass or core: multi-component glass, clad: multi-component glass or core: plastic, clad: plastic) and the like can be used.
[0038]
The plurality of chemical liquid tanks 28 contain a chemical liquid for removing the side of the wiring board 2 of the envelope 6 and a chemical liquid used when the silicon substrate 1 is wet-etched after the mechanical polishing by the polishing unit 12 is completed. .
[0039]
When removing the side of the enclosure 6 from the wiring board 2, a necessary portion of the enclosure 6 is masked with rubber packing, Teflon tape, or the like, and the chemical solution nozzle 15 is fixed to the masked location. When a command to start wet etching is input from the operation panel 27, the control signal is transmitted to the chemical pump 19 via the fifth cable 24. The chemical is pumped from the chemical pump 19 in response to the control signal, and the chemical is injected into the enclosure 6 by the chemical nozzle 15 on the wiring board 2 side.
[0040]
When wet etching is performed after the mechanical polishing by the polishing unit 12 is completed, when an operator inputs a command to start wet etching from the operation panel 27, a control signal thereof is transmitted to the chemical solution pump 19 through the fifth cable 24. A chemical solution pump 19 pumps out the chemical solution in response to the control signal, and the chemical solution is injected into the silicon substrate 1 by the chemical solution nozzle 15. It can be confirmed on the monitor 26 that 3 has been exposed.
[0041]
Next, an opening process performed by the opening device will be described with reference to FIGS.
When actually performing the processing, the SOI device A is turned upside down as shown in FIG.
[0042]
FIG. 3 is a sectional view after the wiring board side of the envelope is removed.
In the SOI device A configured as shown in FIG. 1, when removing the mold resin on the wiring board 2 side of the envelope 6, that is, the mold resin on the back surface of the envelope 6, a rubber packing, a Teflon Masking with a tape or the like is performed so as to remove a portion of the device body 5 that is larger than the silicon substrate 1 by about 1.5 mm on the left and right sides. For example, if the silicon substrate 1 is 1.5 mm × 1.5 mm, the area to be masked is appropriately 3 mm × 3 mm. As the chemical solution, fuming nitric acid (heated to about 60 ° C.) having a high selectivity between the envelope 6, the device body 5, and the wiring board 2 is suitable. When removing the side of the enclosure 6 on the wiring board 2 side, the chemical solution tank 28 is heated to about 60 to 80 ° C. in FIG. The envelope 6 is etched only at the portion where the mask is opened, and the wiring board 2 is exposed.
This state can be confirmed by an enlarged optical image captured by the image pickup device 16 in FIG. That is, the colors in the enlarged optical images of the envelope 6 made of synthetic resin and the wiring board 2 made of metal are significantly different.
[0043]
FIG. 4 is a cross-sectional view after the wiring board and the silver paste have been removed.
The wiring board 2 is removed by mechanical polishing of the polishing unit 12 of FIG. The pressing force at this time is 100 gf / cm 2 It is desirable that: The result of the pressing force measured by the measuring device 14 in FIG. 2 is transmitted to the computer 25 through the third cable 22 and displayed on the monitor 26. The magnitude of the pressing force can be adjusted by the operator operating the operation panel 27.
[0044]
FIG. 5 is a cross-sectional view showing a state in which the silicon substrate has been polished into a concave shape by mechanical polishing after the wiring board and the silver paste have been removed.
The pressing force during polishing at this time is 100 g weight / cm. 2 It is desirable that: The pressing force measured by the measuring device 14 in FIG. 2 is transmitted to the computer 25 via the third cable 22 and displayed on the monitor 26. The magnitude of the pressing force can be adjusted by the operator operating the operation panel 27. Polishing in a concave shape is for dispersing the stress applied to the silicon substrate 1 by the polishing unit 12 of FIG. 2 (see FIG. 6) and preventing the silicon substrate 1 from breaking.
It is desirable that the non-polishing amount H2a from the center 1a of the silicon substrate 1 to the insulating oxide film layer 3 in FIG.
This is because wet etching after mechanical polishing is performed in a short time, and the effect of the etching chemical permeating through a small gap generated between the device body 5 and the envelope 6 is minimized.
[0045]
The substrate thickness H from the back surface of the silicon substrate 1 before polishing to the insulating oxide film layer 3 may be based on process design data, or may be a spare SOI device A or a SOI device prepared from the same lot. The value actually measured after cutting A may be used. In this case, it is necessary to consider the difference between the actual substrate thickness H and the substrate thickness H due to the process. Considering that the variation of the substrate thickness H due to the process is usually 10%, when the design value of the substrate thickness H is several hundred μm, the non-uniformity between the polished surface of the silicon substrate 1 and the insulating oxide film layer 3 is reduced. It is considered that the polishing amount H2 of about 1 μm to 9.8 μm is sufficient. Normally, the mechanical polishing is finished with a silicon film thickness less than about 9.8 μm (recommended value).
Alternatively, the non-polishing amount H2 from the polished surface of the silicon substrate 1 to the insulating oxide film layer 3 after the completion of the mechanical polishing is the reciprocal of the selectivity of the etching rate between the oxide film of the chemical solution used for wet etching and silicon described below. The value of the product of the film pressure of the insulating oxide film layer 3 becomes the maximum silicon film thickness.
Therefore, after the completion of the mechanical polishing, it is sufficient that the film thickness is not more than the maximum silicon film thickness in the previous period and at least 1 μm or more.
[0046]
When processing the silicon substrate 1 into a concave shape, if the curvature of the polished surface is too large, the insulating oxide film layer 3 in the central portion of the silicon substrate 1 is exposed during wet etching after the mechanical polishing. After that, the insulating oxide film layer 3 in the central portion is over-etched before the insulating oxide film layer 3 in the peripheral portion of the silicon substrate 1 is exposed.
Therefore, it is desirable that the curvature of the polished surface be as small as possible. The difference ΔH2 between the non-polishing amount H2b from the peripheral portion 1b of the silicon substrate 1 to the insulating oxide film layer 3 and the non-polishing amount H2a from the central portion 1a of the silicon substrate 1 to the insulating oxide film layer 3, that is, It is sufficient that the step ΔH2 of the unevenness of the polished surface is approximately 9.8 times or less the thickness of the insulating oxide film layer 3. For example, when the thickness of the insulating oxide film layer 3 is 1 μm,
1 μm × 9.8 = 9.8 μm
Therefore, the step ΔH2 of the unevenness of the polished surface of the silicon substrate 1 may be 9.8 μm or less.
[0047]
FIG. 6 is a cross-sectional view for explaining a mechanism for dispersing the stress applied to the silicon substrate 1 by the polishing unit 12 of FIG. Note that the silicon substrate 1 is shown upside down from FIG. Since the tip of the polishing portion 12 has a hemispherical or spherical shape and the silicon substrate 1 is concave, the stresses F1, F2, and F3 applied to the contacting portions are dispersed in different directions, and the silicon substrate 1 is cracked. It can be seen that such a shear stress component is reduced, and the stress on the silicon substrate 1 is reduced by the polishing unit 12 as a whole.
[0048]
FIG. 7 is a cross-sectional view showing a state in which the insulating oxide film layer 3 is entirely exposed by performing wet etching after mechanical polishing.
Although the silicon substrate 1 slightly remains in the four corners of the device main body 5, no semiconductor integrated circuit is formed in the four corners of the device main body 5, so that heat generation and light emission are observed from the wiring board 2 side of the semiconductor device. Does not become an obstacle. It is desirable that a chemical solution used for wet etching be a solution obtained by heating an aqueous solution of potassium hydroxide having a concentration of 20 wt% to about 80 ° C. so that the selectivity of an etching rate between an oxide film and silicon becomes 1: 100. Further, potassium hydroxide is an aqueous solution having a concentration of 10 to 50 WT%, and can be used even at a temperature of about 50 to 90 ° C. Alternatively, a chemical solution used for wet etching may be a mixed aqueous solution of hydrofluoric acid and nitric acid. It is preferable that the hydrofluoric acid capacity ratio be 65 to 70%, which increases the selection cost of the etching rate between the oxide film and silicon. An ordinary etching temperature is sufficient. Alternatively, a chemical solution used for wet etching may be a mixed aqueous solution of hydrofluoric acid, nitric acid, and acetic acid. As for the volume ratio, hydrofluoric acid is 10 to 65%, nitric acid is 0 to 25%, and acetic acid is the rest. An ordinary etching temperature is sufficient. The reason for adding acetic acid is to perform wet etching stably using the buffering action.
[0049]
When removing the non-polished portion of the silicon substrate 1 by wet etching using potassium hydroxide, the chemical liquid tank in FIG. 2 is heated to about 80 to 90 ° C. On the other hand, when removing the non-polished portion of the silicon substrate 1 by wet etching using a mixed aqueous solution of hydrofluoric acid and nitric acid or a mixed aqueous solution of hydrofluoric acid, nitric acid and acetic acid, the chemical liquid tank is not heated at room temperature in FIG. Will be.
As shown in FIG. 5, the non-polishing amount H2a from the central portion 1a to the insulating oxide film layer 3 is smaller than the non-polishing amount H2b from the peripheral portion 1b to the insulating oxide film layer 3, as shown in FIG. First, the central insulating oxide film layer 3 is exposed first. The state can be confirmed by an enlarged optical image captured by the image pickup device 16 in FIG. That is, the colors in the enlarged optical image of the silicon substrate 1 and the insulating oxide film layer 3 are significantly different.
[0050]
The state in which the insulating oxide film layer 3 is entirely exposed can also be confirmed by an enlarged optical image captured by the image pickup device 16 of FIG. In the case of wet etching using potassium hydroxide, the etching rate of silicon is about 1.4 μm / min. Therefore, if the step ΔH2 of the unevenness of the polished surface of the silicon substrate 1 is 9.8 μm in FIG. The time from when the insulating oxide film layer 3 is exposed to when the peripheral insulating oxide film layer 3 is exposed is
9.8 μm ÷ 1.4 μm / min ≒ 7 min
It becomes.
[0051]
On the other hand, the etching rate of the insulating oxide film layer 3 is
1.4 μm / min × 1/100 = 0.014 μm / min
It becomes. Accordingly, the thickness at which the central insulating oxide film layer 3 is etched before the peripheral insulating oxide film layer 3 is exposed is:
0.014 μm / min × 7 minutes ≒ 0.1 μm
And the thickness of the insulating oxide film layer 3 at the center is
1 μm−0.1 μm = 0.9 μm
It can be seen that there is no problem due to the step ΔH2 of the unevenness of the polished surface of the silicon substrate 1. That is, it is considered that the operation of the SOI device A is hardly affected because the insulating oxide film layer 3 at the center is left by 0.9 μm. This is because the film thickness is usually designed with a 10% error in the design of the device. Similarly, in the case of wet etching using a mixed aqueous solution of hydrofluoric acid and nitric acid and wet etching using a mixed aqueous solution of hydrofluoric acid, nitric acid and acetic acid, similarly, the step ΔH2 of the unevenness of the polished surface which does not affect the operation of the device. Can be confirmed.
[0052]
8 and 9 are explanatory diagrams showing an example of the processing procedure of the opening device according to the present invention.
In step 1 (S1), fuming nitric acid was heated to 60 ° C. in the envelope 6 of the SOI device A masked with rubber packing and Teflon tape so that only the wiring board 2 side of the envelope 6 was opened. Inject. In the unsealing area, a portion that is larger than the size of the silicon substrate 1 by about 1.5 mm on both sides is removed. For example, if the size of the silicon substrate 1 is 1.5 mm × 1.5 mm, the area to be masked is appropriately 3 mm × 3 mm. The required time varies depending on the size of the opening area and the thickness of the envelope 6, but is about 30 seconds when the opening area is 3 mm × 3 mm and the thickness of the envelope 6 is about 0.2 mm.
[0053]
The state of step 2 (S2), that is, the state in which the wiring board 2 side of the device body 5 is exposed can be confirmed by an enlarged optical image captured on the monitor 16 and captured by the imager 16 in FIG. This is because the colors in the enlarged optical image of the envelope 6 and the wiring board 2 are significantly different.
[0054]
In step 3 (S3), the wiring board 2 is removed by polishing with the polishing unit 12. It is appropriate that the area to be removed is an area larger than the size of the silicon substrate 1 by about 0.5 mm. For example, if the size of the silicon substrate 1 is 1.5 mm × 1.5 mm, the area is 2 mm × 2 mm.
[0055]
In step 4 (S4), since the sintered silver paste 7 is on the silicon substrate 1, it is cut off by polishing in the polishing unit 12. The cut area is the same area as the size of the silicon substrate 1. For example, if the size of the silicon substrate 1 is 1.5 mm × 1.5 mm, the area is 1.5 mm × 1.5 mm. When the silver paste 7 is removed, the state of the procedure 5 (S5) is established.
[0056]
In step 6 (S6), the polishing amount is reset to zero.
In step 7 (S7), the silicon substrate 1 on the wiring board 2 side of the device body 5 is polished by the polishing unit 12 into a concave shape. The pressing force at this time is 100 gf / cm 2 It is desirable that: The pressing force measured by the measuring device 14 in FIG. 2 is transmitted to the computer 25 via the third cable 22 and displayed on the monitor 26. The magnitude of the pressing force can be adjusted by the operator operating the operation panel 27. The polishing in the concave shape is for dispersing the stress applied to the silicon substrate 1 by the polishing unit 12 in FIG. 2 and preventing the silicon substrate 1 from breaking. FIG. 6 is a cross-sectional view for explaining a mechanism for dispersing the stress applied to the silicon substrate 1 by the polishing unit 12 of FIG.
[0057]
It is desirable that the curvature of the polished surface be as small as possible. The difference ΔH2 between the non-polishing amount H2b from the peripheral portion of the silicon substrate 1 to the insulating oxide film layer 3 and the non-polishing amount H2a from the central portion of the silicon substrate 1 to the insulating oxide film layer 3, that is, the polished surface of the silicon substrate 1. It is sufficient that the step ΔH2 of the unevenness is about 9.8 times or less the thickness of the insulating oxide film layer 3. For example, when the thickness of the insulating oxide film layer 3 is 1 μm,
1 μm × 9.8 = 9.8 μm
Therefore, the step ΔH2 of the unevenness of the polished surface of the silicon substrate 1 may be 9.8 μm or less.
[0058]
In step 8 (S8), the polished amount is measured by the measuring device 14, and the non-polished amount H2 from the polished surface to the insulating oxide film layer 3 is calculated.
(Non-polishing amount H2) = (substrate thickness H from back surface of silicon substrate 1 before polishing to insulating oxide film layer 3)-(polished polishing amount H1)
It is calculated by the following equation. The thickness of the substrate from the back surface of the silicon substrate 1 before polishing to the insulating oxide film layer 3 may be obtained by using process design data or by using a value actually measured by cutting a spare SOI device A. Is also good. In the polishing by the polishing section 12, the non-polishing amount from the polishing surface to the insulating oxide film layer 3 becomes 30 μm or less (S9), and the step ΔH2 of the unevenness of the polishing surface is 40 times or less the thickness of the insulating oxide film layer 3. (S10), and when these two conditions are satisfied, the rotation of the motor is stopped by the control signal output from the computer 25 to the motor 10, and the polishing by the polishing unit 12 is stopped. When the step ΔH2 of the unevenness is 40 times or more the thickness of the insulating oxide film layer 3, only the peripheral part of the silicon substrate 1 is polished by the polishing part 12 (S11).
[0059]
In step 9 (S12), wet etching is performed. It is desirable to use "a solution obtained by heating a 20 wt% aqueous solution of potassium hydroxide to about 80 ° C." so that the selectivity of the etching rate between the oxide film and silicon is 1: 100 as the chemical used for the wet etching. When the silicon substrate 1 is removed by wet etching, the chemical solution tank 28 is heated to about 80 ° C. in FIG. However, a mixed aqueous solution of hydrofluoric acid and nitric acid or an aqueous mixed solution of hydrofluoric acid, nitric acid and acetic acid can be used as a chemical solution used for wet etching. In this case, when the silicon substrate 1 is removed by wet etching, the chemical solution tank 28 in FIG. 2 is maintained at room temperature.
[0060]
In step 10 (S13), the progress of the wet etching is confirmed by the magnified optical image captured on the imager 16 shown in FIG. Since the colors in the enlarged optical images of the silicon substrate 1 and the insulating oxide film layer 3 are remarkably different, whether the insulating oxide film layer 3 is almost completely exposed (S14) is captured by the image pickup device 16 in FIG. It can be confirmed by an enlarged optical image. Here, “almost the entire surface” indicates that there is no problem even if the silicon substrate 1 remains at the four corners where no device is formed.
When the entire surface of the insulating oxide film layer 3 is exposed, the opening process is completed (S15).
[0061]
In the above-described embodiment, the measurement is started from the back surface of the silicon substrate 1 before polishing. However, the measurement may be started from the back surface of the wiring board 2 before polishing. In this case, the polishing amount H1 polished from the back surface of the wiring board 2 before polishing is measured by the measuring device 14.
Further, in the embodiment described above, a silicon substrate is used as a semiconductor substrate, but the material of the semiconductor substrate is not particularly limited.
[0062]
【The invention's effect】
As described in detail above, according to the present invention, the non-polished portion of the semiconductor substrate polished by the polishing means can be removed by the etching means, so that the insulating oxide film layer can be removed from the wiring board side of the envelope in the semiconductor device. Can be entirely exposed, and the polishing amount can be measured and the non-polishing amount can be continuously polished until the non-polishing amount becomes very small. Therefore, the removal time by etching can be shortened, and the etching time can be reduced. The removal amount of the insulating oxide film layer can be eliminated or extremely reduced, and the influence of the etching chemical permeating through the gap between the device body and the envelope can be minimized. Can be suppressed. Therefore, the failure analysis can be performed by observing the lower layer wiring hidden in the upper layer wiring, or by observing the heat generation and light emission in the diffusion region, and the failure analysis time can be greatly reduced.
[0063]
Further, according to the present invention, the non-polished portion of the polished semiconductor substrate can be removed by wet etching, so that the insulating oxide film layer is entirely exposed from the wiring board side of the envelope in the semiconductor device. In addition, since the polishing can be continuously performed until the non-polishing amount becomes very small while measuring the polishing amount, the removal time by the wet etching can be shortened. Can be removed while confirming the captured optical image with a display device such as a monitor, so that the amount of removal of the insulating oxide film layer by etching can be eliminated or can be extremely reduced. In addition, it is possible to minimize the influence of the etching chemical permeating through the gap generated between the device body and the envelope. Therefore, the failure analysis can be performed by observing the lower layer wiring hidden in the upper layer wiring, or by observing the heat generation and light emission in the diffusion region, and the failure analysis time can be greatly reduced.
[0064]
Further, according to the present invention, since the wiring board side of the envelope is removed using fuming nitric acid, the envelope can be easily removed from the device body and the wiring board, and the opening work efficiency can be improved.
[0065]
Further, according to the present invention, by performing etching using an aqueous potassium hydroxide solution, the semiconductor substrate can be easily removed from the insulating oxide film layer, so that the removal time by wet etching can be further shortened, The influence of the etching chemical permeating through the gap between the device body and the envelope can be further reduced.
[0066]
Further, according to the present invention, by performing etching using a mixed aqueous solution of hydrofluoric acid and nitric acid, the semiconductor substrate can be easily removed from the insulating oxide film layer, so that the removal time by wet etching can be further shortened. Therefore, the influence of the etching chemical permeating through the gap between the device body and the envelope can be further reduced.
[0067]
Further, according to the present invention, the etching is performed using a mixed aqueous solution of hydrofluoric acid, nitric acid, and acetic acid, so that the semiconductor substrate can be easily removed from the insulating oxide film layer. Therefore, the influence of the etching chemical permeating through the gap between the device body and the envelope can be further reduced.
[0068]
Further, according to the present invention, the pressing force on the semiconductor substrate during polishing in the second polishing step is 100 gf / cm. 2 Therefore, the semiconductor substrate can be polished until it reaches a position where the non-polishing amount is very small while preventing the semiconductor substrate from breaking, and the removal time by wet etching can be reduced.
[0069]
Further, according to the present invention, since the polished surface of the semiconductor substrate during polishing in the second polishing step is concave, it is possible to prevent the semiconductor substrate from being cracked when the amount of non-polishing of the semiconductor substrate is reduced. Therefore, polishing can be performed until a position where the non-polishing amount is extremely small can be achieved, and the removal time by wet etching can be reduced.
[0070]
Further, according to the present invention, the polished surface of the semiconductor substrate at the time of polishing in the second polishing step is concave, and the level difference is 40 times or less the thickness of the insulating oxide film layer. Since the semiconductor substrate can be prevented from cracking when the non-polishing amount decreases, polishing can be performed until the semiconductor substrate reaches a position where the non-polishing amount is extremely small, and the removal time by wet etching can be reduced.
[Brief description of the drawings]
FIG. 1 is a sectional view of a semiconductor device to be opened by an opening device according to the present invention.
FIG. 2 is an explanatory view showing an example of a semiconductor device opening apparatus according to the present invention.
FIG. 3 is a cross-sectional view after removing a wiring board side of an envelope in the semiconductor device.
FIG. 4 is a cross-sectional view of the semiconductor device after removing a wiring board and a silver paste.
FIG. 5 is a cross-sectional view showing a state in which a silicon substrate is polished to a concave surface by mechanical polishing after removing a wiring board and a silver paste in a semiconductor device.
FIG. 6 is a cross-sectional view for explaining a mechanism for dispersing a stress applied to a silicon substrate by a polishing unit of FIG. 2;
FIG. 7 is a cross-sectional view showing a state in which the wet etching is performed after the mechanical polishing and the insulating oxide film layer is almost entirely exposed.
FIG. 8 is an explanatory diagram showing an example of a processing procedure of the opening device according to the present invention.
FIG. 9 is an explanatory diagram showing an example of a processing procedure of the opening device according to the present invention.
FIG. 10 is a cross-sectional view for explaining a conventional SOI device opening method.
FIG. 11 is a cross-sectional view illustrating a conventional SOI device opening method.
FIG. 12 is a cross-sectional view illustrating a conventional SOI device opening method.
FIG. 13 is a cross-sectional view for explaining a conventional method for opening an SOI device.
FIG. 14 is a cross-sectional view for explaining a conventional SOI device opening method.
[Explanation of symbols]
1 Silicon substrate (semiconductor substrate)
2 Wiring board
3 Insulating oxide film layer
4 Circuit element layer
5 Device body
6 envelope
12 Polishing unit (polishing means)
14 Measuring instrument (measuring means)
16 Imager
