【０００１】
【発明の属する技術分野】
本発明は半導体装置の検査システムに関する。
【０００２】
【従来の技術】
半導体装置、特に大規模な電子回路を集積したＬＳＩ市場での競争は益々厳しさを増し、その中で特にコストダウンへの要求が高まっている。その一方で、ＬＳＩの高機能化・複雑化に伴い、検査コストが全チップ原価に占める割合が高まっている。そのような背景の中で、検査コストを下げるための効果的な方法の１つに、複数のチップを同時に検査する方法がある。
【０００３】
図１６はその方法を用いた従来の一般的な検査方法である。図において、１０１，１０２，１０３，１０４は被測定デバイスで、この被測定デバイスのことを略してＤＵＴ（Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ）と呼ぶ。１０５は検査装置の本体で、ここではメモリーテスターを想定している。メモリーテスター１０５と複数のＤＵＴ１０１，１０２，１０３，１０４は同軸線や電源線などでパラレルに接続されている。図では各ＤＵＴにつき１本の配線しか図示していないが、実際は複数本存在し、近年のＬＳＩの多ピン化によって１００本を超えることも多々ある。
【０００４】
通常、ＤＵＴには番号が付けられている。この番号は被測定デバイス番号といい、プローブ検査のときはプローブカード上の位置によって、また組立後の検査では検査用ソケットボード上のどのソケットに位置するかに基づいて決められる。通例では１から順に１，２，３，４…と付与される。
【０００５】
メモリーテスター１０５はプロセッサユニット（ＰＵ）１０６で発生させた検査パターンを、ドライバ１０７，１０８，１０９，１１０を通じて出力する構造になっており、その出力はそれぞれＤＵＴに印加されている。図では各ＤＵＴに対し１つのドライバしか図示していないが、実際は複数本の配線に対応して複数個存在し、その数が１００個を超えることも多々ある。
【０００６】
一方で、プロセッサユニット１０６の個数は通常１個である。このプロセッサユニットには複数の検査パターンを発生させる能力があるが、その数には限りがある。そのため、１つのＤＵＴに対し異なるパターンの信号を印加することは可能であるが、異なるＤＵＴの同じ外部信号接続端子に異なるパターンの信号を同時に印加することはできないのが通例である。例を上げて説明すると、ＤＵＴ１０１〜１０４は同じＬＳＩであり、同じ外部信号接続端子ＣＥ，ＯＥなどが存在するものとする。ＤＵＴ１０１のＣＥ端子には１０ＭＨｚのクロックを与え、同じくＤＵＴ１０１のＯＥ端子には１ＭＨｚのクロックを同時に与えることは可能であるが、ＤＵＴ１０１のＣＥ端子には１０ＭＨｚのクロックを与え、ＤＵＴ１０２のＣＥ端子には１ＭＨｚのクロックを同時に与えるようなことはできない。
【０００７】
【特許文献１】
特開２０００−２７６３６７号公報（第６頁、図３）
【０００８】
【発明が解決しようとする課題】
以上のような性能上の制限により、複数のＤＵＴに対して異なるパターン信号を同時に印加することはできない。したがってＤＵＴごとに異なる制御を必要とする検査を同時に実行することができないため、ＤＵＴごとに異なる検査を行うためには、ＤＵＴ１つごとに順番に検査を行うしかない。その結果、検査時間が長くなり、検査コストの上昇を招いている。
【０００９】
また、検査コストを削減するためには同時に検査するＤＵＴの数を増やす必要があるが、同時検査ＤＵＴの数を増やすと、より多くの検査装置のリソース（配線数、ドライバ数など）が必要になり、リソース数の多い高価な検査装置が必要になる。
【００１０】
さらに治具が複雑になり、作製に高度な技術や、より多くの工数を必要とするため、治具の作製コストが上昇する。
【００１１】
これらのことは検査コストの削減とは相反する副作用で、同時検査ＤＵＴ数の増加による検査コスト削減を困難にしている。そのため、既存の設備のリソース数によって同時検査ＤＵＴ数が制限されたり、１ＤＵＴ当たりの端子数を削減するため、ＬＳＩの設計に制限が及ぶ場合もある。
【００１２】
【課題を解決するための手段】
上記の課題を解決するために、本発明による半導体装置の検査方法は、複数の被測定デバイスを検査装置に対してシリアルに接続し、前記複数の被測定デバイスの各々は、前記検査装置から受け取った識別子を各被測定デバイスに付与した識別子と比較し、一致するときに限って検査をアクティブにする。
【００１３】
この構成による作用は次のとおりである。検査装置に対する複数の被測定デバイスの接続の態様をシリアル接続としているので、検査装置のリソース（配線数、ドライバ数など）を複数の被測定デバイスで共用化でき、検査装置に要するコストを軽減できる。さらに、識別子の一致で検査をアクティブにするので、不一致の被測定デバイスでは検査がアクティブにはされることはなく、したがって、被測定デバイスごとに異なる制御であっても、同時処理が可能である。それゆえ、新たな検査設備を導入することなく検査時間を短縮化することができる。そして、同時検査可能な被測定デバイス数の上限の緩和も可能である。治具コストの削減も可能である。なお、ＬＳＩチップの履歴調査が容易になり、生産現場や市場での問題解決に役立つ。
【００１４】
上記構成において、前記の付与識別子としては、前記複数の被測定デバイスに前記検査装置に対する接続位置の関係に基づいて割り振られた被測定デバイス番号を用いることができる。個々の被測定デバイスの検査装置に対する位置は互いに別々のものであり、決して重複することがない。この性質を利用すれば、付与識別子の付け方が矛盾なく適確に行え、合理的であるとともに、簡易に付与することができる。
【００１５】
各被測定デバイスの検査装置に対する接続位置というのは、被測定デバイスに内蔵のものではなく、被測定デバイスの外部的状況である。被測定デバイスの検査装置に対する接続位置である被測定デバイス番号を被測定デバイスに対して外部から与える方式には、次の幾つかの方式がある。
【００１６】
１つの方式は、前記複数の被測定デバイスの各々が、前記被測定デバイス番号と相関を有する値の電圧を出力可能な電圧可変直流電圧源に接続され、かつ、前記電圧可変直流電圧源の出力電圧をディジタルデータに変換して前記比較回路に出力するＡ／Ｄ変換回路を内蔵していることである。電圧可変直流電圧源における出力電圧を被測定デバイスごとに異ならせることで、被測定デバイス番号として利用することができる。比較回路は検査装置から与えられる送信識別子と被測定デバイス番号とを比較する必要があり、そのための前提として、出力電圧をデジタルデータに変換するＡ／Ｄ変換回路が必要となる。Ａ／Ｄ変換されたデジタルデータは送信識別子と比較可能な信号形態となる。
【００１７】
もう１つの方式は、前記複数の被測定デバイスの各々が、前記被測定デバイス番号と相関を有する値の周波数信号を出力可能な周波数可変交流電圧源に接続され、かつ、前記周波数可変交流電圧源の出力信号の周波数をディジタルデータに変換して前記比較回路に出力する周波数変換回路を内蔵していることである。周波数可変交流電圧源における出力信号の周波数を被測定デバイスごとに異ならせることで、被測定デバイス番号として利用することができる。比較回路は検査装置から与えられる送信識別子と被測定デバイス番号とを比較する必要があり、そのための前提として、周波数をデジタルデータに変換する周波数変換回路が必要となる。周波数変換されたデジタルデータは送信識別子と比較可能な信号形態となる。
【００１８】
さらにもう１つの方式は、前記複数の被測定デバイスの各々が、前記被測定デバイス番号と相関を有する値のパルス数信号を出力可能なパルス発生回路に接続され、かつ、前記パルス発生回路の出力信号のパルス数をカウントして前記比較回路に出力するパルスカウンタを内蔵していることである。パルス発生回路における出力信号のパルス数を被測定デバイスごとに異ならせることで、被測定デバイス番号として利用することができる。比較回路は検査装置から与えられる送信識別子と被測定デバイス番号とを比較する必要があり、そのための前提として、パルス数をカウントするパルスカウンタが必要となる。カウントされたパルス数（デジタルデータ）は送信識別子と比較可能な信号形態となる。
【００１９】
上記構成において、複数のモジュールを内蔵している被測定デバイスの場合がある。例えばマイコンモジュールとメモリーモジュールとである。このような場合に、前記複数のモジュールが外部信号接続端子に対して切換手段を介して選択的に接続可能で、前記外部信号接続端子を介して前記被測定デバイス番号を受け取るように構成する。一部のモジュールが記憶機能を有しておれば、外部から外部信号接続端子および切換手段を介して被測定デバイス番号をそのモジュールに与えることができる。この場合、外部信号接続端子を切り換えて使用するので、特別な端子は必要でなく、構成を簡易化することができる。
【００２０】
上記構成において好ましい態様として次のものがある。すなわち、前記比較回路が、前記各被測定デバイスごとに固有の被測定デバイス番号以外に複数の被測定デバイスに共通の特殊デバイス番号を記憶する特殊デバイス番号記憶手段を内蔵するとともに、この特殊デバイス番号記憶手段からの前記特殊デバイス番号についても前記検査装置からの送信識別子と比較し、一致したときに検査をアクティブにすることである。特殊デバイス番号は複数の被測定デバイスに共通のものであり、被測定デバイス番号を利用した個別の制御に加えて、特殊デバイス番号を利用した同時同一制御が可能となる。すなわち、パラレル接続と同様の動作が可能となり、同時制御ゆえに処理時間の短縮化が可能となる。
【００２１】
上記において、被測定デバイス番号を被測定デバイスに対して外部から与える幾つかの方式を説明した。これは、各被測定デバイスの検査装置に対する接続位置という概念に関係している。このような考え方とは別に、次のような概念もある。
【００２２】
それは、前記付与識別子として、前記各被測定デバイスごとに固有なＩＤ番号を用いるものである。この場合に、前記被測定デバイスは、前記ＩＤ番号を記憶するＩＤ番号記憶手段を内蔵する。被測定デバイスに固有のＩＤ番号であれば、接続位置といった外的条件とは無関係に設定することができる。そこで、個々の被測定デバイスにＩＤ番号記憶手段を内蔵し、ＩＤ番号を記憶させておく。これによれば、被測定デバイスとＩＤ番号である付与識別子とが１対１に結び付けられ、対応関係の間違いが起こらない。検査履歴をＩＤ番号に対応させて記憶しておけば、生産現場での不良発生原因などのトレースを容易に行うことができ、効率的にＬＳＩチップの歩留改善や特性改善を実現できる。また、市場不良が発生したとしても、ＩＤ番号に基づいてそのＬＳＩチップの履歴を調査することによって早期に原因を究明し、再発防止に有効利用できる。
【００２３】
ところで、ＩＤ番号はＬＳＩチップごとに異なり、被測定デバイスが変わればＩＤ番号も変わる。したがって、検査装置に予めＩＤ番号を設定しても無意味となる。そこで、ＩＤ番号を各被測定デバイスから検査装置に設定することが必要となってくる。
【００２４】
その１つの方式が、前記検査装置が、前記複数の被測定デバイスからそれぞれのＩＤ番号を順次的に取得する手段を備えているものである。順次的に取得するのは、複数の被測定デバイスと検査装置との接続の態様がシリアルであり、同時取得ができないからである。
【００２５】
より具体的には、前記ＩＤ番号の順次的な取得における前記複数の被測定デバイスの各々の待ち時間がランダムに設定されている場合と、前記各ＩＤ番号の値に応じた値の待ち時間に設定されている場合とがある。ある被測定デバイスからそのＩＤ番号を取得している期間は、他の被測定デバイスからのＩＤ番号の通知は禁じておかないと、ＩＤ番号の誤った認識が生じる。そこで、１つの被測定デバイスからのＩＤ番号取得が既に行われているときは、それが完了するまで待機する必要がある。これが待ち時間である。
【００２６】
その待ち時間につき、複数の被測定デバイスでランダムに設定してもかまわない。ヒットした被測定デバイスから順次にＩＤ番号を取り込めばよい。ただし、一度取り込んだ被測定デバイスに対してはフラグを立てる等して、再取り込みを防止するとよい。
【００２７】
待ち時間を各被測定デバイスごとのＩＤ番号の値に応じた値の待ち時間に設定する場合には、これらのＩＤ番号がもともと互いに相違するものであることから、自ずと待ち時間に違いが組み込まれることになる。したがって、ランダムの場合に必要とするランダム変数発生回路が不要になり、回路構成の簡素化、チップ面積の縮小化に有利となる。
【００２８】
上記構成において好ましい態様として次のものがある。すなわち、前記比較回路が、前記各被測定デバイスごとに固有のＩＤ番号以外に複数の被測定デバイスに共通の特殊デバイス番号を記憶する特殊デバイス番号記憶手段を内蔵するとともに、この特殊デバイス番号記憶手段からの前記特殊デバイス番号についても前記検査装置からの送信識別子と比較し、一致したときに検査をアクティブにすることである。特殊デバイス番号は複数の被測定デバイスに共通のものであり、ＩＤ番号を利用した個別の制御に加えて、特殊デバイス番号を利用した同時同一制御が可能となる。すなわち、パラレル接続と同様の動作が可能となり、同時制御ゆえに処理時間の短縮化が可能となる。
【００２９】
また、上記において好ましい態様として、前記比較回路が、前記ＩＤ番号における一部のデータのみの比較によって一致・不一致を判定することがある。ＬＳＩチップに書き込まれるＩＤ番号は、一般にロット名、スライス番号、ウエハー上のＸＹ座標に基づいて決定される。例えばロット名のみを比較対象とすれば、ロット間の特性バラツキに対応したロットごとの検査が可能になる。
【００３０】
上述のように本発明は複数の被測定デバイスにおいて、同時に互いに異なる動作をさせることができるが、別の観点からの好ましい態様として次のものを挙げることができる。すなわち、前記複数の被測定デバイス間で個々の制御タイミングをずらすことによってデータ出力期間が重ならないようにし、かつ同時に動作させながら検査を行うことである。これは、複数の被測定デバイスをシリアル接続することによるデメリットを緩和するもので、読出し検査において各被測定デバイスを１つ１つ順番に検査するのではなく、読出し動作は同時に行い、そのデータ出力期間のみを順番にすることで、検査時間の増加を最小限に抑えることができる。
【００３１】
また、別の好ましい態様として、前記複数の被測定デバイス間で書込み動作と読出し動作を同時に行うことである。ある被測定デバイスが書込み動作を行っている期間に同時に別の被測定デバイスが読出し動作を行う。書込み動作は検査装置とデータのやり取りがなくともチップ内部の機能で完結することが可能である。したがって、１つの被測定デバイスが読出し動作を行っている期間に別の被測定デバイスで書込み動作を行わせても、何ら支障はなく、検査時間を短縮化すことができる。
【００３２】
また、別の観点からの好ましい態様として次のものを挙げることができる。すなわち、前記複数の被測定デバイスの外部信号接続端子と共通の電気伝導線との間を高入力インピーダンスを持つ接続回路を通じて接続した検査装置を用い、前記検査装置から前記被測定デバイスへ制御信号を送るときに前記付与識別子を付加することである。シリアル接続する場合には分岐点のインピーダンス不整合による反射波の影響がある。分岐点からの伝導線の長さを極力短くすることで影響を少なくすることができるが、不充分である。そこで、高入力インピーダンスの介在により、インピーダンスの不整合自体を根本から無くし、反射波の影響を確実に防止する。
【００３３】
【発明の実施の形態】
以下、本発明にかかわる半導体装置の検査方法の実施の形態について図面に基づいて詳細に説明する。
【００３４】
（実施の形態１）
図１（ａ）は本発明の実施の形態１の半導体装置の検査システムの概略図である。図の構成要素のうち、従来技術の図１６と同じ番号を付したものの説明は図１６と同じであるから省略する。図１（ａ）に示す構成で図１６と異なる点は、メモリーテスター１０５のドライバ１０７を通じた出力に対してシリアルな電気伝導線を介して各ＤＵＴが接続されていることである。こうすることで、メモリーテスター１０５に必要なドライバ数は１／４に削減され、他の電源やＩ／Ｏ端子などのリソースも同様に削減することが可能である。ただし、単純にパラレル接続であったものをシリアル接続に変えただけでは、検査自体が実行不可能になるので、図１（ｂ）や図１（ｃ）に示す工夫が必要となる。
【００３５】
図１（ｂ）はＤＵＴ１０１の内部構成を示したものである。比較回路２０１において、メモリーテスター１０５からＤＵＴ１０１に与えられた送信識別子（番号や符号など）を予めＤＵＴ１０１に付与されている付与識別子（番号や符号など）と比較し、それらが一致したか否かの結果を制御回路２０２へ送る。制御回路２０２はその結果に基づいて電源ポンプやスイッチ動作やアドレスデコードやセンスなどの動作を行う構成を持つ。制御の方法については様々なことが考えられるが、ここでは送信識別子が付与識別子と一致したときのみ、ＤＵＴを動作させて、一致しない場合は動作させないという制御を行うものとする。なお、他のＤＵＴ１０２〜１０４についても全く同じ内部構成を持つ。
【００３６】
図１（ｃ）はメモリーテスター１０５からドライバ１０７を通じてＤＵＴ１０１〜１０４に与えられる制御信号の構成図である。１〜４のブロックはそれぞれコマンド開始、番号、動作命令、コマンド終了を意味する。１つのブロックは通例数ビットのデジタル信号で構成され、それらのデジタル信号が時系列でシリアルにメモリーテスター１０５から出力される。
【００３７】
以上のような構成をもつ検査方法を用いた検査の例を以下に説明する。まず前提条件として、予め各ＤＵＴ１０１〜１０４に付与識別子としてそれぞれ番号１〜４が付与してあるとする。また、図１（ｃ）に示す信号をＤＵＴ１０１〜１０４に印加した場合、図１（ｂ）に示す回路構成によって、制御信号ブロック２が示す番号と一致する番号が付与してあるＤＵＴのみが動作する。例えば、制御信号ブロック２に番号１を入れ、制御信号ブロック３に読出し動作を指示する動作命令を入れた場合、番号１が付与してあるＤＵＴ１０１のみが読出し動作を行い、その他のＤＵＴ１０２〜１０４は動作しない。したがって、全てのＤＵＴに共通な信号線を通じて検査装置と接続されている場合でも、以上のような方法で動作するＤＵＴを限定すれば、シリアル接続されているＤＵＴの１つ１つを検査することが可能となる。
【００３８】
また、予め各ＤＵＴ１０１〜１０４にそれぞれ同じ番号１を付与し、制御信号ブロック２に番号１を入れ、制御信号ブロック３に書込み動作を指示する動作命令を入れた場合、全てのＤＵＴが書込み動作を行う。すなわち、予め付与する番号によって検査の対象とするＤＵＴを自由に選択することが可能となるため、ＤＵＴのシリアル接続においても従来技術のパラレル接続と同様な検査可能となる。
【００３９】
さらに図１（ｃ）に示す制御信号の方式を工夫し、制御信号ブロック２と制御信号ブロック３のセットをＤＵＴ個数分用意し、制御信号ブロック３にそれぞれのＤＵＴに個別の動作命令（例えばＤＵＴ１０１には書き込み、ＤＵＴ１０２には消去）を入れれば、ＤＵＴごとに異なる検査を同時に実行することができる。
その結果、検査時間が短縮され、先に説明した検査設備のリソースの削減効果と合わせて、検査コストが大幅に削減される。
【００４０】
ただし、検査装置とＤＵＴの間で個別にデータをやり取りする必要がある読出し検査の場合では、ＤＵＴごとに順番に検査しなければならず、この点においては従来技術に比べ不利になる。しかしながら、この検査方法の主な適用デバイスである不揮発性メモリーにおいては、読出し動作に必要な時間は書込み／消去動作に比べて桁違いに短いため、大きな問題にならない。書込み／消去動作はＬＳＩに内蔵されている制御回路によって検査装置とＤＵＴごとにデータをやり取りする必要が無い場合が通例であるで、全ＤＵＴを同時に実行することができる。
なお、この不利な点を補うための発明を後の実施の形態１３で述べる。
【００４１】
（実施の形態２）
図２は本発明の実施の形態２の半導体装置の検査システムの概略図である。実施の形態１と異なる点は、メモリーテスター１０５とＤＵＴ１０１〜１０４の間のシリアル接続において、各ＤＵＴの近傍に高い入力インピーダンスを持つブリッジ回路５〜８を具備する点である。シリアル接続する場合に注意しなければならないのは、分岐点のインピーダンス不整合による反射波の影響である。実施の形態１の構成において、分岐点からの伝導線の長さを極力短くすることで影響を少なくすることができるが、図２に示すようにインピーダンスの不整合自体を無くす対策を行ったほうが好ましい。その他の点は実施の形態１と同じであるので説明は省略する。
【００４２】
（実施の形態３）
図３（ａ）は本発明の実施の形態３の半導体装置の検査システムの概略図であり、図３（ｂ）は実施の形態３のＤＵＴ１０１の内部構成を示したものであり、図３（ｃ）は実施の形態３においてメモリーテスターからドライバ１０７を通じてＤＵＴ１０１〜１０４に与えられる制御信号の構成図である。実施の形態１では予め付加する番号のことを具体的に述べていなかったが、ここではＤＵＴ番号に特定した場合について述べる。
【００４３】
図３（ａ）に示すように、メモリーテスター１０５にＤＵＴ番号発生回路１３を設け、ドライバ９〜１２を介してＤＵＴ１０１〜１０４にＤＵＴ番号を与えるように構成してある。
【００４４】
実際の検査設備においては、ＤＵＴを測定する位置（ソケット）によって、接続されている電源・測定装置やそれらを接続する配線長などが異なるため、完全に同じ条件で検査することは事実上不可能で、検査結果にそれら検査装置や治具の特性差による微妙な影響が現れる場合がある。その影響が許容範囲を超える場合は、検査条件を補正する場合もある。例えば、電源電圧Ｖｄｄが電源配線の抵抗によって検査装置に近いＤＵＴと遠いＤＵＴの間で差が生じた場合、チップ内部の電源電圧レギュレーター回路にあるトリミングレジスタの値を一時的に変更し、チップ内部の電圧はなるべく全ＤＵＴで揃えることがある。一方、ＤＵＴ番号は従来技術の説明で述べたように測定装置上のＤＵＴの位置に基づいて付与される番号である。そのため、この特性差を打ち消すような制御を各ＤＵＴごとで行うためには、実施の形態１で述べたところの予め付加する番号としてＤＵＴ番号を用いると、容易に実現することができる。その他の点は実施の形態１と同じであるので説明は省略する。
【００４５】
（実施の形態４）
図４（ａ）は本発明の実施の形態４の半導体装置の検査システムの概略図であり、図４（ｂ）は実施の形態４のＤＵＴ１０１の内部構成を示したものである。
ここでは実施の形態３においてＤＵＴ番号を与える具体的な方法について述べる。図４（ａ）において、ＤＵＴ１０１〜１０４は測定ボード１４上に位置し、同じ測定ボード１４上に電圧可変直流電圧源１５〜１８が具備されている。この電圧可変直流電圧源１５〜１８はその出力電圧を任意の値に設定することが可能で、この実施の形態ではＤＵＴごとに異なる電圧に設定して各ＤＵＴ１０１〜１０４に印加されている。一方、図４（ｂ）に示すようにＤＵＴ１０１内には外部から印加されたアナログ電圧の値をデジタルデータに変換するＡ／Ｄ変換回路２０３があり、そのデジタル出力は比較回路２０１へ接続されている。ここで、電圧可変直流電圧源１５〜１８からの電圧に基づき対応するＤＵＴ番号をデジタル出力するようにＡ／Ｄ変換回路２０３を設計すれば、同時検査数に応じて外部信号端子数を増やすこともなく、少ない外部信号端子数でＤＵＴ番号を各ＤＵＴに付与することが可能となる。その他の点は実施の形態３と同じであるので説明は省略する。
【００４６】
（実施の形態５）
図５（ａ）は本発明の実施の形態５の半導体装置の検査システムの概略図であり、図５（ｂ）は実施の形態５のＤＵＴ１０１の内部構成を示したものである。
ここでは実施の形態３において、実施の形態４とは別のＤＵＴ番号を与える方法について述べる。図５（ａ）において、ＤＵＴ１０１〜１０４は測定ボード１４上に位置し、同じ測定ボード１４上に周波数可変交流電圧源１９〜２２が具備されている。この周波数可変交流電圧源１９〜２２はその出力周波数を任意の値に設定することが可能で、この実施の形態ではＤＵＴごとに異なる周波数に設定して各ＤＵＴ１０１〜１０４に印加されている。一方、図５（ｂ）に示すようにＤＵＴ１０１内には外部から印加された交流電圧の周波数の値をデジタルデータに変換する周波数変換回路２０４があり、そのデジタル出力は比較回路２０１へ接続されている。ここで、周波数可変交流電圧源１９〜２２からの周波数に基づき対応するＤＵＴ番号をデジタル出力するように周波数変換回路２０４を設計すれば、同時検査数に応じて外部信号端子数を増やすこともなく、少ない外部信号端子数でＤＵＴ番号を各ＤＵＴに付与することが可能となる。その他の点は実施の形態３と同じであるので説明は省略する。
【００４７】
（実施の形態６）
図６（ａ）は本発明の実施の形態６の半導体装置の検査システムの概略図であり、図６（ｂ）は実施の形態６のＤＵＴ１０１の内部構成を示したものである。
ここでは実施の形態３において、実施の形態４，５とは別のＤＵＴ番号を与える方法について述べる。図６（ａ）において、ＤＵＴ１０１〜１０４は測定ボード１４上に位置し、同じ測定ボード１４上にパルス発生回路２３〜２６が具備されている。このパルス発生回路２３〜２６はその出力パルス数を任意の値に設定することが可能で、この実施の形態ではＤＵＴごとに異なるパルス数に設定して各ＤＵＴ１０１〜１０４に印加されている。一方、図６（ｂ）に示すようにＤＵＴ１０１内には外部から印加されたパルス数をカウントするパルスカウンタ２０５があり、その出力は比較回路２０１へ接続されている。ここで、パルス発生回路２３〜２６からのパルス数に基づき対応するＤＵＴ番号を出力するようにパルスカウンタ２０５を設計すれば、同時検査数に応じて外部信号端子数を増やすこともなく、少ない外部信号端子数でＤＵＴ番号を各ＤＵＴに付与することが可能となる。その他の点は実施の形態３と同じであるので説明は省略する。
【００４８】
（実施の形態７）
図７（ａ）は本発明の実施の形態７の半導体装置の検査システムの概略図であり、図７（ｂ）は実施の形態７のＤＵＴ１０１の内部構成を示したものである。
ここでは実施の形態３において、実施の形態４〜６とは別のＤＵＴ番号を与える方法について述べる。図７（ａ）において、ＤＵＴ１０１〜１０４は測定ボード１４上に位置し、同じ測定ボード１４上にデジタル信号出力回路２７〜３０が具備されている。このデジタル信号出力回路２７〜３０は、ＤＵＴ番号に対応した２値のデータを出力することが可能で、この実施の形態ではＤＵＴ数が４個であるので、２ビットのデジタルデータ“００”，“０１”，“１０”，“１１”をそれぞれＤＵＴ番号１，２，３，４に対応させている。一方、図７（ｂ）に示すようにＤＵＴ１０１内には複数の回路モジュールが存在し、この実施の形態では回路モジュール２０６をメモリーモジュールに、回路モジュール２０７をマイコンモジュールとして説明する。それぞれのモジュールに共通な外部信号端子２０８とその接続先を切り替えるスイッチ素子２０９も具備しており、外部信号端子２０８はデジタル信号出力回路２７に接続されている。なお、図７（ｂ）では外部信号端子２０８とスイッチ素子２０９はそれぞれ１つしか図示していないが、実際には２ビットのデータを受けるためには２つ必要で、この場合は省略してある。
【００４９】
一般に、メモリーモジュール２０６を検査するときは、ある特定の端子（テストモード端子）からモード信号を入力し、マイコンモジュール２０７を停止状態にするのが通例である。また、マイコンモジュール２０７は停止状態にあるため、それを動作させるための外部入力信号端子は必要でなくなり、テストモード端子からの入力によって、ＨｉレベルもしくはＬｏｗレベルにＤＵＴの内部で固定する場合もある。本実施の形態ではマイコンモジュール２０７用の外部入力信号端子を用いて、その端子が必要とされない状態のときに、ＤＵＴ番号を示すデジタル信号出力回路２７の出力をＤＵＴ内に入力するものである。そのための切り替え回路がスイッチ素子２０９であり、その切り替えは既存のテストモード端子からの信号によって制御可能である。したがって、外部信号端子の数を増やすことなく、ＤＵＴ番号を各ＤＵＴに付与することが可能となる。その他の点は実施の形態３と同じであるので説明は省略する。
【００５０】
（実施の形態８）
図８（ａ）は実施の形態８のＤＵＴ１０１の内部構成を示したものであり、図８（ｂ）と図８（ｃ）は実施の形態８においてメモリーテスターからドライバ１０７を通じてＤＵＴ１０１〜１０４に与えられる制御信号の構成図である。図８（ａ）において、比較回路２０１は特殊ＤＵＴ番号を記憶するメモリーモジュール２１０と２つの比較回路２１１，２１２で構成されている。特殊ＤＵＴ番号とは実際には存在しないＤＵＴ番号に特殊な意味付けを行ったものである。例えばＤＵＴ番号が１〜４の検査装置の場合、ＤＵＴ番号５に対応するＤＵＴは存在しないが、この番号に全ＤＵＴ選択という意味を持たせた場合、この番号が付与された制御信号がメモリーテスター１０５より各ＤＵＴに印加された場合、各ＤＵＴに割り振られたＤＵＴ番号にかかわらず、全ＤＵＴがその制御信号に基づく動作を開始する検査方法などがある。それらの特殊ＤＵＴ番号の判断は、比較回路２１１で行われる。具体的には、メモリーモジュール２１０に記憶されている番号を１つ１つ読み出しながら全て制御信号ブロック２の番号と比較し、一致する番号が存在した場合は、比較回路２１２で行われるＤＵＴ番号との比較結果を無視して、特殊ＤＵＴ番号一致結果を制御回路２０２に送ることで実現する。以上の方法によって、全ＤＵＴに一斉にコマンドを送ることが可能となり、短時間で全ＤＵＴの動作条件を設定することができる。その他の点は実施の形態３と同じであるので説明は省略する。
【００５１】
（実施の形態９）
図９（ａ）は本発明の実施の形態９の半導体装置の検査システムの概略図であり、図９（ｂ）は実施の形態９のＤＵＴ１０１の内部構成を示したものであり、図９（ｃ）は実施の形態９においてメモリーテスターからドライバ１０７を通じてＤＵＴ１０１〜１０４に与えられる制御信号の構成図である。実施の形態１では予め付加する番号のことを具体的に述べていなかったが、ここではＬＳＩチップ１つ１つに固有で唯一の番号であるＩＤ番号とした場合について述べる。ＩＤ番号はウエハ拡散終了後の最初の検査でＬＳＩチップに書き込まれる。その番号は同じ番号が書き込まれたＬＳＩチップが２つ以上存在しないように生産現場において管理されており、一般的にはロット名、スライス番号、ウエハー上のＸＹ座標に基づいて番号が決定される。一度書き込まれたＩＤ番号はその後の様々な検査において維持される。また、エンドユーザーでの使用期間中も維持することが可能である。よって、検査履歴をＩＤ番号に対応させて記憶しておけば、生産現場での不良発生原因などのトレースを容易に行うことができ、効率的にＬＳＩチップの歩留改善や特性改善を実現することができる。なお、従来技術でもＬＳＩチップごとにＩＤ番号を付与することはあるが、それは製品使用時に使うことを想定しており、検査が終了した後に書き込まれるため、上記のような効果は期待できない。また、万一、市場不良が発生した場合には、ＩＤ番号に基づいてそのＬＳＩチップの履歴を調査することによって早期に原因を究明し、再発防止策を実施することができる。
【００５２】
以上のようなことを実現するため、図９（ｂ）に示すようにＤＵＴ（ＬＳＩチップ）内には電源を供給しなくともデータを保持できる不揮発性メモリーモジュール２１３が存在する。この不揮発性メモリーモジュール２１３に記憶されているＩＤ番号を比較回路２０１へ送り、メモリーテスター１０５から送られてくる制御信号の番号と比較するのである。
【００５３】
ところで、ＩＤ番号はＬＳＩチップごとに異なるので、ＤＵＴが入れ替わるごとに検査中のＤＵＴ（ＬＳＩチップ）のＩＤ番号は変わる。したがって、メモリーテスター１０５に予めＩＤ番号を設定することはできない。そのため、図１０（ａ）と図１０（ｂ）に示す方法で現在検査中のＤＵＴ（ＬＳＩチップ）のＩＤ番号をメモリーテスター１０５が把握し、その番号を用いて実施の形態１で説明した方法で検査を行う。
【００５４】
図１０（ａ）は図９（ａ）で示した本発明の実施の形態９の半導体装置の検査システムの概略図において、表記を省略していた部分の一部を明記したもので、図１０（ｂ）はメモリーテスター１０５とＤＵＴ１０１〜１０４とのＩＤ番号のやり取りを示すタイミングチャートである。以下、これら２つの図を用いてＩＤ番号を把握する手順を説明する。
【００５５】
図１０（ａ）に示すようにメモリーテスター１０５とＤＵＴ１０１〜１０４は３本の共通信号線Ｃｔｒｌ，Ｂｕｓｙ，ＤＱで接続されているとする。Ｃｔｒｌは制御信号線、Ｂｕｓｙはビジー信号線、ＤＱはデータ信号線である。実際の検査では他にも多数の信号線や電源線が存在するが、ここでは省略してある。また、初期条件として図１０（ｂ）に示すように、信号線Ｂｕｓｙ，ＤＱは高インピーダンス状態（Ｈｉ−ｚ状態）にある。まず、制御信号線Ｃｔｒｌを通じてメモリーテスター１０５から全ＤＵＴに対して、チップＩＤ要求命令“ＷＨＯ”を出す。この命令は数ビットのデジタル信号で構成されている。その命令を受け取った各ＤＵＴはランダムな時間だけ待った後に、ビジー信号線ＢｕｓｙがＨｉ−ｚ状態にあるか検知する。Ｈｉ−ｚ状態にあればビジー信号線Ｂｕｓｙを低インピーダンス状態（Ｈｉレベル）にしてデータ信号線ＤＱにＩＤ番号を出力し、その出力が完了したらビジー信号線Ｂｕｓｙ再びＨｉ−ｚ状態に戻す。ビジー信号線ＢｕｓｙがＨｉレベルにあれば他のＤＵＴがＩＤ番号を出力しているので、再びランダムな時間だけ待った後にリトライする。
【００５６】
全ＤＵＴの数は予めメモリーテスター１０５に設定できるので、その数だけＩＤ番号が送られてくればＩＤ番号の把握は完了したとして、実施の形態１で説明した方法で検査を開始する。
【００５７】
（実施の形態１０）
図１１は本発明の実施の形態１０においてメモリーテスター１０５とＤＵＴ１０１〜１０４とのＩＤ番号のやり取りを示すタイミングチャートである。実施の形態９との差はチップＩＤ要求命令を受け取ってからの待ち時間をランダムではなく、ＩＤ番号から計算される値に基づいて設定する点である。ＩＤ番号については、同じ番号は２つ以上存在しないので、全てのＬＳＩチップで異なる待ち時間を設定することが可能である。以上の方法で待ち時間を設定することによって、ランダム変数を発生させる回路が不要となり、チップ面積を縮小することができる。その他の点は実施の形態９と同じであるので説明は省略する。
【００５８】
（実施の形態１１）
図１２（ａ）は実施の形態１１のＤＵＴ１０１の内部構成を示したものであり、図１２（ｂ）と図１２（ｃ）は実施の形態１１においてメモリーテスターからドライバ１０７を通じてＤＵＴ１０１〜１０４に与えられる制御信号の構成図である。この実施の形態は実施の形態８で説明した特殊ＤＵＴ番号のアイデアを実施の形態９のＩＤ番号を用いた場合に適用したものである。すなわち、実際にＬＳＩチップに書き込むＩＤ番号の範囲を予め決めておいて、その範囲外の番号に意味付けを行ったものである。その他の点は実施の形態８や実施の形態９と同じであるので説明は省略する。
【００５９】
（実施の形態１２）
図１３は実施の形態１２のＤＵＴ１０１の内部構成を示したものである。実施の形態９との差は、ＩＤ番号の全てが一致するか否かの判定のみでなく、その一部が一致するか否かの判定を行って、その結果に基づいた動作を行わせる点である。例えば、ＩＤ番号が図１３に示すようにロット名とスライス番号とチップ座標で構成されている場合、それぞれを分離して比較回路２１４，２１５，２１６で別々に比較し、その結果も結果Ａ，Ｂ，Ｃと分離して制御回路２０２に送るようにしておく。そうすればメモリーテスター１０５から送られてくる制御信号のブロック３に含まれるコマンドによっては、結果Ａが一致となった場合は結果Ｂや結果Ｃのいかんにかかわらず、そのコマンドを実行するといった制御が可能になり、ロット間の特性バラツキに対応したロットごとの検査内容の変更も可能になる。その他の点は実施の形態９と同じであるので説明は省略する。
【００６０】
（実施の形態１３）
本実施の形態はこれまで実施の形態１〜１２で説明してきた方法を使って実施することができる複数ＤＵＴ同時検査の一例である。図１４は読出し検査のタイミングチャートで、１つの線で示す期間は１つのアドレスのデータを読み出す期間を示している。そのうち“Ｏｐｒａｔｅ ｉｎ ｃｈｉｐ”とある期間はＤＵＴ（ＬＳＩチップ）内部での動作期間（デコード、センス、バッファ転送など）であり、“Ｄａｔａｏｕｔ”とある期間はＤＵＴ（ＬＳＩチップ）から外部へデータを出力している期間である。この図に示すように、個々のＤＵＴ制御タイミングをずらすことによってデータ出力期間が重ならないようにし、かつ同時に動作させることで、複数のＤＵＴを共通信号線にシリアルに接続することによるデメリットを緩和する。
すなわち、読出し検査において各ＤＵＴを１つ１つ順番に検査するのではなく、読出し動作は同時に行い、そのデータ出力期間のみを順番にすることで、検査時間の増加を最小限に抑えるのである。
【００６１】
（実施の形態１４）
本実施の形態はこれまで実施の形態１〜１２で説明してきた方法を使って実施することができる複数ＤＵＴ同時検査の別の一例である。図１５は読出し検査および書込み検査のタイミングチャートで、１つの線で示す期間は１つのＤＵＴの読出し検査と書込み検査の期間を示している。書込み動作はメモリーテスター１０５とデータのやり取りがなくともチップ内部の機能で完結することが可能であるで、１つのＤＵＴが読出し動作を行っている期間に別のＤＵＴで書込み動作を行わせることで、検査時間の短縮を図るものである。
【００６２】
【発明の効果】
本発明によれば、複数の被測定デバイスを検査装置にシリアル接続しているので、検査装置のリソース（配線数、ドライバ数など）を複数の被測定デバイスで共用化でき、検査装置のコストを軽減することができる。それでいて、被測定デバイスごとに異なる制御も同時処理が可能で、新たな検査設備を導入することなく検査時間を短縮化することができる。そして、同時検査可能な被測定デバイス数の上限の緩和、および、治具コストの削減も可能である。ひいては、ＬＳＩチップの履歴調査が容易になり、その結果は生産現場や市場での問題解決に役立つものとなる。
【図面の簡単な説明】
【図１】（ａ）は本発明の実施の形態１の半導体装置の検査システムの概略図、（ｂ）はＤＵＴ（被測定デバイス）の構成図、（ｃ）は用いる制御信号の構成図
【図２】本発明の実施の形態２の半導体装置の検査システムの概略図
【図３】（ａ）は本発明の実施の形態３の半導体装置の検査システムの概略図、（ｂ）はＤＵＴ（被測定デバイス）の構成図、（ｃ）は用いる制御信号の構成図
【図４】（ａ）は本発明の実施の形態４の半導体装置の検査システムの概略図、（ｂ）はＤＵＴ（被測定デバイス）の構成図
【図５】（ａ）は本発明の実施の形態５の半導体装置の検査システムの概略図、（ｂ）はＤＵＴ（被測定デバイス）の構成図
【図６】（ａ）は本発明の実施の形態６の半導体装置の検査システムの概略図、（ｂ）はＤＵＴ（被測定デバイス）の構成図
【図７】（ａ）は本発明の実施の形態７の半導体装置の検査システムの概略図、（ｂ）はＤＵＴ（被測定デバイス）の構成図
【図８】（ａ）は本発明の実施の形態８の半導体装置の検査システムのＤＵＴ（被測定デバイス）の概略図、（ｂ），（ｃ）は用いる制御信号の構成図
【図９】（ａ）は本発明の実施の形態９の半導体装置の検査システムの概略図、（ｂ）はＤＵＴ（被測定デバイス）の構成図、（ｃ）は用いる制御信号の構成図
【図１０】（ａ）は本発明の実施の形態９の半導体装置の検査システムの別の表記での構成図、（ｂ）は動作を示すタイミングチャート
【図１１】本発明の実施の形態１０の半導体装置の検査システムの動作を示すタイミングチャート
【図１２】（ａ）は本発明の実施の形態１１の半導体装置の検査システムのＤＵＴ（被測定デバイス）の概略図、（ｂ），（ｃ）は用いる制御信号の構成図
【図１３】本発明の実施の形態１２の半導体装置の検査システムのＤＵＴ（被測定デバイス）の概略図
【図１４】本発明の実施の形態１３の半導体装置の検査システムの動作を示すタイミングチャート
【図１５】本発明の実施の形態１４の半導体装置の検査システムの動作を示すタイミングチャート
【図１６】従来の半導体装置の検査システムの概略図
【符号の説明】
５〜８ 高入力インピーダンスのブリッジ回路
９〜１２ ドライバ
１３ ＤＵＴ番号発生回路
１４ 測定ボード
１５〜１８ 電圧可変直流電圧源
１９〜２２ 周波数可変交流電圧源
２３〜２６ パルス発生回路
２７〜３０ デジタル信号出力回路
１０１〜１０４ 被測定デバイス（ＤＵＴ）
１０５ 検査装置（メモリーテスター）
１０６ プロセッサユニット
１０７ ドライバ
２０１，２１１，２１２，２１４，２１５，２１６ 比較回路
２０２ 制御回路
２０３ Ａ／Ｄ変換回路
２０４ 周波数変換回路
２０５ パルスカウンタ
２０６，２０７ ＬＳＩ内回路モジュール
２０８ 外部信号端子
２０９ スイッチ素子
２１０ 特殊ＤＵＴ番号記憶メモリー
２１３ ＩＤ番号記憶メモリー
Ｃｔｒｌ 制御信号線
Ｂｕｓｙ ビジー信号線
ＤＱ データ信号線[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device inspection system.
[0002]
[Prior art]
Competition in the semiconductor device, particularly in the LSI market in which large-scale electronic circuits are integrated, is becoming increasingly severe, and in particular, demand for cost reduction is increasing. On the other hand, as the functions and complexity of LSIs increase, the ratio of inspection costs to total chip costs is increasing. Against this background, one of the effective methods for reducing the inspection cost is to inspect a plurality of chips simultaneously.
[0003]
FIG. 16 shows a conventional general inspection method using the method. In the figure, reference numerals 101, 102, 103, and 104 denote devices under test, and these devices under test are abbreviated as DUTs (Device Under Test). Reference numeral 105 denotes a main body of the inspection apparatus, and here, a memory tester is assumed. The memory tester 105 and the plurality of DUTs 101, 102, 103, 104 are connected in parallel by a coaxial line or a power line. Although only one wiring is shown for each DUT in the figure, there are actually a plurality of wirings, and in many cases, more than 100 wirings due to the recent increase in the number of pins of the LSI.
[0004]
Usually, DUTs are numbered. This number is referred to as a device number to be measured, and is determined based on the position on the probe card at the time of probe inspection and based on which socket on the inspection socket board is attained after inspection. Usually, numbers 1, 2, 3, 4,...
[0005]
The memory tester 105 is configured to output a test pattern generated by a processor unit (PU) 106 through drivers 107, 108, 109, and 110, and the output is applied to a DUT. Although only one driver is shown for each DUT in the figure, there are actually a plurality of drivers corresponding to a plurality of wirings, and the number often exceeds 100.
[0006]
On the other hand, the number of processor units 106 is usually one. This processor unit has the ability to generate a plurality of test patterns, but the number is limited. Therefore, signals of different patterns can be applied to one DUT, but signals of different patterns cannot usually be applied to the same external signal connection terminal of different DUTs at the same time. Explaining with an example, it is assumed that the DUTs 101 to 104 are the same LSI and have the same external signal connection terminals CE and OE. It is possible to apply a 10 MHz clock to the CE terminal of the DUT 101 and simultaneously supply a 1 MHz clock to the OE terminal of the DUT 101. However, a 10 MHz clock is applied to the CE terminal of the DUT 101, and It is not possible to apply a 1 MHz clock at the same time.
[0007]
[Patent Document 1]
JP-A-2000-276367 (page 6, FIG. 3)
[0008]
[Problems to be solved by the invention]
Due to the above-described performance limitations, different pattern signals cannot be simultaneously applied to a plurality of DUTs. Therefore, since tests requiring different control for each DUT cannot be performed simultaneously, the only way to perform a different test for each DUT is to perform a test for each DUT in order. As a result, the inspection time is lengthened and the inspection cost is increased.
[0009]
Further, to reduce the inspection cost, it is necessary to increase the number of DUTs to be inspected at the same time. However, if the number of DUTs to be inspected at the same time is increased, more resources (such as the number of wirings and the number of drivers) of the inspection apparatus are required. Therefore, an expensive inspection apparatus having many resources is required.
[0010]
Further, the jig becomes complicated and requires a high level of technology and more man-hours for manufacturing, so that the manufacturing cost of the jig increases.
[0011]
These are side effects opposite to the reduction of the inspection cost, and it is difficult to reduce the inspection cost by increasing the number of simultaneous inspection DUTs. Therefore, the number of simultaneous inspection DUTs may be limited by the number of resources of existing equipment, or the number of terminals per DUT may be reduced, thus limiting LSI design.
[0012]
[Means for Solving the Problems]
In order to solve the above-mentioned problem, a semiconductor device inspection method according to the present invention serially connects a plurality of devices under test to an inspection device, and each of the plurality of devices under test receives from the inspection device. The determined identifier is compared with the identifier assigned to each device under test, and the test is activated only when they match.
[0013]
The operation of this configuration is as follows. Since the mode of connection of the plurality of devices under test to the inspection device is a serial connection, the resources (the number of wires, the number of drivers, etc.) of the inspection device can be shared by the plurality of devices under test, and the cost required for the inspection device can be reduced. . Furthermore, since the test is activated when the identifiers match, the test is not activated for the device under test that does not match, so that simultaneous control is possible even if the control differs for each device under test. . Therefore, the inspection time can be reduced without introducing new inspection equipment. Then, the upper limit of the number of devices to be measured that can be simultaneously inspected can be relaxed. Jig costs can also be reduced. In addition, the history check of the LSI chip is facilitated, which is useful for solving problems at a production site or a market.
[0014]
In the above configuration, as the assigned identifier, a device under test number assigned to the plurality of devices under test based on a connection position with respect to the inspection device can be used. The positions of the individual devices under test with respect to the inspection apparatus are separate from each other and never overlap. If this property is used, the method of assigning the assignment identifier can be performed accurately without inconsistency, and is rational and easy.
[0015]
The connection position of each device under test with respect to the inspection apparatus is not a device built in the device under test but an external situation of the device under test. There are several methods for externally providing the device under test, which is the connection position of the device under test to the inspection apparatus, to the device under test.
[0016]
One method is that each of the plurality of devices under test is connected to a voltage variable DC voltage source capable of outputting a voltage having a value correlated with the device number to be measured, and an output of the voltage variable DC voltage source. An A / D conversion circuit that converts a voltage into digital data and outputs the digital data to the comparison circuit is built in. By making the output voltage of the voltage variable DC voltage source different for each device to be measured, it can be used as the device number to be measured. The comparison circuit needs to compare the transmission identifier given from the inspection apparatus with the device number to be measured. As a prerequisite for this, an A / D conversion circuit for converting the output voltage into digital data is required. The A / D converted digital data has a signal form that can be compared with the transmission identifier.
[0017]
Another method is that each of the plurality of devices under test is connected to a frequency variable AC voltage source capable of outputting a frequency signal having a value correlated with the device number to be measured, and the frequency variable AC voltage source And a frequency conversion circuit for converting the frequency of the output signal into digital data and outputting the digital data to the comparison circuit. By making the frequency of the output signal in the variable frequency AC voltage source different for each device under test, it can be used as the device number under test. The comparison circuit needs to compare the transmission identifier provided from the inspection apparatus with the device number to be measured. As a prerequisite for this, a frequency conversion circuit for converting the frequency to digital data is required. The frequency-converted digital data has a signal form that can be compared with the transmission identifier.
[0018]
Still another method is that each of the plurality of devices under test is connected to a pulse generating circuit capable of outputting a pulse number signal having a value correlated with the device under test number, and the output of the pulse generating circuit is A pulse counter for counting the number of signal pulses and outputting the counted number to the comparison circuit is provided. By making the number of pulses of the output signal in the pulse generation circuit different for each device to be measured, it can be used as the device number to be measured. The comparison circuit needs to compare the transmission identifier provided from the inspection apparatus with the device number to be measured. As a prerequisite for this, a pulse counter for counting the number of pulses is required. The counted pulse number (digital data) has a signal form that can be compared with the transmission identifier.
[0019]
In the above configuration, there is a case where the device under test includes a plurality of modules. For example, a microcomputer module and a memory module. In such a case, the plurality of modules can be selectively connected to an external signal connection terminal via switching means, and receive the device number to be measured via the external signal connection terminal. If some modules have a storage function, the device number to be measured can be given to the module from outside via an external signal connection terminal and switching means. In this case, since the external signal connection terminals are switched and used, no special terminal is required, and the configuration can be simplified.
[0020]
Preferred embodiments of the above configuration include the following. That is, the comparison circuit incorporates special device number storage means for storing a special device number common to a plurality of devices under test in addition to a device under test unique to each device under test, and The special device number from the storage unit is also compared with the transmission identifier from the inspection apparatus, and when the numbers match, the inspection is activated. The special device number is common to a plurality of devices to be measured, and in addition to individual control using the device number to be measured, simultaneous and identical control using the special device number can be performed. That is, the same operation as the parallel connection can be performed, and the processing time can be reduced because of the simultaneous control.
[0021]
In the above, several methods for externally providing the device under test number to the device under test have been described. This is related to the concept of the connection position of each device under test to the inspection apparatus. Apart from this concept, there is also the following concept.
[0022]
That is, an ID number unique to each device under measurement is used as the assigned identifier. In this case, the device to be measured has an ID number storage means for storing the ID number. If the ID number is unique to the device under test, it can be set independently of external conditions such as the connection position. Therefore, an ID number storage unit is incorporated in each device to be measured, and the ID number is stored. According to this, the device to be measured and the assigned identifier, which is the ID number, are linked one-to-one, so that no mistake in the correspondence occurs. If the inspection history is stored in association with the ID number, it is possible to easily trace the cause of the failure at the production site, etc., and it is possible to efficiently improve the yield and characteristics of the LSI chip. Even if a market defect occurs, the cause can be determined at an early stage by examining the history of the LSI chip based on the ID number, and can be effectively used for preventing recurrence.
[0023]
Incidentally, the ID number differs for each LSI chip, and the ID number changes when the device to be measured changes. Therefore, it is meaningless to set an ID number in the inspection apparatus in advance. Therefore, it is necessary to set an ID number from each device under test to the inspection apparatus.
[0024]
One of the methods is that the inspection apparatus includes means for sequentially acquiring respective ID numbers from the plurality of devices under test. Sequential acquisition is performed because the connection between the plurality of devices under test and the inspection apparatus is serial and cannot be acquired simultaneously.
[0025]
More specifically, when the waiting time of each of the plurality of devices under measurement in the sequential acquisition of the ID numbers is set at random, and when the waiting time has a value corresponding to the value of each of the ID numbers. May be set. During the period when the ID number is acquired from a certain device under test, erroneous recognition of the ID number occurs unless notification of the ID number from another device under test is prohibited. Therefore, when the acquisition of the ID number from one device to be measured has already been performed, it is necessary to wait until the acquisition is completed. This is the waiting time.
[0026]
The waiting time may be set at random for a plurality of devices to be measured. The ID numbers may be fetched sequentially from the hit device under test. However, it is preferable to prevent the re-acquisition by setting a flag or the like for the device under measurement once acquired.
[0027]
When the waiting time is set to a waiting time of a value corresponding to the value of the ID number of each device to be measured, since the ID numbers are originally different from each other, the difference is naturally incorporated in the waiting time. Will be. Therefore, a random variable generation circuit required in a random case is not required, which is advantageous for simplifying the circuit configuration and reducing the chip area.
[0028]
Preferred embodiments of the above configuration include the following. That is, the comparison circuit includes special device number storage means for storing a special device number common to a plurality of devices under test in addition to an ID number unique to each device under test. The special device number is also compared with the transmission identifier from the inspection apparatus, and when the numbers match, the inspection is activated. The special device number is common to a plurality of devices under test, and in addition to individual control using an ID number, simultaneous and identical control using a special device number can be performed. That is, the same operation as the parallel connection can be performed, and the processing time can be reduced because of the simultaneous control.
[0029]
Further, as a preferable mode in the above, the comparison circuit may determine a match / mismatch by comparing only a part of data in the ID number. The ID number written to the LSI chip is generally determined based on a lot name, a slice number, and XY coordinates on a wafer. For example, if only the lot name is to be compared, it is possible to perform an inspection for each lot corresponding to the characteristic variation between lots.
[0030]
As described above, in the present invention, a plurality of devices to be measured can simultaneously operate differently from each other. However, preferred embodiments from another viewpoint include the following. That is, the data output periods are not overlapped by shifting the individual control timings among the plurality of devices under test, and the inspection is performed while operating simultaneously. This alleviates the disadvantages caused by serially connecting a plurality of devices under test. Instead of testing each device under test one by one in a read test, the read operation is performed simultaneously and the data output is performed. By ordering only the periods, it is possible to minimize the increase in the inspection time.
[0031]
In another preferred embodiment, a write operation and a read operation are simultaneously performed between the plurality of devices under test. While a certain device under test is performing a write operation, another device under test performs a read operation at the same time. The write operation can be completed by a function inside the chip without exchanging data with the inspection device. Therefore, even if the write operation is performed by another device under test while the device under test is performing the read operation, there is no problem at all and the inspection time can be reduced.
[0032]
Preferred embodiments from another viewpoint include the following. That is, using an inspection apparatus connected between the external signal connection terminals of the plurality of devices to be measured and a common electric conductive line through a connection circuit having a high input impedance, and transmitting a control signal from the inspection device to the device to be measured. This is to add the above-mentioned assigned identifier when sending. In the case of serial connection, there is an effect of a reflected wave due to impedance mismatch at a branch point. The effect can be reduced by shortening the length of the conduction line from the branch point as much as possible, but it is insufficient. Therefore, the presence of the high input impedance eliminates the impedance mismatch itself from the root, and reliably prevents the influence of the reflected wave.
[0033]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, an embodiment of a semiconductor device inspection method according to the present invention will be described in detail with reference to the drawings.
[0034]
(Embodiment 1)
FIG. 1A is a schematic diagram of a semiconductor device inspection system according to the first embodiment of the present invention. Description of the constituent elements in the figure that are assigned the same reference numerals as in FIG. 16 of the related art is omitted because they are the same as in FIG. 1A is different from FIG. 16 in that each DUT is connected to an output of the memory tester 105 through a driver 107 via a serial electric conduction line. By doing so, the number of drivers required for the memory tester 105 can be reduced to ４, and resources such as other power supplies and I / O terminals can be similarly reduced. However, simply changing from a parallel connection to a serial connection makes it impossible to perform the inspection itself, so that the measures shown in FIGS. 1B and 1C are required.
[0035]
FIG. 1B shows an internal configuration of the DUT 101. The comparison circuit 201 compares the transmission identifier (number, code, etc.) given from the memory tester 105 to the DUT 101 with the given identifier (number, code, etc.) given to the DUT 101 in advance, and determines whether or not they match. The result is sent to the control circuit 202. The control circuit 202 is configured to perform operations such as a power supply pump and a switch operation, an address decode and a sense based on the result. Although various control methods are conceivable, here, control is performed such that the DUT is operated only when the transmission identifier matches the assigned identifier, and is not operated when the transmission identifier does not match. The other DUTs 102 to 104 have the same internal configuration.
[0036]
FIG. 1C is a configuration diagram of control signals given to the DUTs 101 to 104 from the memory tester 105 via the driver 107. Blocks 1 to 4 mean a command start, a number, an operation command, and a command end, respectively. One block is generally composed of digital signals of several bits, and these digital signals are serially output from the memory tester 105 in time series.
[0037]
An example of the inspection using the inspection method having the above configuration will be described below. First, as a precondition, it is assumed that the DUTs 101 to 104 are assigned numbers 1 to 4 as assignment identifiers in advance. When the signals shown in FIG. 1C are applied to the DUTs 101 to 104, only the DUTs assigned numbers corresponding to the numbers shown in the control signal block 2 operate according to the circuit configuration shown in FIG. I do. For example, when the number 1 is input to the control signal block 2 and the operation instruction instructing the read operation is input to the control signal block 3, only the DUT 101 to which the number 1 is assigned performs the read operation, and the other DUTs 102 to 104 perform the read operation. Do not work. Therefore, even when all the DUTs are connected to the inspection device through a common signal line, if the DUTs that operate in the above-described manner are limited, it is possible to inspect each of the serially connected DUTs. Becomes possible.
[0038]
When the same number 1 is assigned to each of the DUTs 101 to 104 in advance, the number 1 is assigned to the control signal block 2, and the operation instruction for instructing the write operation is given to the control signal block 3, all the DUTs perform the write operation. Do. That is, the DUT to be inspected can be freely selected by the number assigned in advance, so that the same serial DUT connection can be inspected as in the conventional parallel connection.
[0039]
Further, by devising the control signal method shown in FIG. 1C, sets of control signal blocks 2 and control signal blocks 3 are prepared for the number of DUTs, and individual operation commands (for example, DUT 101 To the DUT 102 and erasure to the DUT 102), different inspections can be performed simultaneously for each DUT.
As a result, the inspection time is shortened, and the inspection cost is greatly reduced in addition to the effect of reducing the resources of the inspection equipment described above.
[0040]
However, in the case of a read test in which data must be individually exchanged between the test device and the DUT, the test must be performed for each DUT in order, which is disadvantageous in comparison with the prior art. However, in a non-volatile memory, which is a main device to which this inspection method is applied, the time required for a read operation is significantly shorter than that for a write / erase operation, and thus does not cause a serious problem. In the write / erase operation, it is usually not necessary to exchange data with the inspection apparatus for each DUT by the control circuit built in the LSI, so that all DUTs can be executed simultaneously.
An embodiment for compensating for this disadvantage will be described in a thirteenth embodiment.
[0041]
(Embodiment 2)
FIG. 2 is a schematic diagram of a semiconductor device inspection system according to a second embodiment of the present invention. The difference from the first embodiment is that, in serial connection between the memory tester 105 and the DUTs 101 to 104, bridge circuits 5 to 8 having high input impedance are provided near each DUT. What should be noted in the case of serial connection is the effect of the reflected wave due to the impedance mismatch at the branch point. In the configuration of the first embodiment, the effect can be reduced by shortening the length of the conduction line from the branch point as much as possible. However, it is better to take measures to eliminate the impedance mismatch itself as shown in FIG. preferable. The other points are the same as those of the first embodiment, and the description is omitted.
[0042]
(Embodiment 3)
FIG. 3A is a schematic diagram of a semiconductor device inspection system according to the third embodiment of the present invention, and FIG. 3B is a diagram illustrating the internal configuration of the DUT 101 according to the third embodiment. 10C is a configuration diagram of a control signal provided to the DUTs 101 to 104 from the memory tester through the driver 107 in the third embodiment. Although the first embodiment does not specifically describe the number to be added in advance, a case where the number is specified as the DUT number will be described here.
[0043]
As shown in FIG. 3A, a DUT number generating circuit 13 is provided in the memory tester 105, and the DUT numbers are given to the DUTs 101 to 104 via the drivers 9 to 12.
[0044]
In actual inspection equipment, it is virtually impossible to inspect under completely the same conditions because the connected power supply / measurement equipment and the wiring length connecting them differ depending on the position (socket) where the DUT is measured. In some cases, the inspection result may have a subtle effect due to the characteristic difference between the inspection apparatus and the jig. If the effect exceeds the allowable range, the inspection condition may be corrected. For example, when the power supply voltage Vdd has a difference between the DUT near and far from the inspection device due to the resistance of the power supply wiring, the value of the trimming register in the power supply voltage regulator circuit inside the chip is temporarily changed, and May be equalized in all DUTs as much as possible. On the other hand, the DUT number is a number given based on the position of the DUT on the measuring device as described in the description of the related art. Therefore, in order to perform control for canceling this characteristic difference for each DUT, it can be easily realized by using the DUT number as the previously added number described in the first embodiment. The other points are the same as those of the first embodiment, and the description is omitted.
[0045]
(Embodiment 4)
FIG. 4A is a schematic diagram of a semiconductor device inspection system according to a fourth embodiment of the present invention, and FIG. 4B illustrates an internal configuration of the DUT 101 according to the fourth embodiment.
Here, a specific method for giving a DUT number in the third embodiment will be described. In FIG. 4A, DUTs 101 to 104 are located on a measurement board 14, and voltage variable DC voltage sources 15 to 18 are provided on the same measurement board 14. The output voltage of each of the voltage variable DC voltage sources 15 to 18 can be set to an arbitrary value. In this embodiment, a different voltage is set for each DUT and applied to each of the DUTs 101 to 104. On the other hand, as shown in FIG. 4B, an A / D conversion circuit 203 for converting the value of an externally applied analog voltage into digital data is provided in the DUT 101, and its digital output is connected to a comparison circuit 201. I have. Here, if the A / D conversion circuit 203 is designed to digitally output the corresponding DUT number based on the voltage from the voltage variable DC voltage sources 15 to 18, the number of external signal terminals can be increased according to the number of simultaneous inspections. Thus, the DUT number can be assigned to each DUT with a small number of external signal terminals. The other points are the same as those of the third embodiment, and the description is omitted.
[0046]
(Embodiment 5)
FIG. 5A is a schematic diagram of a semiconductor device inspection system according to a fifth embodiment of the present invention, and FIG. 5B shows an internal configuration of the DUT 101 according to the fifth embodiment.
Here, a method of giving a DUT number different from that of the fourth embodiment in the third embodiment will be described. In FIG. 5A, DUTs 101 to 104 are located on a measurement board 14, and variable frequency AC voltage sources 19 to 22 are provided on the same measurement board 14. The output frequencies of the frequency-variable AC voltage sources 19 to 22 can be set to arbitrary values, and in this embodiment, different frequencies are set for each DUT and applied to each of the DUTs 101 to 104. On the other hand, as shown in FIG. 5B, a frequency conversion circuit 204 for converting a frequency value of an externally applied AC voltage into digital data is provided in the DUT 101, and a digital output thereof is connected to a comparison circuit 201. I have. Here, if the frequency conversion circuit 204 is designed to digitally output the corresponding DUT number based on the frequency from the frequency variable AC voltage sources 19 to 22, the number of external signal terminals does not increase according to the number of simultaneous inspections. The DUT number can be assigned to each DUT with a small number of external signal terminals. The other points are the same as those of the third embodiment, and the description is omitted.
[0047]
(Embodiment 6)
FIG. 6A is a schematic diagram of a semiconductor device inspection system according to a sixth embodiment of the present invention, and FIG. 6B illustrates an internal configuration of the DUT 101 according to the sixth embodiment.
Here, a method of giving a DUT number different from the fourth and fifth embodiments in the third embodiment will be described. In FIG. 6A, DUTs 101 to 104 are located on a measurement board 14, and pulse generation circuits 23 to 26 are provided on the same measurement board 14. The pulse generation circuits 23 to 26 can set the number of output pulses to an arbitrary value. In this embodiment, the number of pulses is set to a different number for each DUT and applied to each of the DUTs 101 to 104. On the other hand, as shown in FIG. 6B, a pulse counter 205 for counting the number of externally applied pulses is provided in the DUT 101, and the output thereof is connected to the comparison circuit 201. Here, if the pulse counter 205 is designed to output the corresponding DUT number based on the number of pulses from the pulse generation circuits 23 to 26, the number of external signal terminals does not increase according to the number of simultaneous inspections, and the number of external signal terminals decreases. A DUT number can be assigned to each DUT by the number of signal terminals. The other points are the same as those of the third embodiment, and the description is omitted.
[0048]
(Embodiment 7)
FIG. 7A is a schematic diagram of a semiconductor device inspection system according to a seventh embodiment of the present invention, and FIG. 7B shows an internal configuration of the DUT 101 according to the seventh embodiment.
Here, a method of giving a DUT number different from the fourth to sixth embodiments in the third embodiment will be described. In FIG. 7A, DUTs 101 to 104 are located on a measurement board 14, and digital signal output circuits 27 to 30 are provided on the same measurement board 14. The digital signal output circuits 27 to 30 can output binary data corresponding to DUT numbers. In this embodiment, since the number of DUTs is four, 2-bit digital data "00", “01”, “10”, and “11” correspond to DUT numbers 1, 2, 3, and 4, respectively. On the other hand, as shown in FIG. 7B, a plurality of circuit modules exist in the DUT 101. In this embodiment, the circuit module 206 will be described as a memory module and the circuit module 207 will be described as a microcomputer module. An external signal terminal 208 common to each module and a switch element 209 for switching the connection destination are also provided, and the external signal terminal 208 is connected to the digital signal output circuit 27. Although only one external signal terminal 208 and one switch element 209 are shown in FIG. 7B, two are actually required to receive 2-bit data, and are omitted in this case. is there.
[0049]
In general, when inspecting the memory module 206, it is customary to input a mode signal from a specific terminal (test mode terminal) and stop the microcomputer module 207. In addition, since the microcomputer module 207 is in a stopped state, an external input signal terminal for operating the microcomputer module 207 is not necessary, and may be fixed to a Hi level or a Low level inside the DUT by an input from a test mode terminal. . In this embodiment, an external input signal terminal for the microcomputer module 207 is used, and when the terminal is not required, the output of the digital signal output circuit 27 indicating the DUT number is input into the DUT. A switching circuit for that is a switching element 209, and the switching can be controlled by a signal from an existing test mode terminal. Therefore, it is possible to assign a DUT number to each DUT without increasing the number of external signal terminals. The other points are the same as those of the third embodiment, and the description is omitted.
[0050]
(Embodiment 8)
FIG. 8A shows the internal configuration of the DUT 101 according to the eighth embodiment. FIGS. 8B and 8C show the configuration of the eighth embodiment in which the memory tester supplies the DUTs 101 to 104 via the driver 107. FIG. 3 is a configuration diagram of a control signal to be applied. In FIG. 8A, the comparison circuit 201 includes a memory module 210 for storing a special DUT number and two comparison circuits 211 and 212. The special DUT number is obtained by giving a special meaning to a DUT number that does not actually exist. For example, in the case of the inspection apparatus having DUT numbers 1 to 4, there is no DUT corresponding to DUT number 5, but if this number has the meaning of selecting all DUTs, the control signal given this number is a memory tester. When applied to each DUT from 105, there is an inspection method in which all DUTs start an operation based on the control signal regardless of the DUT number assigned to each DUT. The determination of these special DUT numbers is performed by the comparison circuit 211. More specifically, all the numbers stored in the memory module 210 are read out one by one and compared with the number of the control signal block 2. If there is a matching number, the DUT number performed by the comparison circuit 212 is compared with the number of the control signal block 2. Is realized by ignoring the result of the comparison and sending the result of matching the special DUT number to the control circuit 202. With the above method, it is possible to send a command to all DUTs simultaneously, and it is possible to set operating conditions of all DUTs in a short time. The other points are the same as those of the third embodiment, and the description is omitted.
[0051]
(Embodiment 9)
FIG. 9A is a schematic diagram of a semiconductor device inspection system according to Embodiment 9 of the present invention, and FIG. 9B is a diagram illustrating an internal configuration of the DUT 101 according to Embodiment 9; 10C is a configuration diagram of a control signal provided to the DUTs 101 to 104 from the memory tester through the driver 107 in the ninth embodiment. The first embodiment does not specifically describe the number to be added in advance, but here, a case will be described in which the ID number is a unique number unique to each LSI chip. The ID number is written in the LSI chip at the first inspection after the wafer diffusion. The number is managed at the production site so that two or more LSI chips to which the same number is written do not exist. Generally, the number is determined based on a lot name, a slice number, and XY coordinates on a wafer. . The ID number once written is maintained in various subsequent inspections. Also, it can be maintained during the period of use by the end user. Therefore, if the inspection history is stored in association with the ID number, it is possible to easily trace the cause of failure at the production site, etc., and to efficiently improve the yield and characteristics of LSI chips. be able to. In the prior art, an ID number may be assigned to each LSI chip. However, it is assumed that the ID number is used when a product is used, and is written after the inspection is completed. Therefore, the above-described effects cannot be expected. In the event that a market failure occurs, the cause can be determined at an early stage by examining the history of the LSI chip based on the ID number, and a recurrence prevention measure can be implemented.
[0052]
To realize the above, there is a non-volatile memory module 213 that can hold data without supplying power in a DUT (LSI chip) as shown in FIG. 9B. The ID number stored in the nonvolatile memory module 213 is sent to the comparison circuit 201, and is compared with the number of the control signal sent from the memory tester 105.
[0053]
By the way, since the ID number differs for each LSI chip, the ID number of the DUT (LSI chip) under inspection changes each time the DUT is replaced. Therefore, an ID number cannot be set in the memory tester 105 in advance. Therefore, the memory tester 105 grasps the ID number of the DUT (LSI chip) under inspection by the method shown in FIGS. 10A and 10B and uses the number to describe the method described in the first embodiment. Inspect with.
[0054]
FIG. 10A is a schematic view of the semiconductor device inspection system according to the ninth embodiment of the present invention shown in FIG. 3B is a timing chart showing the exchange of ID numbers between the memory tester 105 and the DUTs 101 to 104. Hereinafter, a procedure for ascertaining the ID number will be described with reference to these two figures.
[0055]
As shown in FIG. 10A, it is assumed that the memory tester 105 and the DUTs 101 to 104 are connected by three common signal lines Ctrl, Busy, and DQ. Ctrl is a control signal line, Busy is a busy signal line, and DQ is a data signal line. In the actual inspection, there are many other signal lines and power supply lines, but they are omitted here. As an initial condition, as shown in FIG. 10B, the signal lines Busy and DQ are in a high impedance state (Hi-z state). First, a chip ID request command “WHO” is issued from the memory tester 105 to all DUTs through the control signal line Ctrl. This instruction is composed of a digital signal of several bits. After receiving the command, each DUT waits for a random time and detects whether the busy signal line Busy is in the Hi-z state. If it is in the Hi-z state, the busy signal line Busy is set to the low impedance state (Hi level), the ID number is output to the data signal line DQ, and when the output is completed, the busy signal line Busy is returned to the Hi-z state again. If the busy signal line Busy is at the Hi level, another DUT is outputting the ID number, so that a retry is performed after waiting for a random time again.
[0056]
Since the number of all the DUTs can be set in the memory tester 105 in advance, if the ID numbers are sent by that number, it is determined that the identification of the ID numbers is completed, and the inspection is started by the method described in the first embodiment.
[0057]
(Embodiment 10)
FIG. 11 is a timing chart showing exchange of ID numbers between the memory tester 105 and the DUTs 101 to 104 in the tenth embodiment of the present invention. The difference from the ninth embodiment is that the waiting time after receiving the chip ID request command is set not based on a random value but on the basis of a value calculated from an ID number. As for the ID number, since there are no two or more identical numbers, it is possible to set different waiting times in all the LSI chips. By setting the waiting time by the above method, a circuit for generating a random variable becomes unnecessary, and the chip area can be reduced. The other points are the same as in the ninth embodiment, and a description thereof will be omitted.
[0058]
(Embodiment 11)
FIG. 12A shows the internal configuration of the DUT 101 according to the eleventh embodiment. FIGS. 12B and 12C show the configuration of the eleventh embodiment in which the memory tester supplies the DUTs 101 to 104 via the driver 107. FIG. 3 is a configuration diagram of a control signal to be applied. This embodiment is an application of the idea of the special DUT number described in the eighth embodiment when the ID number of the ninth embodiment is used. That is, the range of the ID numbers actually written in the LSI chip is determined in advance, and the numbers outside the range are assigned meanings. The other points are the same as those of the eighth and ninth embodiments, and thus the description is omitted.
[0059]
(Embodiment 12)
FIG. 13 shows the internal configuration of the DUT 101 according to the twelfth embodiment. The difference from the ninth embodiment is that not only the determination as to whether or not all the ID numbers match, but also whether or not a part of the ID numbers match is performed, and the operation based on the result is performed. It is. For example, when the ID number is composed of the lot name, the slice number, and the chip coordinates as shown in FIG. 13, they are separated and compared separately by the comparison circuits 214, 215, and 216. The signals are sent to the control circuit 202 separately from B and C. Then, depending on the command included in the block 3 of the control signal sent from the memory tester 105, if the result A matches, the command is executed regardless of the result B or the result C. Can be changed, and the inspection content for each lot can be changed corresponding to the characteristic variation between lots. The other points are the same as in the ninth embodiment, and a description thereof will be omitted.
[0060]
(Embodiment 13)
This embodiment is an example of the simultaneous inspection of a plurality of DUTs that can be performed using the method described in the first to twelfth embodiments. FIG. 14 is a timing chart of the read inspection. A period indicated by one line indicates a period in which data of one address is read. A period of “Operate in chip” is an operation period (decoding, sensing, buffer transfer, etc.) inside the DUT (LSI chip), and a period of “Dataout” outputs data from the DUT (LSI chip) to the outside. It is a period during which. As shown in this figure, the data output periods are not overlapped by shifting the individual DUT control timings, and are operated simultaneously, thereby mitigating the disadvantages caused by serially connecting a plurality of DUTs to a common signal line. .
That is, the read operation is not performed one by one in the read test, but the read operation is performed at the same time, and only the data output period is set in order, thereby minimizing the increase in the test time.
[0061]
(Embodiment 14)
This embodiment is another example of the simultaneous inspection of a plurality of DUTs that can be performed using the method described in the first to twelfth embodiments. FIG. 15 is a timing chart of the read test and the write test. The period indicated by one line indicates the period of the read test and the write test of one DUT. The write operation can be completed by a function inside the chip without exchanging data with the memory tester 105. By performing a write operation with another DUT while one DUT is performing a read operation, , To shorten the inspection time.
[0062]
【The invention's effect】
According to the present invention, since a plurality of devices under test are serially connected to the inspection device, the resources (the number of wires, the number of drivers, etc.) of the inspection device can be shared by the plurality of devices under test, and the cost of the inspection device can be reduced. Can be reduced. Nevertheless, different controls for each device to be measured can be simultaneously processed, and the inspection time can be reduced without introducing new inspection equipment. Then, the upper limit of the number of devices to be measured that can be simultaneously inspected can be relaxed, and the cost of the jig can be reduced. Eventually, the history check of the LSI chip is facilitated, and the result is useful for solving a problem at a production site or a market.
[Brief description of the drawings]
1A is a schematic diagram of a semiconductor device inspection system according to a first embodiment of the present invention, FIG. 1B is a configuration diagram of a DUT (device under test), and FIG. 1C is a configuration diagram of a control signal to be used;
FIG. 2 is a schematic diagram of a semiconductor device inspection system according to a second embodiment of the present invention;
3A is a schematic diagram of a semiconductor device inspection system according to a third embodiment of the present invention, FIG. 3B is a configuration diagram of a DUT (device under test), and FIG. 3C is a configuration diagram of a control signal to be used;
FIG. 4A is a schematic diagram of a semiconductor device inspection system according to a fourth embodiment of the present invention, and FIG. 4B is a configuration diagram of a DUT (device under test);
FIG. 5A is a schematic diagram of a semiconductor device inspection system according to a fifth embodiment of the present invention, and FIG. 5B is a configuration diagram of a DUT (device under test).
6A is a schematic diagram of a semiconductor device inspection system according to a sixth embodiment of the present invention, and FIG. 6B is a configuration diagram of a DUT (device under test).
7A is a schematic diagram of a semiconductor device inspection system according to a seventh embodiment of the present invention, and FIG. 7B is a configuration diagram of a DUT (device under test).
FIG. 8A is a schematic diagram of a DUT (device under test) of a semiconductor device inspection system according to an eighth embodiment of the present invention, and FIGS. 8B and 8C are configuration diagrams of control signals to be used;
9A is a schematic diagram of an inspection system for a semiconductor device according to a ninth embodiment of the present invention, FIG. 9B is a configuration diagram of a DUT (device under test), and FIG. 9C is a configuration diagram of a control signal to be used;
FIG. 10A is a configuration diagram of another example of the semiconductor device inspection system according to the ninth embodiment of the present invention, and FIG. 10B is a timing chart illustrating an operation;
FIG. 11 is a timing chart showing the operation of the semiconductor device inspection system according to the tenth embodiment of the present invention;
FIG. 12A is a schematic diagram of a DUT (device under test) of a semiconductor device inspection system according to an eleventh embodiment of the present invention, and FIGS. 12B and 12C are configuration diagrams of control signals to be used;
FIG. 13 is a schematic diagram of a DUT (device under test) of a semiconductor device inspection system according to a twelfth embodiment of the present invention.
FIG. 14 is a timing chart showing the operation of the semiconductor device inspection system according to the thirteenth embodiment of the present invention;
FIG. 15 is a timing chart showing the operation of the semiconductor device inspection system according to the fourteenth embodiment of the present invention;
FIG. 16 is a schematic diagram of a conventional semiconductor device inspection system.
[Explanation of symbols]
5-8 High input impedance bridge circuit
9-12 driver
13 DUT number generation circuit
14 Measurement board
15-18 Voltage variable DC voltage source
19-22 Frequency variable AC voltage source
23-26 pulse generation circuit
27-30 Digital signal output circuit
101 to 104 Device under test (DUT)
105 Inspection device (memory tester)
106 processor unit
107 Driver
201, 211, 212, 214, 215, 216 Comparison circuit
202 control circuit
203 A / D conversion circuit
204 frequency conversion circuit
205 pulse counter
206,207 Circuit module in LSI
208 External signal terminal
209 Switch element
210 Special DUT number storage memory
213 ID number storage memory
Ctrl control signal line
Busy busy signal line
DQ data signal line
