JP2004172337A - Semiconductor device and its manufacturing method - Google Patents

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JP2004172337A
JP2004172337A JP2002336104A JP2002336104A JP2004172337A JP 2004172337 A JP2004172337 A JP 2004172337A JP 2002336104 A JP2002336104 A JP 2002336104A JP 2002336104 A JP2002336104 A JP 2002336104A JP 2004172337 A JP2004172337 A JP 2004172337A
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豊 大岡
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a diffusion preventing film having a good adhesive property to copper wiring, a good diffusion preventing property to copper, a good stress migration resistance, and a good electromigration resistance. <P>SOLUTION: A semiconductor device is provided with a three-layered laminated film 21 formed by laminating a tantalum film, a tantalum nitride film, and another tantalum film upon another in this order in at least part of wiring composed of copper or a copper alloy. The device is also provided with second wiring 23 composed of copper or a copper alloy and a plug 24. The laminated film 21 is formed on a wiring groove 20 and a connection hole 19 in which the second wiring 23 and the plug 24 are formed. The laminated film 21 can be provided only in the bottom of the connection hole 19 connected to the wiring 23 composed of copper or copper alloy. In this constitution, a two-layered laminated film formed by laminating a tantalum nitride film and a tantalum film upon another in this order is provided on the side wall and in the bottom of the wiring groove 20 and on the side wall of the connection hole 19. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法および半導体装置に関し、詳しくは例えばダマシン法、デュアルダマシン法のような溝配線技術を用いて多層配線を形成するのに好適な半導体装置の製造方法およびその製造方法により製造された半導体装置に関する。
【０００２】
【従来の技術】
銅（Ｃｕ）配線はアルミニウム（Ａｌ）系合金配線より低抵抗・低容量・高信頼性を与えることから、配線の寄生抵抗・寄生容量による回路遅延が支配的になる微細素子において重要性を増してきた。一般には銅はアルミニウム系合金と異なりドライエッチングが容易ではないため、銅配線を形成するには、例えばダマシン法のような溝配線技術が広く用いられている。溝配線技術とは、例えば酸化シリコン（ＳｉＯ２ ）膜などの層間絶縁膜に予め所定の配線を形成するための溝を形成し、その溝に配線材料を埋め込み、その後余剰配線材料を化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法などにより除去することにより形成される配線形成プロセスである。
【０００３】
さらには、接続孔（ヴィアホール）と配線が形成される部分（トレンチ）を形成した後、一括して配線材料を埋め込み、余剰配線材料を除去する、いわゆるデュアルダマシン法と呼ばれる溝配線技術も提案されている（例えば、特許文献１参照。）。この溝配線技術は、工程数、製造コストの削減に有効である。
【０００４】
しかしながら、銅はアルミニウムと比べて酸化シリコン中への拡散性が桁違いに速いため、酸化シリコンなどの層間絶縁膜中に銅が拡散され、配線が断線するおそれがある。したがって、銅配線と層間絶縁膜との間には何らかの拡散防止膜が必須となる。この拡散防止膜としてはタンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）などといった元素・化合物もしくはこれらを用いた合金膜を用いるのが一般的である。この中でも配線材料の銅の拡散防止性能が良く、抵抗率も低いことから微細化していく半導体装置においては窒化タンタルが有望視されている（例えば、非特許文献１参照。）。
【０００５】
一方、タンタルは窒化タンタルと比べて銅との密着性は良く抵抗率も低いが、銅の拡散防止性能が窒化タンタルと比べて劣るため、窒化タンタルを使用する場合よりも厚く成膜する必要があり、より微細化されていく半導体装置にとっては大きな懸念点となっていくことが予想される。これを打開する方法として、例えばバリア性に優れた非晶質金属窒化膜、例えば窒化タンタル膜と、密着性に優れた結晶性金属膜、例えばタンタル膜を積層させることによりバリア性、密着性ともに優れた銅配線が得られることが提案されている（例えば、特許文献２参照。）。
【０００６】
しかしながら、本願発明者の実験によれば、拡散防止膜としてのタンタル（Ｔａ）／窒化タンタル（ＴａＮ）の積層膜はタンタル（Ｔａ）単層膜と比べてストレスマイグレーション（ＳＭ）耐性が劣ることが分かっており、不良解析の結果より接続孔内の銅が上層配線部分に吸い上げられ、結果として接続孔底部にボイドが発生していることが確認できている。これを解決する手段として接続孔底部の下層銅配線との接続部をタンタル（Ｔａ）で形成すること、すなわち銅の拡散防止膜としてタンタル（Ｔａ）単層膜を使用する方法がある。一方でエレクトロマイグレーション（ＥＭ）試験結果より、銅の拡散防止膜としてタンタル（Ｔａ）膜／窒化タンタル（ＴａＮ）膜の積層膜のほうが、エレクトロマイグレーション耐性がよく、これは窒化タンタル膜上にタンタル膜を成膜することにより、タンタルは結晶性を持った膜となり銅配線との密着性が向上するためである。
【０００７】
【特許文献１】
特開平１１−４５８８７号公報（第３頁、図１）
【特許文献２】
特開２００１−７２０４号公報（第６−７，９頁、図１−４，２３）
【非特許文献１】
「月刊Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｗｏｒｌｄ １２月号 第１７巻 第１３号 通巻第２３０号」プレスジャーナル、１９９８年１１月２０日発行、Ｐ．１３７−１４２
【０００８】
【発明が解決しようとする課題】
しかしながら、銅配線との密着性、銅の拡散防止性、ストレスマイグレーション耐性、エレクトロマイグレーション耐性の全てで良好な特性を有する拡散防止膜は提案されていなかった。
【０００９】
【課題を解決するための手段】
本発明は、上記課題を解決するためになされた半導体装置およびその製造方法である。
【００１０】
本発明の第１半導体装置は、銅もしくは銅合金からなる配線を備え、前記配線の少なくとも一部分にタンタル膜と窒化タンタル膜とタンタル膜とを順に積層した積層膜を備えたものである。
【００１１】
上記第１半導体装置では、銅の拡散防止膜としてタンタル膜と窒化タンタル膜とタンタル膜とを順に積層した３層構造を用いることから、銅と接触する部分はタンタル膜が形成されるため、積層膜と銅との密着性が高められる。また窒化タンタル膜が形成されるため、銅の拡散防止機能が向上する。したがって、配線上に形成される接続孔の底部における配線上にはタンタル膜が成膜されているため半導体装置のストレスマイグレーション（ＳＭ）特性は良好なものとなり、銅もしくは銅合金からなる配線と銅の拡散防止機能に優れた窒化タンタル膜との界面にはタンタル膜が成膜され、さらには窒化タンタル膜上にもタンタル膜が成膜されているため、半導体装置のエレクトロマイグレーション（ＥＭ）耐性は良好なものになる。
【００１２】
本発明の第２半導体装置は、第１導電体を覆う絶縁膜に前記第１導電体に達するように形成された接続孔と、前記接続孔内に埋め込まれた銅もしくは銅合金からなる第２導電体とを備えた半導体装置において、前記接続孔の底部にタンタル膜と窒化タンタル膜とタンタル膜とを順に積層した３層の積層膜を備え、前記接続孔の側壁に窒化タンタル膜とタンタル膜とを側壁側より順に積層した２層の積層膜を備えたものである。
【００１３】
上記第２半導体装置では、銅もしくは銅合金からなる配線上に形成される接続孔底部のみに銅の拡散防止膜となるタンタル膜と窒化タンタル膜とタンタル膜とを順に積層した３層の積層膜が形成されていることから、銅と接触する部分には銅との密着性の良いタンタル膜となる。したがって、ストレスマイグレーション耐性、エレクトロマイグレーション耐性が高められる。
【００１４】
また上記３層の積層膜が形成された部分を除く上記接続孔の側壁部、上記配線の底部および側壁部のみに窒化タンタル膜とタンタル膜とを順に積層した２層の積層膜が形成されていることから、銅と接触する部分には銅との密着性の良いタンタル膜となる。したがって、ストレスマイグレーション耐性が高められる。また拡散防止膜として３層構造を適用した場合と比較して、接続孔の側壁部、配線溝の側壁部における拡散防止膜の膜厚が薄くなる。したがって、配線溝および接続孔がより微細化した半導体装置に対して適用することができ、さらに配線溝および接続孔の内部に配線材料である銅もしくは銅合金を成膜するときのカバレッジが良くなり、信頼性の高い配線構造となる。
【００１５】
本発明の半導体装置の製造方法は、第１絶縁膜に中に設けられた導電体を覆う第２絶縁膜を形成する工程と、前記第２絶縁膜に前記導電体に達する接続孔パターンを形成する工程と、前記接続孔パターンにタンタル膜を形成する工程と、前記第２絶縁膜上に第３絶縁膜を形成しかつ前記第３絶縁膜に配線溝と前記配線溝の底部より前記タンタル膜に達する接続孔を形成する工程と、前記配線溝および前記接続孔の各内面に窒化タンタル膜とタンタル膜とを順に積層した積層膜を形成する工程とを備えている。
【００１６】
上記半導体装置の製造方法では、銅もしくは銅合金からなる導電体（例えば配線）上に、酸化防止膜・拡散防止膜となる第２絶縁膜を成膜した後に、この第２絶縁膜に上層配線との接続を行うための接続孔の一部となる接続孔パターンを形成し、この接続孔パターンにタンタル膜単層の保証パターンを形成する。そして第３絶縁膜に形成した配線溝および接続孔の内面には窒化タンタル膜とタンタル膜とを積層した２層の積層膜を形成することから、接続孔底部のみに、銅の拡散防止膜がタンタル膜と窒化タンタル膜とタンタル膜とを順に積層した３層構造となり、それ以外の接続孔の側壁部、配線の底部および側壁部はタンタル膜と窒化タンタル膜とを積層した２層構造となる。これにより、積層膜が銅と接触する部分はタンタル膜が形成されることになるため、積層膜と銅との密着性が高められるので、エレクトロマイグレーション耐性、ストレスマイグレーション耐性が高められる。特に、上記接続孔底部では、銅の拡散防止膜となる３層の積層膜が、下層の配線と接続孔内に形成されるプラグとに接触する部分がタンタル膜で形成されるため、ストレスマイグレーション耐性、エレクトロマイグレーション耐性が高められる。
【００１７】
さらに配線溝および接続孔を形成した後に成膜する拡散防止膜は、窒化タンタル膜とタンタル膜との２層構造となることから、銅と接触する部分には銅との密着性の良いタンタル膜が形成されることになる。したがって、ストレスマイグレーション耐性が高められる。また拡散防止膜として３層構造を適用した場合と比較して、接続孔の側壁部や配線溝の側壁部に形成される拡散防止膜の膜厚を薄くすることができる。したがって、配線溝および接続孔がより微細化した半導体装置に対して適用することができ、さらに配線溝および接続孔の内部に配線材料である銅もしくは銅合金を成膜するときのカバレッジが良くなり、信頼性の高い配線構造を製造することができる。
【００１８】
【発明の実施の形態】
本発明の半導体装置に係る第１実施の形態を、図１の概略構成断面図によって説明する。
【００１９】
図１に示すように、基体１１上には、例えば酸化シリコン膜（ＳｉＯ２ ）からなる第１絶縁膜１２が形成されている。この第１絶縁膜１２には、配線溝１３が形成され、配線溝１３内には、銅の拡散を防止するバリア層１４を介して銅もしくは銅合金からなる第１配線１５が形成されている。
【００２０】
上記第１配線１５は、例えば配線厚が２００ｎｍになるように形成されている。上記基体は、トランジスタなどのデバイスが作製されたものである。なお、図においてデバイスは表示せず、一つの層として取り扱う。
【００２１】
上記第１配線１５を覆うように上記第１絶縁膜１２上には、銅の酸化防止・拡散防止層となる第２絶縁膜１６が、例えば５０ｎｍの厚さの窒化シリコン膜で形成されている。さらに、上記第２絶縁膜１６上には、接続孔層間、配線層間の絶縁膜となる第３絶縁膜１７が、例えば４００ｎｍの厚さの酸化シリコン（ＳｉＯ２ ）膜で形成されている。
【００２２】
上記第３絶縁膜１７には、配線溝２０と、この配線溝２０の底部より第２絶縁膜１６を貫通して上記第１配線１５に達する接続孔１９が形成されている。ここでは、一例として、配線溝２０の深さを２００ｎｍ、接続孔１９の深さを配線溝２０の底部より２００ｎｍとした。
【００２３】
上記配線溝２０および接続孔１９の内面には、銅の酸化防止膜・拡散防止膜となるタンタル膜と窒化タンタル膜とタンタル膜とを順に積層した３層の積層膜２１が形成されている。さらに、配線溝２０および接続孔１９の内部には、上記３層の積層膜２１を介して銅もしくは銅合金からなる配線材料膜２２が埋め込まれ、配線溝２０内に第２配線２３が形成され、接続孔１９内にプラグ２４が形成されている。
【００２４】
上記３層の積層膜２１における第１層のタンタル膜は、例えば２ｎｍ以上２０ｎｍ以下、好ましくは２ｎｍ以上５ｎｍ以下の厚さに成膜されている。また第２層の窒化タンタル膜（ＴａＮ）は、例えば２ｎｍ以上２０ｎｍ以下、好ましくは２ｎｍ以上５ｎｍ以下の厚さに成膜されている。さらに第３層のタンタル膜は、例えば２ｎｍ以上２０ｎｍ以下、好ましくは２ｎｍ以上５ｎｍ以下の厚さに成膜されている。そして、３層の積層膜２１の総厚さは３０ｎｍ以下、好ましくは１５ｎｍ以下とされている。なお、各膜厚は、接続孔の口径、配線溝の幅によって、上記範囲内で適宜設定される。
【００２５】
なお、上記各膜の厚さが２ｎｍ未満の場合には、ストレスマイグレーション耐性、エレクトロマイグレーション耐性が悪化する不利益が生じ、各膜の厚さが２０ｎｍを超えると、成膜後に行われるリソグラフィー工程において、合わせマークが読みこめない、局所段差による接続孔および配線溝のリソグラフィー工程のできあがり形状にばらつきを生じる、接続孔におけるコンタクト抵抗、配線抵抗の上昇を来す等の不利益を生じることになる。よって、上記範囲に膜厚は設定されている。また、３層の積層膜２１の総厚さが３０ｎｍを超すと、接続孔や配線溝内に占める３層の積層膜２１が多くなりすぎて、コンタクト抵抗や配線抵抗の上昇を来す。また、銅もしくは銅を含む合金を埋め込む際に、ボイドを発生することがあり、電気的特性、信頼性が悪化する不利益を生じる。このため、上記範囲に３層の積層膜２１の総膜厚は上記のように設定されている。
【００２６】
さらに、第３絶縁膜１７上には、第２配線２３を覆うもので、銅の酸化防止膜・拡散防止膜となる防止膜２５が、例えば上記第２絶縁膜１６と同様に窒化シリコン膜で形成されている。
【００２７】
本実施の形態で説明した半導体装置では、銅の拡散防止膜がタンタル膜と窒化タンタル膜とタンタル膜とを順に積層してなる３層の積層膜２１で形成されていることから、銅もしくは銅合金と接触する部分には銅もしくは銅合金との密着性に優れたタンタル膜が形成されている。このため、このため、３層の積層膜２１と銅との密着性が高めっきらレジストルので、ストレスマイグレーション耐性、エレクトロマイグレーション耐性共に優れた特性を得ることができる。少なくとも、上記半導体装置は、上記以外の銅の拡散防止膜構造、具体的にはタンタル単層、窒化タンタル単層、タンタル膜と窒化タンタル膜との積層構造のものよりも優れたストレスマイグレーション耐性およびエレクトロマイグレーション特性を得ることができる。さらに、窒化タンタル膜が形成されていることから、優れた銅の拡散防止機能が得られる。
【００２８】
上記図１によって説明した実施の形態においては、上記配線１５および配線２３上に形成する銅の酸化防止膜・拡散防止膜となる第２絶縁膜１６、防止膜２５は、窒化シリコン膜に限定するものではなく、銅の酸化防止・拡散防止機能を有する絶縁膜で形成することができる。例えば炭化シリコン膜（ＳｉＣ）、窒化炭化シリコン（ＳｉＣＮ）等の膜で形成することができる。また層間絶縁膜となる第１絶縁膜１２および第３絶縁膜１７は、酸化シリコン膜に限定されるものではなく、例えば、炭素含有シリコン酸化膜（ＳｉＯＣ）、ポリアリルエーテル膜（ＰＡＥ）、フッ素含有シリコン膜（ＦＳＧ）等、層間絶縁膜として一般的に使われているいかなる膜でも形成することができる。
【００２９】
したがって、本願発明の３層の積層膜は、層間絶縁膜および配線上に形成される酸化防止膜・拡散防止膜となる膜のいかなる組み合わせを用いても適用できる。さらに、配線溝に導電体を埋め込む構成いわゆるシングルダマシン構造に対しても、銅の酸化防止膜・拡散防止膜として、本願発明の３層の積層膜を適用することができる。
【００３０】
次に、本発明の半導体装置に係る第２実施の形態を、図２の概略構成断面図によって説明する。
【００３１】
図２に示すように、基体１１上には、例えば酸化シリコン膜（ＳｉＯ２ ）からなる第１絶縁膜１２が形成されている。この第１絶縁膜１２には、配線溝１３が形成され、配線溝１３内には、銅の拡散を防止するバリア層１４を介して第１導電体として銅もしくは銅合金からなる第１配線１５が形成されている。
【００３２】
上記第１配線１５は、例えば配線厚が２００ｎｍになるように形成されている。上記基体は、トランジスタなどのデバイスが作製されたものである。なお、図においてデバイスは表示せず、一つの層として取り扱う。
【００３３】
上記第１配線１５を覆うように上記第１絶縁膜１２上には、銅の酸化防止・拡散防止層となる第２絶縁膜１６が、例えば５０ｎｍの厚さの窒化シリコン膜で形成されている。
【００３４】
上記第２絶縁膜１６には、上記第１配線１５に達する所望の位置に保証パターン用の接続孔パターン３２が形成されている。さらに上記接続孔パターン３２内には、保証パターン４２が形成されている。この保証パターン４２は、例えば、２ｎｍ以上２０ｎｍ以下、好ましくは２ｎｍ以上５ｎｍ以下のタンタル膜で形成されている。なお、上記保証パターン４２を形成するタンタル膜の厚さが２ｎｍ未満の場合には、ストレスマイグレーション耐性、エレクトロマイグレーション耐性が悪化する不利益が生じ、保証パターン４２を形成するタンタル膜の厚さが２０ｎｍを超えると、成膜後に行われるリソグラフィー工程において、合わせマークが読みこめない、局所段差による接続孔および配線溝のリソグラフィー工程のできあがり形状にばらつきを生じる、接続孔におけるコンタクト抵抗、配線抵抗の上昇を来す等の不利益を生じることになる。よって、保証パターンの膜厚は上記範囲に設定した。
【００３５】
さらに、上記第２絶縁膜１６上には、接続孔層間、配線層間の絶縁膜となる第３絶縁膜１７が、例えば４００ｎｍの厚さの酸化シリコン（ＳｉＯ２ ）膜で形成されている。
【００３６】
上記第３絶縁膜１７には、配線溝２０と、この配線溝２０の底部より第２絶縁膜１６を貫通して上記保証パターン４２に達する接続孔１９が形成されている。ここでは、一例として、配線溝２０の深さを２００ｎｍ、接続孔１９の深さを配線溝２０の底部より２００ｎｍとした。
【００３７】
上記配線溝２０および接続孔１９の内面には、銅の酸化防止膜・拡散防止膜となる窒化タンタル膜とタンタル膜とを順に積層した２層の積層膜４３が形成されている。さらに、配線溝２０および接続孔１９の内部には、上記２層の積層膜４３を介して第２導電体となる銅もしくは銅合金からなる配線材料膜２２が埋め込まれ、配線溝２０内に第２配線２３が形成され、接続孔１９内にプラグ２４が形成されている。
【００３８】
上記２層の積層膜４３における窒化タンタル膜（ＴａＮ）は、例えば２ｎｍ以上２０ｎｍ以下、好ましくは２ｎｍ以上５ｎｍ以下の厚さに成膜されている。さらにタンタル膜は、例えば２ｎｍ以上２０ｎｍ以下、好ましくは２ｎｍ以上５ｎｍ以下の厚さに成膜されている。そして、２層の積層膜４３の総厚さは３０ｎｍ以下、好ましくは１５ｎｍ以下とされている。なお、各膜厚は、接続孔の口径、配線溝の幅によって、上記範囲内で適宜設定される。
【００３９】
なお、上記２層の積層膜の各膜厚が２ｎｍ未満の場合には、ストレスマイグレーション耐性、エレクトロマイグレーション耐性が悪化する不利益が生じ、各膜の厚さが２０ｎｍを超えると、成膜後に行われるリソグラフィー工程において、合わせマークが読みこめない、局所段差による接続孔および配線溝のリソグラフィー工程のできあがり形状にばらつきを生じる、接続孔におけるコンタクト抵抗、配線抵抗の上昇を来す等の不利益を生じることになる。よって、上記範囲に膜厚は設定されている。また、２層の積層膜４３の総厚さが３０ｎｍを超すと、接続孔や配線溝内に占める２層の積層膜４３が多くなりすぎて、コンタクト抵抗や配線抵抗の上昇を来す。また、銅もしくは銅を含む合金を埋め込む際に、ボイドを発生することがあり、電気的特性、信頼性が悪化する不利益を生じる。このため、上記範囲に２層の積層膜４３の総膜厚は上記のように設定されている。
【００４０】
さらに、第３絶縁膜１７上には、第２配線２３を覆うもので、銅の酸化防止膜・拡散防止膜となる防止膜２５が、例えば上記第２絶縁膜１６と同様に窒化シリコン膜で形成されている。
【００４１】
上記図２によって説明した実施の形態の半導体装置に形成された多層配線では、銅の拡散防止膜が接続孔１９の底部のみタンタル膜からなる保証パターン４２と窒化タンタル膜とタンタル膜とを積層した２層の積層膜４３とからなる３層構造になり、接続孔１９の側壁部、配線溝２０の底部および側壁部は２層の積層膜４３になるため、銅もしくは銅合金と接触する部分はタンタル膜が形成されているので、ストレスマイグレーション耐性、エレクトロマイグレーション耐性共に優れた特性を得ることができる。特に上記半導体装置では、接続孔１９の底部の第１配線１５上面において、上記以外の銅の拡散防止膜構造、具体的にはタンタル膜単層、窒化タンタル膜単層、タンタル膜と窒化タンタル膜との積層構造よりも優れたストレスマイグレーション耐性およびエレクトロマイグレーション耐性を得ることができる。また、接続孔１９の側壁部、配線溝２０の底部および側壁部は窒化タンタル膜とタンタル膜との２層の積層膜となっているため、図１によって説明した構造と比べて銅の拡散防止膜の膜厚を薄くすることができ、より小さいデザインルールでの適用が可能となる。
【００４２】
上記実施の形態においては、上記配線１５および配線２３上に形成する銅の酸化防止膜・拡散防止膜となる第２絶縁膜１６、防止膜２５は、窒化シリコン膜に限定するものではなく、銅の酸化防止・拡散防止機能を有する絶縁膜で形成することができる。例えば炭化シリコン膜（ＳｉＣ）、窒化炭化シリコン（ＳｉＣＮ）等の膜で形成することができる。また層間絶縁膜となる第１絶縁膜１２および第３絶縁膜１７は、酸化シリコン膜に限定されるものではなく、例えば、炭素含有シリコン酸化膜（ＳｉＯＣ）、ポリアリルエーテル膜（ＰＡＥ）、フッ素含有シリコン膜（ＦＳＧ）等、層間絶縁膜として一般的に使われているいかなる膜でも形成することができる。
【００４３】
また、配線溝および接続孔の形成方法は、上記説明した製造方法に限定されるものではなく、配線溝およびこの配線溝底部より下層の導電層へ達する接続孔が形成されるものであれば、如何なるプロセスであってもよい。したがって、本願発明の２層の積層膜（接続孔底部のみタンタル膜からなる保証パターンを含む３層の積層膜）は、配線溝および接続孔の形成方法を問わず、層間絶縁膜および配線上に形成される酸化防止膜・拡散防止膜となる膜のいかなる組み合わせを用いても適用できる。また、配線溝および接続孔を形成する方法には、複数種類の層間絶縁膜、もしくは複数種類のハードマスクを用いたものであってもよい。さらには配線溝と接続孔とに導電体を同時に埋め込んで配線とプラグとを形成するいわゆるデュアルダマシン法ではなく、配線溝に導電体を埋め込むいわゆるシングルダマシン法に対しても、銅の酸化防止膜・拡散防止膜として、本願発明の保証パターンおよび２層の積層膜を適用することができる。
【００４４】
次に、本発明の半導体装置の第１製造方法に係る一実施の形態を、図３の概略構成断面図によって説明する。
【００４５】
図３の（１）に示すように、基体１１上に、例えば酸化シリコン膜（ＳｉＯ２ ）からなる第１絶縁膜１２を形成した後、例えば通常の溝配線を形成する技術を用いて第１絶縁膜１２に配線溝１３を形成し、さらに配線溝１３内に銅の拡散を防止するバリア層１４を介して銅もしくは銅合金からなる第１配線１５を形成する。
【００４６】
上記第１配線１５は、例えば配線厚が２００ｎｍになるように形成されている。上記基体は、トランジスタなどのデバイスが作製されたものである。なお、図においてデバイスは表示せず、一つの層として取り扱う。
【００４７】
しかるべき後処理を行った後、図３の（２）に示すように、銅の酸化防止・拡散防止層となる第２絶縁膜１６を、上記第１配線１５を覆うように上記第１絶縁膜１２上に形成する。この第２絶縁膜１６は、例えば窒化シリコン（ＳｉＮ）を５０ｎｍの厚さに堆積して形成する。この第２絶縁膜１６は、例えば平行平板型のプラズマＣＶＤ装置を用いて、モノシラン（ＳｉＨ４ ）、アンモニア（ＮＨ３ ）、窒素（Ｎ２ ）ガスを用いて、圧力を５５０Ｐａとして成膜することができる。
【００４８】
続けて図３の（３）に示すように、第２絶縁膜１６上に、接続孔層間、配線層間の絶縁膜として例えば酸化シリコン（ＳｉＯ２ ）膜を例えば４００ｎｍの厚さに成膜して、第３絶縁膜１７を形成する。酸化シリコン膜は、一例として、平行平板型のプラズマＣＶＤ装置を用い、原料ガスにモノシラン（ＳｉＨ４ ）および一酸化二窒素（Ｎ２ Ｏ）ガスを用い、成膜雰囲気の圧力を１．００ｋＰａ、基板温度を４００℃として成膜することができる。続いてエッチングマスク１８として例えば窒化シリコン（ＳｉＮ）膜を例えば１００ｎｍの厚さに成膜する。図面では、一例として、後に説明する配線溝２０を形成する状態のエッチングマスク１８を示した。窒化シリコン膜は、一例として、平行平板型のプラズマＣＶＤ装置を用い、原料ガスにモノシラン（ＳｉＨ４ ）、アンモニア（ＮＨ３ ）および窒素（Ｎ２ ）ガスを用い、成膜雰囲気の圧力を５５０Ｐａとして成膜することができる。
【００４９】
続いて、接続孔パターンのレジストマスク（図示せず）を形成し、それを用いて、ドライエッチング法にて、エッチングマスク１８に接続孔パターン（図示せず）を形成する。ここでの窒化シリコン膜のエッチングは、例えば一般的なマグネトロン方式のエッチング装置にて、一例として、エッチングガスにトリフルオロメタン（ＣＨＦ３ ）、アルゴン（Ａｒ）および酸素（Ｏ２ ）を用い、ガス流量比をＣＨＦ３ ：Ａｒ：Ｏ２ ＝１：５：１とし、バイアスパワーを５００Ｗに、基板温度は２０℃に設定する。続いて同じ接続孔パターンのレジストマスクを用いて第３絶縁膜１７への接続孔１９の開口を行う。接続孔１９の形成は、例えば一般的なマグネトロン方式のエッチング装置にて、一例として、エッチングガスにオクタフルオロブタン（Ｃ４ Ｆ８ ）、一酸化炭素（ＣＯ）およびアルゴン（Ａｒ）を用い、ガス流量比をＣ４ Ｆ８ ：ＣＯ：Ａｒ＝１：１０：２０とし、バイアスパワーを１５００Ｗに、基板温度は２０℃に設定し、３００ｎｍの深さに接続孔１９の開口を行った。その後、酸素（Ｏ２ ）プラズマを用いたアッシング処理と有機系の薬液処理を行うことにより、レジストマスクの除去、エッチング処理時の残留デポ物の除去ができる。
【００５０】
続いて配線パターンのレジストマスク（図示せず）を形成し、それを用いて、ドライエッチング法にて、エッチングマスク１８の加工を行う。ここでの窒化シリコンのエッチングは、例えば一般的なマグネトロン方式のエッチング装置を用い、一例として、エッチングガスにトリフルオロメタン（ＣＨＦ３ ）、アルゴン（Ａｒ）および酸素（Ｏ２ ）を用い、ガス流量比をＣＨＦ３ ：Ａｒ：Ｏ２ ＝１：５：１とし、バイアスパワーを５００Ｗに、基板温度は２０℃に設定する。その後、酸素（Ｏ２ ）プラズマを用いたアッシング処理と有機系の薬液処理を行うことにより、レジストマスクの除去、エッチング処理時の残留デポ物の除去する。
【００５１】
その後、配線パターンが形成されたエッチングマスク１８を用いて、ドライエッチング法にて酸化シリコンからなる第２絶縁膜１７を加工して、配線溝２０を形成するとともに接続孔１９を第１配線１５に達するように延長形成する。ここでの酸化シリコン（ＳｉＯ２ ）加工は、例えば一般的なマグネトロン方式のエッチング装置を用いて、一例として、エッチングガスにオクタフルオロブタン（Ｃ４ Ｆ８ ）、一酸化炭素（ＣＯ）およびアルゴン（Ａｒ）を用い、ガス流量比をＣ４ Ｆ８ ：ＣＯ：Ａｒ＝１：１０：２０とし、バイアスパワーを１５００Ｗに、基板温度は２０℃に設定し、第３絶縁膜１７を２００ｎｍの深さまでエッチングを行った。最後に酸素（Ｏ２ ）プラズマを用いたアッシング処理と有機系の薬液処理を行うことにより、エッチング処理時の残留デポ物の除去する。ここまでで配線溝２０は深さ（厚さ）３００ｎｍ（内１００ｎｍはエッチングマスク１８）、接続孔１９の深さは配線溝２０の底部より２００ｎｍとなった。
【００５２】
さらに、第３絶縁膜１７をマスクにして、接続孔１９底部の窒化シリコンからなる第２絶縁膜１６を除去する。このエッチング方法は、酸化シリコンとエッチング選択比が取れるエッチングであればよい。例えば、上記説明した窒化シリコンのエッチング方法を用いることができる。
【００５３】
その後、しかるべき脱ガス処理及びＲＦスパッタリング処理を行うことにより、接続孔１９の底部に露出した配線１５の変質層（図示せず）の除去を行う。続けて、図３の（４）に示すように、銅配線の層間絶縁膜に対する拡散防止膜として、上記配線溝２０および接続孔１９の内面に、タンタル膜と窒化タンタル膜とタンタル膜とを順に積層した３層の積層膜２１を形成する。なお、上記３層の積層膜２１は第３絶縁幕１７上にもエッチングマスク１８を介して形成される。３層の積層膜２１は、好ましくは、同一チャンバ内にて連続して形成されることが好ましい。
【００５４】
この成膜は、例えば一般的なマグネトロンスパッタリング装置を用いて、まずタンタルターゲットを用いて指向性スパッタリング法により、タンタル膜を例えば２ｎｍ以上２０ｎｍ以下、好ましくは２ｎｍ以上５ｎｍ以下の厚さに成膜する。続けて同一成膜チャンバーにて上記同様にタンタルターゲットを用い、窒化剤として窒素（Ｎ２ ）ガスを用いた指向性スパッタリング法により窒化タンタル膜（ＴａＮ）を例えば２ｎｍ以上２０ｎｍ以下、好ましくは２ｎｍ以上５ｎｍ以下の厚さに成膜する。続けて同一成膜チャンバーにて、上記Ｎ２ ガスの供給を止め、タンタルターゲットを用いた指向性スパッタリング法により、タンタル膜を例えば２ｎｍ以上２０ｎｍ以下、好ましくは２ｎｍ以上５ｎｍ以下の厚さに成膜する。そして、３層の積層膜の総厚さを３０ｎｍ以下、好ましくは１５ｎｍ以下とする。なお、各膜厚は、接続孔の口径、配線溝の幅によって、上記範囲内で適宜設定される。
【００５５】
なお、上記各膜の厚さが２ｎｍ未満の場合には、ストレスマイグレーション耐性、エレクトロマイグレーション耐性が悪化する不利益が生じ、各膜の厚さが２０ｎｍを超えると、成膜後に行われるリソグラフィー工程において、合わせマークが読みこめない、局所段差による接続孔および配線溝のリソグラフィー工程のできあがり形状にばらつきを生じる、接続孔におけるコンタクト抵抗、配線抵抗の上昇を来す等の不利益を生じることになる。よって、上記範囲に膜厚を設定した。また、３層の積層膜２１の総厚さが３０ｎｍを超すと、接続孔や配線溝内に占める３層の積層膜２１が多くなりすぎて、コンタクト抵抗や配線抵抗の上昇を来す。また、銅もしくは銅を含む合金を埋め込む際に、ボイドを発生することがあり、電気的特性、信頼性が悪化する不利益を生じる。このため、上記範囲に３層の積層膜２１の総膜厚は上記のように設定される。
【００５６】
上記タンタル膜と窒化タンタル膜とタンタル膜とからなる積層膜は、配線溝２０および接続孔１９の内面にカバレッジ良く形成される必要があるため、好ましくは自己放電イオン化スパッタリング法あるいは遠距離スパッタリング法などの指向性スパッタリング法を用いるのが良い。
【００５７】
次いで、図３の（５）に示すように、電解めっき法もしくはスパッタリング法もしくはＣＶＤ法等の既存の成膜方法により、銅（Ｃｕ）もしくは銅合金を堆積して、上記接続孔１９および配線溝２０を埋め込む配線材料膜２２を形成する。このとき、第３絶縁膜１７上にもエッチングマスク１８、３層の積層膜２１を介して配線材料膜２２が堆積される。
【００５８】
その後、例えば化学的機械研磨（以下ＣＭＰという）により配線が形成されていない窒化シリコンからなるエッチングマスク１８上に堆積されている余剰な配線材料膜２２および３層の積層膜２１を除去する。さらに、タンタル膜を研磨するときに窒化シリコン膜も研磨できるスラリーを用いて最終的にエッチングマスク１８を完全に除去する。
【００５９】
この結果、図３の（６）に示すように、配線溝２０内に３層の積層膜２１を介して配線材料膜２２からなる配線２３が形成されるとともに、配線２３と配線１５とを接続するプラグ２４が接続孔１９内に３層の積層膜２１を介して配線材料膜２２で形成される。なお、上記ＣＭＰでは、上記配線２３の厚さが例えば２００ｎｍとなるようにＣＭＰ条件を調整した。
【００６０】
その後、図３の（７）に示すように、第３絶縁膜１７上に、配線２３を覆うもので、銅の酸化防止膜・拡散防止膜となる防止膜２５を、例えば上記第２絶縁膜１６と同様に窒化シリコン膜で形成する。
【００６１】
上記図３によって説明した実施の形態では、配線溝および接続孔の内面に、銅の拡散防止膜がタンタル膜と窒化タンタル膜とタンタル膜とを順に積層してなる３層の積層膜２１を形成することから、ストレスマイグレーション耐性、エレクトロマイグレーション耐性共に優れた特性を得ることができる。少なくとも上記各工程を経て形成された半導体装置は、上記以外の銅の拡散防止膜構造、具体的にはタンタル単層、窒化タンタル単層、タンタル膜と窒化タンタル膜との積層構造のものよりも優れたストレスマイグレーション耐性およびエレクトロマイグレーション特性を得ることができる。また配線溝および接続孔の内面に窒化タンタル膜を形成することから、優れた銅の拡散防止機能が得られる。したがって、上記製造方法によれば、前記図１によって説明したのと同様に、優れた銅の拡散防止機能を有し、ストレスマイグレーション耐性、エレクトロマイグレーション耐性に優れた半導体装置を形成することができる。
【００６２】
上記実施の形態においては、上記配線１５および配線２３上に形成する銅の酸化防止膜・拡散防止膜となる第２絶縁膜１６、防止膜２５は、窒化シリコン膜に限定するものではなく、銅の酸化防止・拡散防止機能を有する絶縁膜で形成することができる。例えば炭化シリコン膜（ＳｉＣ）、窒化炭化シリコン（ＳｉＣＮ）等の膜で形成することができる。また層間絶縁膜となる第１絶縁膜１２および第３絶縁膜１７は、酸化シリコン膜に限定されるものではなく、例えば、炭素含有シリコン酸化膜（ＳｉＯＣ）、ポリアリルエーテル膜（ＰＡＥ）、フッ素含有シリコン膜（ＦＳＧ）等、層間絶縁膜として一般的に使われているいかなる膜でも形成することができる。
【００６３】
また、配線溝および接続孔の形成方法は，上記説明した製造方法に限定されるものではなく、配線溝およびこの配線溝底部より下層の導電層へ達する接続孔が形成されるものであれば、如何なるプロセスであってもよい。したがって、本願発明の３層の積層膜は、配線溝および接続孔の形成方法を問わず、層間絶縁膜および配線上に形成される酸化防止膜・拡散防止膜となる膜のいかなる組み合わせを用いても適用できる。また、配線溝および接続孔を形成する方法には、複数種類の層間絶縁膜、もしくは複数種類のハードマスクを用いたものであってもよい。さらには配線溝と接続孔とに導電体を同時に埋め込んで配線とプラグとを形成するいわゆるデュアルダマシン法ではなく、配線溝に導電体を埋め込むいわゆるシングルダマシン法に対しても、銅の酸化防止膜・拡散防止膜として、本願発明の３層の積層膜を適用することができる。
【００６４】
次に、本発明の半導体装置の第２製造方法に係る一実施の形態を、図４および図５の概略構成断面図によって説明する。
【００６５】
図４の（１）に示すように、基体１１上に、例えば酸化シリコン膜（ＳｉＯ２ ）からなる第１絶縁膜１２を形成した後、例えば通常の溝配線を形成する技術を用いて第１絶縁膜１２に配線溝１３を形成し、さらに配線溝１３内に銅の拡散を防止するバリア層１４を介して銅もしくは銅合金からなる第１配線１５を形成する。
【００６６】
上記第１配線１５は、例えば配線厚が２００ｎｍになるように形成されている。上記基体は、トランジスタなどのデバイスが作製されたものである。なお、図においてデバイスは表示せず、一つの層として取り扱う。
【００６７】
しかるべき後処理を行った後、図３の（２）に示すように、銅の酸化防止・拡散防止層となる第２絶縁膜１６を、上記第１配線１５を覆うように上記第１絶縁膜１２上に形成する。この第２絶縁膜１６は、例えば窒化シリコン（ＳｉＮ）を５０ｎｍの厚さに堆積して形成する。この第２絶縁膜１６は、例えば平行平板型のプラズマＣＶＤ装置を用いて、モノシラン（ＳｉＨ４ ）、アンモニア（ＮＨ３ ）、窒素（Ｎ２ ）ガスを用いて、圧力を５５０Ｐａとして成膜することができる。
【００６８】
続いて図４の（４）に示すように、第２絶縁膜１６に接続孔パターンを形成するためのレジストマスク３１を形成し、このレジストマスク３１を用いて、ドライエッチング法により、第１配線１５に達する所望の位置に保証パターン用の接続孔パターン３２を形成する。ここでの窒化シリコン膜のエッチングは、例えば一般的なマグネトロン方式のエッチング装置にて、一例として、エッチングガスにトリフルオロメタン（ＣＨＦ３ ）、アルゴン（Ａｒ）および酸素（Ｏ２ ）を用い、ガス流量比をＣＨＦ３ ：Ａｒ：Ｏ２ ＝１：５：１とし、バイアスパワーを５００Ｗに、基板温度は２０℃に設定する。
【００６９】
次いで図４の（４）に示すように、酸素（Ｏ２ ）プラズマを用いたアッシング処理と有機系の薬液処理、さらにしかるべき脱ガス処理とＲＦスパッタリング処理を行うことにより、上記レジストマスク３１（前記図４の（３）参照）を除去するとともに、エッチング処理時の残留デポ物を除去し、接続孔パターン３２を形成したことによって露出した下層の第１配線１５表面に形成されている銅配線の変質層（図示せず）の除去を行う。
【００７０】
続いて図４の（５）に示すように、上記接続孔パターン３２を埋め込むように上記第２絶縁膜１６上に、接続孔底部のバリアメタルとなるタンタル（Ｔａ）膜４１を例えば１５０ｎｍの厚さに成膜する。上記タンタル膜４１の成膜は、一般的なマグネトロンスパッタリング装置を用い、タンタルターゲットを用いた指向性スパッタリング法により行う。
【００７１】
続いて、図４の（６）に示すように、保証パターンとして必要ではない第２絶縁膜１６上に堆積された余剰なタンタル膜４１を、例えば化学機械研磨（ＣＭＰ）法により除去する。ここでのＣＭＰは特に条件を限定するものではなく、例えばスラリーはコロイダルシリカを主材料としたものを用いた。このＣＭＰにより銅もしくは銅合金からなる上層の配線との接続孔につながる部分、すなわち接続孔パターン３２内のみにタンタル膜４１からなる保証パターン４２が形成される。このＣＭＰでは、第一配線１５の銅の酸化防止・拡散防止として機能するのに十分な膜厚が残るまで銅の酸化防止膜・拡散防止膜となる上記第２絶縁膜１６を研磨しても問題はなく、本実施例ではタンタル膜４１の研磨時に窒化シリコンからなる第２絶縁膜１６の厚さが５０ｎｍになるように研磨するＣＭＰ条件で研磨した。したがって、最終的な銅の拡散防止膜である第２絶縁膜１６は５０ｎｍの厚さとなった。
【００７２】
上記タンタル膜４１は、２ｎｍ以上２０ｎｍ以下、好ましくは２ｎｍ以上５ｎｍ以下に形成する。なお、上記タンタル膜４１の厚さが２ｎｍ未満の場合には、ストレスマイグレーション耐性、エレクトロマイグレーション耐性が悪化する不利益が生じ、タンタル膜４１の厚さが２０ｎｍを超えると、成膜後に行われるリソグラフィー工程において、合わせマークが読みこめない、局所段差による接続孔および配線溝のリソグラフィー工程のできあがり形状にばらつきを生じる、接続孔におけるコンタクト抵抗、配線抵抗の上昇を来す等の不利益を生じることになる。よって、上記範囲に膜厚を設定した。ここで研磨するタンタルおよび窒化シリコンの膜厚量は、パターンの規模および粗密に対して研磨後のタンタルおよび窒化シリコン残膜のばらつきが少ない条件で研磨することが好ましく、したがって、タンタル膜４１の膜厚は成膜後の段差がより少なくなるよう設定するのが好ましく、さらに第２絶縁膜１６の膜厚は上記ＣＭＰ条件や接続孔パターン３２内に残すタンタル膜４１の膜厚に合わせて設定するのが好ましい。
【００７３】
次いで、図４の（７）に示すように、第２絶縁膜１６上に、保証パターン４２を覆うように、接続孔層間、配線層間の絶縁膜として例えば酸化シリコン（ＳｉＯ２ ）膜を例えば４００ｎｍの厚さに成膜して、第３絶縁膜１７を形成する。酸化シリコン膜は、一例として、平行平板型のプラズマＣＶＤ装置を用い、原料ガスにモノシラン（ＳｉＨ４ ）および一酸化二窒素（Ｎ２ Ｏ）ガスを用い、成膜雰囲気の圧力を１．００ｋＰａ、基板温度を４００℃として成膜することができる。続いてエッチングマスク１８として例えば窒化シリコン（ＳｉＮ）膜を例えば５０ｎｍの厚さに成膜する。図面では、一例として、後に説明する配線溝２０を形成する状態のエッチングマスク１８を示した。窒化シリコン膜は、一例として、平行平板型のプラズマＣＶＤ装置を用い、原料ガスにモノシラン（ＳｉＨ４ ）、アンモニア（ＮＨ３ ）および窒素（Ｎ２ ）ガスを用い、成膜雰囲気の圧力を５５０Ｐａとして成膜することができる。
【００７４】
続いて、接続孔パターンを形成するレジストマスク（図示せず）を形成し、それを用いて、ドライエッチング法にて、エッチングマスク１８に接続孔パターン（図示せず）を形成する。ここでの窒化シリコン膜のエッチングは、例えば一般的なマグネトロン方式のエッチング装置にて、一例として、エッチングガスにトリフルオロメタン（ＣＨＦ３ ）、アルゴン（Ａｒ）および酸素（Ｏ２ ）を用い、ガス流量比をＣＨＦ３ ：Ａｒ：Ｏ２ ＝１：５：１とし、バイアスパワーを５００Ｗに、基板温度は２０℃に設定する。続いて同じ接続孔パターンのレジストマスクを用いて第３絶縁膜１７への接続孔１９の開口を行う。接続孔１９の形成は、例えば一般的なマグネトロン方式のエッチング装置にて、一例として、エッチングガスにオクタフルオロブタン（Ｃ４ Ｆ８ ）、一酸化炭素（ＣＯ）およびアルゴン（Ａｒ）を用い、ガス流量比をＣ４ Ｆ８ ：ＣＯ：Ａｒ＝１：１０：２０とし、バイアスパワーを１５００Ｗに、基板温度は２０℃に設定し、３００ｎｍの深さに接続孔１９の開口を行った。その後、酸素（Ｏ２ ）プラズマを用いたアッシング処理と有機系の薬液処理を行うことにより、レジストマスクの除去、エッチング処理時の残留デポ物の除去ができる。
【００７５】
続いて配線パターンのレジストマスク（図示せず）を形成し、それを用いて、ドライエッチング法にて、エッチングマスク１８の加工を行う。ここでの窒化シリコンのエッチングは、例えば一般的なマグネトロン方式のエッチング装置を用い、一例として、エッチングガスにトリフルオロメタン（ＣＨＦ３ ）、アルゴン（Ａｒ）および酸素（Ｏ２ ）を用い、ガス流量比をＣＨＦ３ ：Ａｒ：Ｏ２ ＝１：５：１とし、バイアスパワーを５００Ｗに、基板温度は２０℃に設定する。その後、酸素（Ｏ２ ）プラズマを用いたアッシング処理と有機系の薬液処理を行うことにより、レジストマスクの除去、エッチング処理時の残留デポ物の除去する。
【００７６】
その後、配線パターンが形成されたエッチングマスク１８を用いて、ドライエッチング法にて酸化シリコンからなる第２絶縁膜１７を加工して、配線溝２０を形成するとともに接続孔１９を保証パターン４２に達するように延長形成する。ここでの酸化シリコン（ＳｉＯ２ ）加工は、例えば一般的なマグネトロン方式のエッチング装置を用いて、一例として、エッチングガスにオクタフルオロブタン（Ｃ４ Ｆ８ ）、一酸化炭素（ＣＯ）およびアルゴン（Ａｒ）を用い、ガス流量比をＣ４ Ｆ８ ：ＣＯ：Ａｒ＝１：１０：２０とし、バイアスパワーを１５００Ｗに、基板温度は２０℃に設定し、第３絶縁膜１７を２００ｎｍの深さまでエッチングを行った。最後に酸素（Ｏ２ ）プラズマを用いたアッシング処理と有機系の薬液処理を行うことにより、エッチング処理時の残留デポ物の除去する。ここまでで配線溝２０は深さ（厚さ）２５０ｎｍ（内５０ｎｍはエッチングマスク１８）、接続孔１９の深さは配線溝２０の底部より２００ｎｍとなり、その底部には保証パターン４２が露出されている。
【００７７】
その後、しかるべき脱ガス処理及びＲＦスパッタリング処理を行うことにより、接続孔１９の底部に露出した保証パターン４２表面に形成されている変質層（図示せず）の除去を行う。続けて、図４の（８）に示すように、銅配線の層間絶縁膜に対する拡散防止膜として、上記配線溝２０および接続孔１９の内面に、窒化タンタル膜とタンタル膜とを順に積層した２層の積層膜４３を形成する。なお、上記２層の積層膜４３は第３絶縁膜１７上にもエッチングマスク１８を介して形成される。２層の積層膜４３は、好ましくは、同一チャンバ内にて連続して形成されることが好ましい。
【００７８】
この成膜は、例えば一般的なマグネトロンスパッタリング装置を用いて、まずタンタルターゲットを用いて指向性スパッタリング法により、タンタルターゲットを用い、窒化剤として窒素（Ｎ２ ）ガスを用いた指向性スパッタリング法により窒化タンタル膜（ＴａＮ）を例えば２ｎｍ以上２０ｎｍ以下、好ましくは２ｎｍ以上５ｎｍ以下の厚さに成膜する。続けて同一成膜チャンバーにて、上記Ｎ２ ガスの供給を止め、タンタルターゲットを用いた指向性スパッタリング法により、タンタル膜を例えば２ｎｍ以上２０ｎｍ以下、好ましくは２ｎｍ以上５ｎｍ以下の厚さに成膜する。そして、２層の積層膜４３の総厚さを３０ｎｍ以下、好ましくは１５ｎｍ以下とする。なお、各膜厚は、接続孔の口径、配線溝の幅によって、上記範囲内で適宜設定される。
【００７９】
なお、上記各膜の厚さが２ｎｍ未満の場合には、ストレスマイグレーション耐性、エレクトロマイグレーション耐性が悪化する不利益が生じ、各膜の厚さが２０ｎｍを超えると、成膜後に行われるリソグラフィー工程において、合わせマークが読みこめない、局所段差による接続孔および配線溝のリソグラフィー工程のできあがり形状にばらつきを生じる、接続孔におけるコンタクト抵抗、配線抵抗の上昇を来す等の不利益を生じることになる。よって、上記範囲に膜厚を設定した。また、２層の積層膜４３の総厚さが３０ｎｍを超すと、接続孔や配線溝内に占める２層の積層膜４３が多くなりすぎて、コンタクト抵抗や配線抵抗の上昇を来す。また、銅もしくは銅を含む合金を埋め込む際に、ボイドを発生することがあり、電気的特性、信頼性が悪化する不利益を生じる。このため、上記範囲に２層の積層膜４３の総膜厚は上記のように設定される。
【００８０】
上記窒化タンタル膜とタンタル膜とからなる積層膜は、配線溝２０および接続孔１９の内面にカバレッジ良く形成される必要があるため、好ましくは自己放電イオン化スパッタリング法あるいは遠距離スパッタリング法などの指向性スパッタリング法を用いるのが良い。
【００８１】
次いで、図５の（９）に示すように、電解めっき法もしくはスパッタリング法もしくはＣＶＤ法等の既存の成膜方法により、銅（Ｃｕ）もしくは銅合金を堆積して、上記接続孔１９および配線溝２０を埋め込む配線材料膜２２を形成する。このとき、第３絶縁膜１７上にもエッチングマスク１８、２層の積層膜４３を介して配線材料膜２２が堆積される。
【００８２】
その後、例えば化学的機械研磨（以下ＣＭＰという）により配線が形成されていない窒化シリコンからなるエッチングマスク１８上に堆積されている余剰な配線材料膜２２および２層の積層膜４３を除去する。さらに、タンタル膜を研磨するときに窒化シリコン膜も研磨できるスラリーを用いて最終的にエッチングマスク１８を完全に除去する。
【００８３】
この結果、図５の（１０）に示すように、配線溝２０内に２層の積層膜４３を介して配線２３が形成されるとともに、配線２３と配線１５とを接続するプラグ２４が接続孔１９内に２層の積層膜４３を介して形成される。なお、上記ＣＭＰでは、上記配線２３の厚さが例えば２００ｎｍとなるようにＣＭＰ条件を調整した。
【００８４】
その後、図５の（１１）に示すように、第３絶縁膜１７上に、配線２３を覆うもので、銅の酸化防止膜・拡散防止膜となる防止膜２５を、例えば上記第２絶縁膜１６と同様に窒化シリコン膜で形成する。
【００８５】
上に図４および図５によって説明した実施の形態では、銅の拡散防止膜が接続孔１９の底部のみ、タンタル膜からなる保証パターン４２と窒化タンタル膜とタンタル膜とを積層した２層の積層膜４３からなる３層構造になり、接続孔１９の側壁部、配線溝２０の底部および側壁部は２層の積層膜４３になるため、ストレスマイグレーション（ＳＭ）耐性、エレクトロマイグレーション（ＥＭ）耐性共に優れた特性を得ることができる。また、少なくとも上記各工程を経て形成された半導体装置は、接続孔１９の底部の第１配線１５上面において、上記以外の銅の拡散防止膜構造、具体的にはタンタル膜単層、窒化タンタル膜単層、タンタル膜と窒化タンタル膜との積層構造よりも優れたストレスマイグレーション耐性およびエレクトロマイグレーション耐性を得ることができる。また、接続孔１９の側壁部、配線溝２０の底部および側壁部は窒化タンタル膜とタンタル膜との２層の積層膜となっているため、図３によって説明した製造方法と比べて銅の拡散防止膜の膜厚を薄くすることができ、より小さいデザインルールでの適用が可能となる。したがって、上記製造方法によれば、前記図２によって説明したのと同様に、優れた銅の拡散防止機能を有し、ストレスマイグレーション耐性、エレクトロマイグレーション耐性に優れた半導体装置を形成することができる。
【００８６】
上記実施の形態においては、上記配線１５および配線２３上に形成する銅の酸化防止膜・拡散防止膜となる第２絶縁膜１６、防止膜２５は、窒化シリコン膜に限定するものではなく、銅の酸化防止・拡散防止機能を有する絶縁膜で形成することができる。例えば炭化シリコン膜（ＳｉＣ）、窒化炭化シリコン（ＳｉＣＮ）等の膜で形成することができる。また層間絶縁膜となる第１絶縁膜１２および第３絶縁膜１７は、酸化シリコン膜に限定されるものではなく、例えば、炭素含有シリコン酸化膜（ＳｉＯＣ）、ポリアリルエーテル膜（ＰＡＥ）、フッ素含有シリコン膜（ＦＳＧ）等、層間絶縁膜として一般的に使われているいかなる膜でも形成することができる。
【００８７】
また、配線溝および接続孔の形成方法は，上記説明した製造方法に限定されるものではなく、配線溝およびこの配線溝底部より下層の導電層へ達する接続孔が形成されるものであれば、如何なるプロセスであってもよい。したがって、本願発明の２層の積層膜（接続孔底部のみタンタル膜からなる保証パターンを含む３層の積層膜）は、配線溝および接続孔の形成方法を問わず、層間絶縁膜および配線上に形成される酸化防止膜・拡散防止膜となる膜のいかなる組み合わせを用いても適用できる。また、配線溝および接続孔を形成する方法には、複数種類の層間絶縁膜、もしくは複数種類のハードマスクを用いたものであってもよい。さらには配線溝と接続孔とに導電体を同時に埋め込んで配線とプラグとを形成するいわゆるデュアルダマシン法ではなく、配線溝に導電体を埋め込むいわゆるシングルダマシン法に対しても、銅の酸化防止膜・拡散防止膜として、本願発明の保証パターンおよび２層の積層膜を適用することができる。
【００８８】
【発明の効果】
以上、説明したように本発明の第１半導体装置によれば、銅の拡散防止膜としてタンタル膜と窒化タンタル膜とタンタル膜とを積層した３層構造を用いることにより、ストレスマイグレーション耐性、エレクトロマイグレーション耐性共に優れた特性を持ち、かつ銅の拡散防止機能に優れたものとなる。また第２半導体装置によれば、接続孔の底部のみ、銅の拡散防止膜にタンタル膜と窒化タンタル膜とタンタル膜とを積層した３層構造を用い、それ以外の接続孔側壁部、配線底部及び側壁部のみ窒化タンタル膜とタンタル膜とを積層した２層構造を用いることにより、上記３層構造と同様のストレスマイグレーション耐性、エレクトロマイグレーション耐性を備えることができる。さらに溝配線技術により形成される接続孔や配線溝の内面に成膜される拡散防止膜がより薄くなるため、より微細化した半導体装置に適用することができる。よって、信頼性の高い配線構造を有する半導体装置になる。
【００８９】
本発明の半導体装置の第１製造方法によれば、銅の拡散防止膜としてタンタル膜と窒化タンタル膜とタンタル膜とを積層した３層構造を形成するので、ストレスマイグレーション耐性、エレクトロマイグレーション耐性共に優れた特性を持ち、かつ銅の拡散防止機能に優れたものを形成することができる。また第２製造方法によれば、接続孔の底部のみ、銅の拡散防止膜にタンタル膜と窒化タンタル膜とタンタル膜とを積層した３層構造を形成し、それ以外の接続孔側壁部、配線底部及び側壁部のみ窒化タンタル膜とタンタル膜とを積層した２層構造を形成するので、上記３層構造と同様のストレスマイグレーション耐性、エレクトロマイグレーション耐性を備えることができる。さらに溝配線技術により形成される接続孔や配線溝の内面に成膜される拡散防止膜がより薄くなるため、より微細化した半導体装置に適用することができる。よって、信頼性の高い配線構造を有する半導体装置を形成することができる。
【図面の簡単な説明】
【図１】本発明の第１半導体装置に係る一実施の形態を示す概略構成断面図である。
【図２】本発明の第２半導体装置に係る一実施の形態を示す概略構成断面図である。
【図３】本発明の第１半導体装置の製造方法に係る一実施の形態を示す概略構成断面図である。
【図４】本発明の第２半導体装置の製造方法に係る一実施の形態を示す概略構成断面図である。
【図５】本発明の第２半導体装置の製造方法に係る一実施の形態を示す概略構成断面図である。
【符号の説明】
１５…第１配線、１９…接続孔、２０…配線溝、２１、３層の積層膜、２３…第２配線、２４…プラグ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a method of manufacturing a semiconductor device and a semiconductor device, and more particularly to a method of manufacturing a semiconductor device suitable for forming a multilayer wiring by using a trench wiring technique such as a damascene method and a dual damascene method, and a method of manufacturing the same. And a semiconductor device manufactured by the same.
[0002]
[Prior art]
Copper (Cu) wiring provides lower resistance, lower capacitance, and higher reliability than aluminum (Al) alloy wiring, and thus is becoming increasingly important in microelements in which circuit delay due to wiring parasitic resistance and parasitic capacitance is dominant. Have been. Generally, copper is not easy to dry-etch unlike aluminum-based alloys, and therefore, a trench wiring technique such as a damascene method is widely used to form copper wiring. The groove wiring technology is, for example, silicon oxide (SiO 2 A) A groove for forming a predetermined wiring is formed in an interlayer insulating film such as a film in advance, a wiring material is buried in the groove, and then the surplus wiring material is removed by a chemical mechanical polishing (CMP) method or the like. This is a wiring forming process formed by this.
[0003]
Furthermore, a trench wiring technique called a dual damascene method is proposed in which after forming a connection hole (via hole) and a portion (trench) where a wiring is to be formed, a wiring material is buried at a time and excess wiring material is removed. (For example, see Patent Document 1). This groove wiring technique is effective in reducing the number of processes and manufacturing costs.
[0004]
However, copper diffuses into silicon oxide by orders of magnitude faster than aluminum, so copper may be diffused into an interlayer insulating film such as silicon oxide and the wiring may be disconnected. Therefore, some kind of diffusion prevention film is indispensable between the copper wiring and the interlayer insulating film. Elements or compounds such as tantalum (Ta), titanium (Ti), tungsten (W), titanium nitride (TiN), tantalum nitride (TaN), tungsten nitride (WN), and alloy films using these are used as the diffusion prevention film. Is generally used. Among them, tantalum nitride is expected to be promising in a semiconductor device that is miniaturized because of its excellent ability to prevent diffusion of copper as a wiring material and low resistivity (for example, see Non-Patent Document 1).
[0005]
On the other hand, tantalum has better adhesion to copper and lower resistivity than tantalum nitride, but has a poorer copper diffusion prevention performance than tantalum nitride, so it is necessary to form a film thicker than when tantalum nitride is used. This is expected to become a major concern for a semiconductor device that is being miniaturized. As a method to overcome this, for example, by stacking an amorphous metal nitride film having excellent barrier properties, for example, a tantalum nitride film, and a crystalline metal film having excellent adhesion properties, for example, a tantalum film, both the barrier property and the adhesion property are improved. It has been proposed that an excellent copper wiring can be obtained (for example, see Patent Document 2).
[0006]
However, according to an experiment performed by the inventor of the present application, a laminated film of tantalum (Ta) / tantalum nitride (TaN) as a diffusion prevention film may have lower stress migration (SM) resistance than a tantalum (Ta) single layer film. It is known from the results of the failure analysis that copper in the connection hole is sucked into the upper wiring portion, and as a result, voids are generated at the bottom of the connection hole. As a means for solving this, there is a method of forming a connection portion with the lower copper wiring at the bottom of the connection hole using tantalum (Ta), that is, a method using a tantalum (Ta) single layer film as a copper diffusion prevention film. On the other hand, from the results of the electromigration (EM) test, a laminated film of a tantalum (Ta) film / tantalum nitride (TaN) film has a better electromigration resistance as a copper diffusion prevention film. This is because tantalum becomes a film having crystallinity and the adhesion with the copper wiring is improved by forming the film.
[0007]
[Patent Document 1]
JP-A-11-45887 (page 3, FIG. 1)
[Patent Document 2]
JP 20017204A (pages 6-7, 9; FIGS. 1-4, 23)
[Non-patent document 1]
"Monthly Semiconductor World December, Volume 17, Volume 13, Volume 230", Press Journal, issued November 20, 1998, 137-142
[0008]
[Problems to be solved by the invention]
However, there has not been proposed a diffusion prevention film having good characteristics in all of adhesion to copper wiring, copper diffusion prevention, stress migration resistance, and electromigration resistance.
[0009]
[Means for Solving the Problems]
The present invention is directed to a semiconductor device and a method of manufacturing the same that have been made to solve the above problems.
[0010]
The first semiconductor device of the present invention includes a wiring made of copper or a copper alloy, and includes a laminated film in which a tantalum film, a tantalum nitride film, and a tantalum film are sequentially laminated on at least a part of the wiring.
[0011]
In the first semiconductor device, a three-layer structure in which a tantalum film, a tantalum nitride film, and a tantalum film are sequentially stacked as a copper diffusion prevention film is used. The adhesion between the film and copper is enhanced. Further, since the tantalum nitride film is formed, the function of preventing copper diffusion is improved. Therefore, since the tantalum film is formed on the wiring at the bottom of the connection hole formed on the wiring, the stress migration (SM) characteristic of the semiconductor device becomes good, and the wiring made of copper or a copper alloy and the copper are used. Since the tantalum film is formed on the interface with the tantalum nitride film, which is excellent in preventing the diffusion of tantalum, and the tantalum film is further formed on the tantalum nitride film, the electromigration (EM) resistance of the semiconductor device is improved. It will be good.
[0012]
The second semiconductor device according to the present invention includes a connection hole formed in the insulating film covering the first conductor so as to reach the first conductor, and a second hole made of copper or a copper alloy embedded in the connection hole. In a semiconductor device comprising a conductor, a three-layer laminated film in which a tantalum film, a tantalum nitride film, and a tantalum film are sequentially laminated at the bottom of the connection hole, and a tantalum nitride film and a tantalum film And a two-layer laminated film in which the layers are sequentially laminated from the side wall side.
[0013]
In the second semiconductor device, a three-layer film in which a tantalum film, a tantalum nitride film, and a tantalum film serving as a copper diffusion prevention film are sequentially stacked only at the bottom of a connection hole formed on a wiring made of copper or a copper alloy. Is formed, a tantalum film having good adhesion to copper is formed in a portion in contact with copper. Therefore, stress migration resistance and electromigration resistance are improved.
[0014]
Also, a two-layer laminated film in which a tantalum nitride film and a tantalum film are sequentially laminated is formed only on the side wall of the connection hole except for the portion where the three-layer laminated film is formed, and only on the bottom and the side wall of the wiring. Therefore, a tantalum film having good adhesion to copper is formed in a portion in contact with copper. Therefore, stress migration resistance is improved. Further, the thickness of the diffusion prevention film on the side wall of the connection hole and the side wall of the wiring groove is smaller than that in the case where a three-layer structure is applied as the diffusion prevention film. Therefore, the present invention can be applied to a semiconductor device in which wiring grooves and connection holes are made finer, and furthermore, coverage when forming a copper or copper alloy as a wiring material inside the wiring grooves and connection holes is improved. And a highly reliable wiring structure.
[0015]
In the method of manufacturing a semiconductor device according to the present invention, a step of forming a second insulating film covering a conductor provided in a first insulating film, and forming a connection hole pattern reaching the conductor in the second insulating film Forming a tantalum film in the connection hole pattern; forming a third insulating film on the second insulating film; and forming a wiring groove in the third insulating film from the bottom of the wiring groove. Forming a connection film that reaches the surface of the wiring groove and forming a stacked film in which a tantalum nitride film and a tantalum film are sequentially stacked on each inner surface of the connection groove and the connection hole.
[0016]
In the method of manufacturing a semiconductor device, a second insulating film serving as an oxidation prevention film and a diffusion prevention film is formed on a conductor (eg, a wiring) made of copper or a copper alloy, and then an upper layer wiring is formed on the second insulating film. A connection hole pattern to be a part of a connection hole for making a connection with the substrate is formed, and a guaranteed pattern of a single layer of a tantalum film is formed in the connection hole pattern. Further, since a two-layer laminated film in which a tantalum nitride film and a tantalum film are laminated is formed on the inner surface of the wiring groove and the connection hole formed in the third insulating film, a copper diffusion prevention film is formed only at the bottom of the connection hole. It has a three-layer structure in which a tantalum film, a tantalum nitride film, and a tantalum film are sequentially laminated, and a two-layer structure in which a tantalum film and a tantalum nitride film are laminated on the other side wall of the connection hole, the bottom and the side wall of the wiring. . As a result, a tantalum film is formed in a portion where the laminated film comes into contact with copper, and thus the adhesion between the laminated film and copper is enhanced, so that electromigration resistance and stress migration resistance are improved. In particular, at the bottom of the connection hole, since a portion of the three-layer laminated film serving as a copper diffusion preventing film is formed of a tantalum film in contact with a lower wiring and a plug formed in the connection hole, stress migration occurs. Resistance and electromigration resistance are increased.
[0017]
Further, since the diffusion prevention film formed after forming the wiring groove and the connection hole has a two-layer structure of a tantalum nitride film and a tantalum film, a tantalum film having good adhesion to copper is provided in a portion in contact with copper. Is formed. Therefore, stress migration resistance is improved. In addition, the thickness of the diffusion prevention film formed on the side wall of the connection hole and the side wall of the wiring groove can be reduced as compared with the case where a three-layer structure is applied as the diffusion prevention film. Therefore, the present invention can be applied to a semiconductor device in which wiring grooves and connection holes are made finer, and furthermore, coverage when forming a copper or copper alloy as a wiring material inside the wiring grooves and connection holes is improved. Thus, a highly reliable wiring structure can be manufactured.
[0018]
BEST MODE FOR CARRYING OUT THE INVENTION
A first embodiment according to the semiconductor device of the present invention will be described with reference to a schematic configuration sectional view of FIG.
[0019]
As shown in FIG. 1, a silicon oxide film (SiO 2 ) Is formed. A wiring groove 13 is formed in the first insulating film 12, and a first wiring 15 made of copper or a copper alloy is formed in the wiring groove 13 via a barrier layer 14 for preventing diffusion of copper. .
[0020]
The first wiring 15 is formed such that the wiring thickness is, for example, 200 nm. The substrate is a device on which a device such as a transistor is manufactured. It should be noted that devices are not shown in the figure and are handled as one layer.
[0021]
On the first insulating film 12, a second insulating film 16 serving as a copper oxidation prevention / diffusion prevention layer is formed of, for example, a 50 nm-thick silicon nitride film so as to cover the first wiring 15. . Further, on the second insulating film 16, a third insulating film 17 serving as an insulating film between connection hole layers and wiring layers is formed of, for example, silicon oxide (SiO 2) having a thickness of 400 nm. 2 ) It is formed of a film.
[0022]
The third insulating film 17 has a wiring groove 20 and a connection hole 19 that penetrates from the bottom of the wiring groove 20 through the second insulating film 16 to reach the first wiring 15. Here, as an example, the depth of the wiring groove 20 is 200 nm, and the depth of the connection hole 19 is 200 nm from the bottom of the wiring groove 20.
[0023]
On the inner surfaces of the wiring groove 20 and the connection hole 19, a three-layer film 21 in which a tantalum film, a tantalum nitride film, and a tantalum film which are to be an antioxidant film and an anti-diffusion film of copper are sequentially laminated is formed. Further, a wiring material film 22 made of copper or a copper alloy is buried in the wiring groove 20 and the connection hole 19 via the three-layered film 21, and a second wiring 23 is formed in the wiring groove 20. The plug 24 is formed in the connection hole 19.
[0024]
The first tantalum film in the three-layer film 21 is formed to have a thickness of, for example, 2 nm or more and 20 nm or less, preferably 2 nm or more and 5 nm or less. The second layer of the tantalum nitride film (TaN) is formed to a thickness of, for example, 2 nm to 20 nm, preferably 2 nm to 5 nm. Further, the third layer of the tantalum film is formed to a thickness of, for example, 2 nm or more and 20 nm or less, preferably 2 nm or more and 5 nm or less. The total thickness of the three laminated films 21 is 30 nm or less, preferably 15 nm or less. Each film thickness is appropriately set within the above range depending on the diameter of the connection hole and the width of the wiring groove.
[0025]
If the thickness of each film is less than 2 nm, disadvantages such as deterioration of stress migration resistance and electromigration resistance occur, and if the thickness of each film exceeds 20 nm, a lithography process performed after the film formation may be performed. However, disadvantages such as the inability to read the alignment mark, variations in the finished shape of the lithography process of the connection hole and the wiring groove due to local steps, and increase in contact resistance and wiring resistance in the connection hole occur. Therefore, the film thickness is set in the above range. On the other hand, if the total thickness of the three-layer laminated film 21 exceeds 30 nm, the three-layer laminated film 21 occupying too much in the connection hole or the wiring groove becomes too large, and the contact resistance and the wiring resistance increase. Further, when copper or an alloy containing copper is embedded, voids may be generated, resulting in a disadvantage that electrical characteristics and reliability are deteriorated. For this reason, the total thickness of the three-layered film 21 in the above range is set as described above.
[0026]
Further, on the third insulating film 17, a protective film 25 covering the second wiring 23 and serving as a copper anti-oxidation film / diffusion prevention film is made of, for example, a silicon nitride film like the second insulating film 16. Is formed.
[0027]
In the semiconductor device described in the present embodiment, since the copper diffusion preventing film is formed of the three-layered film 21 in which a tantalum film, a tantalum nitride film, and a tantalum film are sequentially stacked, copper or copper is used. A tantalum film having excellent adhesion to copper or a copper alloy is formed in a portion in contact with the alloy. Therefore, since the adhesion between the three-layered film 21 and copper is high due to the high plating resistance, excellent characteristics in both stress migration resistance and electromigration resistance can be obtained. At least, the semiconductor device has a copper diffusion preventing film structure other than the above, specifically, a single layer of tantalum, a single layer of tantalum nitride, and a stress migration resistance superior to that of a stacked structure of a tantalum film and a tantalum nitride film. Electromigration characteristics can be obtained. Further, since the tantalum nitride film is formed, an excellent copper diffusion preventing function can be obtained.
[0028]
In the embodiment described with reference to FIG. 1, the second insulating film 16 serving as the copper anti-oxidation film / diffusion prevention film formed on the wiring 15 and the wiring 23 and the prevention film 25 are limited to the silicon nitride film. Instead, it can be formed of an insulating film having a function of preventing oxidation and diffusion of copper. For example, it can be formed of a film such as a silicon carbide film (SiC) or a silicon nitride carbide (SiCN). Further, the first insulating film 12 and the third insulating film 17 serving as the interlayer insulating film are not limited to the silicon oxide film, but may be, for example, a carbon-containing silicon oxide film (SiOC), a polyallyl ether film (PAE), or fluorine. Any film generally used as an interlayer insulating film, such as a containing silicon film (FSG), can be formed.
[0029]
Therefore, the three-layer laminated film of the present invention can be applied by using any combination of an interlayer insulating film and a film serving as an oxidation prevention film and a diffusion prevention film formed on a wiring. Further, the three-layered film of the present invention can also be applied to a so-called single damascene structure in which a conductor is buried in a wiring groove, as a copper oxidation preventing film and a diffusion preventing film.
[0030]
Next, a second embodiment according to the semiconductor device of the present invention will be described with reference to the schematic configuration sectional view of FIG.
[0031]
As shown in FIG. 2, a silicon oxide film (SiO 2 ) Is formed. A wiring groove 13 is formed in the first insulating film 12, and a first wiring 15 made of copper or a copper alloy as a first conductor is formed in the wiring groove 13 via a barrier layer 14 for preventing diffusion of copper. Is formed.
[0032]
The first wiring 15 is formed such that the wiring thickness is, for example, 200 nm. The substrate is a device on which a device such as a transistor is manufactured. It should be noted that devices are not shown in the figure and are handled as one layer.
[0033]
On the first insulating film 12, a second insulating film 16 serving as a copper oxidation prevention / diffusion prevention layer is formed of, for example, a 50 nm-thick silicon nitride film so as to cover the first wiring 15. .
[0034]
A connection hole pattern 32 for a guarantee pattern is formed in the second insulating film 16 at a desired position reaching the first wiring 15. Further, a guarantee pattern 42 is formed in the connection hole pattern 32. The guarantee pattern 42 is formed of, for example, a tantalum film having a thickness of 2 nm to 20 nm, preferably 2 nm to 5 nm. If the thickness of the tantalum film forming the guarantee pattern 42 is less than 2 nm, there is a disadvantage that the stress migration resistance and the electromigration resistance deteriorate, and the thickness of the tantalum film forming the guarantee pattern 42 is 20 nm. In the lithography process performed after film formation, the alignment mark cannot be read, and the finished shape of the lithography process of the connection hole and the wiring groove due to a local step varies, and the contact resistance and the wiring resistance in the connection hole increase. Disadvantages such as coming. Therefore, the film thickness of the guarantee pattern was set in the above range.
[0035]
Further, on the second insulating film 16, a third insulating film 17 serving as an insulating film between connection hole layers and between wiring layers is formed of, for example, silicon oxide (SiO 2) having a thickness of 400 nm. 2 ) It is formed of a film.
[0036]
The third insulating film 17 has a wiring groove 20 and a connection hole 19 that penetrates through the second insulating film 16 from the bottom of the wiring groove 20 and reaches the guarantee pattern 42. Here, as an example, the depth of the wiring groove 20 is 200 nm, and the depth of the connection hole 19 is 200 nm from the bottom of the wiring groove 20.
[0037]
On the inner surfaces of the wiring groove 20 and the connection hole 19, a two-layer laminated film 43 in which a tantalum nitride film and a tantalum film serving as a copper oxidation prevention film and a diffusion prevention film are sequentially laminated is formed. Further, a wiring material film 22 made of copper or a copper alloy serving as a second conductor is buried in the wiring groove 20 and the connection hole 19 via the two-layer laminated film 43. Two wirings 23 are formed, and a plug 24 is formed in the connection hole 19.
[0038]
The tantalum nitride film (TaN) in the two-layer laminated film 43 is formed to have a thickness of, for example, 2 nm or more and 20 nm or less, preferably 2 nm or more and 5 nm or less. Further, the tantalum film is formed to have a thickness of, for example, 2 nm or more and 20 nm or less, preferably 2 nm or more and 5 nm or less. The total thickness of the two stacked films 43 is 30 nm or less, preferably 15 nm or less. Each film thickness is appropriately set within the above range depending on the diameter of the connection hole and the width of the wiring groove.
[0039]
If the thickness of each of the two stacked films is less than 2 nm, there is a disadvantage that the stress migration resistance and the electromigration resistance are deteriorated. In the lithography process, disadvantages such as the inability to read alignment marks, variations in the finished shape of the lithography process for connection holes and wiring grooves due to local steps, and increase in contact resistance and wiring resistance in the connection holes occur. Will be. Therefore, the film thickness is set in the above range. If the total thickness of the two-layer laminated film 43 exceeds 30 nm, the amount of the two-layer laminated film 43 occupying in the connection hole or the wiring groove becomes too large, and the contact resistance and the wiring resistance increase. Further, when copper or an alloy containing copper is embedded, voids may be generated, resulting in a disadvantage that electrical characteristics and reliability are deteriorated. For this reason, the total thickness of the two-layer laminated film 43 is set as described above in the above range.
[0040]
Further, on the third insulating film 17, a protective film 25 covering the second wiring 23 and serving as a copper anti-oxidation film / diffusion prevention film is made of, for example, a silicon nitride film like the second insulating film 16. Is formed.
[0041]
In the multilayer wiring formed in the semiconductor device according to the embodiment described with reference to FIG. 2, the guarantee pattern 42 made of a tantalum film, the tantalum nitride film, and the tantalum film are laminated only at the bottom of the connection hole 19 in the copper diffusion prevention film. It has a three-layer structure including the two-layered film 43, and the side wall of the connection hole 19, the bottom and the side wall of the wiring groove 20 become the two-layered film 43. Since the tantalum film is formed, excellent characteristics in both stress migration resistance and electromigration resistance can be obtained. In particular, in the above-described semiconductor device, on the upper surface of the first wiring 15 at the bottom of the connection hole 19, a copper diffusion preventing film structure other than the above, specifically, a tantalum film single layer, a tantalum nitride single film, a tantalum film and a tantalum nitride film Stress migration resistance and electromigration resistance superior to the laminated structure of Further, since the side wall of the connection hole 19 and the bottom and side wall of the wiring groove 20 are formed of a laminated film of two layers of a tantalum nitride film and a tantalum film, the diffusion of copper is prevented as compared with the structure described with reference to FIG. The thickness of the film can be reduced, and application with smaller design rules becomes possible.
[0042]
In the above embodiment, the second insulating film 16 and the prevention film 25 serving as the copper oxidation prevention film and the diffusion prevention film formed on the wiring 15 and the wiring 23 are not limited to the silicon nitride film. Can be formed of an insulating film having a function of preventing oxidation and diffusion. For example, it can be formed of a film such as a silicon carbide film (SiC) or a silicon nitride carbide (SiCN). Further, the first insulating film 12 and the third insulating film 17 serving as the interlayer insulating film are not limited to the silicon oxide film, but may be, for example, a carbon-containing silicon oxide film (SiOC), a polyallyl ether film (PAE), or fluorine. Any film generally used as an interlayer insulating film, such as a containing silicon film (FSG), can be formed.
[0043]
Further, the method of forming the wiring groove and the connection hole is not limited to the manufacturing method described above, as long as the wiring groove and the connection hole reaching the lower conductive layer from the bottom of the wiring groove is formed. Any process may be used. Therefore, the two-layer laminated film of the present invention (three-layer laminated film including a guarantee pattern consisting of a tantalum film only at the bottom of the connection hole) is formed on the interlayer insulating film and the wiring regardless of the method of forming the wiring groove and the connection hole. The present invention can be applied by using any combination of the formed anti-oxidation film / diffusion prevention film. Further, the method of forming the wiring groove and the connection hole may use a plurality of types of interlayer insulating films or a plurality of types of hard masks. Furthermore, instead of the so-called dual damascene method in which a conductor is buried at the same time in a wiring groove and a connection hole to form a wiring and a plug, the so-called single damascene method in which a conductor is buried in a wiring groove, a copper oxidation prevention film is also used. -As a diffusion prevention film, the guarantee pattern of the present invention and a two-layer laminated film can be applied.
[0044]
Next, an embodiment of the first method of manufacturing a semiconductor device according to the present invention will be described with reference to the schematic sectional view of FIG.
[0045]
As shown in FIG. 3A, a silicon oxide film (SiO 2) 2 After the formation of the first insulating film 12), a wiring groove 13 is formed in the first insulating film 12 by using, for example, a technique of forming a normal groove wiring, and further, diffusion of copper into the wiring groove 13 is prevented. A first wiring 15 made of copper or a copper alloy is formed via the barrier layer 14.
[0046]
The first wiring 15 is formed such that the wiring thickness is, for example, 200 nm. The substrate is a device on which a device such as a transistor is manufactured. It should be noted that devices are not shown in the figure and are handled as one layer.
[0047]
After performing an appropriate post-processing, as shown in FIG. 3B, the second insulating film 16 serving as a copper oxidation prevention / diffusion prevention layer is covered with the first insulating film 15 so as to cover the first wiring 15. It is formed on the film 12. The second insulating film 16 is formed by depositing, for example, silicon nitride (SiN) to a thickness of 50 nm. The second insulating film 16 is formed of monosilane (SiH) using, for example, a parallel plate type plasma CVD apparatus. 4 ), Ammonia (NH 3 ), Nitrogen (N 2 ) A film can be formed using a gas at a pressure of 550 Pa.
[0048]
Subsequently, as shown in FIG. 3C, on the second insulating film 16, for example, silicon oxide (SiO 2) is used as an insulating film between connection hole layers and wiring layers. 2 3.) A film is formed to a thickness of, for example, 400 nm to form the third insulating film 17. As the silicon oxide film, for example, a parallel plate type plasma CVD apparatus is used, and monosilane (SiH 4 ) And nitrous oxide (N 2 O) Gas can be used to form a film at a pressure of 1.00 kPa in a film formation atmosphere and a substrate temperature of 400 ° C. Subsequently, for example, a silicon nitride (SiN) film having a thickness of, for example, 100 nm is formed as the etching mask 18. In the drawing, as an example, the etching mask 18 in a state where a wiring groove 20 described later is formed is shown. As a silicon nitride film, for example, a parallel plate type plasma CVD apparatus is used, and monosilane (SiH 4 ), Ammonia (NH 3 ) And nitrogen (N 2 ) A film can be formed using a gas at a pressure of 550 Pa in a film formation atmosphere.
[0049]
Subsequently, a resist mask (not shown) having a connection hole pattern is formed, and a connection hole pattern (not shown) is formed on the etching mask 18 by using the resist mask by a dry etching method. Here, the etching of the silicon nitride film is performed, for example, by using a general magnetron type etching apparatus, for example, by using trifluoromethane (CHF) as an etching gas. 3 ), Argon (Ar) and oxygen (O 2 ) Using CHF 3 : Ar: O 2 = 1: 5: 1, the bias power is set to 500 W, and the substrate temperature is set to 20 ° C. Subsequently, the connection holes 19 are opened in the third insulating film 17 using the resist mask having the same connection hole pattern. The connection hole 19 is formed, for example, by a general magnetron type etching apparatus, for example, by using octafluorobutane (C 4 F 8 ), Carbon monoxide (CO) and argon (Ar) and the gas flow ratio is C 4 F 8 : CO: Ar = 1: 10: 20, the bias power was set to 1500 W, the substrate temperature was set to 20 ° C., and the connection hole 19 was opened to a depth of 300 nm. Then, oxygen (O 2 By performing the ashing process using plasma and the organic chemical solution process, it is possible to remove the resist mask and remove the residual deposits during the etching process.
[0050]
Subsequently, a resist mask (not shown) for the wiring pattern is formed, and the etching mask 18 is processed using the resist mask by a dry etching method. Here, the etching of the silicon nitride is performed using, for example, a general magnetron type etching apparatus. As an example, trifluoromethane (CHF) is used as an etching gas. 3 ), Argon (Ar) and oxygen (O 2 ) Using CHF 3 : Ar: O 2 = 1: 5: 1, the bias power is set to 500 W, and the substrate temperature is set to 20 ° C. Then, oxygen (O 2 A) An ashing process using plasma and an organic chemical solution process are performed to remove the resist mask and to remove residual deposits during the etching process.
[0051]
Thereafter, the second insulating film 17 made of silicon oxide is processed by a dry etching method using an etching mask 18 on which a wiring pattern is formed, thereby forming a wiring groove 20 and forming a connection hole 19 in the first wiring 15. Form extension to reach. The silicon oxide (SiO 2 The processing is performed using, for example, a general magnetron type etching apparatus, and as an example, octafluorobutane (C 4 F 8 ), Carbon monoxide (CO) and argon (Ar) and the gas flow ratio is C 4 F 8 : CO: Ar = 1: 10: 20, the bias power was set to 1500 W, the substrate temperature was set to 20 ° C., and the third insulating film 17 was etched to a depth of 200 nm. Finally, oxygen (O 2 A) Ashing treatment using plasma and an organic chemical treatment are performed to remove residual deposits during the etching treatment. Up to this point, the wiring groove 20 has a depth (thickness) of 300 nm (of which 100 nm is the etching mask 18), and the depth of the connection hole 19 is 200 nm from the bottom of the wiring groove 20.
[0052]
Further, using the third insulating film 17 as a mask, the second insulating film 16 made of silicon nitride at the bottom of the connection hole 19 is removed. This etching method may be any etching method that can obtain an etching selectivity with silicon oxide. For example, the above-described silicon nitride etching method can be used.
[0053]
Thereafter, by performing an appropriate degassing process and an RF sputtering process, a deteriorated layer (not shown) of the wiring 15 exposed at the bottom of the connection hole 19 is removed. Subsequently, as shown in FIG. 3D, a tantalum film, a tantalum nitride film, and a tantalum film are sequentially formed on the inner surfaces of the wiring grooves 20 and the connection holes 19 as a diffusion preventing film for the copper wiring interlayer insulating film. The laminated three-layer film 21 is formed. Note that the three-layered film 21 is also formed on the third insulating curtain 17 via the etching mask 18. The three-layered film 21 is preferably formed continuously in the same chamber.
[0054]
In this film formation, for example, a tantalum film is first formed to a thickness of, for example, 2 nm to 20 nm, preferably 2 nm to 5 nm by a directional sputtering method using a tantalum target using a general magnetron sputtering apparatus. . Subsequently, in the same film forming chamber, a tantalum target is used in the same manner as described above, and nitrogen (N 2 A) A tantalum nitride film (TaN) is formed to a thickness of, for example, 2 nm to 20 nm, preferably 2 nm to 5 nm by a directional sputtering method using a gas. Then, in the same film forming chamber, the above N 2 The supply of gas is stopped, and a tantalum film is formed to a thickness of, for example, 2 nm to 20 nm, preferably 2 nm to 5 nm by a directional sputtering method using a tantalum target. Then, the total thickness of the three-layered film is 30 nm or less, preferably 15 nm or less. Each film thickness is appropriately set within the above range depending on the diameter of the connection hole and the width of the wiring groove.
[0055]
If the thickness of each film is less than 2 nm, disadvantages such as deterioration of stress migration resistance and electromigration resistance occur, and if the thickness of each film exceeds 20 nm, a lithography process performed after the film formation may be performed. However, disadvantages such as the inability to read the alignment mark, variations in the finished shape of the lithography process of the connection hole and the wiring groove due to local steps, and increase in contact resistance and wiring resistance in the connection hole occur. Therefore, the film thickness was set in the above range. On the other hand, if the total thickness of the three-layer laminated film 21 exceeds 30 nm, the three-layer laminated film 21 occupying too much in the connection hole or the wiring groove becomes too large, and the contact resistance and the wiring resistance increase. Further, when copper or an alloy containing copper is embedded, voids may be generated, resulting in a disadvantage that electrical characteristics and reliability are deteriorated. Therefore, the total thickness of the three-layered film 21 in the above range is set as described above.
[0056]
The laminated film composed of the tantalum film, the tantalum nitride film, and the tantalum film needs to be formed with good coverage on the inner surfaces of the wiring groove 20 and the connection hole 19, and is preferably a self-discharge ionization sputtering method or a long-distance sputtering method. It is preferable to use the directional sputtering method.
[0057]
Next, as shown in FIG. 3 (5), copper (Cu) or a copper alloy is deposited by an existing film forming method such as an electrolytic plating method, a sputtering method, or a CVD method, and the connection hole 19 and the wiring groove are formed. A wiring material film 22 for embedding 20 is formed. At this time, a wiring material film 22 is also deposited on the third insulating film 17 via the etching mask 18 and the three-layer laminated film 21.
[0058]
Thereafter, the surplus wiring material film 22 and the three-layer laminated film 21 deposited on the etching mask 18 made of silicon nitride where no wiring is formed are removed by, for example, chemical mechanical polishing (hereinafter referred to as CMP). Further, when the tantalum film is polished, the etching mask 18 is finally completely removed using a slurry that can also polish the silicon nitride film.
[0059]
As a result, as shown in (6) of FIG. 3, a wiring 23 made of a wiring material film 22 is formed in the wiring groove 20 via a three-layer laminated film 21, and the wiring 23 and the wiring 15 are connected. The plug 24 to be formed is formed of the wiring material film 22 in the connection hole 19 via the three-layered film 21. In the above CMP, the CMP conditions were adjusted so that the thickness of the wiring 23 became, for example, 200 nm.
[0060]
Thereafter, as shown in FIG. 3 (7), a protective film 25 covering the wiring 23 and serving as an antioxidant film and an anti-diffusion film of copper is formed on the third insulating film 17 by, for example, the second insulating film. Like the case of No. 16, it is formed of a silicon nitride film.
[0061]
In the embodiment described with reference to FIG. 3, a three-layer laminated film 21 in which a tantalum film, a tantalum nitride film, and a tantalum film are sequentially laminated as a copper diffusion prevention film is formed on the inner surfaces of the wiring grooves and the connection holes. Therefore, it is possible to obtain excellent characteristics in both stress migration resistance and electromigration resistance. The semiconductor device formed through at least the above steps has a copper diffusion preventing film structure other than the above, specifically, a tantalum single layer, a tantalum nitride single layer, a stacked structure of a tantalum film and a tantalum nitride film. Excellent stress migration resistance and electromigration characteristics can be obtained. Further, since the tantalum nitride film is formed on the inner surfaces of the wiring grooves and the connection holes, an excellent copper diffusion preventing function can be obtained. Therefore, according to the above-described manufacturing method, a semiconductor device having an excellent copper diffusion preventing function and having excellent stress migration resistance and electromigration resistance can be formed as described with reference to FIG.
[0062]
In the above embodiment, the second insulating film 16 and the prevention film 25 serving as the copper oxidation prevention film and the diffusion prevention film formed on the wiring 15 and the wiring 23 are not limited to the silicon nitride film. Can be formed of an insulating film having a function of preventing oxidation and diffusion. For example, it can be formed of a film such as a silicon carbide film (SiC) or a silicon nitride carbide (SiCN). Further, the first insulating film 12 and the third insulating film 17 serving as the interlayer insulating film are not limited to the silicon oxide film, but may be, for example, a carbon-containing silicon oxide film (SiOC), a polyallyl ether film (PAE), or fluorine. Any film generally used as an interlayer insulating film, such as a containing silicon film (FSG), can be formed.
[0063]
The method of forming the wiring groove and the connection hole is not limited to the above-described manufacturing method, and any method may be used as long as the wiring groove and the connection hole reaching the lower conductive layer from the bottom of the wiring groove are formed. Any process may be used. Therefore, the three-layer laminated film of the present invention can be formed by using any combination of an interlayer insulating film and a film serving as an oxidation prevention film and a diffusion prevention film formed on the wiring, regardless of the method of forming the wiring groove and the connection hole. Is also applicable. Further, the method of forming the wiring groove and the connection hole may use a plurality of types of interlayer insulating films or a plurality of types of hard masks. Furthermore, instead of the so-called dual damascene method in which a conductor is buried at the same time in a wiring groove and a connection hole to form a wiring and a plug, the so-called single damascene method in which a conductor is buried in a wiring groove, a copper oxidation prevention film is used. The three-layer laminated film of the present invention can be applied as the diffusion preventing film.
[0064]
Next, an embodiment of a second method for manufacturing a semiconductor device according to the present invention will be described with reference to the schematic sectional views of FIGS.
[0065]
As shown in FIG. 4A, a silicon oxide film (SiO 2) 2 After the formation of the first insulating film 12), a wiring groove 13 is formed in the first insulating film 12 by using, for example, a technique of forming a normal groove wiring, and further, diffusion of copper into the wiring groove 13 is prevented. A first wiring 15 made of copper or a copper alloy is formed via the barrier layer 14.
[0066]
The first wiring 15 is formed such that the wiring thickness is, for example, 200 nm. The substrate is a device on which a device such as a transistor is manufactured. It should be noted that devices are not shown in the figure and are handled as one layer.
[0067]
After performing an appropriate post-processing, as shown in FIG. 3B, the second insulating film 16 serving as a copper oxidation prevention / diffusion prevention layer is covered with the first insulating film 15 so as to cover the first wiring 15. It is formed on the film 12. The second insulating film 16 is formed by depositing, for example, silicon nitride (SiN) to a thickness of 50 nm. The second insulating film 16 is formed of monosilane (SiH) using, for example, a parallel plate type plasma CVD apparatus. 4 ), Ammonia (NH 3 ), Nitrogen (N 2 ) A film can be formed using a gas at a pressure of 550 Pa.
[0068]
Subsequently, as shown in FIG. 4D, a resist mask 31 for forming a connection hole pattern in the second insulating film 16 is formed, and the first wiring is formed by using this resist mask 31 by a dry etching method. A connection hole pattern 32 for a guarantee pattern is formed at a desired position reaching 15. Here, the etching of the silicon nitride film is performed, for example, by using a general magnetron type etching apparatus, for example, by using trifluoromethane (CHF) as an etching gas. 3 ), Argon (Ar) and oxygen (O 2 ) Using CHF 3 : Ar: O 2 = 1: 5: 1, the bias power is set to 500 W, and the substrate temperature is set to 20 ° C.
[0069]
Next, as shown in FIG. 2 A) An ashing process using plasma, an organic chemical solution process, and an appropriate degassing process and an RF sputtering process are performed to remove the resist mask 31 (see (3) in FIG. 4) and perform an etching process. The remaining deposits at the time are removed, and the altered layer (not shown) of the copper wiring formed on the surface of the lower first wiring 15 exposed by forming the connection hole pattern 32 is removed.
[0070]
Subsequently, as shown in FIG. 4 (5), a tantalum (Ta) film 41 serving as a barrier metal at the bottom of the connection hole is formed to a thickness of, for example, 150 nm on the second insulating film 16 so as to bury the connection hole pattern 32. Then, a film is formed. The tantalum film 41 is formed by a directional sputtering method using a tantalum target using a general magnetron sputtering apparatus.
[0071]
Subsequently, as shown in FIG. 4 (6), the surplus tantalum film 41 deposited on the second insulating film 16 which is not necessary as a guarantee pattern is removed by, for example, a chemical mechanical polishing (CMP) method. Here, the conditions for the CMP are not particularly limited. For example, a slurry containing colloidal silica as a main material was used. By this CMP, a guarantee pattern 42 made of a tantalum film 41 is formed only in a portion connected to a connection hole with an upper layer wiring made of copper or a copper alloy, that is, only in the connection hole pattern 32. In this CMP, even if the second insulating film 16 serving as an anti-oxidation film and a diffusion prevention film of copper is polished until a film thickness sufficient to function as anti-oxidation and anti-diffusion of copper of the first wiring 15 remains. There is no problem, and in this embodiment, the tantalum film 41 is polished under the CMP condition for polishing so that the thickness of the second insulating film 16 made of silicon nitride becomes 50 nm at the time of polishing. Therefore, the thickness of the second insulating film 16 as a final copper diffusion preventing film was 50 nm.
[0072]
The tantalum film 41 is formed to have a thickness of 2 nm to 20 nm, preferably 2 nm to 5 nm. If the thickness of the tantalum film 41 is less than 2 nm, there is a disadvantage that stress migration resistance and electromigration resistance are deteriorated. If the thickness of the tantalum film 41 exceeds 20 nm, lithography performed after the film formation is performed. In the process, there are disadvantages such as the inability to read alignment marks, variations in the finished shape of the lithography process of connection holes and wiring grooves due to local steps, and increase in contact resistance and wiring resistance in the connection holes. Become. Therefore, the film thickness was set in the above range. Here, the thickness of the tantalum and silicon nitride to be polished is preferably set so that the tantalum and silicon nitride remaining film after polishing has a small variation with respect to the scale and density of the pattern. The thickness is preferably set so that the step after the film formation is smaller, and the film thickness of the second insulating film 16 is set according to the above-mentioned CMP conditions and the film thickness of the tantalum film 41 to be left in the connection hole pattern 32. Is preferred.
[0073]
Next, as shown in FIG. 4 (7), an insulating film such as silicon oxide (SiO 2) is formed on the second insulating film 16 so as to cover the guarantee pattern 42, between the connecting hole layers and the wiring layers. 2 3.) A film is formed to a thickness of, for example, 400 nm to form the third insulating film 17. As the silicon oxide film, for example, a parallel plate type plasma CVD apparatus is used, and monosilane (SiH 4 ) And nitrous oxide (N 2 O) Gas can be used to form a film at a pressure of 1.00 kPa in a film formation atmosphere and a substrate temperature of 400 ° C. Subsequently, for example, a silicon nitride (SiN) film having a thickness of, for example, 50 nm is formed as the etching mask 18. In the drawing, as an example, the etching mask 18 in a state where a wiring groove 20 described later is formed is shown. As a silicon nitride film, for example, a parallel plate type plasma CVD apparatus is used, and monosilane (SiH 4 ), Ammonia (NH 3 ) And nitrogen (N 2 ) A film can be formed using a gas at a pressure of 550 Pa in a film formation atmosphere.
[0074]
Subsequently, a resist mask (not shown) for forming a connection hole pattern is formed, and by using the resist mask, a connection hole pattern (not shown) is formed on the etching mask 18 by a dry etching method. Here, the etching of the silicon nitride film is performed, for example, by using a general magnetron type etching apparatus, for example, by using trifluoromethane (CHF) as an etching gas. 3 ), Argon (Ar) and oxygen (O 2 ) Using CHF 3 : Ar: O 2 = 1: 5: 1, the bias power is set to 500 W, and the substrate temperature is set to 20 ° C. Subsequently, the connection holes 19 are opened in the third insulating film 17 using the resist mask having the same connection hole pattern. The connection hole 19 is formed, for example, by a general magnetron type etching apparatus, for example, by using octafluorobutane (C 4 F 8 ), Carbon monoxide (CO) and argon (Ar) and the gas flow ratio is C 4 F 8 : CO: Ar = 1: 10: 20, the bias power was set to 1500 W, the substrate temperature was set to 20 ° C., and the connection hole 19 was opened to a depth of 300 nm. Then, oxygen (O 2 By performing the ashing process using plasma and the organic chemical solution process, it is possible to remove the resist mask and remove the residual deposits during the etching process.
[0075]
Subsequently, a resist mask (not shown) for the wiring pattern is formed, and the etching mask 18 is processed using the resist mask by a dry etching method. Here, the etching of the silicon nitride is performed using, for example, a general magnetron type etching apparatus. As an example, trifluoromethane (CHF) is used as an etching gas. 3 ), Argon (Ar) and oxygen (O 2 ) Using CHF 3 : Ar: O 2 = 1: 5: 1, the bias power is set to 500 W, and the substrate temperature is set to 20 ° C. Then, oxygen (O 2 A) An ashing process using plasma and an organic chemical solution process are performed to remove the resist mask and to remove residual deposits during the etching process.
[0076]
Thereafter, the second insulating film 17 made of silicon oxide is processed by dry etching using the etching mask 18 on which the wiring pattern is formed to form the wiring groove 20 and to make the connection hole 19 reach the guarantee pattern 42. To form an extension. The silicon oxide (SiO 2 The processing is performed using, for example, a general magnetron type etching apparatus, and as an example, octafluorobutane (C 4 F 8 ), Carbon monoxide (CO) and argon (Ar) and the gas flow ratio is C 4 F 8 : CO: Ar = 1: 10: 20, the bias power was set to 1500 W, the substrate temperature was set to 20 ° C., and the third insulating film 17 was etched to a depth of 200 nm. Finally, oxygen (O 2 A) Ashing treatment using plasma and an organic chemical treatment are performed to remove residual deposits during the etching treatment. Up to this point, the wiring groove 20 has a depth (thickness) of 250 nm (of which 50 nm is the etching mask 18), the depth of the connection hole 19 is 200 nm from the bottom of the wiring groove 20, and the guarantee pattern 42 is exposed at the bottom. I have.
[0077]
Thereafter, by performing appropriate degassing and RF sputtering, the altered layer (not shown) formed on the surface of the guarantee pattern 42 exposed at the bottom of the connection hole 19 is removed. Subsequently, as shown in FIG. 4 (8), a tantalum nitride film and a tantalum film were sequentially laminated on the inner surfaces of the wiring grooves 20 and the connection holes 19 as a diffusion preventing film for the copper wiring interlayer insulating film. A layer stack 43 is formed. Note that the two-layer laminated film 43 is also formed on the third insulating film 17 via the etching mask 18. The two-layer film 43 is preferably formed continuously in the same chamber.
[0078]
This film formation is performed, for example, by using a general magnetron sputtering apparatus, first using a tantalum target, and using a directional sputtering method, using a tantalum target, and using nitrogen (N 2 A) A tantalum nitride film (TaN) is formed to a thickness of, for example, 2 nm to 20 nm, preferably 2 nm to 5 nm by a directional sputtering method using a gas. Then, in the same film forming chamber, the above N 2 The supply of gas is stopped, and a tantalum film is formed to a thickness of, for example, 2 nm to 20 nm, preferably 2 nm to 5 nm by a directional sputtering method using a tantalum target. Then, the total thickness of the two-layer laminated film 43 is set to 30 nm or less, preferably 15 nm or less. Each film thickness is appropriately set within the above range depending on the diameter of the connection hole and the width of the wiring groove.
[0079]
If the thickness of each film is less than 2 nm, disadvantages such as deterioration of stress migration resistance and electromigration resistance occur, and if the thickness of each film exceeds 20 nm, a lithography process performed after the film formation may be performed. However, disadvantages such as the inability to read the alignment mark, variations in the finished shape of the lithography process of the connection hole and the wiring groove due to local steps, and increase in contact resistance and wiring resistance in the connection hole occur. Therefore, the film thickness was set in the above range. If the total thickness of the two-layer laminated film 43 exceeds 30 nm, the amount of the two-layer laminated film 43 occupying in the connection hole or the wiring groove becomes too large, and the contact resistance and the wiring resistance increase. Further, when copper or an alloy containing copper is embedded, voids may be generated, resulting in a disadvantage that electrical characteristics and reliability are deteriorated. For this reason, the total thickness of the two-layer laminated film 43 is set as described above in the above range.
[0080]
Since the laminated film composed of the tantalum nitride film and the tantalum film needs to be formed with good coverage on the inner surfaces of the wiring grooves 20 and the connection holes 19, it is preferable to use a directivity such as a self-discharge ionization sputtering method or a long distance sputtering method. It is preferable to use a sputtering method.
[0081]
Next, as shown in FIG. 5C, copper (Cu) or a copper alloy is deposited by an existing film forming method such as an electrolytic plating method, a sputtering method, or a CVD method, and the connection hole 19 and the wiring groove are formed. A wiring material film 22 for embedding 20 is formed. At this time, the wiring material film 22 is also deposited on the third insulating film 17 via the etching mask 18 and the two-layer laminated film 43.
[0082]
Thereafter, the surplus wiring material film 22 and the two-layered laminated film 43 deposited on the etching mask 18 made of silicon nitride where no wiring is formed are removed by, for example, chemical mechanical polishing (hereinafter referred to as CMP). Further, when the tantalum film is polished, the etching mask 18 is finally completely removed using a slurry that can also polish the silicon nitride film.
[0083]
As a result, as shown in FIG. 5 (10), the wiring 23 is formed in the wiring groove 20 via the two-layer laminated film 43, and the plug 24 connecting the wiring 23 and the wiring 15 is formed in the connection hole. 19 is formed via a two-layer laminated film 43. In the above CMP, the CMP conditions were adjusted so that the thickness of the wiring 23 became, for example, 200 nm.
[0084]
After that, as shown in FIG. 5 (11), on the third insulating film 17, a protection film 25 which covers the wiring 23 and serves as a copper oxidation prevention film / diffusion prevention film is formed by, for example, the second insulation film Like the case of No. 16, it is formed of a silicon nitride film.
[0085]
In the embodiment described above with reference to FIGS. 4 and 5, the copper diffusion prevention film is provided only at the bottom of the connection hole 19, and is a two-layer structure in which the assurance pattern 42 made of a tantalum film, the tantalum nitride film, and the tantalum film are stacked. It has a three-layer structure composed of the film 43, and the side wall of the connection hole 19, the bottom and the side wall of the wiring groove 20 become a two-layer laminated film 43, so that both the resistance against stress migration (SM) and the resistance against electromigration (EM) are achieved. Excellent characteristics can be obtained. In addition, the semiconductor device formed through at least the above-described steps has a copper diffusion prevention film structure other than the above, specifically, a tantalum film single layer, a tantalum nitride film, on the upper surface of the first wiring 15 at the bottom of the connection hole 19. It is possible to obtain better stress migration resistance and electromigration resistance than a single layer, a stacked structure of a tantalum film and a tantalum nitride film. Further, since the side wall portion of the connection hole 19 and the bottom portion and the side wall portion of the wiring groove 20 are formed of a two-layered film of a tantalum nitride film and a tantalum film, the diffusion of copper is smaller than that of the manufacturing method described with reference to FIG. The thickness of the prevention film can be reduced, and application with smaller design rules becomes possible. Therefore, according to the above-described manufacturing method, a semiconductor device having an excellent copper diffusion preventing function and having excellent stress migration resistance and electromigration resistance can be formed as described with reference to FIG.
[0086]
In the above embodiment, the second insulating film 16 and the prevention film 25 serving as the copper oxidation prevention film and the diffusion prevention film formed on the wiring 15 and the wiring 23 are not limited to the silicon nitride film. Can be formed of an insulating film having a function of preventing oxidation and diffusion. For example, it can be formed of a film such as a silicon carbide film (SiC) or a silicon nitride carbide (SiCN). Further, the first insulating film 12 and the third insulating film 17 serving as the interlayer insulating film are not limited to the silicon oxide film, but may be, for example, a carbon-containing silicon oxide film (SiOC), a polyallyl ether film (PAE), or fluorine. Any film generally used as an interlayer insulating film, such as a containing silicon film (FSG), can be formed.
[0087]
The method of forming the wiring groove and the connection hole is not limited to the above-described manufacturing method, and any method may be used as long as the wiring groove and the connection hole reaching the lower conductive layer from the bottom of the wiring groove are formed. Any process may be used. Therefore, the two-layer laminated film of the present invention (three-layer laminated film including a guarantee pattern consisting of a tantalum film only at the bottom of the connection hole) is formed on the interlayer insulating film and the wiring regardless of the method of forming the wiring groove and the connection hole. The present invention can be applied by using any combination of the formed anti-oxidation film / diffusion prevention film. Further, the method of forming the wiring groove and the connection hole may use a plurality of types of interlayer insulating films or a plurality of types of hard masks. Furthermore, instead of the so-called dual damascene method in which a conductor is buried at the same time in a wiring groove and a connection hole to form a wiring and a plug, the so-called single damascene method in which a conductor is buried in a wiring groove, a copper oxidation prevention film is also used. -As a diffusion prevention film, the guarantee pattern of the present invention and a two-layer laminated film can be applied.
[0088]
【The invention's effect】
As described above, according to the first semiconductor device of the present invention, by using a three-layer structure in which a tantalum film, a tantalum nitride film, and a tantalum film are stacked as a copper diffusion prevention film, stress migration resistance and electromigration are achieved. It has excellent properties in both the resistance and the copper diffusion preventing function. Further, according to the second semiconductor device, only the bottom of the connection hole has a three-layer structure in which a tantalum film, a tantalum nitride film, and a tantalum film are laminated on a copper diffusion prevention film, and other connection hole side walls, a wiring bottom portion, and the like. By using a two-layer structure in which a tantalum nitride film and a tantalum film are stacked only on the side wall, the same stress migration resistance and electromigration resistance as in the three-layer structure can be provided. Further, since the diffusion preventing film formed on the inner surface of the connection hole or the wiring groove formed by the groove wiring technique becomes thinner, it can be applied to a more miniaturized semiconductor device. Therefore, a semiconductor device having a highly reliable wiring structure is obtained.
[0089]
According to the first method of manufacturing a semiconductor device of the present invention, since a three-layer structure in which a tantalum film, a tantalum nitride film, and a tantalum film are stacked as a copper diffusion prevention film is formed, both stress migration resistance and electromigration resistance are excellent. Having excellent characteristics and an excellent copper diffusion preventing function. Further, according to the second manufacturing method, a three-layer structure in which a tantalum film, a tantalum nitride film, and a tantalum film are laminated on a copper diffusion prevention film only at the bottom of the connection hole is formed. Since a two-layer structure in which a tantalum nitride film and a tantalum film are stacked only on the bottom and side walls is formed, the same resistance to stress migration and electromigration as the above-described three-layer structure can be provided. Further, since the diffusion prevention film formed on the inner surface of the connection hole or the wiring groove formed by the groove wiring technique becomes thinner, it can be applied to a more miniaturized semiconductor device. Therefore, a semiconductor device having a highly reliable wiring structure can be formed.
[Brief description of the drawings]
FIG. 1 is a schematic sectional view showing one embodiment of a first semiconductor device of the present invention.
FIG. 2 is a schematic configuration sectional view showing one embodiment of a second semiconductor device of the present invention.
FIG. 3 is a schematic configuration sectional view showing one embodiment of a method for manufacturing a first semiconductor device of the present invention.
FIG. 4 is a schematic sectional view showing one embodiment of a method for manufacturing a second semiconductor device of the present invention.
FIG. 5 is a schematic sectional view showing one embodiment of a method for manufacturing a second semiconductor device of the present invention.
[Explanation of symbols]
Reference numeral 15: first wiring, 19: connection hole, 20: wiring groove, 21, laminated film of three layers, 23: second wiring, 24: plug

Claims (3)

銅もしくは銅合金からなる配線を備え、
前記配線の少なくとも一部分にタンタル膜と窒化タンタル膜とタンタル膜とを順に積層した積層膜を備えた
ことを特徴とする半導体装置。Equipped with wiring made of copper or copper alloy,
A semiconductor device comprising: a laminated film in which a tantalum film, a tantalum nitride film, and a tantalum film are sequentially laminated on at least a part of the wiring. 第１導電体を覆う絶縁膜に前記第１導電体に達するように形成された接続孔と、
前記接続孔内に埋め込まれた銅もしくは銅合金からなる第２導電体とを備えた半導体装置において、
前記接続孔の底部にタンタル膜と窒化タンタル膜とタンタル膜とを順に積層した積層膜を備え、
前記接続孔の側壁に窒化タンタル膜とタンタル膜とを側壁側より順に積層した積層膜を備えた
こと特徴とする半導体装置。A connection hole formed in the insulating film covering the first conductor so as to reach the first conductor;
A second conductor made of copper or a copper alloy embedded in the connection hole,
A laminated film in which a tantalum film, a tantalum nitride film, and a tantalum film are sequentially laminated at the bottom of the connection hole,
A semiconductor device comprising: a stacked film in which a tantalum nitride film and a tantalum film are sequentially stacked on a side wall of the connection hole from a side wall side. 第１絶縁膜に中に設けられた導電体を覆う第２絶縁膜を形成する工程と、
前記第２絶縁膜に前記導電体に達する接続孔パターンを形成する工程と、
前記接続孔パターンにタンタル膜を形成する工程と、
前記第２絶縁膜上に第３絶縁膜を形成しかつ前記第３絶縁膜に配線溝と前記配線溝の底部より前記タンタル膜に達する接続孔を形成する工程と、
前記配線溝および前記接続孔の各内面に窒化タンタル膜とタンタル膜とを順に積層した積層膜を形成する工程と
を備えたことを特徴とする半導体装置の製造方法。Forming a second insulating film covering a conductor provided in the first insulating film;
Forming a connection hole pattern reaching the conductor in the second insulating film;
Forming a tantalum film in the connection hole pattern;
Forming a third insulating film on the second insulating film, and forming a wiring groove in the third insulating film and a connection hole reaching the tantalum film from the bottom of the wiring groove;
Forming a laminated film in which a tantalum nitride film and a tantalum film are sequentially laminated on each inner surface of the wiring groove and the connection hole.
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