JP2004166745A - Ultrasonic diagnostic equipment - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To perform phasing summation processing especially suitable for multidirectional simultaneous reception, or the like, by accelerating phasing summation processing in ultrasonic diagnostic equipment. <P>SOLUTION: Data stream-inputted in a time series order are written in order in four memories 42 by the unit of four, and it is repeated. Four pieces of data for interpolation are simultaneously read from the four memories 42. After the four pieces of data are rearranged, they are outputted to four multipliers 64. The four multipliers 64 have a coefficient for interpolation inputted, each coefficient is multiplied to each piece of data, and the multiplying result of them are added by an addition part 66. In the case of performing multidirectional simultaneous reception, each processing after reading of the data from the four memories 42 is carried out in time sharing. <P>COPYRIGHT: (C)2004,JPO

Description

【００３２】
上記式に従って、反射体Ｆの深度に対する受信時間をグラフにしたものが図１２である。超音波診断装置においては、Ａ／Ｄ変換器によって、一定周期（サンプリング周期）で各チャンネルの受信信号がサンプリングされる。そのサンプリングされた各データが図１２において黒丸で表されている。白丸は、補間処理によって受信深度が等間隔（Δｄ）となるように再サンプリングを行った場合に得られるデータを示している。整相加算を行う場合、複数のチャンネル間で同じ深度のデータが加算されることになる。
【００３３】
実際には、各チャンネルごとに、サンプリング周期Δｔでサンプリングされた時系列順のデータ列がメモリ上にいったん格納される。そして、データ間隔がΔｄとなるような再サンプリングを行うために、読み出し時間（ＲＴｉ）において、メモリからその読み出し時間（補間点）近傍の複数のデータを読み出し、補間処理を用いて図１２に示すカーブ上の補間データ（白丸）を求める。この場合に補間処理はΔｔ以内の遅延処理に相当する。ここで、読み出し時間（ＲＴｉ）は以下の式によって表される。
【数２】

【００３４】
次に、図１には、本発明に係る超音波診断装置の好適な実施形態が示されており、図１はその全体構成を示すブロック図である。
【００３５】
アレイ振動子１０は図示されていない超音波探触子内に設けられる。このアレイ振動子１０は複数の振動素子１２によって構成される。このアレイ振動子１０により超音波ビームが形成され、その超音波ビームが電子走査される。その電子走査方式としては電子リニア走査、電子セクタ走査などを挙げることができる。ちなみに、超音波探触子は生体の表面上に当接して用いられるものであり、あるいは生体の体腔内に挿入して用いられるものである。送信部１６は、アレイ振動子１０を構成する各振動素子１２に対して送信信号を供給する回路であり、送信部１６は送信ビームフォーマーとして構成されている。
【００３６】
受信部１４は、アレイ振動子１０を構成する各振動素子１２からの受信信号に対して整相加算処理を実行する回路であり、この受信部１４は受信ビームフォーマーとして機能する。受信部１４においては、各チャンネル（各振動素子１２）ごとにアンプ２８、Ａ／Ｄ変換器３０、遅延補間部３２が設けられている。アンプ２８は振動素子１２から出力される受信信号を増幅し、その増幅された受信信号がＡ／Ｄ変換器３０に入力される。Ａ／Ｄ変換器３０は本実施形態において送信中心周波数ｆ_０の４倍の周波数をもったサンプリングクロックに同期してアナログの受信信号をデジタルの受信信号に変換する。
【００３７】
遅延補間部３２は、デジタル信号に変換された受信信号（エコーデータ列）に対して遅延処理を行う回路である。この遅延補間部３２については後に図２などを用いて具体的に説明する。各チャンネルの受信信号は上述したように遅延補間部３２によって遅延処理され、これにより各チャンネルの受信信号の位相がフォーカス点に対して揃えられ、その状態において加算器３４によって加算される。すなわち各チャンネルの受信信号が整相加算される。これによって超音波ビームが形成され、具体的には、電子フォーカス及び電子ビームステアリングが達成される。
【００３８】
なお、１送信ビームあたり複数の受信ビームを同時に形成する場合には、加算器３４などを時分割動作させるようにしてもよいし、各受信ビームごとに加算器３４を設けるようにしてもよい。多方向同時受信のための構成については後に詳述することにする。
【００３９】
整相加算後の受信信号は信号処理部２０に入力される。信号処理部２０はユーザーによって選択された動作モードに従って、受信信号に対する処理を実行する。例えば、Ｂモードにおいては、受信信号に対して検波、対数圧縮などの処理がなされる。カラーフローマッピングモード（カラードプラモード）が選択された場合には、例えば複素信号に対する自己相関演算などの処理が実行される。更にドプラモードなどが選択された場合には、ドプラ情報の抽出及び周波数解析などが実行される。ちなみに、本実施形態に係る超音波診断装置においては２次元の超音波画像が形成されているが、もちろん３次元の超音波画像が形成される場合にも本発明を適用することができる。
【００４０】
デジタルスキャンコンバータ（ＤＳＣ）２２は、信号処理後の受信信号に対して補間処理、座標変換処理などを実行する。これにより超音波画像の画像データが構成され、この画像データは表示処理部２４を介して表示部２６に出力される。表示部２６にはＢモード画像などの超音波画像が表示される。主制御部１８は装置内に設けられた各構成の動作制御を行っている。なお、本実施形態に係る装置は受信波に含まれる高調波成分を画像化する場合においても用いることができる。
【００４１】
次に、図１に示した遅延補間部３２の具体的な構成について説明する。
【００４２】
図２には遅延補間部の一例が示されている。この遅延補間部はメモリ部４０からの複数のデータの読み出し制御とそれらの複数のデータを用いた補間処理とによって遅延処理を行うものである。すなわち、複数のデータの読み出し制御によりサンプリング周期の整数倍に相当する粗い遅延時間を設定でき、また補間処理によりサンプリング周期内における細かい遅延を行うことができる。
【００４３】
図２において、メモリ部４０には、時系列順で入力されるデータ列が格納される。メモリ部４０は、図２に示す例において、４つのメモリ４２によって構成されている。各メモリは独立して動作するＲＡＭによって構成されているが、もちろんそれぞれのメモリ４２を独立して書き込み読み出し動作させることができる限りにおいてメモリ部４０の構成としては各種のものを採用することができる。
【００４４】
図２に示されるように、時系列順で入力されるデータ列に対して複数のメモリ４２が並列配置されており、各データは一つずつ順番に１番目のメモリ４２から４番目のメモリ４２まで振り分けられて格納され、それがサイクリックに繰り返されることになる。
【００４５】
受信制御部４４は遅延補間部全体の動作を制御しており、図２に示す例では、受信制御部４４が書き込み制御部としても機能する。すなわち、その受信制御部４４から各メモリ４２に対して共通の書き込みアドレス信号（ＷＡＤＲ）が出力されている。その信号は各メモリ４２における書き込みアドレス端子に入力されている。また受信制御部４４から各メモリ４２に対して書き込みイネーブル信号（ＷＥ０，ＷＥ１，ＷＥ２，ＷＥ３）が出力されている。
【００４６】
上述したように、入力されるデータ列は４データ単位で区分され、その４データが４つのメモリ４２の同じアドレスに並列的に格納され、それが各区分ごとに繰り返されることになる。すなわち各データはその時系列順で４つのメモリ４２に振り分けられて書き込まれる。
【００４７】
読み出し制御部４６は、図２に示す例において、複数の遅延制御部４８と、時分割処理部５０と、ＲＴ（読み出し時間あるいは遅延量に相当）処理部５２とによって構成される。遅延制御部４８は、受信開始信号１００が入力されたタイミングに基づいて、受信ダイナミックフォーカスを行うために必要なタイミングで読み出し時間（遅延量）を表すデータＲＴを発生させる。本実施形態では、時分割処理によって複数の受信ビームを同時に形成するため複数の遅延制御部４８が設けられている。ただし、１つの受信ビームのみを形成する場合には１つの遅延制御部４８が動作する。この場合、時分割処理部５０は実質的に機能しない。
【００４８】
時分割処理部５０は、複数の受信ビームを同時形成する場合に複数の遅延制御部４８から出力されるデータ（ＲＴ０〜ＲＴｎ−１）を時分割処理し、すなわちそれらのデータを順番に選択して、その選択されたデータ（ＲＴ）を出力する回路である。時分割処理が適用される場合には、メモリ部４０の読み出し、並び換え処理、乗算処理、加算処理といった一連の処理がすべて時分割で実行されることになる。ちなみに、そのような時分割処理が適用された場合に得られる各受信ビームごとの遅延補間データは図１に示したように加算器３４に入力されるが、その場合においては加算器３４および信号処理部２０なども時分割動作する。もちろん、各受信ビームごとに加算器３４を設け、各受信ビームごとに受信信号を並列処理するようにしてもよい。
【００４９】
ＲＴ処理部５２は、本実施形態においてアドレスコントローラ５４とテーブル５６とによって構成されている。データＲＴは複数ビット（例えば１３ビット）によって構成されており、そのうちの上位ビットが整数部とされ、そのうちの下位ビットが小数部とされている。ここで整数部はサンプリング周期を単位とした粗い遅延時間に相当し、一方、小数部はサンプリング周期内における細かい遅延時間に相当する。
【００５０】
アドレスコントローラ５４は、整数部のうちの下位２ビットを除いたものを各メモリ４２に与える読み出しアドレス信号として出力している。図においてその読み出しアドレス信号がＲＡＤＲ０，ＲＡＤＲ１，ＲＡＤＲ２，ＲＡＤＲ３によって表されている。
【００５１】
テーブル５６にはデータＲＴのうちの小数部が入力され、テーブル５６は小数部に対応した補間用の係数列を出力する。その係数列は本実施形態において４つの係数ω０，ω１，ω２，ω３によって構成されている。それらの係数は４つの乗算器６４へ出力されている。
【００５２】
並び換え回路５８は４つのメモリ４２から同時に出力される４つのデータ（データセット）に対して並び換え処理を行うものである。図２においては、４つのメモリ４２から読み出された４つのデータがＭＤ０，ＭＤ１，ＭＤ２，ＭＤ３によって表されている。並び換え回路５８は、アドレスコントローラ５４において整数部の下位２ビットを用いて生成された並び換えパターンを表す信号ＳＥＬに基づいて、入力される４つのデータの並び換えを実行し、その並び換えられた後の４つのデータを出力する。ここで、出力される４つのデータがＳＤ０，ＳＤ１，ＳＤ２，ＳＤ３によって表されている。
【００５３】
図２に示す例では、４つのメモリ４２から出力される４つのデータは補間点近傍の４つのデータであり、それらは時間的に連続しているものではあるが、４つのメモリ４２への振り分けによって必ずしも順番通りに並んで出力されないため、並び換え回路５８は、古いデータ順で４つのデータが並ぶように並び換え処理を実行する。ここで、例えば、ＳＤ０が最も時間的に古いデータであり、ＳＤ３が時間的に最も新しいデータである。
【００５４】
補間部６０は図２に示す例において乗算器群６２と加算器６６とによって構成される。乗算器群６２は４つの乗算器６４によって構成されている。各乗算器６４には並び換え後のデータが入力され、また補間係数が入力されている。そして、各乗算器６４はデータと補間係数とを乗算する。そして、その乗算結果を加算器６６にて加算することにより、重み付け加算すなわち補間処理を行うことができる。その結果、加算器６６の出力として遅延補間データが得られる。受信ダイナミックフォーカスが適用される場合、各リサンプリングポイントごとに遅延補間データが生成されることになる。図１に示したように各チャンネルごとの遅延補間データは図１に示した加算器３４に入力されここで整相加算処理が実行される。
【００５５】
図２に示した構成の動作を図３〜図５を用いて具体的に説明する。
【００５６】
まず、図３にはデータ書き込み時の動作がタイミングチャートとして示されている。受信開始から各データが４つずつ４つのメモリ４２に書き込まれるが、その場合においてその４つのデータは各メモリ４２上の同じアドレスに格納される。各メモリ４２ごとの書き込みタイミングはイネーブル信号ＷＥ０，ＷＥ１，ＷＥ２、ＷＥ３によって定められる。ちなみに４データ単位での補間処理を行うため、図示される例においてはサンプリング開始タイミングよりも１つ前のデータからメモリ部４０への書き込みが行われている。
【００５７】
以上の説明から明らかなように、時系列順で入力される各データは４つのメモリ４２の配列順で順番に振り分けて格納され、すなわち、−１番から２番までのデータが４つのメモリに順番に格納され、次に３番から６番までのデータが４つのメモリに順番に格納され、以下同様にこれが繰り返されることになる。
【００５８】
図４には、読み出しアドレスの生成に関する動作がタイミングチャートとして示されている。ここでは、１つの遅延制御部４８のみが動作する場合について示されている。
【００５９】
受信開始から一定時間２００をおいて、読み出し時間すなわち遅延量を表すデータＲＴの出力が開始される。このデータＲＴは図１２を用いて説明したように深さ方向において均等にリサンプリングがなされるようなタイミングで生成されるものである。
【００６０】
データＲＴにおける整数部（下位２ビットを除く）は４つのアドレス信号ＲＡＤＲ０，ＲＡＤＲ１，ＲＡＤＲ２，ＲＡＤＲ３として用いられ、それらの読み出しアドレス信号が各メモリ４２へ出力される。この場合において、整数部における下位２ビットは図４に示されるように４つのアドレス信号をシフトさせるために用いられる。また、その下位２ビットは並び換えパターンを表す信号ＳＥＬを決定し並び換え回路はその信号ＳＥＬに従ってデータの並び換えを行う。いずれにしても、４つのメモリ４２から４つのデータで構成されるデータセットが並列的に同時に読み出され、そのデータセットが補間処理に利用されることになる。
【００６１】
図５には、図４に示したタイミングチャートに更に他の情報を付加したタイミングチャートが示されている。上述したように各メモリ４２に対してそれぞれ個別的に読み出しアドレス信号が与えられると、各メモリから４つのデータが同時に読み出される。それが図５においてＭＤ０，ＭＤ１，ＭＤ２，ＭＤ３で表されている。すると、並び換え回路５８は、ＳＥＬによって表される並び換えパターンに従って、図５に示されるように、データの古い順で並ぶように４つのデータの並び換えを実行する。この並び換え後のデータがＳＤ０，ＳＤ１，ＳＤ２，ＳＤ３によって表されている。具体的には、例えば図５に示す最初のタイミングにおいては、並び換え回路５８に−１，０，１，２の４つのデータが入力され、並び換え回路５８はパターン０を選択し、−１，０，１，２を出力する。すなわち、そのままの並び順でデータを出力する。次のタイミングにおいては、３，０，１，２の４つのデータが入力されると、並び換え回路５８は、ＳＥＬによって示されるパターン１に従って、入力される４つのデータの並び換えを実行し、その結果、０，１，２，３という並びでそれらが並列的に同時に出力される。これはそれ以降のタイミングにおいても同様であり、すなわちメモリ４２からは補間点近傍の４つのデータが出力され、それらは時間的には連続しているが、その並び自体は必ずしも時間順でないため並び換え回路５８が補間用の係数列を乗算するために、４つのデータを古い順で並び換えている。
【００６２】
そのように並び換えられた４つのデータは、上述したように４つの乗算器６４において４つの補間用の係数と乗算され、それらの乗算結果が加算器６６によって加算されることにより遅延補間データが生成される。すなわち、図５において、遅延補間データとして示されている各数値は補間量すなわちＲＴを表している。
【００６３】
したがって、図２に示した構成によれば、シリアルデータとして入力される複数のデータは並列配置された４つのメモリに振り分けて格納され、これによって事実上シリアル／パラレル変換がなされることになる。これにより、補間処理で必要な４つのデータを選択的に同時に読み出すことが可能となり、補間処理を極めて迅速に実行できるという利点がある。
【００６４】
図６には、図２に示した構成において、時分割処理を適用した場合の動作が概念的に示されている。例えば４つの遅延制御部４８が動作する場合には、すなわち４つの受信ビームを同時に形成する場合には、それぞれの遅延制御部４８からＲＴ＿Ａ，ＲＴ＿Ｂ，ＲＴ＿Ｃ，ＲＴ＿Ｄが出力されるが、時分割処理部５０によってそれらの４つのデータが１単位期間内において４つに時分割処理され、すなわちそれらの４つのデータが時間軸上で揃えられてＲＴ処理部５２へ出力される。それ以降の動作は上述したものと同様であるが、上述した動作シーケンスにおいて、データの読み出し以降の各動作が１単位時間当たり４回実行されることになる。
【００６５】
図７には遅延補間部の他の例が示されている。なお、図２に示した構成と同様の構成には同一符号を付しその説明を省略する。
【００６６】
図２に示す構成例では、４つのデータに対する並び換えがなされていたが、図７に示す構成例では４つの補間用の係数に対して並び換えがなされている。このような構成によっても同様の結果を得ることが可能となる。
【００６７】
具体的には、データＲＴのうちで整数部がアドレスコントローラ５４に入力され、小数部がテーブル５６に入力される点は図１に示した構成と同様であるが、アドレスコントローラ５４は信号ＳＥＬを並び換え回路７０へ出力している。並び換え回路７０には、テーブル５６によって生成された４つの補間係数が入力されているが、その並び換え回路７０は４つの補間係数を信号ＳＥＬで表されるパターンに従って並び換えている。これにより、４つのデータが順番通りに並んでいなくてもそれらのデータの並びに応じて補間用の係数列の並びを変えることにより、データと係数のペアを適正なものにすることが可能となる。
【００６８】
したがって、図７に示す構成例では、メモリ部４０と乗算器群６２との間に図２に示した並び換え回路５８は設けられておらず、その機能は上述した並び換え回路７０が達成している。
【００６９】
図７に示す構成例では、テーブル５６の後段に並び換え回路７０を設けたが、テーブル５６自体に並び換えの機能を内蔵させるようにしてもよい。すなわち、テーブル５６に信号ＳＥＬも入力させ、並び換え後の４つの係数を発生させるようにしてもよい。
【００７０】
いずれにしても、複数のデータによって構成されるデータセットと複数の係数によって構成される係数列との間における対応関係を制御することにより、適正な補間処理を実現することが可能となる。
【００７１】
図８には、図７に示した構成例の動作がタイミングチャートとして示されている。図５に示したタイミングチャートと対比すれば明らかなように、並び換え回路７０によって４つの係数Ｃ０，Ｃ１，Ｃ２，Ｃ３を並び換えてそれらをω０，ω１，ω２，ω３としており、例えば最初のタイミングにおいては並び換え後の配列としてＣ０，Ｃ１，Ｃ２，Ｃ３となっており、このタイミングでは実質的な並び換えは行われていないが、次のタイミングにおいては、Ｃ３，Ｃ０，Ｃ１，Ｃ２となっており、パターン１によって並び換えが実行されている。これはそれ以降のタイミングにおいても同様である。
【００７２】
図９には図１に示した遅延補間部３２の更に他の構成例が示されている。
【００７３】
この図９に示す遅延補間部は上述した時分割処理に対応し且つ複素信号を生成可能なものである。なお、図２に示した構成と同様の構成には同一符号を付しその説明を省略する。
【００７４】
図９に示す構成においては、メモリ部４０が８個のメモリ４２によって構成される。ここで、その８個のメモリ４２は２つのグループに分けられており、すなわち０番目から３番目のメモリ４２が第１グループを構成し、４番目から７番目のメモリ４２が第２グループを構成している。
【００７５】
時系列順で入力される複数のデータは、８個のデータ単位で区分されて８つのメモリ４２に振り分けて格納される。そして、このような書き込み制御が８個のデータを単位として繰り返し実行される。遅延制御部４８から時分割処理部５０を介して出力されたデータＲＴのうちで整数部はアドレスコントローラ７２に入力され、小数部はテーブル７４に入力されている。
【００７６】
アドレスコントローラ７２は、第１グループを構成する４つのメモリ４２に対する共通の読み出しアドレス信号と第２グループを構成する４つのメモリ４２に供給する共通の読み出しアドレス信号とを発生している。図９においては、それがＲＡＤＲ０，ＲＡＤＲ１によって表されている。具体的には、整数部の下位３ビットを除いた値として第２グループ用のアドレス信号が生成されており、そのアドレスにビット３の値を加算した値として第１グループ用のアドレスが生成されている。
【００７７】
また、アドレスコントローラ７２は、整数部における下位３ビットを用いて並び換えパターンを決定しており、そのパターンを表す信号ＳＥＬを並び換え回路５８へ出力している。
【００７８】
一方、テーブル７４にはデータＲＴのうちの小数部が入力され、テーブル７４はその小数部に対応した２つの係数列を発生させている。ここで第１の係数列は５つの係数ω０，ω１，ω２，ω３，ω４で構成され、第２の係数列は５つのω５，ω６，ω７，ω８，ω９によって構成されている。
【００７９】
図９において、並び換え回路５８には、メモリ部４０から同時に出力される８個のデータが入力されている。図においてはそれがＭＤ０〜ＭＤ７によって表されている。並び換え回路５８は、図２に示した並び換え回路５８と同様に並び換え機能を有するが、図９に示す並び換え回路５８は特にデータ選択機能を有している。すなわち８個のデータのうちで補間処理で用いる５つのデータを選択し、その５つのデータについて並び換えを実行している。ここで、並び換え回路５８から出力される５つのデータがＳＤ０，ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４によって表されている。また、信号ＳＥＬは並び換えパターンを表すとともに８個のデータのうちで５つのデータを選択するパターンも規定している。
【００８０】
図９に示す構成例において、並び換え回路５８の後段には２つの補間部６０Ａ，６０Ｂが並列的に設けられている。ここで、補間部６０Ａは虚数部遅延補間データ（Ｑデータ）を生成するための回路であり、補間部６０Ｂは実数部遅延補間データ（Ｉデータ）を生成するための回路である。ここで、Ｑデータ及びＩデータは周知のように複素関係を有し、それらによって複素信号が構成される。なお、補間部６０Ａのみを動作させて遅延補間データとしてＲＦデータを出力させることも可能である。
【００８１】
補間部６０Ａは乗算器群６２Ａと加算器６６Ａとによって構成され、ここで乗算器群６２Ａは５つの乗算器６４Ａによって構成されている。これと同様に、補間部６０Ｂは乗算器群６２Ｂと加算器６６Ｂとによって構成され、ここで乗算器群６２Ｂは５つの乗算器６４Ｂによって構成されている。５つの乗算器６４Ａには第１の係数列が入力され、また並び換え回路５８から出力されたデータ列が入力されている。そして各乗算器６４Ａにおいてはデータに対して補間用の係数が乗算されており、それらの乗算結果が加算器６６Ａにおいて加算され、これによりＱデータが生成されている。
【００８２】
これと同様に、５つの乗算器６４Ｂには第２係数列と並び換え回路５８から出力されたデータ列とが入力され、各乗算器６４Ｂにおいてはデータと補間用の係数とが乗算され、それらの乗算結果が加算器６６Ｂで加算され、これによりＩデータが生成されている。
【００８３】
ここで、ＩデータとＱデータは周知のように９０度（π／２）だけ互いにずれた関係にあり、本実施形態においては、サンプリングレートが４ｆ_０であるために、ＩデータとＱデータの位相差は１．０すなわちサンプリング周期に相当している。
【００８４】
これを考慮し、本実施形態においては、ＩデータとＱデータの中間点から前後均等に複数のデータを補間処理のためのデータとしており、具体的には、同じ５つのデータを実数部および虚数部の両者において補間処理対象としている。上述した第１および第２の係数列はそれぞれ直交サンプリングを実現するための係数列として構成されており、これにより実数部および虚数部の遅延補間データが生成されている。
【００８５】
図９に示した構成例では補間処理のために５つのデータが用いられているのにもかかわらず、８個のメモリ４２が設けられていたが、これは回路設計上の都合によるものである。いずれにしても８つのメモリ４２にはその順番に従って時系列順に８個ずつデータが格納され、それらのメモリから出力される４×２個のデータの内で補間処理に用いられる５つのデータが選択されている。
【００８６】
図９に示した構成例では５つのデータに対して並び換えがなされていたが、もちろん図７に示した構成例と同様に係数列の並び換えを行うようにしてもよい。
【００８７】
また、図９に示した構成例では、複数の遅延制御部４８が設けられており、図２に示した構成例と同様にＩデータおよびＱデータの同時生成を前提として、更に時分割処理によって複数の受信ビームの同時形成を行うようにしてもよい。ちなみに、図９に示した構成例では、２つの補間部６０Ａ，６０Ｂが並列的に設けられていたが、それらの機能を時分割処理によって１つの補間部で達成することも可能である。したがって、多方向同時受信と複素信号の生成とを同時に行う場合においては、それらの両者において時分割処理を適用し、例えば４つの受信ビームを同時に形成する場合には単位時間当たり８つの時分割処理を行うようにしてもよい。
【００８８】
図１０には図９に示した構成例におけるデータ書き込み時の動作がタイミングチャートとして示されている。既に説明したように、時系列順で入力される各データは８つを単位として８つのメモリに振り分けられており、それが繰り返されている。
【００８９】
図１１には、図９に示した構成例におけるデータ読み出し時の動作がタイミングチャートとして示されている。既に説明したように、８つのメモリ４２は第１グループと第２グループとに区分されており、それぞれのグループごとに共通の読み出しアドレスが入力されている。したがって、図１１に示されるように、４つのデータを単位としてメモリ部４０からデータが読み出されることになり、具体的には、補間処理で用いる５つのデータを含む時間的に連続する２つのデータセットが読み出される。そして、その２つのデータセットうちで必要な５つのデータが選択され、しかもそれが並び換えられた後に２つの補間部６０Ａ，６０Ｂに出力されている。そして、それぞれの補間部６０Ａ，６０Ｂにおいて５つのデータに対して５つの補間係数が乗算され、その結果、ＩデータとＱデータとが生成されている。
【００９０】
図９に示した実施形態においては、シリアルデータとして入力される複数のデータをメモリ部４０へ並列的に書き込むことにより、それらのデータから補間のためのデータセットを同時に得ることが可能となり、その結果、迅速な補間処理を達成でき、しかも複数の受信ビームの同時形成を行う場合においても、時分割処理を容易に行えるため、実用性に優れるという利点がある。
【００９１】
【発明の効果】
以上説明したように、本発明によれば、整相加算処理を迅速に行うことが可能となっており、多方向同時受信などに適する整相加算処理を実現できる。
【図面の簡単な説明】
【図１】本発明に係る超音波診断装置の好適な実施形態を示すブロック図である。
【図２】遅延補間部の一例を説明するためのブロック図である。
【図３】図２に示した遅延補間部のデータ書き込み時の動作を説明するためのタイミングチャートである。
【図４】図２に示した遅延補間部のデータ読み出し時の動作を説明するためのタイミングチャートである。
【図５】図２に示した遅延補間部のデータ読み出し及び補間処理の動作を説明するためのタイミングチャートである。
【図６】図２に示した遅延補間部の時分割動作を説明するためのタイミングチャートである。
【図７】遅延補間部の他の構成例を示すブロック図である。
【図８】図７に示した遅延補間部の動作を説明するためのタイミングチャートである。
【図９】遅延補間部の更に他の構成例を示すブロック図である。
【図１０】図９に示した遅延補間部のデータ書き込み時の動作を説明するためのタイミングチャートである。
【図１１】図９に示した遅延補間部のデータ読み出し及び補間処理の動作を説明するためのタイミングチャートである。
【図１２】サンプルデータと補間データとの関係を示す説明図である。
【図１３】超音波の送受信をモデルとして表す説明図である。
【符号の説明】
１ アレイ振動子、１４ 受信部、３２ 遅延補間部、３４ 加算器、４０メモリ部、４２ メモリ、４４ 受信制御部（書き込み制御部）、４６ 読み出し制御部、４８ 遅延制御部、５０ 時分割処理部、５２ ＲＴ処理部、５４アドレスコントローラ、５６ テーブル、５８ 並び換え回路、６０ 補間部、６４ 乗算器、６６ 加算器。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to an ultrasonic diagnostic apparatus, and particularly to a new configuration of a beamformer that performs phasing addition on a plurality of received signals.
[0002]
[Prior art]
The receiving section of the ultrasonic diagnostic apparatus is provided with a phasing addition section as a beamformer (generally, a digital beamformer (DBF)). The phasing addition unit is a circuit that electronically forms an ultrasonic beam (reception beam) by performing phase adjustment between a plurality of reception signals. A predetermined process is performed on the reception signal after the phasing addition to form an ultrasonic image.
[0003]
In order to perform phasing addition with high accuracy, conventionally, a phasing addition unit using both data read control from a memory and interpolation processing has been proposed. That is, a coarse delay in units of the sampling period is achieved by controlling the data read time from the memory, and a fine delay in the sampling period is achieved by generating interpolation data corresponding to the delay. .
[0004]
In Patent Document 1, a time-series data sequence is temporarily stored in a memory, and four data near an interpolation point are sequentially read out from the memory as serial data, and the four data are stored in four data registers connected in series. Is stored in The four data output as parallel data from the four data registers are multiplied by four interpolation coefficients, and interpolation data is generated by adding the four multiplication results obtained thereby. Patent Literature 2 discloses a technique in which a received signal is sampled at a frequency four times the transmission frequency of an ultrasonic wave to obtain a complex signal.
[0005]
[Patent Document 1]
JP-A-5-184568
[Patent Document 2]
JP-A-9-224937
[0006]
[Problems to be solved by the invention]
According to the configuration disclosed in Patent Document 1, as described above, four data as serial data are read from the memory and input to the first data register of the serially-connected data register group, and the data is stored in a stepwise manner. Only after the data is shifted to reach the final data register of the data register group, the interpolation processing can be performed. That is, there is a problem that it takes time to arrange data. For example, when the operation of the phasing addition unit is switched in a time-division manner for multi-directional simultaneous reception, it is necessary to quickly perform the phasing addition processing.
[0007]
An object of the present invention is to enable phasing addition processing to be performed quickly in an ultrasonic diagnostic apparatus.
[0008]
Another object of the present invention is to realize a phasing addition process suitable for multi-directional simultaneous reception and the like.
[0009]
[Means for Solving the Problems]
(1) An ultrasonic diagnostic apparatus according to the present invention includes: a plurality of memories; a write control unit that writes a plurality of data input in chronological order to the plurality of memories in a distributed manner; A read control unit that reads a data set composed of a plurality of temporally continuous data according to the delay time; and a read control unit that reads a data set for interpolation configured from the read data set according to the delay time. And an interpolation unit that performs weighted addition to generate interpolation data corresponding to the delay time.
[0010]
According to the above configuration, the data sequence input in chronological order is sorted and stored in the plurality of memories. That is, the serial data is divided into fixed units, and a plurality of data constituting each division are written in parallel on a plurality of memories. This writing stage corresponds to a pre-process for reading serial data at high speed as parallel data. A data set is selectively read from a plurality of memories according to the delay time, and a plurality of data constituting the data set have a continuous relationship on a time axis. If data is read in parallel (preferably simultaneously) from a plurality of memories, a maximum number of data corresponding to the number of memories can be obtained at once. That is, in that case, it is possible to obtain a plurality of data necessary for the interpolation processing by one reading. Then, all or a part of the data set thus obtained is used as a data string for interpolation. Here, various known functions such as a spline function can be used as the interpolation function.
[0011]
Preferably, the apparatus further includes a correspondence control unit that controls a mutual correspondence between the read data set and a coefficient sequence including a plurality of coefficients used in the weighted addition. The correspondence control unit determines a pair of data and an interpolation coefficient.
[0012]
Preferably, the correspondence control unit executes a rearrangement process on the read data set. A plurality of data read from a plurality of memories are continuous in time, but the positions of the leading data and the ending data are not constant among them. Therefore, a plurality of data are rearranged to make the correspondence between them and a plurality of coefficients appropriate.
[0013]
Preferably, in the rearrangement process, all the data constituting the read data set are rearranged to form the interpolation data string. Preferably, in the rearrangement processing, the plurality of partial data in the read data set is rearranged to form the interpolation data string. In this configuration, the rearrangement process includes a data selection process and a data array conversion process. Of course, unnecessary data that is not used in the interpolation processing may be excluded from the data set, that is, controlled so as not to be read from the memory.
[0014]
Preferably, the correspondence control unit executes a rearrangement process on the coefficient sequence. Also with this configuration, the correspondence between the interpolation data string and the interpolation coefficient string can be made appropriate. The coefficient sequence may be generated using a table, and the generated coefficient sequence may be rearranged, or the rearranged coefficient sequence may be output from the table.
[0015]
Preferably, the read data set is input to the interpolating unit as the interpolation data string in an array as it is.
[0016]
Preferably, the read control unit and the interpolation unit operate in a time division manner to simultaneously form a plurality of reception beams for one transmission beam. The above configuration allows a data string for interpolation to be prepared in a short time, and is therefore suitable for a case where interpolation processing is switched and executed in a time-division manner.
[0017]
Preferably, the read control unit reads a plurality of data sets from the plurality of memories according to a plurality of delay times corresponding to the plurality of reception beams, and the interpolation unit converts the plurality of read data sets into the plurality of read data sets. Each of the plurality of interpolation data strings is weighted and added to generate a plurality of interpolation data corresponding to the plurality of reception beams.
[0018]
Preferably, the interpolation unit generates, as the interpolation data, real part interpolation data and imaginary part interpolation data having a complex relationship. The real part interpolation data and the imaginary part interpolation data have a complex relationship with each other. For example, if sampling is performed at a frequency four times the transmission frequency, one sampling period corresponds to 90 degrees (that is, π / 2). The interpolated data has a relationship shifted by exactly one sampling period. When generating the real part interpolation data and the imaginary part interpolation data, the same data string can be subjected to the interpolation processing, and there is a time lag of one (or more) data on the time axis. Two data strings having a relationship may be subjected to the respective interpolation processes.
[0019]
Preferably, the interpolation unit has a real part interpolation circuit that generates the real part interpolation data, and an imaginary part interpolation circuit that generates the imaginary part interpolation data, and the real part interpolation circuit and the imaginary part interpolation The circuit operates in parallel. Instead, one interpolation circuit can be operated in a time-sharing manner.
[0020]
Preferably, the read control unit reads the same data set twice from each of the plurality of memories, and the real number part interpolation circuit includes one of the two read data sets. The real part interpolation data is generated based on one interpolation data string, and the imaginary part interpolation circuit is configured to perform the other interpolation for the other two of the read two data sets from the other data set. The imaginary part interpolation data is generated based on the data sequence of
[0021]
Preferably, the plurality of memories include a plurality of random access memories arranged in parallel and operating independently of each other. As the plurality of memories, various configurations can be used as long as at least the distributed storage of the plurality of data and the simultaneous simultaneous reading of the plurality of data can be realized. A plurality of arranged RAMs are used.
[0022]
Preferably, the read control unit selectively reads the data set based on an integer part representing a time in units of a data sampling period in the bit string representing the delay time, and reads out the bit string representing the delay time. A coefficient sequence output unit for outputting a coefficient sequence used in the weighted addition based on a decimal part representing an interpolation point within the data sampling period.
[0023]
Preferably, the data set includes a data rearrangement unit that rearranges all or a part of the data configuring the read data set to configure the interpolation data string, and the data rearrangement pattern includes the integer part. It is determined based on. Preferably, the coefficient sequence output unit rearranges and outputs a coefficient sequence generated based on the decimal part based on the integer part.
[0024]
(2) In addition, the ultrasonic diagnostic apparatus according to the present invention adds a plurality of phase adjustment units provided corresponding to a plurality of reception channels and a plurality of interpolation data output from the plurality of phase adjustment units. In the ultrasonic diagnostic apparatus including an adder, each of the phase adjusters includes m (where m is an integer of 2 or more) memories arranged in parallel and a plurality of data input in a time series order. A write control unit that divides the data into m pieces of data and writes the m pieces of data to the m pieces of memory, and from the m pieces of data that are temporally continuous based on the delay time from the m pieces of memory. A readout control unit that reads out a data set, and performs weighted addition in accordance with the delay time on an interpolation data sequence that is composed of the read out echo data set, and performs interpolation corresponding to the delay time. De Characterized in that it comprises a, an interpolation section for generating a data.
[0025]
Preferably, a common write address signal output from the write control unit is applied to write address terminals of the m memories, and the m echo data are written to the same address in each memory.
[0026]
Preferably, a read address signal output from the read control unit is supplied to a read address terminal of the m memories, and the plurality of data is simultaneously output in parallel from the m memories as the data set. .
[0027]
Preferably, the interpolation data string is composed of n (n is an integer of 2 or more and m or less) data, and the coefficient string used in the weighted addition is composed of n coefficients.
[0028]
Preferably, the interpolating unit is configured by at least one interpolating circuit, and each of the interpolating circuits is configured to switch between n data forming the interpolation data sequence and n data forming the coefficient sequence. It includes n multipliers for performing multiplication, and an adder for adding the outputs of the n multipliers and outputting the interpolation data.
[0029]
Preferably, m is 4 and n is 4. Preferably, the m is 8 and the n is 5. m to 2 ^k (Where k is an integer) generally simplifies hardware design. If the difference on the time axis between the real part interpolation point and the imaginary part interpolation point corresponds to one data sampling period described above, the number of data belonging to the interpolation section centered on the intermediate point, that is, n Is preferably an odd number.
[0030]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0031]
First, the delay processing in the case of performing the reception dynamic focus will be described with reference to FIGS. As shown in the model in FIG. 13, the depth of the reflector F is d, the distance from the aperture center 110 on the array vibrator to the receiving element 112 of interest is x, the angle of the transmission beam 114 is θ, and the sound speed is Assuming that c, the time t at which the transmitted ultrasonic wave reaches the reflector F and the resulting echo 116 from the reflector F reaches the receiving element 112 is defined by the following equation.
(Equation 1)

[0032]
FIG. 12 is a graph of the reception time with respect to the depth of the reflector F according to the above equation. In the ultrasonic diagnostic apparatus, the received signal of each channel is sampled at a fixed cycle (sampling cycle) by the A / D converter. Each sampled data is represented by a black circle in FIG. White circles indicate data obtained when resampling is performed by interpolation processing so that the reception depth becomes equal intervals (Δd). When performing phasing addition, data of the same depth is added between a plurality of channels.
[0033]
Actually, a time-series data sequence sampled at the sampling period Δt is temporarily stored in the memory for each channel. Then, in order to perform resampling such that the data interval becomes Δd, a plurality of data near the read time (interpolation point) is read from the memory at the read time (RTi), and interpolation is performed as shown in FIG. Find interpolation data (open circles) on the curve. In this case, the interpolation processing corresponds to a delay processing within Δt. Here, the read time (RTi) is represented by the following equation.
(Equation 2)

[0034]
Next, FIG. 1 shows a preferred embodiment of an ultrasonic diagnostic apparatus according to the present invention, and FIG. 1 is a block diagram showing the entire configuration.
[0035]
The array transducer 10 is provided in an ultrasonic probe (not shown). The array vibrator 10 includes a plurality of vibrating elements 12. An ultrasonic beam is formed by the array transducer 10, and the ultrasonic beam is electronically scanned. Examples of the electronic scanning method include electronic linear scanning and electronic sector scanning. Incidentally, the ultrasonic probe is used in contact with the surface of a living body, or is used by being inserted into a body cavity of a living body. The transmission unit 16 is a circuit that supplies a transmission signal to each of the vibrating elements 12 constituting the array transducer 10, and the transmission unit 16 is configured as a transmission beamformer.
[0036]
The receiving unit 14 is a circuit that executes a phasing addition process on a signal received from each of the vibrating elements 12 included in the array transducer 10, and the receiving unit 14 functions as a receiving beamformer. In the receiving unit 14, an amplifier 28, an A / D converter 30, and a delay interpolation unit 32 are provided for each channel (each vibration element 12). The amplifier 28 amplifies the received signal output from the vibration element 12, and the amplified received signal is input to the A / D converter 30. In this embodiment, the A / D converter 30 has a transmission center frequency f ₀ The analog reception signal is converted into a digital reception signal in synchronization with a sampling clock having a frequency four times as high as the above.
[0037]
The delay interpolator 32 is a circuit that performs a delay process on the received signal (echo data string) converted into a digital signal. The delay interpolation unit 32 will be specifically described later with reference to FIG. The received signal of each channel is subjected to delay processing by the delay interpolation unit 32 as described above, whereby the phase of the received signal of each channel is aligned with the focus point, and in that state, the adder 34 adds. That is, the received signals of each channel are subjected to phasing addition. As a result, an ultrasonic beam is formed, and specifically, electronic focusing and electron beam steering are achieved.
[0038]
When a plurality of reception beams are simultaneously formed for one transmission beam, the adder 34 and the like may be operated in a time-sharing manner, or the adder 34 may be provided for each reception beam. The configuration for simultaneous multi-directional reception will be described later in detail.
[0039]
The received signal after the phasing addition is input to the signal processing unit 20. The signal processing unit 20 performs processing on the received signal according to the operation mode selected by the user. For example, in the B mode, processing such as detection and logarithmic compression is performed on the received signal. When the color flow mapping mode (color Doppler mode) is selected, for example, processing such as autocorrelation calculation for a complex signal is executed. Further, when the Doppler mode or the like is selected, extraction of Doppler information and frequency analysis are performed. Incidentally, in the ultrasonic diagnostic apparatus according to the present embodiment, a two-dimensional ultrasonic image is formed, but the present invention can be applied to a case where a three-dimensional ultrasonic image is formed.
[0040]
The digital scan converter (DSC) 22 performs an interpolation process, a coordinate conversion process, and the like on the received signal after the signal processing. Thereby, image data of the ultrasonic image is formed, and the image data is output to the display unit 26 via the display processing unit 24. The display unit 26 displays an ultrasonic image such as a B-mode image. The main controller 18 controls the operation of each component provided in the apparatus. Note that the device according to the present embodiment can also be used in the case of imaging a harmonic component included in a received wave.
[0041]
Next, a specific configuration of the delay interpolation unit 32 shown in FIG. 1 will be described.
[0042]
FIG. 2 shows an example of the delay interpolation unit. The delay interpolator performs a delay process by controlling reading of a plurality of data from the memory unit 40 and performing an interpolation process using the plurality of data. That is, a coarse delay time corresponding to an integral multiple of the sampling period can be set by reading control of a plurality of data, and a fine delay in the sampling period can be performed by interpolation processing.
[0043]
In FIG. 2, a memory section 40 stores a data string input in chronological order. The memory unit 40 includes four memories 42 in the example shown in FIG. Each memory is constituted by a RAM which operates independently. Of course, various structures can be adopted as the structure of the memory section 40 as long as each memory 42 can be independently written and read. .
[0044]
As shown in FIG. 2, a plurality of memories 42 are arranged in parallel with respect to a data sequence input in chronological order, and each data is sequentially stored one by one from a first memory 42 to a fourth memory 42. And stored cyclically, and it is repeated cyclically.
[0045]
The reception control unit 44 controls the operation of the entire delay interpolation unit. In the example shown in FIG. 2, the reception control unit 44 also functions as a write control unit. That is, the reception control unit 44 outputs a common write address signal (WADR) to each memory 42. The signal is input to a write address terminal in each memory 42. In addition, a write enable signal (WE0, WE1, WE2, WE3) is output from the reception control unit 44 to each memory 42.
[0046]
As described above, the input data string is divided into four data units, and the four data are stored in parallel at the same address of the four memories 42, and this is repeated for each division. That is, each data is distributed and written to the four memories 42 in the time series order.
[0047]
The read control unit 46 includes a plurality of delay control units 48, a time division processing unit 50, and an RT (corresponding to a read time or delay amount) processing unit 52 in the example shown in FIG. The delay control unit 48 generates data RT indicating a read time (amount of delay) at a timing necessary for performing the reception dynamic focus based on the timing at which the reception start signal 100 is input. In the present embodiment, a plurality of delay controllers 48 are provided to simultaneously form a plurality of reception beams by time division processing. However, when only one reception beam is formed, one delay control unit 48 operates. In this case, the time division processing unit 50 does not substantially function.
[0048]
The time division processing unit 50 performs time division processing on the data (RT0 to RTn-1) output from the plurality of delay control units 48 when a plurality of reception beams are simultaneously formed, that is, selects the data in order. And a circuit for outputting the selected data (RT). When the time division processing is applied, a series of processing such as reading of the memory unit 40, rearrangement processing, multiplication processing, and addition processing are all executed in a time division manner. Incidentally, the delay interpolation data for each reception beam obtained when such a time division process is applied is input to the adder 34 as shown in FIG. 1, but in this case, the adder 34 and the signal The processing unit 20 and the like also operate in a time-sharing manner. Of course, the adder 34 may be provided for each reception beam, and the reception signals may be processed in parallel for each reception beam.
[0049]
The RT processing unit 52 includes an address controller 54 and a table 56 in the present embodiment. The data RT is composed of a plurality of bits (for example, 13 bits), of which the upper bit is an integer part and the lower bit is a decimal part. Here, the integer part corresponds to a coarse delay time in units of the sampling period, while the decimal part corresponds to a fine delay time in the sampling period.
[0050]
The address controller 54 outputs a value obtained by removing the lower two bits of the integer part as a read address signal to be given to each memory 42. In the figure, the read address signal is represented by RADR0, RADR1, RADR2, and RADR3.
[0051]
The decimal part of the data RT is input to the table 56, and the table 56 outputs a coefficient sequence for interpolation corresponding to the decimal part. In the present embodiment, the coefficient sequence is composed of four coefficients ω0, ω1, ω2, ω3. Those coefficients are output to four multipliers 64.
[0052]
The rearrangement circuit 58 performs rearrangement processing on four data (data sets) output simultaneously from the four memories 42. In FIG. 2, four data read from the four memories 42 are represented by MD0, MD1, MD2, and MD3. The rearrangement circuit 58 executes rearrangement of the input four data based on a signal SEL indicating the rearrangement pattern generated by the address controller 54 using the lower two bits of the integer part, and the rearrangement is performed. After that, the four data are output. Here, the four output data are represented by SD0, SD1, SD2, and SD3.
[0053]
In the example shown in FIG. 2, the four data output from the four memories 42 are the four data near the interpolation point, and although they are continuous in time, they are distributed to the four memories 42. Therefore, the rearrangement circuit 58 executes the rearrangement process such that the four data are arranged in the order of the oldest data. Here, for example, SD0 is the oldest data in time, and SD3 is the newest data in time.
[0054]
The interpolation unit 60 includes a multiplier group 62 and an adder 66 in the example shown in FIG. The multiplier group 62 includes four multipliers 64. The rearranged data and the interpolation coefficients are input to each multiplier 64. Then, each multiplier 64 multiplies the data by the interpolation coefficient. Then, by adding the multiplication results in the adder 66, weighted addition, that is, interpolation processing can be performed. As a result, delay interpolation data is obtained as an output of the adder 66. When receiving dynamic focus is applied, delay interpolation data will be generated for each resampling point. As shown in FIG. 1, the delay interpolation data for each channel is input to the adder 34 shown in FIG. 1, where the phasing addition processing is executed.
[0055]
The operation of the configuration shown in FIG. 2 will be specifically described with reference to FIGS.
[0056]
First, FIG. 3 shows an operation at the time of data writing as a timing chart. Each data is written to the four memories 42 four by four from the start of reception. In this case, the four data are stored at the same address on each memory 42. The write timing for each memory 42 is determined by the enable signals WE0, WE1, WE2, and WE3. By the way, in order to perform the interpolation process in units of four data, in the example shown in the figure, the data before the sampling start timing is written to the memory unit 40.
[0057]
As is clear from the above description, each data input in chronological order is sorted and stored in the order of arrangement of the four memories 42, that is, the data from -1 to 2 is stored in the four memories. The data is stored in order, and then the data No. 3 to No. 6 are stored in order in the four memories, and so on.
[0058]
FIG. 4 is a timing chart showing an operation related to generation of a read address. Here, a case where only one delay control unit 48 operates is shown.
[0059]
After a fixed time 200 from the start of the reception, the output of the data RT indicating the read time, that is, the delay amount is started. The data RT is generated at a timing such that resampling is performed uniformly in the depth direction as described with reference to FIG.
[0060]
The integer part (excluding the lower two bits) in the data RT is used as four address signals RADR0, RADR1, RADR2, and RADR3, and the read address signals are output to each memory 42. In this case, the lower two bits in the integer part are used to shift four address signals as shown in FIG. The lower two bits determine a signal SEL indicating a rearrangement pattern, and the rearrangement circuit rearranges data according to the signal SEL. In any case, a data set including four data is simultaneously read from the four memories 42 in parallel, and the data set is used for the interpolation processing.
[0061]
FIG. 5 shows a timing chart in which other information is added to the timing chart shown in FIG. As described above, when the read address signal is individually applied to each memory 42, four data are simultaneously read from each memory. This is represented by MD0, MD1, MD2, MD3 in FIG. Then, the rearrangement circuit 58 executes rearrangement of the four data according to the rearrangement pattern represented by SEL so that the data is arranged in chronological order as shown in FIG. The rearranged data is represented by SD0, SD1, SD2, and SD3. Specifically, for example, at the first timing shown in FIG. 5, four data of -1, 0, 1, and 2 are input to the rearranging circuit 58, and the rearranging circuit 58 selects the pattern 0 and -1 , 0, 1, and 2 are output. That is, the data is output in the same arrangement order. At the next timing, when four data of 3, 0, 1, and 2 are input, the rearrangement circuit 58 executes rearrangement of the input four data in accordance with the pattern 1 indicated by SEL. As a result, they are output simultaneously in parallel in the order of 0, 1, 2, 3. The same applies to the subsequent timings, that is, the four data near the interpolation point are output from the memory 42, and they are continuous in time. In order for the rearranging circuit 58 to multiply the interpolation coefficient sequence, the four data are rearranged in chronological order.
[0062]
The four data thus rearranged are multiplied by four interpolation coefficients in the four multipliers 64 as described above, and the result of the multiplication is added by the adder 66, whereby the delayed interpolation data is obtained. Generated. That is, in FIG. 5, each numerical value shown as the delay interpolation data represents the interpolation amount, that is, RT.
[0063]
Therefore, according to the configuration shown in FIG. 2, a plurality of data input as serial data are distributed and stored in four memories arranged in parallel, whereby serial / parallel conversion is performed. This makes it possible to selectively read out four pieces of data necessary for the interpolation processing at the same time, and has an advantage that the interpolation processing can be executed extremely quickly.
[0064]
FIG. 6 conceptually shows the operation when time division processing is applied to the configuration shown in FIG. For example, when four delay control units 48 operate, that is, when four reception beams are formed simultaneously, RT_A, RT_B, RT_C, and RT_D are output from each delay control unit 48. The four data are time-divided by the unit 50 into four within one unit period, that is, the four data are aligned on the time axis and output to the RT processing unit 52. The subsequent operations are the same as those described above, but in the above-described operation sequence, each operation after data reading is performed four times per unit time.
[0065]
FIG. 7 shows another example of the delay interpolation unit. Note that the same components as those shown in FIG. 2 are denoted by the same reference numerals, and description thereof will be omitted.
[0066]
In the configuration example shown in FIG. 2, four data are rearranged. In the configuration example shown in FIG. 7, four interpolation coefficients are rearranged. With such a configuration, a similar result can be obtained.
[0067]
Specifically, in the data RT, the integer part is input to the address controller 54 and the decimal part is input to the table 56 in the same manner as in the configuration shown in FIG. 1, but the address controller 54 outputs the signal SEL. It is output to the rearrangement circuit 70. Although the four interpolation coefficients generated by the table 56 are input to the rearrangement circuit 70, the rearrangement circuit 70 rearranges the four interpolation coefficients according to the pattern represented by the signal SEL. Thus, even if the four data are not arranged in order, it is possible to make the data / coefficient pair appropriate by changing the arrangement of the interpolation coefficient sequence according to the arrangement of the data. Become.
[0068]
Therefore, in the configuration example shown in FIG. 7, the rearrangement circuit 58 shown in FIG. 2 is not provided between the memory section 40 and the multiplier group 62, and the function is achieved by the above-described rearrangement circuit 70. ing.
[0069]
In the configuration example shown in FIG. 7, the rearrangement circuit 70 is provided at the subsequent stage of the table 56, but the table 56 itself may have a built-in rearrangement function. That is, the signal SEL may also be input to the table 56 to generate four rearranged coefficients.
[0070]
In any case, by controlling the correspondence between a data set composed of a plurality of data and a coefficient sequence composed of a plurality of coefficients, it is possible to realize an appropriate interpolation process.
[0071]
FIG. 8 is a timing chart showing the operation of the configuration example shown in FIG. As is apparent from comparison with the timing chart shown in FIG. 5, the four coefficients C0, C1, C2, and C3 are rearranged by the rearrangement circuit 70, and are rearranged to ω0, ω1, ω2, and ω3. At the timing, the rearranged arrays are C0, C1, C2, and C3. At this timing, no substantial rearrangement is performed, but at the next timing, C3, C0, C1, C2, and so on. In this case, the rearrangement is executed according to the pattern 1. This is the same in the subsequent timing.
[0072]
FIG. 9 shows still another example of the configuration of the delay interpolation unit 32 shown in FIG.
[0073]
The delay interpolator shown in FIG. 9 corresponds to the above-described time division process and can generate a complex signal. Note that the same components as those shown in FIG. 2 are denoted by the same reference numerals, and description thereof will be omitted.
[0074]
In the configuration illustrated in FIG. 9, the memory unit 40 includes eight memories 42. Here, the eight memories 42 are divided into two groups, that is, the 0th to 3rd memories 42 constitute a first group, and the 4th to 7th memories 42 constitute a second group. are doing.
[0075]
A plurality of pieces of data input in chronological order are divided into eight data units and stored in eight memories 42 separately. Then, such write control is repeatedly executed in units of eight data. Of the data RT output from the delay control unit 48 via the time division processing unit 50, the integer part is input to the address controller 72, and the decimal part is input to the table 74.
[0076]
The address controller 72 generates a common read address signal for the four memories 42 forming the first group and a common read address signal supplied to the four memories 42 forming the second group. In FIG. 9, it is represented by RADR0 and RADR1. Specifically, an address signal for the second group is generated as a value excluding the lower 3 bits of the integer part, and an address for the first group is generated as a value obtained by adding the value of bit 3 to the address. ing.
[0077]
The address controller 72 determines the rearrangement pattern using the lower three bits in the integer part, and outputs a signal SEL indicating the pattern to the rearrangement circuit 58.
[0078]
On the other hand, the decimal part of the data RT is input to the table 74, and the table 74 generates two coefficient sequences corresponding to the decimal part. Here, the first coefficient sequence is composed of five coefficients ω0, ω1, ω2, ω3, ω4, and the second coefficient sequence is composed of five ω5, ω6, ω7, ω8, ω9.
[0079]
In FIG. 9, eight data output simultaneously from the memory unit 40 are input to the rearrangement circuit 58. In the figure, it is represented by MD0 to MD7. The reordering circuit 58 has a reordering function similarly to the reordering circuit 58 shown in FIG. 2, but the reordering circuit 58 shown in FIG. 9 particularly has a data selection function. That is, five data used in the interpolation processing are selected from the eight data, and the five data are rearranged. Here, the five data output from the rearrangement circuit 58 are represented by SD0, SD1, SD2, SD3, and SD4. Further, the signal SEL indicates a rearrangement pattern and also defines a pattern for selecting five data out of eight data.
[0080]
In the configuration example shown in FIG. 9, two interpolators 60A and 60B are provided in parallel at the subsequent stage of the rearrangement circuit 58. Here, the interpolation unit 60A is a circuit for generating imaginary part delay interpolation data (Q data), and the interpolation unit 60B is a circuit for generating real number part delay interpolation data (I data). Here, the Q data and the I data have a complex relationship, as is well known, and they form a complex signal. Note that it is also possible to operate only the interpolation unit 60A to output RF data as delay interpolation data.
[0081]
The interpolating unit 60A includes a multiplier group 62A and an adder 66A, where the multiplier group 62A includes five multipliers 64A. Similarly, the interpolating unit 60B includes a multiplier group 62B and an adder 66B, where the multiplier group 62B includes five multipliers 64B. The first coefficient sequence is input to the five multipliers 64A, and the data sequence output from the rearrangement circuit 58 is input. In each multiplier 64A, the data is multiplied by a coefficient for interpolation, and the result of the multiplication is added in an adder 66A, thereby generating Q data.
[0082]
Similarly, the second coefficient sequence and the data sequence output from the rearrangement circuit 58 are input to the five multipliers 64B, and the data and the coefficient for interpolation are multiplied by each multiplier 64B. Are added by an adder 66B, thereby generating I data.
[0083]
Here, as is well known, the I data and the Q data are shifted from each other by 90 degrees (π / 2), and in the present embodiment, the sampling rate is 4f. ₀ Therefore, the phase difference between the I data and the Q data corresponds to 1.0, that is, a sampling period.
[0084]
In consideration of this, in the present embodiment, a plurality of data are equally and longitudinally used as data for interpolation processing from an intermediate point between the I data and the Q data. Specifically, the same five data are used as a real part and an imaginary number. Both of the sections are subject to interpolation processing. The first and second coefficient sequences described above are each configured as a coefficient sequence for realizing orthogonal sampling, thereby generating delay interpolation data of a real part and an imaginary part.
[0085]
In the configuration example shown in FIG. 9, although eight data are used for the interpolation processing, eight memories 42 are provided, but this is due to circuit design convenience. . In any case, eight data are stored in the eight memories 42 in chronological order according to the order, and five data used for the interpolation processing are selected from among 4 × 2 data output from the memories. Have been.
[0086]
In the configuration example shown in FIG. 9, the rearrangement is performed for five data, but it is needless to say that the coefficient sequence may be rearranged similarly to the configuration example shown in FIG.
[0087]
Further, in the configuration example shown in FIG. 9, a plurality of delay control units 48 are provided, and as in the configuration example shown in FIG. A plurality of reception beams may be formed simultaneously. Incidentally, in the configuration example shown in FIG. 9, the two interpolation units 60A and 60B are provided in parallel, but their functions can be achieved by one interpolation unit by time division processing. Therefore, when simultaneous multi-directional reception and generation of a complex signal are performed simultaneously, time division processing is applied to both of them. For example, when four reception beams are formed simultaneously, eight time division processings are performed per unit time. May be performed.
[0088]
FIG. 10 is a timing chart showing an operation at the time of data writing in the configuration example shown in FIG. As described above, each data input in chronological order is distributed to eight memories in units of eight, and this is repeated.
[0089]
FIG. 11 is a timing chart showing an operation at the time of data reading in the configuration example shown in FIG. As described above, the eight memories 42 are divided into the first group and the second group, and a common read address is input to each group. Therefore, as shown in FIG. 11, data is read from the memory unit 40 in units of four data, and specifically, two data consecutive in time including five data used in the interpolation processing. The set is read. Then, necessary five data are selected from the two data sets, and after being rearranged, they are output to the two interpolation units 60A and 60B. Then, in each of the interpolators 60A and 60B, five data are multiplied by five interpolation coefficients, and as a result, I data and Q data are generated.
[0090]
In the embodiment shown in FIG. 9, by writing a plurality of data input as serial data into the memory unit 40 in parallel, a data set for interpolation can be obtained from the data at the same time. As a result, a quick interpolation process can be achieved, and even when a plurality of reception beams are simultaneously formed, the time-division process can be easily performed.
[0091]
【The invention's effect】
As described above, according to the present invention, phasing addition processing can be performed quickly, and phasing addition processing suitable for multidirectional simultaneous reception and the like can be realized.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a preferred embodiment of an ultrasonic diagnostic apparatus according to the present invention.
FIG. 2 is a block diagram illustrating an example of a delay interpolation unit.
FIG. 3 is a timing chart for explaining an operation of the delay interpolation unit shown in FIG. 2 when writing data.
FIG. 4 is a timing chart for explaining an operation of the delay interpolation unit shown in FIG. 2 when reading data.
FIG. 5 is a timing chart for explaining operations of data reading and interpolation processing of the delay interpolation unit shown in FIG. 2;
FIG. 6 is a timing chart for explaining a time division operation of the delay interpolation unit shown in FIG. 2;
FIG. 7 is a block diagram illustrating another configuration example of the delay interpolation unit.
FIG. 8 is a timing chart for explaining an operation of the delay interpolation unit shown in FIG. 7;
FIG. 9 is a block diagram showing still another configuration example of the delay interpolation unit.
10 is a timing chart for explaining an operation of the delay interpolation unit shown in FIG. 9 when writing data.
FIG. 11 is a timing chart for explaining operations of data reading and interpolation processing of the delay interpolation unit shown in FIG. 9;
FIG. 12 is an explanatory diagram showing a relationship between sample data and interpolation data.
FIG. 13 is an explanatory diagram illustrating transmission and reception of ultrasonic waves as a model.
[Explanation of symbols]
Reference Signs List 1 array transducer, 14 reception unit, 32 delay interpolation unit, 34 adder, 40 memory unit, 42 memory, 44 reception control unit (write control unit), 46 read control unit, 48 delay control unit, 50 time division processing unit , 52 RT processing unit, 54 address controller, 56 table, 58 rearrangement circuit, 60 interpolation unit, 64 multiplier, 66 adder.

Claims (23)

Multiple memories,
A write control unit that writes a plurality of data input in chronological order in a distributed manner to the plurality of memories;
A read control unit that reads a data set including a plurality of temporally continuous data from the plurality of memories according to a delay time;
An interpolation unit that performs weighted addition in accordance with the delay time on an interpolation data string configured from the read data set, and generates interpolation data corresponding to the delay time.
An ultrasonic diagnostic apparatus comprising: The device of claim 1,
An ultrasonic diagnostic apparatus comprising: a correspondence control unit that controls a mutual correspondence between the read data set and a coefficient sequence including a plurality of coefficients used in the weighted addition. The device according to claim 2,
The ultrasonic diagnostic apparatus, wherein the correspondence control unit executes a rearrangement process on the read data set. The device according to claim 3,
The ultrasonic diagnostic apparatus according to claim 1, wherein, in the rearrangement processing, all the data constituting the read data set are rearranged to form the interpolation data sequence. The device according to claim 3,
The ultrasonic diagnostic apparatus according to claim 1, wherein the rearrangement process rearranges a plurality of partial data in the read data set to form the interpolation data sequence. The device according to claim 2,
The ultrasound diagnostic apparatus, wherein the correspondence control unit executes a rearrangement process on the coefficient sequence. The device according to claim 6,
An ultrasonic diagnostic apparatus, wherein the read data set is input to the interpolating unit as the interpolation data string in the same arrangement. The device of claim 1,
The ultrasonic diagnostic apparatus according to claim 1, wherein the read control unit and the interpolation unit perform a time division operation to simultaneously form a plurality of reception beams for one transmission beam. The device according to claim 8,
The read control unit reads a plurality of data sets from the plurality of memories according to a plurality of delay times corresponding to the plurality of reception beams,
The interpolating unit performs weighting addition on a plurality of data strings for interpolation corresponding to the plurality of read data sets, respectively, to generate a plurality of interpolation data corresponding to the plurality of reception beams. An ultrasonic diagnostic apparatus characterized by the above-mentioned. The device of claim 1,
The ultrasonic diagnostic apparatus, wherein the interpolation unit generates, as the interpolation data, real part interpolation data and imaginary part interpolation data having a complex relationship. The device according to claim 10,
The interpolation unit is
A real part interpolation circuit for generating the real part interpolation data,
An imaginary part interpolation circuit for generating the imaginary part interpolation data,
Has,
An ultrasonic diagnostic apparatus wherein the real part interpolation circuit and the imaginary part interpolation circuit operate in parallel. The apparatus according to claim 11,
The read control unit reads the same data set twice from the plurality of memories,
The real part interpolation circuit generates the real part interpolation data based on one interpolation data sequence composed of one of the two data sets read out,
The imaginary part interpolation circuit generates the imaginary part interpolation data based on a data string for the other interpolation composed of the other data set among the two read data sets. Ultrasound diagnostic equipment. The device of claim 1,
An ultrasonic diagnostic apparatus, wherein the plurality of memories are configured by a plurality of random access memories arranged in parallel and operating independently of each other. The device of claim 1,
The read control unit selectively reads the data set based on an integer part representing time in units of a data sampling period in the bit string representing the delay time,
A coefficient sequence output unit for outputting a coefficient sequence used in the weighted addition based on a decimal part representing an interpolation point in the data sampling period in the bit sequence representing the delay time; Ultrasound diagnostic device. The apparatus according to claim 14,
Including a data rearrangement unit that rearranges all or a part of the data constituting the read data set to constitute the data sequence for the interpolation,
The ultrasonic diagnostic apparatus according to claim 1, wherein the data rearrangement pattern is determined based on the integer part. The apparatus according to claim 14,
The ultrasonic diagnostic apparatus, wherein the coefficient sequence output unit rearranges and outputs a coefficient sequence generated based on the decimal part based on the integer part. A plurality of phase adjustment units provided corresponding to a plurality of reception channels,
An addition unit that adds a plurality of interpolation data output from the plurality of phase adjustment units,
In an ultrasonic diagnostic apparatus including
Each of the phase adjustment units,
M (where m is an integer of 2 or more) memories arranged in parallel,
A write control unit that divides a plurality of data input in chronological order into m pieces of data, and writes the m pieces of data in the m pieces of memories;
A read control unit that reads a data set including m data that is temporally continuous from the m memories based on the delay time;
An interpolation unit that performs weighted addition according to the delay time on an interpolation data sequence configured from the read echo data set, and generates interpolation data corresponding to the delay time.
An ultrasonic diagnostic apparatus comprising: The device of claim 17,
A common write address signal output from the write control unit is provided to write address terminals of the m memories,
An ultrasonic diagnostic apparatus, wherein the m pieces of echo data are written at the same address in each of the memories. The device of claim 17,
A read address signal output from the read control unit is provided to a read address terminal of the m memories,
An ultrasonic diagnostic apparatus, wherein the plurality of data are simultaneously output in parallel from the m memories as the data set. The device of claim 17,
The interpolation data sequence is composed of n (n is an integer of 2 or more and m or less) data,
An ultrasonic diagnostic apparatus, wherein a coefficient sequence used in the weighted addition is composed of n coefficients. The device of claim 20,
The interpolator is configured by at least one interpolator,
Each of the interpolation circuits,
N multipliers for performing a multiplication between n data forming the interpolation data sequence and n data forming the coefficient sequence,
An adder that adds the outputs of the n multipliers and outputs the interpolation data;
An ultrasonic diagnostic apparatus comprising: The device of claim 20,
The ultrasonic diagnostic apparatus according to claim 2, wherein m is 4, and n is 4. The device of claim 20,
The ultrasonic diagnostic apparatus according to claim 1, wherein m is 8, and n is 5.

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