JP2004158170A - Memory device - Google Patents

Memory device Download PDF

Info

Publication number
JP2004158170A
JP2004158170A JP2003354006A JP2003354006A JP2004158170A JP 2004158170 A JP2004158170 A JP 2004158170A JP 2003354006 A JP2003354006 A JP 2003354006A JP 2003354006 A JP2003354006 A JP 2003354006A JP 2004158170 A JP2004158170 A JP 2004158170A
Authority
JP
Grant status
Application
Patent type
Prior art keywords
data
plurality
memory cells
bit
word lines
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2003354006A
Other languages
Japanese (ja)
Other versions
JP4513305B2 (en )
Inventor
Naoki Kobayashi
Tetsujiro Kondo
Wataru Niitsuma
小林  直樹
渉 新妻
哲二郎 近藤
Original Assignee
Sony Corp
ソニー株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date

Links

Images

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING; COUNTING
    • G06TIMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T7/00Image analysis
    • G06T7/20Analysis of motion
    • G06T7/223Analysis of motion using block-matching
    • GPHYSICS
    • G06COMPUTING; CALCULATING; COUNTING
    • G06TIMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T2200/00Indexing scheme for image data processing or generation, in general
    • G06T2200/28Indexing scheme for image data processing or generation, in general involving image processing hardware
    • GPHYSICS
    • G06COMPUTING; CALCULATING; COUNTING
    • G06TIMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T2207/00Indexing scheme for image analysis or image enhancement
    • G06T2207/10Image acquisition modality
    • G06T2207/10016Video; Image sequence

Abstract

<P>PROBLEM TO BE SOLVED: To enable simultaneous reading and operating of the data, to increase the operating speed, and to decrease the costs by the reduction of computing elements. <P>SOLUTION: Each bit of 8-bit data is stored in eight memory cells ML of each unit UN of a memory cell array 110 in advance. A capacitor C of the eight memory cells ML has capacitance corresponding to the weight of each bit of the 8-bit data. At least two units UN, namely a plurality word lines WL regarding at least two data, are activated simultaneously. As a result, on each bit line BL, the accumulation charge of the capacitor C of a plurality of memory cells ML connected to the plurality of word lines WL regarding at least two activated data is connected each. A voltage signal of a value corresponding to an obtained total amount of charge is converted to a digital signal by an A/D convertor on the bit line BL. The digital signal corresponds to the addition result of the data stored in at least two units UN. <P>COPYRIGHT: (C)2004,JPO

Description

この発明は、メモリ装置に関する。 This invention relates to a memory device. 詳しくは、この発明は、複数のワード線を同時に活性化し、この複数のワード線に接続された複数のメモリセルのキャパシタの蓄積電荷を1つのビット線上で結合し、その電荷総量に対応した値のデジタル信号を出力する構成とすることによって、データの読み出しと演算の同時処理を可能にし、演算速度の向上、演算器の削減によるコスト低減を図るようにしたメモリ装置に係るものである。 Specifically, the present invention is a value at the same time activating a plurality of word lines, the capacitor charges accumulated in a plurality of memory cells connected to this plurality of word lines coupled with one bit line, corresponding to the total amount of charges by adopting a configuration in which outputs a digital signal, to enable simultaneous processing of the operation and data reading, the improvement of the operation speed, it relates to a memory apparatus that achieve cost reduction by reducing the arithmetic unit.

図8は、従来のメモリブロック200の構成例を示している。 Figure 8 shows a configuration example of a conventional memory block 200. このメモリブロック200は、メモリセルアレイ210と、記憶データ入出力用ポート220と、ロウアドレスデコーダ230と、制御回路240とを有している。 The memory block 200 includes a memory cell array 210, a memory data input port 220, and a row address decoder 230, a control circuit 240.

メモリセルアレイ210は、図9に示すように、ロウ方向(行方向)に延びるデータを転送するための複数のビット線BLと、カラム方向(列方向)に延びる、複数のビット線BLに直交するワード線WLと、これらビット線BLおよびワード線WLに接続され、マトリックス状に配されたメモリセルMLとからなっている。 The memory cell array 210, as shown in FIG. 9, a plurality of bit lines BL for transferring data that extends in the row direction (row direction), extend in the column direction (column direction), perpendicular to the plurality of bit lines BL and the word line WL, and is connected to the bit lines BL and word line WL, and consists the memory cells ML arranged in a matrix.

メモリセルMLは、DRAM構造のものであって、アクセストランジスタTとキャパシタCとで構成されている。 Memory cells ML has been made in view of DRAM structure, and a access transistor T and a capacitor C. キャパシタCの一端は接地され、その他端はアクセストランジスタTを介してビット線BLに接続されている。 One end of the capacitor C is grounded and the other end is connected to the bit line BL via the access transistor T. また、アクセストランジスタTのゲートはワード線WLに接続されている。 The gate of the access transistor T is connected to a word line WL. このメモリセルMLに対する読み出しおよび書き込みは、従来周知のように、ワード線WLを活性化してアクセストランジスタTをオン状態とすることで行われる。 The reading and writing to the memory cells ML, as in conventionally known, is performed by an access transistor T ON state activates the word line WL.

記憶データ入出力用ポート220は、カラムアドレスデコーダ221、アドレスバッファ222およびI/Oバッファ223で構成されている。 Storing data input-output port 220 is configured by a column address decoder 221, an address buffer 222 and the I / O buffer 223. カラムアドレスデコーダ221には、I/Oゲート(カラム・スイッチ)やセンスアンプ等が含まれている。 A column address decoder 221 includes a I / O gate (column switch) and a sense amplifier. カラムアドレスデコーダ221には、アドレスバッファ222を介してカラムアドレスが入力される。 A column address decoder 221, a column address is input via the address buffer 222.

カラムアドレスデコーダ221は、アドレスバッファ222を介して供給されるカラムアドレスに対応して、メモリセルアレイ210のカラム方向の所定の複数のメモリセルMLに接続される複数のビット線BLとの接続を確保し、I/Oバッファ223およびカラムアドレスデコーダ221を通じて、当該カラム方向の所定のメモリセルMLに対する、記憶データの書き込み、読み出しが可能となるようにする。 Column address decoder 221, in response to a column address supplied via the address buffer 222, ensure the connection of a plurality of bit lines BL connected to a predetermined plurality of memory cells ML in the column direction of the memory cell array 210 and, through the I / O buffer 223 and the column address decoder 221, for a given memory cell ML of the column direction, write the stored data read so that it is possible.

また、ロウアドレスデコーダ230には、アドレスバッファ231を介してロウアドレスが入力される。 Further, the row address decoder 230, row address via the address buffer 231 is input. ロウアドレスデコーダ230は、アドレスバッファ231を介して供給されるロウアドレスに対応して、メモリセルアレイ210のロウ方向の所定のメモリセルMLに接続されるワード線WLを活性化し、I/Oバッファ223およびカラムアドレスデコーダ221を通じて、当該ロウ方向の所定のメモリセルMLに対する、記憶データの書き込み、読み出しが可能となるようにする。 The row address decoder 230, in response to a row address supplied via the address buffer 231, a word line WL connected to a predetermined memory cell ML in the row direction of the memory cell array 210 is activated, I / O buffers 223 and through the column address decoder 221, for a given memory cell ML of the row direction, the writing of the storage data read so that it is possible.

また、制御回路240は、メモリブロック200の上述した各回路の動作を、制御入力に基づいて制御する。 Further, the control circuit 240, the operation of each circuit described above in the memory block 200 is controlled based on the control input.

上記したメモリブロック200に記憶されたデータを用いた演算、例えば加算を行う場合には、メモリブロック200から被加算データおよび加算データを順に読み出し、このメモリブロック200とは別個に設けられた加算器でそれらを加算する。 Calculation using the data stored in the memory block 200 as described above. For example, when the addition is sequentially reads the augend data and the sum data from the memory block 200, adder provided separately from the memory block 200 in is added to them. したがって、データの読み出しと演算とを順次に行うものであることから、演算速度を上げることができないという不都合があった。 Accordingly, since it is intended to perform a data read and a calculation successively, there is an inconvenience that it is not possible to increase the operation speed. また、メモリブロック200とは別個の演算器が必要であることから、その分高価になるという不都合があった。 Further, since the memory block 200 requires a separate calculator, there is an inconvenience that it becomes correspondingly expensive. また、減算などのその他の演算を行う場合も同様である。 This also applies to the case of performing other operations, such as subtraction.

そこで、この発明は、データの読み出しと演算の同時処理を可能にし、演算速度の向上、演算器の削減によるコスト低減を図るようにしたメモリ装置を提供することを目的とする。 Therefore, this invention enables the simultaneous processing of the operation and data reading, the improvement of the operation speed, and an object thereof is to provide a memory apparatus that achieve cost reduction by reducing the arithmetic unit.

この発明に係るメモリ装置は、1つのビット線上で、活性化された複数のワード線に接続された複数のメモリセルのキャパシタの蓄積電荷を結合し得るメモリ装置であって、複数のワード線を同時に活性化する活性化手段と、この活性化手段で活性化された複数のワード線に接続された複数のメモリセルのキャパシタの蓄積電荷が結合されて1つのビット線上に得られた電荷総量に対応した値のデジタル信号を出力する信号出力手段とを備えるものである。 Memory device according to the present invention, a single bit line, a memory device capable of binding the charges accumulated in the capacitor of the plurality of memory cells connected to a plurality of word lines activated, a plurality of word lines and activating means for activating at the same time, the total amount of charges to the capacitor of the accumulated charge of the activated plurality of word lines connected to a plurality of memory cells is obtained on one of the bit lines is coupled with the activation means it is intended and a signal output means for outputting a digital signal of corresponding value.

この発明においては、複数のワード線が同時に活性化される。 In the present invention, a plurality of word lines are simultaneously activated. これにより、1つのビット線上で、活性化された複数のワード線に接続された複数のメモリセルのキャパシタの蓄積電荷が結合される。 Thus, in one bit line, a capacitor of charges accumulated in the plurality of memory cells connected to a plurality of word lines activated is coupled. そして、その電荷総量に対応した値のデジタル信号が出力される。 Then, the digital signal having a value corresponding to the total amount of charges is outputted.

例えば、電荷総量に対応した値のデジタル信号は、電荷総量を、この電荷総量に対応した値の電圧信号に変換し、その後にその電圧信号をアナログ信号からデジタル信号に変換することで得られる。 For example, a digital signal having a value corresponding to the total amount of charges, the charge amount, and converted into a voltage signal having a value corresponding to this total amount of charges obtained subsequently to convert the voltage signal from an analog signal to a digital signal. この場合、電圧信号をデジタル信号に変換する際に、A/Dコンバータの機能によっては、任意の階調のデジタル信号を得ることが可能となる。 In this case, when converting the voltage signal into a digital signal, by the A / D converter function, it is possible to obtain a digital signal of an arbitrary tone.

ここで、2つ以上のデータに係る複数のワード線が同時に活性化されることで、デジタル信号として当該2つ以上のデータの演算結果が得られる。 Here, by a plurality of word lines according to two or more data are simultaneously activated, the operation result of the two or more data are obtained as a digital signal. 例えば、各データに係る複数のワード線に接続される複数のメモリセルからなるユニットにそれぞれ加算すべきデータが記憶されることで、デジタル信号としてそれらのデータの加算結果が得られる。 For example, when data to be respectively added to the unit comprising a plurality of memory cells connected to a plurality of word lines related to each data is stored, the addition result of these data is obtained as a digital signal. また例えば、各データに係る複数のワード線に接続される複数のメモリセルからなるユニットには、それぞれ被減数データまたは減数データが記憶されることで、デジタル信号としてそれらのデータの減算結果が得られる。 Further, for example, the unit comprising a plurality of memory cells connected to a plurality of word lines related to each data, respectively by minuend data or subtrahend data is stored, the subtraction results of those data is obtained as a digital signal . この場合、例えば被減数データはストレートバイナリ形式のデータとされ、減数データは2の補数形式のデータとされる。 In this case, for example, the minuend data is a straight binary format data, subtrahend data is in two's complement format data.

このように、複数のワード線を同時に活性化し、この複数のワード線に接続された複数のメモリセルのキャパシタの蓄積電荷を1つのビット線上で結合し、その電荷総量に対応した値のデジタル信号を出力する構成とするものであり、データの読み出しと演算の同時処理を可能にし、演算速度の向上、演算器の削減によるコスト低減を図ることができる。 Thus, simultaneously activating a plurality of word lines, the capacitor charges accumulated in a plurality of memory cells connected to this plurality of word lines coupled with one bit line, a digital signal having a value corresponding to the total amount of charges the is intended to be configured to output, to enable simultaneous processing of the operation and data reading, improvement of operation speed, the cost can be reduced by reducing the arithmetic unit.

なお、1つのビット線に接続される複数のメモリセルとしてキャパシタの容量が異なるものを含む構成とすることで、1つのデータを記憶するためのメモリセルの個数を減少できる。 Incidentally, the capacitance of the capacitor as a plurality of memory cells connected to one bit line is configured to include a different, can reduce the number of memory cells for storing one of the data. 例えば、1つのデータがNビット(Nは制御の整数)のデータであるとき、この1つのデータに係るワード線はN本とされ、このN本のワード線に接続されたN個のメモリセルのキャパシタは、Nビットのデータの各ビットの重みに対応した容量を持つようにされる。 For example, when one data is data of N bits (N is controlled integer) word lines in accordance with the one data set to the N, N-number of memory cells connected to the word line of the N book the capacitor is to have a capacity corresponding to the weight of each bit of N-bit data. これにより、Nビットのデータを記憶するためのメモリセルの個数はN個で済む。 Thus, the number of memory cells for storing data of N bits requires only N pieces. これに対して、各メモリセルのキャパシタの容量が同じものとすると、Nビットのデータを記憶するためのメモリセルは2 N −1個必要となる。 In contrast, the capacity of each memory cell capacitor is the same as a memory cell for storing data of N bits is -1 or require 2 N.

この発明によれば、複数のワード線を同時に活性化し、この複数のワード線に接続された複数のメモリセルのキャパシタの蓄積電荷を1つのビット線上で結合し、その電荷総量に対応した値のデジタル信号を出力する構成とするものであり、データの読み出しと演算の同時処理を可能にし、演算速度の向上、演算器の削減によるコスト低減を図ることができる。 According to the present invention, simultaneously activating a plurality of word lines, a plurality of which are connected to the plurality of word lines capacitor charges accumulated in the memory cell coupled with one bit line, the value corresponding to the total amount of charges is intended to be configured to output a digital signal, to enable simultaneous processing of the operation and data reading, improvement of operation speed, the cost can be reduced by reducing the arithmetic unit.

以下、図面を参照しながら、この発明の実施の形態について説明する。 Hereinafter, with reference to the drawings will be described embodiments of the present invention.
図1は、実施の形態としてのメモリブロック100の構成を示している。 Figure 1 shows a configuration of a memory block 100 according to an embodiment. このメモリブロック100は、メモリセルアレイ110と、記憶データ入出力用ポート120と、ロウアドレスデコーダ130と、演算データ出力用ポート140と、制御回路150とを有している。 The memory block 100 includes a memory cell array 110, a memory data input port 120, a row address decoder 130 has an operation data output port 140, and a control circuit 150.

メモリセルアレイ110は、図2に示すように、ロウ方向(行方向)に延びるデータを転送するための複数のビット線BLと、カラム方向(列方向)に延びる、複数のビット線BLに直交するワード線WLと、これらビット線BLおよびワード線WLに接続され、マトリックス状に配されたメモリセルMLとからなっている。 The memory cell array 110, as shown in FIG. 2, a plurality of bit lines BL for transferring data that extends in the row direction (row direction), extend in the column direction (column direction), perpendicular to the plurality of bit lines BL and the word line WL, and is connected to the bit lines BL and word line WL, and consists the memory cells ML arranged in a matrix.

メモリセルMLは、DRAM構造のものであって、アクセストランジスタTとキャパシタCとで構成されている。 Memory cells ML has been made in view of DRAM structure, and a access transistor T and a capacitor C. キャパシタCの一端は接地され、その他端はアクセストランジスタTを介してビット線BLに接続されている。 One end of the capacitor C is grounded and the other end is connected to the bit line BL via the access transistor T. また、アクセストランジスタTのゲートはワード線WLに接続されている。 The gate of the access transistor T is connected to a word line WL. このメモリセルMLに対する読み出しおよび書き込みは、従来周知のように、ワード線WLを活性化してアクセストランジスタTをオン状態とすることで行われる。 The reading and writing to the memory cells ML, as in conventionally known, is performed by an access transistor T ON state activates the word line WL.

ここで、それぞれのビット線に接続される複数のメモリセルMLは、8本のワード線WLに接続される8個のメモリセルML毎のユニットUNに分割され、この分割された各ユニットUNにそれぞれ1個の8ビットデータの各ビットを記憶可能とされている。 Here, a plurality of memory cells ML connected to each bit line is divided into units UN for each eight memory cells ML connected to eight word line WL, and this divided units UN was each bit of one 8-bit data each of which is capable storage.

この場合、8本のワード線に接続された8個のメモリセルMLのキャパシタCは、上述の8ビットのデータの各ビットの重みに対応した容量を持つようにされている。 In this case, the capacitor C of the eight memory cells ML connected to eight word lines are set so as to have a capacity corresponding to the weight of each bit of the 8-bit data described above. 図2においては、上側がLSB(least significant bit)側であり、下側がMSB(most significant bit)側である。 In Figure 2, the upper is LSB (least significant bit) side, the lower the MSB (most significant bit) side. 各ユニットUNを構成する8個のメモリセルMLのキャパシタCの容量は、LSB側からMSB側に向かって順次倍にされている。 Capacitance of the capacitor C of the eight memory cells ML that constitute each unit UN is sequentially doubled toward the LSB side to the MSB side. つまり、各ユニットUNを構成する8個のメモリセルMLのキャパシタCの容量は、LSBのキャパシタCの容量をpとすると、LSB側から、それぞれp,2p,4p,8p,16p,32p,64p,128pとされる。 In other words, the capacitance of the capacitor C of the eight memory cells ML that constitute each unit UN, when the capacitance of the capacitor C of the LSB and p, from the LSB side, p respectively, 2p, 4p, 8p, 16p, 32p, 64p , it is 128p.

記憶データ入出力用ポート120は、記憶データ用カラムアドレスデコーダ121、アドレスバッファ122およびI/Oバッファ123で構成されている。 Storing data input-output port 120, stores data for a column address decoder 121, and a address buffer 122 and the I / O buffer 123. カラムアドレスデコーダ121には、I/Oゲート(カラム・スイッチ)やセンスアンプ等が含まれている。 The column address decoder 121 includes a I / O gate (column switch) and a sense amplifier. カラムアドレスデコーダ121には、アドレスバッファ122を介してカラムアドレスが入力される。 The column address decoder 121, a column address is input via the address buffer 122.

カラムアドレスデコーダ121は、アドレスバッファ122を介して供給されるカラムアドレスに対応して、メモリセルアレイ110のカラム方向の所定のメモリセルMLに接続されるビット線BLとの接続を確保し、I/Oバッファ123およびカラムアドレスデコーダ121を通じて、当該カラム方向の所定のメモリセルMLに対する、記憶データの書き込み、読み出しが可能となるようにする。 Column address decoder 121, in response to a column address supplied via the address buffer 122, to secure the connection between the bit line BL connected to a predetermined memory cell ML in the column direction of the memory cell array 110, I / through O buffer 123 and the column address decoder 121, for a given memory cell ML of the column direction, write the stored data read so that it is possible.

また、ロウアドレスデコーダ130には、アドレスバッファ131を介してロウアドレスが入力される。 Further, the row address decoder 130, row address via the address buffer 131 is input. ロウアドレスデコーダ130は、アドレスバッファ131を介して供給されるロウアドレスに対応して、メモリセルアレイ110のロウ方向の所定のメモリセルMLに接続されるワード線WLを活性化し、I/Oバッファ123およびカラムアドレスデコーダ121を通じて、当該ロウ方向の所定のメモリセルMLに対する、記憶データの書き込み、読み出しが可能となるようにする。 The row address decoder 130, in response to a row address supplied via the address buffer 131, a word line WL connected to a predetermined memory cell ML in the row direction of the memory cell array 110 is activated, I / O buffers 123 and through the column address decoder 121, for a given memory cell ML of the row direction, the writing of the storage data read so that it is possible.

また、演算データ出力用ポート140は、演算データ出力用カラムアドレスデコーダ141、アドレスバッファ142およびA/Dコンバータ143で構成されている。 The calculation data output port 140, the operation data output column address decoder 141, and a address buffer 142 and the A / D converter 143. カラムアドレスデコーダ141には、I/Oゲート(カラム・スイッチ)やセンスアンプ等が含まれている。 The column address decoder 141 includes a I / O gate (column switch) and a sense amplifier. カラムアドレスデコーダ141には、アドレスバッファ142を介してカラムアドレスが入力される。 The column address decoder 141, a column address is input via the address buffer 142.

カラムアドレスデコーダ141は、アドレスバッファ142を介して供給されるカラムアドレスに対応して、メモリセルアレイ110のカラム方向の所定のメモリセルMLに接続される1つのビット線BLとの接続を確保し、その1つのビット線BL上に得られた電荷総量に対応した値の電圧信号を出力する。 Column address decoder 141, in response to a column address supplied via the address buffer 142, to secure the connection with one bit line BL connected to a predetermined memory cell ML in the column direction of the memory cell array 110, and it outputs a voltage signal having a value corresponding to the total amount of charges obtained on that one bit line BL. A/Dコンバータ143は、カラムアドレスデコーダ141から出力される電圧信号(アナログ信号)を所定ビット、例えば8ビットのデジタル信号に変換して演算データとして出力する。 A / D converter 143 outputs a predetermined bit voltage signal output (analog signal) from the column address decoder 141, for example, converted into 8-bit digital signal as calculation data.

また、制御回路150は、メモリブロック100の上述した各回路の動作を、制御入力に基づいて制御する。 Further, the control circuit 150, the operation of each circuit described above in the memory block 100 is controlled based on the control input.

次に、図1に示すメモリブロック100の動作を説明する。 Next, the operation of the memory block 100 shown in FIG.
このメモリブロック100は、演算データ出力用ポート140を除く部分のみで、図8に示す従来のメモリブロック200と同様の動作によって、メモリセルアレイ110の所定のメモリセルMLに対する、記憶データの書き込み、読み出しが可能である。 The memory block 100, only a portion except for the operation data output port 140, by the same operation as the conventional memory block 200 shown in FIG. 8, for a given memory cell ML in the memory cell array 110, the writing of stored data, read it is possible.

すなわち、カラムアドレスデコーダ121には、アドレスバッファ122を介してカラムアドレスが入力される。 That is, the column address decoder 121, a column address is input via the address buffer 122. カラムアドレスデコーダ121は、このカラムアドレスに対応して、メモリセルアレイ110のカラム方向の所定のメモリセルMLに接続されるビット線BLとの接続を確保する。 Column address decoder 121, in response to this column address, to ensure the connection between the bit line BL connected to a predetermined memory cell ML in the column direction of the memory cell array 110. また、ロウアドレスデコーダ130には、アドレスバッファ131を介してロウアドレスが入力される。 Further, the row address decoder 130, row address via the address buffer 131 is input. ロウアドレスデコーダ130は、このロウアドレスに対応して、メモリセルアレイ110のロウ方向の所定のメモリセルMLに接続されるワード線WLを活性化する。 The row address decoder 130, in response to the row address, and activates the word line WL connected to a predetermined memory cell ML in the row direction of the memory cell array 110. これにより、I/Oバッファ123およびカラムアドレスデコーダ121を通じて、カラム方向およびロウ方向の所定のメモリセルMLに対する、記憶データの書き込み、読み出しが行われる。 Thus, through the I / O buffer 123 and the column address decoder 121, for a given memory cell ML in the column direction and the row direction, the writing of the stored data, reading is performed.

演算データ出力用ポート140を使用した、演算データの出力動作について説明する。 Using calculation data output port 140, the output operation of the arithmetic data will be described. メモリセルアレイ110の各ユニットUNの8個のメモリセルMLには、予め、それぞれ8ビットのデータの各ビットが記憶されている。 The eight memory cells ML of each unit UN of the memory cell array 110, in advance, each bit of the 8-bit data respectively are stored.

ロウアドレスデコーダ130には、アドレスバッファ131を介してロウアドレスが入力される。 The row address decoder 130, row address via the address buffer 131 is input. ロウアドレスデコーダ130は、このロウアドレスに対応して、メモリセルアレイ110のロウ方向の2以上のユニットUN、つまり2つ以上のデータに係る複数のワード線WLを同時に活性化する。 The row address decoder 130, in response to the row address, two or more units UN in the row direction of the memory cell array 110, for simultaneously activating a plurality of word lines WL that is according to the two or more data. これにより、各ビット線BL上で、それぞれ、活性化された2つ以上のデータに係る複数のワード線WLに接続された複数のメモリセルMLのキャパシタCの蓄積電荷が結合される。 Thus, on each bit line BL, and each accumulated charge of the capacitor C of the activated two or more plural connected to a plurality of word lines WL according to the data of the memory cells ML are coupled.

ここで、複数のメモリセルMLのキャパシタCの総容量をCmとし、そこに蓄積されている電荷総量をQcとし、さらにビット線BLの容量をCbとすると、ビット線電荷総量Qbは、次式のようになる。 Here, the total capacitance of the capacitor C of the plurality of memory cells ML and Cm, a total amount of charges accumulated therein and Qc, further the capacity of the bit line BL and Cb, the bit line charge amount Qb, the following equation become that way. つまり、ビット線電荷総量Qbは、複数のメモリセルMLのキャパシタCに蓄積されている電荷総量Qcに比例したものとなる。 That is, the bit line charge amount Qb is becomes proportional to the total amount of charges Qc accumulated in the capacitors C of the plurality of memory cells ML.
Qb=Qc×Cb/(Cm+Cb) ・・・(1) Qb = Qc × Cb / (Cm + Cb) ··· (1)

この状態で、カラムアドレスデコーダ141には、アドレスバッファ142を介してカラムアドレスが入力される。 In this state, the column address decoder 141, a column address is input via the address buffer 142. カラムアドレスデコーダ141は、このカラムアドレスに対応して、メモリセルアレイ110のカラム方向の所定のメモリセルMLに接続される1つのビット線BLとの接続を確保する。 Column address decoder 141, in response to this column address, to ensure the connection with one bit line BL connected to a predetermined memory cell ML in the column direction of the memory cell array 110. これにより、カラムアドレスデコーダ141からは、接続が確保されたビット線BL上に得られた電荷総量に対応した値の電圧信号が出力される。 Thus, from the column address decoder 141, a voltage signal of the connection corresponding to the total amount of charges obtained on reserved bit lines BL values ​​are output.

そして、この電圧信号がA/Dコンバータ143で8ビットのデジタル信号に変換され、上述した2以上のユニットUNに記憶されていた2以上のデータの加算結果に対応した加算データが得られる。 Then, this voltage signal is converted into 8-bit digital signal by the A / D converter 143, adds data corresponding to the sum of two or more data stored in the two or more units UN described above can be obtained. この場合、カラムアドレスデコーダ141で接続を確保する1つのビット線BLを順次変更することで、A/Dコンバータ143から、各ビット線BLの部分に対応した加算データが順次得られることとなる。 In this case, by sequentially changing one bit line BL to secure the connection by the column address decoder 141, the A / D converter 143, adds the data is sequentially obtained corresponding to parts of the bit lines BL.

ここで、図3を参照して、加算演算の具体例を説明する。 Referring now to FIG. 3, a specific example of the addition operation. この具体例は、2つの8ビットのデータを加算する例である。 This embodiment is an example of adding two 8-bit data. ユニットUN1の部分には被加数データとしての8ビットのデータが記憶されている。 The part of the unit UN1 data of 8 bits as augend data are stored. この8ビットのデータは「00010100」であって、10進数表現では「20」である。 Data of 8 bits is a "00010100", in decimal notation is "20". 一方、ユニットUN2の部分には加数データとしての8ビットのデータが記憶されている。 On the other hand, the part of the unit UN2 data of 8 bits as addend data are stored. この8ビットのデータは「10000101」であって、10進数表現では「133」である。 Data of 8 bits is a "10000101", in decimal notation is "133".

このようにUN1,UN2のそれぞれに被加数、加数のデータが記憶されることで、これらユニットUN1,UN2のメモリセルMLのうち、ハッチングが施されていないキャパシタCのみが電荷が蓄積された状態となる。 Thus UN1, augend to each UN2, that the data of the addend is stored, among these units UN1, UN2 of memory cells ML, only capacitor C hatching is not applied is accumulated charge the state. この場合、ユニットUN1の8個のメモリセルMLの全てのキャパシタCに蓄積された電荷の総量は、LSBのメモリセルMLのキャパシタCに蓄積される電荷をqとすると、20qとなる。 In this case, eight of the total amount of charge accumulated in all the capacitors C of memory cells ML of unit UN1, when the charge stored in the capacitor C of the memory cells ML of LSB and q, a 20q. 同様に、ユニットUN2の8個のメモリセルMLの全てのキャパシタCに蓄積された電荷の総量は、133qとなる。 Similarly, eight of the total amount of charge accumulated in all the capacitors C of memory cells ML of unit UN2, a 133Q.

このような状態で、2つのユニットUN1,UN2に係る複数のワード線WLが同時に活性化されて各メモリセルMLのアクセストランジスタTがオン状態になると、ビット線BL上で、それぞれのユニットUN1,UN2における蓄積電荷が結合される。 In this state, when the two units UN1, a plurality of word lines WL is simultaneously activated according to UN2 and the access transistor T of each memory cell ML is turned on, on the bit line BL, and each unit UN1, accumulating charge in UN2 is coupled. これにより、ビット線BL上で結合された電荷の総量は10進数で「153」に相当するものとなる。 Thus, the total amount of charge coupled on the bit line BL becomes equivalent to "153" in decimal. つまり、上述の(1)式から、ビット線電荷総量Qbは、Qb=153q×Cb/(Cm+Cb)となる。 That is, from equation (1), the bit line charge amount Qb becomes Qb = 153q × Cb / (Cm + Cb).

したがって、カラムアドレスデコーダ141からはこの電荷総量「153」に対応した値の電圧信号が出力される。 Accordingly, the voltage signal having a value corresponding to the total amount of charges "153" is output from the column address decoder 141. A/Dコンバータ143からは、2つのユニットUN1,UN2に記憶されていたデータの加算結果に対応した加算データが得られる。 From the A / D converter 143, it adds data corresponding to the data stored in the two units UN1, UN2 addition result is obtained.

ユニットUN1、ユニットUN2は、8ビット出力であるため、この加算データは、9ビット分の値となる。 For units UN1, unit UN2 is an 8-bit output, the sum data is a value of 9 bits. そこで、9ビット出力のA/Dコンバータを用いると、加算データをユニットUN1、ユニットUN2に格納された値の精度で出力することができる。 Therefore, the use of A / D converter 9-bit output, the sum data unit UN1, can be output at an accuracy of values ​​stored in unit UN2. また、8ビット出力のA/Dコンバータを利用することもできる。 It is also possible to utilize the A / D converter 8-bit output. その場合、出力は8ビット出力であるため、出力値の精度は低くなる。 In that case, since the output is an 8-bit output, the accuracy of the output value decreases.

図4は、ビット線電荷総量と8ビット出力のA/Dコンバータ143の出力値(加算データ)との関係例を示している。 Figure 4 shows an example of the relationship between the bit line charge amount and 8 output values ​​of bit outputs of the A / D converter 143 and (addition data). 図4の場合には、このような変換特性によって、512階調から256階調への階調変換も行える。 In the case of Figure 4, such a conversion characteristics, can also be performed gradation conversion to 256 gradations from 512 gradations. 図4では512階調から256階調へと階調が変化しているため、この出力値の2倍の値が実際の加算結果となる。 Since FIG tone and 4 in 512 gradations to 256 gradations are changed, twice the value of the output value is the actual result of the addition.

なお、図4における横軸のビット線電荷総量は、q×Cb/(Cm+Cb)が1となるように正規化したものである。 The bit line charge amount of the horizontal axis in FIG. 4, q × Cb / (Cm + Cb) is obtained by normalizing to be 1. 後述する図6,図7における横軸のビット線電荷総量も同様である。 6 to be described later, it is the same bit line charge amount of the horizontal axis in FIG.

このように本実施の形態においては、データの読み出しと加算演算との同時処理を行うことができ、演算速度の向上を図ることができる。 Thus in the present embodiment, it is possible to perform simultaneous processing of data reading and addition operation, it is possible to improve the computing speed. また、本実施の形態においては、加算演算をするための演算器を設ける必要がなく、コスト低減を図ることができる。 Further, in the present embodiment, it is not necessary to provide a computing unit for the addition operation, the cost can be reduced. また、本実施の形態においては、A/Dコンバータ143で階調変換を行うことができるため、例えばA/Dコンバータ143がその出力デジタル信号のビット数を変更できるものであれば、専用の回路を設けることなく、階調操作を容易に行うことができる。 Further, in the present embodiment, the A / D converter 143 it is possible to perform gradation conversion, as long as for example the A / D converter 143 can change the number of bits of the output digital signal, a dedicated circuit the without providing, it is possible to easily perform gradation operation.

なお、上述実施の形態においては、加算演算を行うものを示したが、減算演算を行う構成とすることもできる。 Incidentally, in the above embodiments, although the performs addition operation may be configured to perform a subtraction operation.

その場合、例えば被減数データおよび減数データが8ビットのデータであるとき、被減数を記憶するユニットUNは8個のメモリセルMLで構成されるが、減数を記憶するユニットUNは9個のメモリセルMLで構成される。 In that case, for example, when the minuend data and the subtrahend data is 8-bit data, unit UN storing the minuend is consists of eight memory cells ML, units UN for storing subtrahend nine memory cells ML in constructed. これは、被減数の8ビットのデータはストレートバイナリの形式でそのまま記憶するが、減数の8ビットのデータは2の補数の形式のデータ(9ビット)に変換して記憶するからである。 This is because 8-bit data of the minuend is directly stored in the form of straight binary, 8-bit data of the subtrahend is stored by converting the data in the form of two's complement (9 bits).

ここで、2の補数の形式のデータを9ビットとするのは、減数が8ビットのデータで「00000000」であるとき、2の補数の形式のデータは「100000000」となり、これへの対応のためである。 Here, to 2's complement format data and 9-bit, when the subtrahend is "00000000" in the 8-bit data, data in the form of 2's complement "100000000", and the response to this This is because.

ここで、図5を参照して、減算演算の具体例を説明する。 Referring now to FIG. 5, a specific example of a subtraction operation. この具体例は、被減数データとしての8ビットのデータから減数データとしての8ビットのデータを減算する例である。 This embodiment is an example for subtracting the 8-bit data as subtrahend data from the 8-bit data as the minuend data. ユニットUN1の部分には被減数データとしての8ビットのデータがそのままストレートバイナリの形式で記憶されている。 Data of 8 bits as a minuend data is stored as it is in the form of straight binary in part of the unit UN1. この8ビットのデータは「10000101」であって、10進数表現では「133」である。 Data of 8 bits is a "10000101", in decimal notation is "133". 一方、ユニットUN2の部分には減数データとしての8ビットのデータが、2の補数の形式のデータに変換され、9ビットのデータとして記憶されている。 On the other hand, the part of the unit UN2 data of 8 bits as a subtrahend data is converted into data in the form of two's complement, are stored as 9-bit data. この8ビットのデータは「00010100」であって、10進数表現では「20」である。 Data of 8 bits is a "00010100", in decimal notation is "20". また、2の補数の形式に変換した後の9ビットのデータは「011101100」である。 Further, 9-bit data converted into the format of the 2's complement is "011101100".

このようにUN1,UN2のそれぞれに被減数、減数のデータが記憶されることで、これらユニットUN1,UN2のメモリセルMLのうち、ハッチングが施されていないキャパシタCのみが電荷が蓄積された状態となる。 Thus UN1, minuend to each UN2, by decrementing the data is stored, among these units UN1, UN2 of memory cells ML, a state in which only the capacitor C which hatching is not applied charge is accumulated Become. この場合、ユニットUN1の8個のメモリセルMLの全てのキャパシタCに蓄積された電荷の総量は、LSBのメモリセルMLのキャパシタCに蓄積される電荷をqとすると、133qとなる。 In this case, eight of the total amount of charge accumulated in all the capacitors C of memory cells ML of unit UN1, when the charge stored in the capacitor C of the memory cells ML of LSB and q, a 133Q. 同様に、ユニットUN2の9個のメモリセルMLの全てのキャパシタCに蓄積された電荷の総量は、236qとなる。 Similarly, nine of the total amount of charge accumulated in all the capacitors C of memory cells ML of unit UN2, a 236Q.

このような状態で、2つのユニットUN1,UN2に係る複数のワード線WLが同時に活性化されて各メモリセルMLのアクセストランジスタTがオン状態になると、ビット線BL上で、それぞれのユニットUN1,UN2における蓄積電荷が結合される。 In this state, when the two units UN1, a plurality of word lines WL is simultaneously activated according to UN2 and the access transistor T of each memory cell ML is turned on, on the bit line BL, and each unit UN1, accumulating charge in UN2 is coupled. これにより、ビット線BL上で結合された電荷の総量は10進数で「369」に相当するものとなる。 Thus, the total amount of charge coupled on the bit line BL becomes equivalent to "369" in decimal.

したがって、カラムアドレスデコーダ141からはこの電荷総量「369」に対応した値の電圧信号が出力される。 Accordingly, the voltage signal having a value corresponding to the total amount of charges "369" is output from the column address decoder 141. ここで、「369」は、2進数表現では「101110001」である。 Here, "369" is in binary representation is "101110001". このときのMSBは符号ビットであり、「1」の場合は正を、「0」の場合は負を表すものとなる。 MSB at this time is the sign bit, the positive in the case of "1", and represents the negative in the case of "0". そのため、A/Dコンバータ143では、加算の場合と異なり、この符号ビットを考慮したA/D変換が行われ、2つのユニットUN1,UN2に記憶されていたデータの減算結果としてのデータが得られる。 Therefore, the A / D converter 143, unlike the case of the addition, the sign bit consideration to A / D conversion is performed, data of the subtraction result of the data stored in the two units UN1, UN2 obtain .

図6、図7は、それぞれビット線電荷総量とA/Dコンバータ143の出力値(減算データ)との関係例を示している。 6, 7 are each an example of the relationship between the output value of the bit line charge amount and the A / D converter 143 (subtraction data). ここで、図6は、絶対値変換を行わない場合の例であり、図7は絶対値変換も行う場合の例である。 Here, FIG. 6 is an example of a case of not performing absolute value conversion, FIG. 7 shows an example of a case where the absolute value conversion. 図6の例の場合、ビット線電荷総量「1」〜「511」に対応して「−255」〜「255」のデジタル信号を出力する。 In the example of FIG. 6, corresponding to the bit line charge amount "1" to "511" and outputs a digital signal of "-255" to "255". 一方、図7の例の場合、ビット線電荷総量「1」〜「255」に対応して「255」〜「1」、「256」〜「511」に対応して「0」〜「255」のデジタル信号を出力する。 On the other hand, in the example of FIG. 7, corresponding to the bit line charge amount "1" to "255", "255" - "1", corresponding to "256" - "511", "0" to "255" and it outputs a digital signal.

なお、被減数データが8ビットのデータの場合には10進数で「0」〜「255」の範囲の値を取り得るが、減数データも8ビットのデータの場合には10進数で「0」〜「255」の範囲の値を取り得る。 Although if minuend data is 8-bit data can take a value between "0" to "255" in decimal, "0" in decimal when the subtrahend data is also 8-bit data- It can take a value in the range of "255". この場合に、被減数、減数のデータが2つのユニットUN1,UN2に正しく記憶され、これら2つのユニットUN1,UN2に係る複数のワード線WLが同時に活性化された場合には、ビット線電荷総量は10進数で「1」〜「511」となり、「0」となることはあり得ない。 In this case, minuend, subtrahend data is correctly stored in the two units UN1, UN2, these two units UN1, when a plurality of word lines WL according to UN2 is activated at the same time, the bit line charge total amount becomes "1" to "511" in decimal, not cause any "0". そのため、図6、図7においては、ビット線電荷総量が「0」の場合に関しても変換を行っているが、その変換後のデジタル値自体には特に意味はない。 Therefore, in FIG. 6, 7, the bit line charge amount is performed also be converted for the case of "0", no particular meaning to the digital value itself after the conversion.

また、A/Dコンバータ143から出力される減算データは、例えば、図6の場合にはMSBが符号ビットとなる9ビットのデータとされ、図7の場合には8ビットのデータとされる。 Further, the subtraction data output from the A / D converter 143, for example, MSB is the 9-bit data to be sign bit in the case of FIG. 6, in the case of FIG. 7 is a 8-bit data. しかし、上述した加算の場合と同様に、このA/Dコンバータ143で階調変換を行うこともできる。 However, as in the case of addition described above, it is also possible to perform gradation conversion on this A / D converter 143.

なお、上述実施の形態においては、8個または9個のメモリセルMLで1つのデータを記憶するユニットUNが構成されるものを示したが、ユニットUNを構成するメモリセルMLの個数はこれに限定されるものではない。 Incidentally, in the above embodiments, although the one unit UN storing one data eight or nine memory cells ML is configured, the number of memory cells ML that constitute the unit UN thereto the present invention is not limited.

上述実施の形態では、各ビットのデータを記憶するメモリセルMLのキャパシタCの容量を、そのビットの重みに対応した大きさにすることで、8ビットのデータを記憶するユニットUNを8個のメモリセルMLのみで構成可能としている。 In the above embodiment, the capacitance of the capacitor C of the memory cell ML that stores data of each bit, by a size corresponding to the weight of the bit, eight units UN for storing 8-bit data It is set to be configured only in the memory cell ML. しかし、メモリセルMLのキャパシタCの容量が全て同じであるとした場合、256階調の電荷量の蓄積を可能とする必要があることから、2 8 −1個のメモリセルMLでユニットUNを構成できる。 However, if the capacitance of the capacitor C of the memory cell ML is all the same, it is necessary to allow the accumulation of charge amount of 256 gradations, the unit UN 2 8 -1 memory cells ML It can be configured.

また、例えば8ビットのデータを記憶するユニットUNは、8個のメモリセルMLではなく、これより少ないメモリセルMLで構成することもできる。 Also, unit UN for storing 8-bit data, for example, rather than eight memory cells ML, may be composed of lesser memory cells ML. 例えばユニットUNを4個のメモリセルMLで構成することもできる。 For example it is also possible to configure the unit UN of four memory cells ML. その場合、各メモリセルMLのキャパシタCには、それぞれ2ビット分の電荷が蓄積される。 In that case, the capacitor C of the memory cell ML, 2 bits of charges respectively are accumulated.

例えば、8ビットのデータが「10000101」である場合、LSB側から、1番目のメモリセルMLには「01」、つまり10進数で「1」に相当する電荷量の電荷を蓄積し、2番目のメモリセルMLには「0100」、つまり10進数で「4」に相当する電荷量の電荷を蓄積し、3番目のメモリセルMLには「000000」、つまり10進数で「0」に相当する電荷量の電荷を蓄積し、4番目のメモリセルMLには「10000000」、つまり10進数で「128」に相当する電荷量の電荷を蓄積すればよい。 For example, if the 8-bit data is "10000101", from the LSB side, the first in the memory cell ML stores a corresponding amount of charge charged to "01", or "1" in decimal, the second the memory cell ML corresponding to "0100", i.e. decimal accumulate the corresponding amount of charge in the "4", the third memory cell ML "000000", or "0" in decimal accumulated amount of charge, the fourth in the memory cell ML "10000000", i.e. decimal may be accumulated corresponding amount of charge in the "128". この場合、4個のメモリセルMLのキャパシタCの容量は、1番目のメモリセルMLのキャパシタCの容量をpとした場合、2番目は4p、3番目は16p、4番目は64pとすればよい。 In this case, the capacitance of the capacitor C of the four memory cells ML, if the capacitance of the capacitor C of the first memory cell ML was p, if the second is 4p, 3 th 16p, 4 th and 64p good.

また、上述実施の形態においては、各ユニットUNに2進データを記憶するものを示したが、各ユニットUNのメモリセルMLにn進の各桁のデータを記憶すれば、n進の演算を行うこともできる。 Also, in the above-described embodiment, although the one that stores the binary data in each unit UN, if stores each digit of the data of n-ary to the memory cells ML of each unit UN, the operation of the n-ary It can also be carried out. この場合、各ユニットUNのメモリセルMLのキャパシタCに、該当する桁の値に応じた電荷量を蓄積することでデータの記憶が可能となる。 In this case, the capacitor C of the memory cells ML of each unit UN, it is possible to store data by accumulating an amount of charge corresponding to the value of the corresponding digit.

例えば、10進数で「235」のデータを記憶する場合、1の桁を記憶するメモリセルMLのキャパシタCには、「5」に相当する電荷量の電荷を蓄積し、10の桁を記憶するメモリMLのキャパシタCには、「3×10」に相当する電荷量の電荷を蓄積し、100の桁を記憶するメモリMLのキャパシタCには、「2×100」に相当する電荷量の電荷を蓄積すればよい。 For example, when storing data of "235" in decimal, the capacitor C of the memory cells ML store one digit to accumulate the charge in the charge amount corresponding to "5", and stores the 10-digit the capacitor C of the memory ML, accumulated charge in the charge amount corresponding to the "3 × 10", the capacitor C of the memory ML for storing the 100 digit of "2 × 100" corresponding to the charge amount of the charge the should be accumulated. 勿論、各桁に対応したメモリセルMLのキャパシタCは、それぞれの桁の最大蓄積電荷量を蓄積できるだけの容量を持つことが必要となる。 Of course, the capacitor C of the memory cells ML that corresponds to each digit, it is necessary to have a capacity to accumulate the maximum accumulated charge amount of each digit.

また、上述実施の形態においては、演算の例として加算および減算を示したが、各ユニットに入力するデータの形式、配置等を工夫することで、乗算や除算なども行うことができる。 Also, in the above-described embodiment, although the addition and subtraction as an example of the operation, by devising the format of data input to each of the units, the arrangement and the like can also be performed, such as multiplication and division. 例えば、M×Nの乗算は、MをN個のユニットUNにコピーしておき、その後はこのN個のユニットUNについて上述した加算演算を行えばよい。 For example, multiplication of M × N may keep copies M to N units UN, then may perform the addition operation described above for the N units UN.

また、上述実施の形態においては、メモリセルアレイ110のメモリセルMLがDRAM構造のものを示したが、これに限定されるものではない。 Further, in the above-described embodiment, the memory cells ML of the memory cell array 110 showed that the DRAM structure, but is not limited thereto. 要は、1つのビット線上で、活性化された複数のワード線に接続された複数のメモリセルのキャパシタの蓄積電荷を結合し得るものであればよい。 In short, a single bit line, as long as it can bind the capacitor charges accumulated in the plurality of memory cells connected to a plurality of word lines activated.

この発明は、データの読み出しと演算の同時処理を可能にし、演算速度の向上、演算器の削減によるコスト低減を図るものであり、メモリからデータを読み出して加算、減算など演算処理をする用途に適用できる。 The invention allows simultaneous processing of the operation and data reading, the improvement of the operation speed, which reduce the cost by reducing the arithmetic unit, adding data is read from the memory, the application of the arithmetic processing such as subtraction It can be applied.

実施の形態としてのメモリブロックの構成を示すブロック図である。 Is a block diagram showing the structure of a memory block according to an embodiment. メモリセルアレイの一部を示す図である。 It is a diagram showing a part of a memory cell array. 加算演算の具体例を説明するための図である。 It is a diagram for explaining a specific example of the addition operation. ビット線電荷総量と出力値との関係(加算の場合)を示す図である。 It is a graph showing relationship (for addition) of the bit line charge amount and the output value. 減算演算の具体例を説明するための図である。 It is a diagram for explaining a specific example of a subtraction operation. ビット線電荷総量と出力値との関係(減算の場合、絶対値変換なし)を示す図である。 (For subtraction, no absolute value conversion) relationship between the output value and the bit line charge amount is a diagram showing a. ビット線電荷総量と出力値との関係(減算の場合、絶対値変換あり)を示す図である。 (For subtraction, there converted absolute value) the relationship between the bit line charge amount and the output value is a diagram showing a. 従来のメモリブロックの構成例を示すブロック図である。 It is a block diagram showing a configuration example of a conventional memory block. メモリセルアレイの一部を示す図である。 It is a diagram showing a part of a memory cell array.

符号の説明 DESCRIPTION OF SYMBOLS

100・・・メモリブロック、110・・・メモリセルアレイ、120・・・記憶データ入出力用ポート、121・・・記憶データ用カラムアドレスデコーダ、122・・・アドレスバッファ、123・・・I/Oバッファ、130・・・ロウアドレスデコーダ、131・・・アドレスバッファ、140・・・演算データ出力用ポート、141・・・演算データ出力用カラムアドレスデコーダ、142・・・アドレスバッファ、143・・・A/Dコンバータ、150・・・制御回路 100 ... memory block, 110 ... memory cell array, 120 ... memory data input-output port, 121 ... memory data column address decoder, 122 ... address buffer, 123 ... I / O buffer, 130 ... row address decoder, 131 ... address buffer, 140 ... operation data output port, 141 ... operation data output column address decoder, 142 ... address buffer, 143 ... A / D converter, 150 ... control circuit

Claims (8)

  1. 1つのビット線上で、活性化された複数のワード線に接続された複数のメモリセルのキャパシタの蓄積電荷を結合し得るメモリ装置であって、 In one bit line, a memory device capable of binding the charges accumulated in the capacitor of the plurality of memory cells connected to a plurality of word lines activated,
    複数のワード線を同時に活性化する活性化手段と、 Activation means for simultaneously activating a plurality of word lines,
    上記活性化手段で活性化された複数のワード線に接続された複数のメモリセルのキャパシタの蓄積電荷が結合されて上記1つのビット線上に得られた電荷総量に対応した値のデジタル信号を出力する信号出力手段と を備えることを特徴とするメモリ装置。 Outputting a digital signal having a value capacitor charges accumulated in a plurality of memory cells connected to a plurality of word lines activated by the activation means is coupled to correspond to the total amount of charges obtained on said one bit line memory device comprising: a signal output means for.
  2. 上記信号出力手段は、 It said signal output means,
    上記電荷総量を、該電荷総量に対応した値の電圧信号に変換する電圧変換手段と、 Voltage converting means for converting the total amount of charges, the voltage signal having a value corresponding to the charge amount,
    上記電圧変換手段で変換された電圧信号をアナログ信号からデジタル信号に変換するアナログ−デジタル変換手段とを有してなる ことを特徴とする請求項1に記載のメモリ装置。 Memory device according to claim 1, characterized in that a digital converter - analog converting the converted voltage signal by the voltage converting means into a digital signal from an analog signal.
  3. 上記1つのビット線に接続される複数のメモリセルは、キャパシタの容量が異なるものを含む ことを特徴とする請求項1に記載のメモリ装置。 A plurality of memory cells connected to the one bit line, the memory device according to claim 1, characterized in that it comprises what capacity of the capacitor is different.
  4. 上記活性化手段は、 It said activation means,
    2つ以上のデータに係る複数のワード線を同時に活性化する ことを特徴とする請求項1に記載のメモリ装置。 Memory device according to claim 1, characterized in that simultaneously activate a plurality of word lines according to two or more data.
  5. 1つのデータがNビット(Nは正の整数)のデータであるとき、該1つのデータに係るワード線はN本であり、 When one data are data of N bits (N is a positive integer), the word lines in accordance with said one data is the N,
    上記N本のワード線に接続されたN個のメモリセルのキャパシタは、上記Nビットのデータの各ビットの重みに対応した容量を持つ ことを特徴とする請求項4に記載のメモリ装置。 The capacitor of N word lines connected to N memory cells, memory device according to claim 4, characterized in that with a capacity corresponding to the weight of each bit of the data of the N bits.
  6. 各データに係る複数のワード線に接続される複数のメモリセルからなるユニットには、それぞれ加算すべきデータが記憶される ことを特徴とする請求項4に記載のメモリ装置。 The unit consisting of a plurality of memory cells connected to a plurality of word lines according to the data, the memory device according to claim 4, characterized in that data to be added, respectively, are stored.
  7. 各データに係る複数のワード線に接続される複数のメモリセルからなるユニットには、それぞれ被減数データまたは減数データが記憶される ことを特徴とする請求項4に記載のメモリ装置。 The unit consisting of a plurality of memory cells connected to a plurality of word lines according to the data, the memory device according to claim 4, each minuend data or subtrahend data is characterized in that it is stored.
  8. 上記被減数データはストレートバイナリ形式のデータであり、上記減数データは2の補数形式のデータである ことを特徴とする請求項7に記載のメモリ装置。 The minuend data is data of the straight binary format, memory device of claim 7 said subtrahend data which is a data of two's complement form.
JP2003354006A 2002-10-15 2003-10-14 Memory device Expired - Fee Related JP4513305B2 (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2002300902 2002-10-15
JP2003354006A JP4513305B2 (en) 2002-10-15 2003-10-14 Memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003354006A JP4513305B2 (en) 2002-10-15 2003-10-14 Memory device

Publications (2)

Publication Number Publication Date
JP2004158170A true true JP2004158170A (en) 2004-06-03
JP4513305B2 JP4513305B2 (en) 2010-07-28

Family

ID=32827905

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003354006A Expired - Fee Related JP4513305B2 (en) 2002-10-15 2003-10-14 Memory device

Country Status (1)

Country Link
JP (1) JP4513305B2 (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012256824A (en) * 2010-10-29 2012-12-27 Semiconductor Energy Lab Co Ltd Memory device
JP2017503229A (en) * 2013-11-08 2017-01-26 マイクロン テクノロジー, インク. Division operation for the memory

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000035878A (en) * 1998-07-17 2000-02-02 Texas Instr Japan Ltd Addition operating device and semiconductor memory device with addition operation function

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000035878A (en) * 1998-07-17 2000-02-02 Texas Instr Japan Ltd Addition operating device and semiconductor memory device with addition operation function

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012256824A (en) * 2010-10-29 2012-12-27 Semiconductor Energy Lab Co Ltd Memory device
US9263451B2 (en) 2010-10-29 2016-02-16 Semiconductor Energy Laboratory Co., Ltd. Storage device including memory cell using transistor having oxide semiconductor and amplifier circuit
JP2017503229A (en) * 2013-11-08 2017-01-26 マイクロン テクノロジー, インク. Division operation for the memory
US10055196B2 (en) 2013-11-08 2018-08-21 Micron Technology, Inc. Division operations for memory

Also Published As

Publication number Publication date Type
JP4513305B2 (en) 2010-07-28 grant

Similar Documents

Publication Publication Date Title
US4555768A (en) Digital signal processing system employing logarithms to multiply and divide
US4811262A (en) Distributed arithmetic realization of second-order normal-form digital filter
US5303200A (en) N-dimensional multi-port memory
US4394763A (en) Error-correcting system
US5185713A (en) Product adder for perfoming multiplication of floating point data and addition of fixed point data
US3914588A (en) Digital filters
US4829460A (en) Barrel shifter
US5333119A (en) Digital signal processor with delayed-evaluation array multipliers and low-power memory addressing
US5278945A (en) Neural processor apparatus
US5293607A (en) Flexible N-way memory interleaving
US4675809A (en) Data processing system for floating point data having a variable length exponent part
US6807610B2 (en) Method and apparatus for virtually partitioning an integrated multilevel nonvolatile memory circuit
US5189712A (en) Correlation detector for images
US4366548A (en) Adder for exponent arithmetic
US5021987A (en) Chain-serial matrix multipliers
US5337267A (en) Squaring circuit for binary numbers
US5117385A (en) Table lookup multiplier with digital filter
GB2365636A (en) Parallel counter and multiplication logic circuit
US4593373A (en) Method and apparatus for producing n-bit outputs from an m-bit microcomputer
US4598266A (en) Modulo adder
US20060062483A1 (en) Memory device, motion vector detection device, and detection method
US5490100A (en) Cumulative summation unit
US4857882A (en) Comparator array logic
US4573136A (en) Sum-of-products multiplier with multiple memories and reduced total memory size
US5231415A (en) Booth&#39;s multiplying circuit

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20060510

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20061006

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20090918

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20091015

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091022

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20091102

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091209

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100420

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100503

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130521

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees