JP2004153578A - Adaptive equalizer - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To provide an adaptive equalizer which has a configuration suppressing the increase of a circuit scale due to multipliers etc, and requires small power consumption, and comprises many filter taps. <P>SOLUTION: An approximation unit 30 approximates the value of a received digital signal to a predetermined value. The predetermined value is a bit shift number. A filter unit 32 executes equalizing processing based on a filter tap for inputting an approximated signal. A determination unit 36 compares the signal outputted from the filter unit 32 with a threshold prepared beforehand, and determines the transmitted information signal according to the result of the comparison. An adder unit 38 conducts subtraction processing in order to obtain an error signal 84 between the outputted signal from the filter unit 32 and a signal determined at the determination unit 36. A coefficient computation unit 34 conducts signal processing based on the error signal 84 to calculate the filter tap coefficient for the filter unit 32. <P>COPYRIGHT: (C)2004,JPO

Description

Ｈは複素共役転置を表す。ベクトルｗ（ｎ）とｕ（ｎ）のベクトル次元数は、フィルタタップ数である。
ＬＭＳアルゴリズムによるタップ係数の更新は、次式で与えられる。
【数２】

ここで、μはステップサイズパラメータである。一方、ｅ（ｎ）は誤差信号であり、判定信号をｄ（ｎ）とすると、
【数３】

で与えられる。ここで、＊は複素共役を表す。（例えば、非特許文献１参照。）。
【０００４】
【非特許文献１】
斉藤洋一著，「ディジタル無線通信の変復調」，社団法人電子情報通信学会，１９８６年２月，ｐ．１７６−１７９
【０００５】
【発明が解決しようとする課題】
一般に、トランスバーサルフィルタにおいてタップ係数ベクトルと入力信号ベクトルの複素乗算処理が行われる。さらに、これらのベクトルの次元数はフィルタタップ数であるので、複素乗算処理もフィルタタップ数分実行される。また、ＬＭＳアルゴリズムにおいても入力信号ベクトルと誤差信号の乗算処理が必要である。
さらに、ワイヤレス通信における伝送速度が高くなると、適応等化器に必要なフィルタタップ数が増大する。例えば、伝送速度２０〜３０Ｍｂｐｓを実現するためには、屋内環境においても１０タップ程度必要となる。その結果、複素乗算器がさらに増加し、一般に、より回路規模と消費電力が増加する。
【０００６】
本発明者はこうした状況を認識して、本発明をなしたものであり、その目的は乗算器等による回路規模の増大を抑えた適応等化器を提供することである。また、消費電力の少ない適応等化器を提供することである。また、フィルタタップ数の多い適応等化器を提供することである。
【０００７】
【課題を解決するための手段】
本発明のある態様は適応等化器である。この適応等化器は、処理対象とすべき信号を入力する入力部と、入力した信号の値を所定の値に近似する近似部と、近似した値に対して等化信号処理する信号処理部とを含む。この等化器において、近似部は、所定の値がビットシフト数を示す値となるよう近似し、信号処理部は、等化信号処理としてビットシフト数に従った処理をなす。
「等化信号処理」とは、信号の適応等化に必要な信号処理を意味し、等化のためのフィルタ処理や適応アルゴリズムの計算を含む。
以上の適応等化器により、受信信号がビットシフト数に近似されるため、適応等化信号処理における受信信号に対する乗算処理をビットシフト処理に変更でき、その結果回路規模も小さくなる。
【０００８】
信号処理部は、近似した値をフィルタタップに入力し、フィルタタップに対する係数を乗算してフィルタ処理を施すフィルタ部と、フィルタタップに対する係数を計算する係数計算部とを含み、フィルタ処理の乗算が、近似した値が示すビットシフト数をもとにしたフィルタタップに対する係数のビットシフト処理であり、フィルタタップに対する係数の計算が、近似した値が示すビットシフト数をもとにしたフィルタ部の出力のビットシフト処理を含んでもよい。
「乗算」は、スカラー値同士の乗算だけではなく、複素乗算やその他行列の乗算も含むものとする。
なお、以上の構成要素の任意の組合せや組み替えもまた、本発明の態様として有効である。
【０００９】
【発明の実施の形態】
（実施の形態１）
実施の形態１は、適応等化器に入力される受信信号の値が近似され、受信信号のかわりにその近似した値に対して適応等化のための信号処理を実行する。この近似する値はビットシフト数であり、それにより適応等化のための信号処理における受信信号の乗算処理がビットシフト処理に置き換えられるため、乗算器が不要となる。
【００１０】
図１と図２は、実施の形態１に係る送信装置１０と受信装置１２からなる通信システムのいろいろな態様を示す。いずれの場合も、送信装置１０は変調部１４を、受信装置１２は適応等化器１６を有する。送信装置１０と受信装置１２は、無線伝搬路２２で接続されている。送信装置１０は、所定の情報信号を無線周波数の信号に変換した後、アンテナより伝送する。受信装置１２は、無線伝搬路２２を伝送した無線周波数の信号を受信し、それから所定の情報信号を取得する。ここで、送信装置１０には図示していないＤＡ変換器、周波数変換機、パワーアンプ等が、受信装置１２には図示していない直交検波器、ローノイズアンプ、ＡＧＣ（Ａｕｔｏｍａｔｉｃ Ｇａｉｎ Ｃｏｎｔｒｏｌ）、ＡＤ変換器、ＡＦＣ（Ａｕｔｏｍａｔｉｃ Ｆｒｅｑｕｅｎｃｙ Ｃｏｎｔｒｏｌ）等が含まれるものとする。なお、送信装置１０と受信装置１２の間は、無線伝搬路２２でなく、所定の有線であってもよい。
【００１１】
図１の例では、変調部１４が所定の情報信号を変調する、変調方式は任意のものでよく、例えば、ＱＰＳＫ（Ｑｕｄｒｉ Ｐｈａｓｅ Ｓｈｉｆｔ Ｋｅｙｉｎｇ）、１６ＱＡＭ（１６ Ｑｕａｄｒａｔｕｒｅ Ａｍｐｌｉｔｕｄｅ Ｍｏｄｕｌａｔｉｏｎ）、ＧＭＳＫ（Ｇａｕｓｓｉａｎ ｆｉｌｔｅｒｅｄ Ｍｉｎｉｍｕｍ Ｓｈｉｆｔ Ｋｅｙｉｎｇ）等である。また、変調された信号をひとつの搬送波ではなく、複数の搬送波で送信してもよい。その場合、送信装置１０には複数の変調部１４あるいは逆フーリエ変換器を設ける。適応等化器１６は、受信信号から正確に送信した情報信号を取得するために、マルチパス伝搬路等の影響を受けた受信信号に対して、適応等化のための信号処理を行う。適応等化器１６は任意のものでよく、例えば、トランスバーサルフィルタ、判定帰還形等化器、最尤系列推定形等化器などがある。
【００１２】
図２の例は、図１と同じく変調部１４が１次変調し、さらに拡散部１８が拡散符号系列により２次変調する。このようなシステムの一例は、ＩＥＥＥ８０２．１１ｂに準拠する無線ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）やＷ―ＣＤＭＡ（Ｗｉｄｅｂａｎｄ―Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ ＭｕｌｔｉｐｌｅＡｃｃｅｓｓ）である。受信した信号は、逆拡散部２０により逆拡散され、図１と同じく適応等化器１６が復調する。あるいは、適応等化器１６が適応等化した後に、逆拡散部２０が逆拡散し、その後図示しない復調器が復調してもよい。
【００１３】
図３は、図１または図２の通信システムで使用されるデータのバーストフォーマットを示す。データ信号の前に適応等化器１６の初期状態推定に使用されるトレーニング信号が付加される。このトレーニング信号は、適応等化器１６専用の信号である必要はなく、適応等化器１６が既知の信号であれば、既存のシステムで使用されているプリアンブルでもよい。
図４は、実施の形態１に係る適応等化器１６の構成を示す。これは、図１あるいは図２の通信システムで適用可能である。適応等化器１６は、近似部３０と信号処理部４０を有する。信号処理部４０は、切換部７４、トレーニング信号生成部７６、フィルタ部３２、係数計算部３４、判定部３６、加算部３８を有する。
【００１４】
この構成は、ハードウエア的には、任意のコンピュータのＣＰＵ、メモリ、その他のＬＳＩで実現でき、ソフトウエア的にはメモリのロードされた予約管理機能のあるプログラムなどによって実現されるが、ここではそれらの連携によって実現される機能ブロックを描いている。したがって、これらの機能ブロックがハードウエアのみ、ソフトウエアのみ、またはそれらの組合せによっていろいろな形で実現できることは、当業者には理解されるところである。
【００１５】
近似部３０は、デジタル信号である受信信号の値を所定の値に近似する。所定の値は、ビットシフト数であり、例えば、「３ビットシフト」や「５ビットシフト」等で表される。あるいは、受信信号を２進数のビット列で表し、そのうち１桁のみを「１」にした値に近似し、ビット列中において「１」の存在する位置でビットシフト数を示してもよい。なお、以上の処理に符号ビットは除かれる。
フィルタ部３２は、近似部３０から出力される近似信号７８を入力するフィルタタップをもとに等化処理を実行する。
【００１６】
判定部３６は、フィルタ部３２からのフィルタ出力信号８０をあらかじめ用意してあるしきい値と比較し、その結果より送信した情報信号を判定する。これを判定信号８２として出力する。この判定は、硬判定ではなく、軟判定でもかまわない。
トレーニング信号生成部７６は、係数計算部３４がフィルタタップ係数の初期状態推定を計算するための図３に示したトレーニング信号を生成する。ここでは、トレーニング信号を近似部３０と同様にビットシフト数を示す値に変換した値を記憶し、出力する。
切換部７４は、加算部３８に入力する信号をトレーニング信号区間中はトレーニング信号生成部７６からの出力信号に、データ信号区間中は判定信号８２にするための切換処理を実行する。これらの切換は図示していない制御部により指示される。
【００１７】
加算部３８は、フィルタ部３２からのフィルタ出力信号８０と切換部７４からの出力信号との間の誤差信号８４を取得するために、減算処理を行う。適応等化器１６が理想的に動作した場合、フィルタ出力信号８０は送信した情報信号そのものになるため、誤差信号８４は０である。
係数計算部３４は、誤差信号８４をもとに信号処理を行い、フィルタ部３２のフィルタタップ係数を計算する。詳細は後述するが、このフィルタタップ係数を使用したフィルタ部３２による等化処理の結果が再び誤差信号８４として入力されるため、係数計算部３４は誤差信号８４が０に近づくようにフィルタタップ係数を更新する。
【００１８】
図５は、近似部３０における受信信号と近似信号の関係を示す。受信信号は８ビットとし、最上位ビットを符号ビットとするため、１２７から−１２８の範囲の値となる。受信信号を２のべき乗で表し、最大のべき乗項のみに変換することで近似する。例えば、受信信号が４から７の範囲であれば４、受信信号が３２から６３の範囲であれば３２である。近似した値を２進数で表示した場合も図５に示す。さらに、近似した値をビットシフト数に予め定めた変換規則に従って変換し、これを近似信号７８とする。例えば、近似した値が４ならば、ビットシフト数は２に、近似した値が３２ならば、ビットシフト数は５に設定する。この近似信号７８におけるビットシフト数は、２進数で表示した近似値における「１」の存在する位置に１対１で対応づけられる。例えば、「０００００１００」が「２ビットシフト」、「００１０００００」が「５ビットシフト」である。すなわち、最下位ビットを除去したうえで、「１」のある桁がビットシフト数を表す。この規則のもと、２進数で表示した近似値を近似信号７８とみなしてもよい。
【００１９】
一方、受信信号が負符号の場合も正符合の場合と同様に変換されるが、２進数で表現した近似値の符号ビットが１になり、補数を使用する。このとき、近似信号におけるビットシフト数は、２進数で表示した近似値における「０」の存在する位置に１対１で対応づけられる。例えば、「１１１１１１０１」が「２ビットシフト」、「１１０１１１１」が「５ビットシフト」である。すなわち、「０」のある桁がそのままビットシフト数を表す。なお、近似部３０における受信信号が複素信号の場合、以上の処理は、同相成分と直交成分において独立して実行される。
【００２０】
図６は、信号処理部４０におけるフィルタ部３２の構成を示す。フィルタ部３２は、第１フィルタタップ５０ａ、第２フィルタタップ５０ｂ、第３フィルタタップ５０ｃ、第ｎフィルタタップ５０ｎ、第１シフト処理部５２ａ、第２シフト処理部５２ｂ、第３シフト処理部５２ｃ、第ｎシフト処理部５２ｎ、加算部５４で構成される。ここで、第１フィルタタップ５０ａ、第２フィルタタップ５０ｂ、第３フィルタタップ５０ｃ、第ｎフィルタタップ５０ｎをフィルタタップ５０と総称し、第１シフト処理部５２ａ、第２シフト処理部５２ｂ、第３シフト処理部５２ｃ、第ｎシフト処理部５２ｎをシフト処理部５２と総称する。フィルタ部３２は、近似部３０から入力される近似信号ベクトルをｒ（ｎ）で、フィルタタップ係数ベクトルをｗ（ｎ）とすると、
【数４】

を計算する。
【００２１】
フィルタタップ５０は、近似信号７８をクロックタイミング周期で保持する。これにより近似信号ベクトルｒ（ｎ）が形成される。フィルタタップ５０の数は、適用する伝搬路に応じて決定される。長遅延波が存在する環境に適用する場合、フィルタタップ数も多くなる。また、これはクロックタイミング周期ではなく、例えばクッロクタイミングの１／２の時間周期であってもよい。
【００２２】
第１シフト処理部５２ａは第１フィルタタップ５０ａに対して係数計算部３４からのフィルタタップ係数８６と近似信号７８を乗算する。近似信号７８がビットシフト数に対応するため、実際には乗算されずに、ビットシフト処理が実行される。詳細は後述する。以上は、第２シフト処理部５２ｂ等でも同様である。
加算部５４は、シフト処理部５２による計算結果を加算する。この結果、最終的なフィルタ出力信号ｙ（ｎ）８０が生成される。
【００２３】
図７は、フィルタ部３２における第１フィルタタップ５０ａに対する第１シフト処理部５２ａの構成を示す。第１シフト処理部５２ａは第１シフト実行部５６ａ、第２シフト実行部５６ｂ、第３シフト実行部５６ｃ、第４シフト実行部５６ｄ、第１加算部６４ａ、第２加算部６４ｂを有する。ここで、第１シフト実行部５６ａ、第２シフト実行部５６ｂ、第３シフト実行部５６ｃ、第４シフト実行部５６ｄをシフト実行部５６と、第１加算部６４ａ、第２加算部６４ｂを加算部６４と総称する。また、第１シフト実行部５６ａは符号拡張部５８、ビット選択部６０、符号反転部６２を有する。第２シフト実行部５６ｂ等も同様である。
受信信号、変換信号、フィルタタップ係数は、一般に複素数であるため、それぞれ同相成分と直交成分を有する。変換信号とフィルタタップ係数の乗算は複素乗算となるため、第１シフト実行部５６ａは同相成分同士の乗算、第２シフト実行部５６ｂは直交成分同士の乗算、第３シフト実行部５６ｃはフィルタタップ係数の同相成分と変換信号の直交成分の乗算、第４シフト実行部５６ｄはフィルタタップ係数の直交成分と変換信号の同相成分の乗算を実行する。
【００２４】
シフト実行部５６では、フィルタタップ係数８６の同相成分または直交成分が符号拡張部５８で符号拡張される。ビット選択部６０はフィルタタップ係数を変換信号をもとにビットシフト処理をし、さらに所定のビットを選択する。さらに、負符号の場合は、符号反転部６２で反転される。これらの具体例は後述する。加算部６４では、同相成分と直交成分に対して、シフト実行部５６の処理結果を加算する。
【００２５】
図８は、図７のシフト実行部５６の動作の一例を示す。符号拡張部５８にフィルタタップ係数８６の「００００１１００」が入力される。符号拡張部５８では入力されたフィルタタップ係数８６に対して符号拡張する。図５では最大６ビットシフトであるため、「００００００」を付加して「００００００００００１１００」とする。ビット選択部６０には、この値に加えて、近似信号７８が示すビットシフト数「４ビットシフト」が入力され、「００００００１１００００００」にビットシフトする。さらにこの値を、入力したフィルタタップ係数８６と同一のビット数にするため、「００００００１１」を選択する。この値は正符号のため、符号反転部６２で反転処理はなされない。
【００２６】
図９は、信号処理部４０における係数計算部３４の構成を示す。係数計算部３４は、乗算部７２、第１シフト処理部７０ａ、第２シフト処理部７０ｂ、第３シフト処理部７０ｃ、第ｎシフト処理部７０ｎ、第１加算部６８ａ、第２加算部６８ｂ、第３加算部６８ｃ、第ｎ加算部６８ｎ、第１遅延素子６６ａ、第２遅延素子６６ｂ、第３遅延素子６６ｃ、第ｎ遅延素子６６ｎを有する。ここで、第１シフト処理部７０ａ、第２シフト処理部７０ｂ、第３シフト処理部７０ｃ、第ｎシフト処理部７０ｎをシフト処理部７０と、第１加算部６８ａ、第２加算部６８ｂ、第３加算部６８ｃ、第ｎ加算部６８ｎを加算部６８と、第１遅延素子６６ａ、第２遅延素子６６ｂ、第３遅延素子６６ｃ、第ｎ遅延素子６６ｎを遅延素子６６と総称する。
【００２７】
係数計算部３４は、ＬＭＳアルゴリズムにもとづいて、
【数５】

を計算する。
乗算部７２は、ステップサイズパラメータμと誤差信号８４を乗算する。このとき誤差信号８４に関しては予め複素共役に変換する。ステップサイズパラメータがビットシフト数である場合、この処理もビットシフト処理になる。構成は、図７のシフト実行部５６と同一である。
【００２８】
第１シフト処理部７０ａは、乗算部７２の計算結果をフィルタ部３２から出力されたフィルタタップ値である近似信号７８をもとにビットシフト処理する。構成は、図７のシフト実行部５６と同一である。
第１加算部６８ａは、第１シフト処理部７０ａの計算結果を第１遅延素子６６ａで保持されたその前のクロックタイミングにおけるフィルタタップ係数８６と加算する。すなわち、フィルタタップ係数８６を更新する。
以上の処理は、すべてのシフト処理部７０、遅延素子６６、加算部６８で同一である。
【００２９】
以上の構成による適応等化器の動作は以下の通りである。受信信号のビット列「０００１１０００」が近似部３０に入力される。近似部３０では、これを４ビットシフトを示す近似値７８の「０００１００００」に変換する。この近似値７８は、フィルタ部３２の第１フィルタタップ５０ａに入力される。第１シフト処理部５２ａは、近似値７８ａをもとに、これに対応するフィルタタップ係数８６の「００００１１００」をビットシフト処理し、「００００００１１」にする。加算部５４は、この値と第２ビット処理部５２ｂ等での処理結果を加算して、フィルタ出力信号８０の「０００１０１１１１」を取得する。判定部３６は、この値を軟判定して判定信号８２の「００００１１１１１」を出力する。
【００３０】
加算部３８はフィルタ出力信号８０と判定信号８２の差分により、誤差信号８４の「０００１００００」を取得する。係数計算部３４の乗算部７２では、誤差信号８４をステップサイズパラメータ「１ビットシフト」によりビットシフト処理し、「００００１０００」にする。第１シフト処理部７０ａでは、この値を第１フィルタタップ５０ａにある「０００１００００」でビットシフト処理し、「００００００１０」にする。第１加算部６８ａでは、この値と、第１遅延素子６６ａの「００００１１００」を加算し、新たなフィルタタップ係数８６の「００００１１１０」を取得する。
【００３１】
実施の形態１に係る適応等化器の回路規模をシミュレーションにより計算した一例によると、入力信号８ビット、フィルタタップ数を８タップとした場合、従来の適応等化器より約６０％の回路規模を削減する。また、従来の適応等化器と同一の回路規模の場合、フィルタタップ数が約２５タップと、約２．５倍になる。
実施の形態１によれば、適応等化器に入力する受信信号を近似する。その近似値がビットシフト数であるため、このビットシフト数をもとにして、トランスバーサルフィルタ、ＬＭＳアルゴリズムにおける乗算処理をビットシフト処理に変更できる。その結果、乗算器が不要になり、回路規模と消費電力が小さくなる。
【００３２】
（実施の形態２）
実施の形態２は、誤差信号をフィルタ出力と判定信号の差だけから求めるのではなく、さらに受信信号も加える。フィルタ出力は、受信信号を近似した信号にもとづいた計算結果であるため、誤差を生じる可能性がある。一方、受信信号はそのような誤差がないため、誤差信号の精度が向上し、それより計算されるフィルタタップ係数の精度が向上する。
【００３３】
図１０は、実施の形態２に係る適応等化器１６の構成を示す。適応等化器１６は、近似部３０と信号処理部４０を有する。信号処理部４０は、切換部７４、トレーニング信号生成部７６、フィルタ部３２、加算部４２、判定部３６、加算部３８、加算部４２を有する。近似部３０は、図４の近似部３０と同一である。加算部４２が図４の信号処理部４０と異なる。
【００３４】
加算部４２は、フィルタ出力信号８０と受信信号を加算する。近似していない受信信号は、受信信号を近似した近似信号７８をもとに処理されたフィルタ出力信号８０よりも精度が高い。
【００３５】
係数計算部３４は、加算部４２の加算出力信号８８とその判定信号８２の差分である誤差信号８４をもとに、ＬＭＳアルゴリズムによりフィルタタップ係数８６を計算する。ＬＭＳアルゴリズムのフィルタタップ係数８６は、誤差信号８４を小さくする方向に更新されていく。ここでは、フィルタタップ係数８６が、フィルタ部３２の等化処理において、フィルタ出力信号８０が受信信号の誤差を生じるように更新されていく。すなわち理想的に動作した場合においても、フィルタ出力信号８０は、受信信号のひずみを残した信号となる。しかし、そのひずみは加算部４２で補正される。
【００３６】
以上の構成による適応等化器の動作は以下の通りである。実施の形態１と同じく受信信号のビット列「０００１１０００」が近似部３０に入力される。フィルタ部３２からフィルタ出力信号８０の「０００１０１１１１」が出力される。加算部４２は、受信信号とフィルタ出力信号８０を加算して、加算出力信号８８の「０１０００１１１」を取得する。以降は、実施の形態１と同一である。
【００３７】
実施の形態２によれば、フィルタ出力信号に受信信号を加算するため、適応等化器の入力の際に受信信号を近似することにより生じる誤差の影響を小さくすることが可能であり、それをもとにしたフィルタタップ係数の精度が向上する。
【００３８】
（実施の形態３）
これまでの実施の形態では等化器としてトランスバーサルフィルタを前提としていたが、実施の形態３では、等化器を判定帰還形等化器にすることにより、より受信特性を向上できる。
図１１は、実施の形態３に係る適応等化器１６の構成を示す。適応等化器１６は、近似部３０と信号処理部４０を有する。信号処理部４０は、切換部７４、トレーニング信号生成部７６、フィルタ部３２、判定帰還部４４、加算部４６、判定帰還用変換部４８、判定部３６、加算部３８、係数計算部３４を有する。判定帰還部４４、加算部４６と判定帰還用変換部４８が図４の信号処理部４０と異なる。
【００３９】
判定帰還用変換部４８は、判定部３６による判定信号８２を入力し、近似部３０と同様の近似を行う。判定信号８２は、一般にビットシフトを示すように表現されていないからである。
判定帰還部４４は、判定帰還用変換部４８から変換された判定信号が、係数計算部３４からフィルタタップ係数８６が入力され、これらの乗算よりフィルタ処理がなされる。判定帰還部４４の構成は、図４に示すフィルタ部３２の構成と同一である。
【００４０】
加算部４６は、フィルタ部３２のフィルタ出力信号８０と判定帰還部４４の出力を加算する。フィルタ部３２では、主に先行波に対する等化を行い、判定帰還部４４では特にマルチパス伝搬路の遅延波に対する等化を行っている。
実施の形態３によれば、入力信号と判定信号に対する近似を判定帰還形等化器にも適用でき、これより、判定帰還形等化器の計算量を少なくすることが可能である。
【００４１】
（実施の形態４）
これまでの実施の形態では適応アルゴリズムとしてＬＭＳアルゴリズムを使用していたが、実施の形態４では、ＲＬＳ（Ｒｅｃｕｒｓｉｖｅ Ｌｅａｓｔ Ｓｑｕａｒｅｓ）アルゴリズムを使用することにより、タップ係数の収束速度がより高速になる。
実施の形態４に係る適応等化器の構成図は、図４と同一であるが、係数計算部３４の動作が異なる。ここでは、ＲＬＳアルゴリズムの式にもとづいて説明する。
【００４２】
最終的なフィルタ出力信号８０ｙ（ｎ）は、次の通り示される。
【数６】

ここで、ｗ（ｎ−１）はフィルタタップ係数８６であり、ｒ（ｎ）は近似部３０によりビットシフト数を示すように近似された信号ベクトルである。ゲインベクトルｋ（ｎ）は、
【数７】

である。ここで、Ｒ（ｎ）は、ｒ（ｎ）の自己相関行列であり、λは重み付け係数である。
【００４３】
事前推定誤差εは、次式である。
【数８】

自己相関逆行列は、次式である。
【数９】

これらより、ＲＬＳアルゴリズムによるフィルタタップ係数更新は、以下の通り表せる。
【数１０】

【００４４】
実施の形態４によれば、受信した信号に対するレベル変換をＲＬＳアルゴリズムにも適用でき、これより、ＲＬＳアルゴリズムの計算量を少なくすることが可能である。
以上、本発明を実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【００４５】
実施の形態において、所定の適応アルゴリズムを使用してフィルタタップ係数を計算し、さらにバーストのデータ信号区間中においても、フィルタタップ係数を更新している。しかし、フィルタタップ係数は更新する必要なく、所定の値で固定してもかまわない。すなわち、フィルタタップの値とフィルタタップ係数の乗算からなるフィルタ処理のみに近似した値を使用してもよい。
【００４６】
実施の形態において、適応等化器の前段にＡＦＣがあることを想定した。しかし、ＡＦＣの位置は適応等化器の前段にある必要がなく、適応等化器の中にあってもかまわない。例えば、本実施の形態の近似部と信号処理部の間にＡＦＣがあってもよい。その場合、信号処理部の中にあるＡＦＣにも近似した値を使用してもよい。
【００４７】
【発明の効果】
本発明によれば、乗算器等による回路規模の増大を抑えることができる。また、消費電力を少なくできる。また、同一の回路規模でフィルタタップ数を多くできる。
【図面の簡単な説明】
【図１】実施の形態１に係る通信システムのひとつの態様を示す構成図である。
【図２】実施の形態１に係る通信システムの別の態様を示す構成図である。
【図３】実施の形態１に係るバーストフォーマットを示す図である。
【図４】実施の形態１に係る適応等化器の構成を示す図である。
【図５】図４の受信信号と近似信号の関係を示す図である。
【図６】図４のフィルタ部の構成を示す図である。
【図７】図６のシフト処理部の構成を示す図である。
【図８】図７のシフト処理部の動作を示す図である。
【図９】図４の係数計算部の構成を示す図である。
【図１０】実施の形態２に係る適応等化器の構成を示す図である。
【図１１】実施の形態３に係る適応等化器の構成を示す図である。
【符号の説明】
１０ 送信装置、 １２ 受信装置、 １４ 変調部、 １６ 適応等化器、１８ 拡散部、 ２０ 逆拡散部、 ２２ 無線伝搬路、 ３０ 近似部、 ３２ フィルタ部 ３４ 係数計算部、 ３６ 判定部、 ３８ 加算部、 ４０ 信号処理部、 ４２ 加算部、 ４４ 判定帰還部、 ４６ 加算部、 ４８ 判定帰還用変換部、 ５０ フィルタタップ、 ５２ シフト処理部、 ５４ 加算部、 ５６ シフト実行部、 ５８ 符号拡張部、 ６０ ビット選択部、 ６２ 符号反転部、 ６４ 加算部、 ６６ 遅延素子、 ６８ 加算部、 ７０ シフト処理部、 ７２ 乗算部、 ７４ 切換部、 ７６ トレーニング信号生成部、 ７８ 近似信号、 ８０ フィルタ出力信号、 ８２ 判定信号、 ８４ 誤差信号、 ８６ フィルタタップ係数、 ８８ 加算出力信号。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to adaptive equalization technology. In particular, the present invention relates to an adaptive equalizer that performs signal processing on a received signal.
[0002]
[Prior art]
In wireless communication using free space as a transmission medium, a multipath propagation path is formed by a reflected wave or the like in a propagation path between a transmitting and receiving device. Communication quality generally deteriorates due to intersymbol interference due to multipath propagation paths. One of the techniques for preventing the deterioration of the communication quality is an adaptive equalizer in a receiving device. Among the adaptive equalizers, a transversal filter using an LMS (Least Mean Squares) algorithm as an adaptive algorithm is generally configured with a small circuit scale.
[0003]
Assuming that the sampling clock cycle in the receiving apparatus is T, the output y (n) of the transversal filter at time t = nT is given by the following equation, where w (n) is a tap coefficient vector and u (n) is an input signal vector. Can be
(Equation 1)

H represents a complex conjugate transpose. The number of vector dimensions of the vectors w (n) and u (n) is the number of filter taps.
Updating of tap coefficients by the LMS algorithm is given by the following equation.
(Equation 2)

Here, μ is a step size parameter. On the other hand, e (n) is an error signal, and if the determination signal is d (n),
[Equation 3]

Given by Here, * represents a complex conjugate. (For example, see Non-Patent Document 1.)
[0004]
[Non-patent document 1]
Yoichi Saito, "Modulation and Demodulation of Digital Wireless Communication", The Institute of Electronics, Information and Communication Engineers, February 1986, p. 176-179
[0005]
[Problems to be solved by the invention]
Generally, a complex multiplication process of a tap coefficient vector and an input signal vector is performed in a transversal filter. Further, since the number of dimensions of these vectors is the number of filter taps, the complex multiplication process is also performed for the number of filter taps. In addition, the LMS algorithm also requires multiplication of the input signal vector and the error signal.
Further, as the transmission speed in wireless communication increases, the number of filter taps required for the adaptive equalizer increases. For example, to realize a transmission speed of 20 to 30 Mbps, about 10 taps are required even in an indoor environment. As a result, the number of complex multipliers further increases, and generally, the circuit size and power consumption further increase.
[0006]
The present inventor has recognized the above situation and made the present invention, and an object of the present invention is to provide an adaptive equalizer in which an increase in circuit scale by a multiplier or the like is suppressed. Another object of the present invention is to provide an adaptive equalizer that consumes less power. Another object of the present invention is to provide an adaptive equalizer having a large number of filter taps.
[0007]
[Means for Solving the Problems]
One embodiment of the present invention is an adaptive equalizer. The adaptive equalizer includes an input section for inputting a signal to be processed, an approximation section for approximating a value of the input signal to a predetermined value, and a signal processing section for performing equalization signal processing on the approximated value. And In this equalizer, the approximation unit performs approximation so that a predetermined value becomes a value indicating the number of bit shifts, and the signal processing unit performs processing according to the number of bit shifts as equalization signal processing.
“Equalized signal processing” means signal processing required for adaptive equalization of a signal, and includes filter processing for equalization and calculation of an adaptive algorithm.
Since the received signal is approximated to the number of bit shifts by the above adaptive equalizer, the multiplication process on the received signal in the adaptive equalization signal process can be changed to the bit shift process, and as a result, the circuit scale can be reduced.
[0008]
The signal processing unit includes a filter unit that inputs an approximated value to the filter tap, multiplies the coefficient for the filter tap and performs filter processing, and a coefficient calculation unit that calculates a coefficient for the filter tap. Is a bit shift process of the coefficient for the filter tap based on the bit shift number indicated by the approximate value, and the calculation of the coefficient for the filter tap is performed by the output of the filter unit based on the bit shift number indicated by the approximate value. May be included.
"Multiplication" includes not only multiplication of scalar values, but also complex multiplication and other matrix multiplication.
Any combination or rearrangement of the above components is also effective as an aspect of the present invention.
[0009]
BEST MODE FOR CARRYING OUT THE INVENTION
(Embodiment 1)
In the first embodiment, the value of the received signal input to the adaptive equalizer is approximated, and signal processing for adaptive equalization is performed on the approximated value instead of the received signal. The approximate value is the number of bit shifts, and the multiplication of the received signal in the signal processing for adaptive equalization is replaced with the bit shift processing, thereby eliminating the need for a multiplier.
[0010]
1 and 2 show various aspects of a communication system including a transmitting apparatus 10 and a receiving apparatus 12 according to Embodiment 1. In any case, the transmitting device 10 has the modulation unit 14 and the receiving device 12 has the adaptive equalizer 16. The transmitting device 10 and the receiving device 12 are connected by a radio channel 22. The transmitting device 10 converts a predetermined information signal into a radio frequency signal and then transmits the signal from an antenna. The receiving device 12 receives the radio frequency signal transmitted through the radio channel 22, and acquires a predetermined information signal therefrom. Here, the transmitting device 10 includes a DA converter, a frequency converter, a power amplifier, and the like (not shown), and the receiving device 12 includes a quadrature detector, a low-noise amplifier, an AGC (Automatic Gain Control), and an AD converter (not shown). And an AFC (Automatic Frequency Control). Note that a predetermined wire may be provided between the transmission device 10 and the reception device 12 instead of the wireless propagation path 22.
[0011]
In the example of FIG. 1, the modulation method in which the modulation unit 14 modulates the predetermined information signal may be any modulation method. Shift Keying). Further, the modulated signal may be transmitted using a plurality of carriers instead of one carrier. In that case, the transmission device 10 is provided with a plurality of modulation units 14 or inverse Fourier transformers. The adaptive equalizer 16 performs signal processing for adaptive equalization on a received signal affected by a multipath propagation path or the like in order to obtain an information signal transmitted accurately from the received signal. The adaptive equalizer 16 may be of any type, and includes, for example, a transversal filter, a decision feedback equalizer, and a maximum likelihood sequence estimation equalizer.
[0012]
In the example of FIG. 2, as in FIG. 1, the modulation unit 14 performs primary modulation, and the spreading unit 18 performs secondary modulation with a spreading code sequence. An example of such a system is a wireless LAN (Local Area Network) or W-CDMA (Wideband-Code Division Multiple Access) compliant with IEEE802.11b. The received signal is despread by the despreading unit 20, and is demodulated by the adaptive equalizer 16 as in FIG. Alternatively, after the adaptive equalizer 16 performs adaptive equalization, the despreading unit 20 may despread, and then a demodulator (not shown) may demodulate.
[0013]
FIG. 3 shows a burst format of data used in the communication system of FIG. 1 or FIG. A training signal used for estimating the initial state of the adaptive equalizer 16 is added before the data signal. The training signal does not need to be a signal dedicated to the adaptive equalizer 16, and may be a preamble used in an existing system as long as the adaptive equalizer 16 is a known signal.
FIG. 4 shows a configuration of the adaptive equalizer 16 according to the first embodiment. This is applicable in the communication system of FIG. 1 or FIG. The adaptive equalizer 16 includes an approximation unit 30 and a signal processing unit 40. The signal processing unit 40 includes a switching unit 74, a training signal generation unit 76, a filter unit 32, a coefficient calculation unit 34, a determination unit 36, and an addition unit 38.
[0014]
This configuration can be realized in terms of hardware by a CPU, a memory, or another LSI of an arbitrary computer, and can be realized in terms of software by a program having a reservation management function loaded with a memory. The functional blocks realized by their cooperation are drawn. Therefore, it is understood by those skilled in the art that these functional blocks can be realized in various forms by hardware only, software only, or a combination thereof.
[0015]
The approximation unit 30 approximates the value of the received signal, which is a digital signal, to a predetermined value. The predetermined value is a bit shift number, and is represented by, for example, “3 bit shift” or “5 bit shift”. Alternatively, the received signal may be represented by a binary bit string, and only one digit of the received signal may be approximated to “1”, and the bit shift number may be indicated at a position where “1” exists in the bit string. The sign bit is excluded from the above processing.
The filter unit 32 performs an equalization process based on a filter tap for inputting the approximate signal 78 output from the approximate unit 30.
[0016]
The determination unit 36 compares the filter output signal 80 from the filter unit 32 with a threshold value prepared in advance, and determines the transmitted information signal based on the result. This is output as the determination signal 82. This determination may be a soft determination instead of a hard determination.
The training signal generator 76 generates the training signal shown in FIG. 3 for the coefficient calculator 34 to calculate the initial state estimation of the filter tap coefficient. Here, a value obtained by converting the training signal into a value indicating the number of bit shifts as in the approximation unit 30 is stored and output.
The switching unit 74 performs a switching process for converting the signal input to the adding unit 38 into an output signal from the training signal generation unit 76 during the training signal section and converting the signal into the determination signal 82 during the data signal section. These switchings are instructed by a control unit (not shown).
[0017]
The adder 38 performs a subtraction process to obtain an error signal 84 between the filter output signal 80 from the filter 32 and the output signal from the switching unit 74. When the adaptive equalizer 16 operates ideally, the error signal 84 is 0 because the filter output signal 80 is the transmitted information signal itself.
The coefficient calculation unit 34 performs signal processing based on the error signal 84 and calculates a filter tap coefficient of the filter unit 32. Although the details will be described later, since the result of the equalization processing by the filter unit 32 using the filter tap coefficients is input again as the error signal 84, the coefficient calculation unit 34 sets the filter tap coefficients so that the error signal 84 approaches 0. To update.
[0018]
FIG. 5 shows the relationship between the received signal and the approximate signal in the approximation unit 30. Since the received signal is 8 bits and the most significant bit is a sign bit, the value is in the range of 127 to -128. The received signal is represented by a power of 2 and is approximated by converting only the largest power term. For example, if the received signal is in the range of 4 to 7, it is 4, and if the received signal is in the range of 32 to 63, it is 32. FIG. 5 also shows a case where the approximated value is represented by a binary number. Further, the approximated value is converted into a bit shift number according to a predetermined conversion rule, and this is set as an approximate signal 78. For example, if the approximate value is 4, the bit shift number is set to 2, and if the approximate value is 32, the bit shift number is set to 5. The bit shift number in the approximation signal 78 is associated one-to-one with the position where "1" exists in the approximation value represented by a binary number. For example, “00000100” is “2 bit shift”, and “00100000” is “5 bit shift”. That is, after removing the least significant bit, a digit having "1" indicates a bit shift number. Under this rule, an approximate value represented by a binary number may be regarded as the approximate signal 78.
[0019]
On the other hand, when the received signal has a negative sign, the conversion is performed in the same manner as in the case of a positive sign. However, the sign bit of the approximate value expressed by a binary number becomes 1, and a complement is used. At this time, the number of bit shifts in the approximate signal is associated one-to-one with the position where “0” exists in the approximate value represented by a binary number. For example, “11111101” is “2 bit shift”, and “1101111” is “5 bit shift”. That is, a certain digit of “0” directly represents the bit shift number. When the received signal in the approximation unit 30 is a complex signal, the above processing is executed independently for the in-phase component and the quadrature component.
[0020]
FIG. 6 shows a configuration of the filter unit 32 in the signal processing unit 40. The filter unit 32 includes a first filter tap 50a, a second filter tap 50b, a third filter tap 50c, an nth filter tap 50n, a first shift processing unit 52a, a second shift processing unit 52b, a third shift processing unit 52c, It comprises an n-th shift processing section 52n and an adding section 54. Here, the first filter tap 50a, the second filter tap 50b, the third filter tap 50c, and the n-th filter tap 50n are collectively referred to as a filter tap 50, and the first shift processing unit 52a, the second shift processing unit 52b, and the third The shift processing unit 52c and the n-th shift processing unit 52n are collectively referred to as a shift processing unit 52. When the approximate signal vector input from the approximate unit 30 is r (n) and the filter tap coefficient vector is w (n), the filter unit 32 calculates
(Equation 4)

Is calculated.
[0021]
The filter tap 50 holds the approximate signal 78 at a clock timing cycle. As a result, an approximate signal vector r (n) is formed. The number of filter taps 50 is determined according to the propagation path to be applied. When applied to an environment where a long delay wave exists, the number of filter taps also increases. Also, this is not a clock timing cycle, and may be, for example, a time cycle of の of the clock timing.
[0022]
The first shift processor 52a multiplies the first filter tap 50a by the filter tap coefficient 86 from the coefficient calculator 34 and the approximate signal 78. Since the approximation signal 78 corresponds to the number of bit shifts, bit shift processing is executed without actually multiplying. Details will be described later. The same applies to the second shift processing unit 52b and the like.
The adding unit 54 adds the calculation results obtained by the shift processing unit 52. As a result, a final filter output signal y (n) 80 is generated.
[0023]
FIG. 7 shows a configuration of the first shift processing unit 52a for the first filter tap 50a in the filter unit 32. The first shift processing unit 52a includes a first shift execution unit 56a, a second shift execution unit 56b, a third shift execution unit 56c, a fourth shift execution unit 56d, a first addition unit 64a, and a second addition unit 64b. Here, the first shift execution unit 56a, the second shift execution unit 56b, the third shift execution unit 56c, and the fourth shift execution unit 56d are added to the shift execution unit 56, and the first addition unit 64a and the second addition unit 64b are added. The unit 64 is collectively referred to as the unit 64. Further, the first shift execution section 56a includes a sign extension section 58, a bit selection section 60, and a sign inversion section 62. The same applies to the second shift execution unit 56b and the like.
Since the received signal, the converted signal, and the filter tap coefficient are generally complex numbers, they each have an in-phase component and a quadrature component. Since the multiplication of the conversion signal and the filter tap coefficient is a complex multiplication, the first shift execution unit 56a multiplies the in-phase components, the second shift execution unit 56b multiplies the orthogonal components, and the third shift execution unit 56c filters the filter taps. The fourth shift execution unit 56d multiplies the in-phase component of the coefficient by the quadrature component of the converted signal and the fourth shift execution unit 56d to multiply the quadrature component of the filter tap coefficient by the in-phase component of the converted signal.
[0024]
In the shift execution unit 56, the sign extension unit 58 sign-extends the in-phase component or the quadrature component of the filter tap coefficient 86. The bit selector 60 performs a bit shift process on the filter tap coefficient based on the converted signal, and further selects a predetermined bit. Further, in the case of a negative sign, the sign is inverted by the sign inverting unit 62. Specific examples of these will be described later. The adding unit 64 adds the processing result of the shift executing unit 56 to the in-phase component and the quadrature component.
[0025]
FIG. 8 shows an example of the operation of the shift execution section 56 of FIG. “00001100” of the filter tap coefficient 86 is input to the sign extension unit 58. The sign extension unit 58 sign-extends the input filter tap coefficients 86. In FIG. 5, since the maximum shift is 6 bits, “000000” is added to “00000000001100”. In addition to this value, the bit shift number “4 bit shift” indicated by the approximation signal 78 is input to the bit selection unit 60, and the bit shift is performed to “000001110000000”. Further, in order to make this value the same number of bits as the input filter tap coefficient 86, “00000011” is selected. Since this value is a positive sign, the sign inverting unit 62 does not perform the inversion processing.
[0026]
FIG. 9 shows a configuration of the coefficient calculation unit 34 in the signal processing unit 40. The coefficient calculator 34 includes a multiplier 72, a first shift processor 70a, a second shift processor 70b, a third shift processor 70c, an n-th shift processor 70n, a first adder 68a, a second adder 68b, It has a third adder 68c, an nth adder 68n, a first delay element 66a, a second delay element 66b, a third delay element 66c, and an nth delay element 66n. Here, the first shift processing unit 70a, the second shift processing unit 70b, the third shift processing unit 70c, and the n-th shift processing unit 70n are referred to as a shift processing unit 70, a first adding unit 68a, a second adding unit 68b, The 3 adder 68c and the nth adder 68n are collectively referred to as an adder 68, and the first delay element 66a, the second delay element 66b, the third delay element 66c, and the nth delay element 66n are collectively referred to as a delay element 66.
[0027]
The coefficient calculation unit 34 is based on the LMS algorithm,
(Equation 5)

Is calculated.
The multiplier 72 multiplies the error signal 84 by the step size parameter μ. At this time, the error signal 84 is converted into a complex conjugate in advance. When the step size parameter is a bit shift number, this process is also a bit shift process. The configuration is the same as that of the shift execution unit 56 of FIG.
[0028]
The first shift processing unit 70a performs a bit shift process on the calculation result of the multiplication unit 72 based on the approximate signal 78 which is a filter tap value output from the filter unit 32. The configuration is the same as that of the shift execution unit 56 of FIG.
The first adder 68a adds the calculation result of the first shift processor 70a to the filter tap coefficient 86 at the previous clock timing held by the first delay element 66a. That is, the filter tap coefficient 86 is updated.
The above processing is the same for all the shift processing sections 70, the delay elements 66, and the adding sections 68.
[0029]
The operation of the adaptive equalizer having the above configuration is as follows. The bit string “00011000” of the received signal is input to the approximation unit 30. The approximating unit 30 converts this into “00010000” of an approximate value 78 indicating a 4-bit shift. The approximate value 78 is input to the first filter tap 50a of the filter unit 32. Based on the approximate value 78a, the first shift processing unit 52a performs a bit shift process on “000001100” of the corresponding filter tap coefficient 86 to “00000011”. The adding unit 54 adds this value to the processing result of the second bit processing unit 52b and the like to obtain “000101111” of the filter output signal 80. The determination unit 36 makes a soft decision on this value and outputs “0000011111” of the determination signal 82.
[0030]
The adder 38 obtains “00010000” of the error signal 84 from the difference between the filter output signal 80 and the determination signal 82. In the multiplication unit 72 of the coefficient calculation unit 34, the error signal 84 is bit-shifted by the step size parameter “1 bit shift” to “00001000”. In the first shift processing unit 70a, this value is subjected to a bit shift process with “00010000” in the first filter tap 50a to be “00000010”. The first adder 68a adds this value and “000001100” of the first delay element 66a to obtain a new filter tap coefficient 86 of “000011010”.
[0031]
According to an example in which the circuit size of the adaptive equalizer according to the first embodiment is calculated by simulation, when the input signal is 8 bits and the number of filter taps is 8 taps, the circuit size is about 60% that of the conventional adaptive equalizer. Reduce. When the circuit size is the same as that of the conventional adaptive equalizer, the number of filter taps is about 25 taps, which is about 2.5 times.
According to Embodiment 1, the received signal input to the adaptive equalizer is approximated. Since the approximate value is the bit shift number, the multiplication processing in the transversal filter and the LMS algorithm can be changed to the bit shift processing based on the bit shift number. As a result, the multiplier becomes unnecessary, and the circuit scale and power consumption are reduced.
[0032]
(Embodiment 2)
In the second embodiment, the error signal is obtained not only from the difference between the filter output and the determination signal, but also from the received signal. Since the filter output is a calculation result based on a signal approximating the received signal, an error may occur. On the other hand, since the received signal does not have such an error, the accuracy of the error signal is improved, and the accuracy of the filter tap coefficient calculated based on the error signal is improved.
[0033]
FIG. 10 shows a configuration of the adaptive equalizer 16 according to the second embodiment. The adaptive equalizer 16 includes an approximation unit 30 and a signal processing unit 40. The signal processing unit 40 includes a switching unit 74, a training signal generation unit 76, a filter unit 32, an addition unit 42, a determination unit 36, an addition unit 38, and an addition unit 42. The approximation unit 30 is the same as the approximation unit 30 of FIG. The addition unit 42 is different from the signal processing unit 40 of FIG.
[0034]
The adder 42 adds the filter output signal 80 and the received signal. The received signal that is not approximated has higher accuracy than the filter output signal 80 that is processed based on the approximated signal 78 that approximates the received signal.
[0035]
The coefficient calculation unit 34 calculates a filter tap coefficient 86 by an LMS algorithm based on an error signal 84 that is a difference between the addition output signal 88 of the addition unit 42 and the determination signal 82. The filter tap coefficient 86 of the LMS algorithm is updated in a direction to reduce the error signal 84. Here, the filter tap coefficient 86 is updated so that the filter output signal 80 causes an error in the received signal in the equalization processing of the filter unit 32. That is, even in the case of ideal operation, the filter output signal 80 is a signal in which the distortion of the received signal remains. However, the distortion is corrected by the adder 42.
[0036]
The operation of the adaptive equalizer having the above configuration is as follows. As in the first embodiment, the bit string “00011000” of the received signal is input to the approximation unit 30. “000101111” of the filter output signal 80 is output from the filter unit 32. The adding unit 42 adds the received signal and the filter output signal 80 to obtain “01000111” of the added output signal 88. Subsequent steps are the same as in the first embodiment.
[0037]
According to the second embodiment, since the received signal is added to the filter output signal, it is possible to reduce the influence of an error caused by approximating the received signal at the time of input to the adaptive equalizer. The accuracy of the base filter tap coefficients is improved.
[0038]
(Embodiment 3)
In the above embodiments, a transversal filter is assumed as an equalizer, but in the third embodiment, the reception characteristics can be further improved by using a decision feedback equalizer as the equalizer.
FIG. 11 shows a configuration of an adaptive equalizer 16 according to the third embodiment. The adaptive equalizer 16 includes an approximation unit 30 and a signal processing unit 40. The signal processing unit 40 includes a switching unit 74, a training signal generation unit 76, a filter unit 32, a decision feedback unit 44, an addition unit 46, a decision feedback conversion unit 48, a decision unit 36, an addition unit 38, and a coefficient calculation unit 34. . The decision feedback section 44, the addition section 46 and the decision feedback conversion section 48 are different from the signal processing section 40 of FIG.
[0039]
The decision feedback conversion unit 48 receives the decision signal 82 from the decision unit 36 and performs the same approximation as the approximation unit 30. This is because the determination signal 82 is not generally represented to indicate a bit shift.
The decision feedback unit 44 receives the converted decision signal from the decision feedback conversion unit 48, receives the filter tap coefficient 86 from the coefficient calculation unit 34, and performs a filter process by multiplying them. The configuration of the decision feedback unit 44 is the same as the configuration of the filter unit 32 shown in FIG.
[0040]
The adder 46 adds the filter output signal 80 of the filter 32 and the output of the decision feedback unit 44. The filter section 32 mainly performs equalization on the preceding wave, and the decision feedback section 44 particularly performs equalization on the delayed wave of the multipath propagation path.
According to the third embodiment, the approximation of the input signal and the decision signal can be applied to the decision feedback equalizer, whereby the calculation amount of the decision feedback equalizer can be reduced.
[0041]
(Embodiment 4)
In the embodiments described above, the LMS algorithm is used as the adaptive algorithm. However, in the fourth embodiment, the convergence speed of the tap coefficients is further increased by using the RLS (Recursive Least Squares) algorithm.
The configuration diagram of the adaptive equalizer according to the fourth embodiment is the same as that of FIG. 4, but the operation of the coefficient calculator 34 is different. Here, the description will be made based on the equation of the RLS algorithm.
[0042]
The final filter output signal 80y (n) is shown as follows.
(Equation 6)

Here, w (n-1) is a filter tap coefficient 86, and r (n) is a signal vector approximated by the approximation unit 30 to indicate the number of bit shifts. The gain vector k (n) is
(Equation 7)

It is. Here, R (n) is an autocorrelation matrix of r (n), and λ is a weighting coefficient.
[0043]
The prior estimation error ε is given by the following equation.
(Equation 8)

The autocorrelation inverse matrix is:
(Equation 9)

From these, filter tap coefficient update by the RLS algorithm can be expressed as follows.
(Equation 10)

[0044]
According to the fourth embodiment, the level conversion for the received signal can be applied to the RLS algorithm, whereby the calculation amount of the RLS algorithm can be reduced.
The present invention has been described based on the embodiments. This embodiment is an exemplification, and it is understood by those skilled in the art that various modifications can be made to the combination of each component and each processing process, and that such modifications are also within the scope of the present invention. is there.
[0045]
In the embodiment, the filter tap coefficients are calculated using a predetermined adaptive algorithm, and the filter tap coefficients are updated even during the data signal section of the burst. However, the filter tap coefficients need not be updated, and may be fixed at a predetermined value. That is, a value approximated only to the filter processing including the multiplication of the filter tap value and the filter tap coefficient may be used.
[0046]
In the embodiment, it is assumed that an AFC is provided in a stage preceding the adaptive equalizer. However, the position of the AFC does not need to be before the adaptive equalizer, and may be in the adaptive equalizer. For example, an AFC may be provided between the approximation unit and the signal processing unit according to the present embodiment. In that case, a value approximating AFC in the signal processing unit may be used.
[0047]
【The invention's effect】
According to the present invention, it is possible to suppress an increase in circuit scale due to a multiplier or the like. Further, power consumption can be reduced. Further, the number of filter taps can be increased with the same circuit scale.
[Brief description of the drawings]
FIG. 1 is a configuration diagram showing one aspect of a communication system according to a first embodiment.
FIG. 2 is a configuration diagram showing another aspect of the communication system according to the first embodiment.
FIG. 3 is a diagram showing a burst format according to the first embodiment.
FIG. 4 is a diagram showing a configuration of an adaptive equalizer according to Embodiment 1.
FIG. 5 is a diagram illustrating a relationship between a received signal and an approximate signal in FIG. 4;
FIG. 6 is a diagram illustrating a configuration of a filter unit in FIG. 4;
FIG. 7 is a diagram illustrating a configuration of a shift processing unit in FIG. 6;
FIG. 8 is a diagram illustrating an operation of a shift processing unit in FIG. 7;
FIG. 9 is a diagram illustrating a configuration of a coefficient calculator of FIG. 4;
FIG. 10 is a diagram showing a configuration of an adaptive equalizer according to Embodiment 2.
FIG. 11 is a diagram showing a configuration of an adaptive equalizer according to Embodiment 3.
[Explanation of symbols]
Reference Signs List 10 transmission device, 12 reception device, 14 modulation unit, 16 adaptive equalizer, 18 spreading unit, 20 despreading unit, 22 radio propagation path, 30 approximation unit, 32 filter unit 34 coefficient calculation unit, 36 judgment unit, 38 addition Section, 40 signal processing section, 42 addition section, 44 decision feedback section, 46 addition section, 48 decision feedback conversion section, 50 filter tap, 52 shift processing section, 54 addition section, 56 shift execution section, 58 sign extension section, 60 bit selection unit, 62 sign inversion unit, 64 addition unit, 66 delay element, 68 addition unit, 70 shift processing unit, 72 multiplication unit, 74 switching unit, 76 training signal generation unit, 78 approximate signal, 80 filter output signal, 82 judgment signal, 84 error signal, 86 filter tap coefficient, 88 addition output signal.

Claims (4)

An input unit for inputting a signal to be processed;
An approximation unit that approximates the value of the input signal to a predetermined value,
A signal processing unit that performs equalization signal processing on the approximated value,
The approximation unit approximates the predetermined value to be a value indicating a bit shift number, and the signal processing unit performs a process according to the bit shift number as the equalized signal processing. Equalizer. The approximation unit is such that a predetermined bit other than the sign bit included in the bit string of the input signal has a different value from the other bits, and a position occupied by the bit having the different value indicates the bit shift number. The adaptive equalizer according to claim 1, wherein: The signal processing unit,
A filter unit that inputs the approximated value to a filter tap, performs a filter process by multiplying by a coefficient for the filter tap,
A coefficient calculator for calculating a coefficient for the filter tap,
The multiplication of the filter processing is a bit shift processing of a coefficient for a filter tap based on a bit shift number indicated by the approximate value, and a calculation of a coefficient for the filter tap is performed by a bit shift number indicated by the approximate value. The adaptive equalizer according to claim 1, further comprising a bit shift process of an output of the filter unit based on the following. The signal processing unit,
A filter unit that inputs the approximated value to a filter tap, performs a filter process by multiplying by a coefficient for the filter tap,
A coefficient calculator for calculating a coefficient for the filter tap,
Including an addition unit that adds the processing result output from the filter unit and the input signal,
The adaptive equalizer according to claim 1, wherein the coefficient calculation unit calculates a filter tap coefficient based on an output of the addition unit.

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