JP2004153376A

JP2004153376A - Numerically controlled oscillator

Info

Publication number: JP2004153376A
Application number: JP2002313898A
Authority: JP
Inventors: Takaaki Konishi; 孝明小西; Yoshikazu Hayashi; 芳和林
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2002-10-29
Filing date: 2002-10-29
Publication date: 2004-05-27

Abstract

<P>PROBLEM TO BE SOLVED: To provide a numerically controlled oscillator capable of generating a cosine wave with a high frequency resolution and also downsizing a circuit scale. <P>SOLUTION: In the case of generating a cosine wave with a low frequency, points when amplitude values of the cosine wave are changed are used for comparison values of a comparator, data resulting from summating all of comparison results (values of 0 or 1) are used for address numbers of a ROM 3, and the amplitude values of the cosine wave wherein the same value is consecutively caused are stored to the same address to the utmost. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は放送機器または双方向受信機などに使用する変調装置の信号発生器に関するものである。
【０００２】
【従来の技術】
従来の数値制御発信器の原理について、図９を用いて説明する。
【０００３】
図９にはサンプリング周波数１６３．８４ＭＨｚのデータで１Ｈｚの信号を表現した例を示す。１６３．８４ＭＨｚで１Ｈｚの信号を表現するためには、単純に１６３８４００００個のデータで表現する必要がある。１Ｈｚの信号はｘ＝０，１，２，３，・・・に対するｙ＝ｙ０，ｙ１，ｙ２，ｙ３・・・の値をＲＯＭから出力して、１周期を１６３８４００００個のデータで表現する。２Ｈｚの信号はｘ＝０，２，４，８，・・・に対するｙ＝ｙ０，ｙ２，ｙ４，ｙ６，・・・の値をＲＯＭから出力して、１周期を８１９２００００個のデータで表現する。
【０００４】
従来の先行技術としては、（特許文献１）、（特許文献２）などが知られている。（特許文献１）は、余弦波の振幅値が小さい位相の領域では該領域におけるアドレス値を集約してこれを所定のアドレス値に変換することにより、ＲＯＭの容量削減を行っている。（特許文献２）は位相０〜２πの正弦波を０〜π／２の正弦波のみのＲＯＭのデータを変換して表現し、ＲＯＭを１／４に削減している。
【０００５】
【特許文献１】
特開平６−２５２６４６号公報
【特許文献２】
特開２０００−６８７４５号公報
【０００６】
【発明が解決しようとする課題】
従来のような数値制御発振器であって、米国のＤＯＳＩＳのアップストリーム規格（変調周波数５〜４２ＭＨｚ、１Ｈｚステップでのオフセット周波数設定）を満足するためには１Ｈｚの周波数分解能をもつ余弦波をデジタルデータ表現する必要がある。また４２ＭＨｚの信号をデジタルデータで表現するためには４２×２倍より大きい周波数でサンプリングされたデジタルデータでなければならない。
【０００７】
例えば、サンプリング周波数を１６３．８４ＭＨｚとし、１Ｈｚステップで周波数を変化させるためには、１Ｈｚの信号を１６３８４００００個のデータで表現できなければならない。つまり、１６３８４００００のアドレスをもつＲＯＭに１Ｈｚの信号の振幅値を格納する必要がある。例えば振幅値１２ビットデータで表した場合には１６３８４００００×１２＝１９６６０８００００ビットの容量のＲＯＭが必要になり、（特許文献１）、（特許文献２）に記載されている発明を使用したとしても大幅なＲＯＭ容量削減は不可能であるという問題点を有していた。
【０００８】
本発明は上記従来の問題点を解決するもので、高い周波数分解能をもつ余弦波を発生することができ、且つ回路規模を小さくすることもできる数値制御発振器を提供することを目的とする。
【０００９】
【課題を解決するための手段】
（１）第１の発明
第１の発明に係る数値制御発振器は、周波数を設定する周波数設定器と、前記周波数設定器で設定された周波数に応じて、ＲＯＭのアドレス値を設定するアドレス設定器と、前記アドレス設定器で設定されたアドレスに応じて、前記周波数設定器で設定された周波数の正弦波または余弦波をｎビットの数値で表現するためのＲＯＭと、
前記アドレス設定器は、前記周波数設定器で設定した周波数ｆのステップ幅でカウントアップするカウンタと、カウンタの値により０または１の値を出力するｍ個の比較器と、前記ｍ個の比較器の出力値をすべて加算する加算器からなり、前記比較器に使用するｍ＝２^ｎ個の比較値は、前記周波数設定器で設定する最低周波数である周波数分解能Ａ＝ｓｉｎ（Ｘ）のＡの値が変化するときのＸの値（Ｃ１、Ｃ２、・・・、Ｃｍ）で設定され、且つ前記加算器の出力はＲＯＭのアドレス番号に相当することを特徴とし、
第１の発明に係る数値制御発振器であっては、大幅にＲＯＭの容量を削減することを可能にする。
【００１０】
（２）第２の発明
第２の発明に係る数値制御発振器は、第１の発明に係る数値制御発振器であって、発振周波数を設定する周波数設定器と、前記周波数設定器で設定された周波数に応じて、ＲＯＭのアドレス値を設定するアドレス設定器と、前記周波数設定器で設定する最低周波数である周波数分解能Ａ＝ｓｉｎ（Ｘ）＝ａＸ^２＋ｂ−α（Ｘ）となるα（Ｘ）の値を格納するためのＲＯＭと、
前記アドレス設定器は、前記周波数設定器で設定した周波数ｆのステップ幅でカウントアップするカウンタと、カウンタの値により０または１の値を出力するｐ個の比較器と、前記ｐ個の比較器の出力値をすべて加算する加算器からなり、前記比較器に使用するｐ個の比較値は、α（Ｘ）の値が変化するときのＸの値（Ｄ１、Ｄ２、・・・、Ｄｐ）で設定され、且つ前記加算器の出力はＲＯＭのアドレス番号に相当することを特徴とし、
第２の発明に係る数値制御発振器であっては、大幅にＲＯＭの容量を削減することを可能にする。
【００１１】
（３）第３の発明
第３の発明に係る数値制御発振器は、第２の発明に係る数値制御発振器であって、
前記Ａ＝ａＸ^２＋ｂ−α（Ｘ）のＸ^２を計算するための乗算器の入力ビット数ｑが最小で、且つ前記ＲＯＭのアドレス数ｐが最小となることを特徴とし、
第３の発明に係る数値制御発振器であっては、大幅にＲＯＭの容量を削減することを可能にする。
【００１２】
【発明の実施の形態】
以下、本発明による受信装置について図面を参照しながら説明する。
【００１３】
（実施の形態１）
本発明の実施の形態１の数値制御発振器は図１に示す構成である。
【００１４】
１は周波数設定器、２はアドレス設定器、３はＲＯＭであり、図２に示すように使用するデータのサンプリング周波数＝１６３．８４ＭＨｚ、２^２７＝１３４２１７７２８個のデータで最小周波数（周波数分解能）の１周期を表現でき、振幅値を１２ビット（−２０４７から＋２０４７の値）で余弦波を表現できる場合を考える。ここで周波数分解能は１６３．８４×１０^６／２^２７＝１．２２Ｈｚとなり、１．２２Ｈｚ単位で設定したい周波数を変化することができる。周波数設定器１ではアドレス設定器２に入力する値ｆａを設定したい周波数ｆとサンプリング周波数１６３．８４ＭＨｚから（数１）により計算する。ここでｆａは整数値である。
【００１５】
【数１】

【００１６】
例えばｆ＝１Ｈｚのときｆａ＝０．８１９２≒１、ｆ＝１ＭＨｚのときｆａ＝８１９２００となる。
【００１７】
アドレス設定器２は図３に示すように加算器４と遅延器５で構成する積分器６と、積分器６の出力値ｘ＜Ｃｎ（ｎ＝０，１，２，・・・，８１８９）の８１９０個の比較器７＿０，７＿１，・・・，７＿８１８９を通し、ｘ＜Ｃｎとなる場合に、比較器から１が出力され、そうでない場合には０が出力される。ここでＣｎの値は（数２）により計算される値Ａが変化するｘの値を示す。
【００１８】
【数２】

【００１９】
ここでＣ１はＡ＝２０４７から２０４６に変化するｘ＝４７２１５１を示し、Ｃ２はＡ＝２０４６から２０４５に変化する変化するｘ＝８１７８２２を示し、以下同様にＣ３からＣｎの値が（数２）より計算される。
【００２０】
比較器７＿０，７＿１，・・・，７＿８１８９からの出力は加算器ですべて加算され、加算器８の出力がＲＯＭ３のアドレス番号となる。ここでＲＯＭ３に格納されるデータはアドレス番号０で２０４７、アドレス番号１で２０４６、アドレス番号２０４７で０、アドレス番号２０４８で−１、アドレス番号４０９４で−２０４７、アドレス番号４０９５で−２０４６、アドレス番号６１４２で０アドレス番号６１４３で１、アドレス番号８１８９で２０４７の値が出力される。
【００２１】
これにより周波数分解能約１Ｈｚの余弦波を表現するにはＲＯＭ３のアドレスが８１９２個ＲＯＭ３に格納するデータのビット数は１２ビットで、ＲＯＭ３の容量は８１９０×１２ビット＝９８２８０ビットで、従来例に比べ大幅に削減できる。
【００２２】
また図４に示すような変換回路１００を追加すると、領域２、領域３、領域４の波形は領域１の部分のＲＯＭ３があれば表現できるため、さらにＲＯＭ３を１／４に削減することも可能である。ここで図４の１０、１２、１４は減算器、１７、１８は正から負、負から正に符号を反転する符号反転器である。またこの変換回路１００を式で表したものが（数３）である。
【００２３】
【数３】

【００２４】
（実施の形態２）
本発明の実施の形態２の数値制御発振器は図５に示す構成である。
【００２５】
１は周波数設定器、２はアドレス設定器、３はＲＯＭ、２０は関数発生器、２１は加算器で、周波数設定器１１、アドレス設定器２２の原理は実施の形態１と同様であるが、大きく異なる点はＲＯＭ３に格納するデータが実施の形態１では（数２）で計算される２０４７，２０４６，・・・，１，０，−１，・・・，−２０４６，−２０４７の値であるが実施の形態２では（数４）で計算されるα（ｘ）の値をＲＯＭ３に格納する。
【００２６】
【数４】

【００２７】
ここでａ×ｘ^２＋ｂは関数発生器２０で、図２の各領域において（数５）で表される。
【００２８】
【数５】

【００２９】
つまり図６に示すように余弦波Ａと２次関数ａ×ｘ^２＋ｂの誤差α（ｘ）をＲＯＭ３に格納し、ＲＯＭ３に格納するデータのビット数を削減する。
【００３０】
実施の形態１と同様、比較器はα（ｘ）の値が変化する数だけ必要であり、（数４）、（数５）で計算されるα（ｘ）が変化する数１６３８４であるため、アドレス設定器２の比較器の数は１６３８４個になる。ここで１６３８４個の比較器ｘ＜Ｃｎ（ｎ＝０，１，２，・・・，１６３８３）の１６３８４個の比較器を通し、ｘ＜Ｃｎとなる場合に、比較器から１が出力され、そうでない場合には０が出力される。ここでＣｎの値は（数４）、（数５）により計算される値α（ｘ）が変化するｘの値を示す。
【００３１】
この方法では必要なアドレス数は１６３８４個、ＲＯＭ３に格納するデータのビット数は７ビットで、ＲＯＭ３の容量は１６３８４×７＝１１４６８８ビットで従来例に比べ大幅に削減できる。
【００３２】
また、実施の形態１と同様、領域１のα（ｘ）をα１（ｘ）とすると（数４）は各領域ごとに（数６）で表され、ＲＯＭ３に格納する値をα１（ｘ）のみにすることも可能であるため、さらにＲＯＭ３の容量を１／４に削減することも可能である。
【００３３】
【数６】

【００３４】
（実施の形態３）
実施の形態３の構成は実施の形態２と同じであるが、実施の形態２の関数発生器の構成が異なる。実施の形態２、３とも関数発生器は（数５）の式で表されるが、実施の形態３では、ｘ^２の乗算のビット数を減らし、且つα（ｘ）のアドレス数が少なくなるように関数発生器の構成を変えている。図７は実施の形態２の関数発生器、図８は実施の形態３の関数発生器である。実施の形態２の関数発生器では２５ビット×２５ビットの乗算器であるが、実施の形態３の関数発生器では８ビット×８ビットの乗算器であるため、回路規模を削減することが可能である。実施の形態３のＡを式で表した（数７）を見ても、乗算器への入力ビット数を６ビットにできることがわかる（ｘは２５ビット、これを２^−１９すると６ビット）。ただし実施の形態３のα（ｘ）は実施の形態２のα（ｘ）とは異なる値となる。
【００３５】
【数７】

【００３６】
この方法では必要なアドレス数は２１１２個、ＲＯＭ３に格納するデータのビット数は８ビットで、ＲＯＭ３の容量は２１１２×８＝１６８９６ビットで従来例に比べ大幅に削減できる。
【００３７】
また、実施の形態１と同様、領域１のα（ｘ）をα１（ｘ）とすると（数４）は各領域ごとに（数８）で表され、ＲＯＭ３に格納する値をα１（ｘ）のみにすることも可能であるため、さらにＲＯＭ３の容量を１／４に削減することも可能である。
【００３８】
【数８】

【００３９】
【発明の効果】
以上のように、本発明の数値制御発振器によれば、周波数分解能に相当する周波数の余弦波をデジタルデータで表現するために、余弦波の振幅が変化するごとにＲＯＭのアドレスを変化させることで、高い周波数分解能をもつ余弦波を発生することができ、且つ回路規模を小さくすることもできる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における数値制御発振器の構成図
【図２】本発明の実施の形態１における数値制御発振器から出力される余弦波の波形を示す図
【図３】本発明の実施の形態１における数値制御発振器のアドレス設定器２の構成図
【図４】本発明の実施の形態１における数値制御発振器のアドレス設定器２、ＲＯＭ３の構成図
【図５】本発明の実施の形態２における数値制御発振器の構成図
【図６】本発明の実施の形態１における数値制御発振器から出力される１Ｈｚの余弦波の波形と２次関数の波形を示す図
【図７】本発明の実施の形態２における数値制御発振器の関数発生器の構成図
【図８】本発明の実施の形態３における数値制御発振器の関数発生器の構成図
【図９】従来の数値制御発振器から出力される１Ｈｚの余弦波の波形を示す図
【符号の説明】
１周波数設定器
２アドレス設定器
３ＲＯＭ
４、８、１０、１２，１４、２１、２４、２９加算器
５遅延器
６積分器
７＿０、７＿１、７＿２、７＿８１８９比較器
１１、１３２^２６（定数）
１５２^２７（定数）
１６、１９、２５、３０選択器
１７，１８符号反転器
２０関数発生器
２２、２７乗算器
２３ビットシフト（２^−３９）
２６ビットシフト（２^−１９）
２８ビットシフト（２^−１）
１００変換回路[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a signal generator of a modulation device used for broadcasting equipment or a two-way receiver.
[0002]
[Prior art]
The principle of a conventional numerical control transmitter will be described with reference to FIG.
[0003]
FIG. 9 shows an example in which a 1 Hz signal is represented by data having a sampling frequency of 163.84 MHz. In order to express a signal of 13.8 Hz at 163.84 MHz, it is necessary to simply express 163840000 data. For a 1 Hz signal, the values of y = y0, y1, y2, y3... With respect to x = 0, 1, 2, 3,... Are output from the ROM, and one cycle is represented by 163840000 data. For a 2 Hz signal, the values of y = y0, y2, y4, y6,... For x = 0, 2, 4, 8,... Are output from the ROM, and one cycle is represented by 81920000 data. .
[0004]
As conventional prior arts, (Patent Literature 1) and (Patent Literature 2) are known. In Japanese Patent Application Laid-Open No. H11-163, the capacity of the ROM is reduced by aggregating the address values in a region where the amplitude value of the cosine wave is small and converting the address value into a predetermined address value. (Patent Literature 2) converts a sine wave having a phase of 0 to 2π into data of a ROM having only a sine wave of 0 to π / 2, and reduces the ROM to ４.
[0005]
[Patent Document 1]
JP-A-6-252646 [Patent Document 2]
JP 2000-68745 A
[Problems to be solved by the invention]
In order to satisfy the upstream standard of the US DOSIS (modulation frequency 5 to 42 MHz, offset frequency setting in 1 Hz steps), a cosine wave having a frequency resolution of 1 Hz is converted to digital data by a conventional numerically controlled oscillator. It needs to be expressed. Also, in order to represent a 42 MHz signal as digital data, it must be digital data sampled at a frequency greater than 42 × 2.
[0007]
For example, in order to set the sampling frequency to 163.84 MHz and change the frequency in 1 Hz steps, a 1 Hz signal must be able to be represented by 163840000 data. That is, it is necessary to store the amplitude value of the 1 Hz signal in the ROM having the address of 163840000. For example, if the amplitude value is represented by 12-bit data, a ROM having a capacity of 163840000 × 12 = 1966080000 bits is required, and even if the inventions described in (Patent Document 1) and (Patent Document 2) are used, the ROM is greatly increased. There is a problem that it is impossible to reduce the ROM capacity.
[0008]
An object of the present invention is to solve the above-mentioned conventional problems, and an object of the present invention is to provide a numerically controlled oscillator that can generate a cosine wave having a high frequency resolution and can reduce the circuit scale.
[0009]
[Means for Solving the Problems]
(1) First invention A numerically controlled oscillator according to the first invention is a frequency setting device for setting a frequency, and an address setting device for setting an address value of a ROM according to the frequency set by the frequency setting device. A ROM for expressing a sine wave or a cosine wave having a frequency set by the frequency setting device by an n-bit numerical value according to the address set by the address setting device;
The address setter includes a counter that counts up at a step width of a frequency f set by the frequency setter, m comparators that output a value of 0 or 1 according to the value of the counter, and the m comparators M = 2 ⁿ comparison values used in the comparator are the lowest resolutions set by the frequency setting device, that is, A of the frequency resolution A = sin (X). .., Cm when the value changes, and the output of the adder corresponds to the address number of the ROM.
In the numerical control oscillator according to the first invention, the capacity of the ROM can be significantly reduced.
[0010]
(2) Second invention The numerically controlled oscillator according to the second invention is the numerically controlled oscillator according to the first invention, which comprises a frequency setting device for setting an oscillation frequency, and a frequency set by the frequency setting device. And an address setting device for setting the address value of the ROM in accordance with the following formula, and a frequency resolution A = sin (X) = aX ² + b−α (X) which is the lowest frequency set by the frequency setting device α (X) ROM for storing the value of
The address setter includes a counter that counts up at a step width of a frequency f set by the frequency setter, p comparators that output a value of 0 or 1 according to the value of the counter, and the p comparators , And the p number of comparison values used in the comparator are X values (D1, D2,..., Dp) when the value of α (X) changes. And the output of the adder corresponds to the address number of the ROM,
In the numerical control oscillator according to the second invention, it is possible to greatly reduce the capacity of the ROM.
[0011]
(3) Third invention The numerically controlled oscillator according to the third invention is the numerically controlled oscillator according to the second invention,
Wherein at A = aX 2 + ^b-α input bits q multiplier for calculating the X ² of (X) is the smallest, and is characterized in that the address number p of the ROM is minimized,
In the numerical control oscillator according to the third invention, it is possible to greatly reduce the capacity of the ROM.
[0012]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, a receiving device according to the present invention will be described with reference to the drawings.
[0013]
(Embodiment 1)
The numerically controlled oscillator according to the first embodiment of the present invention has the configuration shown in FIG.
[0014]
1 is a frequency setting device, 2 is an address setting device, and 3 is a ROM. As shown in FIG. 2, a sampling frequency of data to be used = 163.84 MHz, 2 ²⁷ = 134217728 data and a minimum frequency (frequency resolution) Consider a case in which one cycle can be represented and a cosine wave can be represented by an amplitude value of 12 bits (a value from -2047 to +2047). Here frequency resolution may vary the frequency to be set ^{^{163.84 × 10 6/2 27 =}} 1.22Hz next, with 1.22Hz unit. The frequency setter 1 calculates the value fa to be input to the address setter 2 from the frequency f to be set and the sampling frequency 163.84 MHz by (Equation 1). Here, fa is an integer value.
[0015]
(Equation 1)

[0016]
For example, when f = 1 Hz, fa = 0.8192 ≒ 1, and when f = 1 MHz, fa = 819200.
[0017]
As shown in FIG. 3, the address setting unit 2 includes an integrator 6 composed of an adder 4 and a delay unit 5, and an output value x <Cn (n = 0, 1, 2,..., 8189) of the integrator 6. Are passed through the 8190 comparators 7_0, 7_1,..., 7_8189, 1 is output from the comparator when x <Cn, and 0 is output otherwise. Here, the value of Cn indicates the value of x at which the value A calculated by (Equation 2) changes.
[0018]
(Equation 2)

[0019]
Here, C1 indicates x = 472151, which changes from A = 2047 to 2046, C2 indicates x = 817822, which changes from A = 2046 to 2045, and similarly, the value of C3 to Cn becomes from (Equation 2). Is calculated.
[0020]
The outputs from the comparators 7_0, 7_1,..., 7_8189 are all added by an adder, and the output of the adder 8 becomes the address number of the ROM 3. Here, the data stored in the ROM 3 are 2047 for the address number 0, 2046 for the

address number

1, 0 for the address number 2047, -1 for the address number 2048, -2047 for the address number 4094, -2046 for the address number 4095, and the address number. At 6142, the value of 0 is output at the address number 6143, and the value of 2047 is output at the address number 8189.
[0021]
In order to express a cosine wave having a frequency resolution of about 1 Hz, the address of ROM3 is 8192, the number of bits of data stored in ROM3 is 12 bits, and the capacity of ROM3 is 8190 × 12 bits = 98280 bits. Can be significantly reduced.
[0022]
When the conversion circuit 100 as shown in FIG. 4 is added, the waveforms of the area 2, the area 3, and the area 4 can be expressed if the ROM 3 of the area 1 is provided, so that the ROM 3 can be further reduced to 1/4. It is. In FIG. 4,

reference numerals

10, 12, and 14 denote subtracters, and reference numerals 17 and 18 denote sign inverters for inverting the sign from positive to negative and from negative to positive. The expression of the conversion circuit 100 is shown in (Equation 3).
[0023]
[Equation 3]

[0024]
(Embodiment 2)
The numerically controlled oscillator according to the second embodiment has the configuration shown in FIG.
[0025]
1 is a frequency setter, 2 is an address setter, 3 is a ROM, 20 is a function generator, 21 is an adder, and the principles of the frequency setter 11 and the address setter 22 are the same as those in the first embodiment. The major difference is that the data stored in the ROM 3 is the value of 2047, 2046,..., 1, 0, -1,. However, in the second embodiment, the value of α (x) calculated by (Equation 4) is stored in the ROM 3.
[0026]
(Equation 4)

[0027]
Here, a × x ² + b is a function generator 20 and is represented by (Equation 5) in each region of FIG.
[0028]
(Equation 5)

[0029]
That is, as shown in FIG. 6, the error α (x) between the cosine wave A and the quadratic function a × x ² + b is stored in the ROM 3, and the number of bits of data stored in the ROM 3 is reduced.
[0030]
As in the first embodiment, the comparator requires a number of changes in the value of α (x), and α (x) calculated by (Equation 4) and (Equation 5) is the number 16384 in which α (x) changes. , The number of comparators in the address setting unit 2 becomes 16384. Here, 16384 comparators x <Cn (n = 0, 1, 2,..., 16383) pass through 16384 comparators, and when x <Cn, 1 is output from the comparators. Otherwise, 0 is output. Here, the value of Cn indicates the value of x at which the value α (x) calculated by (Equation 4) and (Equation 5) changes.
[0031]
In this method, the number of necessary addresses is 16384, the number of bits of data stored in the ROM 3 is 7 bits, and the capacity of the ROM 3 is 16384 × 7 = 114688 bits, which can be greatly reduced as compared with the conventional example.
[0032]
Further, as in the first embodiment, when α (x) of the area 1 is α1 (x), (Equation 4) is expressed by (Equation 6) for each area, and the value stored in the ROM 3 is α1 (x). It is also possible to reduce the capacity of the ROM 3 to １／, since it is possible to reduce the capacity of the ROM 3 to のみ.
[0033]
(Equation 6)

[0034]
(Embodiment 3)
Although the configuration of the third embodiment is the same as that of the second embodiment, the configuration of the function generator of the second embodiment is different. Although 2,3 both function generator embodiment is expressed by the equation (5), in the third embodiment, reduce the number of bits multiplication of x ^2, and α number address of (x) is reduced Thus, the configuration of the function generator is changed. FIG. 7 shows a function generator according to the second embodiment, and FIG. 8 shows a function generator according to the third embodiment. Although the function generator according to the second embodiment is a 25-bit × 25-bit multiplier, the function generator according to the third embodiment is an 8-bit × 8-bit multiplier, so that the circuit scale can be reduced. It is. It can also be seen from the equation (7) that expresses A of the third embodiment by an equation that the number of input bits to the multiplier can be 6 bits (x is 25 bits, and if this is ^2-19, 6 bits). However, α (x) of the third embodiment has a different value from α (x) of the second embodiment.
[0035]
(Equation 7)

[0036]
In this method, the number of necessary addresses is 2112, the number of bits of data stored in the ROM 3 is 8 bits, and the capacity of the ROM 3 is 2112 × 8 = 16896 bits, which can be greatly reduced as compared with the conventional example.
[0037]
Further, as in the first embodiment, when α (x) of the area 1 is α1 (x), (Equation 4) is represented by (Equation 8) for each area, and the value stored in the ROM 3 is α1 (x). It is also possible to reduce the capacity of the ROM 3 to １／, since it is possible to reduce the capacity of the ROM 3 to のみ.
[0038]
(Equation 8)

[0039]
【The invention's effect】
As described above, according to the numerically controlled oscillator of the present invention, in order to represent a cosine wave having a frequency corresponding to the frequency resolution by digital data, the address of the ROM is changed every time the amplitude of the cosine wave changes. , A cosine wave having a high frequency resolution can be generated, and the circuit scale can be reduced.
[Brief description of the drawings]
FIG. 1 is a configuration diagram of a numerically controlled oscillator according to a first embodiment of the present invention; FIG. 2 is a diagram illustrating a waveform of a cosine wave output from the numerically controlled oscillator according to the first embodiment of the present invention; FIG. 4 is a configuration diagram of a numerically controlled oscillator address setter 2 according to the first embodiment of the present invention. FIG. 4 is a configuration diagram of a numerically controlled oscillator address setter 2 and a ROM 3 according to the first embodiment of the present invention. FIG. 6 is a diagram showing a waveform of a cosine wave of 1 Hz and a waveform of a quadratic function output from the numerically controlled oscillator according to the first embodiment of the present invention; FIG. FIG. 8 is a configuration diagram of a function generator of a numerically controlled oscillator according to Embodiment 2 of the present invention. FIG. 8 is a configuration diagram of a function generator of a numerically controlled oscillator according to Embodiment 3 of the present invention. 1Hz cosine wave Shows a waveform [Description of symbols]
1 frequency setting device 2 address setting device 3 ROM
4,8,10,12,14,21,24,29 adder 5 delayer 6 integrator 7_0,7_1,7_2,7_8189

comparator

11, 13 2 ²⁶ (constant)
15 2 ²⁷ (constant)
16, 19, 25, 30 Selector 17, 18 Sign inverter 20 Function generator 22, 27 Multiplier 23 Bit shift ( ^2-39 )
26 bit shift ( ^2-19 )
28 bit shift (2 ^-1 )
100 conversion circuit

Claims

A frequency setting device for setting a frequency, an address setting device for setting an address value of a ROM according to the frequency set by the frequency setting device, and a frequency setting device according to an address set by the address setting device. A ROM for expressing a sine wave or cosine wave of a set frequency by an n-bit numerical value.

The address setting device includes a counter that counts up at a step width of a frequency f set by the frequency setting device, m comparators that output a value of 0 or 1 according to the value of the counter, and the m comparators 2. The numerically controlled oscillator according to claim 1, further comprising an adder for adding all the output values of the numerical control.

The m = ²ⁿ comparison values used for the comparator are the X values (C1, C1) when the A value of the frequency resolution A = cos (X), which is the lowest frequency set by the frequency setting device, changes. 3. The numerically controlled oscillator according to claim 2, wherein C2,..., Cm), and the output of said adder corresponds to an address number of a ROM.

A frequency setting device for setting a frequency, an address setting device for setting an address value of the ROM according to the frequency set by the frequency setting device, and a frequency resolution A = cos (the lowest frequency set by the frequency setting device) X) = aX ² + b−α (X). A ROM for storing a value of α (X) that satisfies α (X).

The address setting device includes a counter that counts up at a step width of a frequency f set by the frequency setting device, p comparators that output a value of 0 or 1 according to the value of the counter, and the p comparators 5. The numerically controlled oscillator according to claim 4, further comprising an adder for adding all the output values.

The p comparison values used in the comparator are set by X values (D1, D2,..., Dp) when the value of α (X) changes, and the output of the adder is a ROM. 6. The numerically controlled oscillator according to claim 5, wherein the number corresponds to the address number of the numerical control.

Wherein A = aX 2 + ^b-α input bits q multiplier for calculating the X ² of (X) with minimal, and claim 4, wherein the address number p of the ROM is characterized in that the minimum Numerically controlled oscillator.