【０００１】
【発明の属する技術分野】
本発明は、移動体通信システムにおける携帯電話機又は通信機能及びコンピュータ機能を備えた情報通信端末装置等の移動局装置などに搭載される表示装置に画像データを表示させる表示制御装置及び方法に関する。
【０００２】
【従来の技術】
従来、表示制御装置として、携帯電話機又は携帯情報端末装置において、表示装置等の大画面化及び高色解像度化に対応するために、中央処理装置（ＣＰＵ）によるグラフィックスデータの描画処理の高速化手段が提案されている。この高速化手段を有する表示制御装置の一例として、ダイレクトメモリアクセスコントローラ｛ＤＭＡＣ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ Ｃｏｎｔｒｏｌｌｅｒ）｝を用いて、メモリ装置に格納されたグラフィックスデータに対しアクセスするアドレスと描画領域を対応づけてバウンダリ判定を行うことにより、メモリ装置へのアクセスサイズを意識することなく描画領域を抽出して表示装置に映し出すものがある（特許文献１参照）。
【０００３】
次に、従来の表示制御装置を具備する表示システムについて、図６を参照して説明する。図６は、従来の表示制御装置を具備する表示システムの構成を示すブロック図である。
【０００４】
図６に示すように、従来の表示システム６００は、表示制御装置６０１及び表示装置６０２を具備している。表示制御装置６０１は、表示制御部６１０、ＲＯＭ６２０、ＲＡＭ６３０及び外部データバス６４０を具備している。表示制御部６１０は、中央処理装置（ＣＰＵ）６１１、バスコントロールユニット（ＢＣＵ）６１２、内部データバス６１３及び表示制御ユニット６１４を具備している。
表示制御ユニット６１４は、ダイレクトメモリアクセスコントローラ６１４１、表示装置インターフェイス（ＬＣＤ＿ＩＦ）６１４２及び同期信号生成部６１４３を有している。表示装置６０２は、ビデオＲＡＭ６５０、駆動信号変換器６６０及び液晶パネル６７０を有している。
【０００５】
ＣＰＵ６１１は、ＲＯＭ６２０に格納されたプログラムを実行することにより、全体の制御を行う。ＤＭＡＣ６１４は、Ｎ段のＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）を有する。
【０００６】
ＣＰＵ６１１とＤＭＡＣ６１４１は、内部データバス６１３を介して接続されている。ＬＣＤ＿ＩＦ６１４２は、ＤＭＡＣ６１４１から受け取った静止画像データ（グラフィックスデータ）ＲＧＢから静止画像データＬＣＤ＿ＲＧＢを生成し、表示装置６０２のインターフェースに合わせて、静止画像データＬＣＤ＿ＲＧＢをチップセレクト信号ＬＣＤ＿ＣＳＮ及びライト信号ＬＣＤ＿ＷＲＮと共に出力する。同期信号生成部６１４３は、画像１枚の周期を示すフレーム同期信号ＶＳＹＮＣＮを生成して表示装置６０２へ出力し、また、信号ＶＳＹＮＣＮに合わせてＤＭＡＣ６１４１に対する転送開始タイミング信号ＥＸＥＣを出力する。
【０００７】
ＢＣＵ６１２は、内部データバス６１３と外部データバス６４０に対するデータの入出力を調停する。ＲＯＭ６２０は、ＣＰＵ６１１のプログラムを格納している。ＲＡＭ６３０は、ＣＰＵ６１１の作業用の領域を有し、ＲＧＢ形式の画像データをラスタスキャン順に格納するフレームメモリとしての領域を有している。
【０００８】
表示装置６０２において、ビデオＲＡＭ６５０は、ＬＣＤ＿ＩＦ６１４２から出力されたＲＧＢ形式の静止画像データＬＣＤ＿ＲＧＢをチップセレクト信号ＬＣＤ＿ＣＳＮ及びライト信号ＬＣＤ＿ＷＲＮに応じて格納する。駆動信号変換部６６０は、同期信号生成部６１４３から出力された垂直同期信号ＶＳＹＮＣＮとビデオＲＡＭ６５０から読み出された静止画像データＲ’Ｇ’Ｂ’信号と基づいて駆動信号を生成して液晶パネル６７０に与える。液晶パネル６７０は、駆動信号に応答して静止画像データを表示する。
【０００９】
上記構成を有する従来の表示制御装置６０１の動作について、図６と共に図７を参照して説明する。
【００１０】
図７は、従来の表示制御装置６０１における表示制御部６１０の動作を説明するための図である。
【００１１】
以下、動作を説明するに際し、ここでは一例として、表示装置６０２の色解像度は６５，５３６色（１６ビット）であり、画面サイズは横が１７６ピクセル（Ｐｉｘｅｌ）であって縦が２４０ライン（Ｌｉｎｅ）とする。
【００１２】
まず、ＣＰＵ６１１は、ＲＯＭ６２０格納されたプログラムを実行することにより、ＪＰＥＧ、ＧＩＦ、ＰＮＧ等の形式で符号化圧縮された静止画像データ（グラフィックスデータ）を復号し、ＲＧＢ形式の静止画像データを生成する。そして、ＣＰＵ６１１は、ＲＧＢ形式の静止画像データを、ＲＡＭ６３０にフレームメモリとして割り当てられた領域にラスタ順に格納する。この時に、ＣＰＵ６１１は、内部データバス６１３を占有し、ＢＣＵ６１２を介して外部データバス６４０を介してＲＯＭ６２０及びＲＡＭ６３０とにアクセスする。
【００１３】
図６のＲＡＭ６３０の記号ＲＧＢ（０，０）は液晶パネル６７０の左上端の画素データに該当し、ＲＧＢ（０，１）はその右隣の画素データであり、以降順にＲＧＢ（２３９，１７５）が液晶パネル１２の右下端の画素データに該当する。これらは各々１６ビット単位となっている。
【００１４】
次にＣＰＵ６１１は、内部データバス６１３を介して表示制御ユニット６１４へ転送開始要求を指示する。転送開始要求の指示を受けた表示制御部ユニット６１４は、同期信号生成部６１４３が生成する垂直同期信号ＶＳＹＮＣＮの立下りタイミングを待って、ＤＭＡＣ６１４１に起動指示信号ＥＸＥＣを発する。起動指示信号ＥＸＥＣを受けたＤＭＡＣ６１４は、ＣＰＵ６１１と内部データバス６１３について調停を行って、この内部データバス６１３を占有する。内部データバス６１３を獲得したＤＭＡＣ６１４１は、ＢＣＵ６１２及び外部データバス６４０を介して、静止画像データが格納されているＲＡＭ６３０に対して画素データＲＧＢ（０，０）が格納されているアドレスを先頭に２画素単位（３２ビット）で２×Ｎ画素分の画像データを読み込む。
【００１５】
ＤＭＡＣ６１４１は、内部のＦＩＦＯへの静止画像データの格納が一杯の状態になると、一旦内部データバス６１２を開放してＣＰＵ６１１へ譲渡する。
【００１６】
これにより、ＣＰＵ６１１は、再びＲＯＭ６２０及びＲＡＭ６３０へのアクセスが可能となる。ＤＭＡＣ６１４１は、１画素単位（１６ビット）で静止画像データをＬＣＤ＿ＩＦ６１０へ出力する。
【００１７】
図７に示すように、ＬＣＤ＿ＩＦ６１０は、静止画像データＬＣＤ＿ＲＧＢをチップセレクト信号ＬＣＤ＿ＣＳＮ及びライト信号ＬＣＤ＿ＷＲＮと共に出力する。以上の動作が１画面分の画素データＲＧＢ（０，０）からＲＧＢ（２３９，１７５）について繰り返される。
【００１８】
表示装置６０２は、送られてきた静止画像データＬＣＤ＿ＲＧＢをライト信号ＬＣＤ＿ＷＲＮの立ち上がりエッジ毎にビデオＲＡＭ６５０に一旦格納する。ビデオＲＡＭ６５０は、これを各々赤色の成分信号Ｒ’、緑色の成分信号Ｇ’、青色の成分信号Ｂ’へ分解して読み出して駆動信号変換器６６０に出力する。駆動信号変換器６６０は、赤色の成分信号Ｒ’、緑色の成分信号Ｇ’及び青色の成分信号Ｂ’と、同期信号生成部６１４２からの垂直同期信号ＶＳＹＮＣＮとを受けて、駆動信号を生成して液晶パネル６７０に与える。液晶パネル６７０は、駆動信号変換器６６０からの駆動信号を受けて、赤色の成分信号Ｒ’、緑色の成分信号Ｇ’及び青色の成分信号Ｂ’に応じた画像を表示する。液晶パネル６７０は、表示画像のちらつきを抑えるために、一般に６０Ｈｚ程度で駆動されなければならないことが知られている。すなわち、図７におけるＶＳＹＮＣＮの周期が、１／６０秒である必要がある。
【００１９】
従来の表示制御装置においては、一般に、ＲＡＭ６３０からの画像データの読み出し速度（画像データの転送速度）がビデオＲＡＭ６５０への画像データの書き込み速度（画像データの転送速度）より高速であるため、１画面の描画パフォーマンスはビデオＲＡＭ６５０への画像データの書き込み速度が決定的要因となる。また、表示装置６０２は、メーカーによって１画素当たりの転送速度が異なる。
【００２０】
図７における１ピクセルサイクルタイム（Ｐｉｘｅｌ Ｃｙｃｌｅ Ｔｉｍｅ）は、１画素当たりの転送速度を表している。転送速度が遅い表示装置６０２の場合には、ＤＭＡＣ６１４１がＲＡＭ６３０から画像データを読み出す速度を下げることで対応している。
【００２１】
【特許文献１】
特開平８−７６７３３号公報
【００２２】
【発明が解決しようとする課題】
しかしながら、従来の表示制御装置においては、ＤＭＡＣ６１４１が内部データバス６１３を占有する時間が長くなる場合には、ＣＰＵ６１１はこの間に他のタスク、例えば、次の画像データのＪＰＥＧ、ＧＩＰ又はＰＮＧ形式の復号処理を実行することができなくなるから、描画パフォーマンス性能を下げてしまうという問題点がある。
【００２３】
本発明は、かかる点に鑑みてなされたものであり、描画パフォーマンスの性能を向上することができる表示制御装置及び方法を提供することを目的とする。
【００２４】
【課題を解決するための手段】
本発明の表示制御装置は、静止画像データを格納する第１の記憶手段と、前記第１の記憶手段から前記静止画像データを読み出して一時的に保持し表示装置に転送するダイレクトメモリアクセスコントローラと、前記ダイレクトメモリアクセスコントローラからの前記静止画像データの転送速度を調整するデータ転送速度調整手段と、を具備する構成を採る。
【００２５】
この構成によれば、画像データの転送速度が異なる表示装置に対しても、前記表示装置に画像データを転送するダイレクトメモリアクセスコントローラからの静止画像データの転送速度を調整することができるため、１画面の描画時間が変動しても描画処理のために内部データバスを占有する時間を変動させることがないから、パフォーマンス性能を向上させることができる。
【００２６】
本発明の表示制御装置は、前記構成において、前記データ転送速度調整手段が、前記ダイレクトメモリアクセスコントローラが読み出す前記静止画像データの転送時間設定値を記憶する第２の記憶手段と、前記第２の記憶手段に記憶されている転送時間設定値を変更する転送時間設定値変更手段と、前記第２の記憶手段に格納された転送時間設定値に応じて前記ダイレクトメモリアクセスコントローラから前記静止画像データの転送速度を決定するデータ転送速度決定手段と、を具備する構成を採る。
【００２７】
この構成によれば、画像データの転送速度が異なる表示装置に対しても、前記表示装置に画像データを転送するダイレクトメモリアクセスコントローラからの静止画像データの転送速度を調整することができるため、１画面の描画時間が変動しても描画処理のために内部データバスを占有する時間を変動させることがないから、パフォーマンス性能を向上させることができる。
【００２８】
本発明の表示制御装置は、前記構成において、符号化圧縮された動画像データを復号して復号動画像データを生成する動画像符復号器と、前記ダイレクトメモリアクセスコントローラからの前記静止画像データ又は前記動画像符復号器からの前記復号動画像データを選択して前記表示装置に転送するの調停手段と、を具備する構成を採る。
【００２９】
この構成によれば、前記効果に加えて、静止画像データ及び動画像データを１つの表示装置に転送する場合であっても、前記表示装置に転送する静止画像データ及び動画像データを調停することが可能となり、かつ、調停によって静止画像データと動画像データとが切替えられても同期信号が乱れることが無いので表示装置に表示される画像も乱れることは無い。
【００３０】
本発明の表示制御装置は、前記構成において、前記ダイレクトメモリアクセスコントローラからの前記静止画像データの色解像度を変換する色解像度変換手段を具備する構成を採る。
【００３１】
この構成によれば、前記効果に加えて、表示装置の色解像度が異なる場合にも、前記表示装置の色解像度に対応して画像データを描画することが可能となる。
【００３２】
本発明の表示制御方法は、静止画像データを記憶手段に格納する記憶ステップと、前記記憶手段から前記静止画像データを読み出して一時的に保持し表示装置に転送するデータ保持転送ステップと、前記データ保持転送ステップにおいて前記静止画像データを転送する転送速度を調整するデータ転送速度調整ステップと、を具備するようにした。
【００３３】
この方法によれば、画像データの転送速度が異なる表示装置に対しても、前記表示装置に画像データを転送する静止画像データの転送速度を調整することができるため、１画面の描画時間が変動しても描画処理のために内部データバスを占有する時間を変動させることがないから、パフォーマンス性能を向上させることができる。
【００３４】
【発明の実施の形態】
本発明の骨子は、記憶手段から静止画像データを読み出して一時的に保持し表示装置に転送するダイレクトメモリアクセスコントローラからの前記静止画像データの転送速度を調整することである。
【００３５】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【００３６】
（実施の形態１）
図１は、本発明の実施の形態１に係る表示制御装置を具備する表示システムの構成を示すブロック図である。
【００３７】
図１に示すように、表示システム１００は、表示制御装置１０１及び表示装置１０２を具備している。表示制御装置１０１は、表示制御部１１０、ＲＯＭ１２０、ＲＡＭ１３０及び外部データバス１４０を具備している。表示制御部１１０は、中央処理装置（ＣＰＵ）１１１、バスコントロールユニット（ＢＣＵ）１１２、内部データバス１１３及び表示制御ユニット１１４を具備している。表示制御ユニット１１４は、ダイレクトメモリアクセスコントローラ（ＤＭＡＣ）１１４１、レジスタ１１４２、表示装置インターフェイス（ＬＣＤ＿ＩＦ）１１４３及び同期信号生成部１１４４を有している。表示装置１０２は、ビデオＲＡＭ１５０、駆動信号変換器１６０及び液晶パネル１７０を有している。
【００３８】
バスコントロールユニット１１２は、外部データバス１４０を介してＲＯＭ１２０及びＲＡＭ１３０に接続されている。ＣＰＵ１１１は、内部データバス１１３を介してバスコントロールユニット（ＢＣＵ）１１２に接続されている。表示制御ユニット１１４は、内部データバス１１３に接続されている。より詳細には、ＤＭＡＣ１１４１、レジスタ１１４２及び同期信号生成部１１４４は、内部データバス１１３に接続されている。表示装置インターフェイス１１４３は、ＤＭＡＣ１１４１及びレジスタ１１４２に接続されている。同期信号生成部１１４４の出力端子は、ＤＭＡＣ１１４１の入力端子に接続されている。
【００３９】
表示装置１０２のビデオＲＡＭ１５０の入力端子は、表示装置インターフェイス１１４３の出力端子に接続されている。駆動信号変換器１６０の入力端子は、ビデオＲＡＭ１５０の出力端子に接続されている。液晶パネル１７０の駆動信号変換器１６０の出力端子に接続されている。
【００４０】
ＣＰＵ１１１は、ＲＯＭ１２０に格納されたプログラムを実行することにより、全体の制御を行う。ＤＭＡＣ１１４１は、Ｎ段のＦＩＦＯ（Ｆｉｒｓｔ ＩｎＦｉｒｓｔ Ｏｕｔ）を有する。ＣＰＵ１１１とＤＭＡＣ１１４１は、内部データバス１１３介して結ばれている。ＤＭＡＣ１１４１は、ＣＰＵ１１１の制御によりＲＡＭ１３０から静止画像データを読み出して一時的に保持しその後にＬＣＤ＿ＩＦ１１４３に転送する。
【００４１】
レジスタ１１４２は、内部データバス１１３を介してＣＰＵ１１１から設定されるパラメータＣＹＣＬＥ＿ＴＩＭＥを記憶する。レジスタ１１４２は、記憶しているパラメータＣＹＣＬＥ＿ＴＩＭＥをＬＣＤ＿ＩＦ１１４３に与える。ＬＣＤ＿ＩＦ１１４３は、ＤＭＡＣ１１４１から受け取った静止画像データ（グラフィックスデータ）ＲＧＢを、表示装置１０２のインターフェースに合わせて静止画像データＬＣＤ＿ＲＧＢとしてチップセレクト信号ＬＣＤ＿ＣＳＮ及びライト信号ＬＣＤ＿ＷＲＮと共に表示装置１０２のビデオＲＡＭ１５０に転送する。この静止画像データＬＣＤ＿ＲＧＢの転送サイクルタイムは、レジスタ１１４２から受け取ったパラメータＣＹＣＬＥ＿ＴＩＭＥにより決められる。レジスタ１１４２に設定されるパラメータＣＹＣＬＥ＿ＴＩＭＥを調整することにより、静止画像データＬＣＤ＿ＲＧＢの転送サイクルタイムが伸縮可能である。
【００４２】
同期信号生成部１１４４は、１枚画像の周期を示すフレーム同期信号ＶＳＹＮＣＮを生成して表示装置１０２のビデオＲＡＭ１５０に与え、また、信号ＶＳＹＮＣＮに合わせてＤＭＡＣ１１４１に転送開始タイミング信号ＥＸＥＣを与える。ＢＣＵ１１２は、内部データバス１１３と外部データバス１４０との間におけるデータの入出力を調停する。
【００４３】
ＲＯＭ１２０は、ＣＰＵ１１１が用いるプログラムを記憶しているものであり、外部データバス１４０を介してＢＣＵ１１２に接続される。ＲＡＭ１３０は、ＣＰＵ１１１の作業領域を有し、かつ、ＲＧＢ形式の静止画像データをラスタスキャン順に格納するフレームメモリとしての領域を有している。ＲＡＭ１３０は、外部データバス１４０を介してＢＣＵ１１２に接続される。
【００４４】
表示装置１０２においては、ビデオＲＡＭ１５０がＬＣＤ＿ＩＦ１１４３から送られてくる静止画像データＬＣＤ＿ＲＧＢをライト信号ＬＣＤ＿ＷＲＮの立ち上がりエッジごとに一旦格納する。ビデオＲＡＭ１５０は、格納した静止画像データＬＣＤ＿ＲＧＢの各々を赤色の画像成分信号Ｒ’、緑色の画像成分信号Ｇ’及び青色の画像成分信号Ｂ’へ分解して読み出して、駆動信号変換器１６０へ与える。画像成分信号Ｒ’、Ｇ’、Ｂ’は、垂直同期信号ＶＳＹＮＣＮと合わせて駆動信号変換器１６０に送られる。駆動信号変換器１６０は、垂直同期信号ＶＳＹＮＣＮに応じて画像成分信号Ｒ’、Ｇ’、Ｂ’に基づいて駆動信号を生成して液晶パネル１７０に与える。液晶パネル１７０は、駆動信号変換器１６０からの駆動信号を受けて駆動信号に応じた画像を表示する。
【００４５】
次に、本発明の実施の形態１に係る表示制御装置の動作の具体例を説明する。この場合に、一例として、表示装置１０２の色解像度は６５、５３６色（１６ビット）とし、画面サイズは横が１７６ピクセル（Ｐｉｘｅｌ）であって縦が２４０ライン（Ｌｉｎｅ）であるとする。
【００４６】
まず、ＣＰＵ１１１は、ＲＯＭ１２０に記憶されたプログラムを実行することにより、ＪＰＥＧ、ＧＩＦ又はＰＮＧ等の形式で符号化圧縮された静止画像データ（グラフィックスデータ）を復号し、ＲＧＢ形式へ展開された静止画像データを、ＲＡＭ９にフレームメモリとして割り当てられた領域にラスタ順に格納する。この時に、ＣＰＵ１１１が内部データバス１１３を占有して、ＢＣＵ１１２を介して外部データバス１４０を介してＲＯＭ１２０及びＲＡＭ１３０にアクセスする。
【００４７】
ＲＡＭ１２０の内部の記号ＲＧＢ（０，０）は，液晶パネル１７０の左上端の画素データに該当し、記号ＲＧＢ（０，１）はその右隣の画素データであり、以降順に記号ＲＧＢ（２３９，１７５）が液晶パネル１７０の右下端の画素データに該当する。これらは、各々１６ビット単位となっている。
【００４８】
次に、ＣＰＵ１１１は、レジスタ１１４２にパラメータＣＹＣＬＥ＿ＴＩＭＥを設定する。このパラメータＣＹＣＬＥ＿ＴＩＭＥは、ＬＣＤ＿ＩＦ１１４３が表示装置１０２に静止画像データＬＣＤ＿ＲＧＢを転送する時の転送時間を調整するものである。続いて、ＣＰＵ１１１は、内部データバス１１３を介して表示制御ユニット１１４に転送開始要求を与える。転送開始要求を受けた表示制御ユニット１１４においては、同期信号生成部１１４４が生成する垂直同期信号ＶＳＹＮＣＮの立下りタイミングを待って、ＤＭＡＣ１１４１に起動指示信号ＥＸＥＣを発する。
【００４９】
起動指示信号ＥＸＥＣを受けたＤＭＡＣ１１４１は、ＣＰＵ１１１と内部データバス１１３について調停を行って、この内部データバス１１３を占有する。内部データバス１１３を獲得したＤＭＡＣ１１４１は、ＢＣＵ１１２及び外部データバス１４０を介して、静止画像データが格納されているＲＡＭ１３０に対して、画素データＲＧＢ（０，０）が格納されているアドレスを先頭にして２画素単位（３２ビット）で、２×Ｎ画素分の静止画像データを読み込む。ＤＭＡＣ１１４１は、ＦＩＦＯへの静止画像データの格納が一杯の状態になると、一旦内部データバス１１３を開放してＣＰＵ１１１へ譲渡する。
【００５０】
これにより、ＣＰＵ１１１は、再びＲＯＭ１２０及びＲＡＭ１３０へのアクセスが可能となる。ＤＭＡＣ１１４１は、１画素単位（１６ビット）で静止画素データＲＧＢをＬＣＤ＿ＩＦ１１４３へ送る。
【００５１】
ＬＣＤ＿ＩＦ１１４３は、図７に示すように、チップセレクト信号ＬＣＤ＿ＣＳＮ及びライト信号ＬＣＤ＿ＷＲＮと共に静止画像データＬＣＤ＿ＲＧＢを出力する。この時の静止画像データＬＣＤ＿ＲＧＢの１画素当たりの転送時間は、レジスタ１１４２から入力されたパラメータＣＹＣＬＥ＿ＴＩＭＥの値によって決定される。ＬＣＤ＿ＩＦ１１４３は、静止画像データＬＣＤ＿ＲＧＢの１画素データを出力する度に、信号ＡＣＫをＤＭＡＣ１１４１へ返す。ＤＭＡＣ１１４１は、信号ＡＣＫを受け取る度に、次の静止画像データＲＧＢの１画素データをＬＣＤ＿ＩＦ１１４３に送る。このようにして、ＤＭＡＣ１１４１とＬＣＤ＿ＩＦ１１４３とがハンドシェイクによるフロー制御を行うことにより画素データの転送時間を調整することができる。表示制御ユニット１１４は、以上の動作を１画面分の画素データＲＧＢ（０，０）からＲＧＢ（２３９，１７５）について繰り返す。
【００５２】
表示装置１０２においては、ビデオＲＡＭ１５０がＬＣＤ＿ＩＦ１１４３から送られてくる静止画像データＬＣＤ＿ＲＧＢをライト信号ＬＣＤ＿ＷＲＮの立ち上がりエッジごとに一旦格納する。ビデオＲＡＭ１５０は、格納した静止画像データＬＣＤ＿ＲＧＢの各々を赤色の画像成分信号Ｒ’、緑色の画像成分信号Ｇ’及び青色の画像成分信号Ｂ’へ分解して読み出して、駆動信号変換器１６０へ与える。画像成分信号Ｒ’、Ｇ’、Ｂ’は、垂直同期信号ＶＳＹＮＣＮと合わせて駆動信号変換器１６０に送られる。駆動信号変換器１６０は、垂直同期信号ＶＳＹＮＣＮに応じて画像成分信号Ｒ’、Ｇ’、Ｂ’に基づいて駆動信号を生成して液晶パネル１７０に与える。液晶パネル１７０は、駆動信号変換器１６０からの駆動信号を受けて駆動信号に応じた画像を表示する。
【００５３】
なお、ＣＰＵ１１１とレジスタ１１４２との組み合わせは、ＤＭＡＣ１１４１からの静止画像データの転送速度を調整するデータ転送速度調整手段を構成している。このデータ転送速度調整手段は、ＣＰＵ１１１とレジスタ１１４２との組み合わせに限定されるものではない。例えば、前記データ転送速度調整手段は、ＣＰＵ１１１のみで構成されてもよく、また、別の制御回路で構成されてもよい。
【００５４】
このように、実施の形態１においては、画像データの転送速度が異なる表示装置１０２に対しても、表示装置１０２に画像データを転送するダイレクトメモリアクセスコントローラ１１４１からの静止画像データの転送速度を調整することができるため、１画面の描画時間が変動しても描画処理のために内部データバス１１３を占有する時間を変動させることがないから、パフォーマンス性能を向上させることができる。
【００５５】
（実施の形態２）
次に、本発明の実施の形態２について、図面を参照して詳細に説明する。図２は、本発明の実施の形態２に係る表示制御装置を具備する表示システムの構成を示すブロック図である。なお、本発明の実施の形態２においては、本発明の実施の形態１と同じ構成要素には同じ参照符号を付し、その説明を省略する。
【００５６】
図２に示すように、表示システム２００は、表示制御装置２０１及び表示装置１０２を具備している。表示制御装置２０１は、本発明の実施の形態１において、表示制御部１１０の代わりに表示制御部２１０を具備し、かつ、動画像符復号器２０２を追加してなる。表示制御部２１０は、本発明の実施の形態１おける表示制御ユニット１１４の代わりに表示制御ユニット２１１を具備している。表示制御ユニット２１１は、本発明の実施の形態１おける表示制御ユニット１１４において、ＲＧＢ調停部２１１１を追加してなる。
【００５７】
次に、本発明の実施の形態１と異なる本発明の実施の形態２に係る表示制御装置２１０の構成及び動作について説明する。
【００５８】
動画像符復号器２０２は、外部バス１４０及び同期信号生成部１１４４に接続されている。また、動画像符復号器２０２の出力端子は、ビデオＲＡＭ１５０の入力端子に接続されている。ＲＧＢ調停部２１１１は、レジスタ１１４２、同期信号生成部１１４４３及び動画像符復号器２０２に接続されている。
【００５９】
動画像符復号器２０２は、一般にＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）で構成されている。動画像符復号器２０２は、外部データバス１４０を介してＨ．２６３又はＭＰＥＧ−４の方式で符号化圧縮された動画像データを受け取る。動画像符復号器２０２は、受け取った動画像データを復号してＲＧＢ形式の画像データＬＣＤ＿ＲＧＢを生成して、チップセレクト信号ＬＣＤ＿ＣＳＮ及びライトＬＣＤ＿ＷＲＮと共に出力する。また、動画像符復号器２０２は、同期信号ＤＳＰ＿ＶＳＹＮＣＮを同期信号生成部１１４４へ出力する。
【００６０】
ＲＧＢ調停部２１１１は、レジスタ１１４２からの静止画描画要求信号ＣＰＵ＿ＲＥＱ、及び、動画像符復号器２０２からの動画描画要求信号ＤＳＰ＿ＲＥＱを受ける。また、ＲＧＢ調停部２１１１は、静止画描画許可信号ＣＰＵ＿ＯＥＮをＬＣＤ＿ＩＦ１１４３に与え、また、動画描画許可信号ＤＳＰ＿ＯＥＮを動画像符復号器２０２に与える。
【００６１】
次に、表示制御ユニット２１１による静止画像データの描画と、動画像符復号器２０２による動画像データの描画とを切り替えるＲＧＢ調停部２１１１の動作について、図３を参照しながら説明する。
【００６２】
図３に示すように、ＲＧＢ調停部２１１１は、３つの状態Ｓ＿ＩＤＬＥ、Ｓ＿ＣＰＵ、Ｓ＿ＤＳＰを有し、この３つの状態を遷移することにより表示装置１０２への描画を制御する。状態Ｓ＿ＩＤＬＥは、ＣＰＵ１１１による静止画像データの描画、及び、動画像符復号器２０２による動画像データの描画が行われていない状態を示している。状態Ｓ＿ＣＰＵは、ＣＰＵ１１１による静止画像データの描画の状態を示している。状態Ｓ＿ＤＳＰは、動画像符復号器２０２による動画像データの描画の状態を示している。ＲＧＢ調停部２１１１は、状態Ｓ＿ＩＤＬＥ、Ｓ＿ＣＰＵ、Ｓ＿ＤＳＰに応じて、図３に示すように静止画描画許可信号ＣＰＵ＿ＯＥＮの出力、及び、動画描画許可信号ＤＳＰ＿ＯＥＮの出力を決定する。
【００６３】
ＣＰＵ１１１による静止画像データの描画を行うには、ＣＰＵ１１１はレジスタ１１４２を経て描画要求信号ＣＰＵ＿ＲＥＱ＝１を送る。これを受けたＲＧＢ調停部１０２は、状態Ｓ＿ＤＳＰにあれば、動画像符復号器２０２による動画像データを描画中であるので、静止画像データを描画することはできない。描画要求信号ＣＰＵ＿ＲＥＱ＝１を受けたＲＧＢ調停部１０２は、状態Ｓ＿ＩＤＬＥにあれば、状態Ｓ＿ＣＰＵへ移行し、静止画描画許可信号ＣＰＵ＿ＯＥＮ＝０をＬＣＤ＿ＩＦ１１４３へ出力し、表示装置１０２への描画パス（Ｐａｔｈ）が成立する。
【００６４】
これ以降において、前述で説明した手順で静止画像データが描画される。この間、動画像符復号器２０２の出力信号ＬＣＤ＿ＲＧＢ、ＬＣＤ＿ＣＳＮ、ＬＣＤ＿ＷＲＮは高インピーダンス状態に保たれる。静止画像データの描画が完了すると、ＣＰＵ１１１はレジスタ１１４２を経て描画要求信号ＣＰＵ＿ＲＥＱ＝０をＲＧＢ調停部２１１１に与える。この時に、ＲＧＢ調停部２１１１は状態Ｓ＿ＩＤＬＥへ戻る。
【００６５】
一方、動画像符復号器２０２が動画像データの描画を行うには、動画像符復号器２０２は描画要求信号ＤＳＰ＿ＲＥＱ＝１をＲＧＢ調停部２１１１に送る。これを受けたＲＧＢ調停部２１１１は、状態Ｓ＿ＣＰＵにあれば、ＣＰＵ１１１による静止画像データを描画中であるので、動画像データを描画することはできない。描画要求信号ＤＳＰ＿ＲＥＱ＝１を受けたＲＧＢ調停部２１１１は、状態Ｓ＿ＩＤＬＥにあれば、状態Ｓ＿ＤＳＰへ移行して動画描画許可信号ＤＳＰ＿ＯＥＮ＝０を動画像符復号器２０２に出力し、表示装置１０２への描画パスが成立する。これ以降に、動画像符復号器２０２による動画像データの描画が行われる。
【００６６】
この間、ＬＣＤ＿ＩＦ１１４３の出力信号ＬＣＤ＿ＲＧＢ、ＬＣＤ＿ＣＳＮ、ＬＣＤ＿ＷＲＮは高インピーダンス状態に保たれる。動画像符復号器２０２による動画像データの描画を完了すると、動画像符復号器２０２が描画要求信号ＤＳＰ＿ＲＥＱ＝０をＲＧＢ調停部２１１１に与える。この時に、ＲＧＢ調停部２０２は状態Ｓ＿ＩＤＬＥへ戻る。
【００６７】
同期信号生成部１１４４は、動画像符復号器２０２からの同期信号ＤＳＰ＿ＶＳＹＮＣＮを受けている。同期信号生成部１１４４は、動画像符復号器２０２からの同期信号ＤＳＰ＿ＶＳＹＮＣＮの位相を検知し、自信が発生する同期信号の位相をＤＳＰ＿ＶＳＹＮＣＮに合致させるようにディジタルＰＬＬなどで位相を合致させる処理を経た同期信号ＶＳＹＮＣＮを表示装置１０２に出力する。
【００６８】
このように、本発明の実施の形態２によれば、本発明の実施の形態１の効果に加えて、静止画像データ及び動画像データを１つの表示装置１０２に転送する場合であっても、表示装置１０２に転送する静止画像データ及び動画像データを調停することが可能となり、かつ、調停によって静止画像データと動画像データとが切替えられても同期信号ＶＳＹＮＣＮが乱れることが無いので表示装置１０２に表示される画像も乱れることは無い。
【００６９】
（実施の形態３）
次に、本発明の実施の形態３について、図面を参照して詳細に説明する。図４は、本発明の実施の形態３に係る表示制御装置を具備する表示システムの構成を示すブロック図である。なお、本発明の実施の形態３においては、本発明の実施の形態２と同じ構成要素には同じ参照符号を付し、その説明を省略する。
【００７０】
図４に示すように、表示システム４００は、表示制御装置４０１及び表示装置１０２を具備している。表示制御装置４０１は、本発明の実施の形態２において、表示制御部２１０の代わりに表示制御部４１０を有している。表示制御部４１０は、本発明の実施の形態２において、表示制御ユニット２１１の代わりに表示制御ユニット４１１を有している。表示制御ユニット４１１は、本発明の実施の形態２における表示制御ユニット２１１において色解像度変換部４１１１を有するものである。色解像度変換部４１１１は、レジスタの出力端子に接続され、また、ＤＭＡＣ１１４１とＬＣＤ＿ＩＦ１１４３との間に接続されている。
【００７１】
次に、本発明の実施の形態２と異なる本発明の実施の形態３に係る表示制御部４１０の構成及び動作について説明する。
【００７２】
ＣＰＵ１１１は、表示装置１０２の色解像度に合わせてパラメータＲＧＢ＿ＦＭＴをレジスタ１１４２に送って設定する。色解像度変換部４１１１は、レジスタ１１４２に設定されたパラメータＲＧＢ＿ＦＭＴに基づいて色解像度を変換する。
【００７３】
次に、本発明の実施の形態２と異なる本発明の実施の形態３に係る表示制御部４１０の動作の具体例について図５を参照して説明する。
【００７４】
ＣＰＵ１１１は、ＪＰＥＧ、ＧＩＦ又はＰＮＧ等の形式で符号化圧縮された静止画像データ（グラフィックスデータ）を復号し、ＲＧＢ形式の静止画像データを生成してＲＡＭ１３０に格納する。この場合に、ＣＰＵ１１１は、ＲＧＢ形式の静止画像データを６５，５３６色（１６ビット階調）のデータとしてＲＡＭ１３０に格納する。一方、表示装置１０２の色解像度は、６５，５３６色（１６ビット階調）、２６２，１４４色（１８ビット階調）又は１６，７７７，２１６色（２４ビット階調）等のバリエーションがある。
【００７５】
ＣＰＵ１１１は、予めレジスタ１１４２に表示装置１０２の色解像度に合わせてパラメータＲＧＢ＿ＦＭＴを設定する。
【００７６】
次に、レジスタ１１４２からパラメータＲＧＢ＿ＦＭＴを受けた色解像度変換部１０４の動作の具体例について、図５を参照して説明する。
【００７７】
ＤＭＡＣ１１４１からは、赤色の成分Ｒが５ビットであり、緑色の成分Ｇが６ビットであり、青の成分Ｂが５ビットである１６ビットの画素データＲＧＢが出力される。
【００７８】
この画素データＲＧＢに対して、パラメータＲＧＢ＿ＦＭＴ＝００の時に、そのまま２４ビット長のＲＧＢに下位ビット詰めされ上位８ビットには１を埋めて出力される。パラメータＲＧＢ＿ＦＭＴ＝０１の時に、赤の成分の最上位ビット：Ｒ４が６ビット長に拡張された最下位ビットへ埋められ、緑の成分Ｇはそのまま６ビットとして、青の成分の最上位ビット：Ｂ４が６ビット長に拡張された最下位ビットへ埋められ、これらを２４ビット長のＲＧＢの下位ビット側に詰めて上位６ビットを１で埋めた状態で出力される。
【００７９】
パラメータＲＧＢ＿ＦＭＴ＝１０の時に、赤の成分の最上位ビット：Ｒ４が８ビット長に拡張された下位側３ビットへ埋められ、緑の成分の最上位ビット：Ｇ５が８ビット長に拡張された下位側２ビットへ埋められ、青の成分の最上位ビット：Ｂ４が８ビット長に拡張された下位側３ビットへ埋められ、これらを２４ビット長のＲＧＢの下位ビット側に詰めて出力される。
【００８０】
このように、本発明の実施の形態３においては、本発明の実施の形態１、２の効果に加えて、表示装置１０２の色解像度が異なる場合にも、表示装置１０２の色解像度に対応して画像データを描画することが可能となる。
【００８１】
【発明の効果】
以上説明したように、本発明によれば、画像データの転送速度が異なる表示装置に対しても、前記表示装置に画像データを転送するダイレクトメモリアクセスコントローラからの静止画像データの転送速度を調整することができるため、１画面の描画時間が変動しても描画処理のために内部データバスを占有する時間を変動させることがないから、パフォーマンス性能を向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る表示制御装置を具備する表示システムの構成を示すブロック図
【図２】本発明の実施の形態２に係る表示制御装置を具備する表示システムの構成を示すブロック図
【図３】本発明の実施の形態２に係る表示制御装置の動作を説明するための図
【図４】本発明の実施の形態３に係る表示制御装置を具備する表示システムの構成を示すブロック図
【図５】本発明の実施の形態３に係る表示制御装置の動作を説明するための図
【図６】従来の表示制御装置を具備する表示システムの構成を示すブロック図
【図７】従来の表示制御装置の動作を説明するための図
【符号の説明】
１００、２００、４００ 表示システム
１０１、２０１、４０１ 表示制御装置
１０２ 表示装置
１１０、２１０、４１０ 表示制御部
１２０ ＲＯＭ
１３０ ＲＡＭ
１４０ 外部データバス
１１１ 中央処理装置（ＣＰＵ）
１１２ バスコントロールユニット（ＢＣＵ）
１１３ 内部データバス
１１４、２１１、４１１ 表示制御ユニット
１１４１ ダイレクトメモリアクセスコントローラ（ＤＭＡＣ）
１１４２ レジスタ
１１４３表示装置インターフェイス（ＬＣＤ＿ＩＦ）
１１４４ 同期信号生成部
１５０ ビデオＲＡＭ
１６０ 駆動信号変換部
１７０ 液晶パネル
２０２ 動画像符復号器
２１１１ ＲＧＢ調停部
４１１１ 色解像度変換部[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a display control device and method for displaying image data on a display device mounted on a mobile station device such as an information communication terminal device having a communication function and a computer function in a mobile communication system.
[0002]
[Prior art]
2. Description of the Related Art Conventionally, in a mobile phone or a portable information terminal device as a display control device, in order to cope with a large screen and a high color resolution of a display device or the like, the speed of graphics data drawing processing by a central processing unit (CPU) is increased. Means have been proposed. As an example of a display control device having this speed-up means, using a direct memory access controller {DMAC (Direct Memory Access Controller)}, an address for accessing graphics data stored in a memory device is associated with a drawing area. There is a technique that extracts a drawing area and displays it on a display device without considering the access size to the memory device by making a boundary determination using the method (see Patent Document 1).
[0003]
Next, a display system including a conventional display control device will be described with reference to FIG. FIG. 6 is a block diagram showing a configuration of a display system including a conventional display control device.
[0004]
As shown in FIG. 6, a conventional display system 600 includes a display control device 601 and a display device 602. The display control device 601 includes a display control unit 610, a ROM 620, a RAM 630, and an external data bus 640. The display control unit 610 includes a central processing unit (CPU) 611, a bus control unit (BCU) 612, an internal data bus 613, and a display control unit 614.
The display control unit 614 includes a direct memory access controller 6141, a display device interface (LCD_IF) 6142, and a synchronization signal generation unit 6143. The display device 602 includes a video RAM 650, a drive signal converter 660, and a liquid crystal panel 670.
[0005]
The CPU 611 controls the whole by executing a program stored in the ROM 620. The DMAC 614 has an N-stage FIFO (First In First Out).
[0006]
The CPU 611 and the DMAC 6141 are connected via the internal data bus 613. The LCD_IF 6142 generates still image data LCD_RGB from the still image data (graphics data) RGB received from the DMAC 6141, and outputs the still image data LCD_RGB along with the chip select signal LCD_CSN and the write signal LCD_WRN according to the interface of the display device 602. . The synchronization signal generation unit 6143 generates a frame synchronization signal VSYNCN indicating the cycle of one image and outputs it to the display device 602, and outputs a transfer start timing signal EXEC to the DMAC 6141 in accordance with the signal VSYNCN.
[0007]
The BCU 612 arbitrates input / output of data to / from the internal data bus 613 and the external data bus 640. The ROM 620 stores a program for the CPU 611. The RAM 630 has a work area for the CPU 611, and has a region as a frame memory for storing image data in RGB format in raster scan order.
[0008]
In the display device 602, the video RAM 650 stores RGB still image data LCD_RGB output from the LCD_IF 6142 according to the chip select signal LCD_CSN and the write signal LCD_WRN. The drive signal conversion unit 660 generates a drive signal based on the vertical synchronization signal VSYNCN output from the synchronization signal generation unit 6143 and the still image data R'G'B 'signal read from the video RAM 650, and generates a liquid crystal panel 670. Give to. Liquid crystal panel 670 displays still image data in response to the drive signal.
[0009]
The operation of the conventional display control device 601 having the above configuration will be described with reference to FIGS.
[0010]
FIG. 7 is a diagram for explaining the operation of the display control unit 610 in the conventional display control device 601.
[0011]
Hereinafter, in describing the operation, here, as an example, the color resolution of the display device 602 is 65,536 colors (16 bits), the screen size is 176 pixels (Pixel), and 240 lines (Line). ).
[0012]
First, the CPU 611 executes a program stored in the ROM 620 to decode still image data (graphics data) encoded and compressed in a format such as JPEG, GIF, or PNG to generate still image data in RGB format. I do. Then, the CPU 611 stores the still image data in the RGB format in an area allocated to the RAM 630 as a frame memory in raster order. At this time, the CPU 611 occupies the internal data bus 613, and accesses the ROM 620 and the RAM 630 via the external data bus 640 via the BCU 612.
[0013]
The symbol RGB (0,0) in the RAM 630 in FIG. 6 corresponds to the pixel data at the upper left corner of the liquid crystal panel 670, and the pixel data RGB (0,1) is the pixel data on the right side. Corresponds to the pixel data at the lower right corner of the liquid crystal panel 12. These are in units of 16 bits.
[0014]
Next, the CPU 611 issues a transfer start request to the display control unit 614 via the internal data bus 613. The display control unit 614 that has received the transfer start request instruction issues a start instruction signal EXEC to the DMAC 6141 after waiting for the falling timing of the vertical synchronization signal VSYNCN generated by the synchronization signal generation unit 6143. The DMAC 614 that has received the activation instruction signal EXEC arbitrates the CPU 611 and the internal data bus 613, and occupies the internal data bus 613. The DMAC 6141 that has acquired the internal data bus 613 stores, via the BCU 612 and the external data bus 640, the RAM 630 storing the still image data in the RAM 630 starting with the address where the pixel data RGB (0, 0) is stored. Image data for 2 × N pixels is read in pixel units (32 bits).
[0015]
When the storage of the still image data in the internal FIFO is full, the DMAC 6141 temporarily releases the internal data bus 612 and transfers it to the CPU 611.
[0016]
Thus, the CPU 611 can access the ROM 620 and the RAM 630 again. The DMAC 6141 outputs still image data to the LCD_IF 610 in units of one pixel (16 bits).
[0017]
As shown in FIG. 7, the LCD_IF 610 outputs still image data LCD_RGB along with a chip select signal LCD_CSN and a write signal LCD_WRN. The above operation is repeated for pixel data RGB (0, 0) to RGB (239, 175) for one screen.
[0018]
The display device 602 temporarily stores the sent still image data LCD_RGB in the video RAM 650 at each rising edge of the write signal LCD_WRN. The video RAM 650 decomposes the signals into a red component signal R ′, a green component signal G ′, and a blue component signal B ′ and reads them out, and outputs them to the drive signal converter 660. The drive signal converter 660 receives the red component signal R ′, the green component signal G ′, the blue component signal B ′, and the vertical synchronization signal VSYNCN from the synchronization signal generation unit 6142, and generates a drive signal. To the liquid crystal panel 670. The liquid crystal panel 670 receives the drive signal from the drive signal converter 660 and displays an image corresponding to the red component signal R ′, the green component signal G ′, and the blue component signal B ′. It is known that the liquid crystal panel 670 generally needs to be driven at about 60 Hz in order to suppress flickering of a displayed image. That is, the cycle of VSYNCN in FIG. 7 needs to be 1/60 second.
[0019]
In the conventional display control device, generally, the reading speed of image data from the RAM 630 (transfer speed of image data) is higher than the writing speed of image data to the video RAM 650 (transfer speed of image data), so that one screen is displayed. Is determined by the writing speed of image data to the video RAM 650. In the display device 602, the transfer speed per pixel differs depending on the manufacturer.
[0020]
One pixel cycle time (Pixel Cycle Time) in FIG. 7 represents a transfer speed per pixel. In the case of the display device 602 having a low transfer speed, the DMAC 6141 responds by reducing the speed at which image data is read from the RAM 630.
[0021]
[Patent Document 1]
JP-A-8-76733
[0022]
[Problems to be solved by the invention]
However, in the conventional display control device, when the time when the DMAC 6141 occupies the internal data bus 613 becomes long, the CPU 611 performs another task during this time, for example, decoding of the next image data in JPEG, GIP or PNG format. Since the processing cannot be executed, there is a problem that the rendering performance is reduced.
[0023]
The present invention has been made in view of the above, and an object of the present invention is to provide a display control device and a method capable of improving the performance of drawing performance.
[0024]
[Means for Solving the Problems]
A display control device according to the present invention includes a first storage unit that stores still image data, a direct memory access controller that reads out the still image data from the first storage unit, temporarily stores the still image data, and transfers the data to a display device. And a data transfer rate adjusting means for adjusting a transfer rate of the still image data from the direct memory access controller.
[0025]
According to this configuration, the transfer speed of still image data from the direct memory access controller that transfers image data to the display device can be adjusted even for display devices having different transfer speeds of image data. Even if the drawing time of the screen changes, the time for occupying the internal data bus for the drawing process does not change, so that the performance performance can be improved.
[0026]
In the display control device of the present invention, in the above-mentioned configuration, the data transfer rate adjusting means may store a transfer time setting value of the still image data read by the direct memory access controller, and the second storage means Transfer time set value changing means for changing the transfer time set value stored in the storage means, and the still image data from the direct memory access controller according to the transfer time set value stored in the second storage means. And a data transfer rate determining means for determining a transfer rate.
[0027]
According to this configuration, the transfer speed of still image data from the direct memory access controller that transfers image data to the display device can be adjusted even for display devices having different transfer speeds of image data. Even if the drawing time of the screen changes, the time for occupying the internal data bus for the drawing process does not change, so that the performance performance can be improved.
[0028]
The display control device of the present invention, in the above configuration, a video codec that decodes encoded video data to generate decoded video data, and the still image data from the direct memory access controller or Arbitration means for selecting the decoded video data from the video codec and transferring the data to the display device.
[0029]
According to this configuration, in addition to the effects described above, even when still image data and moving image data are transferred to one display device, arbitration between the still image data and moving image data transferred to the display device is achieved. The synchronization signal is not disturbed even if the still image data and the moving image data are switched by the arbitration, so that the image displayed on the display device is not disturbed.
[0030]
The display control device of the present invention adopts a configuration in the above configuration, further comprising a color resolution conversion unit that converts a color resolution of the still image data from the direct memory access controller.
[0031]
According to this configuration, in addition to the effects described above, even when the color resolution of the display device is different, it is possible to draw the image data corresponding to the color resolution of the display device.
[0032]
The display control method according to the present invention includes a storage step of storing still image data in a storage unit, a data holding transfer step of reading out the still image data from the storage unit, temporarily storing the still image data, and transferring the data to a display device; A data transfer speed adjusting step of adjusting a transfer speed at which the still image data is transferred in the holding transfer step.
[0033]
According to this method, the transfer speed of still image data for transferring image data to the display device can be adjusted even for display devices having different transfer speeds of image data. Even if the time for occupying the internal data bus for the drawing process is not changed, the performance performance can be improved.
[0034]
BEST MODE FOR CARRYING OUT THE INVENTION
The gist of the present invention is to adjust the transfer speed of the still image data from the direct memory access controller that reads out the still image data from the storage unit, temporarily stores the still image data, and transfers the still image data to the display device.
[0035]
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
[0036]
(Embodiment 1)
FIG. 1 is a block diagram illustrating a configuration of a display system including a display control device according to Embodiment 1 of the present invention.
[0037]
As shown in FIG. 1, the display system 100 includes a display control device 101 and a display device 102. The display control device 101 includes a display control unit 110, a ROM 120, a RAM 130, and an external data bus 140. The display control unit 110 includes a central processing unit (CPU) 111, a bus control unit (BCU) 112, an internal data bus 113, and a display control unit 114. The display control unit 114 has a direct memory access controller (DMAC) 1141, a register 1142, a display device interface (LCD_IF) 1143, and a synchronization signal generation unit 1144. The display device 102 includes a video RAM 150, a drive signal converter 160, and a liquid crystal panel 170.
[0038]
The bus control unit 112 is connected to the ROM 120 and the RAM 130 via the external data bus 140. The CPU 111 is connected to a bus control unit (BCU) 112 via an internal data bus 113. The display control unit 114 is connected to the internal data bus 113. More specifically, the DMAC 1141, the register 1142, and the synchronization signal generator 1144 are connected to the internal data bus 113. The display device interface 1143 is connected to the DMAC 1141 and the register 1142. The output terminal of the synchronization signal generator 1144 is connected to the input terminal of the DMAC 1141.
[0039]
The input terminal of the video RAM 150 of the display device 102 is connected to the output terminal of the display device interface 1143. The input terminal of the drive signal converter 160 is connected to the output terminal of the video RAM 150. It is connected to the output terminal of the drive signal converter 160 of the liquid crystal panel 170.
[0040]
The CPU 111 performs overall control by executing a program stored in the ROM 120. The DMAC 1141 has an N-stage FIFO (First In First Out). The CPU 111 and the DMAC 1141 are connected via the internal data bus 113. The DMAC 1141 reads out still image data from the RAM 130 under the control of the CPU 111, temporarily stores the data, and then transfers the data to the LCD_IF 1143.
[0041]
The register 1142 stores a parameter CYCLE_TIME set from the CPU 111 via the internal data bus 113. The register 1142 gives the stored parameter CYCLE_TIME to the LCD_IF 1143. The LCD_IF 1143 transfers the still image data (graphics data) RGB received from the DMAC 1141 to the video RAM 150 of the display device 102 together with the chip select signal LCD_CSN and the write signal LCD_WRN as still image data LCD_RGB in accordance with the interface of the display device 102. The transfer cycle time of the still image data LCD_RGB is determined by the parameter CYCLE_TIME received from the register 1142. By adjusting the parameter CYCLE_TIME set in the register 1142, the transfer cycle time of the still image data LCD_RGB can be expanded or contracted.
[0042]
The synchronizing signal generation unit 1144 generates a frame synchronizing signal VSYNCN indicating the cycle of one image and supplies the frame synchronizing signal VSYNCN to the video RAM 150 of the display device 102, and also provides a transfer start timing signal EXEC to the DMAC 1141 in accordance with the signal VSYNCN. The BCU 112 arbitrates data input / output between the internal data bus 113 and the external data bus 140.
[0043]
The ROM 120 stores a program used by the CPU 111 and is connected to the BCU 112 via the external data bus 140. The RAM 130 has a work area for the CPU 111, and also has an area as a frame memory for storing still image data in RGB format in raster scan order. The RAM 130 is connected to the BCU 112 via the external data bus 140.
[0044]
In the display device 102, the video RAM 150 temporarily stores the still image data LCD_RGB sent from the LCD_IF 1143 at each rising edge of the write signal LCD_WRN. The video RAM 150 decomposes and reads out each of the stored still image data LCD_RGB into a red image component signal R ′, a green image component signal G ′, and a blue image component signal B ′, and supplies the read signal to the drive signal converter 160. . The image component signals R ′, G ′, B ′ are sent to the drive signal converter 160 together with the vertical synchronization signal VSYNCN. The drive signal converter 160 generates a drive signal based on the image component signals R ′, G ′, and B ′ according to the vertical synchronization signal VSYNCN, and supplies the drive signal to the liquid crystal panel 170. The liquid crystal panel 170 receives a drive signal from the drive signal converter 160 and displays an image according to the drive signal.
[0045]
Next, a specific example of the operation of the display control device according to Embodiment 1 of the present invention will be described. In this case, as an example, it is assumed that the color resolution of the display device 102 is 65,536 colors (16 bits), and the screen size is 176 pixels (Pixel) horizontally and 240 lines (Line) vertically.
[0046]
First, by executing a program stored in the ROM 120, the CPU 111 decodes still image data (graphics data) encoded and compressed in a format such as JPEG, GIF, or PNG, and decodes the still image data expanded into the RGB format. The image data is stored in an area allocated as a frame memory in the RAM 9 in raster order. At this time, the CPU 111 occupies the internal data bus 113 and accesses the ROM 120 and the RAM 130 via the external data bus 140 via the BCU 112.
[0047]
The symbol RGB (0,0) in the RAM 120 corresponds to the pixel data at the upper left corner of the liquid crystal panel 170, the symbol RGB (0,1) is the pixel data on the right side thereof, and the symbol RGB (239, 175) corresponds to the pixel data at the lower right corner of the liquid crystal panel 170. These are in units of 16 bits.
[0048]
Next, the CPU 111 sets the parameter CYCLE_TIME in the register 1142. This parameter CYCLE_TIME adjusts the transfer time when the LCD_IF 1143 transfers the still image data LCD_RGB to the display device 102. Subsequently, the CPU 111 gives a transfer start request to the display control unit 114 via the internal data bus 113. Upon receiving the transfer start request, the display control unit 114 issues a start instruction signal EXEC to the DMAC 1141 after waiting for the fall timing of the vertical synchronization signal VSYNCN generated by the synchronization signal generation unit 1144.
[0049]
The DMAC 1141 that has received the start instruction signal EXEC arbitrates the CPU 111 and the internal data bus 113, and occupies the internal data bus 113. The DMAC 1141 that has acquired the internal data bus 113 sends, via the BCU 112 and the external data bus 140, the address at which the pixel data RGB (0, 0) is stored first to the RAM 130 that stores the still image data. The still image data for 2 × N pixels is read in units of 2 pixels (32 bits). When the storage of the still image data in the FIFO becomes full, the DMAC 1141 temporarily releases the internal data bus 113 and transfers it to the CPU 111.
[0050]
Thereby, the CPU 111 can access the ROM 120 and the RAM 130 again. The DMAC 1141 sends still pixel data RGB to the LCD_IF 1143 in pixel units (16 bits).
[0051]
The LCD_IF 1143 outputs the still image data LCD_RGB together with the chip select signal LCD_CSN and the write signal LCD_WRN, as shown in FIG. The transfer time per pixel of the still image data LCD_RGB at this time is determined by the value of the parameter CYCLE_TIME input from the register 1142. The LCD_IF 1143 returns a signal ACK to the DMAC 1141 every time one pixel data of the still image data LCD_RGB is output. Each time the DMAC 1141 receives the signal ACK, it sends one pixel data of the next still image data RGB to the LCD_IF 1143. In this way, the DMAC 1141 and the LCD_IF 1143 perform flow control by handshake, so that the transfer time of pixel data can be adjusted. The display control unit 114 repeats the above operation for one screen of pixel data RGB (0, 0) to RGB (239, 175).
[0052]
In the display device 102, the video RAM 150 temporarily stores the still image data LCD_RGB sent from the LCD_IF 1143 at each rising edge of the write signal LCD_WRN. The video RAM 150 decomposes and reads out each of the stored still image data LCD_RGB into a red image component signal R ′, a green image component signal G ′, and a blue image component signal B ′, and supplies the read signal to the drive signal converter 160. . The image component signals R ′, G ′, B ′ are sent to the drive signal converter 160 together with the vertical synchronization signal VSYNCN. The drive signal converter 160 generates a drive signal based on the image component signals R ′, G ′, and B ′ according to the vertical synchronization signal VSYNCN, and supplies the drive signal to the liquid crystal panel 170. The liquid crystal panel 170 receives a drive signal from the drive signal converter 160 and displays an image according to the drive signal.
[0053]
Note that the combination of the CPU 111 and the register 1142 constitutes a data transfer speed adjusting unit for adjusting the transfer speed of the still image data from the DMAC 1141. This data transfer speed adjusting means is not limited to the combination of the CPU 111 and the register 1142. For example, the data transfer speed adjusting means may be constituted only by the CPU 111, or may be constituted by another control circuit.
[0054]
As described above, in the first embodiment, the transfer speed of still image data from the direct memory access controller 1141 that transfers image data to the display device 102 is adjusted even for the display devices 102 having different image data transfer speeds. Therefore, even if the drawing time of one screen changes, the time for occupying the internal data bus 113 for the drawing process does not change, so that the performance performance can be improved.
[0055]
(Embodiment 2)
Next, a second embodiment of the present invention will be described in detail with reference to the drawings. FIG. 2 is a block diagram showing a configuration of a display system including a display control device according to Embodiment 2 of the present invention. Note that, in Embodiment 2 of the present invention, the same components as those in Embodiment 1 of the present invention are denoted by the same reference numerals, and description thereof will be omitted.
[0056]
As shown in FIG. 2, the display system 200 includes a display control device 201 and a display device 102. The display control device 201 includes a display control unit 210 instead of the display control unit 110 in the first embodiment of the present invention, and additionally includes a moving image codec 202. The display control unit 210 includes a display control unit 211 instead of the display control unit 114 according to the first embodiment of the present invention. The display control unit 211 is obtained by adding an RGB arbitration unit 2111 to the display control unit 114 according to the first embodiment of the present invention.
[0057]
Next, the configuration and operation of the display control device 210 according to the second embodiment of the present invention, which is different from the first embodiment of the present invention, will be described.
[0058]
The video codec 202 is connected to the external bus 140 and the synchronization signal generator 1144. An output terminal of the video codec 202 is connected to an input terminal of the video RAM 150. The RGB arbitration unit 2111 is connected to the register 1142, the synchronization signal generation unit 11443, and the video codec 202.
[0059]
The video codec 202 is generally composed of a DSP (Digital Signal Processor). The video codec 202 receives the H.264 video signal via the external data bus 140. The moving image data encoded and compressed by the H.263 or MPEG-4 system is received. The moving image codec 202 decodes the received moving image data to generate image data LCD_RGB in RGB format, and outputs it together with the chip select signal LCD_CSN and the light LCD_WRN. In addition, the video codec 202 outputs the synchronization signal DSP_VSYNCN to the synchronization signal generation unit 1144.
[0060]
The RGB arbitration unit 2111 receives the still image drawing request signal CPU_REQ from the register 1142 and the moving image drawing request signal DSP_REQ from the moving image codec 202. Also, the RGB arbitration unit 2111 supplies a still image drawing permission signal CPU_OEN to the LCD_IF 1143 and a moving image drawing permission signal DSP_OEN to the moving image codec 202.
[0061]
Next, the operation of the RGB arbitration unit 2111 that switches between drawing of still image data by the display control unit 211 and drawing of moving image data by the moving image codec 202 will be described with reference to FIG.
[0062]
As illustrated in FIG. 3, the RGB arbitration unit 2111 has three states S_IDLE, S_CPU, and S_DSP, and controls drawing on the display device 102 by transiting the three states. The state S_IDLE indicates a state where drawing of still image data by the CPU 111 and drawing of moving image data by the moving image codec 202 are not performed. The state S_CPU indicates the state of drawing still image data by the CPU 111. The state S_DSP indicates a state of drawing moving image data by the moving image codec 202. The RGB arbitration unit 2111 determines the output of the still image drawing permission signal CPU_OEN and the output of the moving image drawing permission signal DSP_OEN as shown in FIG. 3 according to the states S_IDLE, S_CPU, and S_DSP.
[0063]
To render still image data by the CPU 111, the CPU 111 sends a rendering request signal CPU_REQ = 1 via the register 1142. When the RGB arbitration unit 102 receives this, if it is in the state S_DSP, it cannot draw still image data because the moving image data is being drawn by the moving image codec 202. If the RGB arbitration unit 102 receives the drawing request signal CPU_REQ = 1, if it is in the state S_IDLE, it transitions to the state S_CPU, outputs the still image drawing permission signal CPU_OEN = 0 to the LCD_IF 1143, and outputs the drawing path (Path ) Holds.
[0064]
Thereafter, the still image data is drawn according to the procedure described above. During this time, the output signals LCD_RGB, LCD_CSN, and LCD_WRN of the video codec 202 are kept in a high impedance state. When the drawing of the still image data is completed, the CPU 111 supplies a drawing request signal CPU_REQ = 0 to the RGB arbitration unit 2111 via the register 1142. At this time, the RGB arbitration unit 2111 returns to the state S_IDLE.
[0065]
On the other hand, in order for the video codec 202 to render video data, the video codec 202 sends a rendering request signal DSP_REQ = 1 to the RGB arbitration unit 2111. If the RGB arbitration unit 2111 receives this, if it is in the state S_CPU, it cannot draw moving image data because the CPU 111 is drawing still image data. If the RGB arbitration unit 2111 receives the drawing request signal DSP_REQ = 1, if it is in the state S_IDLE, the RGB arbitration unit 2111 shifts to the state S_DSP, outputs the moving image drawing permission signal DSP_OEN = 0 to the moving image codec 202, and A drawing path is established. Thereafter, the moving image codec 202 performs drawing of the moving image data.
[0066]
During this time, the output signals LCD_RGB, LCD_CSN, and LCD_WRN of the LCD_IF 1143 are kept in a high impedance state. When the moving image codec 202 completes the drawing of the moving image data, the moving image codec 202 supplies a drawing request signal DSP_REQ = 0 to the RGB arbitration unit 2111. At this time, the RGB arbitration unit 202 returns to the state S_IDLE.
[0067]
The synchronization signal generation unit 1144 receives the synchronization signal DSP_VSYNCN from the video codec 202. The synchronization signal generation unit 1144 detects the phase of the synchronization signal DSP_VSYNCN from the video codec 202, and performs a process of matching the phase of the synchronization signal generated by the digital PLL or the like so as to match the phase of the synchronization signal DSP_VSYNCNC. The synchronization signal VSYNCN is output to the display device 102.
[0068]
As described above, according to the second embodiment of the present invention, in addition to the effects of the first embodiment of the present invention, even when still image data and moving image data are transferred to one display device 102, The arbitration between the still image data and the moving image data to be transferred to the display device 102 is possible, and the synchronization signal VSYNCN is not disturbed even if the still image data and the moving image data are switched by the arbitration. The image displayed on the display is not disturbed.
[0069]
(Embodiment 3)
Next, a third embodiment of the present invention will be described in detail with reference to the drawings. FIG. 4 is a block diagram illustrating a configuration of a display system including a display control device according to Embodiment 3 of the present invention. Note that, in Embodiment 3 of the present invention, the same components as those in Embodiment 2 of the present invention are denoted by the same reference numerals, and description thereof will be omitted.
[0070]
As shown in FIG. 4, the display system 400 includes a display control device 401 and a display device 102. The display control device 401 has a display control unit 410 instead of the display control unit 210 in the second embodiment of the present invention. The display control unit 410 has a display control unit 411 instead of the display control unit 211 in the second embodiment of the present invention. The display control unit 411 has a color resolution conversion unit 4111 in the display control unit 211 according to Embodiment 2 of the present invention. The color resolution conversion unit 4111 is connected to the output terminal of the register, and is connected between the DMAC 1141 and the LCD_IF 1143.
[0071]
Next, the configuration and operation of a display control unit 410 according to Embodiment 3 of the present invention, which is different from Embodiment 2 of the present invention, will be described.
[0072]
The CPU 111 sends the parameters RGB_FMT to the register 1142 in accordance with the color resolution of the display device 102 and sets them. The color resolution conversion unit 4111 converts the color resolution based on the parameters RGB_FMT set in the register 1142.
[0073]
Next, a specific example of the operation of the display control unit 410 according to Embodiment 3 of the present invention, which is different from Embodiment 2 of the present invention, will be described with reference to FIG.
[0074]
The CPU 111 decodes still image data (graphics data) encoded and compressed in a format such as JPEG, GIF, or PNG, generates still image data in RGB format, and stores it in the RAM 130. In this case, the CPU 111 stores the still image data in the RGB format in the RAM 130 as data of 65,536 colors (16-bit gradation). On the other hand, the color resolution of the display device 102 has variations such as 65,536 colors (16-bit gradation), 262,144 colors (18-bit gradation), 16,777,216 colors (24-bit gradation).
[0075]
The CPU 111 sets the parameters RGB_FMT in the register 1142 in advance according to the color resolution of the display device 102.
[0076]
Next, a specific example of the operation of the color resolution conversion unit 104 receiving the parameter RGB_FMT from the register 1142 will be described with reference to FIG.
[0077]
The DMAC 1141 outputs 16-bit pixel data RGB in which the red component R is 5 bits, the green component G is 6 bits, and the blue component B is 5 bits.
[0078]
For this pixel data RGB, when the parameter RGB_FMT = 00, the lower bits are directly packed into 24-bit RGB and the upper 8 bits are filled with 1 and output. When the parameter RGB_FMT = 01, the most significant bit of the red component: R4 is filled into the least significant bit extended to a 6-bit length, the green component G is left as it is, and the most significant bit of the blue component: B4 Are filled in the least significant bits expanded to a 6-bit length, these are packed into the lower bits of the 24-bit RGB, and the upper 6 bits are output with 1 filled.
[0079]
When the parameter RGB_FMT = 10, the most significant bit of the red component: R4 is filled into the lower 3 bits extended to 8 bits, and the most significant bit of the green component: G5 is extended to 8 bits. The lowermost 3 bits of the blue component are expanded to 8 bits and the most significant bit B4 of the blue component is filled into the lower 2 bits of the blue component, and these bits are packed into the lower bits of the 24-bit RGB and output.
[0080]
As described above, in the third embodiment of the present invention, in addition to the effects of the first and second embodiments of the present invention, even when the color resolution of the display device 102 is different, the color resolution of the display device 102 is also supported. To draw image data.
[0081]
【The invention's effect】
As described above, according to the present invention, even for display devices having different image data transfer speeds, the transfer speed of still image data from the direct memory access controller that transfers image data to the display device is adjusted. Therefore, even if the drawing time of one screen changes, the time for occupying the internal data bus for the drawing process does not change, so that the performance performance can be improved.
[Brief description of the drawings]
FIG. 1 is a block diagram illustrating a configuration of a display system including a display control device according to a first embodiment of the present invention.
FIG. 2 is a block diagram illustrating a configuration of a display system including a display control device according to a second embodiment of the present invention.
FIG. 3 is a diagram for explaining an operation of the display control device according to the second embodiment of the present invention.
FIG. 4 is a block diagram showing a configuration of a display system including a display control device according to a third embodiment of the present invention.
FIG. 5 is a diagram for explaining an operation of the display control device according to the third embodiment of the present invention.
FIG. 6 is a block diagram illustrating a configuration of a display system including a conventional display control device.
FIG. 7 is a diagram for explaining the operation of a conventional display control device.
[Explanation of symbols]
100, 200, 400 display system
101, 201, 401 display control device
102 Display device
110, 210, 410 Display control unit
120 ROM
130 RAM
140 External data bus
111 Central Processing Unit (CPU)
112 Bus control unit (BCU)
113 Internal data bus
114, 211, 411 display control unit
1141 Direct memory access controller (DMAC)
1142 registers
1143 display device interface (LCD_IF)
1144 synchronization signal generator
150 Video RAM
160 drive signal converter
170 LCD panel
202 Video codec
2111 RGB arbitration unit
4111 color resolution converter
