JP2004146945A

JP2004146945A - Fast digital correlation unit, and detecting and processing apparatus for frequency of received signal using same

Info

Publication number: JP2004146945A
Application number: JP2002307296A
Authority: JP
Inventors: Hideki Suzuki; 鈴木　英樹; Masanori Adachi; 足立　雅則; Tatsuo Kida; 喜田　達夫; Kazuyuki Kamiie; 上家　和幸
Original assignee: Japan Steel Works Ltd; Mitsubishi Electric Corp; Technical Research and Development Institute of Japan Defence Agency
Current assignee: Japan Steel Works Ltd; Mitsubishi Electric Corp; Technical Research and Development Institute of Japan Defence Agency
Priority date: 2002-10-22
Filing date: 2002-10-22
Publication date: 2004-05-20

Abstract

<P>PROBLEM TO BE SOLVED: To provide a fast digital correlation apparatus for reducing a correlation arithmetic error and a detecting and processing apparatus for a frequency of a received signal. <P>SOLUTION: The fast digital correlation apparatus is provided with: a multiplier means for respectively multiplying each of input data with each of correlation pattern data corresponding to each of the input data by each timing when a digital delay element receives the input data; and a total sum means for obtaining a total sum of multiplication results in the multiplier means. In the fast digital correlation apparatus, the multiplier means includes: a 2's complement arithmetic unit 6 for calculating a 2's complement of the input data; and a selector 7 for receiving the input data that are not modified and a 2's complement, selecting either of the input data and the 2's complement and providing an output of the selected data or complement on the basis of a value of correlation pattern data. Thus, even in the case of 1-bit binarization to the correlation pattern data having a positive value and a negative value, the data can be expressed in '+1' and '-1' so that the correlation arithmetic error can be reduced. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
この発明は高速ディジタル相関器およびそれを用いた受信信号の周波数検出処理器に関し、特に、受信機において受信した復調後のディジタル信号データ列と受信機内部に保持された相関パターンデータとの相関演算を行う高速ディジタル相関器およびそれを用いた受信信号の周波数検出処理器に関するものである。
【０００２】
【従来の技術】
図５は、受信信号を圧縮用チャープ信号と相関演算することにより、受信信号の周波数を算出するための高速ディジタル相関器を有した従来の周波数検出処理器の処理ブロック図を示したものである。図において、１１は受信信号、１２は帯域制限フィルタ（ＢＰＦ）、１３はローカル信号、１４は乗算器、１５は帯域制限フィルタ（ＬＰＦ）、１６はアナログ−ディジタル変換器（ＡＤＣ）、１７は積和演算回路、１８は受信信号の周波数情報、１９は高速ディジタル相関器（ＤＤＬ）、２０は伸張用チャープ信号である。
【０００３】
動作について説明する。受信信号１１を帯域制限フィルタ１２に通した後に、２分配し、各分配信号も対して、位相が互いにπ／２異なる２種類のローカル信号１３を、乗算器１４によりおのおの乗算し、各乗算後の信号を低域通過フィルタ１５を通した後、サンプリング・タイミング毎にアナログ−ディジタル変換器１６でディジタル値に変換し、各信号と伸張用チャープ信号２０の乗算・加算を実施後、各信号を高速ディジタル相関器１９によりディジタル相関処理して、積和演算回路１７により、その出力信号の２乗和を演算することで、受信信号１１の周波数情報１８を算出する。
【０００４】
図６は、図５の高速ディジタル相関演算器１９の処理ブロック図である。図において、１は外部から入力される入力データ、２は同じく外部から入力される相関パターンデータ、３は乗算器、４は１以上のディジタル遅延素子、５は総和加算器である。高速ディジタル相関演算器１９においては、入力データ１を１データ入力する毎に、ディジタル遅延素子４のＤ_２〜Ｄ_ｎに保持されている既入力データをＤ_１〜Ｄ_ｎ−１に移動させ、当該移動により空いたＤ_ｎに新たな入力データを保持すると共に、Ｄ_１〜Ｄ_ｎに保持している入力データと対応するＳ_１〜Ｓ_ｎの相関パターンデータ２と各々乗算器３で乗算を行い、その乗算結果を総和加算器５で加算し相関出力として出力する。
【０００５】
従来、この高速ディジタル相関演算器１９をＬＳＩ・ＦＰＧＡなどを用いて、ハードウエア（Ｈ／Ｗ）で実現する場合において、Ｈ／Ｗの回路規模を抑え込めるメリットに注目し、図７に示すように、相関パターンデータ２の各データを１ビットで表現し、かつ、１ビットの意味を“１”と“０”として表現している。相関パターンデータ２を１ビット、かつ、その１ビット２値の意味合いを“１”と“０”として、“１”の場合は加算して、“０”の場合は加算しないとすることで、“各入力デ−タ”Ｄ_ｎ（符号１）と、“各相関パターンデータ”Ｓｎ（符号２）とを乗算するための“乗算器”３を“ＡＮＤ回路”で実現でき、回路規模の抑え込みを実現していた。
【０００６】
ところが、相関パターンデータ２を１ビットとし、且つ、その１ビット２値の意味合いを“１”と“０”とすることで、アナログ値で演算する場合に比べ、相関演算にかなりの誤差が生じる。しかしながら、これまでのところは回路の規模の小型化というメリットだけを重視して、この方式が用いられてきていた。
【０００７】
【発明が解決しようとする課題】
以上のように、従来の周波数検出処理器における高速ディジタル相関方式では、本来は、正負の値を有する相関パターンデータ２を、１ビットとし、且つ、その１ビットの２値の意味合いを”１”と”０”の意味合いに読み替えていたため、アナログ値に比べ、相関演算誤差が大きくなり、処理精度がかなり劣化しているため、近年においては改善する必要が生じてきているという問題点がある。
【０００８】
この発明は、かかる問題点を解決するためになされたものであり、正負の値を有する相関パターンデータを用いた場合の相関演算誤差を低減させる高速ディジタル相関器およびそれを用いた受信信号の周波数検出処理器を得ることを目的とする。
【０００９】
【課題を解決するための手段】
この発明は、入力データが１つずつ入力される複数のディジタル遅延素子と、各ディジタル遅延素子に入力された入力データに対応する相関パターンデータが入力される相関パターンデータ入力手段と、前記入力データが前記ディジタル遅延素子に入力されるタイミング毎に、各ディジタル遅延素子に入力された前記入力データとそれに対応する各前記相関パターンデータとをそれぞれ乗算する乗算手段と、前記乗算手段における各乗算結果の総和を求める総和加算手段とを備え、前記乗算手段が、前記入力データの２の補数を演算する２の補数演算部と、前記入力データと前記２の補数とが入力されて、前記相関パターンデータの値に基づいて、前記入力データあるいは前記２の補数のいずれか一方を選択して出力するセレクタ部とを含む高速ディジタル相関演算器である。
【００１０】
また、この発明は、入力データが１つずつ入力される複数のディジタル遅延素子と、各ディジタル遅延素子に入力された入力データに対応する相関パターンデータが入力される相関パターンデータ入力手段と、前記入力データが前記ディジタル遅延素子に入力されるタイミング毎に、各ディジタル遅延素子に入力された前記入力データとそれに対応する各前記相関パターンデータとをそれぞれ乗算する乗算手段と、前記乗算手段における各乗算結果の総和を求める総和加算手段とを備え、前記入力データをｍビット（ｍは２以上の整数）とし、前記相関パターンデータをｊビット（ｊは２以上の整数）として、前記乗算手段を、ｍビット×ｊビットの符号付き乗算器から構成する高速ディジタル演算器である。
【００１１】
また、入力データが１つずつ入力される複数のディジタル遅延素子と、各ディジタル遅延素子に入力された入力データに対応する相関パターンデータが入力される相関パターンデータ入力手段と、前記入力データが前記ディジタル遅延素子に入力されるタイミング毎に、各ディジタル遅延素子に入力された前記入力データとそれに対応する各前記相関パターンデータとをそれぞれ乗算する乗算手段と、前記乗算手段における各乗算結果の総和を求め、相関出力データとして出力する総和加算手段と、前記総和加算手段から出力される前記相関出力データの平均処理を行う平均処理手段とを備えた高速ディジタル相関器である。
【００１２】
また、入力データのレベルが所定の範囲になるようにレベル調整を行う入力レベル調整手段と、前記入力レベル調整手段によってレベル調整された前記入力データが１つずつ入力される複数のディジタル遅延素子と、各ディジタル遅延素子に入力された入力データに対応する相関パターンデータが入力される相関パターンデータ入力手段と、前記入力データが前記ディジタル遅延素子に入力されるタイミング毎に、各ディジタル遅延素子に入力された前記入力データとそれに対応する各前記相関パターンデータとをそれぞれ乗算する乗算手段と、前記乗算手段における各乗算結果の総和を求め、相関出力データとして出力する総和加算手段とを備えた高速ディジタル相関器である。
【００１３】
また、受信信号を２分配する分配手段と、前記分配手段により分配された各分配信号と位相がπ／２異なる２種類のローカル信号とをおのおの乗算する乗算手段と、各乗算後の信号を通過させる低域通過フィルタ手段と、前記受信信号のサンプリングタイミング毎に、前記低域通過フィルタを通過した前記信号をアナログ／ディジタル変換するＡ／Ｄ変換手段と、前記Ａ／Ｄ変換手段から出力された各信号とチャープ信号の乗算および加算を行う乗算・加算手段と、前記乗算／加算手段から出力された各信号をディジタル相関処理する高速ディジタル相関手段と、前記高速ディジタル相関手段により出力される相関出力データを２乗和する２乗和手段とを備えた受信信号の周波数検出処理器であって、前記高速ディジタル相関手段として、請求項１ないし４のいずれか１項に記載された高速ディジタル相関器を用いた受信信号の周波数検出処理器である。
【００１４】
【発明の実施の形態】
実施の形態１．
図１は、本発明の実施の形態１に係る高速ディジタル相関器１９における入力データと相関パターンデータとを乗算する機能部分を示したブロック図である。なお、図１は、高速ディジタル演算器１９の内部構成のうち、入力データと対応する相関パターンとを乗算する機能部分のみを記載したものであり、本実施の形態においても、上述の図６に示したディジタル遅延素子４は設けられているものとする。また、本実施に係る受信信号の周波数検出処理器全体の構成は、上述の図５と基本的に同じであるため、ここではその説明を省略する。図において、１は入力データ（Ｄｎ）、２は相関パターンデータ（Ｓｎ）、５は総和加算器、６は２の補数演算器、７はセレクタである。
【００１５】
本発明の高速ディジタル演算器１９の動作について説明する。全体の動作としては、上述の図６を用いて説明した動作と同じであるが、本実施の形態においては、入力データと相関パターンデータとを乗算する機能部分の動作が異なるため、ここではその部分だけを説明する。図１に示すように、入力データ（Ｄｎ）は２分配され、一方はセレクタ７に（Ｄｎ）としてそのまま入り、他方は２の補数演算器６で（−Ｄｎ）に変換されてセレクタ７に入る。セレクタ７では、対応する相関パターンデータ（Ｓｎ）の値によって（Ｄｎ）または（−Ｄｎ）を選択して総和加算器５に出力する。すなわち、相関パターンデータ（Ｓｎ）の値が“１”の場合はセレクタ７は（Ｄｎ）を選択し、相関パターンデータ（Ｓｎ）の値が“０”の場合はセレクタ７は（−Ｄｎ）を選択して、総和加算器５に出力する。
【００１６】
なお、上述の従来技術と本発明とは、高速ディジタル相関器部分の動作が異なるため、本実施の形態に係る受信信号の周波数検出処理器の全体の動作については、上述の従来例において図５を用いて説明した動作と基本的に同じであるため、ここでは説明を省略し、上述の図５の説明を参照することとする。以下の実施の形態においても同様である。
【００１７】
以上のように、本実施の形態においては、２の補数演算器６とセレクタ７とで乗算回路を実現し、相関パターンデータの値に基づいてセレクタ７で入力データ正負を選択するようにしたので、結果的に、相関パターンデータ値を１ビットかつその１ビットで表現する２値を“＋１”と“−１”と表現でき、相関演算誤差を低減することが可能になって相関演算精度を向上させることができるとともに、回路を簡略化することもでき、回路規模も従来回路と同等に小型化することが可能である。
【００１８】
実施の形態２．
図２は、本発明の実施の形態２に係る高速ディジタル相関器１９における入力データと相関パターンデータとを乗算する機能部分を示したブロック図である。なお、図２は、高速ディジタル演算器１９の内部構成のうち、入力データと対応する相関パターンとを乗算する機能部分のみを記載したものであり、本実施の形態においても、上述の図６に示したディジタル遅延素子４は設けられているものとする。また、本実施に係る受信信号の周波数検出処理器全体の構成は、上述の図５と基本的に同じであるため、ここではその説明を省略する。図において、８は、ｍビット×ｊビット符号付き乗算器である。他の構成については、実施の形態１と同じであるため、ここでは同一符号を付して示し、ここではその説明を省略する。
【００１９】
なお、本実施の形態における高速ディジタル演算器の全体の動作としては、上述の図６を用いて説明した動作と同じであるが、本実施の形態においては、入力データと相関パターンデータとを乗算する機能部分の動作が異なるため、ここではその部分だけを説明する。
【００２０】
上記実施の形態１では，相関パターンデータを１ビット表現とし、乗算のかわりに２の補数演算器６とセレクタ７を用いたが、本実施の形態においては、図２に示すように、入力データをｍビット表現とし、相関パターンデータをｊビット表現とし、通常のｍビットとｊビットの符号付き乗算器８を用いて、入力データと相関パターンデータとの乗算を行う。
【００２１】
以上のように、本実施の形態においては、相関パターンデータをｊビット表現とし、通常のｍビットとｊビットの符号付き乗算器で実現することにより、相関演算誤差の更なる低減効果が得られる。
【００２２】
実施の形態３．
図３は、本実施の形態における高速ディジタル演算器部分の構成を示したブロック図である。本実施の形態においては、上述の図６の構成に、相関出力のデータの平均処理機能が追加されている。図３において、９は、相関出力のデータの平均処理を行う平均処理器である。他の構成については、実施の形態１と同じであるため、ここでは同一符号を付して示し、ここではその説明を省略する。
【００２３】
次に、動作について説明する。入力データ１を１データ入力する毎に、ディジタル遅延素子４のＤ_２〜Ｄ_ｎに保持されている既入力データをＤ_１〜Ｄ_ｎ−１に移動させ、当該移動により空いたＤ_ｎに新たな入力データを保持すると共に、Ｄ_１〜Ｄ_ｎに保持している入力データと対応するＳ_１〜Ｓ_ｎの相関パターンデータ２と各々乗算器３で乗算を行い、その乗算結果を総和加算器５で加算し相関出力として出力する。当該相関出力は、平均処理器９において平均値が求められ、その値に平均化される。
【００２４】
以上のように、上記実施の形態１および２と同様の効果が得られるとともに、本実施の形態においては、相関出力のデータを平均処理する平均処理器を通すことにより、相関演算精度の向上効果が得られる。
【００２５】
実施の形態４．
図４は、本実施の形態における高速ディジタル演算器部分の構成を示したブロック図である。本実施の形態においては、上述の図６の構成に、入力データ１の入力レベルを調整する調整機能が追加されている。図４において、１０は、入力レベル１の入力レベルを調整する入力レベル調整器である。他の構成については、従来回路または実施の形態１と同じであるため、ここでは同一符号を付して示し、ここではその説明を省略する。
【００２６】
次に、動作について説明する。入力データ１は、まず、入力レベル調整器１０により、所定の適正レベルの範囲に入るように、レベル調整される。レベル調整とは、最大値と最小値とを予め設定しておき、入力データ１が最大値よりも大きい場合には最大値を出力し、入力データ１が最小値よりも小さい場合には最小値を出力し、最大値と最小値との間であれば、入力データはそのまま出力される処理のことである。レベル調整した後に、入力データ１を１データ入力する毎に、ディジタル遅延素子４のＤ_２〜Ｄ_ｎに保持されている既入力データをＤ_１〜Ｄ_ｎ−１に移動させ、当該移動により空いたＤ_ｎに新たな入力データを保持すると共に、Ｄ_１〜Ｄ_ｎに保持している入力データと対応するＳ_１〜Ｓ_ｎの相関パターンデータ２と各々乗算器３で乗算を行い、その乗算結果を総和加算器５で加算し相関出力として出力する。
【００２７】
本実施の形態においては、上記実施の形態１〜３に加えて、入力データのレベルを調整する入力レベル調整器１０を通して適性レベル範囲とすることにより、相関演算精度劣化の低減効果が得られる。
【００２８】
なお、本発明の実施の形態３および４で示した構成における乗算器３として、実施の形態１および実施の形態２で示した構成のいずれかを適用させてもよいものとする。
【００２９】
【発明の効果】
この発明は、入力データが１つずつ入力される複数のディジタル遅延素子と、各ディジタル遅延素子に入力された入力データに対応する相関パターンデータが入力される相関パターンデータ入力手段と、前記入力データが前記ディジタル遅延素子に入力されるタイミング毎に、各ディジタル遅延素子に入力された前記入力データとそれに対応する各前記相関パターンデータとをそれぞれ乗算する乗算手段と、前記乗算手段における各乗算結果の総和を求める総和加算手段とを備え、前記乗算手段が、前記入力データの２の補数を演算する２の補数演算部と、前記入力データと前記２の補数とが入力されて、前記相関パターンデータの値に基づいて、前記入力データあるいは前記２の補数のいずれか一方を選択して出力するセレクタ部とを含む高速ディジタル相関演算器であるので、正負の値を有する相関パターンデータを１ビット２値化するときにおいても、“＋１”と“−１”と表現でき、相関演算誤差を低減することが可能となる効果が得られる。
【００３０】
また、この発明は、入力データが１つずつ入力される複数のディジタル遅延素子と、各ディジタル遅延素子に入力された入力データに対応する相関パターンデータが入力される相関パターンデータ入力手段と、前記入力データが前記ディジタル遅延素子に入力されるタイミング毎に、各ディジタル遅延素子に入力された前記入力データとそれに対応する各前記相関パターンデータとをそれぞれ乗算する乗算手段と、前記乗算手段における各乗算結果の総和を求める総和加算手段とを備え、前記入力データをｍビット（ｍは２以上の整数）とし、前記相関パターンデータをｊビット（ｊは２以上の整数）として、前記乗算手段を、ｍビット×ｊビットの符号付き乗算器から構成する高速ディジタル演算器であるので、相関パターンデータをｊビット表現とし、通常のｍビットとｊビットの符号付き乗算器で実現することにより、相関演算誤差の更なる低減効果が得られる。
【００３１】
また、入力データが１つずつ入力される複数のディジタル遅延素子と、各ディジタル遅延素子に入力された入力データに対応する相関パターンデータが入力される相関パターンデータ入力手段と、前記入力データが前記ディジタル遅延素子に入力されるタイミング毎に、各ディジタル遅延素子に入力された前記入力データとそれに対応する各前記相関パターンデータとをそれぞれ乗算する乗算手段と、前記乗算手段における各乗算結果の総和を求め、相関出力データとして出力する総和加算手段と、前記総和加算手段から出力される前記相関出力データの平均処理を行う平均処理手段とを備えた高速ディジタル相関器であるので、相関出力のデータを平均処理する平均処理器を通すことにより、相関演算精度の向上効果が得られる。
【００３２】
また、入力データのレベルが所定の範囲になるようにレベル調整を行う入力レベル調整手段と、前記入力レベル調整手段によってレベル調整された前記入力データが１つずつ入力される複数のディジタル遅延素子と、各ディジタル遅延素子に入力された入力データに対応する相関パターンデータが入力される相関パターンデータ入力手段と、前記入力データが前記ディジタル遅延素子に入力されるタイミング毎に、各ディジタル遅延素子に入力された前記入力データとそれに対応する各前記相関パターンデータとをそれぞれ乗算する乗算手段と、前記乗算手段における各乗算結果の総和を求め、相関出力データとして出力する総和加算手段とを備えた高速ディジタル相関器であるので、相関器の入力データレベルを調整する“レベル調整器”を通して適性レベル範囲とすることにより、相関演算精度劣化の低減効果が得られる。
【００３３】
また、受信信号を２分配する分配手段と、前記分配手段により分配された各分配信号と位相がπ／２異なる２種類のローカル信号とをおのおの乗算する乗算手段と、各乗算後の信号を通過させる低域通過フィルタ手段と、前記受信信号のサンプリングタイミング毎に、前記低域通過フィルタを通過した前記信号をアナログ／ディジタル変換するＡ／Ｄ変換手段と、前記Ａ／Ｄ変換手段から出力された各信号とチャープ信号の乗算および加算を行う乗算・加算手段と、前記乗算／加算手段から出力された各信号をディジタル相関処理する高速ディジタル相関手段と、前記高速ディジタル相関手段により出力される相関出力データを２乗和する２乗和手段とを備えた受信信号の周波数検出処理器であって、前記高速ディジタル相関手段として、請求項１ないし４のいずれか１項に記載された高速ディジタル相関器を用いた受信信号の周波数検出処理器であるので、正負の値を有する相関パターンデータを用いた場合の相関演算誤差を低減させ、受信信号の周波数検出を精度良く行うことができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１による高速ディジタル相関器における各入力データと各相関パターンデータ（１ビット）の乗算機能部分を示したブロック図である。
【図２】本発明の実施の形態２による高速ディジタル相関器における各入力データと各相関パターンデータ（ｊビット）の乗算機能部分のブロック図である。
【図３】本発明の実施の形態３による高速ディジタル相関器の構成を示したブロック図である。
【図４】本発明の実施の形態４による高速ディジタル相関器の構成を示したブロック図である。
【図５】従来および本発明における高速ディジタル相関器を組込んだ受信信号の周波数検出処理器の構成を示したブロック図である。
【図６】従来の高速ディジタル相関器のブロック図である。
【図７】従来の高速ディジタル相関器で採用されていた各入力データと各相関パターンデータ（１ビット）の乗算機能部分のブロック図である。
【符号の説明】
１　入力データ、２　相関パターンデータ、３　乗算器、４　ディジタル遅延素子、５　総和加算器、６　２の補数演算器、７　セレクタ、８　ｍビット×ｊビット符号付き乗算器、９　平均処理器、１０　入力レベル調整器、１１　受信信号、１２　帯域制限フィルタ（ＢＰＦ）、１３　ローカル信号、１４　乗算器、１５　帯域制限フィルタ（ＬＰＦ）、１６　アナログーディジタル変換器（ＡＤＣ）、１７　積和演算回路、１８　受信信号の周波数情報、１９　高速ディジタル相関器（ＤＤＬ）、２０　伸張用チャープ信号。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a high-speed digital correlator and a frequency detection processor for a received signal using the same, and more particularly, to a correlation operation between a demodulated digital signal data sequence received by a receiver and correlation pattern data held inside the receiver. The present invention relates to a high-speed digital correlator for performing the following and a received signal frequency detection processor using the same.
[0002]
[Prior art]
FIG. 5 shows a processing block diagram of a conventional frequency detection processor having a high-speed digital correlator for calculating the frequency of a received signal by correlating the received signal with a compression chirp signal. . In the figure, 11 is a received signal, 12 is a band limiting filter (BPF), 13 is a local signal, 14 is a multiplier, 15 is a band limiting filter (LPF), 16 is an analog-digital converter (ADC), and 17 is a product. A sum operation circuit, 18 is frequency information of a received signal, 19 is a high-speed digital correlator (DDL), and 20 is a chirp signal for expansion.
[0003]
The operation will be described. After passing the reception signal 11 through the band limiting filter 12, the signal is divided into two, and each of the divided signals is also multiplied by a multiplier 14 with two types of local signals 13 having phases different from each other by π / 2. After passing through the low-pass filter 15, the analog-to-digital converter 16 converts the signal into a digital value at each sampling timing, and after multiplying and adding each signal and the expansion chirp signal 20, each signal is converted. The high-speed digital correlator 19 performs digital correlation processing, and the product-sum operation circuit 17 calculates the sum of squares of the output signal, thereby calculating the frequency information 18 of the reception signal 11.
[0004]
FIG. 6 is a processing block diagram of the high-speed digital correlation calculator 19 of FIG. In the figure, 1 is input data inputted from the outside, 2 is correlation pattern data inputted from the outside, 3 is a multiplier, 4 is one or more digital delay elements, and 5 is a sum adder. In high-speed digital correlation operation unit 19, the input data 1 every time one data input, the already input data held in the D ₂ to D _n of the digital delay element 4 is moved to the D ₁ to D _n-1, holds the new input data D _n vacated by the mobile, the multiplication in S ₁ to S _n correlation pattern data 2 and each multiplier 3 and the corresponding input data held in the D ₁ to D _n Then, the multiplication results are added by the sum adder 5 and output as a correlation output.
[0005]
Conventionally, when this high-speed digital correlation calculator 19 is realized by hardware (H / W) using an LSI / FPGA or the like, attention is paid to the advantage that the circuit scale of the H / W can be suppressed, as shown in FIG. Each data of the correlation pattern data 2 is represented by one bit, and the meaning of one bit is represented by "1" and "0". By assuming that the correlation pattern data 2 is 1 bit and the meaning of the 1-bit binary value is “1” and “0”, if “1” is added, and if “0”, it is not added, A “multiplier” 3 for multiplying “each input data” D _n (code 1) and “each correlation pattern data” Sn (code 2) can be realized by an “AND circuit”, and the circuit scale can be reduced. Was realized.
[0006]
However, when the correlation pattern data 2 is 1 bit, and the meaning of the 1-bit binary is “1” and “0”, a considerable error occurs in the correlation calculation as compared with the case where the calculation is performed using an analog value. . However, so far, this method has been used with an emphasis only on the merit of miniaturization of the circuit scale.
[0007]
[Problems to be solved by the invention]
As described above, in the high-speed digital correlation method in the conventional frequency detection processor, the correlation pattern data 2 having positive and negative values is originally one bit, and the meaning of the one-bit binary is "1". And "0", the correlation calculation error becomes larger than the analog value, and the processing accuracy is considerably degraded.
[0008]
SUMMARY OF THE INVENTION The present invention has been made to solve such a problem, and a high-speed digital correlator for reducing a correlation operation error when using correlation pattern data having positive and negative values, and a frequency of a reception signal using the same. The aim is to obtain a detection processor.
[0009]
[Means for Solving the Problems]
The present invention provides a plurality of digital delay elements to which input data is input one by one, correlation pattern data input means for inputting correlation pattern data corresponding to input data input to each digital delay element, and the input data Is multiplied by each of the input data input to each digital delay element and each of the correlation pattern data corresponding thereto at each timing input to the digital delay element, and a multiplication result of each multiplication result in the multiplication means. A sum adding means for obtaining a sum, wherein the multiplying means receives a two's complement operation unit for calculating a two's complement of the input data, and the input data and the two's complement are input to the correlation pattern data. And a selector unit for selecting and outputting either the input data or the 2's complement based on the value of A fast digital correlation operation unit.
[0010]
Also, the present invention provides a plurality of digital delay elements to which input data is input one by one, correlation pattern data input means for inputting correlation pattern data corresponding to input data input to each digital delay element, Multiplying means for multiplying each of the input data input to each digital delay element and each of the correlation pattern data corresponding thereto at each timing when input data is input to the digital delay element; Summation means for obtaining the sum of the results, wherein the input data is m bits (m is an integer of 2 or more), and the correlation pattern data is j bits (j is an integer of 2 or more), and the multiplication means is This is a high-speed digital arithmetic unit composed of m-bit × j-bit signed multipliers.
[0011]
A plurality of digital delay elements to which input data is input one by one; correlation pattern data input means for inputting correlation pattern data corresponding to input data input to each digital delay element; Multiplying means for multiplying the input data input to each digital delay element and each of the correlation pattern data corresponding thereto at each timing input to the digital delay element, and summing up the respective multiplication results in the multiplication means. A high-speed digital correlator comprising a sum adding means for calculating and outputting the correlation output data, and an averaging means for averaging the correlation output data output from the sum adding means.
[0012]
An input level adjusting means for adjusting a level of the input data so as to be within a predetermined range; and a plurality of digital delay elements to which the input data adjusted by the input level adjusting means are inputted one by one. Correlation pattern data input means for inputting correlation pattern data corresponding to input data input to each digital delay element; and inputting the input data to each digital delay element at each timing when the input data is input to the digital delay element. Multiplication means for multiplying each of the input data obtained and each of the correlation pattern data corresponding thereto, and a high-speed digital circuit comprising: a summation means for obtaining a sum of the multiplication results in the multiplication means and outputting the sum as correlation output data It is a correlator.
[0013]
A dividing means for dividing the received signal into two; a multiplying means for multiplying each of the divided signals distributed by the dividing means with two types of local signals having phases different by π / 2; Low-pass filter means for performing the conversion, A / D conversion means for performing analog / digital conversion of the signal passing through the low-pass filter at each sampling timing of the reception signal, and output from the A / D conversion means. Multiplication / addition means for multiplying and adding each signal and a chirp signal; high-speed digital correlation means for digitally correlating each signal output from the multiplication / addition means; and a correlation output output from the high-speed digital correlation means A frequency detection processor for a received signal, comprising: a sum of squares means for summing the squares of data; Term is a frequency detector processor of the received signal using a high-speed digital correlator described in 1 to any one of the 4.
[0014]
BEST MODE FOR CARRYING OUT THE INVENTION
Embodiment 1 FIG.
FIG. 1 is a block diagram showing a functional part for multiplying input data and correlation pattern data in high-speed digital correlator 19 according to Embodiment 1 of the present invention. FIG. 1 shows only the function of multiplying the input data by the corresponding correlation pattern in the internal configuration of the high-speed digital arithmetic unit 19. In the present embodiment, FIG. It is assumed that the digital delay element 4 shown is provided. In addition, the configuration of the entire frequency detection processor for a received signal according to the present embodiment is basically the same as that of FIG. 5 described above, and a description thereof will not be repeated. In the figure, 1 is input data (Dn), 2 is correlation pattern data (Sn), 5 is a sum adder, 6 is a 2's complement arithmetic unit, and 7 is a selector.
[0015]
The operation of the high-speed digital calculator 19 according to the present invention will be described. The overall operation is the same as the operation described with reference to FIG. 6 described above. However, in the present embodiment, since the operation of the functional part that multiplies the input data by the correlation pattern data is different, Only the part will be described. As shown in FIG. 1, the input data (Dn) is divided into two, one enters the selector 7 as it is (Dn), and the other is converted into (-Dn) by the two's complement arithmetic unit 6 and enters the selector 7. . The selector 7 selects (Dn) or (−Dn) according to the value of the corresponding correlation pattern data (Sn), and outputs it to the sum adder 5. That is, when the value of the correlation pattern data (Sn) is “1”, the selector 7 selects (Dn), and when the value of the correlation pattern data (Sn) is “0”, the selector 7 selects (−Dn). Select and output to sum adder 5.
[0016]
Since the operation of the high-speed digital correlator is different between the above-described prior art and the present invention, the overall operation of the received signal frequency detection processor according to the present embodiment will be described with reference to FIG. Since the operation is basically the same as that described with reference to FIG. 5, the description is omitted here, and the description of FIG. 5 is referred to. The same applies to the following embodiments.
[0017]
As described above, in the present embodiment, a multiplying circuit is realized by the two's complement arithmetic unit 6 and the selector 7, and the selector 7 selects the input data positive or negative based on the value of the correlation pattern data. As a result, the correlation pattern data value is represented by one bit, and the binary value represented by the one bit can be represented by "+1" and "-1", and the correlation calculation error can be reduced. The circuit can be improved, the circuit can be simplified, and the circuit scale can be reduced to the same size as the conventional circuit.
[0018]
Embodiment 2 FIG.
FIG. 2 is a block diagram showing a functional portion for multiplying input data and correlation pattern data in high-speed digital correlator 19 according to Embodiment 2 of the present invention. FIG. 2 illustrates only the function of multiplying the input data by the corresponding correlation pattern in the internal configuration of the high-speed digital arithmetic unit 19. In the present embodiment, FIG. It is assumed that the digital delay element 4 shown is provided. In addition, the configuration of the entire frequency detection processor for a received signal according to the present embodiment is basically the same as that of FIG. 5 described above, and a description thereof will not be repeated. In the figure, reference numeral 8 denotes an m-bit × j-bit signed multiplier. The other configurations are the same as those of the first embodiment, and therefore are denoted by the same reference numerals, and description thereof is omitted here.
[0019]
The overall operation of the high-speed digital arithmetic unit according to the present embodiment is the same as the operation described with reference to FIG. 6, but in the present embodiment, the input data is multiplied by the correlation pattern data. Since the operation of the functional part differs, only the part will be described here.
[0020]
In the first embodiment, the correlation pattern data is represented by one bit, and the two's complement arithmetic unit 6 and the selector 7 are used instead of the multiplication. However, in the present embodiment, as shown in FIG. Is expressed in m bits, the correlation pattern data is expressed in j bits, and the input data and the correlation pattern data are multiplied by using a normal m-bit and j-bit signed multiplier 8.
[0021]
As described above, in the present embodiment, the correlation pattern data is represented by j bits and realized by a normal m-bit and j-bit signed multiplier, whereby a further effect of reducing the correlation operation error can be obtained. .
[0022]
Embodiment 3 FIG.
FIG. 3 is a block diagram showing a configuration of a high-speed digital arithmetic unit according to the present embodiment. In the present embodiment, a function of averaging correlation output data is added to the configuration of FIG. 6 described above. In FIG. 3, reference numeral 9 denotes an averaging unit for averaging the data of the correlation output. The other configurations are the same as those of the first embodiment, and therefore are denoted by the same reference numerals, and description thereof is omitted here.
[0023]
Next, the operation will be described. The input data 1 every time one data input, the already input data held in the D ₂ to D _n of the digital delay element 4 is moved to the D ₁ to D _n-1, newly vacated D _n by the mobile It holds the do input data, performs multiplication by S ₁ to S _n correlation pattern data 2 and each multiplier 3 and the corresponding input data held in the D ₁ to D _n, the sum adder the multiplication result 5 and the result is added as a correlation output. An average value of the correlation output is obtained by the averaging device 9 and the average value is averaged.
[0024]
As described above, the same effects as in the first and second embodiments can be obtained, and in this embodiment, the correlation output data is passed through the averaging processor that averages the correlation output data, thereby improving the correlation calculation accuracy. Is obtained.
[0025]
Embodiment 4 FIG.
FIG. 4 is a block diagram showing a configuration of a high-speed digital arithmetic unit according to the present embodiment. In the present embodiment, an adjustment function for adjusting the input level of input data 1 is added to the configuration of FIG. In FIG. 4, reference numeral 10 denotes an input level adjuster for adjusting the input level of the input level 1. The other configuration is the same as that of the conventional circuit or the first embodiment, so that the same reference numerals are given here, and the description thereof is omitted here.
[0026]
Next, the operation will be described. First, the input data 1 is level-adjusted by the input level adjuster 10 so as to fall within a predetermined appropriate level range. Level adjustment means that the maximum value and the minimum value are set in advance, and the maximum value is output when the input data 1 is larger than the maximum value, and the minimum value is output when the input data 1 is smaller than the minimum value. Is output, and if it is between the maximum value and the minimum value, the input data is output as it is. After level adjustment, the input data 1 every time one data input, the already input data held in the D ₂ to D _n of the digital delay element 4 is moved to the D ₁ to D _n-1, available by the mobile The new input data is held in D _n, and the input data held in D ₁ -D _n is multiplied by the corresponding correlation pattern data 2 of S ₁ -S _{n by} the multiplier 3. The results are added by the sum adder 5 and output as a correlation output.
[0027]
In the present embodiment, in addition to the above-described first to third embodiments, an appropriate level range is provided through the input level adjuster 10 that adjusts the level of input data, so that an effect of reducing deterioration of correlation calculation accuracy can be obtained.
[0028]
It should be noted that any one of the configurations shown in the first and second embodiments may be applied as multiplier 3 in the configuration shown in the third and fourth embodiments of the present invention.
[0029]
【The invention's effect】
The present invention provides a plurality of digital delay elements to which input data is input one by one, correlation pattern data input means for inputting correlation pattern data corresponding to input data input to each digital delay element, and the input data Is multiplied by each of the input data input to each digital delay element and each of the correlation pattern data corresponding thereto at each timing input to the digital delay element, and a multiplication result of each multiplication result in the multiplication means. A sum adding means for obtaining a sum, wherein the multiplying means receives a two's complement operation unit for calculating a two's complement of the input data, and the input data and the two's complement are input to the correlation pattern data. And a selector unit for selecting and outputting either the input data or the 2's complement based on the value of Since it is a fast digital correlation calculator, even when correlating pattern data having positive and negative values is binarized by 1 bit, it can be expressed as "+1" and "-1", and it is possible to reduce a correlation calculation error. Is obtained.
[0030]
Also, the present invention provides a plurality of digital delay elements to which input data is input one by one, correlation pattern data input means for inputting correlation pattern data corresponding to input data input to each digital delay element, Multiplying means for multiplying each of the input data input to each digital delay element and each of the correlation pattern data corresponding thereto at each timing when input data is input to the digital delay element; Summation means for obtaining the sum of the results, wherein the input data is m bits (m is an integer of 2 or more), and the correlation pattern data is j bits (j is an integer of 2 or more), and the multiplication means is Since it is a high-speed digital arithmetic unit composed of m-bit × j-bit signed multipliers, the correlation pattern data is j-bit And bets expressed by implementing a normal m bit and j-bit signed multiplier, is further reducing effect of correlation calculation error obtained.
[0031]
A plurality of digital delay elements to which input data is input one by one; correlation pattern data input means for inputting correlation pattern data corresponding to input data input to each digital delay element; Multiplying means for multiplying the input data input to each digital delay element and each of the correlation pattern data corresponding thereto at each timing input to the digital delay element, and summing up the respective multiplication results in the multiplication means. It is a high-speed digital correlator comprising a summation means for calculating and outputting as correlation output data, and an averaging means for averaging the correlation output data output from the summation means. By passing through an averaging processor for averaging, the effect of improving the correlation calculation accuracy can be obtained.
[0032]
An input level adjusting means for adjusting a level of the input data so as to be within a predetermined range; and a plurality of digital delay elements to which the input data adjusted by the input level adjusting means are inputted one by one. Correlation pattern data input means for inputting correlation pattern data corresponding to input data input to each digital delay element; and inputting the input data to each digital delay element at each timing when the input data is input to the digital delay element. Multiplication means for multiplying each of the input data obtained and each of the correlation pattern data corresponding thereto, and a high-speed digital circuit comprising: a summation means for obtaining a sum of the multiplication results in the multiplication means and outputting the sum as correlation output data "Level adjuster" that adjusts the input data level of the correlator because it is a correlator With proper level range through, resulting effect of reducing the correlation calculation accuracy deterioration.
[0033]
A dividing means for dividing the received signal into two; a multiplying means for multiplying each of the divided signals distributed by the dividing means with two types of local signals having phases different by π / 2; Low-pass filter means for performing the conversion, A / D conversion means for performing analog / digital conversion of the signal passing through the low-pass filter at each sampling timing of the reception signal, and output from the A / D conversion means. Multiplication / addition means for multiplying and adding each signal and a chirp signal; high-speed digital correlation means for digitally correlating each signal output from the multiplication / addition means; and a correlation output output from the high-speed digital correlation means A frequency detection processor for a received signal, comprising: a sum of squares means for summing the squares of data; Since it is a frequency detection processor for a received signal using the high-speed digital correlator described in any one of items 1 to 4, it is possible to reduce a correlation calculation error when using correlation pattern data having positive and negative values. In addition, it is possible to accurately detect the frequency of a received signal.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a multiplication function portion of each input data and each correlation pattern data (1 bit) in a high-speed digital correlator according to a first embodiment of the present invention.
FIG. 2 is a block diagram of a multiplication function part of each input data and each correlation pattern data (j bits) in a high-speed digital correlator according to a second embodiment of the present invention.
FIG. 3 is a block diagram showing a configuration of a high-speed digital correlator according to a third embodiment of the present invention.
FIG. 4 is a block diagram showing a configuration of a high-speed digital correlator according to a fourth embodiment of the present invention.
FIG. 5 is a block diagram showing a configuration of a received signal frequency detection processor incorporating a high-speed digital correlator according to the related art and the present invention.
FIG. 6 is a block diagram of a conventional high-speed digital correlator.
FIG. 7 is a block diagram of a multiplication function portion of each input data and each correlation pattern data (1 bit) employed in a conventional high-speed digital correlator.
[Explanation of symbols]
Reference Signs List 1 input data, 2 correlation pattern data, 3 multiplier, 4 digital delay element, 5 total sum adder, 6 2's complement arithmetic unit, 7 selector, 8 m bit × j bit signed multiplier, 9 average processor, 10 Input level adjuster, 11 received signal, 12 band limiting filter (BPF), 13 local signal, 14 multiplier, 15 band limiting filter (LPF), 16 analog-digital converter (ADC), 17 product-sum operation circuit, 18 Frequency information of the received signal, 19 high-speed digital correlator (DDL), 20 chirp signal for expansion.

Claims

A plurality of digital delay elements to which input data is input one by one;
Correlation pattern data input means for inputting correlation pattern data corresponding to input data input to each digital delay element;
Multiplying means for multiplying the input data input to each digital delay element by the corresponding correlation pattern data corresponding to each input timing of the input data to the digital delay element;
Sum total adding means for obtaining a total sum of each multiplication result in the multiplying means,
The multiplying means,
A two's complement arithmetic unit for calculating a two's complement of the input data;
A selector unit to which the input data and the two's complement are inputted, and which selects and outputs one of the input data and the two's complement based on the value of the correlation pattern data. A high-speed digital correlator.

A plurality of digital delay elements to which input data is input one by one;
Correlation pattern data input means for inputting correlation pattern data corresponding to input data input to each digital delay element;
Multiplying means for multiplying the input data input to each digital delay element by the corresponding correlation pattern data corresponding to each input timing of the input data to the digital delay element;
Sum total adding means for obtaining a total sum of each multiplication result in the multiplying means,
The input data is m bits (m is an integer of 2 or more), and the correlation pattern data is j bits (j is an integer of 2 or more).
A high-speed digital correlator, wherein the multiplying means comprises an m-bit × j-bit signed multiplier.

A plurality of digital delay elements to which input data is input one by one;
Correlation pattern data input means for inputting correlation pattern data corresponding to input data input to each digital delay element;
Multiplying means for multiplying the input data input to each digital delay element by the corresponding correlation pattern data corresponding to each input timing of the input data to the digital delay element;
Summation means for obtaining the sum of the respective multiplication results in the multiplication means and outputting the sum as correlation output data;
Averaging means for averaging the correlation output data output from the summation means.

Input level adjusting means for adjusting the level so that the level of the input data is within a predetermined range;
A plurality of digital delay elements to which the input data whose level has been adjusted by the input level adjusting means are input one by one;
Correlation pattern data input means for inputting correlation pattern data corresponding to input data input to each digital delay element;
Multiplying means for multiplying the input data input to each digital delay element by the corresponding correlation pattern data corresponding to each input timing of the input data to the digital delay element;
A high-speed digital correlator, comprising: a summation means for calculating a sum of respective multiplication results in the multiplication means and outputting the sum as correlation output data.

Distributing means for distributing the received signal into two,
Multiplication means for multiplying each of the divided signals distributed by the distribution means and two kinds of local signals having phases different by π / 2, respectively;
Low-pass filter means for passing the signal after each multiplication,
A / D conversion means for analog-to-digital conversion of the signal passing through the low-pass filter at each sampling timing of the reception signal;
Multiplication / addition means for multiplying and adding each signal output from the A / D conversion means and the chirp signal;
High-speed digital correlation means for digitally correlating each signal output from the multiplication / addition means;
A square-sum means for summing the squares of the correlation output data output by the high-speed digital correlation means,
A frequency detection processor for a received signal, wherein the high-speed digital correlator is the high-speed digital correlator according to any one of claims 1 to 4.