JP2004138918A - 表示装置を用いた電子機器 - Google Patents
表示装置を用いた電子機器 Download PDFInfo
- Publication number
- JP2004138918A JP2004138918A JP2002305068A JP2002305068A JP2004138918A JP 2004138918 A JP2004138918 A JP 2004138918A JP 2002305068 A JP2002305068 A JP 2002305068A JP 2002305068 A JP2002305068 A JP 2002305068A JP 2004138918 A JP2004138918 A JP 2004138918A
- Authority
- JP
- Japan
- Prior art keywords
- film
- pixel
- display device
- memory
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Landscapes
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
【解決手段】本発明の表示装置は画素部が形成された基板(画素基板)上に、フレームメモリを一体形成する。このような構成にすることにより、フレームメモリから一行同時に読み出しを行い、パラレルに画素の駆動回路へ入力することが可能である。その結果、画像データをシリアル転送する必要が無く、パラレル/シリアル変換回路やシリアルアウトプット回路、シリアル/パラレル変換回路やパラレルインプット回路などの回路が不要である。そのため、より単純な構成と簡単な回路でフレームメモリと画素部を有する表示装置を構成することが可能となる。その結果、ノイズの低減が可能であり、また低消費電力を実現することができる。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、絶縁表面上に複数の画素を有する表示装置に関する。また、前記表示装置を用いることを特徴とする電子機器に関する。
【0002】
【従来の技術】
近年フラットディスプレイとして、液晶表示素子を用いた液晶表示装置、OLED(Organic Light Emitting Diode)素子を用いたOLED表示装置、MIM(Metal Insulator Metal)型やFE(Field Emission)型等の電子源素子を用いた電界効果型表示装置等が注目されている。
【0003】
これらの表示装置は、画素を絶縁表面上に薄膜トランジスタ(以下:Thin Film Transistorと表記する)を用いて形成することによって、低コストで生産される。
【0004】
以下に、従来の表示装置の構成を説明する。
【0005】
図4は、従来の表示装置の構成を示すブロック図である。
【0006】
図4において、表示装置は、複数の画素を有する画素部1001やラッチ回路1007が形成された画素基板1000と、フレームメモリ1003が形成された外付け基板1002とによって構成される。
【0007】
このとき画素部1001が形成された基板と、フレームメモリ1003が形成された基板は、別の基板が用いられる。
【0008】
上記構成の表示装置では、外付け基板上に形成されたフレームメモリに記憶された信号を、画素基板1000上に転送するため、画素基板1000と外付け基板1002をつなぐ、ケーブル1005が必要となる。ケーブル1005を用いた場合、画像データにも依るが画像一行分のデータをケーブルを用いてパラレルで転送することは、通常困難であるため、フレームメモリ1003から画素基板1000への画像信号の転送はシリアルで送られる。
【0009】
そのため、画素基板1000上には、シリアルの信号をパラレルの信号に変換する、シリアル/パラレル変換回路1006とが形成されている。また外付け基板1002には、パラレルの信号をシリアルの信号に変換する、パラレル/シリアル変換回路1004が形成されている。
【0010】
【発明が解決しようとする課題】
図4に示したような従来の表示装置では、フレームメモリに記憶されたパラレルの画像データを、シリアルの信号で画素基板に入力し、再びパラレルの信号に変換する必要があった。
【0011】
そのため、フレームメモリから画素部へ信号を転送する速度が制限され、画像表示速度が遅いと言う問題がある。
【0012】
また、フレームメモリから画素部へ、長い配線を用いて信号を転送するために、ノイズの影響が大きいといった問題がある。
【0013】
更に、外付け基板では、パラレル/シリアル変換回路及びシリアルアウトプット回路が必要となり、画素基板ではシリアル/パラレル変換回路やパラレルインプット回路が必要であるため回路が複雑であり、また消費電力も大きいという問題がある。
【0014】
上記問題を解決し、メモリからの読み出し速度が速く、信号のノイズの影響が少なく、小型化可能な表示装置を提供することを課題とする。
【0015】
【課題を解決するための手段】
上述した課題を解決するために、本発明においては以下の手段を講じた。
【0016】
従来のフレームメモリは通常単結晶シリコン上に形成され、外付け基板に実装されるが、画素部が形成された基板(画素基板)上に、フレームメモリを一体形成する。
【0017】
本発明によって、
絶縁表面上に薄膜トランジスタを用いて形成された複数の画素と、複数のメモリセルで構成されるメモリと、ソースドライバとゲートドライバからなる駆動回路とを有する表示装置であって、
外部から入力されるシリアルの信号データをメモリを介して複数の画素に複数の配線でパラレルに出力することを特徴とする表示装置が提供される。
上記において、外部から入力されるシリアルの信号データは、画素基板外から入力されるものだけでなく、該画素基板上に形成されたCPUから入力されるものでもよい。
【0018】
また、絶縁表面上に薄膜トランジスタを用いて形成された、複数の画素と、複数のメモリセルで構成されるメモリと、ソースドライバとゲートドライバからなる駆動回路とを有する表示装置であって、
前記複数のメモリセルに記憶されたデジタル信号それぞれを同時に読み出し、前記絶縁表面上に形成された複数の配線を介して前記複数の画素に入力する前記絶縁表面上に形成された駆動回路を有することを特徴とする表示装置が提供される。
【0019】
上記において、その装置は前記出力されたデジタル信号を保持する手段と、
前記保持されたデジタル信号を、一斉に前記複数の画素に入力する手段、
もしくは前記出力されたデジタル信号を保持する手段と、
前記保持されたデジタル信号を、アナログ信号に変換し、同時に前記複数の画素に入力する手段とを有することを特徴とする表示装置であっても良い。
【0020】
上記において、一度に行われる画素への入力は画素一行分もしくは一列分であっても良いし、あるいはそのうち複数に分割した一部分であっても良い。
【0021】
そして上記において、前記メモリは、少なくとも画素数行分のデジタル信号を記憶可能な容量を有する必要があり、そのメモリはSRAMもしくはDRAMであっても良い。
【0022】
また上記において、画素に用いられる素子は液晶、OLED、電子源素子の何れであってもよく、装置に用いる薄膜トランジスタは多結晶半導体薄膜、アモルファス半導体薄膜の何れを用いて形成しても良い。
【0023】
また本発明によって、絶縁表面上に薄膜トランジスタを用いて形成された複数の画素と、複数のメモリセルで構成されるメモリと、ソースドライバとゲートドライバからなる駆動回路とを有し、
外部から入力されるシリアルの信号データをメモリを介して複数の画素に複数の配線でパラレルに出力することを特徴とする表示装置の駆動方法が提供される。
【0024】
また本発明によって、絶縁表面上に薄膜トランジスタを用いて形成された複数の画素と、複数のメモリセルで構成されるメモリと、ソースドライバとゲートドライバからなる駆動回路とを有し、
前記複数のメモリセルに記憶されたデータをデジタル信号として同時に読み出し、前記複数の画素に同時に入力することを特徴とする表示装置の駆動方法が提供される。
【0025】
上記において、その方法は前記複数のメモリセルの1行分に記憶されたデータをデジタル信号として読み出し、前記読み出したデジタル信号を保持し、
前記複数の画素に同時に入力することを特徴とする表示装置の駆動方法であっても良い。
【0026】
上記において、前記保持されたデジタル信号をアナログ信号に変換して前記複数の画素に同時に入力することを特徴とする表示装置の駆動方法であっても良い。
【0027】
また上記において、一度に入力される画素は画素一行分でも良いし、複数に分割したうちの一部分である表示装置の駆動方法であっても良い。
【0028】
このような構成にすることにより、フレームメモリから一行同時に読み出しを行い、パラレルに画素の駆動回路へ入力することが可能である。その結果、画像データをシリアル転送する必要が無く、パラレル/シリアル変換回路やシリアルアウトプット回路、シリアル/パラレル変換回路やパラレルインプット回路などの回路が不要である。
【0029】
このように、より単純な構成と簡単な回路でフレームメモリと画素部を有する表示装置を構成することが可能となる。その結果、ノイズの低減が可能であり、また低消費電力を実現することができる。
【0030】
また、フレームメモリ一行分の画像データを全てパラレルで処理するために、シリアル転送と比較した場合に、画像データの転送速度が大幅に向上する。その結果、画像の表示をより高速に行うことができ、画質の向上を実現することができる。
【0031】
さらに、フレームメモリを画素部と同様なTFT(あるいは容量、抵抗)を用いて構成されるために、画素部を形成するプロセスを殆ど変えることなく作製することが可能であり、フレームメモリを一体形成する場合に、別のチップを実装する場合と比較してコスト的にも低減することが可能である。
【0032】
従来、フレームメモリを画素基板上に作製した場合には、メモリの動作速度が単結晶シリコン上のメモリと比較して遅く、メモリセルも大きいという問題があった。
しかし、これらの困難性は以下に述べるように、低減あるいは回避できることが可能であることがわかる。
【0033】
まず、メモリの動作速度であるが、本明細書の実施例で説明されるプロセスを用いることで従来の絶縁表面を有する基板上に形成されるTFTよりも高移動度のTFTを実現することができるため、動作速度的にもフレームメモリとして実用可能なメモリを形成することが可能となる。
【0034】
また、他のポリシリコンやアモルファスシリコンを用いた場合であっても、画素数や表示方法、フレームメモリの構成、画像の内容によっては、動作速度のデメリットを気にせず用いることも可能である。
【0035】
また、メモリ全体の面積を考えると、外付けの基板を別に用いることによる面積の増加に比べるとむしろ小型化することも可能である。またCOG技術によってメモリを実装する場合と比較したとしても実装に要するマージンを考え合せると、メモリ面積は問題にならない。さらに、TFTの微細化も進んでおり、今後は小型化においても有利な構成になることが期待される。
【0036】
本発明において、フレームメモリとは、表示装置外部より入力された映像信号を、1フレーム分もしくは数フレーム分記憶するメモリとする。一旦フレームメモリに記憶された1フレーム分の映像信号は、表示方法に応じて、任意の順に読み出される。
【0037】
【発明の実施の形態】
図1に、本発明の表示装置の代表的な構成を示すブロック図を示す。
【0038】
図1において、画素部101が形成された絶縁表面を有する画素基板100上に、フレームメモリ103、駆動回路が一体形成されている。駆動回路は本明細書中では以下、その役割によってソースドライバ107、ゲートドライバ108に分ける。外部から入力した信号をフレームメモリ103にいったん記憶させた後に読み出され、ソースドライバ107を通して複数の配線で画素部101の複数の画素に同時に出力する。ゲートドライバ108は外部の信号で生成される信号を用いて画素部101中の各画素の表示制御を行う。
【0039】
フレームメモリ103はマトリクス状に配置された複数のメモリセルを有する。
【0040】
図2に実施の形態例としてフレームメモリ103と画素を一行分の画素数のデータの本数の信号線でパラレルに接続したものを示す。フレームメモリ103の構造は、図5のように多数のメモリセル301をマトリクス状に配置したものになっている。このとき、外部からシリアルに入力された信号をパラレルに接続した信号線を通して同時に画素部101に出力することができる。
【0041】
本実施の形態に示すフレームメモリはSRAMによって構成される。各メモリセル301にはワード線302、データ線303、反転データ線304が接続されている。メモリセルの選択は行デコーダ308と列デコーダ307によって行われる。行デコーダ308は複数あるワード線302のうちの一本を選択し、また列デコーダ307はセレクタ306を通して選択するメモリセル301に接続されるデータ線303、反転データ線304を選択する。そして書き込み回路305からの信号メモリセル301に書き込み、あるいはメモリセル301に書き込まれた信号を並列読み出し回路309で読み取る。これらは同一の絶縁基板300上に形成される。フレームメモリへのデータ及びアドレス信号、読み出し信号などの制御信号、そして電源は外部から送られる。
【0042】
メモリセルは図6のように第1トランジスタ311、第2トランジスタ312と第1インバータ313、第2インバータ314により構成される。
各メモリセルにおいて、ワード線302は第1トランジスタ311及び第2トランジスタ312のゲート電極に、データ線303は第1トランジスタ311のソース電極またはドレイン電極に、反転データ線304は第2トランジスタ312のソース電極またはドレイン電極に、それぞれ接続されている。
【0043】
上記の第1インバータ313、及び第2インバータ314は、第1インバータ313の出力が第2インバータ314の入力に接続され、同様に第2インバータ314の出力が第1インバータ313の入力に接続されたフリップフロップ構成となっている。
【0044】
そして、上記の第1トランジスタ(以下、選択用トランジスタとも呼ぶ)311はデータ線にソースまたはドレイン電極を通じて、第2トランジスタ312は反転データ線にソースまたはドレイン電極を通じてそれぞれ接続される一方、ゲート電極はワード線に接続されている。
【0045】
図5及び図6のメモリセルの動作原理について説明する。まず、選択用トランジスタ311、312がON状態の時に例えばデータ線に“1”が供給され、反転データ線に“0”が供給されたとすると、A点には“1”が、B点には“0”がフリップフロップに書き込まれ、選択用トランジスタ311、312がOFF状態となってもその状態は保持し続けられる。そして、再び選択用トランジスタ311、312がON状態になった時に、データ線に“1”が、反転データ線に“0”が読み出される。
【0046】
メモリセルからの信号読み出し回路309の一例としてセンスアンプを挙げる。図7にセンスアンプの構造の一例を示す。なお、ここでは1本のデータ線及び反転データ線に対応する回路を代表で示す。
【0047】
図7に示すようにセンスアンプは5個のトランジスタ321〜325で構成される。電源VDD329とバイアス電位326を印加すると、データ線303と反転データ線304の電位の大小関係に応じてHighもしくはLowの信号330を出力する。またトランジスタ325の代わりに定電流源を用いることができ、出力330には必要に応じて1個もしくは複数のインバータを付けても良い。
【0048】
複数のメモリセルに記憶されたデジタル信号は読み出し回路を用いて並列に読み出され、パラレルの信号のままソースドライバ107に転送され、同時に画素部に出力される。ソースドライバ107内にラッチ回路を構成にすることによって信号を保持することもできる。また、同じくソースドライバ107内にDACを構成することによってデジタル信号からアナログ信号に変換して画素部に転送させることもできる。
【0049】
なお、フレームメモリはSRAMを用いても良いしDRAMを用いても良い。また、絶縁表面上に作製可能な公知のあらゆる構成のメモリを用いることができる。
【0050】
なお、フレームメモリから同時に送り出すデータは画素一行分のデータである必要は無く、画素一行分以下のデータであっても良い。例えばRGBカラー表示の場合には、フレームメモリから出力するデータは画素一行分のうち、R、G、Bの何れかに入力するデータだけであっても良い。この場合1フレームあるいは1水平期間を3分割してR、G、Bの3回に分けて表示することができる。もちろん、1フレーム内に出力されるデータはRGBの分割に限られるわけではなく、画素一行分のデータをいくつかに分けたうちの一つであっても同様である。
【0051】
ゲートドライバ108は外部からスタートパルスとクロックを入力することで生成される信号を画素部101中の各画素に送り出すものである。また、ソースドライバ107とゲートドライバ108の位置関係を逆転させることにより画素の1行分だけではなく画素の1列分またはその一部に同時に入力することができる。
【0052】
これらの画素として用いられているものは液晶、OLED、電子源素子などである。これらを用いた実施例の詳細は後述する。これら以外の公知の構成の画素にも本発明は適用できる。
【0053】
また、画素やメモリセル、駆動回路で使われたトランジスタはTFTで形成することができる。TFTはアモルファス半導体、多結晶半導体で作製することができる。作製プロセスは後述する。
【0054】
【実施例】
本発明の実施例について説明する。
(実施例1)
本実施例では、デジタルの映像信号をメモリに記憶し、アナログ変換して画素部に入力する表示装置の構成を示す。
【0055】
図3は、本実施例の構成を示すブロックである。
【0056】
図3において、表示装置は、絶縁表面を有する画素基板200上に形成された、フレームメモリ201、ソースドライバ205、ゲートドライバ206、画素部207を有する。フレームメモリ201において、表示装置外部より入力されたデジタルの映像信号が記憶される。
【0057】
ここでは、各配線A〜Cの本数はRGBカラーの場合一行分の画素数×ビット数、配線Dの本数は一行分の画素数である。つまり、この場合同時に一行分の画像データを送り出すことができる。
【0058】
なお、実施の形態で前述したように、フレームメモリ一行分には画素一行分のデータが記憶されている必要は無く、画素一行分以下のデータであっても良い。その場合には図3に示したソースドライバのブロック構成においてDACと画素の間に画素を選択するセレクタを設ければ良い。セレクタは公知のものを用いることができる。
【0059】
例えばRGBカラー表示の場合には、フレームメモリ一行には画素一行分のうち、R、G、Bの何れかのデータだけであってもよく、この場合1フレームあるいは1水平期間を3分割してR、G、Bの3回に分けて表示することができる。そして、DACと画素の間にRGBの画素を選択するセレクタを設ければ良い。
【0060】
図3に示したもののうち、フレームメモリ201に関しては前述したので、以下にソースドライバ205、ゲートドライバ206、画素部207について詳細に説明する。
【0061】
ソースドライバ205はラッチ202、レベルシフタ203、デジタルアナログコンバータ(以下、DACと記載する。)204によって構成される。しかし、図3ではこのような構成としているが、図25のようにソースドライバ805をレベルシフタ803、DAC804によって構成してもよい。また、レベルシフタ203の役割をDAC204に持たせることによって、図26のようにソースドライバ825をラッチ822、DAC824によって構成することもできる。さらに、パラレル信号を直接画素部に送ることができるように、複数個のDACを画素部847の回路に含ませた図27のような構成としてもよい。なお、ここでいうラッチ、レベルシフタ、DACはそれぞれ複数個から構成されていることは言うまでもない。
【0062】
図8にラッチ202の構成を示す。並列に配置された複数のラッチ回路331のそれぞれその入力端330は図7に示したフレームメモリ201中のセンスアンプのデータ出力端子に接続される。センスアンプより出力された信号はメモリラッチ制御信号332により一斉にラッチされる。
【0063】
ラッチ回路331の一例を図9に示す。これは2個のインバータ342、343と1個のゲート用トランジスタ341及び制御インバータ344から構成される。入力されたセンスアンプからのデータ330はメモリラッチ制御信号332が“1”の場合のみゲート用トランジスタが開となり、インバータを駆動しラッチ出力333の状態を変化させて出力する。メモリラッチ制御信号332が“0”の場合出力333の状態は変化せずにデータを保持する。
【0064】
レベルシフタ203の一例を図10に示す。レベルシフタは6つのトランジスタ351〜356から構成される。ラッチからの入力信号333はトランジスタ355及び356により構成されるインバータによる反転信号と併せて4つのトランジスタ351〜354に入力され、その出力359は電源端子357または電源端子358の電圧レベルまでシフトされる。
【0065】
図3のDAC204の一例を図11に示す。図11のDACは8ビットのデジタル信号をアナログ信号に変換するものであり、大きく分けて粗調電圧選択部と微調電圧選択部からなる。また、図11のように、DACは極性反転回路を有していてもよい。
【0066】
粗調電圧選択部は8つの電圧選択スイッチ408からなる。電圧選択スイッチ408は図12の構成のようにトランジスタを利用してあるパターンの信号入力に対してのみスイッチが作動して印加された電位429、430が431、432へそれぞれ出力されるというものである。これを利用して8ビットのデジタル信号のうち上位3ビットの入力信号394〜396及びその反転信号397〜399の値によりどれか一つの電圧選択スイッチが作動し入力電位385〜393に応じた電位VH、VLが発生する。
【0067】
微調電圧選択部は下位5ビットの入力信号400〜404に応じて異なる抵抗379〜384に電流が流れ、VL、VHとなる電位を32段階の高さで出力405から出すことができる。この出力が画素部のソース線となる。
アナログスイッチ378は制御信号406及び反転制御信号407によってリセット期間中は閉じられその他の期間は開くようになっている。
図11では抵抗379〜384を用いたが、抵抗の代わりに容量を用いても良い。
【0068】
ゲートドライバ206は、外部からスタートパルスとクロックを入力することで生成される信号をゲート線を通して画素部に送り出すものである。
【0069】
本実施例の画像表示装置の例として挙げた液晶表示装置は、アクティブマトリクス型の液晶表示装置に適用できるものであり、図13に示すように複数の画素441をm×nのマトリクス状に配置した画素アレイ442を有している。
【0070】
個々の画素は図14にあるように液晶容量451及び保持容量452からなる画素容量453とアモルファスまたは多結晶シリコンなどの半導体層からなるトランジスタ454からなる。
【0071】
また、画素441はガラス基板などの光透過型の絶縁基板443上に形成されており、この絶縁基板443上には画素441を駆動するソース線448やゲート線444もあわせて形成されている。そして各ソース線448及び各ゲート線444が重なる位置に各画素441がそれぞれ配置されたものになっている。
【0072】
図13に示すように、上記の各ゲート線444およびソース線448は画素アレイ442中の各画素441に接続される。
【0073】
これらの配線及び前述したフレームメモリ201、ソースドライバ205、ゲートドライバ206は殆ど共通のプロセスをもって作製することができる。そのため絶縁基板443上に一体形成することが可能である。
なお、本発明において、外部からフレームメモリへのアドレス信号、読み出し信号、ドライバへのラッチ信号、スタートパルス、クロックなどが入力されるが、より簡単な外部信号からこれらの制御信号を作成するコントローラ回路を同一基板上に作成しても良い。
【0074】
フレームメモリの書き換えの期間は、フレームメモリの容量や構成によって以下のようになる。フレームメモリが1画像分のデータ容量を有する場合には、1フレームのうちの垂直ブランキング期間においてデータの書き換えを行う。フレームメモリが2画像分以上のデータ容量を有する場合には、各フレームにおいて画像を表示しているメモリ領域以外のデータを自由に書換えることができ、十分な書き換え時間を確保することができる。
【0075】
また、読み出しと書き込みを別のデータ線を用いることで同時に行うことのできるデュアルポートのメモリであれば、表示を行っている画像データであっても自由にデータの書き換えを行うことが可能である。特に、メモリが1画像分以下の容量であっても、表示の終わったメモリ領域のデータを更新することで画像を表示することができる。
【0076】
ここで、データ容量とは、データ容量=画素数×階調数×色数
で表される。色数はRGBカラーでは3、単色カラー及び白黒では1である。また、階調数はビット数で表しているので、256階調で8、64階調では6、8階調では3である。
【0077】
また、これらを全て同一絶縁基板443上に複数のDACを一体形成することで、シリアル/パラレル変換回路などを用いる必要が無くなる。そのため速度の向上及びシリアル/パラレル変換回路を通すことによるノイズの影響を防ぐことができ、さらに回路の簡略化及び低コスト化を図ることができる。
(実施例2)
本実施例では、実施例1の形態に示した構成の液晶表示部と駆動回路及びメモリセルを一体に形成するプロセスについて説明する。但し駆動回路部分とメモリセル部に関しては基本単位であるCMOS回路を図示することとする。
【0078】
また、画素を構成するトランジスタとして、図14に示したトランジスタ454を示す。
そして、画素に関しては、書き込み用TFTと、ソース信号線と、保持容量のみを示す。
【0079】
まず、図15(A)に示すように、コーニング社の#7059ガラスや#1737ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスから成る基板3001上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜3002を形成する。例えば、プラズマCVD法でSiH4、NH3、N2Oから作製される酸化窒化シリコン膜3002aを10〜200nm(好ましくは50〜100nm)形成し、同様にSiH4、N2Oから作製される酸化窒化水素化シリコン膜3002bを50〜200nm(好ましくは100〜150nm)の厚さに積層形成する。本実施例では下地膜3002を2層構造として示したが、前記絶縁膜の単層膜または2層以上積層させた構造として形成しても良い。
【0080】
島状半導体層3003〜3006は、非晶質構造を有する半導体膜をレーザー結晶化法や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この島状半導体層3003〜3006の厚さは25〜80nm(好ましくは30〜60nm)の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム(SiGe)合金などで形成すると良い。
【0081】
レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発振型のエキシマレーザーやYAGレーザー、YVO4レーザーを用いる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数30Hzとし、レーザーエネルギー密度を100〜400mJ/cm2(代表的には200〜300mJ/cm2)とする。また、YAGレーザーを用いる場合にはその第2高調波を用いパルス発振周波数1〜10kHzとし、レーザーエネルギー密度を300〜600mJ/cm2(代表的には350〜500mJ/cm2)とすると良い。そして幅100〜1000μm、例えば400μmで線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率(オーバーラップ率)を80〜98%として行う。
【0082】
次いで、島状半導体層3003〜3006を覆うゲート絶縁膜3007を形成する。ゲート絶縁膜3007はプラズマCVD法またはスパッタ法を用い、厚さを40〜150nmとしてシリコンを含む絶縁膜で形成する。本実施例では、120nmの厚さで酸化窒化シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコン膜を用いる場合には、プラズマCVD法でTEOS(Tetraethyl Orthosilicate)とO2とを混合し、反応圧力40Pa、基板温度300〜400℃とし、高周波(13.56MHz)、電力密度0.5〜0.8W/cm2で放電させて形成することが出来る。このようにして作製される酸化シリコン膜は、その後400〜500℃の熱アニールによりゲート絶縁膜として良好な特性を得ることが出来る。
【0083】
そして、ゲート絶縁膜3007上にゲート電極を形成するための第1の導電膜3008と第2の導電膜3009とを形成する。本実施例では、第1の導電膜3008をTaで50〜100nmの厚さに形成し、第2の導電膜3009をWで100〜300nmの厚さに形成する。
【0084】
Ta膜はスパッタ法で、TaのターゲットをArでスパッタすることにより形成する。この場合、Arに適量のXeやKrを加えると、Ta膜の内部応力を緩和して膜の剥離を防止することが出来る。また、α相のTa膜の抵抗率は20μΩcm程度でありゲート電極に使用することが出来るが、β相のTa膜の抵抗率は180μΩcm程度でありゲート電極とするには不向きである。α相のTa膜を形成するために、Taのα相に近い結晶構造をもつ窒化タンタルを10〜50nm程度の厚さでTaの下地に形成しておくとα相のTa膜を容易に得ることが出来る。
【0085】
W膜を形成する場合には、Wをターゲットとしたスパッタ法で形成する。その他に6フッ化タングステン(WF6)を用いる熱CVD法で形成することも出来る。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、W膜の抵抗率は20μΩcm以下にすることが望ましい。W膜は結晶粒を大きくすることで低抵抗率化を図ることが出来るが、W中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度99.9999%のWターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してW膜を形成することにより、抵抗率9〜20μΩcmを実現することが出来る。
【0086】
なお、本実施例では、第1の導電膜3008をTa、第2の導電膜3009をWとしたが、特に限定されず、いずれもTa、W、Ti、Mo、Al、Cuなどから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成しても良い。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いても良い。本実施例以外の組み合わせの一例で望ましいものとしては、第1の導電膜3008を窒化タンタル(TaN)で形成し、第2の導電膜3009をWとする組み合わせ、第1の導電膜3008を窒化タンタル(TaN)で形成し、第2の導電膜3009をAlとする組み合わせ、第1の導電膜3008を窒化タンタル(TaN)で形成し、第2の導電膜3009をCuとする組み合わせ等が挙げられる。
【0087】
また、LDDを小さくして済むような場合は、W単層などの構成にしても良いし、構成は同じでも、テーパー角を立てることによって、LDDの長さを小さくすることができる。
【0088】
次に、レジストによるマスク3010〜3015を形成し、電極及び配線を形成するための第1のエッチング処理を行う。本実施例ではICP(Inductively Coupled Plasma:誘導結合型プラズマ)エッチング法を用い、エッチング用ガスにCF4とCl2を混合し、1Paの圧力でコイル型の電極に500WのRF(13.56MHz)電力を投入してプラズマを生成して行う。基板側(試料ステージ)にも100WのRF(13.56MHz)電力を投入し、実質的に負の自己バイアス電圧を印加する。CF4とCl2を混合した場合にはW膜及びTa膜とも同程度にエッチングされる。
【0089】
上記エッチング条件では、レジストによるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第1の導電層及び第2の導電層の端部がテーパー形状となる。テーパー部の角度は15〜45°となる。ゲート絶縁膜上に残渣を残すことなくエッチングするためには、10〜20%程度の割合でエッチング時間を増加させると良い。W膜に対する酸化窒化シリコン膜の選択比は2〜4(代表的には3)であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は20〜50nm程度エッチングされることになる。こうして、第1のエッチング処理により第1の導電層と第2の導電層から成る第1の形状の導電層3017〜3022(第1の導電層3017a〜3022aと第2の導電層3017b〜3022b)を形成する。このとき、ゲート絶縁膜3007においては、第1の形状の導電層3017〜3022で覆われない領域は20〜50nm程度エッチングされ薄くなった領域3016が形成される。(図15(B))
続いて、図15(C)に示すように、レジストマスク3010〜3015は除去しないまま、第2のエッチング処理を行う。エッチングガスにCF4とCl2とO2とを用い、W膜を選択的にエッチングする。この時、第2のエッチング処理により第2の形状の導電層3024〜3029(第1の導電層3024a〜3029aと第2の導電層3024b〜3029b)を形成する。このとき、ゲート絶縁膜3007においては、第2の形状の導電層3024〜3029で覆われない領域はさらに20〜50nm程度エッチングされ薄くなった領域3023が形成される。
【0090】
W膜やTa膜のCF4とCl2の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することが出来る。WとTaのフッ化物と塩化物の蒸気圧を比較すると、Wのフッ化物であるWF6が極端に高く、その他のWCl5、TaF5、TaCl5は同程度である。従って、CF4とCl2の混合ガスではW膜及びTa膜共にエッチングされる。しかし、この混合ガスに適量のO2を添加するとCF4とO2が反応してCOとFになり、FラジカルまたはFイオンが多量に発生する。その結果、フッ化物の蒸気圧が高いW膜のエッチング速度が増大する。一方、TaはFが増大しても相対的にエッチング速度の増加は少ない。また、TaはWに比較して酸化されやすいので、O2を添加することでTaの表面が酸化される。Taの酸化物はフッ素や塩素と反応しないためさらにTa膜のエッチング速度は低下する。従って、W膜とTa膜とのエッチング速度に差を作ることが可能となりW膜のエッチング速度をTa膜よりも大きくすることが可能となる。
【0091】
そして、第1のドーピング処理を行いn型を付与する不純物元素を添加する。ドーピングの方法はイオンドープ法もしくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を1×1013〜5×1014atoms/cm2とし、加速電圧を60〜100keVとして行う。n型を付与する不純物元素として15族に属する元素、典型的にはリン(P)または砒素(As)を用いるが、ここではリン(P)を用いる。この場合、導電層3024〜3029がn型を付与する不純物元素に対するマスクとなり、自己整合的に第1の不純物領域3030〜3033が形成される。第1の不純物領域3030〜3033には1×1020〜1×1021atoms/cm3の濃度範囲でn型を付与する不純物元素を添加する。(図15(C))
そして、図16(A)に示すようにp型TFTと画素部TFTになる部分をレジストマスク3034、3035で覆った上で第2のドーピング処理を行う。このとき、画素部TFTは全てレジストマスクで覆わずに外側を開けてドーピングを行う。第2のドーピング処理は、第1のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてn型を付与する不純物元素をドーピングする。例えば、加速電圧を70〜120keVとし、1×1013atoms/cm2のドーズ量で行い、図15(B)で島状半導体層に形成された第1の不純物領域3030〜3033内に新たな不純物領域3036〜3038を形成する。ドーピングは、第2の形状の導電層3024、3028を不純物元素に対するマスクとして用い、レジストマスクで覆われていないところの第1の導電層3024a、3028aの下側の領域の半導体層にも不純物元素が添加されるようにドーピングする。こうして、第3の不純物領域3039、3040が形成される。この第3の不純物領域3039、3040に添加されたリン(P)の濃度は、第1の導電層3024a、3028aのテーパー部の膜厚に従って緩やかな濃度勾配を有している。なお、第1の導電層3024a、3028aのテーパー部と重なる半導体層において、第1の導電層3024a、3028aのテーパー部の端部から内側に向かって若干、不純物濃度が低くなっているものの、ほぼ同程度の濃度である。
【0092】
そして、図16(B)に示すように、pチャネル型TFTを形成する島状半導体層3004と保持容量を形成する島状半導体層3006に、第1の導電型とは逆の導電型の第4の不純物領域3043、3044を形成する。第2の形状の導電層3025b、3028bを不純物元素に対するマスクとして用い、自己整合的に不純物領域を形成する。このとき、nチャネル型TFTを形成する島状半導体層3003、および画素部TFT3005はレジストマスク3041、3042で全面を被覆しておく。ドーピングは、第2の形状の導電層3025、3028を不純物元素に対するマスクとして用い、レジストマスクで覆われていないところの第1の導電層3025a、3028aの下側の領域の半導体層にも不純物元素が添加されるようにドーピングする。こうして、第5の不純物領域3045、3046が形成される。不純物領域3043と3044にはそれぞれ異なる濃度でリンが添加されているが、ジボラン(B2H6)を用いたイオンドープ法で形成し、そのいずれの領域においても不純物濃度が2×1020〜2×1021atoms/cm3となるようにする。
【0093】
以上までの工程でそれぞれの島状半導体層に不純物領域が形成される。島状半導体層と重なる第2の形状の導電層3024〜3027がゲート電極として機能する。また、3029は島状のソース信号線として機能する。3028は容量配線として機能する。
【0094】
そして、図16(C)に示すように、レジストマスク3041、3042を除去した後、導電型の制御を目的として、それぞれの島状半導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法(RTA法)を適用することが出来る。熱アニール法では酸素濃度が1ppm以下、好ましくは0.1ppm以下の窒素雰囲気中で400〜700℃、代表的には500〜600℃で行うものであり、本実施例では500℃で4時間の熱処理を行う。ただし、第2の形状の導電層3024〜3029に用いた配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜3047(シリコンを主成分とする)を形成した後で活性化を行うことが好ましい。
【0095】
さらに、3〜100%の水素を含む雰囲気中で、300〜450℃で1〜12時間の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化(プラズマにより励起された水素を用いる)を行っても良い。
【0096】
次いで、第1の層間絶縁膜3047は酸化窒化シリコン膜から100〜200nmの厚さで形成する。その上にアクリルなどの有機絶縁物材料から成る第2の層間絶縁膜3048を形成する。また、第2の層間絶縁膜3048として有機絶縁物材料の代わりに無機材料を用いることもできる。無機材料としては無機SiO2やプラズマCVD法で作製したSiO2(PCVD−SiO2)、SOG(Spin on Glass;塗布珪素酸化膜)等が用いられる。2つの層間絶縁膜を形成した後にコンタクトホールを形成するためのエッチング工程を行う。
【0097】
そして、駆動回路部において島状半導体層のソース領域とコンタクトを形成するソース配線3049、3050、ドレイン領域とコンタクトを形成するドレイン配線3051、を形成する。また、画素部においては、接続電極3052、画素電極3053、3054を形成する(図17(A))。この接続電極3052により、ソース信号線3029は、書き込み用TFTと電気的な接続が形成される。なお、画素電極3053、3054及び保持容量は隣り合う画素のものである。
【0098】
なお、本実施例では、書き込み用TFTは、ダブルゲート構造で示したが、シングルゲート構造やトリプルゲート構造でも構わないし、マルチゲート構造でも構わない。
【0099】
以上のようにして、nチャネル型TFT、pチャネル型TFTを有する駆動回路部と、書き込み用TFT、保持容量を有する画素部とを同一の基板上に形成することができる。本明細書中ではこのような基板をアクティブマトリクス基板と呼ぶ。
【0100】
本実施例は、ブラックマトリクスを用いることなく、画素電極間の隙間を遮光することができるように、画素電極の端部をソース信号線や書き込み用ゲート信号線と重なるように配置されている。
【0101】
また、本実施例で示す工程に従えば、アクティブマトリクス基板の作製に必要なフォトマスクの数を5枚(島状半導体層パターン、第1配線パターン(ソース信号線、容量配線)、pチャネル領域のマスクパターン、コンタクトホールパターン、第2配線パターン(画素電極、接続電極含む))とすることができる。その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与することができる。
【0102】
続いて、図17(A)の状態のアクティブマトリクス基板を得た後、アクティブマトリクス基板上に配向膜3055を形成しラビング処理を行う。
【0103】
一方、対向基板3056を用意する。対向基板3056にはカラーフィルター層3057〜3059、オーバーコート層3060を形成する。カラーフィルター層はTFTの上方で赤色のカラーフィルター層3057と青色のカラーフィルター層3058とを重ねて形成し遮光膜を兼ねる構成とする。少なくともTFTと、接続電極と画素電極との間を遮光する必要があるため、それらの位置を遮光するように赤色のカラーフィルターと青色のカラーフィルターを重ねて配置することが好ましい。
【0104】
また、接続電極3052に合わせて赤色のカラーフィルター層3057、青色のカラーフィルター層3058、緑色のカラーフィルター層3059とを重ね合わせる。各色のカラーフィルターはアクリル樹脂に顔料を混合したもので1〜3μmの厚さで形成する。これは感光性材料を用い、マスクを用いて所定のパターンに形成することができる。オーバーコート層3060は光硬化型または熱硬化型の有機樹脂材料で形成し、例えば、ポリイミドやアクリル樹脂などを用いる。
【0105】
スペーサの配置は任意に決定すれば良い。例えば、ここでは図示しないが接続電極上の液晶材料中に配置すると良い。また、スペーサは駆動回路部の全面に渡って配置しても良いし、ソース配線およびドレイン配線を覆うようにして配置しても良い。
【0106】
オーバーコート層3060を形成した後、対向電極3061をパターニング形成し、配向膜3062を形成した後ラビング処理を行う。
【0107】
そして、画素部と駆動回路部及びメモリセルが形成されたアクティブマトリクス基板と対向基板とをシール剤3064で貼り合わせる。シール剤3064にはフィラーが混入されていて、このフィラーとスペーサによって均一な間隔を持って2枚の基板が貼り合わせられる。その後、両基板の間に液晶材料3063を注入し、封止剤(図示せず)によって完全に封止する。液晶材料3063には公知の液晶材料を用いれば良い。このようにして図17(B)に示すアクティブマトリクス型液晶表示装置が完成する。
【0108】
実施例ではCMOS構成のTFTを示したが、このようなTFTを使って図6で示すようなメモリセルを形成することができる。
【0109】
なお、上記の行程により作成されるアクティブマトリクス型液晶表示装置におけるTFTはトップゲート構造をとっているが、ボトムゲート構造のTFTやその他の構造のTFTに対しても本実施例は容易に適用され得る。
(実施例3)
本実施例において、実施例2において示した液晶表示装置とは異なり、反射型の液晶表示装置に本発明を使用した場合の作製工程の一例を示す。
【0110】
実施例2に従い、図18(A)に示すアクティブマトリクス基板(図17(A)と同様)を作製する。続いて、第3の層間絶縁膜3201として、樹脂膜を形成した後、画素電極部にコンタクトホールを開口し、反射電極3202を形成する。反射電極3202としては、Al、Agを主成分とする膜、あるいはそれらの積層膜等の、反射性に優れた材料を用いることが望ましい。
【0111】
一方、対向基板3056を用意する。対向基板3056には、本実施例においては対向電極3205をパターニングして形成している。対向電極3205は、透明導電膜として形成する。透明導電膜としては、酸化インジウムと酸化スズとの化合物(ITOと呼ばれる)または酸化インジウムと酸化亜鉛との化合物からなる材料を用いることが出来る。
【0112】
特に図示していないが、カラー液晶表示装置の作成の際には、カラーフィルタ層を形成する。このとき、隣接した色の異なるカラーフィルタ層を重ねて形成し、TFT部分の遮光膜を兼ねる構成とすると良い。
【0113】
その後、アクティブマトリクス基板および対向基板に、配向膜3203および3204を形成し、ラビング処理を行う。
【0114】
そして、画素部と駆動回路部が形成されたアクティブマトリクス基板と対向基板とをシール剤3206で貼り合わせる。シール剤3206にはフィラーが混入されていて、このフィラーとスペーサによって均一な間隔を持って2枚の基板が貼り合わせられる。その後、両基板の間に液晶材料3207を注入し、封止剤(図示せず)によって完全に封止する。液晶材料3207には公知の液晶材料を用いれば良い。このようにして図18(B)に示す反射型の液晶表示装置が完成する。
【0115】
また、画素の半分を反射電極、残る半分を透明電極とした、半透過型の表示装置として作製する場合にも、本発明は容易に適用することが出来る。
(実施例4)
本発明の実施例1において図6で示したフレームメモリとは異なる構成のフレームメモリを図19に基づいて説明する。なお、説明の便宜上前記の実施例1の図面に示した部材と同一の機能を有する部材に関しては同一の符号にし、その説明を省略する。
【0116】
本実施例の液晶表示装置におけるフレームメモリは、図19に示すように、DRAMの構造を有している。実施例1と同様、フレームメモリのメモリ容量は下記の条件を満たす。
【0117】
メモリ容量≧画素数×階調数×色数
ここで色数はRGBカラーでは3、単色カラー及び白黒では1である。また、階調数はビット数で表しているので、256階調で8、64階調では6、8階調では3である。
【0118】
上記のメモリ用トランジスタ601におけるソース電極はデータ線303に接続される一方、ゲート電極はワード線302に接続される。
【0119】
また、メモリ用トランジスタ601のドレイン電極がデータ保持容量602に接続される。そしてワード線302に所定の電圧を印加することでメモリ用トランジスタ601がONし、データ線303に供給される表示用データがデータ保持容量602に記憶される。また、読み出しも同様にワード線302に所定の電圧を引加するとメモリ用トランジスタ601がONし、データ保持容量602に記憶されている表示用データがデータ線303を通して読み出される。
【0120】
ここでフレームメモリに十分な容量があれば通常のDRAMに必要なリフレッシュ回路を不要とすることができる。なぜなら本実施例ではフレームメモリの一部分を使用して1フレーム期間の1/z(zは全フレームメモリ容量を単位フレームで割ったもの)ごとに表示用データが読み出し及び再書き込みを行うためである。
【0121】
本実施例は実施例1〜実施例3と自由に組み合わせて実施することができる。
(実施例5)
本発明では、液晶を用いた表示装置の代わりに発光素子を用いた表示装置を用いることもできる。本明細書では、発光素子とは、流れる電流に応じた輝度で発光する素子や、印加された電圧に応じた輝度で発光する素子を示すものとする。
本発明の表示装置の各画素に配置する発光素子としては、OLEDや、電子源素子を用いた素子等、電流が流れることによって各画素を発光状態とする素子を自由に用いることができる。
【0122】
本実施例では、本発明の表示装置の各画素に配置する発光素子を、MIM型の電子源素子を用いた素子とし、表示装置を作成した例を示す。
【0123】
MIM型の電子源素子は、素子の微細化が可能で、均一な特性の素子を作製することが可能で、また、低電圧で駆動可能という点で注目されている。
【0124】
図21に、本発明の表示装置の画素の構成を示す断面図を示す。
【0125】
なお、画素構成としては、図20で示すように、スイッチングトランジスタ711、駆動トランジスタ713と電子源素子703と保持容量715の構成となっている。ゲート線718に信号が入力されてスイッチングトランジスタ711がONすると、ソース線716の信号が駆動トランジスタ713のゲートに入力されて駆動トランジスタ713がONされる。そして電源線717の電位が電子源素子703に印加されて発光する。
【0126】
保持容量715はゲート線718の信号が切れても、ここに電荷が残っている間は駆動トランジスタ713を動かす働きをする。但し、この容量は回路内に発生する寄生容量でも代用ができるので必ずしも必要ではない。
【0127】
図21では、スイッチング素子として機能するスイッチングトランジスタ711、駆動トランジスタ713、保持容量715及び発光素子の断面図を示す。なお、スイッチングトランジスタ711、駆動トランジスタ713を、TFTを用いて作製した例を示す。
【0128】
図21において、絶縁表面を有する基板720上にスイッチングトランジスタ711、駆動トランジスタ713、保持容量715、電子源素子737が形成されている。電子源素子737は、絶縁体によって形成された層間膜736上に、下部電極738と、上部電極743と、下部電極738と上記電極743との間に挟まれた絶縁膜739とによって構成される。ここで、726はゲート絶縁膜、733は層間膜、741は保護絶縁層、740aはコンタクト電極、740bは上部電極バスライン、742は保護電極である。
【0129】
スイッチングトランジスタ711のゲート電極730は、走査線(図示せず)に接続されている。スイッチングトランジスタ711の不純物領域724は、信号線734に接続され、不純物領域725は、駆動トランジスタ713のゲート電極731及び保持容量715の一方の電極732に接続されている。保持容量715のもう一方の電極729は、電源線W(図示せず)に接続されている。駆動トランジスタ713の不純物領域727は、電源線W(図示せず)に接続されている。駆動トランジスタ713の不純物領域728は、電極735に接続されている。電極735は、電子源素子737の下部電極738に接続されている。電子源素子737の上部電極743は、コンタクト電極740a及び上部電極バスライン740bを介して、全ての画素において一定の電位が与えられている。
【0130】
ここで、不純物領域とは、TFTのソース領域またはドレイン領域に相当する。なお、不純物領域724がソース領域の場合、不純物領域725はドレイン領域に相当し、不純物領域724がドレイン領域の場合、不純物領域725はソース領域に相当する。同様に、不純物領域727がソース領域の場合、不純物領域728はドレイン領域に相当し、不純物領域727がドレイン領域の場合、不純物領域728はソース領域に相当する。
【0131】
図21では、画素電極が下部電極738となっているが、画素電極を上部電極とする構成でも構わない。このとき、下部電極には全ての画素において一定の電位が与えられている。
【0132】
基板720の前記電子源素子737が設けられた面と対向するように基板744が設けられる。なお、基板744は透光性を有する。基板744上には、前記電子源素子737の電子放出領域749と向かい合うように蛍光体745が配置されている。蛍光体745の周囲には、ブラックマトリクス748が配置されている。なお、蛍光体745の表面は、メタルバック層746が形成されている。基板720と基板744の間747は、真空に保たれている。
【0133】
スイッチングトランジスタ711、駆動トランジスタ713及び保持容量715を作製する手法は、公知の手法を自由に用いれば良い。また、これらのTFTが形成されたら、絶縁体によって構成された層間膜736を形成し、その上に電子源素子を形成する。この際、層間膜733及び736として、スイッチングトランジスタ711、駆動トランジスタ713、保持容量715、配線735等による凹凸を十分緩和し、平坦な面が得られるような材質及び厚さを選択する必要がある。
【0134】
平坦化された絶縁表面上に電子源素子737を形成する。なお、電子源素子を形成する以前に、平坦化された層間膜736に、駆動用TFT713の配線735につながるコンタクトホールを作製しておき、下部電極形成と同時に、下部電極と駆動用TFT713の配線735との接続をとっても良い。電子源素子737の作製方法は、公知の手法を用いれば良い。
【0135】
ここで、電子源素子737の下部電極738を、画素のTFT(スイッチングトランジスタ711、駆動トランジスタ713)の遮光膜として利用することが可能である。
【0136】
なお、必ずしも電子源素子を、画素を構成するTFT(スイッチングトランジスタ711、駆動トランジスタ713)と重ねて配置する必要はない。
【0137】
上部電極743と下部電極738の間に電圧を印加することによって、この絶縁膜739に、ホットキャリアが注入される。この注入されたホットキャリアのうち、上部電極743の材料の仕事関数より大きなエネルギーをもつホットキャリアは、上部電極743を通過し真空中に放出される。
【0138】
こうして、真空中に放出された電子はメタルバック層746と上部電極743間の電圧によって真空に保たれた747中を加速される。加速された電子は、基板744に設けられた蛍光体745に、メタルバック層746を介して入射される。こうして、電子が入射した領域の蛍光体745は発光する。
【0139】
本実施例に示した構成の画素を有する表示装置では、各画素のTFTと重ねて電子源素子を配置しているので、微細な画素を形成することが可能である。
【0140】
本実施例においては、表示部分に液晶を用いた実施例と同様に、画素及び駆動回路、メモリセルを一体形成することができ、このことによってメモリからの読み出し速度が早く、信号のノイズの影響が少なく、消費電力の低減された表示装置が提供される。
【0141】
なお、本実施例においては、図21に示したような構成のMIM型電子源素子を用いて表示を行う表示装置(FED)を例に示したが、その他の構成を有するMIM型電子源素子や、MIM型以外の構造を有する電子源素子など、公知のあらゆる構成の電子源素子に本発明を適用することができる。また、本実施例は実施例1もしくは実施例4と自由に組み合わせて実施することができる。
(実施例6)
本発明での実施例5とは異なる構成の、液晶を用いた表示装置の代わりに発光素子を用いた表示装置について説明する。
【0142】
ここでは発光素子としては、OLED(Organic Light Emitting Diode)を用いた例を挙げる。なお本明細書中において、OLEDは、陽極と、陰極と、陽極と陰極に間に挟まれた有機化合物層とを有する構成である。陽極と陰極がそれぞれ第1の電極及び第2の電極に対応し、これらの電極間に電圧を印加することによって、OLEDは発光する。
【0143】
有機化合物層は通常、積層構造である。代表的には、コダック・イーストマン・カンパニーのTangらが提案した「正孔輸送層/発光層/電子輸送層」という積層構造が挙げられる。また他にも、陽極上に正孔注入層/正孔輸送層/発光層/電子輸送層、または正孔注入層/正孔輸送層/発光層/電子輸送層/電子注入層の順に積層する構造でも良い。発光層に対して蛍光性色素等をドーピングしても良い。
【0144】
本明細書において陰極と陽極の間に設けられる全ての層を総称して有機化合物層と呼ぶ。よって上述した正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等は、全て有機化合物層に含まれる。
【0145】
上記構造でなる有機化合物層に、一対の電極(陽極及び陰極)から所定の電圧をかけると、発光層においてキャリアの再結合が起こって発光する。なお本明細書においてOLEDを発光させることを、OLEDを駆動させると呼ぶ。
【0146】
なお、本明細書中においては、OLEDは、一重項励起子からの発光(蛍光)を利用するものでも、三重項励起子からの発光(燐光)を利用するものでも、どちらでも良い。
【0147】
また、OLEDの有機化合物層としては、低分子材料、高分子材料、中分子材料のいずれの材料であっても良い。
【0148】
なお、本明細書中において、中分子材料とは、昇華性を有さず、連鎖する分子の長さが、10μm以下のものとする。
【0149】
本実施例では、本発明の表示装置の画素部とその周辺に設けられる駆動回路部を同時に作製する方法について説明する。ここで、画素部とその周辺に設けられる駆動回路部とを構成するトランジスタは、TFTである場合の例を示す。また、各画素が有する発光素子は、OLEDである場合の例を示す。
【0150】
また、各画素の構成は、図20において示した構成とする例を示す。ここでは電子源素子703の代わりにOLEDを用いるとする。但し、説明を簡単にするために、駆動回路部に関しては基本単位であるCMOS回路を図示することとする。また、画素部を構成するトランジスタとして、スイッチングトランジスタ及び駆動トランジスタを示す。
【0151】
まず、図22(A)に示すように、コーニング社の#7059ガラスや#1737ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスから成る基板5001上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜5002を形成する。例えば、プラズマCVD法でSiH4、NH3、N2Oから作製される酸化窒化シリコン膜5002aを10〜200nm(好ましくは50〜100nm)形成し、同様にSiH4、N2Oから作製される酸化窒化水素化シリコン膜5002bを50〜200nm(好ましくは100〜150nm)の厚さに積層形成する。本実施例では下地膜5002を2層構造として示したが、前記絶縁膜の単層膜または2層以上積層させた構造として形成しても良い。
【0152】
島状半導体層5003〜5006は、非晶質構造を有する半導体膜をレーザー結晶化法や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この島状半導体層5003〜5006の厚さは25〜80nm(好ましくは30〜60nm)の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム(SiGe)合金などで形成すると良い。
【0153】
レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発振型のエキシマレーザーやYAGレーザー、YVO4レーザーを用いる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数30[Hz]とし、レーザーエネルギー密度を100〜400mJ/cm2(代表的には200〜300mJ/cm2)とする。また、YAGレーザーを用いる場合にはその第2高調波を用いパルス発振周波数1〜10kHzとし、レーザーエネルギー密度を300〜600mJ/cm2(代表的には350〜500mJ/cm2)とすると良い。そして幅100〜1000μm、例えば400μmで線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率(オーバーラップ率)を80〜98%として行う。
【0154】
次いで、島状半導体層5003〜5006を覆うゲート絶縁膜5007を形成する。ゲート絶縁膜5007はプラズマCVD法またはスパッタ法を用い、厚さを40〜150nmとしてシリコンを含む絶縁膜で形成する。本実施例では、120nmの厚さで酸化窒化シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコン膜を用いる場合には、プラズマCVD法でTEOS(Tetraethyl Orthosilicate)とO2とを混合し、反応圧力40Pa、基板温度300〜400℃とし、高周波(13.56MHz)、電力密度0.5〜0.8W/cm2で放電させて形成することが出来る。このようにして作製される酸化シリコン膜は、その後400〜500℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。
【0155】
そして、ゲート絶縁膜5007上にゲート電極を形成するための第1の導電膜5008と第2の導電膜5009とを形成する。本実施例では、第1の導電膜5008をTaで50〜100nmの厚さに形成し、第2の導電膜5009をWで100〜300nmの厚さに形成する。
【0156】
Ta膜はスパッタ法で、TaのターゲットをArでスパッタすることにより形成する。この場合、Arに適量のXeやKrを加えると、Ta膜の内部応力を緩和して膜の剥離を防止することが出来る。また、α相のTa膜の抵抗率は20μΩcm程度でありゲート電極に使用することが出来るが、β相のTa膜の抵抗率は180μΩcm程度でありゲート電極とするには不向きである。α相のTa膜を形成するために、Taのα相に近い結晶構造をもつ窒化タンタルを10〜50nm程度の厚さでTaの下地に形成しておくとα相のTa膜を容易に得ることができる。
【0157】
W膜を形成する場合には、Wをターゲットとしたスパッタ法で形成する。その他に6フッ化タングステン(WF6)を用いる熱CVD法で形成することも出来る。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、W膜の抵抗率は20μΩcm以下にすることが望ましい。W膜は結晶粒を大きくすることで低抵抗率化を図ることが出来るが、W中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度99.9999%のWターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してW膜を形成することにより、抵抗率9〜20μΩcmを実現することが出来る。
【0158】
なお、本実施例では、第1の導電膜5008をTa、第2の導電膜5009をWとしたが、特に限定されず、いずれもTa、W、Ti、Mo、Al、Cuなどから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成しても良い。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いても良い。本実施例以外の他の組み合わせの一例で望ましいものとしては、第1の導電膜5008を窒化タンタル(TaN)で形成し、第2の導電膜5009をWとする組み合わせ、第1の導電膜5008を窒化タンタル(TaN)で形成し、第2の導電膜5009をAlとする組み合わせ、第1の導電膜5008を窒化タンタル(TaN)で形成し、第2の導電膜5009をCuとする組み合わせが挙げられる。
【0159】
次に、レジストによりマスク5010〜5015を形成し、電極及び配線を形成するための第1のエッチング処理を行う。本実施例ではICP(Inductively Coupled Plasma:誘導結合型プラズマ)エッチング法を用い、エッチング用ガスにCF4とCl2を混合し、1Paの圧力でコイル型の電極に500WのRF(13.56MHz)電力を投入してプラズマを生成して行う。基板側(試料ステージ)にも100WのRF(13.56MHz)電力を投入し、実質的に負の自己バイアス電圧を印加する。CF4とCl2を混合した場合にはW膜及びTa膜とも同程度にエッチングされる。
【0160】
上記エッチング条件では、レジストによるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第1の導電層及び第2の導電層の端部がテーパー形状となる。テーパー部の角度は15〜45°となる。ゲート絶縁膜上に残渣を残すことなくエッチングするためには、10〜20%程度の割合でエッチング時間を増加させると良い。W膜に対する酸化窒化シリコン膜の選択比は2〜4(代表的には3)であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は20〜50nm程度エッチングされることになる。こうして、第1のエッチング処理により第1の導電層と第2の導電層から成る第1の形状の導電層5017〜5022(第1の導電層5017a〜5022aと第2の導電層5017b〜5022b)を形成する。このとき、ゲート絶縁膜5007においては、第1の形状の導電層5017〜5022で覆われない領域は20〜50nm程度エッチングされ薄くなった領域5016が形成される。(図22(B))
続いて、図22(C)に示すように、レジストマスクは除去しないまま、第2のエッチング処理を行う。エッチングガスにCF4とCl2とO2とを用い、W膜を選択的にエッチングする。この時、第2のエッチング処理により第2の形状の導電層5024〜5029(第1の導電層5024a〜5029aと第2の導電層5024b〜5029b)を形成する。このとき、ゲート絶縁膜5007においては、第2の形状の導電層5024〜5029で覆われない領域はさらに20〜50nm程度エッチングされ薄くなった領域5023が形成される。
【0161】
W膜やTa膜のCF4とCl2の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することが出来る。WとTaのフッ化物と塩化物の蒸気圧を比較すると、Wのフッ化物であるWF6が極端に高く、その他のWCl5、TaF5、TaCl5は同程度である。従って、CF4とCl2の混合ガスではW膜及びTa膜共にエッチングされる。しかし、この混合ガスに適量のO2を添加するとCF4とO2が反応してCOとFになり、FラジカルまたはFイオンが多量に発生する。その結果、フッ化物の蒸気圧が高いW膜のエッチング速度が増大する。一方、TaはFが増大しても相対的にエッチング速度の増加は少ない。また、TaはWに比較して酸化されやすいので、O2を添加することでTaの表面が酸化される。Taの酸化物はフッ素や塩素と反応しないためさらにTa膜のエッチング速度は低下する。従って、W膜とTa膜とのエッチング速度に差を作ることが可能となりW膜のエッチング速度をTa膜よりも大きくすることが可能となる。
【0162】
そして、第1のドーピング処理を行いn型を付与する不純物元素を添加する。ドーピングの方法はイオンドープ法もしくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を1×1013〜5×1014atoms/cm2とし、加速電圧を60〜100keVとして行う。n型を付与する不純物元素として15族に属する元素、典型的にはリン(P)または砒素(As)を用いるが、ここではリン(P)を用いる。この場合、導電層5024〜5029がn型を付与する不純物元素に対するマスクとなり、自己整合的に第1の不純物領域5030〜5033が形成される。第1の不純物領域5030〜5033には1×1020〜1×1021atoms/cm3の濃度範囲でn型を付与する不純物元素を添加する。(図22(C))そして、図23(A)に示すように第2のドーピング処理を行う。この時、液晶プロセスの場合と同様、p型TFTとスイッチングトランジスタ及び駆動トランジスタはレジストマスク5034〜5036で覆う。ただし、スイッチングトランジスタでは全てレジストマスクで覆わずに、外側の部分は開けてドーピングを行う。第2のドーピング処理は、第1のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてn型を付与する不純物元素をドーピングする。例えば、加速電圧を70〜120keVとし、1×1013atoms/cm2のドーズ量で行い、図22(C)で島状半導体層に形成された第1の不純物領域5030〜5033に新たな不純物領域5037、5038を形成する。ドーピングは、第2の形状の導電層5024を不純物元素に対するマスクとして用い、マスクで覆われていないところの第1の導電層5024aの下側の領域にも不純物元素が添加されるようにドーピングする。こうして、第3の不純物領域5039が形成される。この第2の不純物領域5039に添加されたリン(P)の濃度は、第1の導電層5024aのテーパー部の膜厚に従って緩やかな濃度勾配を有している。なお、第1の導電層5024aのテーパー部と重なる半導体層において、第1の導電層5024aのテーパー部の端部から内側に向かって若干、不純物濃度が低くなっているものの、ほぼ同程度の濃度である。
【0163】
そして、図23(B)に示すように、pチャネル型TFTを形成する島状半導体層5004、5006に第1の導電型とは逆の導電型の第4の不純物領域5042、5043を形成する。第2の形状の導電層5025b、5028bを不純物元素に対するマスクとして用い、自己整合的に不純物領域を形成する。このとき、nチャネル型TFTを形成する島状半導体層5003、およびスイッチングトランジスタ5005はレジストマスク5040、5041で全面を被覆しておく。ドーピングは、第2の形状の導電層5025、5028を不純物元素に対するマスクとして用い、レジストマスクで覆われていないところの第1の導電層5025a、5028aの下側の領域の半導体層にも不純物元素が添加されるようにドーピングする。こうして、第5の不純物領域5044、5045が形成される。不純物領域5042と5043にはそれぞれリンが添加されているが、ジボラン(B2H6)を用いたイオンドープ法で形成し、そのいずれの領域においても不純物濃度が2×1020〜2×1021atoms/cm3となるようにする。
【0164】
以上までの工程でそれぞれの島状半導体層に不純物領域が形成される。島状半導体層と重なる第2の形状の導電層5024〜5028がゲート電極として機能する。また、5029は島状の映像信号入力線として機能する。
【0165】
レジストマスク5040、5041を除去した後、導電型の制御を目的として、それぞれの島状半導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法(RTA法)を適用することが出来る。熱アニール法では酸素濃度が1ppm以下、好ましくは0.1ppm以下の窒素雰囲気中で400〜700℃、代表的には500〜600℃で行うものであり、本実施例では500℃で4時間の熱処理を行う。ただし、第2の形状の導電層5024〜5029に用いた配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜5046(シリコンを主成分とする)を形成した後で活性化を行うことが好ましい。
【0166】
さらに、3〜100%の水素を含む雰囲気中で、300〜450℃で1〜12時間の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化(プラズマにより励起された水素を用いる)を行っても良い。
【0167】
次いで、図23(C)に示すように、第1の層間絶縁膜5046を酸化窒化シリコン膜から100〜200nmの厚さで形成する。その上に絶縁物材料から成る第2の層間絶縁膜5047を形成した後、第1の層間絶縁膜5046、第2の層間絶縁膜5047、およびゲート絶縁膜5007に対してコンタクトホールを形成し、各配線(接続配線、信号線を含む)5048〜5053、5055をパターニング形成した後、接続配線5053に接する画素電極5054をパターニング形成する。
【0168】
第2の層間絶縁膜5047としては、有機樹脂を材料とする膜を用い、その有機樹脂としてはポリイミド、ポリアミド、アクリル、BCB(ベンゾシクロブテン)等を使用することが出来る。特に、第2の層間絶縁膜5047は平坦化の意味合いが強いので、平坦性に優れたアクリルが好ましい。
【0169】
また、第2の層間絶縁膜5047として無機材料を用いることもできる。特にこの場合、無機材料を用いることで吸湿によるOLED材料の劣化を防ぐことができ好ましい。無機材料としては無機SiO2やPCVD−SiO2、SOG等が用いられる。本実施例ではTFTによって形成される段差を十分に平坦化しうる膜厚でSOG膜を形成する。
【0170】
コンタクトホールの形成は、ドライエッチングまたはウエットエッチングを用い、n型の不純物領域またはp型の不純物領域に達するコンタクトホール、配線に達するコンタクトホール、電源線に達するコンタクトホール(図示せず)、およびゲート電極に達するコンタクトホール(図示せず)をそれぞれ形成する。
【0171】
また、配線(接続配線)5048〜5053、5055として、Ti膜を100nm、Tiを含むアルミニウム膜を300nm、Ti膜150nmをスパッタ法で連続形成した3層構造の積層膜を所望の形状にパターニングしたものを用いる。勿論、他の導電膜を用いても良い。
【0172】
また、本実施例では、画素電極5054としてITO膜を110nmの厚さに形成し、パターニングを行った。画素電極5054を接続配線5053と接して重なるように配置することでコンタクトを取っている。また、酸化インジウムに2〜20%の酸化亜鉛(ZnO)を混合した透明導電膜を用いても良い。この画素電極5054がOLEDの陽極となる。(図24(A))
次に、図24(B)に示すように、珪素を含む絶縁膜(本実施例では無機SiO2膜)を500nmの厚さに形成し、画素電極5054に対応する位置に開口部を形成して、バンクとして機能する第3の層間絶縁膜5056を形成する。開口部を形成する際、ウエットエッチング法を用いることで容易にテーパー形状の側壁とすることが出来る。開口部の側壁が十分になだらかでないと段差に起因する有機化合物層の劣化が顕著な問題となってしまうため、注意が必要である。第2の層間絶縁膜5047と第3の層間絶縁膜5056の組み合わせとしては、▲1▼PCVD−SiO2とPCVD−SiO2、▲2▼SOGとSOG、▲3▼SOG上のPCVD−SiO2とPCVD−SiO2、▲4▼アクリルとアクリル、▲5▼アクリル上のSiO2とPCVD−SiO2、▲6▼PCVD−SiO2とアクリルなどが良い。
【0173】
次に、有機化合物層5057および陰極(MgAg電極)5058を、真空蒸着法を用いて大気解放しないで連続形成する。なお、有機化合物層5057の膜厚は80〜200nm(典型的には100〜120nm)、陰極5058の厚さは180〜300nm(典型的には200〜250nm)とすれば良い。
【0174】
この工程では、赤色に対応する画素、緑色に対応する画素および青色に対応する画素に対して順次、有機化合物層および陰極を形成する。但し、有機化合物層は溶液に対する耐性に乏しいためフォトリソグラフィ技術を用いずに各色個別に形成しなくてはならない。そこでメタルマスクを用いて所望の画素以外を隠し、必要箇所だけ選択的に有機化合物層および陰極を形成するのが好ましい。
【0175】
即ち、まず赤色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて赤色発光の有機化合物層を選択的に形成する。次いで、緑色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて緑色発光の有機化合物層を選択的に形成する。次いで、同様に青色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて青色発光の有機化合物層を選択的に形成する。なお、ここでは全て異なるマスクを用いるように記載しているが、同じマスクを使いまわしても構わない。
【0176】
ここではRGBに対応した3種類のOLEDを形成する方式を用いたが、白色発光のOLEDとカラーフィルタを組み合わせた方式、青色または青緑発光のOLEDと蛍光体(蛍光性の色変換層:CCM)とを組み合わせた方式、陰極(対向電極)に透明電極を利用してRGBに対応したOLEDを重ねる方式などを用いても良い。
【0177】
なお、有機化合物層5057としては公知の材料を用いることが出来る。公知の材料としては、駆動電圧を考慮すると有機材料を用いるのが好ましい。例えば正孔注入層、正孔輸送層、発光層および電子注入層でなる4層構造を有機化合物層とすれば良い。
【0178】
次に、同じゲート信号線にゲート電極が接続されたスイッチングトランジスタを有する画素(同じラインの画素)上に、メタルマスクを用いて陰極5058を形成する。なお本実施例では陰極5058としてMgAgを用いたが、本発明はこれに限定されない。陰極5058として他の公知の材料を用いても良い。
【0179】
最後に、窒化珪素膜でなるパッシベーション膜5059を300nmの厚さに形成する。パッシベーション膜5059を形成しておくことで、有機化合物層5057を水分等から保護することができ、OLEDの信頼性をさらに高めることが出来る。
【0180】
こうして図24(B)に示すような構造のOLED表示装置が完成する。なお、本実施例におけるOLED表示装置の作製工程においては、回路の構成および工程の関係上、ゲート電極を形成している材料であるTa、Wによって映像信号入力線を形成し、ドレイン・ソース電極を形成している配線材料であるAlによってゲート信号線を形成しているが、異なる材料を用いても良い。
【0181】
ところで、本実施例のOLED表示装置は、画素部だけでなく駆動回路部にも最適な構造のTFTを配置することにより、非常に高い信頼性を示し、動作特性も向上しうる。また結晶化工程においてNiなどの金属触媒を添加し、結晶性を高めることも可能である。それによって、信号線駆動回路の駆動周波数を10MHz以上にすることが可能である。
【0182】
まず、極力動作速度を落とさないようにホットキャリア注入を低減させる構造を有するTFTを、駆動回路部を形成するCMOS回路のnチャネル型TFTとして用いる。
【0183】
本実施例の場合、nチャネル型TFTの活性層は、ソース領域、ドレイン領域、ゲート絶縁膜を間に挟んでゲート電極と重なるオーバーラップLDD領域(LOV領域)、ゲート絶縁膜を間に挟んでゲート電極と重ならないオフセットLDD領域(LOFF領域)およびチャネル形成領域を含む。
【0184】
また、CMOS回路のpチャネル型TFTは、ホットキャリア注入による劣化が殆ど気にならないので、特にLDD領域を設けなくても良い。勿論、nチャネル型TFTと同様にLDD領域を設け、ホットキャリア対策を講じることも可能である。
【0185】
その他、駆動回路において、チャネル形成領域を双方向に電流が流れるようなCMOS回路、即ち、ソース領域とドレイン領域の役割が入れ替わるようなCMOS回路が用いられる場合、CMOS回路を形成するnチャネル型TFTは、チャネル形成領域の両サイドにチャネル形成領域を挟む形でLDD領域を形成することが好ましい。また駆動回路において、オフ電流を極力低く抑える必要のあるCMOS回路が用いられる場合、CMOS回路を形成するnチャネル型TFTは、LOV領域を有していることが好ましい。
【0186】
なお、実際には図24(B)の状態まで完成したら、さらに外気に曝されないように、気密性が高く、脱ガスの少ない保護フィルム(ラミネートフィルム、紫外線硬化樹脂フィルム等)や透光性のシーリング材でパッケージング(封入)することが好ましい。その際、シーリング材の内部を不活性雰囲気にしたり、内部に吸湿性材料(例えば酸化バリウム)を配置したりするとOLEDの信頼性が向上する。
【0187】
また、パッケージング等の処理により気密性を高めたら、基板上に形成された素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクタ(フレキシブルプリントサーキット:FPC)を取り付けて製品として完成する。このような出荷出来る状態にまでした状態を本明細書中では表示装置という。
【0188】
また、本実施例で示す工程に従えば、表示装置の作製に必要なフォトマスクの数を抑えることが出来る。その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与することが出来る。
【0189】
本実施例は、実施例1または実施例4と自由に組み合わせて実施することが可能である。
【0190】
【発明の効果】
本発明は上記構成によって、メモリからの読み出し速度が速く、信号のノイズの影響が少なく、小型化可能な表示装置を提供することができる。また、実装したメモリを用いるよりも配線を簡略化できること、マージンの面積が不要になことより、より小型化が可能である。
【図面の簡単な説明】
【図1】本発明の概略図。
【図2】本発明の実施の形態例を示す図。
【図3】本発明の構成を示すブロック図1。
【図4】従来のブロック図。
【図5】フレームメモリの構造を示す図。
【図6】メモリセルの回路図
【図7】センスアンプの回路図。
【図8】ラッチの配置図
【図9】ラッチの回路図。
【図10】レベルシフタの回路図。
【図11】DACの回路図。
【図12】電圧制御スイッチの回路図。
【図13】画素部の構造を示す図。
【図14】単位画素の回路図。
【図15】液晶表示部と駆動回路形成プロセス時の断面図1。
【図16】液晶表示部と駆動回路形成プロセス時の断面図2。
【図17】液晶表示部と駆動回路形成プロセス時の断面図3。
【図18】液晶表示部と駆動回路形成プロセス時の断面図4。
【図19】本発明のさらに他の実施例における液晶表示装置のフレームメモリの構造を示す図。
【図20】画素部の構造を示す図。
【図21】MIM型の電子源素子を用いた表示装置の断面図。
【図22】OLEDを用いた表示部と駆動回路形成プロセス時の断面図1。
【図23】OLEDを用いた表示部と駆動回路形成プロセス時の断面図2。
【図24】OLEDを用いた表示部と駆動回路形成プロセス時の断面図3。
【図25】本発明の構成を示すブロック図2。
【図26】本発明の構成を示すブロック図3。
【図27】本発明の構成を示すブロック図4。
Claims (1)
- 絶縁表面上に薄膜トランジスタを用いて形成された複数の画素と、複数のメモリセルで構成されるメモリと、ソースドライバとゲートドライバからなる駆動回路とを有する表示装置を用いた電子機器であって、
外部から入力されるシリアルの信号データをメモリを介して複数の画素に複数の配線でパラレルに出力する表示装置を用いることを特徴とする電子機器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002305068A JP2004138918A (ja) | 2002-10-18 | 2002-10-18 | 表示装置を用いた電子機器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002305068A JP2004138918A (ja) | 2002-10-18 | 2002-10-18 | 表示装置を用いた電子機器 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002304199A Division JP2003195838A (ja) | 2001-10-19 | 2002-10-18 | 表示装置及びその駆動方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004138918A true JP2004138918A (ja) | 2004-05-13 |
JP2004138918A5 JP2004138918A5 (ja) | 2005-11-17 |
Family
ID=32452308
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002305068A Withdrawn JP2004138918A (ja) | 2002-10-18 | 2002-10-18 | 表示装置を用いた電子機器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2004138918A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007233326A (ja) * | 2006-02-28 | 2007-09-13 | Samsung Sdi Co Ltd | データ駆動部及びデータ駆動部を利用した有機発光表示装置とその駆動方法 |
JP2007242223A (ja) * | 2005-06-30 | 2007-09-20 | Seiko Epson Corp | 集積回路装置及び電子機器 |
-
2002
- 2002-10-18 JP JP2002305068A patent/JP2004138918A/ja not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007242223A (ja) * | 2005-06-30 | 2007-09-20 | Seiko Epson Corp | 集積回路装置及び電子機器 |
JP2007233326A (ja) * | 2006-02-28 | 2007-09-13 | Samsung Sdi Co Ltd | データ駆動部及びデータ駆動部を利用した有機発光表示装置とその駆動方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US20030076282A1 (en) | Display device and method for driving the same | |
JP6651587B2 (ja) | 表示装置 | |
JP4011320B2 (ja) | 表示装置及びそれを用いた電子機器 | |
US6760005B2 (en) | Driver circuit of a display device | |
JP3913534B2 (ja) | 表示装置及びこれを用いた表示システム | |
US7952541B2 (en) | Method of driving a display device | |
US7602385B2 (en) | Display device and display system using the same | |
JP2017068283A (ja) | 表示装置 | |
JP4884609B2 (ja) | 表示装置及びその駆動方法、並びに電子機器 | |
JP4831872B2 (ja) | 画像表示装置の駆動回路、画像表示装置及び電子機器 | |
US7298355B2 (en) | Display device | |
JP4236895B2 (ja) | アクティブ型表示装置の駆動方法 | |
JP4202069B2 (ja) | 半導体装置及び表示装置 | |
JP5147150B2 (ja) | 発光装置及び電子機器 | |
JP2003195838A (ja) | 表示装置及びその駆動方法 | |
JP3798370B2 (ja) | 表示装置及びこれを用いた表示システム | |
JP2004138918A (ja) | 表示装置を用いた電子機器 | |
JP4798865B2 (ja) | 半導体装置 | |
JP4071082B2 (ja) | 信号線駆動回路及び電子機器 | |
JP3771215B2 (ja) | 電源回路、表示装置及び電子機器 | |
JP3880919B2 (ja) | 液晶表示装置 | |
JP2007041611A (ja) | 信号線駆動回路 | |
JP4879413B2 (ja) | 半導体装置 | |
JP4430090B2 (ja) | 表示装置 | |
JP2004054203A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051003 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051003 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060228 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060425 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060627 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060822 |
|
A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20060904 |
|
A912 | Removal of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20061020 |
|
A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20081028 |