JP2004118937A

JP2004118937A - Nonvolatile memory and data storage device having the same

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Publication number: JP2004118937A
Application number: JP2002280956A
Authority: JP
Inventors: Junji Kato; 加藤　潤二
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2002-09-26
Filing date: 2002-09-26
Publication date: 2004-04-15
Anticipated expiration: 2022-09-26
Also published as: JP4031693B2

Abstract

<P>PROBLEM TO BE SOLVED: To make the contents of a flag correctly expressible even when power is cut off during block erasure, and to suppress the cost of a memory when the flag is set. <P>SOLUTION: The nonvolatile memory 13 is provided with a plurality of blocks #0 to #4 each of which becomes an erasure unit. Especially, data erasure and writing are carried out for the blocks #0 and #1. Flags F0S, and F0C indicating information regarding the erasure of the flag #0 are disposed in the block #1, and flags F1S and F1C indicating information regarding the erasure of the block #1 are disposed in the block #0. The erased state of the blocks is understood by referring to the flags F0S, F0C, F1S and F1C. Even when power is cut off during the erasure of the block #0, no sudden changes occur in the contents of the corresponding flags F0S and F0C. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
この発明は、消去などの自身の制御のために参照されるフラグを記憶する不揮発性メモリおよびこれを有したデータ記憶装置に関する。
【０００２】
【従来の技術】
フラッシュメモリ等の不揮発性メモリは、記憶されたデータを更新することができるものとして知られている。しかしフラッシュメモリの記憶データを更新する際には、元のデータに上書きするのではなく、元のデータを一旦消去した後に新たなデータを書き込むことになる。
フラッシュメモリの記憶領域は複数のブロックで構成され、各ブロックには複数個のメモリセルが含まれている。データの消去はブロック単位に行なわれる。データを書き込む単位に比べて大きなブロック単位で記憶内容を消去される。例えば、書き込む領域を指定する一つのアドレスによりデータが書き込める容量は数バイトであるに対し、消去するブロックを指定する一つのアドレスによりデータが消去される容量は数Ｋバイトになる。
【０００３】
ここで一つ問題となるのは、ブロックの消去動作の途中に電源が遮断された場合である。再び電源を投入したときにブロック内の消去が完全に行なわれていない状態となる。正常に消去されていないブロックに書き込みを行なうと正常なデータの記憶ができず不揮発性メモリの動作にエラーが生じる。
この問題を防ぐため、ある従来技術によると、複数のブロックにそれぞれ対応した消去情報ビットを不揮発性メモリに設けている。この消去情報ビットは対応のブロックの消去状態を示す。電源が投入されたときに消去情報ビットを参照することにより対応のブロックが完全に消去されたかどうかが判断できる。もし完全に消去されていないならば、対応のブロックに再度消去を施せばよい。このような技術は、例えば次の特許文献１に開示されている。
【０００４】
【特許文献１】
特開２００１−２５０３８８号公報
【０００５】
【発明が解決しようとする課題】
この特許文献１の図１を参照すると、データの記憶領域であるブロック（メモリセル領域）とは別の領域（消去情報記憶領域）を設け、この領域に各ブロックに対応する消去情報ビットが記憶されている。この領域は、ブロックとは独立に消去可能な不揮発性の記憶素子で構成される。しかしながら、消去情報ビットの記憶専用にこの独立に消去可能な領域を別途設けることとなり、不揮発性メモリのコスト上昇を招く。
【０００６】
そこで特許文献１の図３において、専用の記憶領域を設けるのでなくデータを記憶するブロック内に消去情報ビットを設ける例が開示されている。しかし、各ブロック内にそのブロック自身の消去情報ビットを設けている。したがってこの例でもブロックの消去動作中に不意に電源が遮断されたときやはり問題がある。ブロックの消去動作中に電源が遮断されたときブロックの一部の領域は消去され他の部分は消去されない不完全消去の状態がありえる。よってそのブロックに関する消去情報がこの消去情報が誤った情報をもつ可能性がある。例えば特許文献１の図４によると、ステップＳ１５の途中で電源が遮断されると、消去情報の部分が「１０」と誤った値となりうる。この状態で再度電源が投入される場合、誤って消去か完了したと判断され、ブロックが不完全のままデータの書き込みが行われることになる。
【０００７】
また不揮発性メモリには書き込みにより記憶した状態が途中で変化してしまう揮発エラーが存在する。特許文献１でも一つの消去情報として“００”、“１０”、“１１”の３値でそれぞれ異なる状態を示している。例えば“１１”が揮発エラーにより“１０”に変化してしまうと、消去情報を誤って判断することになる。特に特許文献１の図３のようにブロック内に消去情報ビットをもたせるような場合に、不揮発性メモリによっては、揮発エラーを修正するためにはブロックを一旦消去しなければならないものもある。そのとき、ブロック内などのデータを別のメモリに待避させた後ブロックを消去するなどの処置を要する。
【０００８】
よってこの発明の目的は、自身の制御のために参照されるフラグを記憶する不揮発性メモリに関し、ブロックの消去途中に電源が遮断されてもそのフラグの内容を正しく表現できるとともに、フラグを設けるにあたってはコストを抑えた不揮発性メモリを提供することにある。
この発明の別の目的は、電源が遮断されてもブロックの消去状態を正しく把握することのできる不揮発性メモリおよびこれを有したデータ記憶装置を提供することにある。
この発明のさらに別の目的は、不揮発性エラーが発生しても参照されるべき情報を正しく認識することのできる不揮発性メモリおよびこれを有したデータ記憶装置を提供することにある。
【０００９】
【課題を解決するための手段】
この発明に係る不揮発性メモリは、その一つ一つが消去の単位となる第１及び第２のブロックにそれぞれ対応して設けられ第１及び第２のブロックそれぞれに関する情報を表すフラグを有する。第１及び第２のブロックの一方に対応したフラグを第１及び第２のブロックの他方に持たせている。第１及び第２のブロックの一方の消去動作中に電源が遮断されても、フラグの内容は不意に変化することはないので、フラグは正しい内容を保持している。しかもその一方のブロックに対応するフラグを設けるために特別な記憶領域を設ける必要もないので、コストも抑えられる。
またその他方のブロックに対応するフラグもその一方のブロックに持たせることにより、その他方のブロックの消去途中に電源が遮断されても、対応するフラグの内容が不意に変化することもない。よってフラグは正しい内容を保持している。しかもその他方のブロックに対応するフラグを設けるために特別な記憶領域を設ける必要もないので、さらにコストが抑えられる。
【００１０】
またこの発明に係る不揮発性メモリは、その一つ一つが消去の単位となる複数のブロックにそれぞれ対応して設けられブロックそれぞれに関する情報を表すそれぞれフラグを有するときに、各フラグをその複数のブロックの他のブロック内に持たせている。複数のブロックのいずれかの消去動作中に電源が遮断されたとしてもフラグの内容が不意に変化することはない。しかも複数のブロックそれぞれ対応するフラグを設けるために特別な記憶領域を持たせる必要もない。
【００１１】
フラグは特にブロックの消去に関する状態を示すものとし、例えば、ブロックが消去可能な状態であることを示す第１のフラグと、ブロックの消去が完了したことを示す第２のフラグとを含む。これにより電源が途中で遮断されてもこれらのフラグを参照すればブロックの消去状態を正しく知ることができる。
第１のフラグがセットされたが第２のフラグがセットされていない場合には、対応のブロックが消去できる状態にあると判断でき、第１及び第２のフラグが共にセットされている場合には、ブロックは消去が終了しておりデータの書きこみが行なえる状態にあるかすでに書きこみに使用している状態にあると判断できる。このように電源再投入後にブロックの消去状態がわかるので、ブロックを消去不充分のままデータが書きこまれるのを防げる。
【００１２】
また各フラグは各々が複数のビットからなる複数のフラグ領域を有する。この複数のフラグ領域のうち少なくとも一つがある特定の値を有するとき各フラグがある特定の状態を示すこととする。複数のフラグ領域のいずれかに揮発エラーが生じても別の領域で一つでも揮発エラーを起こしていなければ、フラグは正常な状態を示すことになる。
【００１３】
従ってこの発明に係るデータ記憶装置に従えば、不揮発性メモリに設けられたフラグを参照して不揮発性メモリを制御するコントローラは、フラグにおける複数のフラグ領域の少なくとも一つがある特定の値を有するときにフラグがある特定の状態であると判断するようにし、その状態に応じて適切な処理を行なうことができる。
【００１４】
【発明の実施の形態】
本発明の実施の形態を、図面を用いて説明する。なお図面において同一の符号は、同一のもの又は相当するものを表す。
実施の形態１．
図１は実施の形態１によるセキュリティ機能付きコンピュータシステム１０の構成図を示す。このシステム１０は単一の半導体チップ上に形成された集積回路で構成され、バス１１に共通に接続されたマイクロコントローラ（ＭＣＵ）１２、不揮発性メモリ１３、ランダムアクセスメモリ（ＲＡＭ）１４、リードオンリーメモリ（ＲＯＭ）１５及び暗号／復号回路１６を備える。データ及びプログラムはバス１１を介してＭＣＵ１２と不揮発性メモリ１３、ＲＡＭ１４、ＲＯＭ１５及び暗号／復号回路１６との間で転送される。ＭＣＵ１２はＲＯＭ１５又は不揮発性メモリ１３に記憶されたプログラムを実行してシステム全体を制御する。またシステム１０とその外部との間でデータの通信が行なわれる際、暗号／復号回路１６は送信データを暗号化し、その暗号化データが外部に送信される。また暗号／復号回路１６は外部から受信した暗号化データを復号し、その復号データはシステム１０内で処理される。
【００１５】
不揮発性メモリ１３は、従来技術と同様、その一つ一つがデータの消去単位（一回のアドレス指定で消去されるメモリセルの単位）となる複数のブロックを有する再書き込み可能なメモリで、よく知られているフラッシュメモリが好ましい。複数のブロックはそれぞれ同じ容量を有し、一ブロック当たり例えば２Ｋないし６４Ｋバイト程度である。一方データの書き込み単位（一回のアドレス指定で書き込めるデータのビット数）は、消去単位（一つのブロックの容量）よりも少ない。例えば書き込み単位は２バイト（＝１６ビット）である。
【００１６】
図２は、不揮発性メモリ１３の構造およびその記憶内容を示す。不揮発性メモリ１３は、例えば５つのブロック＃０〜＃４を有する。３つのブロック＃２〜＃４には、書換えないことを前提とした内容が記憶される。ＭＣＵ１２が実行するプログラム、管理番号、暗号／復号回路１６がデータの暗号化及び復号化の際に使用する秘密鍵及び公開鍵、等が不揮発性メモリ１３に記憶される。
一方、２つのブロック＃０、＃１各々は、システム１０の動作中に頻繁にデータが書き込まれるデータ記憶領域２１と、それぞれフラグを格納する２つのフラグ領域２２、２３が記憶される。
【００１７】
ブロック＃０、＃１にそれぞれ対応するフラグが設けられる。フラグは対応のブロックの消去に関する情報を示す。各ブロックに対応するフラグは、ブロック＃０、＃１のうち対応のブロックとは異なる別のブロックのフラグ領域２２、２３に記憶される。消去に関する情報を意味するフラグを参照しながらＭＣＵ１２は不揮発性メモリ１３の消去及びデータ書きこみを制御する。したがって不揮発性メモリ１３およびそれを制御するＭＣＵ１２により一つのデータ記憶装置が構成される。
【００１８】
消去に関する情報を示すフラグは、具体的には消去開始フラグと消去完了フラグとを含む。消去開始フラグは対応のブロックが消去可能な状態かどうかを示し、消去完了フラグは対応のブロックの消去が完了したかどうかを示す。ブロックが消去可能な状態にあるとき、対応の消去開始フラグはオンし、ブロックの消去が完了した状態にあるとき、対応の消去開始フラグはオンする。ブロック＃０の消去開始フラグＦ０Ｓ、Ｆ０Ｃはブロック＃１に記憶され、ブロック＃１の消去開始フラグＦ１Ｓ、Ｆ１Ｃはブロック＃０に記憶される。
【００１９】
データが消去されるとブロック内の全メモリセルはゼロクリアされるものとする。よってブロック＃０が消去されればブロック＃１に対応する２つのフラグＦ１Ｓ、Ｆ１Ｃもゼロにクリアされる。このクリアされた状態をフラグＦ１Ｓ、Ｆ１Ｃのオフとする。同じくブロック＃１が消去されればブロック＃０に対応する２つのフラグＦ０Ｓ、Ｆ０Ｃもクリアされる。このクリアされた状態をフラグＦ０Ｓ、Ｆ０Ｃのオフとする。またフラグＦ０Ｓ、Ｆ０Ｃ、Ｆ１Ｓ、Ｆ１Ｃの各々に特定の値が書き込まれた状態をフラグＦ０Ｓ、Ｆ０Ｃのオンとする。
【００２０】
図３はフラグＦ０Ｓ、Ｆ０Ｃ、Ｆ１Ｓ、Ｆ１Ｃ各々のフラグの具体的構成例を示す。
フラグは複数のビットで構成され、特に不揮発性メモリ１３の書き込み単位と同じビット数（１６ビット）とする。フラグが図３（ａ）のように全ビットがすべて０である“００００Ｈ”の値（第１の値）を有するとき、フラグのオフとする（Ｈはその前の４桁“００００”が１６進数で表現されていることを示す。以下同じ）。フラグが第２の値、ここでは図３（ｂ）のようにフラグの全ビットが１である“１１１１Ｈ”の値（第２の値）を有するとき、フラグのオンとする。またフラグの１６ビットが他の値を有するときはフラグエラーとされる。例えばフラグのオフ状態時にフラグ内の１ビットに揮発エラーが生じた場合（例えば“０００１Ｈ”と変化するような場合）、それはエラーとして判断され、言い換えればオン状態とは判断されない。
【００２１】
ＭＣＵ１２は、４つのフラグＦ０Ｓ、Ｆ０Ｃ、Ｆ１Ｓ、Ｆ１Ｃの内容を参照し、ブロック＃０、＃１がいかなる状態にあるかを判定する。
図４は４つのフラグに対するブロック＃０、＃１の状態を示したものである。４つのフラグがすべてオフである状態▲１▼では、ブロック＃０、＃１がともに使用されていない初期状態（セットアップ前）にある。消去開始フラグＦ１Ｓがオンで他の３つのフラグがオフである状態▲２▼では、ブロック＃０は書き込み及び読み出しで使用されている状態（使用中）にあり、ブロック＃１はこれ以上データの書き込みができず消去を待っている状態（消去待ち）にある。消去開始フラグＦ１Ｓ、消去完了フラグＦ１Ｃがともにオンし、消去開始フラグＦ０Ｓ、消去完了フラグＦ０Ｃがともにオフしている状態▲３▼では、ブロック＃０は使用中の状態にあり、ブロック＃１は消去が完了し使用されることを待っている状態（消去完了）にある。消去開始フラグＦ０Ｓがオンし他の３つのフラグがともにオフしている状態▲４▼では、ブロック＃０が消去待ちの状態にあり、ブロック＃１は使用中の状態にある。
【００２２】
消去完了フラグＦ０Ｃがオフし他の３つのフラグがオンしている状態▲５▼では、ブロック＃０は消去待ちの状態にありブロック＃１は使用中の状態にある。消去開始フラグＦ０Ｓ、消去完了フラグＦ０Ｃがともにオフし、消去開始フラグＦ１Ｓ、消去完了フラグＦ１Ｃがともにオフしている状態▲６▼では、ブロック＃０が消去完了の状態にあり、ブロック＃１は使用中の状態にある。消去完了フラグＦ１Ｃがオフし他の３つのフラグがオンしている状態▲５▼では、ブロック＃０は使用中の状態にありブロック＃１は消去待ちの状態にある。状態▲１▼〜▲７▼以外の状態▲８▼はフラグエラーである。
【００２３】
次に不揮発性メモリ１３の消去及び書き込み動作について説明する。図５は電源投入時における不揮発性メモリ１３の動作を示すフローチャート図である。
本実施の形態では、不揮発性メモリ１３のブロック内の消去は電源の投入時に行われるようになっている。電源が投入されると、ＭＣＵ１２は先ず不揮発性メモリ１３に記憶されているフラグＦ０Ｓ、Ｆ０Ｃ、Ｆ１Ｓ、Ｆ１ＣをＲＡＭ１４にコピーする（Ｓ２１）。次いでＭＣＵ１２は、ＲＡＭ１４に保持されたフラグＦ０Ｓ、Ｆ０Ｃ、Ｆ１Ｓ、Ｆ１Ｃの内容をチェックする（Ｓ２３）。
【００２４】
フラグのチェックの結果、状態▲１▼にある場合はセットアップ前と判断され、ブロック＃０、＃１のどちらにも書き込みが可能である。ここではブロック＃０に最初にデータが書き込まれる側のブロックとし、ＭＣＵ１２はブロック＃１に対応する消去開始フラグＦ１Ｓ、Ｆ１Ｃをともにオンする（Ｓ２５）。その結果、全フラグは状態▲３▼となる。そして電源投入後にデータが最初に書き込まれるブロック＃０の記憶場所を特定するために、ＭＣＵ１２はブロック＃０内の先頭アドレスをＲＡＭ１４に記憶する（Ｓ２７）。
【００２５】
ステップＳ２３で全フラグが状態▲７▼であると判断されると、ＭＣＵ１２は消去待ちであるブロック＃１を選択しその記憶内容を消去する（Ｓ２９）。ブロック＃１の消去により消去開始フラグＦ０Ｓ、消去完了フラグＦ０Ｃはともにオフとなる。このとき全フラグは状態▲２▼を示す。その後、ＭＣＵ１２はブロック＃０上の消去完了フラグＦ１Ｃをオンする（Ｓ３１）。このとき全フラグは状態▲３▼となる。そして電源投入後にデータが最初に書き込まれるブロック＃０の記憶場所、すなわち、ブロック＃０に最後にデータ書き込みのあった場所に後続する場所を決定する（Ｓ３３）。ＭＣＵ１２はブロック＃０の記憶内容を先頭アドレスから順に読み出し、最後に書き込まれたデータのアドレスをサーチする。例えば書き込みデータには必ず「１」が含まれるようにすれば、その最後に記憶された「１」がどのデータに存在するかを探せば、最後に書き込まれたデータのアドレスは容易にわかる。そして、その次アドレスをデータが最初に書き込まれる記憶場所としてＲＡＭ１４に記憶される（Ｓ３５）。
【００２６】
なお、ステップＳ２９において消去途中で電源がオフされると、フラグは状態▲２▼に変化したにも拘わらずブロック＃１が完全に消去されていない場合もある。このときは電源を再度投入し再度ブロック＃１を消去すればよい。よってステップＳ２３で全フラグが状態▲２▼であると判断されたときＭＣＵ１２はステップＳ２９の消去を行う。
【００２７】
ステップＳ２３で全フラグが状態▲５▼であると判断されると、ＭＣＵ１２は消去待ちであるブロック＃０を選択しその記憶内容を消去する（Ｓ３７）。ブロック＃０の消去により消去開始フラグＦ１Ｓ、消去完了フラグＦ１Ｃはともにオフとなり、フラグ全体は状態▲４▼を示す。その後、ＭＣＵ１２は不揮発性メモリ１３上の消去完了フラグＦ０Ｃをオンにセットする（Ｓ３９）。このときフラグは状態▲６▼となる（Ｓ３９）。そして電源投入後にデータが最初に書き込まれるブロック＃１の記憶場所を決定する（Ｓ４１）。ステップＳ３３と同様にして、ＭＣＵ１２はブロック＃１の記憶内容を先頭アドレスから順に読み出し、最後に書き込まれたデータのアドレスをサーチする。その次アドレスをデータが最初に書き込まれる記憶場所としてＲＡＭ１４に記憶される（Ｓ４３）。
【００２８】
なお、ステップＳ３７で消去途中に電源がオフされると、フラグは状態▲４▼に変化したにも拘わらずブロック＃０が完全に消去されていない場合もある。このときは電源を再度投入して再度ブロック＃０を消去すればよい。よってステップＳ２３で全フラグが状態▲４▼であると判断されたときにもステップＳ３７の処理を行う。
【００２９】
ステップＳ２３で全フラグが状態▲３▼であると判断されると、ブロックの消去動作を行なうことなくＭＣＵ１２はステップＳ３３、Ｓ３５の処理を行う。さらにステップＳ２３で全フラグが状態▲６▼であると判断されると、ブロックの消去動作を行なうことなくＭＣＵ１２はステップＳ４１、Ｓ４３の処理を行う。ステップＳ２３で全フラグが状態▲８▼と判断されると、ＭＣＵ１２はエラーと判断し、必要に応じてエラー処理を行なう。
【００３０】
なおＭＣＵ１２は、ステップＳ２５、Ｓ３１、Ｓ３９で書き換えられた不揮発性メモリ１３のフラグの状態を、ＲＡＭ１４にコピーされたフラグにも反映するようＲＡＭ１４のデータも書き換える。
【００３１】
電源投入後に実際にデータが書き込まれる場合の不揮発性メモリ１３の動作を図６のフローチャートを用いて説明する。
図６を参照し、書き込み処理が開始されると、まず不揮発性メモリ１３と同じ内容がコピーされているＲＡＭ１４のフラグＦ０Ｓ、Ｆ０Ｃ、Ｆ１Ｓ、Ｆ１Ｃの内容をチェックする（Ｓ５１）。ステップＳ５１で全フラグが状態▲３▼であると判断されたときブロック＃０が現在使用中であることがわかるので、ＭＣＵ１２はブロック＃０にデータを書き込む（Ｓ５３）。ステップＳ２７、Ｓ３５等で、データが書き込まれるべきブロック＃０のアドレスがＲＡＭ１４に保持されているので、そのアドレスを参照してデータが書き込まれる。
【００３２】
次いでＭＣＵ１２は、ブロック＃０のデータを記憶する領域に次のデータが書き込むことができるどうか判断する（Ｓ５５）。これは、ブロック＃０のデータ記憶領域の全体に書きこみが行なわれたかどうかで判断され、例えばステップＳ５３で参照したアドレスがブロック＃０におけるデータの記憶領域の最終アドレスであるかどうかで容易に判断される。ステップＳ５５でＹｅｓの場合、ＭＣＵ１２は、ステップＳ５３でデータを書き込んだ場所のアドレスに所定の値を加算して次にデータが書き込まれるべきブロック＃０内のアドレスを生成する。そしてＲＡＭ１４に記憶されたアドレスをその生成された新たなアドレスに書き換える（Ｓ５７）。一方ステップＳ５５で、フラグが状態▲３▼のときＮｏの場合には、ＭＣＵ１２はブロック＃１内の消去開始フラグＦ０Ｓをオンにセットする（Ｓ５９）。またＭＣＵ１２はＲＡＭ１４にコピーされた消去開始フラグＦ０Ｓにもオン状態を反映させる。このとき全フラグは状態▲５▼となる。次にデータが書き込まれるのは消去済みのブロック＃１であり、ＲＡＭ１４に記憶されたアドレスをブロック＃１の先頭アドレスに書き換える（Ｓ６１）。
【００３３】
ステップＳ５１で全フラグが状態▲６▼であると判断されたときブロック＃１が現在使用中であることがわかるので、ＭＣＵ１２はブロック＃１にデータを書き込む（Ｓ６３）。ステップＳ４３等でＲＡＭ１４にはデータが書き込まれるべきブロック＃１のアドレスが保持されるので、そのアドレスを参照してデータが書き込まれる。
【００３４】
次いでＭＣＵ１２は、ブロック＃１のデータの記憶領域に次のデータが書きこむことができるかどうか判断する（Ｓ６５）。これは、ブロック＃１のデータ記憶領域の全体に書きこみが行なわれたかどうかで判断され、例えば、ステップＳ６３で参照したアドレスがブロック＃１におけるデータ記憶領域の最終アドレスであるかどうかで容易に判断される。ステップＳ６５でＹｅｓの場合、ＭＣＵ１２は、ステップＳ６３でデータを書き込んだ場所のアドレスに所定の値を加算して次のデータが書き込まれるブロック＃１内のアドレスを生成する。ＲＡＭ１４に記憶されたアドレスをその生成された新たなアドレスに書き換える（Ｓ６７）。ステップＳ６５でＮｏの場合には、ＭＣＵ１２はブロック＃０内の消去開始フラグＦ１Ｓをオンにセットする（Ｓ６９）。またＭＣＵ１２はＲＡＭ１４にコピーされた消去開始フラグＦ１Ｓにもオン状態を反映させる。このとき全フラグは状態▲７▼となる。次にデータが書き込まれるのは消去済みのブロック＃０であり、ＲＡＭ１４に記憶されたアドレスをブロック＃０の先頭アドレスに書き換える（Ｓ７１）。
【００３５】
ステップＳ５１で全フラグが状態▲７▼であると判断されたときは、状態▲３▼の場合と同様にＭＣＵ１２はステップＳ５３の処理を行なう。次いでステップＳ５５でＹｅｓの場合、状態▲３▼の場合と同様にステップ５７の処理を行なう。状態▲７▼は、ブロック＃０が使用中で且つブロック＃１はまだ消去されていない消去待ちの状態にある。よってステップＳ５５でＮｏの場合には、ブロック＃０、＃１のいずれかが消去されない限り書きこみができない。よってＭＣＵ１２はエラーと判断し、必要に応じてエラー処理を行なう。
【００３６】
ステップＳ５１で全フラグが状態▲５▼であると判断されたときは、状態▲６▼の場合と同様にＭＣＵ１２はステップＳ６３の処理を行なう。次いでステップＳ６５でＹｅｓの場合、状態▲６▼の場合と同様にステップ６７の処理を行なう。状態▲６▼は、ブロック＃１が使用中で且つブロック＃０はまだ消去されていない消去待ちの状態にある。よってステップＳ６５でＮｏの場合には、ブロック＃０、＃１のいずれかが消去されない限り書きこみができない。よってＭＣＵ１２はエラーと判断し、必要に応じてエラー処理を行なう。
【００３７】
ステップＳ５１で全フラグが状態▲８▼にあると判断されたときには、ＭＣＵ１１２はエラーと判定し、必要に応じてエラー処理を行なう。
【００３８】
ステップＳ６１の終了時で全フラグが状態▲５▼である場合、電源が遮断されることなく次データの書きこみがあるならば、ＭＣＵ１２はステップＳ５１のフラグチェックによりステップＳ６３に移行しブロック＃１へ次データを書きこむ。また次データの書きこみがなく電源が遮断されるならば、電源再投入によりＭＣＵ１２は、図５のステップＳ２３のフラグチェックによりステップＳ３７に移行しブロック＃０の消去を行なう。
【００３９】
ステップＳ７１の終了時で全フラグが状態▲７▼である場合、電源が遮断されることなく次データの書きこみがあるならば、ＭＣＵ１２はステップＳ５１のフラグチェックによりステップＳ５３に移行しブロック＃０へ次データを書きこむ。逆に次データの書きこみが発生せずに電源が遮断されるならば、電源再投入によりＭＣＵ１２は、図５のステップＳ２３のフラグチェックによりステップＳ２９に移行しブロック＃１の消去を行なう。
【００４０】
ステップＳ５７の終了後、次データの書きこみがなく電源が遮断された場合、そのときのフラグ状態が状態▲７▼であれば図５を参照して、ステップＳ２３のチェックによりステップＳ２９に移行しＭＣＵ１２はブロック＃１を消去する。また全フラグが状態▲３▼であればブロック＃１の消去はすでに完了しているから図５のステップ２３のフラグチェックにより処理はステップＳ３３に移行する。ステップＳ５７の後に電源が遮断されることなく次のデータの書きこみがある場合には、そのときのフラグが状態▲７▼であろうと状態▲３▼であろうとステップＳ５１のチェックによりＭＣＵ１２は再度ステップＳ５３の処理を行ないブロック＃０へ次データを書きこむことになる。
【００４１】
ステップＳ６７の終了後、次データの書きこみがなく電源が遮断された場合、そのときのフラグ状態が状態▲５▼であれば図５を参照して、ステップＳ２３のチェックによりステップＳ３７に移行しＭＣＵ１２はブロック＃０を消去する。また全フラグが状態▲６▼であればブロック＃０の消去はすでに完了しているから図５のステップ２３のフラグチェックにより処理はステップＳ４１に移行する。ステップＳ６７の後に電源が遮断されることなく次のデータの書きこみがある場合には、そのときのフラグが状態▲５▼であろうと状態▲６▼であろうと、ステップＳ５１のチェックによりＭＣＵ１２は再度ステップＳ６３の処理を行ないブロック＃１へ次データを書きこむことになる。
【００４２】
この実施の形態によれば、複数のブロック（ブロック＃０、＃１）の各々の消去に関する情報を示すフラグをその複数のブロック内の他のブロック（ブロック＃１、＃０）に設けることで、ブロック自身が消去されても、その消去されたブロックに対応するフラグは変化しない。従ってブロックの消去途中で電源が遮断されてもブロックに対応するフラグの状態が不用意に変化することはなくフラグは正常な状態を示すことができる。またブロックとは独立に消去可能な記憶領域をこのフラグの保持専用に不揮発性メモリ１３内に設ける必要もないので、メモリのコストも抑えられる。
【００４３】
このとき、ブロックの消去に関する情報を示すフラグとして、消去開始フィラグ及び消去完了フラグの２種類が用意されたことにより、ブロックの消去途中に電源が遮断されても、またはブロックの消去完了の後に電源が遮断されても、フラグからブロックの正しい状態を知ることができる。
例えば図５を参照して、ステップＳ２９でブロック＃１の消去途中で電源が遮断されても、ブロック＃０に存在する対応の消去開始フラグＦ１Ｓ、消去完了フラグＦ１Ｃはそれぞれオンおよびオフを維持する。電源が再度投入されたときブロック＃１は消去待ち状態と判断できるので、ブロック＃１を再び消去する処理を行うことで、消去された状態のブロック＃１に正常にデータ書き込みができる。またステップＳ２９でブロック＃１の消去完了後に電源が遮断されても、ブロック＃０に存在する対応の消去開始フラグＦ１Ｓ、消去完了フラグＦ１Ｃはともにオンを示す。電源が再度投入されたときブロック＃１は消去完了であると判断できるので、ブロック＃１の消去処理は不要となる。
【００４４】
この実施の形態では、システム１０が動作中にデータが逐次書き込まれる不揮発性メモリ１３内のブロック数は２つで説明したが、３以上の任意のＮ個であってもよい。このとき各ブロックの消去に関する情報（消去開始フラグおよび消去完了フラグ）は、データが書き込まれる他の（Ｎ−１）個のブロックの各々に設ければよい。例えば３個のブロックであれば、図７を参照して、ブロック＃０に対応する消去開始フラグＦ０Ｓ−１、Ｆ０Ｓ−２及び消去完了フラグＦ０Ｃ−１、Ｆ０Ｃ−２は、他の２つのブロックの各々に設け、ブロック＃１に対応する消去開始フラグＦ１Ｓ−２、Ｆ１Ｓ−０及び消去完了フラグＦ１Ｃ−２、Ｆ２Ｃ−０は、他の２つのブロックの各々に設け、ブロック＃２に対応する消去開始フラグＦ２Ｓ−０、Ｆ２Ｓ−１及び消去完了フラグＦ２Ｃ−０、Ｆ２Ｃ−１は、他の２つのブロックの各々に設ける。
【００４５】
また、ＭＣＵ１２は、システム１０の他のユニットを制御するため、不揮発性メモリ１３の制御以外にも種々の機能を実現している。しかし、ＭＣＵ１２に不揮発性メモリ１３の書きこみおよび消去の制御をさせるのではなく、別途専用のメモリコントローラを設け、この専用コントローラにメモリ１３の書き込み、消去の制御をさせてもよい。このコントローラは、プログラムを実行して機能するマイクロコンピュータでもよいし、ハードワイヤードロジック回路で構成してもよい。
【００４６】
実施の形態２．
図７は、フラグＦ０Ｓ、Ｆ０Ｃ、Ｆ１Ｓ、Ｆ１Ｃの各々の別の構成例を示す。各フラグは、図７（ａ）のように、各々が複数のビットからなる複数のフラグ領域８０ａ〜８０ｈを有する。各フラグ領域は、例えば一回のアドレス指定で書き込まれるデータのビット数（２バイト＝１６ビット）で表現される。フラグ領域８０の数は例えば８個とする。
【００４７】
フラグをオフにするためにブロックが消去されると、その消去されるブロックに設けられたフラグの全ビットは図７（ｂ）のようにゼロとなり、フラグ領域すべてが“００００Ｈ”の第１の値をもつ。またフラグをオンにセットするときには、図７（ｃ）のようにフラグの全ビットを“１”とする、つまり、フラグ領域すべてが“ＦＦＦＦＨ”の第２の値をもつ。
【００４８】
ここで、図７（ｂ）のようにブロック消去により全ビットがゼロとなったとしても、不揮発性メモリの揮発エラーによりビットの状態が変化する可能性がある。例えば図７（ｄ）では揮発エラーが生じた一例を示す。フラグ領域８０ａが“００１０Ｈ”、フラグ領域８０ｃが“００３０Ｈ”、フラグ領域８０ｄが“００ｄ０”と状態が変化している。この不揮発性メモリ１３では、ある１ビットでも状態が０から１に変化すると、その変化したビットを含む書き込み単位の２バイトは追加書き込みすることができないものを想定している。よって揮発エラーを修正するためにはブロックを一旦消去するしかない。
【００４９】
そこで複数のフラグ領域８０ａ〜８０ｈのうち任意の少なくとも一つのフラグ領域に第１の値である“００００Ｈ”の値を有するときにフラグがオフ状態であるとＭＣＵ１２が判定するようにする。したがって、図７（ｂ）の状態から一部に揮発エラーが生じても、揮発エラーを修正するためにブロックを消去することなく、フラグをオフと正しく判定できる。
【００５０】
さらに図７（ｄ）のように揮発エラーが発生しているがオフ状態を示すフラグをオンにセットするとき、ＭＣＵ１２は、フラグ内の複数のフラグ領域を読み出し揮発エラーが生じているかどうか判断する。そしてＭＣＵ１２は、図７（ｅ）のように、全ビットがゼロであるフラグ領域すべて（８０ｂ、８０ｅ〜８０ｈの５つ）に対し“ＦＦＦＦＨ”を書き込み、揮発エラーが生じているフラグ領域（８０ａ、８０ｃ、８０ｄの３つ）はそのままの状態にしておく。そして複数のフラグ領域８０ａ〜８０ｈのうち任意の少なくとも一つのフラグ領域に第２の値である“ＦＦＦＦＨ”の値を有するときフラグがオン状態にあるとＭＣＵ１２が判断するようにする。したがって、揮発エラーが一部のフラグ領域に発生しても、フラグをオンと正しく判定できる。また図７（ｅ）で“ＦＦＦＦＨ”を保持する複数のフラグ領域のうちさらに揮発エラーを起こし別の状態に変化してしまう可能性もある。この場合でもサブ領域のいずれか一つでも“ＦＦＦＦＨ”の値があればフラグはオン状態と判断できる。よって揮発エラーが生じても、そのエラーを適宜修正することなくフラグのオン状態及びオフ状態を正しく判定できる。
【００５１】
なお、フラグ内の複数のフラグ領域８０ａ〜８０ｈに、“００００Ｈ”の値を有するものと“ＦＦＦＦＨ”の値を有するものとが混在する場合、または複数のフラグ領域８０ａ〜８０ｈに“００００Ｈ”、“ＦＦＦＦＨ”のいずれの値とも存在しない場合には、フラグエラーとして扱う。
【００５２】
この実施の形態ではフラグ領域の数および各フラグ領域を構成するビットの数は、上記のそれぞれ８個及び１６個ビットに限定されるものではなく、他の複数個の値でもよい。
【図面の簡単な説明】
【図１】この発明の実施の形態１によるコンピュータシステムを示すブロック図である。
【図２】図１のシステムで使用される不揮発性メモリ１３の記憶領域の構成を示す構成図である。
【図３】消去開始フラグＦ０Ｓ、Ｆ１Ｓ、消去完了フラグＦ０Ｃ、Ｆ１Ｃの具体的な構成を示す構成図である。
【図４】消去開始フラグＦ０Ｓ、Ｆ１Ｓ、消去完了フラグＦ０Ｃ、Ｆ１Ｃにより示されるブロック＃０、＃１の状態を説明するための説明図である。
【図５】不揮発性メモリ１３の電源投入時の動作を示すフローチャート図である。
【図６】不揮発性メモリ１３の書き込み動作を示すフローチャート図である。
【図７】不揮発性メモリ１３の記憶領域の別の構成を示す構成図である。
【図８】この発明の実施の形態２による消去開始フラグＦ０Ｓ、Ｆ１Ｓ、消去完了フラグＦ０Ｃ、Ｆ１Ｃの具体的な構成図である。
【符号の説明】１０…コンピュータシステム、１２…マイクロコントローラ（ＭＣＵ）、１３…不揮発性メモリ、１４…ランダムアクセスメモリ（らＭ）、Ｆ０Ｓ、Ｆ１Ｓ…消去開始フラグ、Ｆ０Ｃ、Ｆ１Ｃ…消去完了フラグ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a nonvolatile memory for storing a flag referred to for its own control such as erasing, and a data storage device having the same.
[0002]
[Prior art]
Non-volatile memories such as flash memories are known as those that can update stored data. However, when updating the storage data of the flash memory, new data is written after erasing the original data once instead of overwriting the original data.
The storage area of the flash memory is composed of a plurality of blocks, and each block includes a plurality of memory cells. Data is erased in block units. The stored contents are erased in block units larger than the data write unit. For example, the capacity of writing data by one address designating a writing area is several bytes, whereas the capacity of data erasing by one address designating a block to be erased is several kilobytes.
[0003]
One problem here is that the power is shut off during the block erasing operation. When the power is turned on again, the erasure in the block is not completely performed. If data is written to a block that has not been erased normally, normal data cannot be stored and an error occurs in the operation of the nonvolatile memory.
In order to prevent this problem, according to a conventional technique, erase information bits respectively corresponding to a plurality of blocks are provided in a nonvolatile memory. This erase information bit indicates the erase state of the corresponding block. By referring to the erase information bit when the power is turned on, it can be determined whether the corresponding block has been completely erased. If the data has not been completely erased, the corresponding block may be erased again. Such a technique is disclosed, for example, in Patent Document 1 below.
[0004]
[Patent Document 1]
JP 2001-250388 A
[0005]
[Problems to be solved by the invention]
Referring to FIG. 1 of Patent Document 1, an area (erase information storage area) different from a block (memory cell area) that is a data storage area is provided, and erase information bits corresponding to each block are stored in this area. Have been. This area is composed of a nonvolatile storage element that can be erased independently of the block. However, this independently erasable area is separately provided exclusively for storing the erasure information bits, and this increases the cost of the nonvolatile memory.
[0006]
Therefore, FIG. 3 of Patent Document 1 discloses an example in which an erasure information bit is provided in a block for storing data instead of providing a dedicated storage area. However, each block has its own erase information bit. Therefore, even in this example, there is still a problem when the power supply is suddenly cut off during the erase operation of the block. When power is cut off during the erase operation of a block, there may be an incomplete erase state in which some areas of the block are erased and other areas are not erased. Therefore, there is a possibility that the erasure information on the block has incorrect information. For example, according to FIG. 4 of Patent Document 1, if the power is cut off in the middle of step S15, the erasure information part may have an incorrect value of “10”. When the power is turned on again in this state, it is erroneously determined that the erasing or the erasing is completed, and the data is written while the block is incomplete.
[0007]
In addition, there is a volatile error in the nonvolatile memory in which the state stored by writing changes in the middle. Patent Document 1 also shows different states of three values of “00”, “10”, and “11” as one piece of erase information. For example, if "11" changes to "10" due to a volatilization error, erasure information will be erroneously determined. In particular, when an erasure information bit is provided in a block as shown in FIG. 3 of Patent Document 1, some nonvolatile memories require that the block be once erased in order to correct a volatile error. At that time, it is necessary to take measures such as erasing the block after saving the data in the block or the like to another memory.
[0008]
Therefore, an object of the present invention is to provide a nonvolatile memory for storing a flag referred to for its own control, which can express the contents of the flag correctly even if the power is cut off during erasing of the block, and provide the flag. Another object of the present invention is to provide a nonvolatile memory with reduced cost.
Another object of the present invention is to provide a nonvolatile memory capable of correctly grasping the erase state of a block even when power is cut off, and a data storage device having the same.
Still another object of the present invention is to provide a nonvolatile memory capable of correctly recognizing information to be referred even when a nonvolatile error occurs, and a data storage device having the same.
[0009]
[Means for Solving the Problems]
The non-volatile memory according to the present invention has flags each of which is provided corresponding to each of the first and second blocks, which are units of erasing, and represents information on each of the first and second blocks. A flag corresponding to one of the first and second blocks is provided in the other of the first and second blocks. Even if the power is cut off during the erasing operation of one of the first and second blocks, the contents of the flag do not change unexpectedly, so that the flag holds the correct content. Moreover, since it is not necessary to provide a special storage area for providing a flag corresponding to one of the blocks, the cost can be reduced.
By providing a flag corresponding to the other block in one of the blocks, even if the power is cut off while the other block is being erased, the contents of the corresponding flag do not change suddenly. Therefore, the flag holds the correct content. Moreover, since it is not necessary to provide a special storage area for providing a flag corresponding to the other block, the cost can be further reduced.
[0010]
Further, the nonvolatile memory according to the present invention, when each of the plurality of blocks is provided corresponding to each of a plurality of blocks serving as an erasing unit and has a flag indicating information on each block, each flag is stored in the plurality of blocks. In other blocks. Even if the power is cut off during the erase operation of any of the plurality of blocks, the contents of the flag do not change suddenly. Moreover, it is not necessary to provide a special storage area for providing a flag corresponding to each of the plurality of blocks.
[0011]
The flag particularly indicates a state related to erasure of the block, and includes, for example, a first flag indicating that the block is in an erasable state and a second flag indicating that the erasure of the block is completed. As a result, even if the power is cut off in the middle, the erase state of the block can be correctly known by referring to these flags.
If the first flag is set but the second flag is not set, it can be determined that the corresponding block is in an erasable state, and if both the first and second flags are set, Can be determined that the block has been erased and data can be written or has already been used for writing. Since the erase state of the block can be known after the power is turned on again, it is possible to prevent data from being written while the block is not sufficiently erased.
[0012]
Each flag has a plurality of flag areas each consisting of a plurality of bits. When at least one of the plurality of flag areas has a certain value, each flag indicates a certain state. Even if a volatilization error occurs in any of the plurality of flag areas, if at least one volatilization error does not occur in another area, the flag indicates a normal state.
[0013]
Therefore, according to the data storage device of the present invention, when the controller that controls the nonvolatile memory with reference to the flag provided in the nonvolatile memory has at least one of a plurality of flag areas in the flag having a certain value, Is determined to be in a specific state, and appropriate processing can be performed according to the state.
[0014]
BEST MODE FOR CARRYING OUT THE INVENTION
An embodiment of the present invention will be described with reference to the drawings. The same reference numerals in the drawings denote the same or corresponding components.
Embodiment 1 FIG.
FIG. 1 shows a configuration diagram of a computer system 10 with a security function according to the first embodiment. The system 10 is composed of an integrated circuit formed on a single semiconductor chip, and is commonly connected to a bus 11 by a microcontroller (MCU) 12, a nonvolatile memory 13, a random access memory (RAM) 14, a read only memory. A memory (ROM) 15 and an encryption / decryption circuit 16 are provided. Data and programs are transferred between the MCU 12 and the nonvolatile memory 13, the RAM 14, the ROM 15, and the encryption / decryption circuit 16 via the bus 11. The MCU 12 executes a program stored in the ROM 15 or the nonvolatile memory 13 to control the entire system. When data communication is performed between the system 10 and the outside, the encryption / decryption circuit 16 encrypts transmission data, and the encrypted data is transmitted to the outside. The encryption / decryption circuit 16 decrypts encrypted data received from the outside, and the decrypted data is processed in the system 10.
[0015]
The non-volatile memory 13 is a rewritable memory having a plurality of blocks, each of which serves as a data erasing unit (a unit of a memory cell erased by one address designation), as in the prior art. Known flash memories are preferred. The plurality of blocks have the same capacity, and each block has, for example, about 2K to 64K bytes. On the other hand, the unit of data writing (the number of bits of data that can be written by one address specification) is smaller than the unit of erasing (the capacity of one block). For example, the writing unit is 2 bytes (= 16 bits).
[0016]
FIG. 2 shows the structure of the nonvolatile memory 13 and its stored contents. The non-volatile memory 13 has, for example, five blocks # 0 to # 4. The three blocks # 2 to # 4 store the contents on the assumption that they are not rewritten. The nonvolatile memory 13 stores a program executed by the MCU 12, a management number, a secret key and a public key used by the encryption / decryption circuit 16 when encrypting and decrypting data, and the like.
On the other hand, each of the two blocks # 0 and # 1 stores a data storage area 21 to which data is frequently written during the operation of the system 10, and two flag areas 22 and 23 for storing flags, respectively.
[0017]
Flags respectively corresponding to blocks # 0 and # 1 are provided. The flag indicates information on erasure of the corresponding block. The flag corresponding to each block is stored in the flag areas 22 and 23 of another block different from the corresponding block among the blocks # 0 and # 1. The MCU 12 controls the erasure of the nonvolatile memory 13 and the writing of data with reference to a flag indicating information relating to erasure. Therefore, one data storage device is configured by the nonvolatile memory 13 and the MCU 12 that controls the nonvolatile memory 13.
[0018]
The flag indicating the information about the erasure specifically includes an erasure start flag and an erasure completion flag. The erase start flag indicates whether the corresponding block is in an erasable state, and the erase completion flag indicates whether the corresponding block has been erased. When the block is in the erasable state, the corresponding erase start flag is turned on, and when the block is completely erased, the corresponding erase start flag is turned on. The erase start flags F0S and F0C of the block # 0 are stored in the block # 1, and the erase start flags F1S and F1C of the block # 1 are stored in the block # 0.
[0019]
When data is erased, all memory cells in the block are cleared to zero. Therefore, if the block # 0 is erased, the two flags F1S and F1C corresponding to the block # 1 are also cleared to zero. This cleared state is set to the off state of the flags F1S and F1C. Similarly, if block # 1 is erased, two flags F0S and F0C corresponding to block # 0 are also cleared. This cleared state is set to the off state of the flags F0S and F0C. The state where a specific value is written in each of the flags F0S, F0C, F1S, and F1C is determined to be the flag F0S and F0C.
[0020]
FIG. 3 shows a specific configuration example of each of the flags F0S, F0C, F1S, and F1C.
The flag is composed of a plurality of bits, and particularly has the same bit number (16 bits) as the write unit of the nonvolatile memory 13. When the flag has a value (first value) of “0000H” in which all bits are all 0 as shown in FIG. 3A, the flag is turned off (H is the value of the previous four digits “0000” of 16). It indicates that it is expressed in radix. The same applies hereinafter.) When the flag has a second value, here, as shown in FIG. 3B, when all bits of the flag have a value of “1111H” (second value), which is 1, the flag is turned on. If the 16 bits of the flag have another value, a flag error is generated. For example, if a volatile error occurs in one bit in the flag when the flag is off (for example, when it changes to "0001H"), it is determined as an error, in other words, it is not determined to be on.
[0021]
The MCU 12 refers to the contents of the four flags F0S, F0C, F1S, and F1C and determines what state the blocks # 0 and # 1 are in.
FIG. 4 shows the states of blocks # 0 and # 1 for the four flags. In the state (1) in which all four flags are off, the blocks # 0 and # 1 are both in an initial state (before setup) in which they are not used. In a state (2) in which the erase start flag F1S is on and the other three flags are off, the block # 0 is used for writing and reading (in use), and the block # 1 is no longer used for data. It is in a state of being unable to write and waiting for erasure (waiting for erasure). In a state (3) in which both the erase start flag F1S and the erase completion flag F1C are on and the erase start flag F0S and the erase completion flag F0C are both off, block # 0 is in use and block # 1 is in use. It is in a state where the erasure has been completed and it is waiting to be used (erase completed). In a state (4) in which the erase start flag F0S is turned on and the other three flags are both turned off, the block # 0 is in a wait state for erasure, and the block # 1 is in use.
[0022]
In a state (5) in which the erase completion flag F0C is off and the other three flags are on, block # 0 is in a wait state for erase and block # 1 is in use. In a state (6) in which both the erase start flag F0S and the erase completion flag F0C are off and both the erase start flag F1S and the erase completion flag F1C are off, the block # 0 is in an erase completed state, and the block # 1 is in an erase completed state. It is in use. In a state (5) in which the erasure completion flag F1C is off and the other three flags are on, block # 0 is in use and block # 1 is in an erasure waiting state. States (8) other than the states (1) to (7) are flag errors.
[0023]
Next, the erasing and writing operations of the nonvolatile memory 13 will be described. FIG. 5 is a flowchart showing the operation of the nonvolatile memory 13 when the power is turned on.
In the present embodiment, the erasure in the block of the nonvolatile memory 13 is performed when the power is turned on. When the power is turned on, the MCU 12 first copies the flags F0S, F0C, F1S, and F1C stored in the nonvolatile memory 13 to the RAM 14 (S21). Next, the MCU 12 checks the contents of the flags F0S, F0C, F1S, and F1C held in the RAM 14 (S23).
[0024]
As a result of the flag check, if the flag is in the state (1), it is determined that the setup has not been performed, and writing can be performed in both the blocks # 0 and # 1. Here, the block on which data is first written is written in block # 0, and the MCU 12 turns on both the erase start flags F1S and F1C corresponding to block # 1 (S25). As a result, all the flags are in the state (3). Then, in order to specify the storage location of the block # 0 in which data is written first after the power is turned on, the MCU 12 stores the head address in the block # 0 in the RAM 14 (S27).
[0025]
When it is determined in step S23 that all the flags are in the state (7), the MCU 12 selects the block # 1 waiting to be erased and erases the stored contents (S29). The erase start flag F0S and the erase completion flag F0C are both turned off by erasing the block # 1. At this time, all flags indicate the state (2). Thereafter, the MCU 12 turns on the erase completion flag F1C on the block # 0 (S31). At this time, all the flags are in the state (3). Then, the storage location of the block # 0 where data is written first after the power is turned on, that is, the location following the location where the data was last written in the block # 0 is determined (S33). The MCU 12 reads the stored contents of the block # 0 in order from the head address, and searches for the address of the data written last. For example, if "1" is always included in the write data, the address of the last written data can be easily known by searching which data has "1" stored last. Then, the next address is stored in the RAM 14 as a storage location where data is first written (S35).
[0026]
If the power is turned off during the erasure in step S29, the block # 1 may not be completely erased even though the flag has changed to the state (2). In this case, the power may be turned on again to erase the block # 1 again. Therefore, when it is determined in step S23 that all flags are in the state (2), the MCU 12 deletes the information in step S29.
[0027]
If it is determined in step S23 that all the flags are in the state (5), the MCU 12 selects the block # 0 waiting to be erased and erases its stored contents (S37). By erasing the block # 0, the erasure start flag F1S and the erasure completion flag F1C are both turned off, and the entire flag indicates the state (4). Thereafter, the MCU 12 sets the erasure completion flag F0C on the nonvolatile memory 13 to ON (S39). At this time, the flag changes to state (6) (S39). Then, the storage location of the block # 1 to which data is first written after the power is turned on is determined (S41). In the same manner as in step S33, the MCU 12 reads the storage contents of the block # 1 sequentially from the top address, and searches for the address of the data written last. The next address is stored in the RAM 14 as a storage location where data is first written (S43).
[0028]
If the power is turned off during the erasing in step S37, the block # 0 may not be completely erased even though the flag has changed to the state (4). In this case, the power may be turned on again to erase block # 0 again. Therefore, the process of step S37 is also performed when it is determined in step S23 that all flags are in state (4).
[0029]
If it is determined in step S23 that all the flags are in state (3), the MCU 12 performs the processing in steps S33 and S35 without performing the block erasing operation. Further, if it is determined in step S23 that all the flags are in the state (6), the MCU 12 performs the processing in steps S41 and S43 without performing the block erasing operation. When all the flags are determined to be in the state (8) in step S23, the MCU 12 determines that an error has occurred, and performs error processing as necessary.
[0030]
The MCU 12 also rewrites the data in the RAM 14 so that the state of the flag in the nonvolatile memory 13 rewritten in steps S25, S31, and S39 is reflected in the flag copied to the RAM 14.
[0031]
The operation of the nonvolatile memory 13 when data is actually written after the power is turned on will be described with reference to the flowchart of FIG.
Referring to FIG. 6, when the writing process is started, first, the contents of flags F0S, F0C, F1S, and F1C of RAM 14 to which the same contents as in nonvolatile memory 13 are copied are checked (S51). When it is determined in step S51 that all the flags are in the state (3), it is known that the block # 0 is currently in use, so the MCU 12 writes data to the block # 0 (S53). In steps S27, S35, etc., since the address of the block # 0 to which data is to be written is held in the RAM 14, the data is written with reference to the address.
[0032]
Next, the MCU 12 determines whether the next data can be written to the area for storing the data of the block # 0 (S55). This is determined by whether or not the entire data storage area of block # 0 has been written. For example, it is easily determined whether or not the address referred to in step S53 is the last address of the data storage area in block # 0. Is determined. In the case of Yes in step S55, the MCU 12 adds a predetermined value to the address of the location where the data was written in step S53, and generates an address in the block # 0 to which data is to be written next. Then, the address stored in the RAM 14 is rewritten with the generated new address (S57). On the other hand, if the flag is No in the state (3) in step S55, the MCU 12 sets the erase start flag FOS in the block # 1 to ON (S59). The MCU 12 also reflects the ON state on the erase start flag F0S copied to the RAM 14. At this time, all flags are set to state (5). Next, data is written to the erased block # 1, and the address stored in the RAM 14 is rewritten to the head address of the block # 1 (S61).
[0033]
When it is determined in step S51 that all the flags are in the state (6), it is known that the block # 1 is currently in use, so the MCU 12 writes data in the block # 1 (S63). Since the address of the block # 1 to which data is to be written is held in the RAM 14 in step S43 and the like, the data is written with reference to the address.
[0034]
Next, the MCU 12 determines whether the next data can be written in the data storage area of the block # 1 (S65). This is determined by whether or not the entire data storage area of block # 1 has been written. For example, it is easily determined whether or not the address referred to in step S63 is the last address of the data storage area in block # 1. Is determined. If Yes in step S65, the MCU 12 adds a predetermined value to the address of the location where the data was written in step S63, and generates an address in the block # 1 where the next data is written. The address stored in the RAM 14 is rewritten with the generated new address (S67). If No in step S65, the MCU 12 sets the erase start flag F1S in the block # 0 to ON (S69). The MCU 12 also reflects the ON state on the erase start flag F1S copied to the RAM 14. At this time, all the flags are in the state (7). Next, data is written to the erased block # 0, and the address stored in the RAM 14 is rewritten to the head address of the block # 0 (S71).
[0035]
If it is determined in step S51 that all the flags are in the state (7), the MCU 12 performs the process in the step S53 as in the case of the state (3). Next, in the case of Yes in step S55, the process of step 57 is performed as in the case of state (3). State {circle around (7)} is a state where block # 0 is in use and block # 1 has not been erased yet and is waiting for erasure. Therefore, in the case of No in step S55, writing cannot be performed unless one of blocks # 0 and # 1 is erased. Therefore, the MCU 12 determines that an error has occurred, and performs error processing as necessary.
[0036]
When it is determined in step S51 that all the flags are in state (5), the MCU 12 performs the process in step S63 as in state (6). Next, in the case of Yes in step S65, the process of step 67 is performed as in the case of state (6). In the state (6), the block # 1 is in use and the block # 0 is in a state of waiting for erasure that has not yet been erased. Therefore, in the case of No in step S65, writing cannot be performed unless one of blocks # 0 and # 1 is erased. Therefore, the MCU 12 determines that an error has occurred, and performs error processing as necessary.
[0037]
When it is determined in step S51 that all flags are in the state (8), the MCU 112 determines that an error has occurred, and performs error processing as necessary.
[0038]
If all the flags are in state (5) at the end of step S61, and if the next data is to be written without turning off the power, the MCU 12 proceeds to step S63 by checking the flag in step S51 and proceeds to block # 1. Next data is written to If the next data is not written and the power is turned off, the MCU 12 moves to step S37 by cycling the power and checking the flag in step S23 in FIG. 5 to erase block # 0.
[0039]
If all the flags are in state (7) at the end of step S71, and if the next data is to be written without turning off the power, the MCU 12 proceeds to step S53 by checking the flag in step S51, and proceeds to block # 0. Next data is written to Conversely, if the power is turned off without writing the next data, the MCU 12 moves to step S29 by cycling the power and checks the flag in step S23 in FIG. 5 to erase block # 1.
[0040]
After the end of step S57, if the power is turned off without writing the next data, and if the flag state at that time is state {7}, the process proceeds to step S29 by referring to FIG. The MCU 12 erases the block # 1. If all the flags are in the state (3), the erasure of the block # 1 has already been completed, and the process moves to the step S33 by the flag check in the step 23 in FIG. If the next data is written without power cutoff after step S57, the MCU 12 re-checks by step S51 whether the flag at that time is state (7) or state (3). The processing of step S53 is performed, and the next data is written to block # 0.
[0041]
After the end of step S67, if the power is turned off without writing the next data, and if the flag state at that time is state (5), the process proceeds to step S37 by checking step S23 with reference to FIG. The MCU 12 erases the block # 0. If all the flags are in the state (6), the erasure of the block # 0 has already been completed, and the process proceeds to the step S41 by the flag check in the step 23 in FIG. If the next data is written without power interruption after step S67, the MCU 12 is checked by step S51, regardless of whether the flag at that time is state (5) or state (6). The processing of step S63 is performed again, and the next data is written to block # 1.
[0042]
According to this embodiment, a flag indicating information relating to erasure of each of a plurality of blocks (blocks # 0 and # 1) is provided in another block (blocks # 1 and # 0) of the plurality of blocks. Even if the block itself is erased, the flag corresponding to the erased block does not change. Therefore, even if the power is cut off during the erasure of the block, the state of the flag corresponding to the block does not change carelessly, and the flag can indicate a normal state. Further, since it is not necessary to provide a storage area in the nonvolatile memory 13 that can be erased independently of the block exclusively for holding the flag, the cost of the memory can be reduced.
[0043]
At this time, since two types of flags indicating information relating to block erasure, ie, an erase start flag and an erase completion flag, are prepared, even if the power is cut off during the erasure of the block, or Even if is blocked, the correct state of the block can be known from the flag.
For example, with reference to FIG. 5, even if the power is cut off during the erasure of block # 1 in step S29, the corresponding erase start flag F1S and erase completion flag F1C in block # 0 maintain ON and OFF, respectively. . When the power is turned on again, the block # 1 can be determined to be in the erase waiting state. Therefore, by performing the process of erasing the block # 1 again, data can be normally written to the erased block # 1. Even if the power is turned off after the erasure of block # 1 is completed in step S29, the corresponding erasure start flag F1S and erasure completion flag F1C in block # 0 both indicate ON. When the power is turned on again, it can be determined that the erasure of the block # 1 has been completed, so that the erasing process of the block # 1 becomes unnecessary.
[0044]
In this embodiment, the number of blocks in the nonvolatile memory 13 to which data is sequentially written while the system 10 is operating has been described as two, but may be an arbitrary number of three or more. At this time, information on erasure of each block (erasure start flag and erasure completion flag) may be provided in each of the other (N-1) blocks to which data is written. For example, if the number of blocks is three, referring to FIG. 7, the erase start flags F0S-1 and F0S-2 and the erase completion flags F0C-1 and F0C-2 corresponding to block # 0 are the other two blocks. And the erase start flags F1S-2 and F1S-0 and the erase completion flags F1C-2 and F2C-0 corresponding to the block # 1 are provided in each of the other two blocks and correspond to the block # 2. The erase start flags F2S-0 and F2S-1 and the erase completion flags F2C-0 and F2C-1 are provided in each of the other two blocks.
[0045]
Further, the MCU 12 realizes various functions other than the control of the nonvolatile memory 13 to control other units of the system 10. However, instead of causing the MCU 12 to control writing and erasing of the nonvolatile memory 13, a dedicated memory controller may be separately provided and the dedicated controller may control writing and erasing of the memory 13. This controller may be a microcomputer that functions by executing a program, or may be configured by a hard-wired logic circuit.
[0046]
Embodiment 2 FIG.
FIG. 7 shows another configuration example of each of the flags F0S, F0C, F1S, and F1C. As shown in FIG. 7A, each flag has a plurality of flag areas 80a to 80h each including a plurality of bits. Each flag area is represented by, for example, the number of bits (2 bytes = 16 bits) of data written by one address specification. The number of flag areas 80 is, for example, eight.
[0047]
When a block is erased to turn off the flag, all bits of the flag provided in the erased block become zero as shown in FIG. 7B, and the entire flag area is set to the first of "0000H". Has a value. When the flag is set to ON, all bits of the flag are set to "1" as shown in FIG. 7C, that is, the entire flag area has the second value of "FFFFH".
[0048]
Here, even if all bits become zero by block erasure as shown in FIG. 7B, there is a possibility that the state of the bits changes due to a volatile error of the nonvolatile memory. For example, FIG. 7D shows an example in which a volatile error has occurred. The state has changed to “0010H” in the flag area 80a, “0030H” in the flag area 80c, and “00d0” in the flag area 80d. In this non-volatile memory 13, it is assumed that if the state of any one bit changes from 0 to 1, 2 bytes of a writing unit including the changed bit cannot be additionally written. Therefore, the only way to correct the volatile error is to erase the block once.
[0049]
Therefore, the MCU 12 determines that the flag is off when at least one of the plurality of flag areas 80a to 80h has the first value “0000H”. Therefore, even if a volatilization error occurs partially in the state of FIG. 7B, the flag can be correctly determined to be off without erasing the block to correct the volatilization error.
[0050]
Further, when the flag indicating the off state is set to on as shown in FIG. 7D, the MCU 12 reads a plurality of flag areas in the flag and determines whether or not a volatilization error has occurred. . Then, as shown in FIG. 7E, the MCU 12 writes “FFFFH” in all the flag areas (5 of 80b and 80e to 80h) in which all the bits are zero, and writes the flag area (80a , 80c, and 80d) are left as they are. When at least one of the plurality of flag areas 80a to 80h has the second value “FFFFH” in the at least one flag area, the MCU 12 determines that the flag is on. Therefore, even if a volatilization error occurs in some flag areas, the flag can be correctly determined to be on. In addition, in FIG. 7E, a volatilization error may occur in a plurality of flag areas holding “FFFFH”, and the state may be changed to another state. Even in this case, if any one of the sub-areas has a value of “FFFFH”, the flag can be determined to be in the ON state. Therefore, even if a volatilization error occurs, the ON state and the OFF state of the flag can be correctly determined without appropriately correcting the error.
[0051]
In addition, when the plurality of flag areas 80a to 80h include both the one having the value of "0000H" and the one having the value of "FFFFH", or the plurality of flag areas 80a to 80h have "0000H", If none of the values of “FFFFH” exists, it is treated as a flag error.
[0052]
In this embodiment, the number of flag areas and the number of bits constituting each flag area are not limited to the above-mentioned 8 and 16 bits, respectively, but may be other plural values.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a computer system according to Embodiment 1 of the present invention.
FIG. 2 is a configuration diagram showing a configuration of a storage area of a nonvolatile memory 13 used in the system of FIG.
FIG. 3 is a configuration diagram showing a specific configuration of erase start flags F0S and F1S and erase completion flags F0C and F1C.
FIG. 4 is an explanatory diagram for explaining states of blocks # 0 and # 1 indicated by erasure start flags F0S and F1S and erasure completion flags F0C and F1C.
FIG. 5 is a flowchart showing an operation of the nonvolatile memory 13 when power is turned on.
FIG. 6 is a flowchart showing a write operation of the nonvolatile memory 13;
FIG. 7 is a configuration diagram showing another configuration of a storage area of the nonvolatile memory 13;
FIG. 8 is a specific configuration diagram of erase start flags F0S and F1S and erase completion flags F0C and F1C according to the second embodiment of the present invention.
[Description of Signs] 10 ... Computer system, 12 ... Microcontroller (MCU), 13 ... Non-volatile memory, 14 ... Random access memory (etc.), F0S, F1S ... Erase start flag, F0C, F1C ... Erase complete flag

Claims

Each of the non-volatile memories includes first and second blocks serving as an erasing unit, and is provided corresponding to the first and second blocks, respectively. A non-volatile memory having a flag indicating information about each of them, wherein the flag corresponding to one of the first and second blocks is provided in the other of the first and second blocks.

The nonvolatile memory according to claim 1, wherein the flag corresponding to the other of the first and second blocks is provided in one of the first and second blocks.

Each of the nonvolatile memories includes a plurality of blocks each serving as an erasing unit, and includes a flag provided corresponding to each of the plurality of blocks and representing information about each of the plurality of blocks. The non-volatile memory, wherein the flag corresponding to each of the blocks is provided in another of the plurality of blocks.

4. The flag according to claim 1, wherein each of the flags includes a first flag indicating that the corresponding block is in an erasable state, and a second flag indicating that the erasing of the corresponding block is completed. The nonvolatile memory according to any one of claims 1 to 4.

Each of the flags has a plurality of flag areas each consisting of a plurality of bits, and each flag indicates a certain state when at least one of the plurality of flag areas has a certain value. The nonvolatile memory according to claim 1.

A non-volatile memory including first and second blocks each of which is a unit of erasing, and
A controller for controlling writing and erasing of the nonvolatile memory,
Each of the first and second blocks has first and second flag areas for storing flags and a data storage area for storing data, respectively.
The controller is
When no more data is to be written to the data storage area of the first block, a flag of a first flag area in the second block is set to a certain value;
When the erasure of the first block is completed, a flag of a second flag area in the second block is set to a certain value;
When no more data is to be written to the data storage area of the second block, a flag in a first flag area of the first block is set to a certain value;
A data storage device that controls the nonvolatile memory such that a flag in a second flag area in the first block is set to a certain value when erasing of the second block is completed.

Each flag of the first to fourth flag areas has a plurality of flag areas each consisting of a plurality of bits, and the controller is configured such that at least one of the plurality of flag areas has a specific value. 7. The data storage device according to claim 6, wherein it is determined that each flag is set.

A nonvolatile memory including a plurality of blocks each of which is a unit of erasing,
A controller that controls the nonvolatile memory with reference to a flag provided in the nonvolatile memory,
The flag has a plurality of areas each consisting of a plurality of bits,
The data storage device, wherein the controller determines that the flag is in a certain state when any one of the plurality of flag areas has a certain value.