JP2004112100A

JP2004112100A - Read channel circuit and method for demodulating the same

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Publication number: JP2004112100A
Application number: JP2002268996A
Authority: JP
Inventors: Toshihiko Kaneshige; 兼重　敏彦
Original assignee: Toshiba Corp; Toshiba Digital Media Engineering Corp
Current assignee: Toshiba Corp; Toshiba Development and Engineering Corp
Priority date: 2002-09-13
Filing date: 2002-09-13
Publication date: 2004-04-08
Anticipated expiration: 2022-09-13
Also published as: JP4322487B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide a low-cost read channel circuit which can be applied to a high channel frequency. <P>SOLUTION: The read channel circuit includes a plurality of slice level generators 11a, 11b, and 11c for generating a plurality of slice levels, a plurality of comparators 10a, 10b, and 10c for converting a modulation signal into a plurality of binary signals with the plurality of slice levels as the references, a plurality of sampling circuits 14a, 14b, and 14c for sampling the plurality of the binary signals according to a channel clock signal to generate sampled signals, a level converter circuit 15 for generating the level of a modulation signal based on the polarity pattern of the plurality of the sampled signals, and a Viterbi decoder 16 for maximum decoding the modulated signal based on the level of the modulation signal. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、光ディスク再生装置等の再生信号を復号するリードチャネル回路及びその復調方法に関し、特に、高チャネル周波数に適応する最尤復号機能を備えたリードチャネル回路及びその復調方法に関する。
【０００２】
【従来の技術】
ＤＶＤの再生装置等に適用される従来のリードチャネル回路２は、図８（ａ）に示すように、コンパレータ７０、スライスレベル生成器７１、チャネルクロック生成器７２、フリップフロップ７３を備える。コンパレータ７０の正極（＋）端子及び負極（−）端子にはそれぞれ、リードチャネル回路２に入力される受信信号（＝再生信号）とスライスレベル生成器７１で生成されたスライスレベル信号が入力される。コンパレータ７０は、負極端子の入力電圧レベルが正極端子の入力電圧レベルよりも高い場合には「Ｌ（ロウ）」レベルの信号を出力し、逆に、負極端子への入力電圧レベルが正極端子の入力電圧レベルよりも低い場合には「Ｈ（ハイ）」レベルの信号を出力する。したがって、コンパレータ７０から出力される出力信号は、ＬレベルとＨレベルの２値化信号となる。コンパレータ７０から出力される２値化信号は、その後、スライスレベル生成器７１、チャネルクロック生成器７２及びフリップフロップ７３に入力される。スライスレベル生成器７１は、コンパレータ７０から入力される２値化信号に応答して、平均デューティ比が５０％となるように、スライスレベル信号を生成する。チャネルクロック生成器７２は、コンパレータ７０から入力される２値化信号に位相同期したチャネルクロック信号を生成し、チャネルクロック信号をフリップフロップ７３のクロック端子に出力する。なお、この例においてチャネルクロック生成器７２は、２値化信号の極性反転位相とチャネルクロック信号の立ち下がりエッジ位相とが等しくなるように動作すると同時に、チャネルクロック信号のデューティ比が５０％となるようにチャネルクロック信号を生成する。このようなチャネルクロック生成器７２は、例えば、ＰＬＬ回路等により構成される。フリップフロップ７３は、コンパレータ７０からデータ入力端子に入力される２値化信号をチャネルクロック信号の立ち上がりエッジでサンプリングして出力する。フリップフロップ７３から出力される出力信号は、その後、復号されたチャネルストリーム信号として所定の処理回路に入力される。
【０００３】
このような従来のリードチャネル回路２には次に示すような技術的問題点がある。図９において、信号（１）は受信信号を示し、ＤＶＤの場合にはディスクに成形されたピットに符合する。また、信号（１）はＲＬＬ（ランレングス限定）変調符号で符号化されているものとする。ＲＬＬ（２，１０）は最小ランレングスが２、最大ランレングス１０であることを示す。このＲＬＬ（２，１０）の場合には、最短符号反転長は３Ｔ（１Ｔは１チャネル周期を示す）、最長符号反転長は１１Ｔとなる。さらに、信号（２）はＤＶＤの光学的再生経路を伝送路とする理想的な受信信号を示し、信号（３）はスライスレベルを示す。信号（４）は伝送路に重畳される雑音信号を、信号（５）は雑音信号である信号（３）が重畳された受信信号を、信号（６）は理想的なスライスレベルを示す。なお、信号（５）は信号（２）に信号（４）を加算したものと等価である。またさらに、信号（７）は信号（２）を受信した時にコンパレータ７０から出力される２値化信号を、信号（８）は信号（５）を受信した時にコンパレータ７０から出力される２値化信号を、信号（９）は信号（７）又は信号（８）に同期したチャネルクロック信号を、信号（１０）は信号（２）を復号した際に生成されるチャネルストリーム信号を、信号（１１）は信号（５）を復号した際に生成されるチャネルストリーム信号を示す。
【０００４】
図９から明らかなように、従来のリードチャネル回路２においては、信号（２）を復号した場合のチャネルストリーム信号（１０）は、送信信号（１）と符号的に等価であり、誤りなく復号される。しかし、伝送路に雑音が加算された信号（５）を復号した場合のチャネルストリーム信号（１１）は、送信信号（１）と符号的に異なっており、時刻ｔ_２近傍、時刻ｔ_５近傍、時刻ｔ_７近傍、時刻ｔ_８近傍それぞれで誤りを含む。このように、従来のリードチャネル回路２においては、伝送路に相応の信号レベルで相応の時刻に雑音が加算されると、チャネルストリーム信号に誤りが発生してしまう。ＤＶＤ再生装置の伝送路における雑音の発生原因としては、ピットの成形不良、ディスク面に対する光ピックアップの光軸の傾き（チルト）、トラッキング制御ずれに伴う隣接トラックからの漏れ信号等がある。このため、一般に、雑音の混入が予想される伝送路においてデジタル符号を伝送する場合には、所定の誤り訂正符号を付加して伝送処理を行うという手法が提案されている。
【０００５】
しかし、一般にこのような手法においては、チャネルストリーム信号にエラーが発生しても、そのエラー数が付加された誤り訂正符号の訂正能力の範囲内であれば訂正可能なのであるが、訂正能力の範囲を超えたエラーが発生した場合には、訂正不能となり、正しい受信信号を得ることができない。こうしたことから、付加された誤り訂正符号による誤り訂正前のチャネルストリーム信号においてエラーの発生を抑制する技術が望まれていた。
【０００６】
このような技術的背景から、最近、ビタビアルゴリズムを用いた最尤復号器を利用して、訂正前のチャネルストリームにおけるエラー発生を低減させる手法が提案された（例えば、特許文献１参照。）。以下、図８（ｂ）を参照して、最尤復号器を用いた従来のリードチャネル回路３の構成について簡単に説明する。最尤復号器を用いた従来のリードチャネル回路３は、アナログ／デジタル変換器７５、加算器７６、スライスレベル生成器７７、チャネルクロック生成器７８、最尤復号器７９を備える。ＡＤＣ７５は、受信信号をチャネルクロック生成器７８が生成されたチャネルクロック信号でサンプリングし、所定のビット数で量子化して多値化信号として加算器７６に出力する。加算器７６は、ＡＤＣ７５から入力される多値化信号とスライスレベル生成器７７から入力されるスライスレベル信号とを加算し、オフセット付多値化信号として最尤復号器７９に出力する。また、加算器７６は、オフセット付多値化信号の符号ビットをスライスレベル生成器７７及びチャネルクロック生成器７８に出力する。スライスレベル生成器７７は、加算器７６から入力される多値化信号に応答して、平均デューティ比が５０％となるように、スライスレベル信号を生成する。また、スライスレベル生成器７７と加算器７６とでオートスライスを構成し、チャネルクロック生成器７８と最尤復号器７９に対して入力する。チャネルクロック生成器７８は、加算器７６から出力されるオフセット付多値化信号の符号ビットに位相同期したチャネルクロック信号を生成する。生成されたチャネルクロック信号は、サンプリングクロックとしてＡＤＣ７５に出力されると共に、動作クロックとしてスライスレベル生成器７７及び最尤復号器７９に出力される。このようなチャネルクロック生成器７８は、例えば、ＰＬＬ回路等により構成される。最尤復号器７９は、ビタビアルゴリズムを用いて受信信号の復号を行い、その出力はチャネルストリーム信号として所定の処理回路に入力される。なお、ビタビアルゴリズムを用いた最尤復号処理の詳細については、例えば、特許文献１を参照されたい。
【０００７】
【特許文献１】
特開平９−８６７４号公報
【０００８】
【発明が解決しようとする課題】
しかしながら、上記のような最尤復号器を用いた従来のリードチャネル回路３を、例えば高倍速処理を実行する再生装置に適用しようとする場合には、以下に示すような技術的課題が発生する。例えばＤＶＤの再生装置において、いわゆる１倍速再生と言われる再生速度では、チャネルクロック周波数は２６．１６ＭＨｚ程度であるが、１６倍速再生等の高倍速の再生速度においては、チャネルクロック周波数は４２０ＭＨｚ程度となる。このような高倍速再生処理に対して図８（ｂ）に示したような従来のリードチャネル回路３を適用しようとする場合、ＡＤＣのサンプリング処理ではチャネルクロックを用いて行うために、１６倍速では４２０ＭＨｚのサンプリング周波数が要求される。また、例えばＤＶＤの再生装置にこのリードチャネル回路３を適用しようとする場合には、ＡＤＣの量子化ビット数は８ビット程度の値が必要となる。一般に、このようなサンプリング周波数及び量子化ビット数に対応するＡＤＣは非常に高価である上に、消費電力、発熱量が非常に大きい。また、このような仕様のＡＤＣをシステムＬＳＩに混載する場合には、チップ面積の大幅な増大を招き、発熱に対する問題が顕在化してしまう。このような技術的課題から、現在までのところ、安価なＤＶＤ−ＲＯＭ再生装置を提供することが困難となっている。
【０００９】
そこで、本発明は上記問題に鑑みてなされたもので、高チャネル周波数に適応する最尤復号機能を備えた安価なリードチャネル回路及びその復調方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記課題を解決するために、本発明の第１の特徴は、（イ）複数のスライスレベルをそれぞれ生成する複数のスライスレベル生成器と、（ロ）複数のスライスレベルをそれぞれ基準にして、受信した変調信号を複数の２値化信号にそれぞれ変換する複数のコンパレータと、（ハ）複数の２値化信号をチャネルクロック信号でそれぞれサンプリングし、サンプルド信号を生成する複数のサンプリング回路と、（ニ）複数のサンプルド信号の極性パターンに基づいて変調信号のレベル値を生成するレベル値変換回路と、（ホ）変調信号のレベル値に基づいて変調信号の最尤復号を行うビタビ復号器とを備えるリードチャネル回路を提供することにある。
【００１１】
本発明の第１の特徴によれば、高速のＡＤＣを用いることなく高チャネル周波数に適応できる安価で消費電力の少ないリードチャネルを構成することができる。
【００１２】
本発明の第２の特徴は、（イ）複数のスライスレベルを生成するステップと、（ロ）複数のスライスレベルを基準にして、変調信号を複数の２値化信号に変換するステップと、（ハ）複数の２値化信号をチャネルクロック信号でそれぞれサンプリングし、サンプルド信号を生成するステップと、（ニ）複数のサンプルド信号の極性パターンに基づいて変調信号のレベル値を生成するステップと、（ホ）変調信号のレベル値に基づいて変調信号の最尤復号を行うステップとを備えるリードチャネル回路の復調方法を提供することである。
【００１３】
本発明の第２の特徴によれば、ビタビ復号を用いた最尤復号により、信頼性のあるチャネルストリームを生成することが可能となる。さらに、スライスレベルが適応的に制御されるので、入力信号の振幅が変動してもより信頼性のある復号化が可能となる。
【００１４】
【発明の実施の形態】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分は同一又は類似の符号を付している。ただし、図面は模式的なものであり、各寸法の比率等は現実のものとは異なることに留意すべきである。従って、具体的な寸法等は以下の説明を参酌して判断すべきものである。また図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１５】
本発明の実施形態に係るリードチャネル回路１は、例えば、ＤＶＤ、ＣＤ−ＲＯＭ、ＭＤ等の光ディスクの再生装置に適用、実施される。以下、図１〜図６を参照して、本発明の実施形態に係るリードチャネル回路１の構成及び各構成要素の動作について説明する。なお、以下の説明において、リードチャネル回路１に入力される受信信号は、ＲＬＬ（２，１０）変調符号で変調されたＤＶＤ再生装置から入力される再生信号とする。
【００１６】
（リードチャネル回路の構成）
本発明の実施形態に係るリードチャネル回路１は、図１に示すように、第１、第２、及び第３のコンパレータ１０ａ，１０ｂ，１０ｃ、第１、第２、及び第３のスライスレベル生成器１１ａ，１１ｂ，１１ｃ、第１、第２の加算器１２ａ，１２ｂ、チャネルクロック生成器１３、第１、第２、及び第３のサンプリング回路１４ａ，１４ｂ，１４ｃ、レベル値変換回路１５、ビタビ復号器１６を備える。
【００１７】
各コンパレータ１０ａ，１０ｂ，１０ｃは、正極入力端子に入力される再生信号の電圧レベルと負極入力端子に入力されるスライスレベル信号の電圧レベルとを比較し、正極入力端子の電圧レベルが負極入力端子の電圧レベルよりも高い場合には「Ｈ」レベル、正極入力端子の電圧レベルが負極入力端子の電圧レベルよりも低い場合には「Ｌ」レベルの２値化信号を出力する。各コンパレータ１０ａ，１０ｂ，１０ｃの２値化信号の出力先はコンパレータ毎に異なり、第１のコンパレータ１０ａの２値化信号は、第１のスライスレベル生成器１１ａ、第１のサンプリング回路１４ａに出力される。第２のコンパレータ１０ｂの２値化信号は、第２のスライスレベル生成器１１ｂ、第２のサンプリング回路１４ｂ、チャネルクロック生成器１３に出力される。第３のコンパレータ１０ｃの２値化信号は、第３のスライスレベル生成器１１ｃ、第３のサンプリング回路１４ｃに出力される。
【００１８】
第１及び第３のスライスレベル生成器１１ａ，１１ｃは、各コンパレータ１０ａ，１０ｃから入力される２値化信号に応答して、スライスレベルオフセット信号を生成する。一方、第２のスライスレベル生成器１１ｂは、第２のコンパレータ１０ｂから入力される２値化信号に応答して、平均デューティ比が５０％となるように、スライスレベル信号を生成する。なお、ＤＳＶ（Ｄｉｇｉｔａｌ　Ｓｕｍ　Ｖａｌｕｅ）が０となるように変調されているＤＶＤ等では、ＤＳＶが０となるように、スライスレベル信号を生成する。各スライスレベル生成器１１ａ，１１ｂ，１１ｃのスライスレベルオフセット信号、スライスレベル信号の出力先は、スライスレベル生成器毎に異なる。第１のスライスレベル生成器１１ａのスライスレベルオフセット信号は加算器１２ａに出力される。第２のスライスレベル生成器１１ｂのスライスレベル信号は、第２のコンパレータ１０ｂと加算器１２ａ，１２ｂに出力される。第３のスライスレベル生成器１１ｃのスライスレベルオフセット信号は加算器１２ｂに出力される。
【００１９】
チャネルクロック生成器１３は、第２のコンパレータ１０ｂから入力される２値化信号に位相同期したチャネルクロック信号を生成し、そのチャネルクロック信号を各サンプリング回路１４ａ，１４ｂ，１４ｃ、第１及び第３のスライスレベル生成器１１ａ，１１ｃに出力する。なお、チャネルクロック生成器１３は、２値化信号の極性反転位相とチャネルクロック信号の立ち下がりエッジ位相とが位相同期するようにチャネルクロック信号を生成する。このようなチャネルクロック生成器１３として、例えば、ＰＬＬ回路等を用いると良い。また、ここでは図示しないが、必要に応じてチャネルクロック信号を他の回路要素の動作クロックとして利用しても良い。
【００２０】
各サンプリング回路１４ａ，１４ｂ，１４ｃは、各コンパレータ１０ａ，１０ｂ，１０ｃから入力される２値化信号を、チャネルクロック生成器１３で生成されたチャネルクロック信号の立上りエッジと立ち下がりエッジでそれぞれサンプリングし、２つのサンプルド信号としてレベル値変換回路１５に出力する。なお、サンプリング処理は、チャネルクロック信号の立上りエッジ又は立ち下がりエッジのいずれか一方のエッジでサンプリングしても良い。
【００２１】
レベル値変換回路１５は、各サンプリング回路１４ａ，１４ｂ，１４ｃから入力されるサンプルド信号の極性パターンからレベル値を生成する。ここで、チャネルクロック信号の立上りエッジでサンプリングされたサンプルド信号から生成されるレベル値をＬＰ_ｎとし、チャネルクロック信号の立ち下がりエッジでサンプリングされたサンプルド信号から生成されるレベル値をＬＮ_ｎとする。これらのレベル値ＬＰ_ｎ，ＬＮ_ｎは、時刻順に「・・・・・　ＬＰ_ｎ−１、ＬＮ_ｎ−１、ＬＰ_ｎ、ＬＮ_ｎ、ＬＰ_ｎ＋１、ＬＮ_ｎ＋１　・・・・・」のように得られるものとする。さらに、レベル値変換回路１５が出力するレベル値をＬ_ｎとするとき、Ｌ_ｎは式（１）で与えられる。
【００２２】
Ｌ_ｎ＝ＬＰ_ｎ＋２×ＬＮ_ｎ＋ＬＰ_ｎ＋１　・・・・・（１）
なお、レベル値Ｌ_ｎを求める操作は、入力信号を２倍オーバーサンプリングして、所定のデシメーションフィルタを介して間引きサンプリングすることに相似する。
【００２３】
表１にサンプルド信号の極性パターンとその極性パターンから生成されるレベル値（ＬＰ_ｎ又はＬＮ_ｎ）との関係を示す。
【００２４】
【表１】

表１において、（Ａ）欄は第１のサンプリング回路１４ａが出力するサンプルド信号の極性パターンを表し、（Ｂ）欄は第２のサンプリング回路１４ｂが出力するサンプルド信号の極性パターンを表し、（Ｃ）欄は第３のサンプリング回路１４ｃが出力するサンプルド信号の極性を表す。例えば、表１に示すように、レベル値変換回路１５は、各サンプリング回路１４ａ，１４ｂ，１４ｃから入力されるサンプルド信号の極性パターンがすべて「Ｈ」レベルのとき、レベル値＋３を出力する。同様に、レベル値変換回路１５は、各サンプリング回路１４ａ，１４ｂ，１４ｃから入力されるサンプルド信号の極性パターンがそれぞれ「Ｌ」，「Ｈ」，「Ｈ」レベルのときはレベル値＋１を、「Ｌ」，「Ｌ」，「Ｈ」レベルのときはレベル値−１を、すべて「Ｌ」レベルのときはレベル値−３を出力する。
【００２５】
ビタビ復号器１６は、レベル値変換回路１５から入力されるレベル値に基づいて受信信号の最尤復号を行う。ビタビ復号器１６は、図２に示すように、ブランチメトリック回路１７、ブランチメトリック回路１７に接続されたパスメトリック回路１８、パスメトリック回路１８に接続されたパスメモリー回路１９を備える。ブランチメトリック回路１７は、図３に示すように、第１、第２、及び第３の減算器２０ａ，２０ｂ，２０ｃ、第１、第２、及び第３の乗算器２１ａ，２１ｂ，２１ｃを備える。各減算器２０ａ，２０ｂ，２０ｃは、レベル値変換回路１５から供給される入力データと第１、第２、及び第３の基準値との差をそれぞれ演算し、それぞれ第１、第２、及び第３の誤差値として出力する。各減算器２０ａ，２０ｂ，２０ｃの誤差値の出力先は減算器毎に異なる。第１の減算器２０ａの第１の誤差値は、第１の乗算器２１ａに出力される。第２の減算器２０ｂの第２の誤差値は、第２の乗算器２１ｂに出力される。第３の減算器２０ｃの第３の誤差値は、第３の乗算器２１ｃに出力される。各乗算器２１ａ，２１ｂ，２１ｃは、各減算器２０ａ，２０ｂ，２０ｃから入力される第１、第２、及び第３の誤差値の二乗を演算し、それぞれ第１、第２、及び第３の二乗誤差値としてパスメトリック回路１８に出力する。パスメトリック回路１８は、ブランチメトリック回路１７から入力される第１、第２、及び第３の二乗誤差値に基づいて、所定の状態遷移における生き残りパスを算出する。なお、パスメトリック回路１８は、図６（ｂ）に示すトレリス線図に基づいて同定され、例えば加算器等により構成される。
【００２６】
パスメモリー回路１９は、パスメトリック回路１８で算出された生き残りパスに対応する符号列を記憶し、マージした符号を順次復調信号として出力する。なお、パスメモリー回路１９は、パスメトリック回路１８と同様に、図６（ｂ）に示すトレリス線図から同定され、例えばセレクタ、レジスタ等により構成される。
【００２７】
（リードチャネル回路の動作）
始めに、図４を参照して、図１に示したリードチャネル回路１の第１、第２、及び第３のスライスレベル生成器１１ａ，１１ｂ，１１ｃの動作について説明する。図４において、信号（ａ）〜（ｅ）はそれぞれ以下に示す信号を意味する。なお、図４中に示す信号の波形はすべて理想動作状態における波形とする。
【００２８】
信号（ａ）：受信信号と第１、第２、及び第３のスライスレベル；
信号（ｂ）：第１のコンパレータ１０ａの２値化信号；
信号（ｃ）：第２のコンパレータ１０ｂの２値化信号；
信号（ｄ）：第３のコンパレータ１０ｃの２値化信号；
信号（ｅ）：チャネルクロック生成器１３で生成されたチャネルクロック信号；
なお、信号（ａ）の第１のスライスレベルは、図１に示す第１のコンパレータ１０ａの負極性入力信号を、第２のスライスレベルは第２のコンパレータ１０ｂの負極性入力信号を、第３のスライスレベルは第３のコンパレータ１０ｃの負極性入力信号をそれぞれ示す。
【００２９】
（イ）まず、図１に示す各コンパレータ１０ａ，１０ｂ，１０ｃに受信信号（＝再生信号）が入力されると、第１のスライスレベル生成器１１ａは、図４の２値化信号（ｂ）とチャネルクロック信号（ｅ）間の位相関係のように、受信信号の立ち上がり時に、２値化信号（ｃ）の立ち上がり直後のチャネルクロック信号（ｅ）の立ち上がりエッジ位相と２値化信号（ｂ）の立ち上がりエッジ位相とが一致するようにスライスレベルオフセット信号を生成し、第１の加算器１２ａの一方の入力端子に出力する。一方、受信信号の立ち下がり時は、２値化信号（ｃ）の立ち下がり直前のチャネルクロック信号（ｅ）の立ち上がりエッジ位相と２値化信号（ｂ）の立ち下がりエッジ位相とが一致するように、スライスレベルオフセット信号を生成し、第１の加算器１２ａの一方の入力端子に出力する。
【００３０】
（ロ）次に、図１に示す第１の加算器１２ａは、第２のスライスレベル生成器１１ｂで生成されたスライスレベル信号と第１のスライスレベル生成器１１ａで生成されたスライスレベルオフセット信号とを加算し、図４に示す第１のスライスレベルを与えるスライスレベル信号として第１のコンパレータ１０ａの負極入力端子に出力する。
【００３１】
（ハ）一方、第３のスライスレベル生成器１１ｃは、２値化信号（ｄ）とチャネルクロック信号（ｅ）間の位相関係の如く、受信信号の立ち上がり時は、２値化信号（ｃ）の立ち上がり直前のチャネルクロック信号（ｅ）の立ち上がりエッジ位相と２値化信号（ｄ）の立ち上がりエッジ位相が一致するようにスライスレベルオフセット信号を生成し、第２の加算器１２ｂの一方の入力端子に出力する。また、受信信号の立ち下がり時は、２値化信号（ｃ）の立ち下がり直後のチャネルクロック信号（ｅ）の立ち上がりエッジ位相と２値化信号（ｂ）の立ち下がりエッジ位相が一致するようにスライスレベルオフセット信号を生成し、第２の加算器１２ｂの一方の入力端子に出力する。
【００３２】
（ニ）第２の加算器１２ｂは、第２のスライスレベル生成器１１ｂで生成されたスライスレベル信号と第３のスライスレベル生成器１１ｃで生成されたスライスレベルレベルオフセット信号とを加算し、図４に示す第３のスライスレベルを与えるスライスレベル信号として第３のコンパレータ１０ｃの負極入力端子に入力する。
【００３３】
なお、本発明の実施形態においては、第１及び第３のスライスレベル生成器１１ａ，１１ｃで生成されたスライスレベルオフセット信号を第２のスライスレベル生成器１１ｂで生成されたスライスレベル信号に各々加算して、図４に示す第１及び第３のスライスレベルを得ているが、これは３つのスライスレベルがより連携して再生信号のエンベロープの動きに対して追従するように工夫したものである。したがって、このようなことを配慮しない場合には、第１及び第３のスライスレベル生成器１１ａ，１１ｃが直接第１及び第３のスライスレベル信号を生成してもよい。
【００３４】
次に、図５を参照して、図１に示したリードチャネル回路１の第１、第２、及び第３のサンプリング回路１４ａ，１４ｂ，１４ｃ、レベル値変換回路１５の動作について説明する。図５において、信号（ａ）〜（ｏ）はそれぞれ以下に示す信号を意味する。なお、図５中の黒丸は生成されたレベル値Ｌ_ｎを受信信号の位相に合わせて示したものである。
【００３５】
信号（ａ）：受信信号と第１、第２、及び第３のスライスレベル；
信号（ｂ）：第１のコンパレータ１０ａの２値化信号；
信号（ｃ）：第２のコンパレータ１０ｂの２値化信号；
信号（ｄ）：第３のコンパレータ１０ｃの２値化信号；
信号（ｅ）：チャネルクロック生成器１３で生成されたチャネルクロック信号；
信号（ｆ）：第１のサンプリング回路１４ａの出力信号であって、チャネルクロック信号の立上りエッジでサンプリングされたサンプルド信号；
信号（ｇ）：第２のサンプリング回路１４ｂの出力信号であって、チャネルクロック信号の立上りエッジでサンプリングされたサンプルド信号；
信号（ｈ）：第３のサンプリング回路１４ｃの出力信号であって、チャネルクロック信号の立上りエッジでサンプリングされたサンプルド信号；
信号（ｉ）：第１のサンプリング回路１４ａの出力信号であって、チャネルクロック信号の立ち下がりエッジでサンプリングされたサンプルド信号；
信号（ｊ）：第２のサンプリング回路１４ｂの出力信号であって、チャネルクロック信号の立ち下がりエッジでサンプリングされたサンプルド信号；
信号（ｋ）：第３のサンプリング回路１４ｃの出力信号であって、チャネルクロック信号の立ち下がりエッジでサンプリングされたサンプルド信号；
信号（ｌ）：信号（ｆ），（ｇ），（ｈ）から表１に基づいて生成されたレベル値ＬＰ_ｎ；
信号（ｍ）：信号（ｌ）をチャネルクロック信号の半周期分遅延したレベル値ＬＰ_ｎ；
信号（ｎ）：信号（ｉ），（ｊ），（ｋ）から表１に基づいて生成されたレベル値ＬＮ_ｎ；
信号（ｏ）：信号（ｍ）と信号（ｎ）から式（１）に基づいて生成されたレベル値Ｌ_ｎ；
なお、レベル値Ｌ_ｎは±１２の範囲内であり、この範囲を超える入力信号レベルについては＋１２又は−１２に設定される。
【００３６】
（イ）まず、図１に示す各コンパレータ１０ａ，１０ｂ，１０ｃとチャネルクロック生成器１３から各サンプリング回路１４ａ，１４ｂ，１４ｃにそれぞれ図５に示す２値化信号（ｂ），（ｃ），（ｄ）とチャネルクロック信号（ｅ）が入力される。第１のサンプリング回路１４ａは、第１のコンパレータ１０ａから入力される２値化信号（ｂ）を、チャネルクロック生成器１３で生成されたチャネルクロック信号（ｅ）の立上りエッジと立ち下がりエッジでそれぞれサンプリングし、２つのサンプルド信号（ｆ），（ｉ）をレベル値変換回路１５に出力する。
【００３７】
（ロ）一方、第２のサンプリング回路１４ｂは、第２のコンパレータ１０ｂから入力される２値化信号（ｃ）を、チャネルクロック生成器１３で生成されたチャネルクロック信号（ｅ）の立上りエッジと立ち下がりエッジでそれぞれサンプリングし、２つのサンプルド信号（ｇ），（ｊ）をレベル値変換回路１５に出力する。
【００３８】
（ハ）また、第３のサンプリング回路１４ｃは、第３のコンパレータ１０ｃから入力される２値化信号（ｄ）を、チャネルクロック生成器１３で生成されたチャネルクロック信号（ｅ）の立上りエッジと立ち下がりエッジでそれぞれサンプリングし、２つのサンプルド信号（ｈ），（ｋ）をレベル値変換回路１５に出力する。
【００３９】
（ニ）次に、レベル値変換回路１５は、各サンプリング回路１４ａ，１４ｂ，１４ｃから入力されるサンプルド信号（ｆ）〜（ｋ）の極性パターンからレベル値（ｌ）〜（ｏ）を生成する。具体的には、レベル値変換回路１５は、まず、サンプルド信号（ｆ），（ｇ），（ｈ）から表１に基づいてレベル値ＬＰ_ｎ（ｌ）を生成し、そのレベル値ＬＰ_ｎ（ｌ）からチャネルクロック信号（ｅ）の半周期分遅延したレベル値ＬＰ_ｎ（ｍ）を生成する。一方、レベル値変換回路１５は、サンプルド信号（ｉ），（ｊ），（ｋ）から表１に基づいてレベル値ＬＮ_ｎ（ｎ）を生成する。そして、レベル値ＬＰ_ｎ（ｍ）とレベル値ＬＮ_ｎ（ｎ）から上述した式（１）に基づいてレベル値Ｌ_ｎ（ｏ）を生成する。
【００４０】
次に、図１に示すリードチャネル回路１のビタビ復号器１６の動作について説明する。
【００４１】
（イ）まず、レベル値変換回路１５から出力されるデータが、図２に示すように、入力データ、第１、第２、及び第３の基準値としてビタビ復号器１６のブランチメトリック回路１７に供給される。図２において、第１の基準値は、図４に示す第１のスライスレベルに相当するレベル値である。本発明の実施形態では第１の基準値のレベル値を＋８とする。第２の基準値は、図４に示す第２のスライスレベルに相当するレベル値である。本発明の実施形態では第２の基準値のレベル値を０とする。第３の基準値は、図４に示す第３のスライスレベルに相当するレベル値が入力される。本発明の実施形態では第３の基準値のレベル値を−８とする。ブランチメトリック回路１７は、レベル値変換回路１５から供給される入力データと第１、第２、及び第３の基準値とから二乗誤差値を演算し、それぞれ第１、第２、及び第３の二乗誤差値としてパスメトリック回路１８に出力する。
【００４２】
（ロ）次に、図２に示すパスメトリック回路１８は、ブランチメトリック回路１７から入力される第１、第２、及び第３の二乗誤差値に基づいて、所定の状態遷移における生き残りパスを算出し、その算出結果をパスメモリー回路１９に出力する。
【００４３】
（ハ）次に、パスメモリー回路１９は、パスメトリック回路１８で算出された生き残りパスに対応する符号列を記憶し、マージした符号を順次復調信号として出力する。
【００４４】
次に、本発明の実施形態に係るビタビ復号器１６の状態遷移を示す。送信符号はＲＬＬ（２，１０）変調符号で変調されているものとする。表２に、送信符号列と状態、基準値の関係を示す。基準値は上述したように各スライスレベルに相当するレベル値が与えられる。
【００４５】
【表２】

図６（ａ）は状態遷移図であり、矢印に付した数値”１”又は”０”は、各状態から矢印方向の状態に遷移するために与えられる送信符号を表す。ＲＬＬ（２，１１）の符号列においては最短符号反転長は３Ｔである。図６（ａ）の状態遷移図から３Ｔ未満の状態遷移が存在しないことがわかる。これは、ＲＬＬ（２，１１）のＴ_ｍｉｎ制約を反映したものであり、より効率的な復号が期待できる。図６（ｂ）は、図６（ａ）に示す状態遷移図から横軸を時間、縦軸を状態として得られるトレリス線図である。図７は、送信符号列の一例に基づく受信信号と状態の関係を示す。図７において、信号（１）は送信符号列、信号（２）は受信信号、信号（３）はチャネルクロック信号、信号（４）は状態の遷移を示す。図６（ａ）に示す状態遷移図によれば、図７に示すように、”Ｓ（２）→Ｓ（５）→Ｓ（４）→Ｓ（３）→Ｓ（０）→Ｓ（１）→Ｓ（２）→Ｓ（５）→Ｓ（４）→Ｓ（３）→Ｓ（０）”と遷移することとなる。
【００４６】
このように、本発明の実施形態によれば、高速のＡＤＣを用いることなく高チャネル周波数に適応できる安価で消費電力の少ないリードチャネル回路を構成することが可能となる。また、ビタビ復号を用いた最尤復号により、信頼性のあるチャネルストリームを生成することが可能となる。さらに、スライスレベルが適応的に制御されるので、入力信号の振幅が変動してもより信頼性のある復号化が可能となる。さらにまた、ビタビ復号の尤度計測の基準値がスライスレベル値に対応しているため、伝送路の特性変化に対してもより信頼性のある復号化が可能となる。
【００４７】
【発明の効果】
本発明によれば、高速のＡＤＣを用いることなく高チャネル周波数に適応できる安価で消費電力の少ないリードチャネル回路及びその復調方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係るリードチャネル回路の構成を示す模式図である。
【図２】本発明の実施形態に係るビタビ復号器の構成を示す模式図である。
【図３】本発明の実施形態に係るブランチメトリック回路の構成を示す模式図である。
【図４】本発明の実施形態に係るスライスレベル生成器の動作を説明するためのタイミングチャート図である。
【図５】本発明の実施形態に係るサンプリング回路及びレベル値変換回路の動作を説明するためのタイミングチャート図である。
【図６】本発明の実施形態に係るビタビ復号器の動作を示す状態遷移図である。
【図７】本発明の実施形態に係るビタビ復号器の動作を示すタイミングチャート図である。
【図８】従来のリードチャネル回路の構成を示す模式図である。
【図９】従来のリードチャネル回路の動作を説明するためのタイミングチャート図である。
【符号の説明】
１…リードチャネル回路
１０ａ，１０ｂ，１０ｃ…コンパレータ
１１ａ，１１ｂ，１１ｃ…スライスレベル生成器
１２ａ，１２ｂ…加算器
１３…チャネルクロック生成器
１４ａ，１４ｂ，１４ｃ…サンプリング回路
１５…レベル値変換回路
１６…ビタビ復号器
１７…ブランチメトリック回路
１８…パスメトリック回路
１９…パスメモリー回路
２０ａ，２０ｂ，２０ｃ…減算器
２１ａ，２１ｂ，２１ｃ…乗算器[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a read channel circuit for decoding a reproduction signal of an optical disk reproducing device and the like and a demodulation method thereof, and more particularly to a read channel circuit having a maximum likelihood decoding function adapted to a high channel frequency and a demodulation method thereof.
[0002]
[Prior art]
The conventional read channel circuit 2 applied to a DVD playback device or the like includes a comparator 70, a slice level generator 71, a channel clock generator 72, and a flip-flop 73, as shown in FIG. The received signal (= reproduced signal) input to the read channel circuit 2 and the slice level signal generated by the slice level generator 71 are input to the positive (+) terminal and the negative (-) terminal of the comparator 70, respectively. . When the input voltage level of the negative terminal is higher than the input voltage level of the positive terminal, the comparator 70 outputs an “L (low)” level signal. Conversely, when the input voltage level to the negative terminal is When the input voltage level is lower than the input voltage level, a signal of the “H (high)” level is output. Therefore, the output signal output from the comparator 70 is a binary signal of L level and H level. The binary signal output from the comparator 70 is then input to a slice level generator 71, a channel clock generator 72, and a flip-flop 73. The slice level generator 71 generates a slice level signal in response to the binary signal input from the comparator 70 so that the average duty ratio becomes 50%. The channel clock generator 72 generates a channel clock signal whose phase is synchronized with the binary signal input from the comparator 70, and outputs the channel clock signal to the clock terminal of the flip-flop 73. In this example, the channel clock generator 72 operates so that the polarity inversion phase of the binarized signal is equal to the falling edge phase of the channel clock signal, and at the same time, the duty ratio of the channel clock signal becomes 50%. In such a way as to generate a channel clock signal. Such a channel clock generator 72 is composed of, for example, a PLL circuit or the like. The flip-flop 73 samples and outputs the binary signal input from the comparator 70 to the data input terminal at the rising edge of the channel clock signal. The output signal output from the flip-flop 73 is then input to a predetermined processing circuit as a decoded channel stream signal.
[0003]
Such a conventional read channel circuit 2 has the following technical problems. In FIG. 9, a signal (1) indicates a received signal. In the case of a DVD, it corresponds to a pit formed on a disk. Also, it is assumed that the signal (1) is encoded by an RLL (run-length limited) modulation code. RLL (2,10) indicates that the minimum run length is 2 and the maximum run length is 10. In the case of this RLL (2, 10), the shortest code inversion length is 3T (1T indicates one channel period), and the longest code inversion length is 11T. Further, the signal (2) indicates an ideal reception signal using the optical reproduction path of the DVD as a transmission path, and the signal (3) indicates a slice level. The signal (4) indicates a noise signal superimposed on the transmission path, the signal (5) indicates a received signal on which the noise signal (3) is superimposed, and the signal (6) indicates an ideal slice level. The signal (5) is equivalent to the signal (2) plus the signal (4). Further, the signal (7) is a binary signal output from the comparator 70 when the signal (2) is received, and the signal (8) is a binary signal output from the comparator 70 when the signal (5) is received. The signal (9) represents a channel clock signal synchronized with the signal (7) or the signal (8), the signal (10) represents a channel stream signal generated when the signal (2) is decoded, and the signal (11). ) Indicates a channel stream signal generated when the signal (5) is decoded.
[0004]
As is clear from FIG. 9, in the conventional read channel circuit 2, the channel stream signal (10) when the signal (2) is decoded is code-equivalent to the transmission signal (1), and is decoded without error. Is done. However, the channel stream signal (11) obtained by decoding the signal (5) with the noise added to the transmission path is signically different from the transmission signal (1), and the time t ₂ Neighborhood, time t ₅ Neighborhood, time t ₇ Neighborhood, time t ₈ Each neighborhood contains an error. As described above, in the conventional read channel circuit 2, if noise is added at an appropriate time at an appropriate signal level in the transmission path, an error occurs in the channel stream signal. Causes of noise generation in the transmission path of the DVD reproducing device include defective pit formation, tilt (tilt) of the optical axis of the optical pickup with respect to the disk surface, and leakage signals from adjacent tracks due to tracking control deviation. Therefore, in general, when a digital code is transmitted on a transmission path in which noise is expected to be mixed, a method of performing transmission processing by adding a predetermined error correction code has been proposed.
[0005]
However, in general, in such a method, even if an error occurs in the channel stream signal, the error can be corrected within the range of the correction capability of the error correction code to which the number of errors is added. If an error exceeding occurs, the correction becomes impossible, and a correct received signal cannot be obtained. For this reason, a technique for suppressing the occurrence of errors in the channel stream signal before error correction by the added error correction code has been desired.
[0006]
From such a technical background, recently, a method of reducing the occurrence of errors in a channel stream before correction using a maximum likelihood decoder using a Viterbi algorithm has been proposed (for example, see Patent Document 1). Hereinafter, the configuration of the conventional read channel circuit 3 using the maximum likelihood decoder will be briefly described with reference to FIG. The conventional read channel circuit 3 using the maximum likelihood decoder includes an analog / digital converter 75, an adder 76, a slice level generator 77, a channel clock generator 78, and a maximum likelihood decoder 79. The ADC 75 samples the received signal with the channel clock signal generated by the channel clock generator 78, quantizes the signal with a predetermined number of bits, and outputs the result to the adder 76 as a multilevel signal. The adder 76 adds the multilevel signal input from the ADC 75 and the slice level signal input from the slice level generator 77 and outputs the result to the maximum likelihood decoder 79 as a multilevel signal with offset. Further, the adder 76 outputs the sign bit of the multi-level signal with offset to the slice level generator 77 and the channel clock generator 78. The slice level generator 77 generates a slice level signal in response to the multilevel signal input from the adder 76 so that the average duty ratio becomes 50%. The slice level generator 77 and the adder 76 form an auto slice, which is input to the channel clock generator 78 and the maximum likelihood decoder 79. The channel clock generator 78 generates a channel clock signal that is phase-synchronized with the sign bit of the offset-added multilevel signal output from the adder 76. The generated channel clock signal is output to the ADC 75 as a sampling clock, and is output to the slice level generator 77 and the maximum likelihood decoder 79 as an operation clock. Such a channel clock generator 78 is composed of, for example, a PLL circuit or the like. The maximum likelihood decoder 79 decodes the received signal using the Viterbi algorithm, and the output is input to a predetermined processing circuit as a channel stream signal. For details of the maximum likelihood decoding process using the Viterbi algorithm, refer to, for example, Patent Document 1.
[0007]
[Patent Document 1]
JP-A-9-8674
[0008]
[Problems to be solved by the invention]
However, when the conventional read channel circuit 3 using the maximum likelihood decoder as described above is to be applied to, for example, a reproducing apparatus that executes high-speed processing, the following technical problem occurs. . For example, in a DVD reproducing apparatus, the channel clock frequency is about 26.16 MHz at a so-called 1 × speed reproduction speed, but at a high speed reproduction speed such as 16 × speed reproduction, the channel clock frequency is about 420 MHz. Become. When the conventional read channel circuit 3 as shown in FIG. 8B is applied to such a high-speed playback process, the ADC sampling process is performed using a channel clock. A sampling frequency of 420 MHz is required. When the read channel circuit 3 is to be applied to, for example, a DVD reproducing apparatus, the number of quantization bits of the ADC needs to be about 8 bits. Generally, an ADC corresponding to such a sampling frequency and the number of quantization bits is very expensive, and consumes much power and heat. Further, when an ADC having such specifications is mixedly mounted on a system LSI, the chip area is significantly increased, and the problem of heat generation becomes apparent. Due to such technical problems, it has been difficult to provide an inexpensive DVD-ROM playback device so far.
[0009]
SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and has as its object to provide an inexpensive read channel circuit having a maximum likelihood decoding function adapted to a high channel frequency and a demodulation method thereof.
[0010]
[Means for Solving the Problems]
In order to solve the above problems, a first feature of the present invention is that (a) a plurality of slice level generators each generating a plurality of slice levels, and (b) reception based on the plurality of slice levels, respectively. A plurality of comparators for respectively converting the modulated signals into a plurality of binarized signals; (c) a plurality of sampling circuits for respectively sampling the plurality of binarized signals with a channel clock signal to generate a sampled signal; D) a level value conversion circuit that generates a level value of the modulation signal based on the polarity patterns of the plurality of sampled signals, and (e) a Viterbi decoder that performs maximum likelihood decoding of the modulation signal based on the level value of the modulation signal. A read channel circuit comprising:
[0011]
According to the first aspect of the present invention, it is possible to configure a low-cost, low-power-consumption read channel that can be adapted to a high channel frequency without using a high-speed ADC.
[0012]
A second feature of the present invention is: (a) generating a plurality of slice levels; (b) converting a modulated signal into a plurality of binary signals based on the plurality of slice levels; C) sampling each of the plurality of binarized signals with the channel clock signal to generate a sampled signal, and (d) generating a level value of the modulation signal based on a polarity pattern of the plurality of sampled signals. , (E) performing the maximum likelihood decoding of the modulated signal based on the level value of the modulated signal.
[0013]
According to the second aspect of the present invention, it is possible to generate a reliable channel stream by maximum likelihood decoding using Viterbi decoding. Further, since the slice level is adaptively controlled, more reliable decoding is possible even if the amplitude of the input signal varies.
[0014]
BEST MODE FOR CARRYING OUT THE INVENTION
Next, an embodiment of the present invention will be described with reference to the drawings. In the following description of the drawings, the same or similar parts are denoted by the same or similar reference numerals. However, it should be noted that the drawings are schematic and ratios of dimensions are different from actual ones. Therefore, specific dimensions and the like should be determined in consideration of the following description. In addition, it is needless to say that the drawings include portions having different dimensional relationships and ratios.
[0015]
The read channel circuit 1 according to the embodiment of the present invention is applied to and implemented in an apparatus for reproducing an optical disk such as a DVD, a CD-ROM, and an MD. Hereinafter, the configuration of the read channel circuit 1 according to the embodiment of the present invention and the operation of each component will be described with reference to FIGS. In the following description, a reception signal input to the read channel circuit 1 is a reproduction signal input from a DVD reproduction device modulated by an RLL (2, 10) modulation code.
[0016]
(Configuration of read channel circuit)
As shown in FIG. 1, a read channel circuit 1 according to an embodiment of the present invention generates first, second, and

third comparators

10a, 10b, 10c, first, second, and third slice levels.

Units

11a, 11b, 11c, first and

second adders

12a, 12b, channel clock generator 13, first, second, and

third sampling circuits

14a, 14b, 14c, level value conversion circuit 15, Viterbi A decoder 16 is provided.
[0017]
Each of the

comparators

10a, 10b, and 10c compares the voltage level of the reproduction signal input to the positive input terminal with the voltage level of the slice level signal input to the negative input terminal, and determines that the voltage level of the positive input terminal is negative. If the voltage level is higher than the voltage level of the negative input terminal, a binary signal of the "H" level is output. The output destination of the binarized signal of each of the

comparators

10a, 10b, and 10c differs for each comparator, and the binarized signal of the first comparator 10a is output to the first slice level generator 11a and the first sampling circuit 14a. Is done. The binarized signal of the second comparator 10b is output to the second slice level generator 11b, the second sampling circuit 14b, and the channel clock generator 13. The binarized signal of the third comparator 10c is output to the third slice level generator 11c and the third sampling circuit 14c.
[0018]
The first and third

slice level generators

11a and 11c generate slice level offset signals in response to the binary signals input from the

comparators

10a and 10c. On the other hand, the second slice level generator 11b generates a slice level signal in response to the binary signal input from the second comparator 10b so that the average duty ratio becomes 50%. In a DVD or the like modulated so that the DSV (Digital Sum Value) becomes 0, the slice level signal is generated so that the DSV becomes 0. The output destination of the slice level offset signal and the slice level signal of each

slice level generator

11a, 11b, 11c is different for each slice level generator. The slice level offset signal of the first slice level generator 11a is output to the adder 12a. The slice level signal of the second slice level generator 11b is output to the second comparator 10b and the

adders

12a and 12b. The slice level offset signal of the third slice level generator 11c is output to the adder 12b.
[0019]
The channel clock generator 13 generates a channel clock signal that is phase-synchronized with the binary signal input from the second comparator 10b, and converts the channel clock signal into each of the

sampling circuits

14a, 14b, 14c, the first and third circuits. To the

slice level generators

11a and 11c. Note that the channel clock generator 13 generates the channel clock signal so that the polarity inversion phase of the binarized signal and the falling edge phase of the channel clock signal are in phase synchronization. For example, a PLL circuit or the like may be used as such a channel clock generator 13. Although not shown here, the channel clock signal may be used as an operation clock of another circuit element as needed.
[0020]
Each of the

sampling circuits

14a, 14b, and 14c samples the binary signal input from each of the

comparators

10a, 10b, and 10c at the rising edge and the falling edge of the channel clock signal generated by the channel clock generator 13. Are output to the level value conversion circuit 15 as two sampled signals. In the sampling process, sampling may be performed at either one of the rising edge and the falling edge of the channel clock signal.
[0021]
The level value conversion circuit 15 generates a level value from the polarity pattern of the sampled signal input from each of the

sampling circuits

14a, 14b, 14c. Here, the level value generated from the sampled signal sampled at the rising edge of the channel clock signal is LP _n And the level value generated from the sampled signal sampled at the falling edge of the channel clock signal is LN _n And These level values LP _n , LN _n Is in the order of time "... LP _n-1 , LN _n-1 , LP _n , LN _n , LP _{n + 1} , LN _{n + 1} ・・・・・」. Further, the level value output from the level value conversion circuit 15 is L _n And L _n Is given by equation (1).
[0022]
L _n = LP _n + 2 × LN _n + LP _{n + 1} ・・・・・ (1)
Note that the level value L _n Is analogous to oversampling the input signal by a factor of two and decimating and sampling through a predetermined decimation filter.
[0023]
Table 1 shows the polarity pattern of the sampled signal and the level value (LP) generated from the polarity pattern. _n Or LN _n ).
[0024]
[Table 1]

In Table 1, (A) shows the polarity pattern of the sampled signal output from the first sampling circuit 14a, (B) shows the polarity pattern of the sampled signal output from the second sampling circuit 14b, Column (C) shows the polarity of the sampled signal output from the third sampling circuit 14c. For example, as shown in Table 1, when the polarity patterns of the sampled signals input from the

sampling circuits

14a, 14b, and 14c are all "H" levels, the level value conversion circuit 15 outputs a level value +3. Similarly, when the polarity pattern of the sampled signal input from each of the

sampling circuits

14a, 14b, and 14c is "L", "H", and "H", respectively, the level value conversion circuit 15 adds +1 to the level value. When the level is "L", "L", or "H", the level value -1 is output.
[0025]
The Viterbi decoder 16 performs maximum likelihood decoding of a received signal based on the level value input from the level value conversion circuit 15. As shown in FIG. 2, the Viterbi decoder 16 includes a branch metric circuit 17, a path metric circuit 18 connected to the branch metric circuit 17, and a path memory circuit 19 connected to the path metric circuit 18. As shown in FIG. 3, the branch metric circuit 17 includes first, second, and

third subtractors

20a, 20b, 20c, and first, second, and

third multipliers

21a, 21b, 21c. . Each of the

subtracters

20a, 20b, and 20c calculates a difference between the input data supplied from the level value conversion circuit 15 and the first, second, and third reference values, respectively, and calculates first, second, and third values, respectively. It is output as a third error value. The output destination of the error value of each of the

subtractors

20a, 20b, 20c differs for each subtractor. The first error value of the first subtractor 20a is output to the first multiplier 21a. The second error value of the second subtractor 20b is output to the second multiplier 21b. The third error value of the third subtractor 20c is output to the third multiplier 21c. Each of the

multipliers

21a, 21b, and 21c calculates the square of the first, second, and third error values input from each of the

subtractors

20a, 20b, and 20c, and respectively calculates the first, second, and third error values. Is output to the path metric circuit 18 as the square error value of The path metric circuit 18 calculates a surviving path in a predetermined state transition based on the first, second, and third square error values input from the branch metric circuit 17. The path metric circuit 18 is identified based on the trellis diagram shown in FIG. 6B, and is configured by, for example, an adder.
[0026]
The path memory circuit 19 stores the code string corresponding to the surviving path calculated by the path metric circuit 18 and sequentially outputs the merged codes as demodulated signals. Note that the path memory circuit 19 is identified from the trellis diagram shown in FIG. 6B, and includes, for example, a selector, a register, and the like, similarly to the path metric circuit 18.
[0027]
(Operation of read channel circuit)
First, the operation of the first, second, and third

slice level generators

11a, 11b, and 11c of the read channel circuit 1 shown in FIG. 1 will be described with reference to FIG. In FIG. 4, signals (a) to (e) mean the following signals, respectively. The waveforms of the signals shown in FIG. 4 are all waveforms in an ideal operation state.
[0028]
Signal (a): received signal and first, second, and third slice levels;
Signal (b): a binary signal of the first comparator 10a;
Signal (c): a binary signal of the second comparator 10b;
Signal (d): a binary signal of the third comparator 10c;
Signal (e): a channel clock signal generated by the channel clock generator 13;
Note that the first slice level of the signal (a) is the negative input signal of the first comparator 10a shown in FIG. 1, the second slice level is the negative input signal of the second comparator 10b, and the third slice level is the third slice level. Indicate the negative input signal of the third comparator 10c.
[0029]
(A) First, when a received signal (= reproduction signal) is input to each of the

comparators

10a, 10b, and 10c shown in FIG. 1, the first slice level generator 11a outputs the binary signal (b) of FIG. When the received signal rises, the rising edge phase of the channel clock signal (e) and the binary signal (b) immediately after the rising of the binary signal (c), as in the phase relationship between the binary clock signal (e) and the channel clock signal (e). A slice level offset signal is generated so that the rising edge phase of the first adder 12 coincides with the rising edge phase, and is output to one input terminal of the first adder 12a. On the other hand, when the received signal falls, the rising edge phase of the channel clock signal (e) immediately before the falling of the binary signal (c) matches the falling edge phase of the binary signal (b). Then, a slice level offset signal is generated and output to one input terminal of the first adder 12a.
[0030]
(B) Next, the first adder 12a shown in FIG. 1 includes a slice level signal generated by the second slice level generator 11b and a slice level offset signal generated by the first slice level generator 11a. And outputs the same to the negative input terminal of the first comparator 10a as a slice level signal for giving the first slice level shown in FIG.
[0031]
(C) On the other hand, the third slice level generator 11c outputs the binary signal (c) when the received signal rises, as in the phase relationship between the binary signal (d) and the channel clock signal (e). , A slice level offset signal is generated so that the rising edge phase of the channel clock signal (e) immediately before the rising edge of the binarized signal (d) coincides with the rising edge phase of the binary signal (d), and one input terminal of the second adder 12b. Output to At the time of falling of the received signal, the rising edge phase of the channel clock signal (e) immediately after the falling of the binary signal (c) matches the falling edge phase of the binary signal (b). A slice level offset signal is generated and output to one input terminal of the second adder 12b.
[0032]
(D) The second adder 12b adds the slice level signal generated by the second slice level generator 11b and the slice level offset signal generated by the third slice level generator 11c. 4 is input to the negative input terminal of the third comparator 10c as a slice level signal for giving the third slice level.
[0033]
In the embodiment of the present invention, the slice level offset signals generated by the first and third

slice level generators

11a and 11c are respectively added to the slice level signal generated by the second slice level generator 11b. Then, the first and third slice levels shown in FIG. 4 are obtained, and this is devised so that the three slice levels follow the movement of the envelope of the reproduction signal in more cooperation. . Therefore, when this is not considered, the first and third

slice level generators

11a and 11c may directly generate the first and third slice level signals.
[0034]
Next, operations of the first, second, and

third sampling circuits

14a, 14b, 14c, and the level value conversion circuit 15 of the read channel circuit 1 shown in FIG. 1 will be described with reference to FIG. In FIG. 5, signals (a) to (o) mean the following signals, respectively. The black circles in FIG. 5 indicate the generated level values L _n In accordance with the phase of the received signal.
[0035]
Signal (a): received signal and first, second, and third slice levels;
Signal (b): a binary signal of the first comparator 10a;
Signal (c): a binary signal of the second comparator 10b;
Signal (d): a binary signal of the third comparator 10c;
Signal (e): a channel clock signal generated by the channel clock generator 13;
Signal (f): an output signal of the first sampling circuit 14a, which is a sampled signal sampled at the rising edge of the channel clock signal;
Signal (g): an output signal of the second sampling circuit 14b, which is a sampled signal sampled at the rising edge of the channel clock signal;
Signal (h): an output signal of the third sampling circuit 14c, which is a sampled signal sampled at the rising edge of the channel clock signal;
Signal (i): an output signal of the first sampling circuit 14a, which is a sampled signal sampled at the falling edge of the channel clock signal;
Signal (j): an output signal of the second sampling circuit 14b, which is a sampled signal sampled at the falling edge of the channel clock signal;
Signal (k): an output signal of the third sampling circuit 14c, which is a sampled signal sampled at the falling edge of the channel clock signal;
Signal (l): Level value LP generated based on Table 1 from signals (f), (g), and (h) _n ;
Signal (m): level value LP obtained by delaying signal (l) by a half cycle of the channel clock signal _n ;
Signal (n): Level value LN generated based on Table 1 from signals (i), (j), and (k) _n ;
Signal (o): level value L generated from signal (m) and signal (n) based on equation (1) _n ;
Note that the level value L _n Is within a range of ± 12, and is set to +12 or −12 for an input signal level exceeding this range.
[0036]
(A) First, the

comparators

10a, 10b, 10c and the channel clock generator 13 shown in FIG. 1 send the binary signals (b), (c), (c) shown in FIG. d) and the channel clock signal (e) are input. The first sampling circuit 14a converts the binary signal (b) input from the first comparator 10a at the rising edge and the falling edge of the channel clock signal (e) generated by the channel clock generator 13, respectively. Sampling is performed and two sampled signals (f) and (i) are output to the level value conversion circuit 15.
[0037]
(B) On the other hand, the second sampling circuit 14b converts the binarized signal (c) input from the second comparator 10b to the rising edge of the channel clock signal (e) generated by the channel clock generator 13. Sampling is performed at each falling edge, and two sampled signals (g) and (j) are output to the level value conversion circuit 15.
[0038]
(C) The third sampling circuit 14c converts the binarized signal (d) input from the third comparator 10c to the rising edge of the channel clock signal (e) generated by the channel clock generator 13. Sampling is performed at each falling edge, and two sampled signals (h) and (k) are output to the level value conversion circuit 15.
[0039]
(D) Next, the level value conversion circuit 15 generates level values (l) to (o) from the polarity patterns of the sampled signals (f) to (k) input from the

sampling circuits

14a, 14b, and 14c. I do. Specifically, the level value conversion circuit 15 first calculates the level value LP from the sampled signals (f), (g), and (h) based on Table 1. _n (L) and its level value LP _n Level value LP delayed from (l) by a half cycle of channel clock signal (e) _n (M) is generated. On the other hand, the level value conversion circuit 15 calculates the level value LN from the sampled signals (i), (j) and (k) based on Table 1. _n (N) is generated. And the level value LP _n (M) and level value LN _n From (n), the level value L based on the above equation (1) _n (O) is generated.
[0040]
Next, the operation of the Viterbi decoder 16 of the read channel circuit 1 shown in FIG. 1 will be described.
[0041]
(A) First, data output from the level value conversion circuit 15 is input to the branch metric circuit 17 of the Viterbi decoder 16 as input data, first, second, and third reference values, as shown in FIG. Supplied. 2, the first reference value is a level value corresponding to the first slice level shown in FIG. In the embodiment of the present invention, the level value of the first reference value is +8. The second reference value is a level value corresponding to the second slice level shown in FIG. In the embodiment of the present invention, the level value of the second reference value is set to 0. As the third reference value, a level value corresponding to the third slice level shown in FIG. 4 is input. In the embodiment of the present invention, the level value of the third reference value is -8. The branch metric circuit 17 calculates a square error value from the input data supplied from the level value conversion circuit 15 and the first, second, and third reference values, and calculates first, second, and third error values, respectively. The value is output to the path metric circuit 18 as a square error value.
[0042]
(B) Next, the path metric circuit 18 shown in FIG. 2 calculates a surviving path in a predetermined state transition based on the first, second, and third square error values input from the branch metric circuit 17. Then, the calculation result is output to the path memory circuit 19.
[0043]
(C) Next, the path memory circuit 19 stores the code string corresponding to the surviving path calculated by the path metric circuit 18, and sequentially outputs the merged codes as demodulated signals.
[0044]
Next, a state transition of the Viterbi decoder 16 according to the embodiment of the present invention will be described. It is assumed that the transmission code is modulated by the RLL (2, 10) modulation code. Table 2 shows the relationship between the transmission code string, the state, and the reference value. As described above, the reference value is given a level value corresponding to each slice level.
[0045]
[Table 2]

FIG. 6A is a state transition diagram, and the numerical value “1” or “0” attached to the arrow represents a transmission code given to transition from each state to the state in the direction of the arrow. In a code string of RLL (2, 11), the shortest code inversion length is 3T. It can be seen from the state transition diagram of FIG. 6A that there is no state transition of less than 3T. This is the TLL of RLL (2,11). _min This reflects the restrictions, and more efficient decoding can be expected. FIG. 6B is a trellis diagram obtained from the state transition diagram shown in FIG. 6A with the horizontal axis representing time and the vertical axis representing states. FIG. 7 shows a relationship between a received signal and a state based on an example of a transmission code string. In FIG. 7, signal (1) indicates a transmission code string, signal (2) indicates a reception signal, signal (3) indicates a channel clock signal, and signal (4) indicates a state transition. According to the state transition diagram shown in FIG. 6A, as shown in FIG. 7, "S (2) → S (5) → S (4) → S (3) → S (0) → S (1) ) → S (2) → S (5) → S (4) → S (3) → S (0) ”.
[0046]
As described above, according to the embodiment of the present invention, it is possible to configure a low-cost, low-power-consumption read channel circuit that can adapt to a high channel frequency without using a high-speed ADC. In addition, it is possible to generate a reliable channel stream by maximum likelihood decoding using Viterbi decoding. Further, since the slice level is adaptively controlled, more reliable decoding is possible even if the amplitude of the input signal varies. Furthermore, since the reference value of the likelihood measurement of the Viterbi decoding corresponds to the slice level value, more reliable decoding can be performed even when the characteristic of the transmission path changes.
[0047]
【The invention's effect】
According to the present invention, it is possible to provide an inexpensive and low power consumption read channel circuit which can be adapted to a high channel frequency without using a high speed ADC, and a demodulation method thereof.
[Brief description of the drawings]
FIG. 1 is a schematic diagram illustrating a configuration of a read channel circuit according to an embodiment of the present invention.
FIG. 2 is a schematic diagram illustrating a configuration of a Viterbi decoder according to an embodiment of the present invention.
FIG. 3 is a schematic diagram illustrating a configuration of a branch metric circuit according to an embodiment of the present invention.
FIG. 4 is a timing chart for explaining an operation of the slice level generator according to the embodiment of the present invention.
FIG. 5 is a timing chart for explaining operations of the sampling circuit and the level value conversion circuit according to the embodiment of the present invention.
FIG. 6 is a state transition diagram illustrating an operation of the Viterbi decoder according to the embodiment of the present invention.
FIG. 7 is a timing chart illustrating an operation of the Viterbi decoder according to the embodiment of the present invention.
FIG. 8 is a schematic diagram showing a configuration of a conventional read channel circuit.
FIG. 9 is a timing chart for explaining the operation of a conventional read channel circuit.
[Explanation of symbols]
1: Read channel circuit
10a, 10b, 10c ... comparator
11a, 11b, 11c: slice level generator
12a, 12b ... adder
13. Channel clock generator
14a, 14b, 14c sampling circuit
15 ... Level value conversion circuit
16 ... Viterbi decoder
17… Branch metric circuit
18 ... Path metric circuit
19: Path memory circuit
20a, 20b, 20c ... subtractor
21a, 21b, 21c ... multiplier

Claims

A plurality of slice level generators for respectively generating a plurality of slice levels;
A plurality of comparators for respectively converting the received modulated signal into a plurality of binary signals with reference to the plurality of slice levels,
A plurality of sampling circuits for respectively sampling the plurality of binary signals with a channel clock signal and generating a sampled signal;
A level value conversion circuit that generates a level value of the modulation signal based on a polarity pattern of the plurality of sampled signals,
A read channel circuit comprising: a Viterbi decoder that performs maximum likelihood decoding of the modulation signal based on a level value of the modulation signal.

2. The read channel circuit according to claim 1, wherein the plurality of slice level generators 1 generate a slice level so that DSV becomes 0 in response to the plurality of binary signals. 3.

The Viterbi decoder,
A branch metric circuit for calculating first, second, and third square error values based on input data supplied from the level value conversion circuit, first, second, and third reference values;
A path metric circuit that calculates a surviving path in a state transition based on the first, second, and third square error values;
The read channel circuit according to claim 1, further comprising: a path memory circuit that stores a code sequence corresponding to the surviving path and sequentially outputs the merged code as a demodulated signal.

Generating a plurality of slice levels;
Converting the modulated signal into a plurality of binarized signals based on the plurality of slice levels;
Sampling each of the plurality of binarized signals with a channel clock signal to generate a sampled signal;
Generating a level value of the modulation signal based on a polarity pattern of the plurality of sampled signals,
Performing a maximum likelihood decoding of the modulated signal based on a level value of the modulated signal.

5. The read channel circuit according to claim 4, wherein the step of generating the plurality of slice levels generates a slice level so that DSV becomes 0 in response to the plurality of binarized signals. Demodulation method.

Performing the maximum likelihood decoding,
Calculating first, second, and third square error values based on the level value of the modulated signal;
Calculating a surviving path in a state transition based on the first, second, and third square error values;
The method according to claim 4, further comprising: storing a code string corresponding to the surviving path, and sequentially outputting the merged codes as a demodulated signal.