JP4537125B2 - Optical disk device - Google Patents
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Description
本発明は、光ディスクから信号を再生する装置に関し、特に高速再生処理を好適に行う光ディスク装置に関する。 The present invention relates to an apparatus for reproducing a signal from an optical disk, and more particularly to an optical disk apparatus that suitably performs high-speed reproduction processing.
光ディスク媒体からの再生デジタル信号処理方式として、従来の2値化方式に対して、多ビットのデジタル信号に標本化し、パーシャルレスポンス方式と最尤復号方式(マキシマムライクリフッド)の一つであるビタビ復号器を組み合わせたPRML(Partial Response Maximum Likelihood)信号方式が提案されている。このPRML信号方式は、線記録方向の記録密度の増加に伴い、意図的に波形干渉を付加することにより、高域成分を必要としない再生系を実現し、波形干渉を考慮した確率計算により、再生データの品質を向上させる方式である。 Viterbi, which is one of the partial response method and the maximum likelihood decoding method (Maximum Rifflid), is a sample of multi-bit digital signals as a method for processing digital signals reproduced from an optical disk medium, compared to the conventional binarization method. A PRML (Partial Response Maximum Likelihood) signal system combining decoders has been proposed. This PRML signal system realizes a reproduction system that does not require a high frequency component by intentionally adding waveform interference as the recording density in the linear recording direction increases, and by probability calculation considering waveform interference, This is a method for improving the quality of reproduced data.
媒体に記録されているデジタルデータのチャネルビット周波数に同期した再生クロックを用いて、PRML信号処理を適用したデジタルデータ復調を行う場合、高倍速再生時には、再生クロックの周波数が高くなるため、その周波数に依存してデジタル回路の消費電力が増大してしまう。 When performing digital data demodulation using PRML signal processing using a reproduction clock synchronized with the channel bit frequency of the digital data recorded on the medium, the frequency of the reproduction clock becomes high during high-speed reproduction. Depending on the power consumption of the digital circuit increases.
そこで例えば特許文献1に示される方法は、PRML信号方式を採用しつつ、消費電力の低減を目的として、チャネルビット周波数の半分の周波数のクロック(1/2クロック)により標本化して得られた再生信号に、欠落した時間の振幅方向のオフセット情報を補間しながら、オフセット補正制御を行う。また、欠落した時間の位相誤差情報を補間しながら、位相同期制御を行う。振幅方向のオフセット補正、及び位相同期がなされた再生信号に対し、パーシャルレスポンス適応等化を行うものである(位相誤差補間ハーフレート方式)。
Therefore, for example, the method disclosed in
パーシャルレスポンス適応等化は、多値の信号の絶対値を取得しデータを再生するため、間引いたデータを補間して使うと、エラーレートが劣化する場合がある。すなわち、特許文献1に示されるハーフレート方式では、欠落した情報を補間するため、真のデータとの間に誤差が生じる場合がある。補間したデータに誤差がある場合、補間回路により正確に補間しな限り、再生信号の品質が低下することになる。
In partial response adaptive equalization, the absolute value of a multilevel signal is acquired and data is reproduced, and therefore, if the thinned data is interpolated and used, the error rate may deteriorate. That is, in the half rate method disclosed in
また特許文献1に示される位相誤差補間ハーフレート方式には、1/2以下のクロックへの対応は記載されていない。また、サンプリング定理によりハーフレートにより標本化した場合にデータを復調できるという原理に基づくため、光再生特性であるMTF(Mutual Trans Function)特性がチャネルビット周波数の1/4以下の帯域で分布している場合には採用が困難である。
Further, the phase error interpolation half-rate method disclosed in
一方PRML信号処理方式をLSIに組み込む場合には、アナログ部品であるAD変換部とDA変換部が必要になる。例えば16倍速のDVD−RAM方式を想定したとき、チャネルクロック周波数は466.88MHz(1倍速29.18MHz)である。これに対応するAD変換部は比較的実現可能であっても、DA変換部は実現が困難と予想される。 On the other hand, when the PRML signal processing method is incorporated in an LSI, an AD conversion unit and a DA conversion unit that are analog parts are required. For example, assuming a 16-times DVD-RAM system, the channel clock frequency is 466.88 MHz (1-times 29.18 MHz). Even if the AD converter corresponding to this is relatively realizable, it is expected that the DA converter is difficult to realize.
本発明の目的は、上記の課題を解決するため、光ディスク媒体に記録されたデータの高速再生時に、再生信号品質を低下させず、かつ消費電力の低減を図ることにある。 In order to solve the above-described problems, an object of the present invention is to reduce the power consumption without reducing the quality of a reproduced signal during high-speed reproduction of data recorded on an optical disk medium.
また本発明の目的は、LSIプロセスやアナログ部品の特性を考慮し、実現性の高い再生装置を提供することである。 Another object of the present invention is to provide a reproducing apparatus with high feasibility in consideration of characteristics of an LSI process and analog parts.
本発明では上記課題を解決するため、光ディスクから再生した信号を再生チャネルクロックに基づいて標本化するアナログデジタル変換部と、アナログデジタル変換部によって標本化された再生信号を、n(nは2以上の整数)系統のパラレル再生信号に変換するシリアルパラレル変換部と、再生チャネルクロックの1/nクロックを生成する1/nクロック生成部と、1/nクロックで動作しシリアルパラレル変換部により得られたパラレル再生信号と再生チャネルクロックの位相を比較する位相比較部とを備え、位相比較部からの位相誤差出力により再生チャネルクロックを制御する構成とした。 In the present invention, in order to solve the above-described problem, an analog / digital conversion unit that samples a signal reproduced from an optical disk based on a reproduction channel clock, and a reproduction signal sampled by the analog / digital conversion unit are represented by n (n is 2 or more). Obtained by a serial / parallel converter that operates with a 1 / n clock and a 1 / n clock that generates 1 / n clock of a reproduction channel clock. And a phase comparison unit that compares the phases of the parallel reproduction signal and the reproduction channel clock, and the reproduction channel clock is controlled by a phase error output from the phase comparison unit.
さらに本発明では、1/nクロックで動作し、アナログデジタル変換部により標本化された再生信号のオフセットを補正するオフセット補正部と、1/nクロックで動作し、位相比較部からの位相誤差出力を積分し平滑化するループフィルタ部と、を備える構成とした。 Furthermore, in the present invention, an offset correction unit that operates with a 1 / n clock and corrects an offset of a reproduction signal sampled by an analog-to-digital converter, and a phase error output from a phase comparison unit that operates with a 1 / n clock. And a loop filter unit that integrates and smoothes.
さらに本発明では、シリアルパラレル変換部が変換するパラレル再生信号の系統数nと、1/nクロック生成部が生成する1/nクロックのn値を選択する1/nクロック選択部を備える構成とした。 The present invention further includes a 1 / n clock selection unit that selects the number n of parallel reproduction signals to be converted by the serial / parallel conversion unit and the n value of the 1 / n clock generated by the 1 / n clock generation unit. did.
この構成により、シリアル信号をn系統のパラレル信号に変換し、信号処理のクロック周波数を1/nに下げることで消費電力は低下する。また、標本化の際データを間引かないので、基本的に間引きに伴う誤差が生じない。 With this configuration, the power consumption is reduced by converting the serial signal into n parallel signals and reducing the signal processing clock frequency to 1 / n. In addition, since data is not thinned at the time of sampling, an error associated with thinning basically does not occur.
光ディスク媒体に記録されたデータの高速再生時に、再生信号品質を低下させず、かつ信号処理時の消費電力の低減が可能となる。 During high-speed reproduction of data recorded on an optical disk medium, it is possible to reduce the power consumption during signal processing without degrading the reproduction signal quality.
以下、本発明について図面を用いて説明する。 The present invention will be described below with reference to the drawings.
図1は、本発明の光ディスク装置の第1の実施例を示すブロック図である。信号処理として、PLL(Phase−Locked Loop)の位相同期ループを用いて、同期クロック信号と多値化された信号を抽出し、PRML(Partial Response Maximum Likelihood)回路で信号再生する方式を採用している。 FIG. 1 is a block diagram showing a first embodiment of an optical disc apparatus according to the present invention. As signal processing, a phase-locked loop of PLL (Phase-Locked Loop) is used to extract a synchronized clock signal and a multi-valued signal, and a signal reproduction method is adopted by a PRML (Partial Response Maximum Likelihood) circuit. Yes.
ここで、1はプリピット部とデータ部が交互に配置されたDVD−RAM等の光ディスク、2はスピンドルモータ、3は光ヘッド(PU)、4はI/V変換部、5はウォブル信号処理部である。6はRFデータ処理部で、オートゲインコントロール(AGC)部61、ハイパスフィルタ(HPF)部62、イコライザ(EQ)部63を有する。7はアナログデジタル変換部(A/D変換部)、8はチャネルビットレートの1/nクロック生成部、9は電流制御発振部(ICO)、10は1/nのクロックで動作するPLL部、11は復調信号処理部である。PLL部10は、シリアルパラレル変換部101、オフセット補正部102、ワイドキャプチャ部103、位相比較部104、ループフィルタ部105、デジタルアナログ変換部(D/A変換部)106を有する。12は制御部で、1/nクロック選択部121を含み、13はホスト装置である。
Here, 1 is an optical disk such as a DVD-RAM in which prepit portions and data portions are alternately arranged, 2 is a spindle motor, 3 is an optical head (PU), 4 is an I / V converter, and 5 is a wobble signal processor. It is. An RF
光ディスク1はスピンドルモータ2に保持されて回転しており、光ヘッド3は、情報の記録または再生を行うレーザ光を発光する半導体レーザと、半導体レーザからの光をディスク面上に光スポットとして形成する光学系と、光ディスク1からの反射光を用いて情報の再生および自動焦点およびトラック追跡などの光点制御を行うための光検出器とから構成され、光ディスク1上に情報の記録を行い、また光ディスク1上の情報の再生を行う。光ディスク装置は、パーソナルコンピュータ、ワークステーション等のホスト装置13に接続されており、ホスト装置13からの命令や情報データを、マイコン等から構成される制御部12を通して情報の記録、再生およびシーク動作を実行する。
The
次に再生処理の動作を説明する。ホスト装置13から、制御部12に対して再生開始指示を行い、光ヘッド3からの信号を受け、I/V変換部4は、電流電圧変換した再生信号を、ウォブル処理部5及びRFデータ処理部6に出力する。
Next, the operation of the reproduction process will be described. The
ウォブル信号処理部5では、ディスクの周期的に蛇行している記録案内溝(ウォブル)に対応したウォブル信号を抽出し、この信号に同期した2値化信号として、ウォブルクロックを出力する。
The wobble
RFデータ処理部6におけるオートゲインコントロール(AGC)61は、I/V変換部4からの信号の振幅を一定になるようにゲインコントロールする。ハイパスフィルタ(HPF)62は、再生信号に含まれている低周波のDC変動を無くすために設けられている。DVD−RAMの場合は、ヘッダー部のアドレスを再生するため、ヘッダー部のDC変動を少なくする必要があり、HPFのカットオフ周波数を高く切り替えるカットオフ周波数(Fc)調整部が設けられている。カットオフ周波数は数kHzから数十kHzである。ディスク上の傷通過後のDCレベルが正常に復帰するカットオフ周波数に設定する。
An automatic gain control (AGC) 61 in the RF
イコライザ(EQ)63は、光学特性による高域成分の減衰を補正する。また、PRML方式では、複数ビットへの影響の度合いは、PRクラスにより決められた値に設定され、ビット相互の干渉の度合いが制御される。例えば、PR(1、2、2、1)を使用する場合には、PR(1、2、2、1)の周波数特性に近くなるようにイコライザ63の特性を補正する。PR(1、2、2、1)を使い、8−16変調されたDVDデータの場合は、後述するA/D変換部により、サンプリングされた出力は、0、1、3、5、6の5値の中間値のみが取りうる値となる。詳細は後述する。
The equalizer (EQ) 63 corrects the attenuation of the high frequency component due to the optical characteristics. In the PRML system, the degree of influence on a plurality of bits is set to a value determined by the PR class, and the degree of interference between bits is controlled. For example, when PR (1, 2, 2, 1) is used, the characteristic of the
PLL回路10は、RFデータ処理部6を経たRF信号から、アドレスデータ、ユーザデータを再生するための再生クロックを生成する。ここでいう再生クロックとは、A/D変換部7のデータをサンプリングするチャネルビットレートのクロック(CK)と、PLL10内のデジタル回路を動作させるチャネルビットレートの1/nクロック(1/nCK)である。チャネルビットレートのクロック(CK)は、データをシリアルパラレル変換部101により、チャネルビットレートのシリアルデータから、n個のパラレルデータに変換する際にも使用する。
The
再生信号は、A/D変換部7にて多ビットのデジタル信号に標本化され、復調信号処理部11にて、再生される。復調信号処理部11は、パーシャルレスポンス方式と最尤復号方式(マキシマムライクリフッド)の一つであるビタビ復号器を組み合わせたPRML信号方式で再生される。
The reproduction signal is sampled into a multi-bit digital signal by the A /
PRML信号方式は、標本化された多ビットのデジタル信号値がビタビ復号で意味を持つため、再生クロックの位相と再生信号が有するクロック成分の位相とが同期することが重要となる。また、光ディスク上の傷やノイズ等の外乱により、PLL部10のロックがはずれることなく、安定して再生クロックを出力することが必要である。
In the PRML signal system, since the sampled multi-bit digital signal value is meaningful in Viterbi decoding, it is important that the phase of the recovered clock is synchronized with the phase of the clock component of the recovered signal. Further, it is necessary to stably output the reproduction clock without the
RFデータ処理部で傷を検出できなかった場合でも、傷を検出し(図示せず)、PLL部10のロックが外れないように、位相比較部104の出力を0にし、ループフィルタ105の積分器、オフセット補正部102の積分器の出力をホールドし、ICO部9の発振周波数をホールドする。
Even if the RF data processing unit cannot detect a flaw, the flaw is detected (not shown), the output of the
再生クロックを生成するPLL回路10は、DA変換部106により、デジタル値により発振器の周波数を制御するデジタルPLLである。オフセット補正部102によりオフセット補正された信号は、位相比較部104によりゼロクロス点前後の位相誤差を抽出し、ループフィルタ105にてノイズを除去し、D/A変換部106を介してICO9を発振させる。ICO9の出力により、A/D変換部7の標本化クロック(CK)を生成し、また1/nクロック生成部8により、データ再生用クロック(1/nCK)を生成する。なお、1/nクロック生成部8により生成したデータ再生用クロック(1/nCK)は、図示するように外部にモニターすることでクロック周波数を確認することが可能である。
The
高周波のクロックを生成するための発振器をLSIに内蔵する場合は、電流制御発振器(ICO)9をD/A変換部106とペアで使う。高周波でない場合は、電圧制御発振器(VCO)でも良い。
When an LSI for generating a high-frequency clock is built in the LSI, a current control oscillator (ICO) 9 is used as a pair with the D /
ワイドキャプチャ103は、PLL回路機能として、キャプチャーレンジとロックレンジの拡大を図った、いわゆるワイドキャプチャ機能を得るためのものである。ワイドキャプチャ103により、ウォブル処理部5で出力されたウォブルクロックとPLLで生成されたチャネルクロック(CK)を比較する。高速動作する場合は、1/nクロック同士を比較しても良い。基準周波数であるウォブルクロックにチャネルクロック周波数を一致させるように制御を行い、PLL10を高速に周波数ロックさせる。周波数をロックさせた後に、位相比較部104にて位相ロックさせる。
The
A/D変換部7は、チャネルクロック(CK)でデータをサンプリングする。A/D変換部7は、チャネルビットレートで動作する高速仕様を満たすものである。シリアルパラレル変換部101は、サンプリングデータをシリアルデータから、n個のパラレルデータに変換する。パラレルデータに変換後、PLL構成要素を、チャネルビットレートの1/nクロック(1/nCK)で動作させる。
The A /
チャネルビットレートの1/nクロックで動作させた場合、nの値(2以上の場合)により回路構成が変更となる構成要素は、ゼロクロス点の前後のデータが必要な位相比較部104と、チャネルクロック毎のデータが必要なオフセット補正部102である。位相比較部104とオフセット補正部102は、後で詳細に述べる。
When operated at 1 / n clock of the channel bit rate, the components whose circuit configuration is changed depending on the value of n (2 or more) are the
一方、チャネルビットレートの1/nクロックで動作させた場合、nの値(2以上の場合)により回路構成の変更が必要ない構成要素は、積分動作を行うIIR(Infinite Impulse Response)フィルタを使用し、動作速度が遅いループフィルタ105等である。
On the other hand, when operating at 1 / n clock of the channel bit rate, an IIR (Infinite Impulse Response) filter that performs an integration operation is used for components that do not require a change in circuit configuration depending on the value of n (when 2 or more). The
本実施例では、1/nクロックで動作させるために、次の点に注意した。 In the present embodiment, in order to operate with 1 / n clock, attention was paid to the following points.
1/nクロックで動作させるには、チャネルクロックで動作していたフリップフロップ(FF)がn個必要になる。nが大きくなると、PLLループの応答性が悪くなったり、最悪ロックしなくなる。そのため、最高動作周波数、A/D変換部とD/A変換部のビット数、ICOの周波数感度等からPLLループの応答特性を考慮し、nの上限n(max)を決め、上限値nにて動作できる回路構成とする。そして、n以下で動作させたい場合には、ホスト装置13を介し1/nクロック選択部121にて、n以下の所望のiを選択し、選択した1/iクロックで動作するPLL回路10とした。
In order to operate with 1 / n clock, n flip-flops (FF) that have been operated with the channel clock are required. When n becomes large, the response of the PLL loop is deteriorated or the worst lock is not achieved. Therefore, the upper limit n (max) of n is determined in consideration of the response characteristics of the PLL loop from the maximum operating frequency, the number of bits of the A / D converter and the D / A converter, the frequency sensitivity of the ICO, etc. Circuit configuration. When it is desired to operate at n or less, the 1 / n
また、8−16変調方式では、入力波形は3Tが最小幅であり、1/4チャネルクロックで動作させた場合、位相比較部104のゼロクロス点は2箇所となる。4個の位相比較部の出力を加算する場合に、桁上がりを考慮した。
Further, in the 8-16 modulation system, the input waveform has a minimum width of 3T, and when operated with a 1/4 channel clock, there are two zero cross points of the
本実施例によれば、高速再生する場合に、1/nクロックを使用するので、消費電力を低減することができる。また、標本化データを間引くことがないため、誤差が生じず、再生信号品質は低下しない。 According to the present embodiment, the power consumption can be reduced because the 1 / n clock is used for high-speed reproduction. Further, since sampled data is not thinned out, no error occurs and reproduction signal quality does not deteriorate.
現在、LSIに内蔵するD/A変換部は、最高チャネルクロック(例えばDVD−RAM×16の場合)で動作させることは困難である。今後のLSIプロセスの進化により、高速化が図られると予想される。本実施例によれば、このようなアナログ部品の進歩に対応する際、再度PLLの設計をやり直すことなく、アナログ部のみを差し替え、デジタル部が所望の1/nクロックで動作するように切り替えることができる。すなわち本実施例によれば、LSIプロセス、アナログ部品の特性が変わっても、回路構成を変更せずに用いることのできるPLL回路を提供できる。 At present, it is difficult to operate the D / A conversion unit built in the LSI with the highest channel clock (for example, DVD-RAM × 16). It is expected that higher speed will be achieved by the evolution of the LSI process in the future. According to the present embodiment, when dealing with the progress of such analog parts, only the analog part is replaced and the digital part is switched to operate at a desired 1 / n clock without redesigning the PLL. Can do. That is, according to the present embodiment, it is possible to provide a PLL circuit that can be used without changing the circuit configuration even if the characteristics of the LSI process and analog parts change.
以下、本実施例の各構成要素について、詳細に説明する。
(1)A/D変換部7
まず、A/D変換部7の入力波形について説明する。A/D変換部7には、RFデータ処理部6より、A/D変換部7の入力レンジに合わせた信号が入力される。例えば、A/D変換部7の標準入力は、入力レンジの1/2〜3/4程度とする。
Hereinafter, each component of a present Example is demonstrated in detail.
(1) A /
First, the input waveform of the A /
図2(a)は、PR(1、2、2、1)波形3T〜7T信号を示す。ここで、例えば4T信号とは、ディスクに書かれたビット列が「0000111100001111・・・」を繰り返す信号である。この信号をPR(1、2、2、1)を通したとき、「1111」の部分は、下記のように「1221」が順番に出力され、足された信号となる。すなわち、「01221」、「001221」、「0001221」、「00001221」の和となり、「013565310・・・」となる。このように「0、1、3、5、6」の5値のみが取りうる値となる。
FIG. 2A shows PR (1, 2, 2, 1)
復調信号処理部11内のビタビ復号器には、このように等化された信号を入力する必要がある。等化は、RFデータ処理部6のEQ63でも良いし、復調信号処理部11内で行っても良い。DVD規格で採用される8−16変調方式では、3Tから14Tの信号が、アナログフロントエンド部(AFE)からAD変換部に入力される。図2(a)では、振幅の中心値は3である。この中心値3がA/D変換部出力の中心ゼロになるように、RFデータ処理部6からA/D変換部7に差動入力される。
It is necessary to input the equalized signal to the Viterbi decoder in the demodulated
図2(b)にA/D変換部(7bit)の標準出力振幅波形(4T信号を入力時)を示す。PLLによりチャネルクロック(CK)が生成され、A/D変換部7は、チャネルクロックで再生データがサンプリングされる。サンプリングポイントは、図2(a)で示した「0、1、3、5、6」の間の値を取る。図2(b)では、0〜6の中心DC3をA/D変換部出力の0(ゼロ)とし、3以上を(+)、3以下を(−)の数値として、表現している。
FIG. 2B shows a standard output amplitude waveform (when a 4T signal is input) of the A / D converter (7 bits). A channel clock (CK) is generated by the PLL, and the A /
図2(a)で示した「0、1、3、5、6」の間の値を取る理由は、後述する位相比較部104により、正負の切り替わり点前後の振幅差を0にするようにDPLLがクロックの位相を制御するためである。図中◎印が、再生データのチャネル周波数のクロック(チャネルクロックCK)でサンプリングされたデータを示す。
The reason for taking a value between “0, 1, 3, 5, 6” shown in FIG. 2A is that the amplitude difference before and after the positive / negative switching point is set to 0 by the
A/D変換部104の中心入力DC値は、出力では0となる。この0(ゼロ)中心にA/D変換部の入力レンジを考慮し、A/D変換部への標準入力を決める。A/D変換部が7bitの場合は、A/D出力は2の補数で表現すると、−64〜+64までの値をとる。
The center input DC value of the A /
図3は、本発明による光ディスク装置の一実施例を示すブロック図である(n=4の時、1/4クロックを使用)。図3は、n=4の時のシリアルパラレル変換部101を含んでいる。
(2)シリアルパラレル変換部101
F1〜F5、D1〜D5は、フリップフロップを示す。P1〜P4は、それぞれ位相比較部104を示す。チャネルクロック(CK)により、データをサンプルするA/D変換部7を介して、データをチャネルクロック毎にF1でラッチする。F1で得たデータを更にF2でラッチする。同様に、F3、F4、F5のデータをラッチする。
FIG. 3 is a block diagram showing an embodiment of the optical disk apparatus according to the present invention (when n = 4, 1/4 clock is used). FIG. 3 includes the serial /
(2) Serial-
F1 to F5 and D1 to D5 indicate flip-flops. P1 to P4 indicate the
その後、D1〜D5を1/4クロック(1/4CK)でラッチすることで、F1〜F5出力のシリアルデータを5系統のパラレルデータに変換する。この(1)〜(5)の5系統のデータを4系統の位相比較部104に入力する。一方、(1)〜(4)の4系統のデータをオフセット補正部102に入力し、演算を行う。また、(1)〜(4)の4系統のデータは、PRML回路に入力され、PRML回路で2値データとして再生される。ループフィルタ105は、n=1の時と同じ回路構成で、クロックのみを1/4にし、動作させる。ループフィルタはIIRフィルタを使用しており、積分動作は遅くても良い為、回路構成の変更は必要ない。D/A変換部106も、動作仕様を満足するクロックで動作させる。
Thereafter, D1 to D5 are latched with a 1/4 clock (1/4 CK), thereby converting the serial data output from F1 to F5 into five parallel data. The five systems of data (1) to (5) are input to the four systems of
このような構成にすることで、消費電力を削減し、必要なデータを間引くことなく、PLLを動作させることができる。 With such a configuration, power consumption can be reduced and the PLL can be operated without thinning out necessary data.
次に、動作を説明する。図5は、n=4で、1/4クロックを使用した場合のシリアルパラレル変換時のデータとクロックの概要である。 Next, the operation will be described. FIG. 5 is an outline of data and clocks at the time of serial-parallel conversion when n = 4 and a 1/4 clock is used.
上から順にチャネルクロック(CK)、チャネルクロック同期カウンタckcnt[1:0]、1/4クロック、A/D変換部出力である7bitデータをチャネルクロックでラッチしたシリアルデータxdt0[6:0]、xdt0[6:0]をチャネルクロックで更に一段ラッチしたデータxdt1[6:0]、xdt1[6:0]をチャネルクロックで更に一段ラッチしたデータxdt2[6:0]等を示す。xdt3[6:0]〜xdt4[6:0]も同様である。 Channel data (CK), channel clock synchronization counter ckcnt [1: 0], 1/4 clock, serial data xdt0 [6: 0] obtained by latching 7-bit data output from the A / D converter with the channel clock in order from the top Data xdt1 [6: 0] obtained by further latching xdt0 [6: 0] with the channel clock, data xdt2 [6: 0] obtained by further latching xdt1 [6: 0] with the channel clock, and the like. The same applies to xdt3 [6: 0] to xdt4 [6: 0].
また、ckcnt[1:0]=3の時、xdt0[6:0]〜xdt4[6:0]を1/4クロックでラッチしたデータxdt0_lat[6:0]〜xdt4_lat[6:0]を示す。 Further, when ckcnt [1: 0] = 3, data xdt0_lat [6: 0] to xdt4_lat [6: 0] obtained by latching xdt0 [6: 0] to xdt4 [6: 0] with 1/4 clock are shown. .
1/4クロックは、チャネルクロック同期カウンタから生成される。ckcnt[1:0]=3でラッチし、さらに1/4クロックでラッチする。このように構成することで、LSI化する場合に、データのセットアップタイム、ホールドタイムに対して、余裕を持って設計できることになる。 The 1/4 clock is generated from the channel clock synchronization counter. Latch with ckcnt [1: 0] = 3 and then latch with 1/4 clock. With this configuration, in the case of LSI, it is possible to design with a margin for the data setup time and hold time.
データのシリアルパラレル変換は、チャネルクロックでラッチしたデータを必ず1/4クロックでラッチする必要がある。FF間のクロックスキュー(クロックばらつき)を、レイアウトツールで自動調整する。レイアウトで自動調整するためには、チャネルクロックが、高周波(DVD−RAM×16倍速の466.88MHz、周期が2.14ns)の場合は、1/4クロックとチャネルクロックのスキューを考慮した設計をしなければ、チャネルクロックでラッチされたデータ(7bit×5本)が、1/4クロックでラッチされず、PLLが正常動作しないことになる。 In serial / parallel conversion of data, it is necessary to always latch the data latched by the channel clock with a quarter clock. The clock skew (clock variation) between FFs is automatically adjusted with a layout tool. In order to automatically adjust the layout, if the channel clock is a high frequency (DVD-RAM × 16 × speed 466.88 MHz, cycle is 2.14 ns), design should be made in consideration of the 1/4 clock and channel clock skew. Otherwise, the data latched by the channel clock (7 bits × 5) is not latched by the 1/4 clock, and the PLL does not operate normally.
本構成によれば、1/4クロックの遅延が2周期(2T)以下であれば、クロックとデータの位相関係は問題なく、必ずシリアルパラレル変換を行うことができる。
(3)位相比較部104
図6(a)は、チャネルクロックで動作させる場合の位相比較部104を示す。A/D変換部106の出力について、1クロック遅延させた符号ビットなしのデータX0と符号ビットY1との乗算結果から、符号ビットなしのデータX1と1クロック遅延させた符号ビットY0との乗算結果を減算する。これにより、位相誤差を振幅誤差として表すことができる(図6(b))。
According to this configuration, if the delay of the ¼ clock is two cycles (2T) or less, serial / parallel conversion can be performed without any problem in the phase relationship between the clock and data.
(3)
FIG. 6A shows the
この演算を、チャネルクロック間で行なえれば良い。チャネルクロックが高速な場合は、チャネルクロック間で演算を行うことは困難である。 This calculation may be performed between channel clocks. When the channel clock is high speed, it is difficult to perform operations between channel clocks.
図2(b)にA/D変換部7の4T信号出力を示し、位相比較部の動作を示す。位相が再生データよりも遅れている場合は、位相比較部出力は負になる。一方、位相が再生データよりも進んでいる場合は、位相比較部出力は正になる。
FIG. 2B shows the 4T signal output of the A /
図7は、1/4クロックで動作させる場合の位相比較部を示す。図6(a)で示した位相比較部を4個並列に並べ、演算を1/4クロック間に行うようにしたものである。1/4クロックで動作させる場合は、チャネルクロックでラッチする前後のデータと符号を受け取り、1/4クロック間で演算を行う。 FIG. 7 shows a phase comparator when operating with a quarter clock. The four phase comparison units shown in FIG. 6A are arranged in parallel, and the calculation is performed during 1/4 clock. When operating with a 1/4 clock, data before and after latching with a channel clock and a sign are received, and an operation is performed between 1/4 clocks.
この構成では、チャネルクロックで標本化されたA/D変換部出力データを間引くことなく、位相比較部をP1〜P4を4個用いて並列処理し、4個のデータを加算し、ラッチしてループフィルタに出力する。 In this configuration, the A / D conversion unit output data sampled by the channel clock is processed in parallel using four P1 to P4, and the four data are added and latched without thinning out the data. Output to the loop filter.
これにより、正確にゼロクロス点前後の位相誤差を出力することができ、PLLループを安定に動作させることができる。 Thereby, the phase error before and after the zero cross point can be output accurately, and the PLL loop can be operated stably.
(4)オフセット補正部102
次に、図3のオフセット補正部102について説明する。オフセット補正部102により、A/D変換部に入力された信号は、DSV(Digital Sum Value)が0になるようにオフセット補正される。DVD−RAMのデータは8−16変調されており、連続する0あるいは1が3個以上14個以下に規制されたデータを、理想的な装置で再生すると、再生信号のDC平均値が、一定の範囲内で常に一定になる。このような信号をDCフリーの信号と呼ぶ。さらに具体的に述べると、DCフリーとは、再生信号の中心値より大きい場合を(+)、小さい場合を(−)とし、これらを一定期間足し合わせると、DSVが0になることである。
(4) Offset
Next, the offset
図8(a)は、チャネルクロックで動作させる場合の、オフセット補正部102の一例を示す。オフセット補正部102は、IIR(Infinite Impulse Response)フィルタで構成される。出力信号が遅延回路(フリップフロップ)によって1クロック遅延し、入力信号と加算することによって処理される。オフセットが入力信号にない場合は、DSVは0となるため、IIRフィルタの出力は0となる。入力符号が(+)であり続ければ、時間の経過と共に出力は増加する。入力符号が(−)であり続けば、時間の経過と共に出力は減少する。積分の速度は、入力の係数1/kで可変できる。
FIG. 8A shows an example of the offset
図8(b)に、チャネルクロックで動作させる場合の、オフセット補正部102の他の例を示す。図8(b)は、図8(a)のA/D出力の後にリミッタを追加したものである。最大最小振幅等、変動の大きな数値はオフセット補正出力に誤差を与えることがあるので、傷の後のオフセット補正以外は、(b)を使用したほうが良い。
FIG. 8B shows another example of the offset
図8で示す演算が、チャネルクロック間で行なえるようにする。kの値は、2のべき乗の値を設定することになる。この値が大きい場合、演算bit数が増えることになり、チャネルクロックが高速な場合は、チャネルクロック間で演算を行うことは困難である。例えば、2のk乗の値を使う場合、A/D変換部出力7bitの場合、(7+k)bitの演算を行うことになる。
The calculation shown in FIG. 8 can be performed between channel clocks. A value of power of 2 is set as the value of k. When this value is large, the number of operation bits increases, and when the channel clock is fast, it is difficult to perform operations between channel clocks. For example, when a value of 2 to the power of k is used, in the case of an A /
図9は、1/4クロックで動作させる場合のオフセット補正部102の一例を示す。図8(b)で示したオフセット補正回路のリミッタを4個並列に並べ、演算を1/4クロック間に行うようにしたものである。1/4クロックで動作させる場合は、チャネルクロックでラッチしたデータを受け取り、1/4クロック間で演算を行う。
FIG. 9 shows an example of the offset
この構成では、A/D変換後のデータを間引くことなく、リミッタを4個用いて並列処理し、4個のデータを加算し、ラッチしてIIRフィルタに出力する。IIRフィルタの出力である積分信号をA/D変換部の出力から減算し、次段の復調信号処理部11及び位相比較部104に出力する。このようなオフセット補正回路を、デューティーフィードバックと呼ぶ。
In this configuration, the data after A / D conversion is not thinned out, but is processed in parallel using four limiters, the four data are added, latched, and output to the IIR filter. The integrated signal that is the output of the IIR filter is subtracted from the output of the A / D converter, and is output to the
おおまかなオフセット補正は、本回路(デューティーフィードバック)にて実現可能だが、細かいオフセットについては、別途位相比較部のゼロクロス点前後の信号を検出した補正、ジッタフィードバックが必要となる(図示せず)。ジッタ−フィードバックは、デューティーフィードバックと異なり、チャネルクロック毎のデータは必要ないため、1/4クロック毎にデータを積分する。 Rough offset correction can be realized by this circuit (duty feedback), but fine offset requires correction by detecting signals before and after the zero cross point of the phase comparison unit and jitter feedback (not shown). Jitter-feedback, unlike duty feedback, does not require data for each channel clock, and therefore integrates data every ¼ clock.
(5)ワイドキャプチャ103
次に、図3のワイドキャプチャ103について説明する。再生信号が有するクロック成分の周波数と、PLLによって生成される再生クロックの周波数が大きく異なっている場合、位相同期引き込みができない(ロックできない)ことや異なる周波数に擬似ロックする恐れがある。これを回避するために、ワイドキャプチャにより、PLLによって生成されるクロックを、再生信号が有するクロック成分の周波数に近づけ、周波数ロックした後、直ぐに位相ロックできるようにしている。
(5)
Next, the
図10は、本発明の光ディスク装置における1/nクロックで動作するワイドキャプチャの一例を示す。基準クロックカウンタにより、再生クロックカウンタのカウント開始を制御する(reset)。ワイドキャプチャ103は、ウォブルクロックの周波数とICO9出力の再生チャネルクロック周波数を比較し、周波数誤差を出力する。基本的には、再生チャネルクロックがウォブルクロックと同じ周波数になるように、ICO9を制御する。
FIG. 10 shows an example of a wide capture operating at 1 / n clock in the optical disc apparatus of the present invention. The reference clock counter controls the count start of the reproduction clock counter (reset). The
PLLループ内が1/nクロックで動作している場合は、ワイドキャプチャも、1/nクロックで動作する。ウォブルクロック同期のワイドキャプチャの場合、ウォブル処理部5から出力されるウォブルクロックも1/nで連動して出力し、ワイドキャプチャ103に入力する。また、ウォブルクロックが、再生クロックの1/4で一定値の場合は、ワイドキャプチャ内のウォブルクロック側の分周比(1/m)を可変することで、低周波でワイドキャプチャを動作させることができる。
When the PLL loop operates with 1 / n clock, wide capture also operates with 1 / n clock. In the case of wide capture synchronized with the wobble clock, the wobble clock output from the
DVD−ROM以外のウォブルを持つDVD−RAM、DVD±R/RWといったメディアで使用できる。ウォブルを持たないDVD−ROMディスク等は、再生データに必ず含まれている固有の同期信号SYNCを検出し、SYNC幅の大小により、再生クロックの周波数にロックさせるワイドキャプチャを使用する。SYNC信号とは、DVDの場合は、14T幅の信号、CDの場合は11T+11Tの信号である。また、SYNCの周期を検出し、再生クロックの周波数にロックさせるワイドキャプチャを使用する。このようなタイプのワイドキャプチャも、1/nクロックで周波数誤差を出力させても良い。 It can be used with media such as DVD-RAM and DVD ± R / RW having wobbles other than DVD-ROM. A DVD-ROM disc or the like that does not have wobble uses a wide capture that detects a specific synchronization signal SYNC always included in the reproduction data and locks it to the frequency of the reproduction clock depending on the size of the SYNC width. The SYNC signal is a 14T-width signal in the case of DVD, and a 11T + 11T signal in the case of CD. Also, a wide capture is used that detects the SYNC cycle and locks it to the frequency of the recovered clock. In this type of wide capture, the frequency error may be output with 1 / n clock.
図4は、本発明の光ディスク装置の第3の実施例を示すブロック図である(n=2の時、1/2クロックを使用)。図3の構成と異なる点は、次の2点である。
1)位相比較部P3、P4の出力を0固定する。
2)オフセット補正部102の(3)、(4)の入力を0入力とする。
FIG. 4 is a block diagram showing a third embodiment of the optical disk apparatus of the present invention (when n = 2, 1/2 clock is used). Differences from the configuration of FIG. 3 are the following two points.
1) The outputs of the phase comparison units P3 and P4 are fixed to zero.
2) Inputs (3) and (4) of the offset
このように、1/4クロックを使った構成に、0固定にするスイッチを加えるだけで、1/2クロックを使用するPLLを動作させることができる。(1)(2)のデータがPRML回路に入力され、PRML回路で2値データとして再生される。(1)〜(4)のデータをPRML回路に入力し、1/3レートまたは1/4レート処理する復号を行っても良い。PRML回路の方が、PLL回路に比較し、1クロックで処理する論理計算が多い。PLL回路が1/2レートで動作しても、PRML回路は、1/2レートで動作しない場合もあるためである。 In this way, a PLL that uses a 1/2 clock can be operated simply by adding a switch that fixes 0 to a configuration that uses a 1/4 clock. (1) The data of (2) is input to the PRML circuit, and is reproduced as binary data by the PRML circuit. Decoding may be performed by inputting the data of (1) to (4) to the PRML circuit and processing at 1/3 rate or 1/4 rate. The PRML circuit has more logic calculations to be processed in one clock than the PLL circuit. This is because even if the PLL circuit operates at ½ rate, the PRML circuit may not operate at ½ rate.
D/A変換部106が1/2クロックで動作する場合は、本構成で使用をすることができる。1/4クロックを使用する場合よりもループ遅延が少ないため、より安定に動作する。
When the D /
同様にn=3の場合は、下記のようにスイッチにて設定することにより、1/3レートで動作する。
1)位相比較部P4の出力を0固定する。
2)オフセット補正部102の(4)の入力を0入力とする。
1/4クロックを使用する場合よりも、ループ遅延が少ないため、より安定に動作する。
Similarly, when n = 3, operation is performed at 1/3 rate by setting with a switch as follows.
1) The output of the phase comparator P4 is fixed to zero.
2) The input of (4) of the offset
Since the loop delay is smaller than when the ¼ clock is used, the operation is more stable.
以上の各実施例では、nが4以下の1/2レート、1/3レート、1/4レートのPLL回路について述べてきた。更に高速動作が必要な場合は、n=5以上でも高速なA/D変換部を用い、シリアルパラレル変換し、その後の回路を1/nで動作させることで同様な動作が可能である。 In each of the above-described embodiments, the PLL circuit of 1/2 rate, 1/3 rate, and 1/4 rate where n is 4 or less has been described. If further high-speed operation is required, the same operation can be performed by using a high-speed A / D converter even when n = 5 or more, performing serial-parallel conversion, and operating the subsequent circuit at 1 / n.
また、更に高速動作が必要な場合や、A/D変換部がチャネルビットレートで動作しない場合は、A/D変換部を2個、交互に使うことで実現できる。 Further, when higher speed operation is required or when the A / D converter does not operate at the channel bit rate, it can be realized by using two A / D converters alternately.
図11は、本発明の光ディスク装置の第4の実施例を示す。第1のA/D変換部71の標本化クロックは、ハーフクロック(1/2CK)の立ち上がりエッジを使い、第2のA/D変換部72の標本化クロックは、ハーフクロック(1/2CK)の立下りエッジを使う。すなわち、第1のアナログデジタル変換部の標本化クロックと第2のアナログデジタル変換部の標本化クロックとは、位相が180度ずれている。2つのハーフレートデータを、シリアルパラレル変換せずに直接n=2の1/2クロックで動作する位相比較部104に入力することで第3の実施例と同じように、動作させることができる。これにより、光ディスク媒体に記録されたデジタルデータの再生性能を向上させ、かつ、消費電力の低減が可能となり、LSIプロセス、アナログ部品の特性を考慮した回路構成が実現できる。
FIG. 11 shows a fourth embodiment of the optical disk apparatus of the present invention. The sampling clock of the first A /
なお、以上の実施例では、DVDディスクを例に挙げ説明したが、本発明の適用範囲はDVD−RAM、DVD±R/RW、DVD−ROM等の装置に限られるものではなく、CD、AOD、blu−rayディスク等の光ディスク装置においても、同様に適用することができる。 In the above embodiment, a DVD disk has been described as an example. However, the scope of application of the present invention is not limited to a DVD-RAM, DVD ± R / RW, DVD-ROM, or the like. The present invention can be similarly applied to an optical disc apparatus such as a blu-ray disc.
1…光ディスク、2…スピンドルモータ、3…光ヘッド、4…I/V変換部、5…ウォブル処理部、6…RFデータ処理部、7…A/D変換部、8…1/nクロック生成部、9…電流制御発振部(ICO)、10…1/nクロックで動作するPLL部、11…復調信号処理部、12…制御部、13…ホスト装置、61…オートゲインコントロール(AGC)部、62…ハイパスフィルタ(HPF)部、63…イコライザ(EQ)部、101…シリアルパラレル変換部、102…オフセット補正部、103…ワイドキャプチャ部、104…位相比較部、105…ループフィルタ部、106…D/A変換部、121…1/nクロック選択部。
DESCRIPTION OF
Claims (5)
光ディスクから再生した信号を再生チャネルクロックに基づいて標本化するアナログデジタル変換部と、An analog-to-digital converter that samples a signal reproduced from an optical disk based on a reproduction channel clock;
前記再生チャネルクロックの1/nクロックを生成する1/nクロック生成部と、A 1 / n clock generator for generating a 1 / n clock of the reproduction channel clock;
前記1/nクロックで動作し、前記アナログデジタル変換部により標本化された再生信号のオフセットを補正するオフセット補正部と、An offset correction unit that operates at the 1 / n clock and corrects an offset of a reproduction signal sampled by the analog-digital conversion unit;
前記アナログデジタル変換部によって標本化された再生信号を、n(nは2以上の整数)系統のパラレル再生信号に変換するシリアルパラレル変換部と、A serial-parallel converter that converts the reproduction signal sampled by the analog-digital converter to an n (n is an integer of 2 or more) system parallel reproduction signal;
前記1/nクロックで動作し、前記シリアルパラレル変換部により得られたパラレル再生信号と前記再生チャネルクロックの位相を比較する位相比較部と、 A phase comparator that operates with the 1 / n clock and compares the phase of the parallel reproduction signal obtained by the serial-parallel converter and the reproduction channel clock;
前記1/nクロックで動作し、前記位相比較部からの位相誤差出力を積分し平滑化するループフィルタ部と、を備え、A loop filter unit that operates with the 1 / n clock and integrates and smoothes the phase error output from the phase comparison unit;
該ループフィルタ部からの出力により前記再生チャネルクロックを制御する光ディスク装置であって、An optical disc apparatus that controls the reproduction channel clock according to an output from the loop filter unit,
前記シリアルパラレル変換部が変換するパラレル再生信号の系統数nと、前記1/nクロック生成部が生成する1/nクロックのn値を選択する1/nクロック選択部を備えることを特徴とする光ディスク装置。And a 1 / n clock selection unit for selecting the number n of parallel reproduction signals converted by the serial / parallel conversion unit and the n value of the 1 / n clock generated by the 1 / n clock generation unit. Optical disk device.
光ディスクから再生した信号を再生チャネルクロックに基づいて標本化するアナログデジタル変換部と、An analog-to-digital converter that samples a signal reproduced from an optical disk based on a reproduction channel clock;
前記再生チャネルクロックの1/nクロックを生成する1/nクロック生成部と、A 1 / n clock generator for generating a 1 / n clock of the reproduction channel clock;
前記1/nクロックで動作し、前記アナログデジタル変換部により標本化された再生信号のオフセットを補正するオフセット補正部と、An offset correction unit that operates at the 1 / n clock and corrects an offset of a reproduction signal sampled by the analog-digital conversion unit;
前記アナログデジタル変換部によって標本化された再生信号を、n(nは2以上の整数)系統のパラレル再生信号に変換するシリアルパラレル変換部と、A serial-parallel converter that converts the reproduction signal sampled by the analog-digital converter to an n (n is an integer of 2 or more) system parallel reproduction signal;
前記1/nクロックで動作し、前記シリアルパラレル変換部により得られたパラレル再生信号と前記再生チャネルクロックの位相を比較する位相比較部と、A phase comparator that operates with the 1 / n clock and compares the phase of the parallel reproduction signal obtained by the serial-parallel converter and the reproduction channel clock;
前記1/nクロックで動作し、前記位相比較部からの位相誤差出力を積分し平滑化するループフィルタ部と、を備え、A loop filter unit that operates with the 1 / n clock and integrates and smoothes the phase error output from the phase comparison unit;
該ループフィルタ部からの出力により前記再生チャネルクロックを制御する光ディスク装置であって、An optical disc apparatus that controls the reproduction channel clock according to an output from the loop filter unit,
前記光ディスクの記録案内溝からウォブル信号を抽出し、該ウォブル信号に同期し周波数が1/nとなる1/nウォブルクロックを出力するウォブル信号処理部と、A wobble signal processing unit that extracts a wobble signal from the recording guide groove of the optical disc and outputs a 1 / n wobble clock having a frequency of 1 / n in synchronization with the wobble signal;
前記再生チャネルクロックの1/nクロックを、前記1/nウォブルクロックに周波数同期させるワイドキャプチャと、を備え、A wide capture for frequency-synchronizing the 1 / n clock of the reproduction channel clock to the 1 / n wobble clock,
前記ループフィルタ部は、前記位相比較部からの位相誤差出力だけでなく、前記ワイドキャプチャの周波数誤差出力を積分し平滑化して出力し、前記再生チャネルクロックを制御することを特徴とする光ディスク装置。The optical disc apparatus, wherein the loop filter unit integrates and smoothes and outputs not only the phase error output from the phase comparison unit but also the frequency error output of the wide capture, and controls the reproduction channel clock.
前記シリアルパラレル変換部が変換するパラレル再生信号の系統数nと、前記1/nクロック生成部が生成する1/nクロックのn値を選択する1/nクロック選択部を備え、A 1 / n clock selection unit that selects the number n of parallel reproduction signals converted by the serial / parallel conversion unit and the n value of 1 / n clock generated by the 1 / n clock generation unit;
前記1/nクロック選択部は、前記ウォブル信号処理部の出力する1/nウォブルクロックのn値を選択することを特徴とする光ディスク装置。The optical disk apparatus, wherein the 1 / n clock selection unit selects an n value of a 1 / n wobble clock output from the wobble signal processing unit.
光ディスクから再生した信号を再生チャネルクロックに基づいて標本化するアナログデジタル変換部と、An analog-to-digital converter that samples a signal reproduced from an optical disk based on a reproduction channel clock;
前記再生チャネルクロックの1/nクロックを生成する1/nクロック生成部と、A 1 / n clock generator for generating a 1 / n clock of the reproduction channel clock;
前記1/nクロックで動作し、前記アナログデジタル変換部により標本化された再生信号のオフセットを補正するオフセット補正部と、An offset correction unit that operates at the 1 / n clock and corrects an offset of a reproduction signal sampled by the analog-digital conversion unit;
前記アナログデジタル変換部によって標本化された再生信号を、n(nは2以上の整数)系統のパラレル再生信号に変換するシリアルパラレル変換部と、A serial-parallel converter that converts the reproduction signal sampled by the analog-digital converter to an n (n is an integer of 2 or more) system parallel reproduction signal;
前記1/nクロックで動作し、前記シリアルパラレル変換部により得られたパラレル再生信号と前記再生チャネルクロックの位相を比較する位相比較部と、A phase comparator that operates with the 1 / n clock and compares the phase of the parallel reproduction signal obtained by the serial-parallel converter and the reproduction channel clock;
前記1/nクロックで動作し、前記位相比較部からの位相誤差出力を積分し平滑化するループフィルタ部と、を備え、A loop filter unit that operates with the 1 / n clock and integrates and smoothes the phase error output from the phase comparison unit;
該ループフィルタ部からの出力により前記再生チャネルクロックを制御する光ディスク装置であって、An optical disc apparatus that controls the reproduction channel clock according to an output from the loop filter unit,
前記位相比較部は、前記アナログデジタル変換部によって標本化された(n+1)個の再生信号に対して、隣接する再生信号の位相誤差を出力するn系統の位相比較手段を有し、The phase comparison unit includes n phase comparison units that output a phase error of an adjacent reproduction signal with respect to (n + 1) reproduction signals sampled by the analog-digital conversion unit,
前記オフセット補正部は、前記アナログデジタル変換部によって標本化されたn個の再生信号に対して、n系統のオフセット補正手段を有することを特徴とする光ディスク装置。The optical disc apparatus, wherein the offset correction unit has n types of offset correction means for n reproduction signals sampled by the analog-digital conversion unit.
前記シリアルパラレル変換部が変換するパラレル再生信号の系統数nと、前記1/nクロック生成部が生成する1/nクロックのn値を選択する1/nクロック選択部を備え、A 1 / n clock selection unit that selects the number n of parallel reproduction signals converted by the serial / parallel conversion unit and the n value of 1 / n clock generated by the 1 / n clock generation unit;
前記1/nクロック選択部により、パラレル再生信号の系統数nが選択可能であって、さらに系統数i(iはnより小さい整数)を選択した場合、When the 1 / n clock selection unit can select the number n of parallel reproduction signals and further select the number of systems i (i is an integer smaller than n),
前記位相比較部のn系統の位相比較手段のうち、(n−i)系統の出力を0に固定し、Of the n phase comparison means of the phase comparison unit, the (ni) system output is fixed to 0,
前記オフセット補正部のn系統のオフセット補正手段のうち、(n−i)系統の出力を0に固定すること、Of the n offset correction means of the offset correction unit, (ni) the output of the system is fixed to 0,
を特徴とする光ディスク装置。An optical disc apparatus characterized by the above.
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