JP2004104137A - Method for manufacturing semiconductor integrated circuit device - Google Patents
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Abstract
Description
本発明は、半導体集積回路装置の製造技術に関し、特に、化学的機械研磨(Chemical Mechanical Polishing ;CMP)法によって形成されるメタル配線の防蝕に適用して有効な技術に関する。 The present invention relates to a technology for manufacturing a semiconductor integrated circuit device, and more particularly to a technology effective when applied to corrosion prevention of metal wiring formed by a chemical mechanical polishing (CMP) method.
特開平7−135192号公報(特許文献1)は、化学的機械的研磨、ウエハ反転待機、物理洗浄、薬液洗浄(スピン洗浄)、リンスに至る一連の工程をウエハを乾燥させずに行うことによって、研磨処理後のパーティクルレベルの低減を図った研磨後処理方法を開示している。この方法に用いる研磨装置は、研磨ユニット内のウエハマウント部をウエハの湿潤保持が可能な構成とし、また研磨ユニット、洗浄ユニット、リンス/乾燥ユニット間の搬送にはユニット間湿潤搬送機構を用い、洗浄ユニット内の各洗浄室間の搬送にはユニット内湿潤搬送機構を用いている。 JP-A-7-135192 (Patent Document 1) discloses that a series of steps from chemical mechanical polishing, wafer reversal standby, physical cleaning, chemical cleaning (spin cleaning), and rinsing are performed without drying the wafer. Discloses a post-polishing treatment method for reducing the particle level after the polishing treatment. The polishing apparatus used in this method has a configuration in which the wafer mount section in the polishing unit is capable of holding the wafer wet, and a unit-to-unit wet transfer mechanism is used for transfer between the polishing unit, the cleaning unit, and the rinsing / drying unit. For transport between the cleaning chambers in the cleaning unit, an in-unit wet transport mechanism is used.
工業調査会発行の「電子材料」、1996年5月号、p53(非特許文献1)は、ウエハ供給部、研磨部、ウエハ取り出し部およびドレスユニットから構成された酸化膜用CMP装置を開示している。ウエハは、ロードカセットから搬送ロボットによって研磨部に運ばれて研磨処理に付される。研磨後のウエハは、その表裏面が純水でスクラブ洗浄され、アンロードカセットに収納された後、水中で保管される。 "Electronic Materials", published by the Industrial Research Council, May 1996, p53 (Non-Patent Document 1) discloses a CMP apparatus for an oxide film composed of a wafer supply unit, a polishing unit, a wafer removal unit, and a dress unit. ing. The wafer is transferred from the load cassette to the polishing section by the transfer robot and subjected to polishing processing. The polished wafer is scrub-cleaned on its front and back surfaces with pure water, stored in an unload cassette, and stored in water.
同じく「電子材料」、1996年5月号、p62(非特許文献2)は、研磨工程から後洗浄(研磨の際の砥粒などの不所望なパーティクルをウエハ表面から除去することを一つの目的とする洗浄で、一般にウエハ表面が自然乾燥する前に行われるもの)工程へのウエハの移送を水中保管で行う技術を開示している。 Similarly, "Electronic Materials", May 1996, p62 (Non-Patent Document 2) is an object of post-cleaning from a polishing process (to remove undesired particles such as abrasive grains during polishing from a wafer surface). The cleaning is generally performed before the surface of the wafer is naturally dried.
また、同じく「電子材料」、1996年5月号、p33(非特許文献3)は、一次研磨用の研磨盤(プラテン)、二次研磨(またはバフ研磨)用の研磨盤、研磨後のウエハを水、ブラシで洗浄するクリーンステーションおよびウエハを水没状態で保持するアンローダを備えたCMP装置を開示している。
従来、LSIのメタル配線は、シリコン基板(ウエハ)上にスパッタリング法を用いてアルミニウム(Al)合金膜やタングステン(W)膜などのメタル膜を堆積した後、フォトレジスト膜をマスクにしたドライエッチングでこのメタル膜をパターニングする、という方法によって形成されていた。 Conventionally, a metal wiring of an LSI is formed by depositing a metal film such as an aluminum (Al) alloy film or a tungsten (W) film on a silicon substrate (wafer) by a sputtering method, and then performing dry etching using a photoresist film as a mask. This metal film is formed by a method of patterning.
しかし、近年のLSIの高集積化により、上記した方法では配線幅の微細化による配線抵抗の増大が顕著となり、特に高性能なロジックLSIにおいては、その性能を阻害する大きな要因となりつつある。そこで最近では、電気抵抗がAl合金の約半分程度で、しかもエレクトロマイグレーション耐性がAl合金よりも1桁程度高い銅(Cu)を使った配線が注目されている。 However, due to the recent high integration of LSIs, in the above-described method, the increase in wiring resistance due to the miniaturization of the wiring width becomes remarkable, and particularly in high-performance logic LSIs, it is becoming a major factor hindering the performance. Therefore, recently, wiring using copper (Cu), which has an electric resistance of about half that of an Al alloy and has an electromigration resistance that is about one digit higher than that of an Al alloy, has attracted attention.
Cuはそのハロゲン化合物の蒸気圧が低く、従来のドライエッチングによる加工では配線形成が困難なことから、シリコン基板上の絶縁膜にあらかじめ溝を形成しておき、この溝の内部を含む絶縁膜上にCu膜を堆積した後、溝の外部の不要なCu膜を化学的機械研磨(CMP)法でポリッシュバックして溝の内部に残す配線形成プロセス(いわゆるダマシンプロセス)の導入が進められている。 Cu has a low vapor pressure of its halogen compound, and it is difficult to form wiring by conventional dry etching. Therefore, a groove is previously formed in an insulating film on a silicon substrate, and the insulating film including the inside of the groove is formed on the insulating film. After the Cu film is deposited on the substrate, an unnecessary Cu film outside the groove is polished back by a chemical mechanical polishing (CMP) method to leave the inside of the groove in a wiring forming process (so-called damascene process). .
ところが、CMP法でCu膜を研磨すると、研磨スラリに添加されている酸化剤の作用によってCuの一部が溶出し、Cu配線の一部が腐蝕してオープン不良やショート不良を引き起こすことがある。 However, when the Cu film is polished by the CMP method, a part of Cu is eluted due to the action of the oxidizing agent added to the polishing slurry, and a part of the Cu wiring is corroded, which may cause an open defect or a short defect. .
このようなCu配線の腐蝕は、シリコン基板に形成されたpn接合(例えば拡散抵抗素子、MOSトランジスタのソース、ドレイン、バイポーラトランジスタのコレクタ、ベース、エミッタなど)のp型拡散層に接続されたCu配線において特徴的に発生する。また、Cu配線ほど顕著ではないが、他のメタル材料(例えばW、Al合金など)をCMP法で研磨することによってメタル配線を形成したり、上下の配線間を接続するスルーホールにメタル材料(プラグ)を埋め込んだりする場合においても、これらのメタル配線やプラグがpn接合に接続されていると、上記した理由が原因で腐蝕が発生することがある。 Such corrosion of the Cu wiring is caused by the Cu connected to the p-type diffusion layer of a pn junction (for example, a diffusion resistance element, a source and a drain of a MOS transistor, a collector, a base and an emitter of a bipolar transistor) formed on the silicon substrate. It occurs characteristically in wiring. Although not as remarkable as the Cu wiring, another metal material (for example, W or Al alloy) is polished by the CMP method to form the metal wiring, and the metal material ( Even when plugs are embedded, if these metal wirings and plugs are connected to the pn junction, corrosion may occur due to the above-described reasons.
図14(a)は、pn接合の起電力発生機構を示すモデル図、同図(b)は、pn接合の光照射時と暗時のI−V特性を示すグラフ、図15は、Cu配線の腐蝕発生機構を示すモデル図である。 FIG. 14A is a model diagram showing a mechanism of generating an electromotive force of a pn junction, FIG. 14B is a graph showing IV characteristics of the pn junction at the time of light irradiation and at the time of darkness, and FIG. FIG. 4 is a model diagram showing a mechanism of occurrence of corrosion.
図14(a)に示すように、シリコン基板に形成されたpn接合に光が入射すると、シリコンの光起電力効果によってp側が+、n側が−の外部電圧(〜0.6V)が発生し、同図(b)に示すように、pn接合のI−V特性がシフトする結果、図15に示すように、pn接合のp側(+側)に接続されたCu配線−pn接合−pn接合のn側(−側)に接続されたCu配線−ウエハ表面に付着した研磨スラリによって形成される閉回路に短絡電流が流れ、pn接合のp側(+側)に接続されたCu配線の表面からCu2+イオンが解離して電気化学的腐蝕(電解腐蝕)を引き起こす。 As shown in FIG. 14A, when light enters a pn junction formed on a silicon substrate, an external voltage (up to 0.6 V) of + on the p-side and-on the n-side is generated due to the photovoltaic effect of silicon. As shown in FIG. 15B, as a result of the shift of the IV characteristic of the pn junction, as shown in FIG. 15, the Cu wiring connected to the p-side (+ side) of the pn junction-pn junction-pn A short circuit current flows through a closed circuit formed by the polishing slurry attached to the n-side (-side) of the junction-polishing slurry attached to the wafer surface, and the Cu wiring connected to the p-side (+ side) of the pn junction. Cu 2+ ions dissociate from the surface causing electrochemical corrosion (electrolytic corrosion).
図16は、電圧印加時におけるスラリ濃度(%)とCuのエッチング(溶出)速度との関係を示すグラフである。図示のように、スラリ濃度が100%のときにはCuの溶出速度は比較的小さいが、研磨スラリがある程度水で希釈されると急激に溶出速度が増大することが判る。 FIG. 16 is a graph showing the relationship between the slurry concentration (%) and the etching (elution) rate of Cu when a voltage is applied. As shown in the figure, when the slurry concentration is 100%, the elution rate of Cu is relatively small, but it can be seen that the elution rate sharply increases when the polishing slurry is diluted with water to some extent.
以上のことから、研磨スラリまたは水で希釈された研磨スラリ液がシリコンウエハの表面に付着している状態でpn接合に光が入射すると、Cuの溶出が顕著になって電解腐蝕が引き起こされるといえる。具体的には、研磨工程から後洗浄工程へ搬送される途中や待機時などにおいて、ウエハの表面に光が入射すると、pn接合のp型拡散層に接続されたCu配線に電解腐蝕が発生する。 From the above, when light is incident on the pn junction in a state where the polishing slurry or the polishing slurry liquid diluted with water is attached to the surface of the silicon wafer, the elution of Cu becomes remarkable and electrolytic corrosion is caused. I can say. Specifically, when light is incident on the surface of the wafer during the transfer from the polishing step to the post-cleaning step or during standby, electrolytic corrosion occurs in the Cu wiring connected to the pn junction p-type diffusion layer. .
本発明の目的は、CMP法を使って形成されるメタル配線の腐蝕を防止することのできる技術を提供することにある。 An object of the present invention is to provide a technique capable of preventing corrosion of a metal wiring formed by using a CMP method.
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。 の う ち Among the inventions disclosed in the present application, the outline of a representative invention will be briefly described as follows.
本発明の半導体集積回路装置の製造方法は、以下の工程を含んでいる。
(a)ウエハの第1主面に絶縁膜を形成する工程、
(b)前記絶縁膜をパターニングして前記絶縁膜に配線溝を形成する工程、
(c)前記絶縁膜上および前記配線溝内に銅を主成分として含む金属層を形成する工程、
(d)前記金属層表面を化学的機械研磨法で研磨することにより、前記配線溝の外部の前記金属層を除去して前記配線溝内に前記金属層を残す工程、
(e)前記工程(d)の後、前記ウエハを遮光シートによって遮光しながらウエハ保管場所に移す工程、
(f)前記ウエハを遮光シートによって遮光しながら、前記ウエハ保管場所で前記ウエハを流水によって湿潤状態に保つ工程、
(g)前記工程(f)の後、前記ウエハを遮光シートによって遮光しながら、薬液によりスクラブ洗浄またはブラシ洗浄する工程、
(h)前記工程(g)の後、前記ウエハを遮光シートによって遮光しながらウエハ乾燥場所に移す工程、
(i)前記ウエハを遮光シートによって遮光しながら、前記ウエハ乾燥場所で前記ウエハを乾燥する工程。
A method for manufacturing a semiconductor integrated circuit device according to the present invention includes the following steps.
(A) forming an insulating film on the first main surface of the wafer;
(B) patterning the insulating film to form a wiring groove in the insulating film;
(C) forming a metal layer containing copper as a main component on the insulating film and in the wiring groove;
(D) removing the metal layer outside the wiring groove by polishing the surface of the metal layer by a chemical mechanical polishing method to leave the metal layer in the wiring groove;
(E) after the step (d), transferring the wafer to a wafer storage place while shielding the wafer from light with a light shielding sheet;
(F) keeping the wafer wet by running water at the wafer storage location while shielding the wafer from light with a light-shielding sheet;
(G) after the step (f), scrub cleaning or brush cleaning with a chemical solution while shielding the wafer from light with a light shielding sheet;
(H) after the step (g), transferring the wafer to a wafer drying place while shielding the wafer with a light shielding sheet;
(I) drying the wafer at the wafer drying place while shielding the wafer from light with a light shielding sheet;
上記した発明以外の本願発明の概要を簡単に項分けして記載すれば、以下の通りである。すなわち、
1.以下の工程を含むことを特徴とする半導体集積回路装置の製造方法;
(a)半導体集積回路のパターンを有するウエハの第1主面上に、メタルを主な構成要素とするメタル層を形成する工程、
(b)前記メタル層が形成された前記ウエハの前記第1主面を化学的機械研磨法によって平坦化処理する工程、
(c)前記平坦化処理が施された前記ウエハの前記第1主面に防蝕処理を施す工程、
(d)前記防蝕処理が施された前記ウエハの前記第1主面を乾燥させないように、液体に浸漬または湿潤状態に保持する工程、
(e)前記湿潤状態に保持された前記ウエハの前記第1主面を後洗浄する工程。
The summary of the invention of the present application other than the above-mentioned invention will be described below in a simple manner divided into items. That is,
1. A method for manufacturing a semiconductor integrated circuit device, comprising the following steps:
(A) forming a metal layer mainly composed of metal on a first main surface of a wafer having a pattern of a semiconductor integrated circuit;
(B) flattening the first main surface of the wafer on which the metal layer is formed by a chemical mechanical polishing method;
(C) performing an anticorrosion treatment on the first main surface of the wafer that has been subjected to the planarization treatment;
(D) a step of immersing the wafer in the liquid or holding it in a wet state so as not to dry the first main surface of the wafer subjected to the anticorrosion treatment;
(E) post-cleaning the first main surface of the wafer held in the wet state.
2.前記第1項において、前記(c)工程の防蝕処理は、前記(b)工程で前記ウエハの前記第1主面に付着した研磨スラリを機械的洗浄によって除去する工程と、前記研磨スラリが除去された前記ウエハの前記第1主面のうち、前記メタル層の表面部分に保護膜を形成する工程とを含むことを特徴とする半導体集積回路装置の製造方法。 {2. In the first aspect, the anticorrosion treatment in the step (c) includes: a step of removing polishing slurry attached to the first main surface of the wafer by the mechanical cleaning in the step (b); and a step of removing the polishing slurry. Forming a protective film on a surface portion of the metal layer on the first main surface of the wafer thus formed.
3.前記第2項において、前記保護膜は、疎水性保護膜であることを特徴とする半導体集積回路装置の製造方法。
{3. 3. The method of manufacturing a semiconductor integrated circuit device according to
4.前記第1項において、前記(e)工程の後洗浄は、前記(b)工程で前記ウエハの前記第1主面に付着した異物粒子を機械的洗浄によって除去する工程を含むことを特徴とする半導体集積回路装置の製造方法。 4. In the first aspect, the post-cleaning step (e) includes a step of mechanically cleaning foreign particles adhered to the first main surface of the wafer in the step (b). A method for manufacturing a semiconductor integrated circuit device.
5.以下の工程を含むことを特徴とする半導体集積回路装置の製造方法;
(a)半導体集積回路のパターンを有するウエハの第1主面上に、銅を主要成分とするメタル層を形成する工程、
(b)前記メタル層が形成された前記ウエハの前記第1主面を化学的機械研磨法によって平坦化処理する工程、
(c)前記平坦化処理が施された前記ウエハの前記第1主面に防蝕処理を施す工程、
(d)前記防蝕処理が施された前記ウエハの前記第1主面を乾燥させないように、液体に浸漬または湿潤状態に保持する工程、
(e)前記湿潤状態に保持された前記ウエハの前記第1主面を後洗浄する工程。
5. A method for manufacturing a semiconductor integrated circuit device, comprising the following steps:
(A) forming a metal layer containing copper as a main component on a first main surface of a wafer having a pattern of a semiconductor integrated circuit;
(B) flattening the first main surface of the wafer on which the metal layer is formed by a chemical mechanical polishing method;
(C) performing an anticorrosion treatment on the first main surface of the wafer that has been subjected to the planarization treatment;
(D) a step of immersing the wafer in the liquid or holding it in a wet state so as not to dry the first main surface of the wafer subjected to the anticorrosion treatment;
(E) post-cleaning the first main surface of the wafer held in the wet state.
6.以下の工程を含むことを特徴とする半導体集積回路装置の製造方法;
(a)半導体集積回路のパターンを有するウエハの第1主面上に、メタルを主な構成要素とするメタル層を形成する工程、
(b)前記メタル層が形成された前記ウエハの前記第1主面を化学的機械研磨法によって平坦化処理する工程、
(c)前記平坦化処理が施された前記ウエハの前記第1主面に防蝕処理を施す工程、
(d)前記防蝕処理が施された前記ウエハの前記第1主面を乾燥させないように、遮光されたウエハ保管部において、液体に浸漬または湿潤状態に保持する工程。
6. A method for manufacturing a semiconductor integrated circuit device, comprising the following steps:
(A) forming a metal layer mainly composed of metal on a first main surface of a wafer having a pattern of a semiconductor integrated circuit;
(B) flattening the first main surface of the wafer on which the metal layer is formed by a chemical mechanical polishing method;
(C) performing an anticorrosion treatment on the first main surface of the wafer that has been subjected to the planarization treatment;
(D) a step of immersing or holding the wafer in the liquid in a light-shielded wafer storage unit so as not to dry the first main surface of the corrosion-treated wafer.
7.前記第6項において、前記ウエハ保持部は、照度が500ルクス以下となるように遮光されていることを特徴とする半導体集積回路装置の製造方法。
$ 7. 7. The method for manufacturing a semiconductor integrated circuit device according to
8.前記第6項において、前記ウエハ保持部は、照度が300ルクス以下となるように遮光されていることを特徴とする半導体集積回路装置の製造方法。
8. 7. The method for manufacturing a semiconductor integrated circuit device according to
9.以下の工程を含むことを特徴とする半導体集積回路装置の製造方法;
(a)半導体集積回路のパターンを有するウエハの第1主面上に、メタルを主な構成要素とするメタル層を形成する工程、
(b)前記メタル層が形成された前記ウエハの前記第1主面を化学的機械研磨法によって平坦化処理する工程、
(c)前記平坦化処理の直後に、前記平坦化処理が施された前記ウエハの前記第1主面を乾燥させる工程。
9. A method for manufacturing a semiconductor integrated circuit device, comprising the following steps:
(A) forming a metal layer mainly composed of metal on a first main surface of a wafer having a pattern of a semiconductor integrated circuit;
(B) flattening the first main surface of the wafer on which the metal layer is formed by a chemical mechanical polishing method;
(C) a step of drying the first main surface of the flattened wafer immediately after the flattening process.
10.以下の工程を含むことを特徴とする半導体集積回路装置の製造方法;
(a)半導体集積回路のパターンを有するウエハの第1主面上に、メタルを主な構成要素とするメタル層を形成する工程、
(b)前記メタル層が形成された前記ウエハの前記第1主面を化学的機械研磨法によって平坦化処理する工程、
(c)前記平坦化処理が施された前記ウエハの前記第1主面を、遮光された後洗浄部において後洗浄する工程。
10. A method for manufacturing a semiconductor integrated circuit device, comprising the following steps:
(A) forming a metal layer mainly composed of metal on a first main surface of a wafer having a pattern of a semiconductor integrated circuit;
(B) flattening the first main surface of the wafer on which the metal layer is formed by a chemical mechanical polishing method;
(C) a step of post-cleaning the first main surface of the wafer that has been subjected to the flattening process, in a post-light-shielded cleaning section.
11.前記第10項において、前記(c)工程の後洗浄は、アルカリ性または弱アルカリ性の薬液の存在下で、前記ウエハの前記第1主面に機械的な摩擦を加えることによって、異物粒子を除去する工程を含むことを特徴とする半導体集積回路装置の製造方法。
{11. In the
12.以下の工程を含むことを特徴とする半導体集積回路装置の製造方法;
(a)半導体集積回路のパターンを有するウエハの第1主面上に、メタルを主な構成要素とするメタル層を形成する工程、
(b)前記メタル層が形成された前記ウエハの前記第1主面を化学的機械研磨法によって平坦化処理する工程、
(c)前記平坦化処理が施された前記ウエハの前記第1主面に防蝕処理を施す工程、
(d)前記防蝕処理が施された前記ウエハの前記第1主面を後洗浄する工程。
12. A method for manufacturing a semiconductor integrated circuit device, comprising the following steps:
(A) forming a metal layer mainly composed of metal on a first main surface of a wafer having a pattern of a semiconductor integrated circuit;
(B) flattening the first main surface of the wafer on which the metal layer is formed by a chemical mechanical polishing method;
(C) performing an anticorrosion treatment on the first main surface of the wafer that has been subjected to the planarization treatment;
(D) a step of post-cleaning the first main surface of the wafer having been subjected to the anticorrosion treatment.
13.以下の工程を含むことを特徴とする半導体集積回路装置の製造方法;
(a)半導体集積回路のパターンを有するウエハの第1主面上に、銅を主な構成要素とするメタル層を形成する工程、
(b)前記メタル層が形成された前記ウエハの前記第1主面を化学的機械研磨法によって平坦化処理する工程、
(c)前記平坦化処理が施された前記ウエハの前記第1主面に防蝕処理を施すことによって、平坦化された前記メタル層の表面に疎水性の保護膜を形成する工程。
13. A method for manufacturing a semiconductor integrated circuit device, comprising the following steps:
(A) forming a metal layer mainly composed of copper on a first main surface of a wafer having a pattern of a semiconductor integrated circuit;
(B) flattening the first main surface of the wafer on which the metal layer is formed by a chemical mechanical polishing method;
(C) forming a hydrophobic protective film on the flattened surface of the metal layer by subjecting the first main surface of the wafer subjected to the flattening process to an anticorrosion process.
14.以下の工程を含むことを特徴とする半導体集積回路装置の製造方法;
(a)半導体集積回路のパターンを有するウエハの第1主面上に、メタルを主な構成要素とするメタル層を形成する工程、
(b)前記メタル層が形成された前記ウエハの前記第1主面を、枚葉処理による化学的機械研磨法によって平坦化処理する工程、
(c)前記平坦化処理が施された前記ウエハの前記第1主面を、遮光された後洗浄部において後洗浄する工程。
14. A method for manufacturing a semiconductor integrated circuit device, comprising the following steps:
(A) forming a metal layer mainly composed of metal on a first main surface of a wafer having a pattern of a semiconductor integrated circuit;
(B) flattening the first main surface of the wafer on which the metal layer is formed by a chemical mechanical polishing method using single wafer processing;
(C) a step of post-cleaning the first main surface of the wafer that has been subjected to the flattening process, in a post-light-shielded cleaning section.
15.以下の工程を含むことを特徴とする半導体集積回路装置の製造方法;
(a)半導体集積回路のパターンを有するウエハの第1主面上に、メタルを主な構成要素とするメタル層を形成する工程、
(b)前記メタル層が形成された前記ウエハの前記第1主面を、枚葉処理による化学的機械研磨法によって平坦化処理する工程、
(c)前記平坦化処理が施された前記ウエハの前記第1主面に防蝕処理を施す工程、
(d)前記防蝕処理が施された前記ウエハの前記第1主面を後洗浄する工程。
15. A method for manufacturing a semiconductor integrated circuit device, comprising the following steps:
(A) forming a metal layer mainly composed of metal on a first main surface of a wafer having a pattern of a semiconductor integrated circuit;
(B) flattening the first main surface of the wafer on which the metal layer is formed by a chemical mechanical polishing method using single wafer processing;
(C) performing a corrosion protection process on the first main surface of the wafer that has been subjected to the planarization process;
(D) a step of post-cleaning the first main surface of the wafer having been subjected to the anticorrosion treatment.
16.以下の工程を含むことを特徴とする半導体集積回路装置の製造方法;
(a)半導体集積回路のパターンを有するウエハの第1主面上に、メタルを主な構成要素とするメタル層を形成する工程、
(b)前記メタル層が形成された前記ウエハの前記第1主面を化学的機械研磨法によって平坦化処理する工程、
(c)前記平坦化処理が施された前記ウエハの前記第1主面に防蝕処理を施す工程、
(d)前記防蝕処理が施された前記ウエハの前記第1主面を乾燥させないように、電気化学的腐蝕反応が実質的に進行しない程度の低温に保持されたウエハ保持部において、液体に浸漬または湿潤状態に保持する工程。
16. A method for manufacturing a semiconductor integrated circuit device, comprising the following steps:
(A) forming a metal layer mainly composed of metal on a first main surface of a wafer having a pattern of a semiconductor integrated circuit;
(B) flattening the first main surface of the wafer on which the metal layer is formed by a chemical mechanical polishing method;
(C) performing an anticorrosion treatment on the first main surface of the wafer that has been subjected to the planarization treatment;
(D) immersion in a liquid in a wafer holding unit held at such a low temperature that an electrochemical corrosion reaction does not substantially proceed so as not to dry the first main surface of the wafer subjected to the corrosion protection treatment. Or a step of maintaining the wet state.
17.以下の工程を含むことを特徴とする半導体集積回路装置の製造方法;
(a)半導体集積回路のパターンを有するウエハの第1主面上に、メタルを主な構成要素とするメタル層を形成する工程、
(b)前記メタル層が形成された前記ウエハの前記第1主面を化学的機械研磨法によって平坦化処理する工程、
(c)前記平坦化処理が施された前記ウエハの前記第1主面に防蝕処理を施すことによって、前記平坦化処理が施された前記メタル層の表面に保護膜を形成する工程。
17. A method for manufacturing a semiconductor integrated circuit device, comprising the following steps:
(A) forming a metal layer mainly composed of metal on a first main surface of a wafer having a pattern of a semiconductor integrated circuit;
(B) flattening the first main surface of the wafer on which the metal layer is formed by a chemical mechanical polishing method;
(C) forming a protective film on the surface of the metal layer that has been subjected to the flattening process by performing an anticorrosion process on the first main surface of the wafer that has been subjected to the flattening process.
18.前記第17項において、前記(c)工程の防蝕処理は、前記(b)工程で前記ウエハの前記第1主面に付着した酸化剤が実質的に作用しない条件下で行われることを特徴とする半導体集積回路装置の製造方法。
{18. 17. The method according to
19.前記第17項において、前記保護膜は、疎水性保護膜であることを特徴とする半導体集積回路装置の製造方法。
{19. 18. The method for manufacturing a semiconductor integrated circuit device according to
20.以下の工程を含むことを特徴とする半導体集積回路装置の製造方法;
(a)半導体集積回路のパターンを有するウエハの第1主面上に、メタルを主な構成要素とするメタル層を形成する工程、
(b)前記メタル層が形成された前記ウエハの前記第1主面を、枚葉処理による化学的機械研磨法によって平坦化処理する工程、
(c)前記平坦化処理が施された前記ウエハの前記第1主面に防蝕処理を施す工程、
(d)前記防蝕処理が施された前記ウエハの前記第1主面を乾燥させないように、液体に浸漬または湿潤状態に保持する工程、
(e)前記湿潤状態に保持された前記ウエハの前記第1主面を後洗浄する工程。
20. A method for manufacturing a semiconductor integrated circuit device, comprising the following steps:
(A) forming a metal layer mainly composed of metal on a first main surface of a wafer having a pattern of a semiconductor integrated circuit;
(B) flattening the first main surface of the wafer on which the metal layer is formed by a chemical mechanical polishing method using single wafer processing;
(C) performing an anticorrosion treatment on the first main surface of the wafer that has been subjected to the planarization treatment;
(D) a step of immersing the wafer in the liquid or holding it in a wet state so as not to dry the first main surface of the wafer subjected to the anticorrosion treatment;
(E) post-cleaning the first main surface of the wafer held in the wet state.
さらに、その他の発明の概要を項分けして記載すれば、以下のとおりである。 Furthermore, the outlines of other inventions are described in the following paragraphs.
21.以下の工程を含むことを特徴とする半導体集積回路装置の製造方法;
(a)半導体基板の主面に複数の半導体素子を形成する工程、
(b)前記複数の半導体素子の上部に絶縁膜を介してメタル層を形成する工程、
(c)前記メタル層を化学的機械研磨法によって平坦化処理することにより、前記複数の半導体素子と電気的に接続された複数のメタル配線を形成する工程、
(d)前記メタル配線の表面に防蝕処理を施す工程、
(e)前記防蝕処理が施された前記メタル配線の表面を乾燥させないように、液体に浸漬または湿潤状態に保持する工程、
(f)前記湿潤状態に保持された前記メタル配線の表面を後洗浄する工程。
21. A method for manufacturing a semiconductor integrated circuit device, comprising the following steps:
(A) forming a plurality of semiconductor elements on a main surface of a semiconductor substrate;
(B) forming a metal layer on the plurality of semiconductor elements via an insulating film;
(C) forming a plurality of metal wirings electrically connected to the plurality of semiconductor elements by flattening the metal layer by a chemical mechanical polishing method;
(D) performing a corrosion-resistant treatment on the surface of the metal wiring;
(E) a step of immersing in a liquid or maintaining a wet state so as not to dry the surface of the metal wiring subjected to the anticorrosion treatment;
(F) a step of post-cleaning the surface of the metal wiring held in the wet state.
22.前記第20項において、前記(d)工程の防蝕処理は、前記メタル配線の表面に付着した研磨スラリを機械的洗浄によって除去する工程と、前記研磨スラリが除去された前記メタル発明の表面に保護膜を形成する工程とを含むことを特徴とする半導体集積回路装置の製造方法。
{22. In the
23.前記第22項において、前記保護膜は、疎水性保護膜であることを特徴とする半導体集積回路装置の製造方法。
{23. 23. The method according to
24.前記第20項において、前記複数の半導体素子はpn接合を含み、複数のメタル配線の一部は、前記pn接合の一方と電気的に接続され、前記複数のメタル配線の他の一部は、前記pn接合の他方と電気的に接続されていることを特徴とする半導体集積回路装置の製造方法。
{24. 20. In the
25.前記第20項において、前記メタル配線は、メタルプラグを含んでいることを特徴とする半導体集積回路装置の製造方法。
{25. 21. The method for manufacturing a semiconductor integrated circuit device according to
26.前記第20項において、前記メタル層は、少なくとも銅を含んでいることを特徴とする半導体集積回路装置の製造方法。
{26. 21. The method for manufacturing a semiconductor integrated circuit device according to
27.前記第20項において、前記防蝕処理が施された前記メタル配線の表面を乾燥させないように、遮光されたウエハ保管部において、前記液体に浸漬または湿潤状態に保持することを特徴とする半導体集積回路装置の製造方法。
{27. 21. The semiconductor integrated circuit according to
28.前記第27項において、前記ウエハ保管部は、照度が500ルクス以下となるように遮光されていることを特徴とする半導体集積回路装置の製造方法。
{28. 28. The method of manufacturing a semiconductor integrated circuit device according to
29.前記第27項において、前記ウエハ保管部は、照度が300ルクス以下となるように遮光されていることを特徴とする半導体集積回路装置の製造方法。
{29. 28. The method of manufacturing a semiconductor integrated circuit device according to
30.前記第27項において、前記ウエハ保管部は、照度が100ルクス以下となるように遮光されていることを特徴とする半導体集積回路装置の製造方法。
{30. 28. The method for manufacturing a semiconductor integrated circuit device according to
31.以下の工程を含むことを特徴とする半導体集積回路装置の製造方法;
(a)半導体基板の主面に複数の半導体素子を形成する工程、
(b)前記複数の半導体素子の上部に絶縁膜を介してメタル層を形成する工程、
(c)前記メタル層を化学的機械研磨法によって平坦化処理することにより、前記複数の半導体素子と電気的に接続された複数のメタル配線を形成する工程、
(d)前記平坦化処理が施された前記メタル配線の表面を、遮光された後洗浄部において後洗浄する工程。
31. A method for manufacturing a semiconductor integrated circuit device, comprising the following steps:
(A) forming a plurality of semiconductor elements on a main surface of a semiconductor substrate;
(B) forming a metal layer on the plurality of semiconductor elements via an insulating film;
(C) forming a plurality of metal wirings electrically connected to the plurality of semiconductor elements by flattening the metal layer by a chemical mechanical polishing method;
(D) a step of post-cleaning the surface of the metal wiring subjected to the planarization process in a post-light-shielding cleaning section
32.前記第31項において、前記メタル層は、少なくとも銅を含んでいることを特徴とする半導体集積回路装置の製造方法。
{32. 32. The method for manufacturing a semiconductor integrated circuit device according to
33.以下の工程を含むことを特徴とする半導体集積回路装置の製造方法;
(a)半導体基板の主面に複数の半導体素子を形成する工程、
(b)前記複数の半導体素子の上部に絶縁膜を介してメタル層を形成する工程、
(c)前記メタル層を化学的機械研磨法によって平坦化処理することにより、前記複数の半導体素子と電気的に接続された複数のメタル配線を形成する工程、
(d)前記平坦化処理の直後に、前記平坦化処理が施された前記メタル配線の表面を乾燥させる工程。
33. A method for manufacturing a semiconductor integrated circuit device, comprising the following steps:
(A) forming a plurality of semiconductor elements on a main surface of a semiconductor substrate;
(B) forming a metal layer on the plurality of semiconductor elements via an insulating film;
(C) forming a plurality of metal wirings electrically connected to the plurality of semiconductor elements by flattening the metal layer by a chemical mechanical polishing method;
(D) a step of drying the surface of the metal wiring subjected to the planarization processing immediately after the planarization processing.
34.前記第33項において、前記メタル層は、少なくとも銅を含んでいることを特徴とする半導体集積回路装置の製造方法。
$ 34. 34. The method for manufacturing a semiconductor integrated circuit device according to
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。 効果 Of the inventions disclosed in the present application, the effects obtained by typical ones will be briefly described as follows.
CMP法を使って形成されるメタル配線やメタルプラグの腐蝕を確実に防止することができるので、特にCu配線を使った高速LSIの信頼性および製造歩留まりを向上させることができる。 Since corrosion of metal wirings and metal plugs formed by using the CMP method can be reliably prevented, the reliability and manufacturing yield of a high-speed LSI using Cu wiring can be particularly improved.
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In all the drawings for describing the embodiments, members having the same functions are denoted by the same reference numerals, and repeated description thereof will be omitted. In the following embodiments, the description of the same or similar parts will not be repeated in principle unless it is particularly necessary.
さらに、以下の実施の形態では、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。また、以下の実施の形態において、要素の数など(個数、数値、量、範囲などを含む)に言及する場合、特に明示したときおよび原理的に明らかに特定の数に限定されるときを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素(要素ステップなどを含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合を除き、必ずしも必須のものではないことはいうまでもない。 Furthermore, in the following embodiments, when it is necessary for convenience, the description will be made by dividing into a plurality of sections or embodiments, but they are not irrelevant to each other, unless otherwise specified. There is a relationship of some or all of the other modifications, details, supplementary explanations, and the like. Further, in the following embodiments, when referring to the number of elements (including the number, numerical value, amount, range, etc.), unless otherwise specified, and unless the number is clearly limited to a specific number in principle, The number is not limited to the specific number, and may be more than or less than the specific number. Furthermore, in the embodiments described below, the constituent elements (including element steps and the like) are not necessarily essential unless otherwise specified and considered to be indispensable in principle. Not even.
同様に、以下の実施の形態において、構成要素などの形状、位置関係などに言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合を除き、実質的にその形状などに近似または類似するものなどを含むものとする。このことは、上記数値および範囲についても同様である。 Similarly, in the following embodiments, when referring to the shape of components and the like, the positional relationship, etc., the shape and the like of the components and the like are substantially excluded, unless otherwise specified and when it is considered that it is not clearly apparent in principle. And those similar to or similar to This is the same for the above numerical values and ranges.
また、本願において以下の用語は、以下のような意味を有するものと解釈される。
メタルCMP:パターンが形成されたウエハの表面側を研磨液の化学作用と機械的研磨によって主にメタルなどからなる表面を平坦化すること(ダマシン、デュアルダマシンなど、浮遊砥粒を用いるもののほか、固定砥粒を用いるものも含む)。
直後:メタルCMPの工程において、研磨後ウエハ表面が自然に乾燥する前、または残留する酸化剤などでメタルが腐食される前。
前洗浄:研磨の際の酸化剤などの不所望な薬品をウエハ表面から除去することを一つの目的とする洗浄で、研磨の直後に行われるもの。
防食処理:上記前洗浄の下位工程において、メタルの表面に疎水性保護膜を形成する処理。
湿潤処理:純水などに浸漬、純水シャワーの供給またはその飽和雰囲気において乾燥を防止した状態で保持すること。
後洗浄:研磨の際の砥粒などの不所望なパーティクルをウエハ表面から除去することを一つの目的とする洗浄で、一般に表面が自然乾燥する前に行われるもの。
電気化学的腐食:ウエハのパターンを構成するメタル、pn接合、メタル、研磨液成分からなる閉回路の形成による電池作用に起因する上記メタルの腐食。
機械的洗浄:スクラブブラシなどで表面を摩擦して行う洗浄をいう。
In the present application, the following terms are interpreted as having the following meanings.
Metal CMP: Flattening the surface mainly composed of metal etc. by the chemical action of a polishing liquid and mechanical polishing on the surface side of the wafer on which a pattern is formed (in addition to damascene, dual damascene, etc., which use floating abrasive grains, Including those using fixed abrasives).
Immediately after: In the metal CMP process, before the wafer surface naturally dries after polishing, or before the metal is corroded by the remaining oxidizing agent.
Pre-cleaning: Cleaning for one purpose of removing undesired chemicals such as an oxidizing agent from the wafer surface during polishing, which is performed immediately after polishing.
Anti-corrosion treatment: A treatment for forming a hydrophobic protective film on the surface of a metal in a lower step of the pre-cleaning.
Wetting treatment: Immersion in pure water or the like, supply of a pure water shower, or holding in a saturated atmosphere with drying prevented.
Post-cleaning: Cleaning for one purpose of removing undesired particles such as abrasive grains during polishing from the wafer surface, which is generally performed before the surface is naturally dried.
Electrochemical corrosion: Corrosion of the metal due to the battery action due to the formation of a closed circuit composed of the metal constituting the pattern of the wafer, the pn junction, the metal, and the polishing liquid component.
Mechanical cleaning: Cleaning performed by rubbing the surface with a scrub brush or the like.
さらに、本願でウエハというときは、単結晶シリコンウエハだけでなく、シリコンエピタキシャルウエハ、絶縁基板上に1つまたは複数のエピタキシャル領域を形成したものなどを含み、半導体集積回路装置というときは、上記した各種ウエハ上に作られるものだけでなく、特にそうでない旨明示された場合を除き、TFT液晶などの他の基板上に作られるものも含むものとする。 Further, the term "wafer" used in the present application includes not only a single crystal silicon wafer but also a silicon epitaxial wafer and a wafer having one or more epitaxial regions formed on an insulating substrate. In addition to those made on various kinds of wafers, those made on other substrates such as TFT liquid crystal are included unless otherwise specified.
(実施の形態1)
本発明の一実施の形態であるMOS−LSIの製造方法を図1〜図11を用いて工程順に説明する。
(Embodiment 1)
A method for manufacturing a MOS-LSI according to an embodiment of the present invention will be described in the order of steps with reference to FIGS.
まず、図1に示すように、例えばp型の単結晶シリコンからなる半導体基板(ウエハ)1を用意し、周知のイオン打ち込みと選択酸化(LOCOS)法とによってその主面にn型ウエル2n、p型ウエル2pおよびフィールド酸化膜3を形成した後、n型ウエル2n、p型ウエル2pのそれぞれの表面を熱酸化してゲート酸化膜4を形成する。
First, as shown in FIG. 1, a semiconductor substrate (wafer) 1 made of, for example, p-type single crystal silicon is prepared, and an n-
次に、図2に示すように、n型ウエル2n、p型ウエル2pのそれぞれのゲート酸化膜4上にゲート電極5を形成した後、p型ウエル2pにn型不純物(例えばリン)をイオン打ち込みしてソース、ドレイン(n型半導体領域6)を形成し、n型ウエル2nにp型不純物(例えばホウ素)をイオン打ち込みしてソース、ドレイン(p型半導体領域7)を形成することにより、nチャネル型MISFET(Qn)およびpチャネル型MISFET(Qp)を形成する。
Next, as shown in FIG. 2, after a
次に、図3に示すように、半導体基板1上にCVD法で酸化シリコン膜8を堆積した後、フォトレジスト膜をマスクにして酸化シリコン膜8をドライエッチングすることにより、nチャネル型MISFET(Qn)のソース、ドレイン(n型半導体領域6)の上部にコンタクトホール9を形成し、pチャネル型MISFET(Qp)のソース、ドレイン(p型半導体領域7)の上部にコンタクトホール10を形成する。
Next, as shown in FIG. 3, after depositing a
次に、図4に示すように、酸化シリコン膜8の上部に第1層目のW配線11〜16を形成し、次いでこれらのW配線11〜16の上部にCVD法で酸化シリコン膜を堆積して第1層目の層間絶縁膜17を形成した後、フォトレジスト膜をマスクにしたドライエッチングで層間絶縁膜17にスルーホール18〜21を形成する。第1層目のW配線11〜16は、例えばコンタクトホール9、10の内部を含む酸化シリコン膜8の上部にCVD法(またはスパッタリング法)でW膜を堆積した後、フォトレジスト膜をマスクにしたドライエッチングでこのW膜をパターニングすることにより形成する。
Next, as shown in FIG. 4, first-layer W wirings 11 to 16 are formed on the
次に、図5に示すように、スルーホール18〜21の内部にプラグ22を形成し、次いで層間絶縁膜17の上部にCVD法で酸化シリコン膜23を堆積した後、フォトレジスト膜をマスクにしたドライエッチングで酸化シリコン膜23に凹溝24〜26を形成する。プラグ22は、スルーホール18〜21の内部を含む層間絶縁膜17の上部にCVD法でW膜を堆積した後、このW膜をエッチバック(または後述するCMP法で研磨)することにより形成する。
Next, as shown in FIG. 5, a
次に、図6に示すように、凹溝24〜26の内部を含む酸化シリコン膜23の上部に、例えば低圧長距離スパッタリング法を用いてCu膜(またはCuを主要な成分として含むCu合金膜など)27を堆積する。なお、凹溝24〜26のアスペクト比が大きいために、スパッタリング法ではその内部にCu膜27を十分に埋め込むことが困難な場合には、Cu膜27の堆積後に半導体基板1を熱処理し、Cu膜27をリフローさせて凹溝24〜26の内部に流し込むようにしてもよい。あるいはスパッタ−リフロー法よりもステップカバレージの良いCVD法や電気メッキ法でCu膜27を成膜してもよい。
Next, as shown in FIG. 6, a Cu film (or a Cu alloy film containing Cu as a main component) is formed on the
次に、図7に示すように、上記Cu膜27を以下に説明するCMP法で研磨してその表面を平坦化することにより、凹溝24〜26の内部に第2層目のCu配線28〜30を形成する。
Next, as shown in FIG. 7, the
図8は、上記Cu膜27の研磨に用いる枚葉式のCMP装置100を示す概略図である。このCMP装置100は、表面にCu膜27が形成されたウエハ1を複数枚収容するローダ120、Cu膜27を研磨、平坦化する研磨処理部130、研磨が終了したウエハ1の表面に防蝕処理を施す防蝕処理部140、防蝕処理が終了したウエハ1を後洗浄するまでの間、その表面が乾燥しないように維持しておく浸漬処理部150、防蝕処理が終了したウエハ1を後洗浄する後洗浄処理部160および後洗浄が終了したウエハ1を複数枚収容するアンローダ170を備えている。
FIG. 8 is a schematic view showing a single wafer
図9に示すように、CMP装置100の研磨処理部130は、上部が開口された筐体101を有しており、この筐体101に取り付けられた回転軸102の上端部には、モータ103によって回転駆動される研磨盤(プラテン)104が取り付けられている。この研磨盤104の表面には、多数の気孔を有する合成樹脂を均一に貼り付けて形成した研磨パッド105が取り付けられている。
As shown in FIG. 9, the polishing
また、この研磨処理部130は、ウエハ1を保持するためのウエハキャリア106を備えている。ウエハキャリア106を取り付けた駆動軸107は、ウエハキャリア106と一体となってモータ(図示せず)により回転駆動され、かつ研磨盤104の上方で上下動されるようになっている。
The
ウエハ1は、ウエハキャリア106に設けられた真空吸着機構(図示せず)により、その主面すなわち被研磨面を下向きとしてウエハキャリア106に保持される。ウエハキャリア106の下端部には、ウエハ1が収容される凹部106aが形成されており、この凹部106a内にウエハ1を収容すると、その被研磨面がウエハキャリア106の下端面とほぼ同一か僅かに突出した状態となる。
The
研磨盤104の上方には、研磨パッド105の表面とウエハ1の被研磨面との間に研磨スラリ(S)を供給するためのスラリ供給管108が設けられており、その下端から供給される研磨スラリ(S)によってウエハ1の被研磨面が化学的および機械的に研磨される。研磨スラリ(S)としては、例えばアルミナなどの砥粒と過酸化水素水または硝酸第二鉄水溶液などの酸化剤とを主成分とし、これらを水に分散または溶解させたものが使用される。
A
また、この研磨処理部130は、研磨パッド105の表面を整形(ドレッシング)するための工具であるドレッサ109を備えている。このドレッサ109は、研磨盤104の上方で上下動する駆動軸110の下端部に取り付けられ、モータ(図示せず)により回転駆動されるようになっている。
研磨 The polishing
ドレッシングは、何枚かのウエハ1の研磨作業が終了した後(バッチ処理)、または1枚のウエハ1の研磨作業が終了する毎に行われる(枚葉処理)。あるいは研磨と同時にドレッシングを行うようにしてもよい。例えばウエハ1がウエハキャリア106によって研磨パッド105に押し付けられ、所定の時間研磨が行われると、ウエハキャリア106が上方に退避移動される。次いで、ドレッサ109が下降移動して研磨パッド105に押し付けられ、その表面が所定の時間ドレッシングされた後、ドレッサ109が上方に退避移動される。引き続いて他のウエハ1がウエハキャリア106に取り付けられ、上記の研磨工程が繰り返される。このようにしてウエハ1が研磨された後、研磨盤104の回転が停止されることによって研磨作業が終了する。
(4) Dressing is performed after the polishing operation of
研磨が終了したウエハ1は、防蝕処理部140において、その表面に防蝕処理が施される。防蝕処理部140は、上記した研磨処理部130の構成と類似した構成になっており、ここでは、まず研磨盤(プラテン)の表面に取り付けた研磨パッドにウエハ1の主面が押し付けられて研磨スラリが機械的に除去された後、例えばベンゾトリアゾール(BTA)などの防蝕剤を含んだ薬液がウエハ1の主面に供給されることによって、ウエハ1の主面に形成された前記Cu配線28〜30の表面部分に疎水性保護膜が形成される。
(4) The surface of the
酸化剤を含んだ研磨スラリ中など、不所望な薬品をウエハ1の表面から機械的に除去することを目的として行われる上記の前洗浄は、研磨作業の終了直後に行うことが望ましい。すなわち、研磨作業が終了したウエハ1の表面が自然乾燥したり、ウエハ1の表面に残った研磨スラリ中の酸化剤によって、Cu配線28〜30の電気化学的腐蝕反応が実質的に開始されたりする前に行うことが望ましい。
The pre-cleaning, which is performed for the purpose of mechanically removing undesired chemicals from the surface of the
研磨スラリの機械的洗浄(前洗浄)は、例えばナイロンブラシのようなスクラブブラシを使ってウエハ1の表面を摩擦しながら純水洗浄することによって行うこともできる。また、前洗浄後の防蝕処理に際しては、必要に応じて純水スクラブ洗浄、純水超音波洗浄、純水流水洗浄または純水スピン洗浄などを防蝕処理に先行または並行して行うことにより、研磨処理部130でウエハ1の主面に付着した研磨スラリ中の酸化剤を十分に除去し、酸化剤が実質的に作用しない条件下で疎水性の保護膜を形成するようにする。
(4) The mechanical cleaning (pre-cleaning) of the polishing slurry can also be carried out by rubbing the surface of the
防蝕処理が終了したウエハ1は、その表面の乾燥を防ぐために、浸漬処理部150に一時的に保管される。浸漬処理部150は、防蝕処理が終了したウエハ1を後洗浄するまでの間、その表面が乾燥しないように維持するためのもので、例えば純水をオーバーフローさせた浸漬槽(ストッカ)の中に所定枚数のウエハ1を浸漬させて保管する構造になっている。このとき、Cu配線28〜30の電気化学的腐蝕反応が実質的に進行しない程度の低温に冷却した純水を浸漬槽に供給することにより、Cu配線28〜30の腐蝕をより一層確実に防止することができる。
(4) The
ウエハ1の乾燥防止は、例えば純水シャワーの供給など、少なくともウエハ1の表面を湿潤状態に保持することのできる方法であれば、上記した浸漬槽中での保管以外の方法で行ってもよい。なお、前述した研磨処理と防蝕処理とを枚葉方式で行う場合において、これらの処理と後述する後洗浄処理とが同じタイミングで進行するときには、上記浸漬槽での保管は必ずしも必要ではなく、防蝕処理が終了したウエハ1を直ちに後洗浄処理部160へ搬送してもよいが、この場合でも搬送中のウエハ1の乾燥を防ぐために、例えば純水浸漬や純水シャワーの供給などの方法によって、ウエハ1の表面を湿潤状態に保ちながら移送することが望ましい。
The prevention of drying of the
後洗浄処理部160へ搬送されたウエハ1は、その表面の湿潤状態が保たれた状態で直ちに後洗浄に付される。ここでは、酸化剤を中和するためにアンモニア水などの弱アルカリ薬液を供給しながら、ウエハ1の表面をスクラブ洗浄(またはブラシ洗浄)した後、フッ酸水溶液をウエハ1の表面に供給してエッチングによる異物粒子(パーティクル)の除去を行う。また、上記のスクラブ洗浄に先行または並行して、ウエハ1の表面を純水スクラブ洗浄、純水超音波洗浄、純水流水洗浄または純水スピン洗浄したり、ウエハ1の裏面を純水スクラブ洗浄したりしてもよい。
(4) The
上記後洗浄処理が終了したウエハ1は、純水リンスおよびスピンドライの後、乾燥した状態でアンローダ170に収容され、複数枚単位で一括して次工程へ搬送される。
(4) After the post-cleaning process, the
以下、Cu配線形成後のプロセスを簡単に説明すると、まず図10に示すように、第2層目のCu配線28〜30の上部にCVD法で酸化シリコン膜を堆積して第2層目の層間絶縁膜31を形成し、次いでフォトレジスト膜をマスクにしたドライエッチングで層間絶縁膜31にスルーホール32〜34を形成した後、スルーホール32〜34の内部にW膜からなるプラグ35を埋め込む。続いて、層間絶縁膜31の上部にCVD法で酸化シリコン膜36を堆積した後、酸化シリコン膜36に形成した凹溝37〜39の内部に第3層目のCu配線40〜42を形成する。プラグ35および第3層目のCu配線40〜42は、それぞれ前記プラグ22および第2層目のCu配線28〜30と同様の方法で形成する。
The process after the formation of the Cu wiring will be briefly described below. First, as shown in FIG. 10, a silicon oxide film is deposited on the second Cu wirings 28 to 30 by the CVD method, and After forming an
その後、図11に示すように、Cu配線40〜42の上部にCVD法で酸化シリコン膜と窒化シリコンとを堆積してパッシベーション膜43を形成することにより、CMOS−ロジックLSIが完成する。
Then, as shown in FIG. 11, a silicon oxide film and a silicon nitride are deposited on the Cu wirings 40 to 42 by the CVD method to form a
(実施の形態2)
図12は、本実施形態において、Cu配線の形成に用いる枚葉式のCMP装置100の概略図である。このCMP装置100は、表面にCu膜が形成されたウエハ1を複数枚収容するローダ120、Cu膜を研磨、平坦化して配線を形成する研磨処理部130、研磨が終了したウエハ1の表面に防蝕処理を施す防蝕処理部140、防蝕処理が終了したウエハ1を後洗浄するまでの間、その表面が乾燥しないように維持しておく浸漬処理部150、防蝕処理が終了したウエハ1を後洗浄する後洗浄処理部160および後洗浄が終了したウエハ1を複数枚収容するアンローダ170を備えており、前記実施の形態1と同様の手順に従って、研磨、防蝕、浸漬および後洗浄の各処理がウエハ1に対して施されるようになっている。
(Embodiment 2)
FIG. 12 is a schematic diagram of a single wafer
また、このCMP装置100は、防蝕処理が終了したウエハ1の表面乾燥を防ぐための浸漬処理部150を遮光構造にし、保管中のウエハ1の表面に照明光などが照射されないようにすることで、光起電力効果による短絡電流の発生を防ぐようにしている。浸漬処理部150を遮光構造にするには、具体的には浸漬槽(ストッカ)の周囲を遮光シートなどで被覆することによって、浸漬槽(ストッカ)の内部の照度を少なくとも500ルクス以下、好ましくは300ルクス以下、さらに好ましくは100ルクス以下にする。
In addition, in the
また、浸漬処理部150を遮光構造にすると同時に、前記実施の形態1と同様、Cu配線の電気化学的腐蝕反応が実質的に進行しない程度の低温に冷却した純水を浸漬槽に供給すれば、より効果的にCu配線の腐蝕を有効に防止することができる。 In addition, at the same time as the first embodiment, pure water cooled to a low temperature such that the electrochemical corrosion reaction of the Cu wiring does not substantially proceed is supplied to the immersion tank, as in the first embodiment. Thus, corrosion of the Cu wiring can be effectively prevented more effectively.
さらに、防蝕処理が終了したウエハ1を浸漬槽に一時保管せず、直ちに後洗浄処理部160へ搬送する場合には、防蝕処理部140から後洗浄処理部160へ至る途中の搬送経路を遮光構造にしたり、この搬送経路と後洗浄処理部160とを共に遮光構造にしたりしてもよい。また、防蝕処理が終了したウエハ1を浸漬槽に一時保管する場合でも、研磨処理部130以降の処理部、すなわち防蝕処理部140、浸漬処理部150および後洗浄処理部160の全体を遮光構造にしてもよい。
Further, in the case where the
(実施の形態3)
図13は、本実施形態において、Cu配線の形成に用いる枚葉式のCMP装置200の概略図である。このCMP装置200は、表面にCu膜が形成されたウエハ1を複数枚収容するローダ220、Cu膜を研磨、平坦化して配線を形成する研磨処理部230、研磨が終了したウエハ1の表面を乾燥させる乾燥処理部240、ウエハ1を後洗浄する後洗浄処理部250および後洗浄が終了したウエハ1を複数枚収容するアンローダ260を備えている。
(Embodiment 3)
FIG. 13 is a schematic diagram of a single wafer
このCMP装置200を使ったCu配線形成プロセスでは、研磨処理部230において研磨処理に付されたウエハ1は、研磨処理の直後、すなわちその表面に残った研磨スラリ中の酸化剤による電気化学的腐蝕反応が開始される前に直ちに乾燥処理部240に搬送され、研磨スラリ中の水分が強制乾燥によって除去される。その後、ウエハ1は、乾燥状態が維持されたまま後洗浄処理部250に搬送され、後洗浄処理に付された後、純水リンスおよびスピンドライを経てアンローダ170に収容される。研磨処理部230での処理および後洗浄処理部250での処理は、前記実施の形態1と同様の手順で行われる。
In the Cu wiring forming process using the
本実施の形態によれば、研磨処理の直後から後洗浄が開始されるまでの間、ウエハ1の表面が乾燥状態に保たれるために、電気化学的腐蝕反応の開始が抑制され、これにより、Cu配線の腐蝕を有効に防止することが可能となる。
According to the present embodiment, the surface of the
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 As described above, the invention made by the inventor has been specifically described based on the embodiment of the invention. However, the invention is not limited to the embodiment, and can be variously modified without departing from the gist of the invention. Needless to say, there is.
前記実施の形態では、枚葉方式のCMP装置を使ったプロセスについて説明したが、これに限定されるものではなく、研磨、防蝕、浸漬および後洗浄の各処理をバッチ方式で処理(複数枚一括処理)するプロセスや、これらの処理の一部を枚葉方式で行い、他の一部をバッチ方式で行う枚葉−バッチ混在プロセスなどに適用することもできる。 In the above embodiment, a process using a single-wafer type CMP apparatus has been described. However, the present invention is not limited to this. Polishing, corrosion prevention, immersion, and post-cleaning are performed in a batch manner (a plurality of wafers are collectively processed). The present invention can also be applied to a single-wafer-batch mixed process in which a part of these processes is performed in a single-wafer system, and another part is performed in a batch system.
また、前記実施の形態では、Cu膜(またはCuを主要な成分とするCu合金膜など)をCMP法で研磨してCu配線を形成する場合について説明したが、これに限定されるものではなく、例えば絶縁膜に形成した凹溝とスルーホールとに同時にCu膜、W膜またはAl合金膜などのメタル層を埋め込んだ後、このメタル層をCMP法で研磨、平坦化して配線とプラグとを同時に形成する、いわゆるデュアルダマシンプロセスなど、一般に、パターンが形成されたウエハの表面側を研磨液の化学作用と機械的研磨とで処理することによって、メタルまたはメタルを主な構成要素とするメタル層の表面を研磨、平坦化するメタルCMPプロセスに広く適用することができる。 In the above embodiment, the case where the Cu wiring is formed by polishing the Cu film (or the Cu alloy film containing Cu as a main component) by the CMP method has been described, but the present invention is not limited to this. For example, after simultaneously embedding a metal layer such as a Cu film, a W film or an Al alloy film in a concave groove and a through hole formed in an insulating film, the metal layer is polished and flattened by a CMP method to form a wiring and a plug. Generally, a metal layer composed mainly of metal by treating the surface side of a wafer on which a pattern is formed with a chemical action of a polishing liquid and mechanical polishing, such as a so-called dual damascene process formed at the same time. Can be widely applied to a metal CMP process for polishing and flattening the surface of a metal.
本発明は、化学的機械研磨法によってメタル配線を形成する半導体集積回路装置の製造に適用して好適なものである。 The present invention is suitable for application to the manufacture of a semiconductor integrated circuit device in which metal wiring is formed by a chemical mechanical polishing method.
1 半導体基板(ウエハ)
2n n型ウエル
2p p型ウエル
3 フィールド酸化膜
4 ゲート酸化膜
5 ゲート電極
6 n型半導体領域(ソース、ドレイン)
7 p型半導体領域(ソース、ドレイン)
8 酸化シリコン膜
9、10 コンタクトホール
11〜16 W配線
17 層間絶縁膜
18〜21 スルーホール
22 プラグ
23 酸化シリコン膜
24〜26 凹溝
27 Cu膜
28〜30 Cu配線
31 層間絶縁膜
32〜34 スルーホール
35 プラグ
36 酸化シリコン膜
37〜39 凹溝
40〜42 Cu配線
43 パッシベーション膜
100 CMP装置
101 筐体
102 回転軸
103 モータ
104 研磨盤(プラテン)
105 研磨パッド
106 ウエハキャリア
106a 凹部
107 駆動軸
108 スラリ供給管
109 ドレッサ
110 駆動軸
120 ローダ
130 研磨処理部
140 防蝕処理部
150 浸漬処理部
160 後洗浄処理部
170 アンローダ
200 CMP装置
220 ローダ
230 研磨処理部
240 乾燥処理部
250 後洗浄処理部
260 アンローダ
S 研磨スラリ
Qn nチャネル型MISFET
Qp pチャネル型MISFET
1 semiconductor substrate (wafer)
2n n-
7 p-type semiconductor region (source, drain)
105
Qp p-channel type MISFET
Claims (20)
(a)ウエハの第1主面に絶縁膜を形成する工程、
(b)前記絶縁膜をパターニングして前記絶縁膜に配線溝を形成する工程、
(c)前記絶縁膜上および前記配線溝内に銅を主成分として含む金属層を形成する工程、
(d)前記金属層表面を化学的機械研磨法で研磨することにより、前記配線溝の外部の前記金属層を除去して前記配線溝内に前記金属層を残す工程、
(e)前記工程(d)の後、前記ウエハを遮光シートによって遮光しながらウエハ保管場所に移す工程、
(f)前記ウエハを遮光シートによって遮光しながら、前記ウエハ保管場所で前記ウエハを流水によって湿潤状態に保つ工程、
(g)前記工程(f)の後、前記ウエハを遮光シートによって遮光しながら、薬液によりスクラブ洗浄またはブラシ洗浄する工程、
(h)前記工程(g)の後、前記ウエハを遮光シートによって遮光しながらウエハ乾燥場所に移す工程、
(i)前記ウエハを遮光シートによって遮光しながら、前記ウエハ乾燥場所で前記ウエハを乾燥する工程。 A method for manufacturing a semiconductor integrated circuit device, comprising the following steps:
(A) forming an insulating film on the first main surface of the wafer;
(B) patterning the insulating film to form a wiring groove in the insulating film;
(C) forming a metal layer containing copper as a main component on the insulating film and in the wiring groove;
(D) removing the metal layer outside the wiring groove by polishing the surface of the metal layer by a chemical mechanical polishing method to leave the metal layer in the wiring groove;
(E) after the step (d), transferring the wafer to a wafer storage place while shielding the wafer from light with a light shielding sheet;
(F) keeping the wafer wet by running water at the wafer storage location while shielding the wafer from light with a light-shielding sheet;
(G) after the step (f), scrub cleaning or brush cleaning with a chemical solution while shielding the wafer from light with a light shielding sheet;
(H) after the step (g), transferring the wafer to a wafer drying place while shielding the wafer with a light shielding sheet;
(I) drying the wafer at the wafer drying place while shielding the wafer from light with a light shielding sheet;
(a)ウエハの第1主面に絶縁膜を形成する工程、
(b)前記絶縁膜をパターニングして前記絶縁膜に配線溝を形成する工程、
(c)前記絶縁膜上および前記配線溝内に銅を主成分として含む金属層を形成する工程、
(d)前記金属層表面を第1パッドを用いた化学的機械研磨法で研磨することにより、前記配線溝の外部の前記金属層を除去して前記配線溝内に前記金属層を残す工程、
(e)前記ウエハの前記第1主面上に防食液を供給しながら、前記第1主面を第2パッドを用いて研磨することにより、前記金属層に防食処理を施す工程、
(f)前記工程(e)の後、前記ウエハを遮光シートによって遮光しながらウエハ保管場所に移す工程、
(g)前記ウエハを遮光シートによって遮光しながら、前記ウエハ保管場所で前記ウエハを流水によって湿潤状態に保つ工程、
(h)前記工程(g)の後、前記ウエハを遮光シートによって遮光しながら、薬液によりスクラブ洗浄またはブラシ洗浄する工程、
(i)前記工程(h)の後、前記ウエハを遮光シートによって遮光しながらウエハ乾燥場所に移し、前記ウエハ乾燥場所を遮光シートによって遮光しながら前記ウエハを乾燥する工程。 A method for manufacturing a semiconductor integrated circuit device, comprising the following steps:
(A) forming an insulating film on the first main surface of the wafer;
(B) patterning the insulating film to form a wiring groove in the insulating film;
(C) forming a metal layer containing copper as a main component on the insulating film and in the wiring groove;
(D) removing the metal layer outside the wiring groove by polishing the surface of the metal layer by a chemical mechanical polishing method using a first pad to leave the metal layer in the wiring groove;
(E) subjecting the metal layer to anticorrosion treatment by polishing the first main surface using a second pad while supplying an anticorrosive liquid onto the first main surface of the wafer;
(F) after the step (e), transferring the wafer to a wafer storage place while shielding the wafer from light with a light shielding sheet;
(G) keeping the wafer wet in running water at the wafer storage location while shielding the wafer from light with a light-shielding sheet;
(H) after the step (g), scrub cleaning or brush cleaning with a chemical solution while shielding the wafer from light with a light shielding sheet;
(I) After the step (h), a step of transferring the wafer to a wafer drying place while shielding the wafer with a light shielding sheet, and drying the wafer while shielding the wafer drying place with a light shielding sheet.
(a)ウエハの第1主面に絶縁膜を形成する工程、
(b)前記絶縁膜をパターニングして前記絶縁膜に配線溝を形成する工程、
(c)前記絶縁膜上および前記配線溝内に銅を主成分として含む金属層を形成する工程、
(d)前記金属層表面を化学的機械研磨法で研磨することにより、前記配線溝の外部の前記金属層を除去して前記配線溝内に前記金属層を残す工程、
(e)前記工程(d)の後、薬液または洗浄液と共に研磨パッドで前記ウエハの第1主面を研磨することにより、前記第1主面を前洗浄する工程、
(f)前記工程(e)の後、前記ウエハを遮光シートによって遮光しながらウエハ保管場所に移す工程、
(g)前記ウエハを遮光シートによって遮光しながら、前記ウエハ保管場所で前記ウエハを流水によって湿潤状態に保つ工程、
(h)前記工程(g)の後、前記ウエハを遮光シートによって遮光しながら、薬液によりスクラブ洗浄またはブラシ洗浄する工程、
(i)前記工程(h)の後、前記ウエハを遮光シートによって遮光しながらウエハ乾燥場所に移し、前記ウエハ乾燥場所を遮光シートによって遮光しながら前記ウエハを乾燥する工程。 A method for manufacturing a semiconductor integrated circuit device, comprising the following steps:
(A) forming an insulating film on the first main surface of the wafer;
(B) patterning the insulating film to form a wiring groove in the insulating film;
(C) forming a metal layer containing copper as a main component on the insulating film and in the wiring groove;
(D) removing the metal layer outside the wiring groove by polishing the surface of the metal layer by a chemical mechanical polishing method to leave the metal layer in the wiring groove;
(E) after the step (d), pre-cleaning the first main surface by polishing the first main surface of the wafer with a polishing pad together with a chemical solution or a cleaning liquid;
(F) after the step (e), transferring the wafer to a wafer storage place while shielding the wafer from light with a light shielding sheet;
(G) keeping the wafer wet in running water at the wafer storage location while shielding the wafer from light with a light-shielding sheet;
(H) after the step (g), scrub cleaning or brush cleaning with a chemical solution while shielding the wafer from light with a light shielding sheet;
(I) After the step (h), a step of transferring the wafer to a wafer drying place while shielding the wafer with a light shielding sheet, and drying the wafer while shielding the wafer drying place with a light shielding sheet.
(a)n型半導体領域とp型半導体領域とが形成されたウエハの第1主面に絶縁膜を形成する工程、
(b)前記絶縁膜に溝パターンまたは孔パターンを形成する工程、
(c)前記絶縁膜上および前記溝パターン内または孔パターン内に銅を主成分として含む金属層を形成する工程、
(d)前記金属層表面を化学的機械研磨法で研磨することにより、前記溝パターン内または孔パターンの外部の前記金属層を除去し、複数の配線パターンを形成する工程、
(e)前記工程(d)の後、前記ウエハを遮光シートによって遮光しながらウエハ保管場所に移す工程、
(f)前記ウエハを遮光シートによって遮光しながら、前記ウエハ保管場所で前記ウエハを流水によって湿潤状態に保つ工程、
(g)前記工程(f)の後、前記ウエハを遮光シートによって遮光しながら、薬液によりスクラブ洗浄またはブラシ洗浄する工程、
(h)前記工程(g)の後、前記ウエハを遮光シートによって遮光しながらウエハ乾燥場所に移し、前記ウエハ乾燥場所を遮光シートによって遮光しながら前記ウエハを乾燥する工程。 A method for manufacturing a semiconductor integrated circuit device, comprising the following steps:
(A) forming an insulating film on a first main surface of a wafer on which an n-type semiconductor region and a p-type semiconductor region are formed;
(B) forming a groove pattern or a hole pattern in the insulating film;
(C) forming a metal layer containing copper as a main component on the insulating film and in the groove pattern or the hole pattern;
(D) removing the metal layer inside the groove pattern or outside the hole pattern by polishing the surface of the metal layer by a chemical mechanical polishing method to form a plurality of wiring patterns;
(E) after the step (d), transferring the wafer to a wafer storage location while shielding the wafer with a light shielding sheet;
(F) keeping the wafer wet by running water at the wafer storage location while shielding the wafer from light with a light-shielding sheet;
(G) after the step (f), scrub cleaning or brush cleaning with a chemical solution while shielding the wafer from light with a light shielding sheet;
(H) after the step (g), transferring the wafer to a wafer drying place while shielding the wafer with a light shielding sheet, and drying the wafer while shielding the wafer drying place with a light shielding sheet.
(a)ウエハの第1主面に絶縁膜を形成する工程、
(b)前記絶縁膜をパターニングして前記絶縁膜に配線溝を形成する工程、
(c)前記絶縁膜上および前記配線溝内に銅を主成分として含む金属層を形成する工程、
(d)枚葉式ウエハ処理方法により、前記金属層表面を化学的機械研磨法で研磨することにより、前記配線溝の外部の前記金属層を除去して前記配線溝内に前記金属層を残す工程、
(e)前記工程(d)の後、前記ウエハを遮光シートによって遮光しながらウエハ保管場所に移す工程、
(f)前記ウエハを遮光シートによって遮光しながら、前記ウエハ保管場所で前記ウエハを流水によって湿潤状態に保つ工程、
(g)前記工程(f)の後、前記ウエハを遮光シートによって遮光しながら、薬液によりスクラブ洗浄またはブラシ洗浄する工程、
(h)前記工程(g)の後、前記ウエハを遮光シートによって遮光しながらウエハ乾燥場所に移し、前記ウエハ乾燥場所を遮光シートによって遮光しながら前記ウエハを乾燥する工程。 A method for manufacturing a semiconductor integrated circuit device, comprising the following steps:
(A) forming an insulating film on the first main surface of the wafer;
(B) patterning the insulating film to form a wiring groove in the insulating film;
(C) forming a metal layer containing copper as a main component on the insulating film and in the wiring groove;
(D) The surface of the metal layer is polished by a chemical mechanical polishing method by a single wafer processing method, thereby removing the metal layer outside the wiring groove and leaving the metal layer in the wiring groove. Process,
(E) after the step (d), transferring the wafer to a wafer storage place while shielding the wafer from light with a light shielding sheet;
(F) keeping the wafer wet by running water at the wafer storage location while shielding the wafer from light with a light-shielding sheet;
(G) after the step (f), scrub cleaning or brush cleaning with a chemical solution while shielding the wafer from light with a light shielding sheet;
(H) after the step (g), transferring the wafer to a wafer drying place while shielding the wafer with a light shielding sheet, and drying the wafer while shielding the wafer drying place with a light shielding sheet.
(a)ウエハの第1主面に絶縁膜を形成する工程、
(b)前記絶縁膜をパターニングして前記絶縁膜に配線溝を形成する工程、
(c)前記絶縁膜上および前記配線溝内に銅を主成分として含む金属層を形成する工程、
(d)枚葉式ウエハ処理方法により、前記金属層表面を化学的機械研磨法で研磨することにより、前記配線溝の外部の前記金属層を除去して前記配線溝内に前記金属層を残す工程、
(e)前記工程(d)の後、前記ウエハの前記第1主面上に防食液を供給しながら前記第1主面を研磨することにより、前記金属層に防食処理を施す工程、
(f)前記工程(e)の後、前記ウエハを遮光シートによって遮光しながらウエハ保管場所に移す工程、
(g)前記ウエハを遮光シートによって遮光しながら、前記ウエハ保管場所で前記ウエハを流水によって湿潤状態に保つ工程、
(h)前記工程(g)の後、前記ウエハを遮光シートによって遮光しながら、薬液によりスクラブ洗浄またはブラシ洗浄する工程、
(i)前記工程(h)の後、前記ウエハを遮光シートによって遮光しながらウエハ乾燥場所に移し、前記ウエハ乾燥場所を遮光シートによって遮光しながら前記ウエハを乾燥する工程。 A method for manufacturing a semiconductor integrated circuit device, comprising the following steps:
(A) forming an insulating film on the first main surface of the wafer;
(B) patterning the insulating film to form a wiring groove in the insulating film;
(C) forming a metal layer containing copper as a main component on the insulating film and in the wiring groove;
(D) The surface of the metal layer is polished by a chemical mechanical polishing method by a single wafer processing method, thereby removing the metal layer outside the wiring groove and leaving the metal layer in the wiring groove. Process,
(E) after the step (d), polishing the first main surface while supplying an anticorrosive liquid onto the first main surface of the wafer, thereby performing an anticorrosion treatment on the metal layer;
(F) after the step (e), transferring the wafer to a wafer storage place while shielding the wafer from light with a light shielding sheet;
(G) keeping the wafer wet in running water at the wafer storage location while shielding the wafer from light with a light-shielding sheet;
(H) after the step (g), scrub cleaning or brush cleaning with a chemical solution while shielding the wafer from light with a light shielding sheet;
(I) After the step (h), a step of transferring the wafer to a wafer drying place while shielding the wafer with a light shielding sheet, and drying the wafer while shielding the wafer drying place with a light shielding sheet.
(a)ウエハの第1主面に絶縁膜を形成する工程、
(b)前記絶縁膜をパターニングして前記絶縁膜に配線溝を形成する工程、
(c)前記絶縁膜上および前記配線溝内に銅を主成分として含む金属層を形成する工程、
(d)枚葉式ウエハ処理方法により、前記金属層表面を化学的機械研磨法で研磨することにより、前記配線溝の外部の前記金属層を除去して前記配線溝内に前記金属層を残す工程、
(e)前記工程(d)の後、薬液または洗浄液と共に研磨パッドで前記ウエハの第1主面を研磨することにより、前記第1主面を前洗浄する工程、
(f)前記工程(e)の後、前記ウエハを遮光シートによって遮光しながらウエハ保管場所に移す工程、
(g)前記ウエハを遮光シートによって遮光しながら、前記ウエハ保管場所で前記ウエハを流水によって湿潤状態に保つ工程、
(h)前記工程(g)の後、前記ウエハを遮光シートによって遮光しながら、薬液によりスクラブ洗浄またはブラシ洗浄する工程、
(i)前記工程(h)の後、前記ウエハを遮光シートによって遮光しながらウエハ乾燥場所に移し、前記ウエハ乾燥場所を遮光シートによって遮光しながら前記ウエハを乾燥する工程。 A method for manufacturing a semiconductor integrated circuit device, comprising the following steps:
(A) forming an insulating film on the first main surface of the wafer;
(B) patterning the insulating film to form a wiring groove in the insulating film;
(C) forming a metal layer containing copper as a main component on the insulating film and in the wiring groove;
(D) The surface of the metal layer is polished by a chemical mechanical polishing method by a single wafer processing method, thereby removing the metal layer outside the wiring groove and leaving the metal layer in the wiring groove. Process,
(E) after the step (d), pre-cleaning the first main surface by polishing the first main surface of the wafer with a polishing pad together with a chemical solution or a cleaning liquid;
(F) after the step (e), transferring the wafer to a wafer storage place while shielding the wafer from light with a light shielding sheet;
(G) keeping the wafer wet in running water at the wafer storage location while shielding the wafer from light with a light-shielding sheet;
(H) after the step (g), scrub cleaning or brush cleaning with a chemical solution while shielding the wafer from light with a light shielding sheet;
(I) After the step (h), a step of transferring the wafer to a wafer drying place while shielding the wafer with a light shielding sheet, and drying the wafer while shielding the wafer drying place with a light shielding sheet.
(b)前記絶縁膜をパターニングして前記絶縁膜に配線溝を形成する工程、
(c)前記絶縁膜上および前記配線溝内に銅を主成分として含む金属層を形成する工程、
(d)前記金属層表面を化学的機械研磨法で研磨することにより、前記配線溝の外部の前記金属層を除去して前記配線溝内に前記金属層を残す工程、
(e)前記工程(d)の後、前記ウエハを遮光シートによって遮光しながらウエハ保管場所に移す工程、
(f)前記ウエハを遮光シートによって遮光しながら、前記ウエハ保管場所で前記ウエハを流水によって湿潤状態に保つ工程、
(g)前記工程(f)の後、前記ウエハを遮光シートによって遮光しながら、薬液によりスクラブ洗浄またはブラシ洗浄する工程、
(h)前記工程(g)の後、前記ウエハを遮光シートによって遮光しながらウエハ乾燥場所に移し、前記ウエハ乾燥場所を遮光シートによって遮光しながら前記ウエハを乾燥する工程を有し、
前記ウエハを前記遮光シートで遮光した状態を保ちながら、前記工程(e)〜工程(h)を一貫処理によって行うことを特徴とする半導体集積回路装置の製造方法。 (A) forming an insulating film on the first main surface of the wafer;
(B) patterning the insulating film to form a wiring groove in the insulating film;
(C) forming a metal layer containing copper as a main component on the insulating film and in the wiring groove;
(D) removing the metal layer outside the wiring groove by polishing the surface of the metal layer by a chemical mechanical polishing method to leave the metal layer in the wiring groove;
(E) after the step (d), transferring the wafer to a wafer storage place while shielding the wafer from light with a light shielding sheet;
(F) keeping the wafer wet by running water at the wafer storage location while shielding the wafer from light with a light-shielding sheet;
(G) after the step (f), scrub cleaning or brush cleaning with a chemical solution while shielding the wafer from light with a light shielding sheet;
(H) after the step (g), a step of transferring the wafer to a wafer drying place while shielding the wafer with a light shielding sheet, and drying the wafer while shielding the wafer drying place with a light shielding sheet;
A method of manufacturing a semiconductor integrated circuit device, wherein the steps (e) to (h) are performed by an integrated process while keeping the wafer light-shielded by the light-shielding sheet.
(b)前記絶縁膜をパターニングして前記絶縁膜に配線溝を形成する工程、
(c)前記絶縁膜上および前記配線溝内に銅を主成分として含む金属層を形成する工程、
(d)前記金属層表面を第1パッドを用いた化学的機械研磨法で研磨することにより、前記配線溝の外部の前記金属層を除去して前記配線溝内に前記金属層を残す工程、
(e)前記ウエハの前記第1主面上に防食液を供給しながら、前記第1主面を第2パッドを用いて研磨することにより、前記金属層に防食処理を施す工程、
(f)前記工程(e)の後、前記ウエハを遮光シートによって遮光しながらウエハ保管場所に移す工程、
(g)前記ウエハを遮光シートによって遮光しながら、前記ウエハ保管場所で前記ウエハを流水によって湿潤状態に保つ工程、
(h)前記工程(g)の後、前記ウエハを遮光シートによって遮光しながら、薬液によりスクラブ洗浄またはブラシ洗浄する工程、
(i)前記工程(h)の後、前記ウエハを遮光シートによって遮光しながらウエハ乾燥場所に移し、前記ウエハ乾燥場所を遮光シートによって遮光しながら前記ウエハを乾燥する工程を有し、
前記ウエハを前記遮光シートで遮光した状態を保ちながら、前記工程(f)〜工程(i)を一貫処理によって行うことを特徴とする半導体集積回路装置の製造方法。 (A) forming an insulating film on the first main surface of the wafer;
(B) patterning the insulating film to form a wiring groove in the insulating film;
(C) forming a metal layer containing copper as a main component on the insulating film and in the wiring groove;
(D) removing the metal layer outside the wiring groove by polishing the surface of the metal layer by a chemical mechanical polishing method using a first pad to leave the metal layer in the wiring groove;
(E) subjecting the metal layer to anticorrosion treatment by polishing the first main surface using a second pad while supplying an anticorrosive liquid onto the first main surface of the wafer;
(F) after the step (e), transferring the wafer to a wafer storage place while shielding the wafer from light with a light shielding sheet;
(G) keeping the wafer wet in running water at the wafer storage location while shielding the wafer from light with a light-shielding sheet;
(H) after the step (g), scrub cleaning or brush cleaning with a chemical solution while shielding the wafer from light with a light shielding sheet;
(I) after the step (h), transferring the wafer to a wafer drying place while shielding the wafer with a light shielding sheet, and drying the wafer while shielding the wafer drying place with a light shielding sheet;
A method of manufacturing a semiconductor integrated circuit device, wherein the steps (f) to (i) are performed by an integrated process while keeping the wafer light-shielded by the light-shielding sheet.
(b)前記絶縁膜をパターニングして前記絶縁膜に配線溝を形成する工程、
(c)前記絶縁膜上および前記配線溝内に銅を主成分として含む金属層を形成する工程、
(d)前記金属層表面を化学的機械研磨法で研磨することにより、前記配線溝の外部の前記金属層を除去して前記配線溝内に前記金属層を残す工程、
(e)前記工程(d)の後、薬液または洗浄液と共に研磨パッドで前記ウエハの第1主面を研磨することにより、前記第1主面を前洗浄する工程、
(f)前記工程(e)の後、前記ウエハを遮光シートによって遮光しながらウエハ保管場所に移す工程、
(g)前記ウエハを遮光シートによって遮光しながら、前記ウエハ保管場所で前記ウエハを流水によって湿潤状態に保つ工程、
(h)前記工程(g)の後、前記ウエハを遮光シートによって遮光しながら、薬液によりスクラブ洗浄またはブラシ洗浄する工程、
(i)前記工程(h)の後、前記ウエハを遮光シートによって遮光しながらウエハ乾燥場所に移し、前記ウエハ乾燥場所を遮光シートによって遮光しながら前記ウエハを乾燥する工程を有し、
前記ウエハを前記遮光シートで遮光した状態を保ちながら、前記工程(f)〜工程(i)を一貫処理によって行うことを特徴とする半導体集積回路装置の製造方法。 (A) forming an insulating film on the first main surface of the wafer;
(B) patterning the insulating film to form a wiring groove in the insulating film;
(C) forming a metal layer containing copper as a main component on the insulating film and in the wiring groove;
(D) removing the metal layer outside the wiring groove by polishing the surface of the metal layer by a chemical mechanical polishing method to leave the metal layer in the wiring groove;
(E) after the step (d), pre-cleaning the first main surface by polishing the first main surface of the wafer with a polishing pad together with a chemical solution or a cleaning liquid;
(F) after the step (e), transferring the wafer to a wafer storage place while shielding the wafer from light with a light shielding sheet;
(G) keeping the wafer wet in running water at the wafer storage location while shielding the wafer from light with a light-shielding sheet;
(H) after the step (g), scrub cleaning or brush cleaning with a chemical solution while shielding the wafer from light with a light shielding sheet;
(I) after the step (h), transferring the wafer to a wafer drying place while shielding the wafer with a light shielding sheet, and drying the wafer while shielding the wafer drying place with a light shielding sheet;
A method of manufacturing a semiconductor integrated circuit device, wherein the steps (f) to (i) are performed by an integrated process while keeping the wafer light-shielded by the light-shielding sheet.
(b)前記絶縁膜をパターニングして前記絶縁膜に配線溝を形成する工程、
(c)前記絶縁膜上および前記配線溝内に銅を主成分として含む金属層を形成する工程、
(d)前記金属層表面を化学的機械研磨法で研磨することにより、前記配線溝の外部の前記金属層を除去して前記配線溝内に前記金属層を残す工程、
(e)前記工程(d)の後、前記ウエハの前記第1主面上にベンゾトリアゾールを含む防食液を供給しながら前記第1主面を研磨することにより、前記金属層に防食処理を施す工程、
(f)前記工程(e)の後、前記ウエハを遮光シートによって遮光しながらウエハ保管場所に移す工程、
(g)前記ウエハを遮光シートによって遮光しながら、前記ウエハ保管場所で前記ウエハを流水によって湿潤状態に保つ工程、
(h)前記工程(g)の後、前記ウエハを遮光シートによって遮光しながら、薬液によりスクラブ洗浄またはブラシ洗浄する工程、
(i)前記工程(h)の後、前記ウエハを遮光シートによって遮光しながらウエハ乾燥場所に移し、前記ウエハ乾燥場所を遮光シートによって遮光しながら前記ウエハを乾燥する工程を有し、
前記ウエハを前記遮光シートで遮光した状態を保ちながら、前記工程(f)〜工程(i)を一貫処理によって行うことを特徴とする半導体集積回路装置の製造方法。 (A) forming an insulating film on the first main surface of the wafer;
(B) patterning the insulating film to form a wiring groove in the insulating film;
(C) forming a metal layer containing copper as a main component on the insulating film and in the wiring groove;
(D) removing the metal layer outside the wiring groove by polishing the surface of the metal layer by a chemical mechanical polishing method to leave the metal layer in the wiring groove;
(E) After the step (d), the metal layer is subjected to anticorrosion treatment by polishing the first main surface while supplying an anticorrosive solution containing benzotriazole onto the first main surface of the wafer. Process,
(F) after the step (e), transferring the wafer to a wafer storage place while shielding the wafer from light with a light shielding sheet;
(G) keeping the wafer wet in running water at the wafer storage location while shielding the wafer from light with a light-shielding sheet;
(H) after the step (g), scrub cleaning or brush cleaning with a chemical solution while shielding the wafer from light with a light shielding sheet;
(I) after the step (h), transferring the wafer to a wafer drying place while shielding the wafer with a light shielding sheet, and drying the wafer while shielding the wafer drying place with a light shielding sheet;
A method of manufacturing a semiconductor integrated circuit device, wherein the steps (f) to (i) are performed by an integrated process while keeping the wafer light-shielded by the light-shielding sheet.
(b)前記絶縁膜に溝パターンまたは孔パターンを形成する工程、
(c)前記絶縁膜上および前記溝パターン内または孔パターン内に銅を主成分として含む金属層を形成する工程、
(d)前記金属層表面を化学的機械研磨法で研磨することにより、前記溝パターン内または孔パターンの外部の前記金属層を除去し、複数の配線パターンを形成する工程、
(e)前記工程(d)の後、前記ウエハを遮光シートによって遮光しながらウエハ保管場所に移す工程、
(f)前記ウエハを遮光シートによって遮光しながら、前記ウエハ保管場所で前記ウエハを流水によって湿潤状態に保つ工程、
(g)前記工程(f)の後、前記ウエハを遮光シートによって遮光しながら、薬液によりスクラブ洗浄またはブラシ洗浄する工程、
(h)前記工程(g)の後、前記ウエハを遮光シートによって遮光しながらウエハ乾燥場所に移し、前記ウエハ乾燥場所を遮光シートによって遮光しながら前記ウエハを乾燥する工程を有し、
前記ウエハを前記遮光シートで遮光した状態を保ちながら、前記工程(e)〜工程(h)を一貫処理によって行うことを特徴とする半導体集積回路装置の製造方法。 (A) forming an insulating film on a first main surface of a wafer on which an n-type semiconductor region and a p-type semiconductor region are formed;
(B) forming a groove pattern or a hole pattern in the insulating film;
(C) forming a metal layer containing copper as a main component on the insulating film and in the groove pattern or the hole pattern;
(D) removing the metal layer inside the groove pattern or outside the hole pattern by polishing the surface of the metal layer by a chemical mechanical polishing method to form a plurality of wiring patterns;
(E) after the step (d), transferring the wafer to a wafer storage place while shielding the wafer from light with a light shielding sheet;
(F) keeping the wafer wet by running water at the wafer storage location while shielding the wafer from light with a light-shielding sheet;
(G) after the step (f), scrub cleaning or brush cleaning with a chemical solution while shielding the wafer from light with a light shielding sheet;
(H) after the step (g), a step of transferring the wafer to a wafer drying place while shielding the wafer with a light shielding sheet, and drying the wafer while shielding the wafer drying place with a light shielding sheet;
A method of manufacturing a semiconductor integrated circuit device, wherein the steps (e) to (h) are performed by an integrated process while keeping the wafer light-shielded by the light-shielding sheet.
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