JP2004096261A - Sfq / latching converting circuit - Google Patents

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sfq
latching
circuit
josephson junction
present
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Japanese (ja)
Inventor
Tsunehiro Namigashira
波頭　経裕
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International Superconductivity Technology Center
Fujitsu Ltd
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International Superconductivity Technology Center
Fujitsu Ltd
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Abstract

<P>PROBLEM TO BE SOLVED: To provide an SFQ / latching converting circuit for converting an SFQ pulse into a voltage that stably converts the SFQ pulse into the voltage even when the circuit is configured with a Josephson junction made of a high temperature superconductive conductor. <P>SOLUTION: The Josephson junction 29 made of the high temperature superconductive conductor is used for the Josephson junction for latching of a latching section 28, and a resistor 33 is used for an input section of the latching section 28. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、ＳＦＱ（Ｓｉｎｇｌｅ　Ｆｌｕｘ　Ｑｕａｎｔｕｍ：単一磁束量子）パルスを電圧に変換するＳＦＱ／ラッチング変換回路に関する。
【０００２】
超電導回路のうち、ＳＦＱ回路は、超高速・低エネルギーという特徴を持っており、将来の高速情報処理システムの構成要素として期待されているが、実際の情報処理システムを構成するためには、ＳＦＱ回路の信号を何らかの手段で取り出して、室温の半導体機器に接続する必要がある。
【０００３】
しかし、ＳＦＱ回路は、動作電圧が数百μＶ程度であり、半導体機器を直接駆動することができない。そこで、両者の間に超電導　／半導体インタフェース回路を挟み、ＳＦＱ回路の信号を半導体機器を駆動することができる数ｍＶまで増幅する必要がある。
【０００４】
超電導／半導体インタフェース回路を構成する増幅手段には、大きく分けて、ラッチング回路とノンラッチング回路の２種類がある。ノンラッチング回路は高速であるが、５ｍＶ以上の出力振幅を得るには１００個単位のジョセフソン接合が必要となり複雑な回路を必要とする。
【０００５】
これに対して、ラッチング回路は、数ｍＶの出力を数個のジョセフソン接合で出すことができるが、高温超電導体を用いた回路でＳＦＱパルスを電圧に変換する方法は未だ確立されていない。
【０００６】
【従来の技術】
図１０は従来のＳＦＱ／ラッチング変換回路の一例の一部分を示す回路図である。図１０中、１はラッチング用のジョセフソン接合、２はＳＦＱパルスの伝送路をなすＪＴＬ（ジョセフソン・トランスミッション・ライン）との間に配置されたジョセフソン接合であり、ともに電流電圧特性にヒステリシスのあるものである。ＩＢはバイアス電流である。
【０００７】
【発明が解決しようとする課題】
図１０に示す従来のＳＦＱ／ラッチング変換回路は、ヒステリシスの大きな電流電圧特性を持つＮｂ超電導体からなるジョセフソン接合を用いる回路には有効な構成であるが、元来、殆どヒステリシスのない電流電圧特性を持つ高温超電導体からなるジョセフソン接合を用いて回路を構成する場合には、ヒステリシスを持たせるためにはキャパシタンスを付加する必要があり、それでもなお、回路動作を安定させるに十分なヒステリシスを持たせることは困難であった。
【０００８】
本発明は、かかる点に鑑み、高温超電導体からなるジョセフソン接合を用いて回路を構成する場合であっても、ＳＦＱパルスの電圧への変換を安定的に行うことができるようにしたＳＦＱ／ラッチング変換回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明のＳＦＱ／ラッチング変換回路は、ＳＦＱパルスの伝送路をなすＪＴＬとラッチング用のジョセフソン接合との間を抵抗素子で接続するか、又は、抵抗素子と電流電圧特性にヒステリシスのないジョセフソン接合との直列回路で接続するというものである。
【００１０】
本発明によれば、ＳＦＱパルスの伝送路をなすＪＴＬとラッチング用のジョセフソン接合との間を抵抗素子で接続するか、又は、抵抗素子と電流電圧特性にヒステリシスのないジョセフソン接合との直列回路で接続するとしているので、高温超電導体からなるジョセフソン接合を用いて回路を構成する場合であっても、ＳＦＱパルスの電圧への変換を安定的に行うことができる。
【００１１】
【発明の実施の形態】
以下、図１〜図９を参照して、本発明の第１実施形態〜第４実施形態について説明する。
【００１２】
（第１実施形態・・図１〜図３）
図１は本発明の第１実施形態をＤＣ−ＳＦＱ回路及びＪＴＬと共に示す回路図である。図１中、３はＳＦＱパルスを出力するＤＣ−ＳＦＱ回路（ＳＦＱ発生回路）、４はＤＣ−ＳＦＱ回路３から出力されるＳＦＱパルスの伝送路をなすＪＴＬ、５はＪＴＬ４を伝送されてくるＳＦＱパルスをラッチして電圧に変換する本発明の第１実施形態（ＳＦＱ／ラッチング変換回路）である。
【００１３】
ＤＣ−ＳＦＱ回路３において、６はＳＦＱパルス発生源、７は抵抗、８はジョセフソン接合、９はＪＴＬであり、１０はジョセフソン接合、１１、１２はインダクタンス、１３はバイアス電流源である。
【００１４】
ＪＴＬ４において、１４、１５はジョセフソン接合、１６〜２０はインダクタンス、２１、２２はバイアス電流源である。
【００１５】
本発明の第１実施形態５において、２３はＪＴＬであり、２４はジョセフソン接合、２５、２６はインダクタンス、２７はバイアス電流源である。また、２８はラッチング部であり、２９はジョセフソン接合、３０、３１はインダクタンス、３２はキャパシタンス、３３、３４は抵抗、３５はバイアス電流源、３６は出力端子である。
【００１６】
なお、本発明の第１実施形態５では、ＪＴＬ２３のジョセフソン接合２４の臨界電流は、ＪＴＬ４のジョセフソン接合１４、１５の臨界電流よりも大きく、前段の超電導ループ（ジョセフソン接合１５、２４及びインダクタンス１７〜１９からなる超電導ループ）に磁束がトラップされない大きさ（例えば、１．１倍以上）とされる。このようにすることにより、ラッチング部２８のスイッチ動作により不要なパルスが生成されることを防ぎ、誤動作を防止することができる。
【００１７】
図２は本発明の第１実施形態５の動作条件を説明するための図であり、ＳＦＱパルスの電流値をＩｓ、抵抗３３の抵抗値をＲ、抵抗３３に流れる電流をｉ１、バイアス電流源３５によるバイアス電流をＩＢ、ジョセフソン接合２９の臨界電流をＩｃ２、ラッチ状態から超電導状態に戻ったときのジョセフソン接合２９の臨界電流をＩｃ３、ジョセフソン接合２９に流れる電流をｉ２、ジョセフソン接合２９の常電導抵抗をＲｎとする。
【００１８】
ここで、▲１▼ＳＦＱパルスの入力でスイッチする条件（スイッチ前の状態）は、ＩＢ＋Ｉｓ＞Ｉｃ２、▲２▼ＳＦＱパルスの入力までラッチしない条件（スイッチ前の状態）は、ＩＢ＜Ｉｃ２、▲３▼ＳＦＱパルスをラッチする条件（スイッチ後の状態）は、ｉ２＞Ｉｃ３、ｉ１＋ｉ２＝ＩＢ、Ｒｎ×ｉ２＝Ｒ×ｉ１、すなわち、ＩＢ＞Ｉｃ３（Ｒ＋Ｒｎ）／Ｒである。したがって、本発明の第１実施形態５の動作条件は、Ｉｃ２−Ｉｓ、Ｉｃ３（Ｒ＋Ｒｎ）／Ｒ＜ＩＢ＜Ｉｃ２となる。
【００１９】
図３は本発明の第１実施形態５のバイアスマージンを示す図であり、本発明の第１実施形態５は、高温超電導体からなるジョセフソン接合２９において、臨界電流密度Ｊｃが１．５×１０４Ａ／ｃｍ２以下の場合に有効であることが分かる。
【００２０】
以上のように、本発明の第１実施形態５によれば、ラッチング部２８の入力部に抵抗３３を用いるようにしているので、高温超電導体からなるジョセフソン接合を用いて回路を構成する場合であっても、ＤＣ−ＳＦＱ回路３から出力されてＪＴＬ４を伝送されてくるＳＦＱパルスの電圧への変換を安定的に行うことができる。
【００２１】
（第２実施形態・・図４〜図６）
図４は本発明の第２実施形態をＤＣ−ＳＦＱ回路及びＪＴＬと共に示す回路図である。本発明の第２実施形態３７は、本発明の第１実施形態５が設けるラッチング部２８と回路構成の異なるラッチング部３８を設け、その他については、本発明の第１実施形態と同様に構成したものである。
【００２２】
ラッチング部３８は、抵抗３３の後段に、電流電圧特性にヒステリシス特性のないジョセフソン接合３９とインダクタンス４０を直列に接続し、その他については、本発明の第１実施形態５と同様に構成したものである。
【００２３】
図５は本発明の第２実施形態３７の動作条件を説明するための図であり、図２に示すと同様に、ＳＦＱパルスの電流値をＩｓ、抵抗３３の抵抗値をＲ、抵抗３３に流れる電流をｉ１、バイアス電流源３５によるバイアス電流をＩＢ、ジョセフソン接合２９の臨界電流をＩｃ２、ラッチ状態から超電導状態に戻ったときのジョセフソン接合２９の臨界電流をＩｃ３、ジョセフソン接合２９に流れる電流をｉ２、ジョセフソン接合２９の常電導抵抗をＲｎとし、更に、ジョセフソン接合３９の臨界電流をＩｃ１、ジョセフソン接合３９の常電導抵抗をＲ１とする。
【００２４】
ここで、▲４▼ＳＦＱパルスの入力でスイッチする条件（スイッチ前の状態）は、ＩＢ＋Ｉｓ＞Ｉｃ２、▲５▼ＳＦＱパルスの入力までラッチしない条件（スイッチ前の状態）は、ＩＢ＜Ｉｃ２、▲６▼ＳＦＱパルスをラッチする条件（スイッチ後の状態）は、ｉ２＞Ｉｃ３、ｉ１＋ｉ２＝ＩＢ、Ｒｎ×ｉ２＝（Ｒ＋Ｒ１）×ｉ１、すなわち、ＩＢ＞Ｉｃ３（Ｒ＋Ｒ１＋Ｒｎ）／（Ｒ＋Ｒ１）である。したがって、本発明の第２実施形態３７の動作条件は、Ｉｃ２−Ｉｓ、Ｉｃ３（Ｒ＋Ｒ１＋Ｒｎ）／（Ｒ＋Ｒ１）＜ＩＢ＜Ｉｃ２となる。
【００２５】
図６は本発明の第１実施形態５及び第２実施形態３７のバイアスマージンを示す図であり、Ｐ１は本発明の第１実施形態５のバイアスマージン、Ｐ２は本発明の第２実施形態３７のバイアスマージンを示している。ここで、本発明の第２実施形態３７のバイアスマージンが本発明の第１実施形態５のバイアスマージンよりも大きくなるのは、▲７▼Ｉｃ２−Ｉｓ＜Ｉｃ３（Ｒ＋Ｒ１＋Ｒｎ）／（Ｒ＋Ｒ１）のときである。この条件▲７▼が実際に満たされるのは、ジョセフソン接合２９の臨界電流密度Ｊｃが１．５×１０４Ａ／ｃｍ２を超える場合である。高温超電導体で作成されたジョセフソン接合のＩｃＲｎ積は臨界電流密度の１／２乗に比例する傾向にあり、この結果、この程度の電流密度の時のＩｃとＲｎが条件▲７▼を満たすことになる。
【００２６】
以上のように、本発明の第２実施形態３７によれば、ラッチング部３８の入力部に抵抗３３及びジョセフソン接合４０の直列回路を用いるようにしているので、高温超電導体からなるジョセフソン接合を用いて回路を構成する場合であっても、ＤＣ−ＳＦＱ回路３から出力されてＪＴＬ４を伝送されてくるＳＦＱパルスの電圧への変換を安定的に行うことができる。
【００２７】
（第３実施形態・・図７）
図７は本発明の第３実施形態をＤＣ−ＳＦＱ回路及びＪＴＬと共に示す回路図である。本発明の第３実施形態４１は、本発明の第１実施形態５が設けるラッチング回路２８と回路構成の異なるラッチング部４２を設け、その他については、本発明の第１実施形態５と同様に構成したものである。
【００２８】
ラッチング部４２において、４３は抵抗、４４〜４９はジョセフソン接合、５０〜６３はインダクタンス、６４〜６９はキャパシタンス、７０、７１は抵抗、７２はバイアス電流源、７３は出力端子である。
【００２９】
本発明の第３実施形態４１によれば、ラッチング部４２の入力部に抵抗４３を用いるようにしているので、高温超電導体からなるジョセフソン接合を用いて回路を構成する場合であっても、ＤＣ−ＳＦＱ回路３から出力されてＪＴＬ４を伝送されてくるＳＦＱパルスの電圧への変換を安定的に行うことができ、しかも、ラッチング部４２は、ジョセフソン接合４４〜４９を２列３段構成としているので、大きな出力電圧を得ることができる。
【００３０】
（第４実施形態・・図８、図９）
図８は本発明の第４実施形態をＤＣ−ＳＦＱ回路及びＪＴＬと共に示す回路図である。本発明の第４実施形態７４は、本発明の第３実施形態４１が設けるラッチング部４２と回路構成の異なるラッチング部７５を設け、その他については、本発明の第３実施形態４１と同様に構成したものである。
【００３１】
ラッチング部７５は、抵抗４３の後段に、電流電圧特性にヒステリシス特性のないジョセフソン接合７６とインダクタンス７７とを直列に接続し、その他については、本発明の第３実施形態４１が設けるラッチング部４２と同様に構成したものである。
【００３２】
本発明の第４実施形態７４によれば、ラッチング部７５の入力部に抵抗４３及びジョセフソン接合７６の直列回路を用いるようにしているので、高温超電導体からなるジョセフソン接合を用いて回路を構成する場合であっても、ＤＣ−ＳＦＱ回路３から出力されてＪＴＬ４を伝送されてくるＳＦＱパルスの電圧への変換を安定的に行うことができ、しかも、ラッチング部７５は、ジョセフソン接合４４〜４９を２列３段構成としているので、大きな出力電圧を得ることができる。
【００３３】
なお、図９は本発明の第３実施形態４１及び第４実施形態７４のスタック段数を変えた場合のバイアスマージンの変化と出力電圧の変化を示す図であり、Ｐ３は本発明の第３実施形態４１（ジョセフソン接合４４〜４９の臨界電流密度＝５×１０３Ａ／ｃｍ２）のスタック段数を変えた場合のバイアスマージンの変化、Ｐ４は本発明の第４実施形態７４（ジョセフソン接合４４〜４９の臨界電流密度＝２×１０４Ａ／ｃｍ２）のスタック段数を変えた場合のバイアスマージンの変化、Ｐ５は出力電圧の変化を示している。
【００３４】
【発明の効果】
以上のように、本発明によれば、ＳＦＱパルスの伝送路をなすＪＴＬとジョセフソン接合との間を抵抗素子で接続するか、又は、抵抗素子と電流電圧特性にヒステリシスのないジョセフソン接合との直列回路で接続するとしているので、高温超電導体からなるジョセフソン接合を用いて回路を構成する場合であっても、ＳＦＱパルスの電圧への変換を安定的に行うことができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態をＤＣ−ＳＦＱ回路及びＪＴＬ（ジョセフソン・トランスミッション・ライン）と共に示す回路図である。
【図２】本発明の第１実施形態の動作条件を説明するための図である。
【図３】本発明の第１実施形態のバイアスマージンを示す図である。
【図４】本発明の第２実施形態をＤＣ−ＳＦＱ回路及びＪＴＬ（ジョセフソン・トランスミッション・ライン）と共に示す回路図である。
【図５】本発明の第２実施形態の動作条件を説明するための図である。
【図６】本発明の第１実施形態及び第２実施形態のバイアスマージンを示す図である。
【図７】本発明の第３実施形態をＤＣ−ＳＦＱ回路及びＪＴＬ（ジョセフソン・トランスミッション・ライン）と共に示す回路図である。
【図８】本発明の第４実施形態をＤＣ−ＳＦＱ回路及びＪＴＬ（ジョセフソン・トランスミッション・ライン）と共に示す回路図である。
【図９】本発明の第３実施形態及び第４実施形態のスタック段数を変えた場合のバイアスマージンの変化と出力電圧の変化を示す図である。
【図１０】従来のＳＦＱ／ラッチング変換回路の一例の一部分を示す回路図である。
【符号の説明】
３…ＤＣ−ＳＦＱ回路（ＳＦＱ発生回路）
４…ＪＴＬ
５…本発明の第１実施形態（ＳＦＱ／ラッチング変換回路）
６…ＳＦＱパルス発生源
２８…ラッチング部
３７…本発明の第２実施形態
３８…ラッチング部
４１…本発明の第３実施形態
４２…ラッチング部
７４…本発明の第４実施形態
７５…ラッチング部[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a SFQ (Single Flux Quantum) pulse-to-voltage (SFQ) / latching conversion circuit that converts a pulse into a voltage.
[0002]
Among superconducting circuits, the SFQ circuit has features of ultra-high speed and low energy, and is expected as a component of a future high-speed information processing system. It is necessary to take out the signal of the circuit by some means and connect it to the semiconductor device at room temperature.
[0003]
However, the SFQ circuit has an operating voltage of about several hundred μV and cannot directly drive a semiconductor device. Therefore, it is necessary to sandwich a superconducting / semiconductor interface circuit between the two and amplify the signal of the SFQ circuit to several mV that can drive the semiconductor device.
[0004]
Amplifying means constituting a superconducting / semiconductor interface circuit are roughly classified into two types, a latching circuit and a non-latching circuit. The non-latching circuit is high-speed, but to obtain an output amplitude of 5 mV or more, a Josephson junction in units of 100 is required, and a complicated circuit is required.
[0005]
On the other hand, the latching circuit can output several mV with several Josephson junctions, but a method using a high-temperature superconductor to convert an SFQ pulse into a voltage has not yet been established.
[0006]
[Prior art]
FIG. 10 is a circuit diagram showing a part of an example of a conventional SFQ / latching conversion circuit. In FIG. 10, reference numeral 1 denotes a Josephson junction for latching, and 2 denotes a Josephson junction arranged between the transmission line of the SFQ pulse and a JTL (Josephson transmission line), both of which have hysteresis in current-voltage characteristics. It is something with. IB is a bias current.
[0007]
[Problems to be solved by the invention]
The conventional SFQ / latching conversion circuit shown in FIG. 10 is effective for a circuit using a Josephson junction made of an Nb superconductor having a large current-voltage characteristic with a large hysteresis. When a circuit is formed using a Josephson junction made of a high-temperature superconductor having characteristics, it is necessary to add capacitance in order to provide hysteresis. Nevertheless, sufficient hysteresis is required to stabilize circuit operation. It was difficult to have.
[0008]
In view of the above, the present invention provides a SFQ / SFQ / FQ / FQF which can stably convert an SFQ pulse to a voltage even when a circuit is configured using a Josephson junction made of a high-temperature superconductor. An object of the present invention is to provide a latching conversion circuit.
[0009]
[Means for Solving the Problems]
The SFQ / latching conversion circuit according to the present invention connects the JTL forming the transmission path of the SFQ pulse and the Josephson junction for latching with a resistance element, or a Josephson having no hysteresis in the resistance element and the current-voltage characteristic. The connection is made by a series circuit with the junction.
[0010]
According to the present invention, the JTL forming the transmission path of the SFQ pulse and the Josephson junction for latching are connected by a resistance element, or the resistance element and the Josephson junction having no hysteresis in current-voltage characteristics are connected in series. Since the connection is made by a circuit, even when a circuit is configured using a Josephson junction made of a high-temperature superconductor, the conversion of the SFQ pulse to a voltage can be performed stably.
[0011]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, a first embodiment to a fourth embodiment of the present invention will be described with reference to FIGS.
[0012]
(1st Embodiment ... FIGS. 1-3)
FIG. 1 is a circuit diagram showing a first embodiment of the present invention together with a DC-SFQ circuit and a JTL. In FIG. 1, reference numeral 3 denotes a DC-SFQ circuit (SFQ generation circuit) that outputs an SFQ pulse, 4 denotes a JTL that forms a transmission path of an SFQ pulse output from the DC-SFQ circuit 3, and 5 denotes an SFQ transmitted through the JTL4. 1 is a first embodiment (SFQ / latching conversion circuit) of the present invention in which a pulse is latched and converted into a voltage.
[0013]
In the DC-SFQ circuit 3, 6 is an SFQ pulse generation source, 7 is a resistor, 8 is a Josephson junction, 9 is a JTL, 10 is a Josephson junction, 11 and 12 are inductances, and 13 is a bias current source.
[0014]
In JTL4, 14 and 15 are Josephson junctions, 16 to 20 are inductances, and 21 and 22 are bias current sources.
[0015]
In the first embodiment 5 of the present invention, 23 is a JTL, 24 is a Josephson junction, 25 and 26 are inductances, and 27 is a bias current source. 28 is a latching unit, 29 is a Josephson junction, 30 and 31 are inductances, 32 is capacitance, 33 and 34 are resistors, 35 is a bias current source, and 36 is an output terminal.
[0016]
In the fifth embodiment of the present invention, the critical current of the Josephson junction 24 of the JTL 23 is larger than the critical currents of the Josephson junctions 14 and 15 of the JTL 4, and the superconducting loop (Josephson junctions 15, 24 and The size (for example, 1.1 times or more) is such that the magnetic flux is not trapped by the superconducting loop including the inductances 17 to 19). By doing so, it is possible to prevent unnecessary pulses from being generated by the switching operation of the latching unit 28, and to prevent malfunction.
[0017]
FIG. 2 is a diagram for explaining the operation conditions of the first embodiment 5 of the present invention. The current value of the SFQ pulse is Is, the resistance value of the resistor 33 is R, the current flowing through the resistor 33 is i1, and the bias current source is 35, the critical current of the Josephson junction 29 is Ic2, the critical current of the Josephson junction 29 when returning from the latch state to the superconducting state is Ic3, the current flowing through the Josephson junction 29 is i2, and the Josephson junction is Let Rn be the normal conduction resistance of No. 29.
[0018]
Here, (1) the condition for switching by the input of the SFQ pulse (the state before the switch) is IB + Is> Ic2, and (2) the condition for not latching until the input of the SFQ pulse (the state before the switch) is IB <Ic2. 3) The conditions for latching the SFQ pulse (the state after the switch) are i2> Ic3, i1 + i2 = IB, Rn × i2 = R × i1, that is, IB> Ic3 (R + Rn) / R. Therefore, the operating conditions of the first embodiment 5 of the present invention are Ic2−Is, Ic3 (R + Rn) / R <IB <Ic2.
[0019]
FIG. 3 is a view showing a bias margin of the first embodiment 5 of the present invention. In the first embodiment 5 of the present invention, the critical current density Jc is 1.5 × in the Josephson junction 29 made of a high-temperature superconductor. It turns out that it is effective in the case of 10 4 A / cm 2 or less.
[0020]
As described above, according to the first embodiment 5 of the present invention, since the resistor 33 is used for the input section of the latching section 28, a circuit is configured using a Josephson junction made of a high-temperature superconductor. Even in this case, the conversion of the SFQ pulse output from the DC-SFQ circuit 3 and transmitted through the JTL 4 into a voltage can be performed stably.
[0021]
(Second embodiment: FIGS. 4 to 6)
FIG. 4 is a circuit diagram showing a second embodiment of the present invention together with a DC-SFQ circuit and a JTL. The second embodiment 37 of the present invention is provided with a latching section 38 having a different circuit configuration from the latching section 28 provided in the first embodiment 5 of the present invention, and the other configuration is the same as that of the first embodiment of the present invention. Things.
[0022]
The latching section 38 is configured such that a Josephson junction 39 having no hysteresis characteristic in current-voltage characteristics and an inductance 40 are connected in series at the subsequent stage of the resistor 33, and the other configuration is the same as that of the first embodiment 5 of the present invention. It is.
[0023]
FIG. 5 is a diagram for explaining the operation conditions of the second embodiment 37 of the present invention. As shown in FIG. 2, the current value of the SFQ pulse is Is, the resistance value of the resistor 33 is R, and the resistor 33 is The flowing current is i1, the bias current by the bias current source 35 is IB, the critical current of the Josephson junction 29 is Ic2, the critical current of the Josephson junction 29 when returning from the latch state to the superconducting state is Ic3, and the Josephson junction 29 is The flowing current is i2, the normal conduction resistance of the Josephson junction 29 is Rn, the critical current of the Josephson junction 39 is Ic1, and the normal conduction resistance of the Josephson junction 39 is R1.
[0024]
Here, (4) the condition for switching by the input of the SFQ pulse (the state before the switch) is IB + Is> Ic2, and (5) the condition for not latching until the input of the SFQ pulse (the state before the switch) is IB <Ic2. 6 The conditions for latching the SFQ pulse (the state after the switch) are i2> Ic3, i1 + i2 = IB, Rn × i2 = (R + R1) × i1, that is, IB> Ic3 (R + R1 + Rn) / (R + R1). Accordingly, the operating conditions of the second embodiment 37 of the present invention are Ic2-Is, Ic3 (R + R1 + Rn) / (R + R1) <IB <Ic2.
[0025]
FIG. 6 is a diagram showing bias margins of the first embodiment 5 and the second embodiment 37 of the present invention, where P1 is a bias margin of the first embodiment 5 of the present invention, and P2 is a second embodiment 37 of the present invention. Of FIG. Here, the bias margin of the second embodiment 37 of the present invention becomes larger than the bias margin of the first embodiment 5 of the present invention when (7) Ic2-Is <Ic3 (R + R1 + Rn) / (R + R1). It is. The condition (7) is actually satisfied when the critical current density Jc of the Josephson junction 29 exceeds 1.5 × 10 4 A / cm 2 . The IcRn product of a Josephson junction made of a high-temperature superconductor tends to be proportional to the 1/2 power of the critical current density. As a result, Ic and Rn at such a current density satisfy condition (7). Will be.
[0026]
As described above, according to the second embodiment 37 of the present invention, since the series circuit of the resistor 33 and the Josephson junction 40 is used for the input part of the latching section 38, the Josephson junction made of the high-temperature superconductor is used. , It is possible to stably convert the SFQ pulse output from the DC-SFQ circuit 3 and transmitted through the JTL 4 into a voltage.
[0027]
(Third embodiment: FIG. 7)
FIG. 7 is a circuit diagram showing a third embodiment of the present invention together with a DC-SFQ circuit and a JTL. In the third embodiment 41 of the present invention, a latching section 42 having a different circuit configuration from the latching circuit 28 provided in the first embodiment 5 of the present invention is provided, and the other configuration is the same as that of the first embodiment 5 of the present invention. It was done.
[0028]
In the latching section 42, 43 is a resistor, 44 to 49 are Josephson junctions, 50 to 63 are inductances, 64 to 69 are capacitances, 70 and 71 are resistors, 72 is a bias current source, and 73 is an output terminal.
[0029]
According to the third embodiment 41 of the present invention, since the resistor 43 is used for the input section of the latching section 42, even if a circuit is configured using a Josephson junction made of a high-temperature superconductor, The conversion of the SFQ pulse output from the DC-SFQ circuit 3 and transmitted through the JTL 4 into a voltage can be performed stably, and the latching section 42 includes Josephson junctions 44 to 49 in a two-row three-stage configuration. Therefore, a large output voltage can be obtained.
[0030]
(Fourth embodiment: FIGS. 8, 9)
FIG. 8 is a circuit diagram showing a fourth embodiment of the present invention together with a DC-SFQ circuit and a JTL. The fourth embodiment 74 of the present invention includes a latching section 75 having a different circuit configuration from the latching section 42 provided in the third embodiment 41 of the present invention, and the other configuration is the same as that of the third embodiment 41 of the present invention. It was done.
[0031]
The latching unit 75 connects a Josephson junction 76 having no hysteresis characteristic in current-voltage characteristics and an inductance 77 in series at the subsequent stage of the resistor 43, and otherwise includes a latching unit 42 provided in the third embodiment 41 of the present invention. It is configured similarly to.
[0032]
According to the fourth embodiment 74 of the present invention, since the series circuit of the resistor 43 and the Josephson junction 76 is used for the input portion of the latching section 75, the circuit is formed using the Josephson junction made of a high-temperature superconductor. Even in the case of the configuration, the conversion of the SFQ pulse output from the DC-SFQ circuit 3 and transmitted through the JTL 4 to the voltage can be performed stably, and the latching unit 75 includes the Josephson junction 44. To 49 are arranged in two rows and three stages, so that a large output voltage can be obtained.
[0033]
FIG. 9 is a diagram showing a change in bias margin and a change in output voltage when the number of stack stages is changed in the third embodiment 41 and the fourth embodiment 74 of the present invention, and P3 indicates a third embodiment of the present invention. The change in the bias margin when the number of stacks in the form 41 (critical current density of the Josephson junctions 44 to 49 = 5 × 10 3 A / cm 2 ) is changed, and P4 is the fourth embodiment 74 (the Josephson junction) of the present invention. The change in the bias margin and the change in the output voltage when the number of stack stages of the critical current density of 44 to 49 = 2 × 10 4 A / cm 2 ) are changed, and P5 indicates the change of the output voltage.
[0034]
【The invention's effect】
As described above, according to the present invention, the connection between the JTL forming the transmission path of the SFQ pulse and the Josephson junction is made by the resistance element, or the connection between the resistance element and the Josephson junction having no hysteresis in the current-voltage characteristics. Therefore, even when a circuit is configured using a Josephson junction made of a high-temperature superconductor, it is possible to stably convert the SFQ pulse to a voltage.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a first embodiment of the present invention together with a DC-SFQ circuit and a JTL (Josephson Transmission Line).
FIG. 2 is a diagram for explaining operating conditions of the first embodiment of the present invention.
FIG. 3 is a diagram illustrating a bias margin according to the first embodiment of the present invention.
FIG. 4 is a circuit diagram showing a second embodiment of the present invention together with a DC-SFQ circuit and a JTL (Josephson Transmission Line).
FIG. 5 is a diagram illustrating operating conditions according to a second embodiment of the present invention.
FIG. 6 is a diagram illustrating bias margins according to the first and second embodiments of the present invention.
FIG. 7 is a circuit diagram showing a third embodiment of the present invention together with a DC-SFQ circuit and a JTL (Josephson Transmission Line).
FIG. 8 is a circuit diagram showing a fourth embodiment of the present invention together with a DC-SFQ circuit and a JTL (Josephson Transmission Line).
FIG. 9 is a diagram illustrating a change in a bias margin and a change in an output voltage when the number of stack stages is changed according to the third and fourth embodiments of the present invention.
FIG. 10 is a circuit diagram showing a part of an example of a conventional SFQ / latching conversion circuit.
[Explanation of symbols]
3. DC-SFQ circuit (SFQ generation circuit)
4… JTL
5. First Embodiment of the Present Invention (SFQ / Latching Conversion Circuit)
6 SFQ pulse generation source 28 latching section 37 second embodiment 38 of the present invention latching section 41 third embodiment 42 of the present invention latching section 74 fourth embodiment 75 of the present invention latching section

Claims (4)

ＳＦＱパルスの伝送路をなすジョセフソン・トランスミッション・ラインとラッチング用のジョセフソン接合との間を抵抗素子で接続していることを特徴とするＳＦＱ／ラッチング変換回路。An SFQ / latching conversion circuit, wherein a Josephson transmission line forming a transmission path of an SFQ pulse and a latching Josephson junction are connected by a resistance element. ＳＦＱパルスの伝送路をなすジョセフソン・トランスミッション・ラインとラッチング用のジョセフソン接合との間を抵抗素子と電流電圧特性にヒステリシスのないジョセフソン接合との直列回路で接続していることを特徴とするＳＦＱ／ラッチング変換回路。The connection between the Josephson transmission line forming the transmission path of SFQ pulse and the Josephson junction for latching is connected by a series circuit of a resistance element and a Josephson junction having no hysteresis in current-voltage characteristics. SFQ / latching conversion circuit. 前記ラッチング用のジョセフソン接合は、ジョセフソン接合を多段化したものであることを特徴とする請求項１又は２記載のＳＦＱ／ラッチング変換回路。3. The SFQ / latching conversion circuit according to claim 1, wherein the Josephson junction for latching has a multistage Josephson junction. 前記ジョセフソン・トランスミッション・ラインとの間に、臨界電流を、前記ジョセフソン・トランスミッション・ラインのジョセフソン接合よりも大きく、前段の超電導ループに磁束がトラップされない大きさとするジョセフソン接合からなるジョセフソン・トランスミッション・ラインを介在させていることを特徴とする請求項１、２又は３記載のＳＦＱ／ラッチング変換回路。A Josephson junction comprising a Josephson junction having a critical current larger than that of the Josephson transmission line between the Josephson transmission line and the Josephson junction of the Josephson transmission line so that no magnetic flux is trapped in the superconducting loop in the preceding stage. 4. The SFQ / latching conversion circuit according to claim 1, wherein a transmission line is interposed.
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