JP2004088725A

JP2004088725A - Encoding method, encoding apparatus, recording medium, transmission medium and program

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Publication number: JP2004088725A
Application number: JP2003082096A
Authority: JP
Inventors: Atsushi Hayamizu; 速水　淳
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 2002-06-27
Filing date: 2003-03-25
Publication date: 2004-03-18

Abstract

<P>PROBLEM TO BE SOLVED: To provide an encoding method by which variable length encoding is applied to an input bit sequence to make DSV (Digital Sum Variation) control possible with a simple algorithm without performing complicated processing even to a variable length code of a different constraint length. <P>SOLUTION: The encoding method applies variable length encoding according to a variable length code rule of which the maximum constraint length in encoding is N (N is an integer of ≥ 2) in order to obtain a code word stream fulfilling RRL (1, 7) according to the encoding rule based on the variable length code with respect to input data. The method is provided with the steps for: obtaining a code word Ck corresponding to code word bits of three bits each time higher-order 2 bits of 11 bits in the input bit sequence are shifted by referring to an encoding table illustrated in Fig.4; obtaining a CDS corresponding to each code word Ck; and successively inserting a DSV control bit to the input bit sequence at predetermined bit intervals on the basis of the resulting CDS. In order to apply variable length encoding to the input bit sequence, DSV control using the DSV control bit is performed. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、ディジタル入力データに係る符号語列を可変長符号化するための符号化方法及び符号化装置、可変長符号化した符号語列を記録した記録媒体、可変長符号化した符号語列を通信ネットを介して伝送する伝送媒体、ディジタル入力データに係る符号語列を可変長符号化するための各ステップをコンピュータにより実行させるプログラムに関する。
【０００２】
【従来の技術】
従来より、磁気記録媒体、光ディスク等の光記録媒体にディジタル情報を記録するための符号化方法として、ランレングス制限規則ＲＬＬ（ｄ，ｋ）を満たす符号語列を得る符号化方法が用いられている。ＲＬＬ（ｄ、ｋ）は符号語中の論理値「１」と「１」との間の論理値「０」の数が最小でｄ個であり、かつ符号語中の論理値「１」と「１」との間の論理値「０」の数が最大でｋ個である規則である。
【０００３】
ＲＬＬ（ｄ，ｋ）を満たすようにディジタル情報を符号化する方法には、ＤＶＤ（Ｄｉｇｉｔａｌ　Ｖｅｒｓａｔｉｌｅ　Ｄｉｓｃ）に採用されているＥＦＭＰｌｕｓ等のブロック符号化と、磁気記録でよく用いられてきたＲＬＬ（１，７）に代表される可変長符号化がある。
【０００４】
前者であるブロック符号化は８ビットのデータビットに対して１６ビットの符号語が必ず割り当て可能な符号化テーブルを用いて符号化を行うもので、符号化の際にはＲＬＬ（ｄ、ｋ）を満たすための例外はあるものの、８ビットのデータは１６ビットに必ず変換が可能である。
【０００５】
一方、後者である可変長符号化は２ビットデータを３ビット符号語に変換するのが基本であるが、ＲＬＬ（ｄ、ｋ）を満足するために、４ビットを６ビット、さらに６ビットを９ビットのように入力ビットパターンによって符号化の拘束長が異なる変換をすることが一般的に用いられてきた。
【０００６】
例えば、特許文献１では、最大拘束長が８ビット（２ビットを符号化単位とすると拘束長は４）のＲＬＬ（１，７）について提案がなされ、更にその符号化方法について明示されている。すなわち、この符号化方法は、データ列の要素内の「１」の数と、変換される符号語列の要素内の「１」の数とを、それぞれ２で割った余りが、どちらも「１」又は「０」で一致するような変換規則、最小ランｄの連続を有限回数以下に制限する第１の置き換えコード、及びラン長制限を守るための第２の置き換えコードを有する変換テーブルで変換処理を行う。これにより、少ない冗長度でディジタル・サム・バリエーション制御（Ｄｉｇｉｔａｌ　Ｓｕｍ　Ｖａｌｕｅ制御、以下「ＤＳＶ制御」と記す）を行うことができるようにしたものである。
【０００７】
【特許文献１】
特開平１１−３４６１５４号公報
【０００８】
【発明が解決しようとする課題】
前述した特許文献１記載の従来の符号化方法によれば、可変長符号のための拘束長判定を行いながらＤＳＶ制御を行うために、符号語の拘束長検出や最小ラン検出制御等の複雑な符号化処理を行う必要があった。
【０００９】
そこで本発明は以上の点に鑑みなされたものであり、入力ビット系列に対して所定のランレングス制限規則（ＲＬＬ（ｄ，ｋ））を満たす符号語列を可変長符号による符号化規則に従って得るために、符号化の際の最大拘束長がＮ（Ｎは２以上の整数）の可変長符号規則で前記入力ビット系列を可変長符号化する符号化方法であって、前記可変長符号規則に従い予め定めたＭ個（Ｍは２以上の整数）の符号化テーブル要素を参照して、前記入力ビット系列のｍビット（ｍは２以上の整数）毎にｎビット（ｎは整数。ｍ＞ｎ）の符号語ビットに対応した符号語を得るステップと、各前記符号語にそれぞれ対応するコード・ワード・デジタルサム（Ｃｏｄｅ　Ｗｏｒｄ　Ｄｉｇｉｔａｌ　Ｓｕｍ、以下「ＣＤＳ」と記す）を得るステップと、少なくとも前記ＣＤＳに基づいて生成したＤＳＶ制御ビットを、所定のビット間隔をもって前記入力ビット系列に挿入するステップとを備え、前記ＤＳＶ制御ビットを用いたＤＳＶ制御を行なって、前記入力ビット系列を可変長符号化することによって、拘束長が異なる可変長符号に対しても複雑な処理をする事を必要とせず、簡単なアルゴリズムでＤＳＶ制御が可能な符号化方法及び符号化装置、可変長符号化した符号語列を記録した記録媒体、可変長符号化した符号語列を通信ネットを介して伝送する伝送媒体、ディジタル入力データに係る符号語列を可変長符号化するための各ステップをコンピュータにより実行させるプログラムを提供することを目的とする。
【００１０】
【課題を解決するための手段】
上述した課題を解決するために、本発明は下記（１）〜（９）の構成を有する符号化方法、符号化装置、記録媒体、伝送媒体及びプログラムを提供する。
（１）　図１に示すように、入力ビット系列（入力データ）に対して、所定のランレングス制限規則（ＲＬＬ（ｄ，ｋ）。例えばＲＬＬ（１，７））を満たす符号語列を可変長符号による符号化規則に従って得るために、符号化の際の最大拘束長がＮ（Ｎは２以上の整数）の可変長符号規則で前記入力ビット系列を可変長符号化する符号化方法であって、
前記可変長符号規則に従い予め定めたＭ個（Ｍは２以上の整数）の符号化テーブル要素（図４に示すように、６個の「テーブル要素０」（Ｓｋ＝０）〜「テーブル要素５」（Ｓｋ＝５）のうちのいずれか）を参照して、前記入力ビット系列のｍビット（ｍは２以上の整数。Ｄｋ。例えばＤｋ＝１１ビット）毎に（即ち、入力データから１１ビット列を取り出して、この１１ビット列の下位ビットから上位ビットに向う方向に２ビットずつシフトしたＤｋ＝１１ビット毎に）ｎビット（ｎは整数。ｍ＞ｎ。例えば３ビット）の符号語ビットに対応した符号語Ｃｋを得るステップと、
各前記符号語Ｃｋにそれぞれ対応するコード・ワード・デジタルサム（ＣＤＳ）を得るステップと、
少なくとも前記ＣＤＳに基づいて生成したディジタル・サム・バリエーション（ＤＳＶ）制御ビットを、所定のビット間隔をもって前記入力ビット系列に順次挿入するステップとを備え、
前記ＤＳＶ制御ビットを用いたＤＳＶ制御を行なって、前記入力ビット系列を可変長符号化することを特徴とする符号化方法。
（２）　前記ＤＳＶ制御ビットを、前記ＣＤＳの総和（即ち、毎同期フレームの開始からの各ＣＤＳの積算値）であるＤＳＶに基づいて決定するステップと、
決定した前記ＤＳＶ制御ビットと前記入力ビット系列とを保持するステップと、
前記ＤＳＶ制御ビットを元に、前記Ｍ個の符号化テーブル要素を参照しながら、前記入力ビット系列の可変長符号化を行なうステップとをさらに備えたことを特徴とする請求項１に記載の符号化方法。
（３）　前記ＲＬＬ（ｄ，ｋ）の最小ラン長ｄは１であり、最大ラン長ｋは７であることを特徴とする請求項１又は請求項２に記載の符号化方法。
（４）　入力ビット系列に対して、所定のランレングス制限規則（ＲＬＬ（ｄ，ｋ））を満たす符号語列を可変長符号による符号化規則に従って得るために、符号化の際の最大拘束長がＮ（Ｎは２以上の整数）の可変長符号規則で前記入力ビット系列を可変長符号化する構成を有する符号化装置であって、
前記可変長符号規則に従い予め定めたＭ個（Ｍは２以上の整数）の符号化テーブル要素を参照して、前記入力ビット系列のｍビット（ｍは２以上の整数）毎にｎビット（ｎは整数。ｍ＞ｎ）の符号語ビットに対応した符号語を得る手段と、
各前記符号語にそれぞれ対応するコード・ワード・デジタルサム（ＣＤＳ）を得る手段と、
少なくとも前記ＣＤＳに基づいて生成したディジタル・サム・バリエーション（ＤＳＶ）制御ビットを、所定のビット間隔をもって前記入力ビット系列に順次挿入する手段とを備え、
前記ＤＳＶ制御ビットを用いたＤＳＶ制御を行なって、前記入力ビット系列を可変長符号化することを特徴とする符号化装置。
（５）　前記ＤＳＶ制御ビットを、前記ＣＤＳの総和であるＤＳＶに基づいて決定する手段と、
決定した前記ＤＳＶ制御ビットと前記入力ビット系列とを保持する手段と、
前記ＤＳＶ制御ビットを元に、前記Ｍ個の符号化テーブル要素を参照しながら、前記入力ビット系列の可変長符号化を行なう手段とをさらに備えたことを特徴とする請求項４に記載の符号化装置。
（６）　前記ＲＬＬ（ｄ，ｋ）の最小ラン長ｄは１であり、最大ラン長ｋは７であることを特徴とする請求項４又は請求項５記載の符号化装置。
（７）　請求項１乃至請求項３のいずれか１に記載の符号化方法より、前記入力ビット系列を可変長符号化して得られた符号語列を記録形成したことを特徴とする記録媒体。
（８）　請求項１乃至請求項３のいずれか１に記載の符号化方法より、前記入力ビット系列を可変長符号化して得られた符号語列を、通信ネットを介して伝送可能なように構成したことを特徴とする伝送媒体。
（９）　請求項１乃至請求項３のいずれか１に記載の符号化方法における各ステップを、コンピーュータにより実行するように構成したことを特徴とするプログラム。
【００１１】
【発明の実施の形態】
以下、本発明の実施の態様につき、その好ましい実施例を用いて説明する。
図１は本発明になる符号化装置の一実施例ブロック図、図２は従来の可変長符号化テーブルを示す図、図３は図１中の１７符号化部の具体的な構成を示すブロック図、図４は本発明の実施に好適な符号化テーブルを示す図、図５はＤＳＶ制御と符号化とのタイミングを示す図、図６は入力ビット系列にＤＳＶ制御ビットを挿入した状態を示す図、図７，図８はそれぞれ入力ビット系列に挿入するＤＳＶ制御ビットを算出することを説明するための図、図９は本発明になる符号化装置の他の実施例ブロック図である。
【００１２】
図１〜図９中、Ａ，Ｂは符号化装置、１は入力データメモリ、２は１７符号化部、２Ａはシフトレジスタ、２Ｂは符号化テーブル、２Ｃは極性判定部、３はＤＳＶ演算部、４は制御ビット決定部、５はＤＳＶ制御ビットメモリ、６はＮＲＺＩ変換部、７は出力バッファ、８はタイミング制御部、９，１０は選択器１，２である。
【００１３】
本発明は、図１に示すように、入力ビット系列（入力データ）に対して、所定のランレングス制限規則（ＲＬＬ（ｄ，ｋ）。例えばＲＬＬ（１，７））を満たす符号語列を可変長符号による符号化規則に従って得るために、符号化の際の最大拘束長がＮ（Ｎは２以上の整数）の可変長符号規則で前記入力ビット系列を可変長符号化する符号化方法である。
【００１４】
また本発明は、前記可変長符号規則に従い予め定めたＭ個（Ｍは２以上の整数）の符号化テーブル要素（図４に示すように、６個の「テーブル要素０」（Ｓｋ＝０）〜「テーブル要素５」（Ｓｋ＝５））を参照して、前記入力ビット系列のｍビット（ｍは２以上の整数。Ｄｋ。Ｄｋ＝１１ビット）毎に（即ち、入力データから１１ビット列を取り出して、この１１ビット列の下位ビットから上位ビットに向う方向に２ビットずつシフトしたＤｋ＝１１ビット毎に）ｎビット（ｎは整数。ｍ＞ｎ。例えば３ビット）の符号語ビットに対応した符号語Ｃｋを得るステップと、各前記符号語Ｃｋにそれぞれ対応するＣＤＳを得るステップと、少なくとも前記ＣＤＳに基づいて生成したＤＳＶ制御ビットを、所定のビット間隔をもって前記入力ビット系列に順次挿入するステップとを備え、前記ＤＳＶ制御ビットを用いたＤＳＶ制御を行なって、前記入力ビット系列を可変長符号化することを特徴とする符号化方法である。
【００１５】
さらに本発明は、前述した符号化方法の構成に加えて、前記ＤＳＶ制御ビットを、前記ＣＤＳの総和であるＤＳＶに基づいて決定するステップと、決定した前記ＤＳＶ制御ビットと前記入力ビット系列とを保持するステップと、前記ＤＳＶ制御ビットを元に、前記Ｍ個の符号化テーブル要素を参照しながら、前記入力ビット系列の可変長符号化を行なうステップとをさらに備えたことを特徴とする符号化方法である。
【００１６】
さらに本発明は、前述した符号化方法における前記ＲＬＬ（ｄ，ｋ）の最小ラン長ｄは１であり、最大ラン長ｋは７であることを特徴とする符号化方法である。
【００１７】
さらに本発明は、入力ビット系列に対して、所定のランレングス制限規則（ＲＬＬ（ｄ，ｋ））を満たす符号語列を可変長符号による符号化規則に従って得るために、符号化の際の最大拘束長がＮ（Ｎは２以上の整数）の可変長符号規則で前記入力ビット系列を可変長符号化する構成を有する符号化装置であって、前記可変長符号規則に従い予め定めたＭ個（Ｍは２以上の整数）の符号化テーブル要素（図４に示すように、６個の「テーブル要素０」（Ｓｋ＝０）〜「テーブル要素５」（Ｓｋ＝５））を参照して、前記入力ビット系列のｍビット（ｍは２以上の整数。Ｄｋ。Ｄｋ＝１１ビット）毎に（即ち、入力データから１１ビット列を取り出して、この１１ビット列の下位ビットから上位ビットに向う方向に２ビットずつシフトしたＤｋ＝１１ビット毎に）ｎビット（ｎは整数。ｍ＞ｎ。例えば３ビット）の符号語ビットに対応した符号語Ｃｋを得る手段と、各前記符号語Ｃｋにそれぞれ対応するＣＤＳを得る手段と、少なくとも前記ＣＤＳに基づいて生成したＤＳＶ制御ビットを、所定のビット間隔をもって前記入力ビット系列に順次挿入する手段とを備え、前記ＤＳＶ制御ビットを用いたＤＳＶ制御を行なって、前記入力ビット系列を可変長符号化することを特徴とする符号化装置である。
【００１８】
さらに本発明は、前述した符号化装置の構成に加えて、前記ＤＳＶ制御ビットを、前記ＣＤＳの総和であるＤＳＶに基づいて決定する手段と、決定した前記ＤＳＶ制御ビットと前記入力ビット系列とを保持する手段と、前記ＤＳＶ制御ビットを元に、前記Ｍ個の符号化テーブル要素を参照しながら、前記入力ビット系列の可変長符号化を行なう手段とをさらに備えたことを特徴とする符号化装置である。
【００１９】
さらに本発明は、前述した符号化装置における前記ＲＬＬ（ｄ，ｋ）の最小ラン長ｄは１であり、最大ラン長ｋは７であることを特徴とする符号化装置である。
【００２０】
さらにまた本発明は、前述した符号化方法又は符号化装置により、前記入力ビット系列を可変長符号化して得られた符号語列を記録形成したことを特徴とする記録媒体である。
【００２１】
さらにまた本発明は、前述した符号化方法又は符号化装置により、前記入力ビット系列を可変長符号化して得られた符号語列を、通信ネットを介して伝送可能なように構成したことを特徴とする伝送媒体である。
【００２２】
さらにまた本発明は、前述した符号化方法における各ステップを、コンピーュータにより実行するように構成したことを特徴とするプログラムである。
【００２３】
次に、本発明の具体例について説明する。
本発明の一実施例である符号化装置Ａは、図１に示すように、入力データメモリ１、１７符号化部２、ＤＳＶ演算部３、制御ビット決定部４、ＤＳＶ制御ビットメモリ５、ＮＲＺＩ変換部６、出力バッファ７を備えている。１７符号化部２は符号化テーブル２Ｂを有している。
【００２４】
符号化装置Ａの入力側（１７符号化部２）には入力ビット系列（入力データ）が供給される。この入力データは、記録あるいは伝送されるべき画像音声等の情報データ列が図示せぬ離散化手段によってバイナリ系列のディジタル情報データ列として変換され、この後に図示せぬフォーマット部で誤り訂正符号の付加やセクタ構造化等のいわゆるフォーマット化がなされて同期フレーム化されたデータビット系列である。
【００２５】
符号化装置Ａに供給された入力データは２分岐されて、一方は入力データメモリ１に出力され、他方は符号化テーブル２Ｂ側に出力される。入力データメモリ１は入力データを同期フレーム単位でメモリする。
【００２６】
一方、符号化テーブル２Ｂ側に供給された入力データは、符号化テーブル２Ｂの入力ビット数（１１ビット）に適合するように、１１ビット単位で符号化テーブル２Ｂの入力側に供給される。符号化テーブル２Ｂの入力側に供給されるこの１１ビット単位の入力データＤｋ（図４）は、その下位ビットから上位ビットに向う方向に所定の符号化のタイミング（ビット同期クロック×２）で、２ビットづつ順次シフトされるものである。換言すれば、１１ビット単位の入力データは所定の符号化のタイミングで、２ビットづつ新しい入力データがその下位ビット側から上位ビット側に向って順次供給されることになる。
【００２７】
こうして、符号化テーブル２Ｂで、入力データは所定の符号化のタイミングで１１ビット毎に、３ビットの符号語Ｃｋ（図４）として変換出力され、後述するＤＳＶ制御ビットを所定ビット間隔で挿入された符号語列（図６）としてＮＲＺＩ変換部６に出力される。
【００２８】
ＤＳＶ制御ビットを所定ビット間隔で挿入された符号語列（図６）は、ランレングス制限規則ＲＬＬ（１，７）を満足する最小ラン長１で、最大ラン長７の符号語列である。この符号語列はＮＲＺＩ変換部６にてＮＲＺＩ変換されてＮＲＺＩ変換信号として出力バッファ７に送出され、ここで所定のビットレートに変換出力される。こうして、出力バッファ７から出力するＮＲＺＩ変換信号はレーザ駆動回路に供給され、このＮＲＺＩ変換信号に基づいて生成した記録用レーザ光を光ピックアップ（光ヘッド）に供給し記録媒体に照射することによって、記録媒体の一例である光ディスクに記録される。また、出力バッファ７から出力するＮＲＺＩ変換信号は磁気ヘッド駆動回路に供給され、このＮＲＺＩ変換信号に基づいて生成した記録用電流を磁気ヘッドに供給し磁気ヘッドを磁気記録媒体に摺接することによって、磁気記録媒体の一例である磁気テープに記録される。さらに、出力バッファ７から出力するＮＲＺＩ変換信号は、後段において伝送路符号化がなされて、通信ネット、例えばインターネットあるいはローカルネット、ホームネットワークなどを介して、これらネットに接続される受信側に伝送される伝送媒体とすることができる。
【００２９】
また、前述した所定の符号化のタイミングで１１ビット単位の入力データＤｋを３ビット単位の符号語Ｃｋ（図４）に変換することにより、入力データＤｋに対応したＣＤＳが得られる。このＣＤＳはＤＳＶ演算部３に出力される。
【００３０】
具体的には、図３に示すように、入力データＤｋは極性判定部２Ｃに供給され、入力データＤｋのビット極性を示す極性信号）が判定されて、この極性信号がＤＳＶ演算部３に出力される
【００３１】
ＤＳＶ演算部３は、入力データの当該同期フレームの開始から積算してあるＣＤＳの積算値であるＤＳＶ値を演算する。これにより得たＤＳＶ値は制御ビット決定部４に供給され、このＤＳＶ値を元にして、ＤＳＶ制御ビットが決定され、ＤＳＶ制御ビットはＤＳＶ制御ビットメモリ５に順次メモリされる。
【００３２】
前述した１７符号化部２の具体的な構成は、図３に示すように、シフトレジスタ２Ａ、符号化テーブル２Ｂ、極性判定部２Ｃを備えている。入力データは、ビット同期クロックで駆動されるシフトレジスタ２Ａを経由して、前述したように、２ビットずつ順次シフトされる１１ビット単位で符号化テーブル２Ｂに入力される。符号化テーブル２Ｂは、状態情報（テーブル要素）Ｓｋが”０”から”５”までの６つの状態から構成される。符号化テーブル２Ｂの構成についての詳細は後述する。
【００３３】
シフトレジスタ２Ａは入力データの１１ビット分をビット同期クロックに同期して蓄え、蓄えた１１ビット分の入力データを符号化テーブル２Ｂに対して送出する。前記したように、符号化テーブル２Ｂは供給されたこの１１ビット分の入力データＤｋに対応した３ビットの符号語ＣｋとＣＤＳとを用いて、次の状態情報（Ｓｋ＋１）を指定する。この次の符号化のタイミングにおいて、シフトレジスタ２Ａは蓄えてある１１ビット分の入力データを２ビット分シフトして、新たな２ビット分の入力データを読み込み、この新たな１１ビット分の入力データを用いて、符号化テーブル２Ｂを読む。
【００３４】
これに応じて、符号化テーブル２Ｂは供給された新たな１１ビット分の入力データＤｋに対応した３ビットの符号語ＣｋとＣＤＳとを用いて、さらに次の状態情報（Ｓｋ＋１）を指定する。こうした一連の動作を繰り返すことにより、シフトレジスタ２Ａに連続して供給される一連の入力データは、符号化テーブル２Ｂにより、後述するＤＳＶ制御ビットを所定ビット間隔で挿入された符号語列（図６）として符号化出力される。
【００３５】
符号化テーブル２Ｂは、前述したように６つのテーブル要素Ｓｋ（Ｓｋ＝０〜Ｓｋ＝５）を備えている。各テーブル要素Ｓｋ＝０〜Ｓｋ＝５にはそれぞれ、複数種類の入力データＤｋのパターンがある。符号化テーブル２Ｂ（図４）中、Ｄｋでｘと表記されているビットに関しては任意のビットであって良い。Ｃｋは入力データＤｋに対する符号語３ビットであり、ＣＤＳがコードワードデジタルサム、Ｓｋ＋１が次に選択するテーブル要素をそれぞれ示している。
【００３６】
極性判定部２Ｃは、出力ビットである符号語Ｃｋのビットパターン毎に前記した極性を判定出力する。符号語Ｃｋに「１」が奇数個の場合には「０」を、偶数個の場合には「１」をそれぞれ前記したＤＳＶ演算部３に出力する。前記した符号語列（図６）がＮＲＺＩ変換によって極性が反転する場合には「０」、反転しない場合には「１」を出力することになる。
【００３７】
次にＤＳＶ制御と符号化について説明を加える。
図５はＤＳＶ制御と符号化のタイミングを示す図である。図５に示すのは、入力データを、連続した４つの同期フレーム「フレーム０」〜「フレーム３」に区切った状態である。この「フレーム３」以降も「フレーム４」、「フレーム５」、…「フレームｎ」と順次配列している。各同期フレームは、同期語（同期信号）が挿入される周期（単位）を示している。図６に示すのは、図５に示した入力データの２つのフレームおきに、「１」又は「０」のＤＳＶ制御ビットが挿入されている状態の符号語列である。こうして、各フレームに対応する符号語列はＤＳＶの値が小になるよう符号化される。
【００３８】
例えば、前述した１７符号化部２を構成するシフトレジスタ２Ａに、「フレーム０」の入力データが供給されているフレーム期間（図５に示す「フレーム０」）には、前記した符号化テーブル２Ｂ、ＤＳＶ演算部３、制御ビット決定部４によって、この「フレーム０」の入力データに応じた多数のＤＳＶ制御ビットが順次演算され決定されて、ＤＳＶ制御ビットメモリ５に順次蓄えられる。同時に、符号化テーブル２Ｂにて「フレーム０」の入力データは、ＤＳＶ制御ビットを所定ビット間隔で挿入されていない符号語列が形成される。この符号語列は一旦、入力データメモリ１にメモリされる。
【００３９】
次のフレーム周期が到来すると、シフトレジスタ２Ａに、「フレーム１」の入力データが供給される。「フレーム１」の入力データが供給されている期間には（図５に示す「フレーム１」）、ＤＳＶ制御ビットメモリ５に蓄えられている「フレーム０」の入力データに対応するＤＳＶ制御ビットが順次読み出されて、入力データメモリ１から読み出した「フレーム０」に対応し、ＤＳＶ制御ビットを所定ビット間隔で挿入されていない符号語列に、所定ビット間隔で順次挿入される。
【００４０】
こうして、ＤＳＶ制御ビットが挿入された「フレーム０」の符号語化列は、前記したＮＲＺＩ変換部６へ出力される。一方、「フレーム１」の入力データに対しては、前記した、「フレーム０」の入力データに対して得られたときと同様の多数のＤＳＶ制御ビットが順次演算され決定されて、ＤＳＶ制御ビットメモリ５に順次蓄えられる。同時に、符号化テーブル２Ｂにて「フレーム１」の入力データは、ＤＳＶ制御ビットを所定ビット間隔で挿入されていない符号語列が形成される。この符号語列は一旦、入力データメモリ１にメモリされる。
【００４１】
さらに次のフレーム周期が到来すると、シフトレジスタ２Ａに、「フレーム２」の入力データが供給される。「フレーム２」の入力データが供給されている期間には（図５に示す「フレーム２」）、ＤＳＶ制御ビットメモリ５に蓄えられている「フレーム１」の入力データに対応するＤＳＶ制御ビットが順次読み出されて、入力データメモリ１から読み出した「フレーム１」に対応し、ＤＳＶ制御ビットを所定ビット間隔で挿入されていない符号語列に、所定ビット間隔で順次挿入される。
【００４２】
こうして、ＤＳＶ制御ビットが挿入された「フレーム１」の符号語化列は、前記したＮＲＺＩ変換部６へ出力される。一方、「フレーム２」の入力データに対しては、前記した、「フレーム１」の入力データに対して得られたときと同様の多数のＤＳＶ制御ビットが順次演算され決定されて、ＤＳＶ制御ビットメモリ５に順次蓄えられる。同時に、符号化テーブル２Ｂにて「フレーム２」の入力データは、ＤＳＶ制御ビットを所定ビット間隔で挿入されていない符号語列が形成される。この符号語列は一旦、入力データメモリ１にメモリされる。
【００４３】
またさらに次のフレーム周期が到来すると、シフトレジスタ２Ａに、「フレーム３」の入力データが供給される。「フレーム３」の入力データが供給されている期間には（図５に示す「フレーム３」）、ＤＳＶ制御ビットメモリ５に蓄えられている「フレーム２」の入力データに対応するＤＳＶ制御ビットが順次読み出されて、入力データメモリ１から読み出した「フレーム２」に対応し、ＤＳＶ制御ビットを所定ビット間隔で挿入されていない符号語列に、所定ビット間隔で順次挿入される。
【００４４】
こうして、ＤＳＶ制御ビットが挿入された「フレーム２」の符号語化列は、前記したＮＲＺＩ変換部６へ出力される。一方、「フレーム３」の入力データに対しては、前記した、「フレーム２」の入力データに対して得られたときと同様の多数のＤＳＶ制御ビットが順次演算され決定されて、ＤＳＶ制御ビットメモリ５に順次蓄えられる。同時に、符号化テーブル２Ｂにて「フレーム３」の入力データは、ＤＳＶ制御ビットを所定ビット間隔で挿入されていない符号語列が形成される。この符号語列は一旦、入力データメモリ１にメモリされる。
【００４５】
同様に、「フレーム４」、「フレーム５」、…、「フレームｎ」の各入力データに対してもそれぞれ、ＤＳＶ制御ビットが挿入された「フレーム３」、「フレーム」、…、「フレーム（ｎ−１）」の符号語化列は、前記したＮＲＺＩ変換部６へ順次出力される。
【００４６】
前述したことを換言するならば次のとおりの動作となる。
即ち、まず、入力データにＤＳＶ制御ビット「０」とＤＳＶ制御ビット「１」とを別々に挿入し、２系統のＤＳＶ制御ビット付入力データ（第１と第２のＤＳＶ制御ビット付入力データ）をつくる。同時に、入力データを入力データメモリ１に蓄えておく。
【００４７】
次に、第１のＤＳＶ制御ビット付入力データを符号化テーブル２Ｂにより符号化するなどして第１のＤＳＶ制御ビット付入力データに対応した極性信号とＣＤＳ値とを得る。これら極性信号とＣＤＳ値とに基づき、第１のＤＳＶ制御ビット付入力データに対応した第１のＤＳＶ値を求める。
【００４８】
また、第２のＤＳＶ制御ビット付入力データを符号化テーブル２Ｂにより符号化するなどして第２のＤＳＶ制御ビット付入力データに対応した極性信号とＣＤＳ値とを得る。これら極性信号とＣＤＳ値とに基づき、第２のＤＳＶ制御ビット付入力データに対応した第２のＤＳＶ値を求める。
【００４９】
そして、次のＤＳＶ制御ビット挿入点において、第１のＤＳＶ値と第２のＤＳＶ値とを比較し、どちらの絶対値が小さいのかを決定する。絶対値小のＤＳＶ値に対応した一方のＤＳＶ制御ビット付入力データ中の挿入ＤＳＶ制御ビット、すなわち、一方の挿入ＤＳＶ制御ビット、を希望ＤＳＶ制御ビットとして選択する。この希望ＤＳＶ制御ビットをＤＳＶ制御ビットメモリ５に蓄える。
【００５０】
これを繰り返すことにより、複数の希望ＤＳＶ制御ビットがＤＳＶ制御ビットメモリ５に蓄えられる。次に、入力データを入力データメモリ１から読み出す。また、希望ＤＳＶ制御ビットをＤＳＶ制御ビットメモリ５から読み出す。そして、希望ＤＳＶ制御ビットを読み出したに入力データに挿入し、最終のＤＳＶ制御ビット付入力データを得る。
【００５１】
この最終のＤＳＶ制御ビット付入力データを符号化テーブル２Ｂにより符号化し、出力符号語列を得る。そして、この出力符号語列をＮＲＺＩ変換部６に出力するのである。
【００５２】
前記したＤＳＶ制御ビットの決定には、各フレームの入力データにそれぞれ対するＣＤＳと極性とによって、各ＤＳＶ値を制御ビット決定部４で決定し、図６で黒で示したＤＳＶ制御ビットの挿入点毎に、ＤＳＶ値の絶対値が小となるように、ＤＳＶ制御ビットの極性（「０」又は「１」）を定めればよい。
【００５３】
例えば、ＣＤＳが「３」で、「０」からＤＳＶの計算を始めた場合（つまり最初の極性が「０」）では、符号語Ｃｋが「０００」になる。この結果、３ビット間反転なしとなり、ＤＳＶは「−３」（＝０＋（−１）＋（−１）＋（−１））になる。次は負の極性から演算をする。
【００５４】
次のＣＤＳが「３」で極性が「１」であればもとのＤＳＶが−３で符号語Ｃｋは「０００」であり、符号語での極性反転がないので−３＋（−３）でＤＳＶは「−６」となる。次のＣＤＳが「１」で極性が「０」であれば、符号語Ｃｋは「００１」であってＤＳＶは「−７」（＝−６＋（−１））であり、次のＣＤＳが−３で極性が「０」であれば、すなわち符号語Ｃｋは「１００」であって、ＤＳＶは「−４」（＝−７−（−３））となる。
【００５５】
上述した動作について、図７、図８を用いてさらに詳しく説明をする。
例えば、入力データは「１１ｘ１１１００１１１０００１１１１０００」の２１ビット列、ｘがＤＳＶ制御ビットとし、ｘを決定する過程について述べる。入力データのＭＳＢは前記２１ビット列の左端「１」、ＬＳＢは前記２１ビット列の右端「０」とする。ここで符号化テーブル（図４）２Ｂが初期状態（テーブル要素０，Ｓｋ＝０）とし、ＤＳＶが「０」、ＮＲＺＩ変調後のビット極性が「１」とする状態から、前記入力ビットの符号化について説明する。初期状態において、符号化テーブル（図４）に入力する１１ビット列分の入力データはＭＳＢから１１ビット目までの「１１ｘ１１１００１１１」となる。
まず、ＤＳＶ制御ビットｘが「０」のときの符号化を説明し、次にＤＳＶ制御ビットｘが「１」のときの符号化を説明する。
【００５６】
（ＤＳＶ制御ビットｘが「０」の場合）
（１）　まず、入力データの１１ビット列「１１０１１１００１１１」は、符号化テーブルのテーブル要素０（Ｓｋ＝０）の上から４行目に記載の入力データＤｋのパターン「１１０１１１００１ｘｘ」に相当する。これに応じて、図４、図７に示すように、符号語Ｃｋ＝００１、ＣＤＳ＝１、次の状態情報（Ｓｋ＋１）＝５となる。Ｃｋの「１」の数が奇数なので、極性は「０」である。このときのＤＳＶは「１」となる。
【００５７】
（２）　次に、前記入力データの１１ビット列「１１０１１１００１１１」を２ビット左側にシフトし、前記入力データの新たな１１ビット列「０１１１００１１１００」を生成する。この新たな１１ビット列「０１１１００１１１００」は、符号化テーブルのテーブル要素５（Ｓｋ＝５）の上から１行目に記載の入力データＤｋのパターン「０１ｘｘｘｘｘｘｘｘｘ」に相当する。これに応じて、図４、図７に示すように、符号語Ｃｋ＝０００、ＣＤＳ＝３、次の状態情報（Ｓｋ＋１）＝５となる。Ｃｋの「１」の数が「０」なので、極性は「１」である。このときのＤＳＶは「−２」となる。
【００５８】
（３）　次に、前記入力データの１１ビット列「０１１１００１１１００」を２ビット左側にシフトし、前記入力データの新たな１１ビット列「１１００１１１０００１」を生成する。この新たな１１ビット列「１１００１１１０００１」は、符号化テーブルのテーブル要素５（Ｓｋ＝５）の上から２行目に記載の入力データＤｋのパターン「１１ｘｘｘｘｘｘｘｘｘ」に相当する。これに応じて、図４、図７に示すように、符号語Ｃｋ＝０００、ＣＤＳ＝３、次の状態情報（Ｓｋ＋１）＝０となる。Ｃｋの「１」の数が「０」なので、極性は「１」である。このときのＤＳＶは「−５」となる。
【００５９】
（４）　次に、前記入力データの１１ビット列「１１００１１１０００１」を２ビット左側にシフトし、前記入力データの新たな１１ビット列「００１１１０００１１１」を生成する。この新たな１１ビット列「００１１１０００１１１」は、符号化テーブルのテーブル要素０（Ｓｋ＝０）の上から７行目に記載の入力データＤｋのパターン「００１ｘｘｘｘｘｘｘｘ」に相当する。これに応じて、図４、図７に示すように、符号語Ｃｋ＝０１０、ＣＤＳ＝−１、次の状態情報（Ｓｋ＋１）＝２となる。Ｃｋの「１」の数が奇数なので、極性は「０」である。このときのＤＳＶは「−４」となる。
【００６０】
（５）　次に、前記入力データの１１ビット列「００１１１０００１１１」を２ビット左側にシフトし、前記入力データの新たな１１ビット列「１１１０００１１１１０」を生成する。この新たな１１ビット列「１１１０００１１１１０」は、符号化テーブルのテーブル要素２（Ｓｋ＝２）の上から２行目に記載の入力データＤｋのパターン「１１ｘｘｘｘｘｘｘｘｘ」に相当する。これに応じて、図４、図７に示すように、符号語Ｃｋ＝１００、ＣＤＳ＝−３、次の状態情報（Ｓｋ＋１）＝０となる。Ｃｋの「１」の数が奇数なので、極性は「０」である。このときのＤＳＶは「−７」となる。
【００６１】
（６）　次に、前記入力データの１１ビット列「１１１０００１１１１０」を２ビット左側にシフトし、前記入力データの新たな１１ビット列「１０００１１１１０００」を生成する。この新たな１１ビット列「１０００１１１１０００」は、符号化テーブルのテーブル要素０（Ｓｋ＝０）の上から２行目に記載の入力データＤｋのパターン「１０ｘｘｘｘｘｘｘｘｘ」に相当する。これに応じて、図４、図７に示すように、符号語Ｃｋ＝００１、ＣＤＳ＝１、次の状態情報（Ｓｋ＋１）＝１となる。Ｃｋの「１」の数が奇数なので、極性は「０」である。このときのＤＳＶは「−８」となる。
【００６２】
このようにして、ＤＳＶ制御ビットｘが「０」の場合に、入力データ「１１ｘ１１１００１１１０００１１１１０００」の２１ビット列は、図４の符号化テーブルからＤＳＶは順次求まる（ＤＳＶ＝１，−２，−５，−４，−７，−８）。
【００６３】
一方、（ＤＳＶ制御ビットｘが「１」の場合）
（１）　まず、入力データの１１ビット列「１１１１１１００１１１」は、符号化テーブルのテーブル要素０（Ｓｋ＝０）の上から６行目に記載の入力データＤｋのパターン「１１ｘｘｘｘｘｘｘｘｘ」に相当する。これに応じて、図４、図８に示すように、符号語Ｃｋ＝１０１、ＣＤＳ＝−１、次の状態情報（Ｓｋ＋１）＝１となる。Ｃｋの「１」の数が偶数なので、極性は「１」である。このときのＤＳＶは「−１」となる。
【００６４】
（２）　次に、前記入力データの１１ビット列「１１１１１１００１１１」を２ビット左側にシフトし、前記入力データの新たな１１ビット列「１１１１００１１１００」を生成する。この新たな１１ビット列「１１１１００１１１００」は、符号化テーブルのテーブル要素１（Ｓｋ＝１）の上か６行目に記載の入力データＤｋのパターン「１１ｘｘｘｘｘｘｘｘｘ」に相当する。これに応じて、図４、図８に示すように、符号語Ｃｋ＝０００、ＣＤＳ＝３、次の状態情報（Ｓｋ＋１）＝０となる。Ｃｋの「１」の数が「０」なので、極性は「１」である。このときのＤＳＶは「２」となる。
【００６５】
（３）　次に、前記入力データの１１ビット列「１１１１００１１１００」を２ビット左側にシフトし、前記入力データの新たな１１ビット列「１１００１１１０００１」を生成する。この新たな１１ビット列「１１００１１１０００１」は、符号化テーブルのテーブル要素０（Ｓｋ＝０）の上から６行目に記載の入力データＤｋのパターン「１１ｘｘｘｘｘｘｘｘｘ」に相当する。これに応じて、図４、図８に示すように、符号語Ｃｋ＝１０１、ＣＤＳ＝−１、次の状態情報（Ｓｋ＋１）＝１となる。Ｃｋの「１」の数が偶数なので、極性は「１」である。このときのＤＳＶは「１」となる。
【００６６】
（４）　次に、前記入力データの１１ビット列「１１００１１１０００１」を２ビット左側にシフトし、前記入力データの新たな１１ビット列「００１１１０００１１１」を生成する。この新たな１１ビット列「００１１１０００１１１」は、符号化テーブルのテーブル要素１（Ｓｋ＝１）の上から７行目に記載の入力データＤｋのパターン「００１ｘｘｘｘｘｘｘｘ」に相当する。これに応じて、図４、図８に示すように、符号語Ｃｋ＝０１０、ＣＤＳ＝−１、次の状態情報（Ｓｋ＋１）＝２となる。Ｃｋの「１」の数が奇数なので、極性は「０」である。このときのＤＳＶは「０」となる。
【００６７】
（５）　次に、前記入力データの１１ビット列「００１１１０００１１１」を２ビット左側にシフトし、前記入力データの新たな１１ビット列「１１１０００１１１１０」を生成する。この新たな１１ビット列「１１１０００１１１１０」は、符号化テーブルのテーブル要素２（Ｓｋ＝２）の上から２行目に記載の入力データＤｋのパターン「１１ｘｘｘｘｘｘｘｘｘ」に相当する。これに応じて、図４、図８に示すように、符号語Ｃｋ＝１００、ＣＤＳ＝−３、次の状態情報（Ｓｋ＋１）＝０となる。Ｃｋの「１」の数が奇数なので、極性は「０」である。このときのＤＳＶは「３」となる。
【００６８】
（６）　次に、前記入力データの１１ビット列「１１１０００１１１１０」を２ビット左側にシフトし、前記入力データの新たな１１ビット列「１０００１１１１０００」を生成する。この新たな１１ビット列「１０００１１１１０００」は、符号化テーブルのテーブル要素０（Ｓｋ＝０）の上から２行目に記載の入力データＤｋのパターン「１０ｘｘｘｘｘｘｘｘｘ」に相当する。これに応じて、図４、図８に示すように、符号語Ｃｋ＝００１、ＣＤＳ＝１、次の状態情報（Ｓｋ＋１）＝１となる。Ｃｋの「１」の数が奇数なので、極性は「０」である。このときのＤＳＶは「４」となる。
【００６９】
このようにして、ＤＳＶ制御ビットｘが「１」の場合に、入力データ「１１ｘ１１１００１１１０００１１１１０００」の２１ビット列は、図４の符号化テーブルからＤＳＶは順次求まる（ＤＳＶ＝−１，２，１，０，３，４）。
【００７０】
このように前述した手法を用いて、入力データに対してＤＳＶ制御ビットを、片方を「０」、もう一方を「１」とし、次のＤＳＶ制御ビット挿入点でのＤＳＶの比較をすることによって最初のＤＳＶ制御ビットが決定される。
【００７１】
図９は本発明になる符号化装置の他の実施例ブロック図であリ、前述した動作に基づく符号化装置である。この符号化装置Ｂ（図９）は、上述した符号化装置Ａ（図１）の構成中、ＤＳＶ制御ビットメモリと１７符号化部２との間に、縦続接続した選択器１，２を介挿接続した構成に等しいものである。前述したものと同一構成部分には同一符号を付しその説明を省略する。選択器１，２にはそれぞれ入力データとＤＳＶ制御ビットとが供給される。
【００７２】
図９に示すように、タイミング制御部８は符号化装置Ｂ全体の動作のタイミング信号を生成出力する。本図ではＤＳＶ制御ビットを決定するブロックと符号化をするブロックとが同一のブロックとして構成をし、説明をしたが、もちろん、動作上の速度制限によっては同一構成のブロックを２以上で構成してもよいし、同一のブロックで時分割処理を行っても良い。
【００７３】
さて、符号化装置Ｂを用いたＤＳＶ制御ビットの決定について説明する。
フレーム０の入力データが入力された場合、選択器２では入力データか、ＤＳＶ制御ビットかを選択する。入力データは入力データメモリ１、選択器２をそれぞれ介してシフトレジスタ２Ａに入力されて、符号化テーブル２Ｂを参照しながら、前述したように入力データの上位２ビットについて、順次ＣＤＳを出力し、ＤＳＶ演算部３にて極性信号を見ながらＤＳＶ演算を行う。
【００７４】
制御ビット決定部４では、ＤＳＶ演算部３から供給されるＤＳＶが所定のビット位置になったとき、ＤＳＶの大きさを元にＤＳＶ制御ビットを決定し、ＤＳＶ制御ビットメモリ５に決定したＤＳＶ制御ビットを送り、次のＤＳＶ制御ビットを決定する動作を続ける。
【００７５】
フレーム０の入力データが終わったら、選択器１の入力はＤＳＶ制御ビットメモリ５を選択し、ＤＳＶ制御ビットメモリ５に蓄えられたＤＳＶ制御ビットに従って、入力データメモリ１に蓄えられたフレーム０の入力データに従って符号化を行う。
【００７６】
上述したように、入力データの各１１ビットの上位２ビット毎にＣＤＳの出力が可能な符号化テーブルによってＤＳＶ制御を行うことが可能であって、拘束長が異なる可変長符号に対しても複雑な処理をする事を必要とせず、簡単なアルゴリズムでＤＳＶ制御が可能な符号化方法、符号化装置及び記録媒体を提供することが可能である。
【００７７】
【発明の効果】
以上説明したように本発明によれば、前記ＤＳＶ制御ビットを用いたＤＳＶ制御を行なって、前記入力ビット系列を可変長符号化することによって、拘束長が異なる可変長符号に対しても複雑な処理をする事を必要とせず、簡単なアルゴリズムでＤＳＶ制御が可能な符号化方法及び符号化装置、可変長符号化した符号語列を記録した記録媒体、可変長符号化した符号語列を通信ネットを介して伝送する伝送媒体、ディジタル入力データに係る符号語列を可変長符号化するための各ステップをコンピュータにより実行させるプログラムを提供することができる。
【図面の簡単な説明】
【図１】本発明になる符号化装置の一実施例ブロック図
【図２】従来の可変長符号化テーブルを示す図
【図３】図１中の１７符号化部の構成を示すブロック図
【図４】本発明の実施に好適な符号化テーブルを示す図
【図５】ＤＳＶ制御と符号化とのタイミングを示す図
【図６】入力ビット系列にＤＳＶ制御ビットを挿入した状態を示す図
【図７】入力ビット系列に挿入するＤＳＶ制御ビットを算出することを説明するための図
【図８】入力ビット系列に挿入するＤＳＶ制御ビットを算出することを説明するための図
【図９】本発明になる符号化装置の他の実施例ブロック図
【符号の説明】
１　入力データメモリ
２　１７符号化部
２Ａ　シフトレジスタ
２Ｂ　符号化テーブル
２Ｃ　極性判定部
３　ＤＳＶ演算部
４　制御ビット決定部
５　ＤＳＶ制御ビットメモリ
６　ＮＲＺＩ変換部
７　出力バッファ
８　タイミング制御部
９，１０　選択器１，２
Ａ，Ｂ　符号化装置[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to an encoding method and an encoding device for performing variable length encoding of a code word sequence relating to digital input data, a recording medium on which a variable length encoded code word sequence is recorded, and a variable length encoded code word sequence. , Via a communication network, and a program for causing a computer to execute each step of performing variable-length encoding of a codeword string relating to digital input data.
[0002]
[Prior art]
2. Description of the Related Art Conventionally, as an encoding method for recording digital information on an optical recording medium such as a magnetic recording medium or an optical disk, an encoding method for obtaining a code word string satisfying a run-length restriction rule RLL (d, k) has been used. I have. RLL (d, k) has a minimum of d logical values “0” between logical values “1” and “1” in the code word, and has a logical value “1” in the code word. This is a rule in which the number of logical values “0” between “1” is k at the maximum.
[0003]
Methods of encoding digital information so as to satisfy RLL (d, k) include block encoding such as EFMPlus adopted in DVD (Digital Versatile Disc) and RLL (1) which has been often used in magnetic recording. , 7).
[0004]
In the former block coding, coding is performed using a coding table in which a 16-bit code word can always be assigned to 8-bit data bits. In coding, RLL (d, k) is used. Although there are exceptions to satisfy the above, 8-bit data can always be converted to 16 bits.
[0005]
On the other hand, the latter, variable-length coding, basically converts 2-bit data into 3-bit codewords. In order to satisfy RLL (d, k), 4 bits are converted to 6 bits, and 6 bits are further converted to 6 bits. It has been generally used to perform conversion in which the constraint length of encoding differs depending on the input bit pattern such as 9 bits.
[0006]
For example, Patent Literature 1 proposes an RLL (1, 7) having a maximum constraint length of 8 bits (constrained length is 4 when 2 bits are used as a coding unit), and further specifies the coding method. That is, in this encoding method, the remainder obtained by dividing the number of “1” in the element of the data string and the number of “1” in the element of the codeword string to be converted by 2 is “ A conversion table having a conversion rule that matches with "1" or "0", a first replacement code for limiting the continuation of the minimum run d to a finite number or less, and a second replacement code for keeping the run length limit. Perform conversion processing. As a result, digital sum variation control (Digital Sum Value control, hereinafter referred to as “DSV control”) can be performed with a small degree of redundancy.
[0007]
[Patent Document 1]
JP-A-11-346154
[0008]
[Problems to be solved by the invention]
According to the conventional encoding method described in Patent Document 1 described above, since DSV control is performed while performing constraint length determination for a variable-length code, complicated control such as codeword constraint length detection and minimum run detection control is performed. It was necessary to perform an encoding process.
[0009]
Accordingly, the present invention has been made in view of the above points, and obtains a codeword string satisfying a predetermined run-length restriction rule (RLL (d, k)) for an input bit sequence according to a coding rule using a variable-length code. Therefore, the present invention provides a coding method for performing variable length coding on the input bit sequence using a variable length coding rule with a maximum constraint length of N (N is an integer of 2 or more) at the time of coding. With reference to a predetermined M (M is an integer of 2 or more) coding table elements, n bits (n is an integer; m> n) for every m bits (m is an integer of 2 or more) of the input bit sequence. )) And a code word digital sum (hereinafter referred to as “CDS”) corresponding to each of the code words. Inserting a DSV control bit generated based on the CDS into the input bit sequence at a predetermined bit interval, performing DSV control using the DSV control bit to convert the input bit sequence into a variable length code. A coding method and a coding apparatus capable of performing DSV control with a simple algorithm without requiring complicated processing for variable length codes having different constraint lengths, and a variable length coded code A computer executes a recording medium on which a word string is recorded, a transmission medium for transmitting a variable-length coded code word string via a communication network, and steps for performing variable-length coding of a code word string related to digital input data. The purpose is to provide the program.
[0010]
[Means for Solving the Problems]
In order to solve the above-described problems, the present invention provides an encoding method, an encoding device, a recording medium, a transmission medium, and a program having the following configurations (1) to (9).
(1) As shown in FIG. 1, a codeword string satisfying a predetermined run-length restriction rule (RLL (d, k), for example, RLL (1, 7)) is variable for an input bit sequence (input data). In order to obtain the length in accordance with the coding rule using a long code, the coding method is to perform variable length coding on the input bit sequence using a variable length coding rule with a maximum constraint length of N (N is an integer of 2 or more) during coding. hand,
M coding table elements (M is an integer of 2 or more) predetermined according to the variable length coding rule (six “table elements 0” (Sk = 0) to “table elements 5” as shown in FIG. 4) (Sk = 5)), every m bits (m is an integer of 2 or more; Dk, for example, Dk = 11 bits) of the input bit sequence (that is, an 11-bit string from the input data) Corresponding to a code word bit of n bits (n is an integer. M> n, for example, 3 bits) where Dk = 11 bits shifted by 2 bits from the lower bit to the upper bit of the 11-bit string. Obtaining a modified codeword Ck;
Obtaining a code word digital sum (CDS) corresponding to each of said code words Ck;
Sequentially inserting at least a digital sum variation (DSV) control bit generated based on the CDS into the input bit sequence at a predetermined bit interval;
An encoding method, wherein the input bit sequence is subjected to variable length encoding by performing DSV control using the DSV control bits.
(2) determining the DSV control bit based on a DSV that is a sum of the CDSs (ie, an integrated value of each CDS from the start of each synchronization frame);
Holding the determined DSV control bits and the input bit sequence;
A step of performing variable-length encoding of the input bit sequence based on the DSV control bits and referring to the M encoding table elements. Method.
(3) The encoding method according to claim 1 or 2, wherein a minimum run length d of the RLL (d, k) is 1, and a maximum run length k is 7.
(4) In order to obtain a codeword string satisfying a predetermined run-length restriction rule (RLL (d, k)) for an input bit sequence in accordance with a coding rule using a variable-length code, the maximum constraint length during coding is set. Is a coding apparatus having a configuration in which the input bit sequence is variable-length coded according to N (N is an integer of 2 or more) variable-length coding rules,
With reference to M (M is an integer of 2 or more) coding table elements determined in advance according to the variable length code rule, n bits (n is set) for every m bits (m is an integer of 2 or more) of the input bit sequence Is an integer, means for obtaining a codeword corresponding to a codeword bit of m> n),
Means for obtaining a code word digital sum (CDS) corresponding to each of said code words;
Means for sequentially inserting at least a digital sum variation (DSV) control bit generated based on the CDS into the input bit sequence at a predetermined bit interval;
An encoding device, wherein the input bit sequence is subjected to variable length encoding by performing DSV control using the DSV control bits.
(5) means for determining the DSV control bit based on a DSV that is a sum of the CDSs;
Means for holding the determined DSV control bit and the input bit sequence;
5. The code according to claim 4, further comprising: means for performing variable length coding of the input bit sequence while referring to the M coding table elements based on the DSV control bits. Device.
(6) The encoding device according to claim 4 or 5, wherein the minimum run length d of the RLL (d, k) is 1, and the maximum run length k is 7.
(7) A recording medium characterized by recording and forming a codeword string obtained by variable-length encoding the input bit sequence by the encoding method according to any one of claims 1 to 3.
(8) According to the encoding method according to any one of claims 1 to 3, a codeword string obtained by performing variable length encoding on the input bit sequence can be transmitted via a communication network. A transmission medium characterized by comprising.
(9) A program, wherein each step in the encoding method according to any one of claims 1 to 3 is configured to be executed by a computer.
[0011]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described using preferred examples.
FIG. 1 is a block diagram of an embodiment of an encoding apparatus according to the present invention, FIG. 2 is a diagram showing a conventional variable length encoding table, and FIG. 3 is a block diagram showing a specific configuration of 17 encoding units in FIG. FIG. 4 is a diagram showing an encoding table suitable for implementing the present invention. FIG. 5 is a diagram showing timing of DSV control and encoding. FIG. 6 is a diagram showing a state in which DSV control bits are inserted into an input bit sequence. FIGS. 7 and 8 are diagrams for explaining calculation of DSV control bits to be inserted into an input bit sequence, and FIG. 9 is a block diagram of another embodiment of an encoding device according to the present invention.
[0012]
1 to 9, A and B are coding devices, 1 is an input data memory, 2 is a 17 coding unit, 2A is a shift register, 2B is a coding table, 2C is a polarity judgment unit, and 3 is a DSV calculation unit. Reference numeral 4 denotes a control bit determination unit, 5 denotes a DSV control bit memory, 6 denotes an NRZI conversion unit, 7 denotes an output buffer, 8 denotes a timing control unit, and 9 and 10 denote selectors 1 and 2.
[0013]
According to the present invention, as shown in FIG. 1, a codeword sequence satisfying a predetermined run-length restriction rule (RLL (d, k), for example, RLL (1, 7)) for an input bit sequence (input data). In order to obtain the variable length code in accordance with the coding rule, the maximum constraint length at the time of coding is N (N is an integer of 2 or more). is there.
[0014]
Further, the present invention provides M (M is an integer of 2 or more) coding table elements (six "table elements 0" (Sk = 0) as shown in FIG. 4) predetermined according to the variable length code rule. ~ "Table element 5" (Sk = 5)), for each m bits (m is an integer of 2 or more; Dk; Dk = 11 bits) of the input bit sequence (that is, an 11-bit string is obtained from the input data). It is taken out and shifted by 2 bits at a time from the lower bit to the upper bit of this 11-bit string, for each Dk = 11 bits, and corresponds to a code word bit of n bits (n is an integer. M>n; for example, 3 bits). Obtaining a codeword Ck, obtaining a CDS corresponding to each of the codewords Ck, and converting at least a DSV control bit generated based on the CDS into the input bit with a predetermined bit interval. And a step of sequentially inserted into a column, by performing DSV control using the DSV control bits, said input bit sequence is a coding method, characterized by variable length coding.
[0015]
Further, in the present invention, in addition to the configuration of the above-described encoding method, a step of determining the DSV control bit based on a DSV that is a sum of the CDSs, and determining the determined DSV control bit and the input bit sequence. Holding, and performing variable length encoding of the input bit sequence based on the DSV control bits with reference to the M encoding table elements. Is the way.
[0016]
Further, the present invention is an encoding method, wherein the minimum run length d of the RLL (d, k) in the above-mentioned encoding method is 1, and the maximum run length k is 7.
[0017]
Further, the present invention provides a codeword sequence satisfying a predetermined run-length restriction rule (RLL (d, k)) for an input bit sequence in accordance with a coding rule using a variable-length code. An encoding apparatus having a configuration in which the input bit sequence is variable-length coded according to a variable length coding rule with a constraint length of N (N is an integer of 2 or more), wherein M (M) ( Referring to the encoding table elements (M is an integer of 2 or more) (as shown in FIG. 4, six “table elements 0” (Sk = 0) to “table elements 5” (Sk = 5)) For every m bits (m is an integer of 2 or more; Dk; Dk = 11 bits) of the input bit sequence (that is, an 11-bit string is extracted from the input data, and 2 bits are shifted in the direction from the lower bits to the upper bits of the 11-bit string). Dk shifted by bit Means for obtaining codewords Ck corresponding to codeword bits of n bits (where n is an integer; m> n, for example, 3 bits), means for obtaining a CDS corresponding to each of the codewords Ck; Means for sequentially inserting at least a DSV control bit generated based on the CDS into the input bit sequence at a predetermined bit interval, and performing DSV control using the DSV control bit to change the input bit sequence. An encoding apparatus characterized by performing long encoding.
[0018]
Further, in the present invention, in addition to the configuration of the above-described encoding device, a means for determining the DSV control bit based on a DSV that is a sum of the CDSs, and the determined DSV control bit and the input bit sequence Encoding means for performing variable length encoding of the input bit sequence with reference to the M encoding table elements based on the DSV control bits. Device.
[0019]
Further, the present invention is an encoding device, wherein the minimum run length d of the RLL (d, k) in the encoding device is 1 and the maximum run length k is 7.
[0020]
Still further, the present invention is a recording medium characterized by recording and forming a codeword sequence obtained by performing variable length encoding on the input bit sequence by the encoding method or the encoding device described above.
[0021]
Furthermore, the present invention is characterized in that the coding method or the coding device described above is configured such that a codeword string obtained by performing variable length coding on the input bit sequence can be transmitted through a communication network. Transmission medium.
[0022]
Furthermore, the present invention is a program characterized in that each step in the above-mentioned encoding method is configured to be executed by a computer.
[0023]
Next, a specific example of the present invention will be described.
As shown in FIG. 1, an encoding device A according to an embodiment of the present invention includes an input data memory 1, a 17 encoding unit 2, a DSV operation unit 3, a control bit determination unit 4, a DSV control bit memory 5, an NRZI A conversion unit 6 and an output buffer 7 are provided. The 17 encoding unit 2 has an encoding table 2B.
[0024]
An input bit sequence (input data) is supplied to the input side (17 encoding unit 2) of the encoding device A. In this input data, an information data sequence such as image and sound to be recorded or transmitted is converted into a binary series digital information data sequence by a discretizing means (not shown), and then an error correction code is added by a format unit (not shown). This is a data bit sequence that has been subjected to so-called formatting, such as structuring and sector structuring, and has been converted into a synchronous frame.
[0025]
The input data supplied to the encoding device A is split into two, one is output to the input data memory 1, and the other is output to the encoding table 2B side. The input data memory 1 stores input data in synchronization frame units.
[0026]
On the other hand, the input data supplied to the encoding table 2B is supplied to the input side of the encoding table 2B in 11-bit units so as to match the number of input bits (11 bits) of the encoding table 2B. The input data Dk (FIG. 4) in units of 11 bits supplied to the input side of the encoding table 2B has a predetermined encoding timing (bit synchronization clock × 2) in a direction from the lower bits to the upper bits. The data is sequentially shifted by two bits. In other words, with respect to the input data in units of 11 bits, new input data is sequentially supplied every two bits from the lower bit to the upper bit at predetermined coding timing.
[0027]
Thus, in the encoding table 2B, the input data is converted and output as a 3-bit code word Ck (FIG. 4) every 11 bits at a predetermined encoding timing, and a DSV control bit described later is inserted at a predetermined bit interval. This is output to the NRZI conversion section 6 as a decoded codeword string (FIG. 6).
[0028]
The code word string (FIG. 6) in which the DSV control bits are inserted at a predetermined bit interval is a code word string having a minimum run length of 1 and a maximum run length of 7 that satisfies the run length restriction rule RLL (1, 7). This codeword string is NRZI-converted by the NRZI converter 6 and sent to the output buffer 7 as an NRZI-converted signal, where it is converted and output to a predetermined bit rate. Thus, the NRZI conversion signal output from the output buffer 7 is supplied to the laser driving circuit, and the recording laser light generated based on the NRZI conversion signal is supplied to the optical pickup (optical head) and irradiated on the recording medium. The information is recorded on an optical disc, which is an example of a recording medium. The NRZI conversion signal output from the output buffer 7 is supplied to a magnetic head drive circuit, and a recording current generated based on the NRZI conversion signal is supplied to the magnetic head, and the magnetic head slides on the magnetic recording medium. It is recorded on a magnetic tape which is an example of a magnetic recording medium. Further, the NRZI conversion signal output from the output buffer 7 is subjected to transmission path encoding in a subsequent stage, and is transmitted to a receiving side connected to these networks via a communication network such as the Internet, a local network, or a home network. Transmission media.
[0029]
Also, by converting the input data Dk in units of 11 bits into codewords Ck in units of 3 bits (FIG. 4) at the above-mentioned predetermined coding timing, a CDS corresponding to the input data Dk is obtained. This CDS is output to the DSV calculator 3.
[0030]
Specifically, as shown in FIG. 3, the input data Dk is supplied to the polarity determination unit 2C, and a polarity signal indicating the bit polarity of the input data Dk is determined, and the polarity signal is output to the DSV calculation unit 3. Be done
[0031]
The DSV calculator 3 calculates a DSV value that is an integrated value of CDS integrated from the start of the synchronization frame of the input data. The obtained DSV value is supplied to the control bit determination unit 4, the DSV control bit is determined based on the DSV value, and the DSV control bits are sequentially stored in the DSV control bit memory 5.
[0032]
As shown in FIG. 3, the specific configuration of the 17 encoding unit 2 includes a shift register 2A, an encoding table 2B, and a polarity determination unit 2C. As described above, the input data is input to the encoding table 2B in units of 11 bits that are sequentially shifted by two bits via the shift register 2A driven by the bit synchronization clock. The encoding table 2B includes six states in which the state information (table element) Sk is "0" to "5". Details of the configuration of the encoding table 2B will be described later.
[0033]
The shift register 2A stores 11 bits of input data in synchronization with a bit synchronization clock, and sends out the stored 11 bits of input data to the encoding table 2B. As described above, the encoding table 2B specifies the next state information (Sk + 1) using the supplied 3-bit code word Ck and CDS corresponding to the supplied 11-bit input data Dk. At the next encoding timing, the shift register 2A shifts the stored 11-bit input data by 2 bits, reads new 2-bit input data, and reads the new 11-bit input data. To read the encoding table 2B.
[0034]
In response to this, the encoding table 2B further specifies the next state information (Sk + 1) using the supplied 3-bit code word Ck and CDS corresponding to the new 11-bit input data Dk. By repeating such a series of operations, a series of input data continuously supplied to the shift register 2A is converted into a codeword string (FIG. 6) in which DSV control bits described later are inserted at predetermined bit intervals by the encoding table 2B. ).
[0035]
The encoding table 2B includes six table elements Sk (Sk = 0 to Sk = 5) as described above. Each of the table elements Sk = 0 to Sk = 5 has a plurality of types of input data Dk patterns. In the encoding table 2B (FIG. 4), any bit represented by x in Dk may be an arbitrary bit. Ck is a codeword of 3 bits for the input data Dk, CDS indicates a codeword digital sum, and Sk + 1 indicates a table element to be selected next.
[0036]
The polarity determining unit 2C determines and outputs the polarity described above for each bit pattern of the code word Ck that is an output bit. When the code word Ck has an odd number of “1”, it outputs “0”, and when the code word Ck has an even number, it outputs “1” to the DSV operation unit 3. When the polarity of the code word string (FIG. 6) is inverted by NRZI conversion, "0" is output, and when not inverted, "1" is output.
[0037]
Next, DSV control and encoding will be described.
FIG. 5 is a diagram showing the timing of DSV control and encoding. FIG. 5 shows a state in which the input data is divided into four continuous synchronization frames “frame 0” to “frame 3”. After "frame 3", "frame 4", "frame 5",... "Frame n" are sequentially arranged. Each synchronization frame indicates a cycle (unit) in which a synchronization word (synchronization signal) is inserted. FIG. 6 shows a code word string in which DSV control bits of “1” or “0” are inserted every two frames of the input data shown in FIG. In this way, the codeword string corresponding to each frame is encoded so that the value of DSV becomes small.
[0038]
For example, during the frame period (“frame 0” shown in FIG. 5) in which the input data of “frame 0” is supplied to the shift register 2A configuring the 17-encoding unit 2 described above, the above-described encoding table 2B , DSV operation unit 3 and control bit determination unit 4 sequentially calculate and determine a number of DSV control bits corresponding to the input data of “frame 0”, and sequentially store the DSV control bits in DSV control bit memory 5. At the same time, the input data of “frame 0” in the encoding table 2B forms a codeword string in which DSV control bits are not inserted at predetermined bit intervals. This code word string is temporarily stored in the input data memory 1.
[0039]
When the next frame period arrives, the input data of “frame 1” is supplied to the shift register 2A. During the period in which the input data of “frame 1” is supplied (“frame 1” shown in FIG. 5), the DSV control bits corresponding to the input data of “frame 0” stored in the DSV control bit memory 5 are The DSV control bits are sequentially read out and are sequentially inserted at predetermined bit intervals into codeword strings corresponding to “frame 0” read out from the input data memory 1 and not inserted at predetermined bit intervals.
[0040]
Thus, the coded sequence of “frame 0” into which the DSV control bits have been inserted is output to the NRZI conversion unit 6 described above. On the other hand, for the input data of “frame 1”, a number of DSV control bits similar to those obtained for the input data of “frame 0” are sequentially calculated and determined, and the DSV control bits are determined. These are sequentially stored in the memory 5. At the same time, in the input data of “frame 1” in the encoding table 2B, a code word string in which DSV control bits are not inserted at predetermined bit intervals is formed. This code word string is temporarily stored in the input data memory 1.
[0041]
When the next frame period arrives, the input data of “frame 2” is supplied to the shift register 2A. During the period in which the input data of “frame 2” is supplied (“frame 2” shown in FIG. 5), the DSV control bits corresponding to the input data of “frame 1” stored in the DSV control bit memory 5 are The DSV control bits are sequentially read out and are sequentially inserted at predetermined bit intervals into codeword strings corresponding to “frame 1” read out from the input data memory 1 and not inserted at predetermined bit intervals.
[0042]
Thus, the coded sequence of “frame 1” into which the DSV control bits have been inserted is output to the NRZI conversion unit 6 described above. On the other hand, for the input data of “frame 2”, a number of DSV control bits similar to those obtained for the input data of “frame 1” are sequentially calculated and determined, and the DSV control bits are determined. These are sequentially stored in the memory 5. At the same time, in the input data of “frame 2” in the encoding table 2B, a code word string in which DSV control bits are not inserted at predetermined bit intervals is formed. This code word string is temporarily stored in the input data memory 1.
[0043]
When the next frame period arrives, the input data of “frame 3” is supplied to the shift register 2A. During the period in which the input data of “frame 3” is supplied (“frame 3” shown in FIG. 5), the DSV control bits corresponding to the input data of “frame 2” stored in the DSV control bit memory 5 are The DSV control bits are sequentially read out and are sequentially inserted at predetermined bit intervals into code word strings corresponding to “frame 2” read out from the input data memory 1 and not inserted at predetermined bit intervals.
[0044]
Thus, the coded sequence of “frame 2” into which the DSV control bits have been inserted is output to the NRZI conversion unit 6 described above. On the other hand, for the input data of “frame 3”, a number of DSV control bits similar to those obtained for the input data of “frame 2” are sequentially calculated and determined, and the DSV control bits are determined. These are sequentially stored in the memory 5. At the same time, in the input data of “frame 3” in the encoding table 2B, a code word string in which DSV control bits are not inserted at predetermined bit intervals is formed. This code word string is temporarily stored in the input data memory 1.
[0045]
Similarly, for each of the input data of “frame 4”, “frame 5”,..., “Frame n”, “frame 3”, “frame”,. The encoded word sequence of “n−1)” is sequentially output to the NRZI conversion unit 6 described above.
[0046]
In other words, the operation is as follows.
That is, first, the DSV control bit “0” and the DSV control bit “1” are separately inserted into the input data, and two systems of input data with DSV control bits (first and second input data with DSV control bits) Create At the same time, the input data is stored in the input data memory 1.
[0047]
Next, the polarity signal and the CDS value corresponding to the first DSV control bit-added input data are obtained by, for example, encoding the first DSV control bit-added input data using the encoding table 2B. Based on the polarity signal and the CDS value, a first DSV value corresponding to the input data with the first DSV control bit is obtained.
[0048]
Also, the polarity signal and the CDS value corresponding to the second input data with DSV control bits are obtained by, for example, encoding the second input data with DSV control bits using the encoding table 2B. Based on the polarity signal and the CDS value, a second DSV value corresponding to the input data with the second DSV control bit is obtained.
[0049]
Then, at the next DSV control bit insertion point, the first DSV value and the second DSV value are compared to determine which absolute value is smaller. An insertion DSV control bit in the input data with one DSV control bit corresponding to the DSV value having a small absolute value, that is, one insertion DSV control bit is selected as a desired DSV control bit. This desired DSV control bit is stored in the DSV control bit memory 5.
[0050]
By repeating this, a plurality of desired DSV control bits are stored in the DSV control bit memory 5. Next, the input data is read from the input data memory 1. The desired DSV control bit is read from the DSV control bit memory 5. Then, the desired DSV control bit is inserted into the input data when it is read, to obtain the final input data with the DSV control bit.
[0051]
The final input data with DSV control bits is encoded by the encoding table 2B to obtain an output codeword string. Then, the output code word sequence is output to the NRZI conversion unit 6.
[0052]
In the above-described determination of the DSV control bits, each DSV value is determined by the control bit determination unit 4 according to the CDS and the polarity of the input data of each frame, and the insertion point of the DSV control bits shown in black in FIG. Each time, the polarity (“0” or “1”) of the DSV control bit may be determined so that the absolute value of the DSV value becomes small.
[0053]
For example, when the CDS is “3” and the DSV calculation is started from “0” (that is, the first polarity is “0”), the code word Ck is “000”. As a result, there is no inversion between three bits, and the DSV becomes “−3” (= 0 + (− 1) + (− 1) + (− 1)). Next, the operation is performed from the negative polarity.
[0054]
If the next CDS is "3" and the polarity is "1", the original DSV is -3 and the code word Ck is "000", and since there is no polarity inversion in the code word, -3 + (-3). DSV is “−6”. If the next CDS is “1” and the polarity is “0”, the codeword Ck is “001”, the DSV is “−7” (= −6 + (− 1)), and the next CDS is − If the polarity is "0" at 3, that is, the codeword Ck is "100" and the DSV is "-4" (= -7-(-3)).
[0055]
The above-described operation will be described in more detail with reference to FIGS.
For example, a description will be given of a process in which input data is a 21-bit string of “11 × 111001110001111000”, x is a DSV control bit, and x is determined. The MSB of the input data is the left end “1” of the 21-bit string, and the LSB is the right end “0” of the 21-bit string. Here, from the state where the encoding table (FIG. 4) 2B is in the initial state (table element 0, Sk = 0), the DSV is “0”, and the bit polarity after NRZI modulation is “1”, the code of the input bit is changed. Will be described. In the initial state, the input data for the 11-bit string input to the encoding table (FIG. 4) is “11 × 11100111” from the MSB to the 11th bit.
First, coding when the DSV control bit x is “0” will be described, and then coding when the DSV control bit x is “1” will be described.
[0056]
(When the DSV control bit x is "0")
(1) First, the 11-bit string “11011100111” of the input data corresponds to the pattern “110111001xx” of the input data Dk described in the fourth row from the top of the table element 0 (Sk = 0) of the encoding table. Accordingly, as shown in FIGS. 4 and 7, the code word Ck = 001, CDS = 1, and the next state information (Sk + 1) = 5. Since the number of “1” of Ck is odd, the polarity is “0”. The DSV at this time is “1”.
[0057]
(2) Next, the 11-bit string “11011100111” of the input data is shifted left by 2 bits to generate a new 11-bit string “01110011100” of the input data. This new 11-bit string “01110011100” corresponds to the pattern “01xxxxxxxxxxxx” of the input data Dk described in the first row from the top of the table element 5 (Sk = 5) of the encoding table. Accordingly, as shown in FIGS. 4 and 7, the code words Ck = 000, CDS = 3, and the next state information (Sk + 1) = 5. Since the number of “1” of Ck is “0”, the polarity is “1”. The DSV at this time is “−2”.
[0058]
(3) Next, the 11-bit string “01110011100” of the input data is shifted left by 2 bits to generate a new 11-bit string “11001110001” of the input data. This new 11-bit string “11001110001” corresponds to the pattern “11xxxxxxxxxxxx” of the input data Dk described in the second row from the top of table element 5 (Sk = 5) of the encoding table. Accordingly, as shown in FIG. 4 and FIG. 7, the code words Ck = 000, CDS = 3, and the next state information (Sk + 1) = 0. Since the number of “1” of Ck is “0”, the polarity is “1”. The DSV at this time is “−5”.
[0059]
(4) Next, the 11-bit string “11001110001” of the input data is shifted to the left by 2 bits to generate a new 11-bit string “00111000111” of the input data. This new 11-bit string “00111000111” corresponds to the pattern “001xxxxxxxxx” of the input data Dk described in the seventh row from the top of table element 0 (Sk = 0) of the encoding table. Accordingly, as shown in FIGS. 4 and 7, the code word Ck = 010, CDS = −1, and the next state information (Sk + 1) = 2. Since the number of “1” of Ck is odd, the polarity is “0”. The DSV at this time is “−4”.
[0060]
(5) Next, the 11-bit string “00111000111” of the input data is shifted to the left by 2 bits to generate a new 11-bit string “1110011110” of the input data. This new 11-bit string “1110011110” corresponds to the pattern “11xxxxxxxxxxxx” of the input data Dk described in the second row from the top of the table element 2 (Sk = 2) of the encoding table. Accordingly, as shown in FIGS. 4 and 7, the code word Ck = 100, CDS = -3, and the next state information (Sk + 1) = 0. Since the number of “1” of Ck is odd, the polarity is “0”. The DSV at this time is “−7”.
[0061]
(6) Next, the 11-bit string “1110011110” of the input data is shifted left by 2 bits to generate a new 11-bit string “10001111000” of the input data. This new 11-bit string “10001111000” corresponds to the pattern “10xxxxxxxxxxxx” of the input data Dk described in the second row from the top of table element 0 (Sk = 0) of the encoding table. Accordingly, as shown in FIGS. 4 and 7, the codeword Ck = 001, CDS = 1, and the next state information (Sk + 1) = 1. Since the number of “1” of Ck is odd, the polarity is “0”. The DSV at this time is “−8”.
[0062]
In this manner, when the DSV control bit x is “0”, the DSV of the 21-bit string of the input data “11x111001110001111000” is sequentially obtained from the encoding table of FIG. 4 (DSV = 1, −2, −5, − 4, -7, -8).
[0063]
On the other hand, (when the DSV control bit x is “1”)
(1) First, the 11-bit string “11111100111” of the input data corresponds to the pattern “11xxxxxxxxx” of the input data Dk described in the sixth row from the top of the table element 0 (Sk = 0) of the encoding table. Accordingly, as shown in FIGS. 4 and 8, the code word Ck = 101, CDS = -1, and the next state information (Sk + 1) = 1. Since the number of “1” of Ck is even, the polarity is “1”. The DSV at this time is “−1”.
[0064]
(2) Next, the 11-bit string “11111100111” of the input data is shifted to the left by 2 bits to generate a new 11-bit string “11110011100” of the input data. The new 11-bit string “11110011100” corresponds to the pattern “11xxxxxxxxxxxx” of the input data Dk described above or in the sixth row of the table element 1 (Sk = 1) of the encoding table. Accordingly, as shown in FIGS. 4 and 8, the codeword Ck = 000, CDS = 3, and the next state information (Sk + 1) = 0. Since the number of “1” of Ck is “0”, the polarity is “1”. The DSV at this time is “2”.
[0065]
(3) Next, the 11-bit string “11110011100” of the input data is shifted left by 2 bits to generate a new 11-bit string “11001110001” of the input data. This new 11-bit string “11001110001” corresponds to the pattern “11xxxxxxxxxxxx” of the input data Dk described in the sixth row from the top of table element 0 (Sk = 0) of the encoding table. Accordingly, as shown in FIGS. 4 and 8, the code word Ck = 101, CDS = -1, and the next state information (Sk + 1) = 1. Since the number of “1” of Ck is even, the polarity is “1”. The DSV at this time is “1”.
[0066]
(4) Next, the 11-bit string “11001110001” of the input data is shifted to the left by 2 bits to generate a new 11-bit string “00111000111” of the input data. This new 11-bit string “00111000111” corresponds to the pattern “001xxxxxxxxx” of the input data Dk described in the seventh row from the top of table element 1 (Sk = 1) of the encoding table. Accordingly, as shown in FIGS. 4 and 8, the code word Ck = 010, CDS = −1, and the next state information (Sk + 1) = 2. Since the number of “1” of Ck is odd, the polarity is “0”. The DSV at this time is “0”.
[0067]
(5) Next, the 11-bit string “00111000111” of the input data is shifted to the left by 2 bits to generate a new 11-bit string “1110011110” of the input data. This new 11-bit string “1110011110” corresponds to the pattern “11xxxxxxxxxxxx” of the input data Dk described in the second row from the top of the table element 2 (Sk = 2) of the encoding table. Accordingly, as shown in FIGS. 4 and 8, the code word Ck = 100, CDS = -3, and the next state information (Sk + 1) = 0. Since the number of “1” of Ck is odd, the polarity is “0”. The DSV at this time is “3”.
[0068]
(6) Next, the 11-bit string “1110011110” of the input data is shifted left by 2 bits to generate a new 11-bit string “10001111000” of the input data. This new 11-bit string “10001111000” corresponds to the pattern “10xxxxxxxxxxxx” of the input data Dk described in the second row from the top of table element 0 (Sk = 0) of the encoding table. Accordingly, as shown in FIG. 4 and FIG. 8, the code word Ck = 001, CDS = 1, and the next state information (Sk + 1) = 1. Since the number of “1” of Ck is odd, the polarity is “0”. The DSV at this time is “4”.
[0069]
In this manner, when the DSV control bit x is “1”, the DSV of the 21-bit string of the input data “11x111001110001111000” is sequentially obtained from the encoding table of FIG. 4 (DSV = −1, 2, 1, 0, 3, 4).
[0070]
Thus, by using the above-described method, the DSV control bit is set to “0” for one of the input data and “1” for the other, and the DSV at the next DSV control bit insertion point is compared. The first DSV control bit is determined.
[0071]
FIG. 9 is a block diagram of another embodiment of the encoding apparatus according to the present invention, which is an encoding apparatus based on the above-described operation. This encoding device B (FIG. 9) includes selectors 1 and 2 connected in cascade between the DSV control bit memory and the 17 encoding unit 2 in the configuration of the encoding device A (FIG. 1). This is equivalent to the configuration in which the connection is made. The same components as those described above are denoted by the same reference numerals, and description thereof will be omitted. Input data and DSV control bits are supplied to the selectors 1 and 2, respectively.
[0072]
As shown in FIG. 9, the timing control unit 8 generates and outputs a timing signal of the operation of the entire encoding device B. In this figure, the block for determining the DSV control bit and the block for encoding are configured as the same block and described. However, depending on the speed limitation in operation, two or more blocks having the same configuration may be configured. Alternatively, time-division processing may be performed on the same block.
[0073]
Now, the determination of the DSV control bits using the encoding device B will be described.
When the input data of frame 0 is input, the selector 2 selects the input data or the DSV control bit. The input data is input to the shift register 2A via the input data memory 1 and the selector 2, respectively, and sequentially outputs the CDS for the upper two bits of the input data while referring to the encoding table 2B as described above, The DSV calculation unit 3 performs the DSV calculation while watching the polarity signal.
[0074]
When the DSV supplied from the DSV calculation unit 3 reaches a predetermined bit position, the control bit determination unit 4 determines a DSV control bit based on the magnitude of the DSV, and stores the determined DSV control bit in the DSV control bit memory 5. Send the bit and continue the operation to determine the next DSV control bit.
[0075]
When the input data of the frame 0 is completed, the input of the selector 1 selects the DSV control bit memory 5, and the input of the frame 0 stored in the input data memory 1 is performed in accordance with the DSV control bits stored in the DSV control bit memory 5. Encoding is performed according to the data.
[0076]
As described above, it is possible to perform DSV control using an encoding table capable of outputting a CDS for each of the upper 2 bits of each 11 bits of input data, and it is possible to perform complex control even for variable length codes having different constraint lengths. It is possible to provide an encoding method, an encoding device, and a recording medium capable of performing DSV control with a simple algorithm without requiring any complicated processing.
[0077]
【The invention's effect】
As described above, according to the present invention, by performing DSV control using the DSV control bits and performing variable-length coding on the input bit sequence, complicated variable-length codes having different constraint lengths can be obtained. An encoding method and an encoding device capable of performing DSV control with a simple algorithm without the need for processing, a recording medium recording a variable-length encoded codeword sequence, and communicating a variable-length encoded codeword sequence It is possible to provide a transmission medium to be transmitted via a network, and a program for causing a computer to execute each step for performing variable-length encoding of a codeword string related to digital input data.
[Brief description of the drawings]
FIG. 1 is a block diagram of an embodiment of an encoding device according to the present invention.
FIG. 2 is a diagram showing a conventional variable-length coding table.
FIG. 3 is a block diagram showing a configuration of a 17 encoding unit in FIG. 1;
FIG. 4 is a diagram showing an encoding table suitable for implementing the present invention;
FIG. 5 is a diagram showing timings of DSV control and encoding.
FIG. 6 is a diagram showing a state where a DSV control bit is inserted into an input bit sequence.
FIG. 7 is a diagram for explaining calculation of DSV control bits to be inserted into an input bit sequence.
FIG. 8 is a diagram for explaining calculation of DSV control bits to be inserted into an input bit sequence.
FIG. 9 is a block diagram showing another embodiment of the encoding apparatus according to the present invention;
[Explanation of symbols]
1 Input data memory
2 17 encoding unit
2A shift register
2B encoding table
2C polarity judgment unit
3 DSV operation unit
4 Control bit determination unit
5 DSV control bit memory
6 NRZI converter
7 Output buffer
8 Timing control section
9,10 Selector 1,2
A, B encoding device

Claims

In order to obtain a codeword string satisfying a predetermined run-length restriction rule (RLL (d, k)) for an input bit sequence in accordance with a coding rule using a variable-length code, the maximum constraint length at the time of coding is N ( N is an integer of 2 or more) variable length coding rule, the input bit sequence is a variable length coding method,
With reference to M (M is an integer of 2 or more) coding table elements determined in advance according to the variable length code rule, n bits (n is set) for every m bits (m is an integer of 2 or more) of the input bit sequence Is an integer, obtaining codewords corresponding to codeword bits where m>n);
Obtaining a code word digital sum (CDS) corresponding to each of said code words;
Sequentially inserting at least a digital sum variation (DSV) control bit generated based on the CDS into the input bit sequence at a predetermined bit interval;
An encoding method, wherein the input bit sequence is subjected to variable length encoding by performing DSV control using the DSV control bits.

Determining the DSV control bit based on the DSV that is the sum of the CDSs;
Holding the determined DSV control bits and the input bit sequence;
A step of performing variable-length encoding of the input bit sequence based on the DSV control bits and referring to the M encoding table elements. Method.

3. The encoding method according to claim 1, wherein a minimum run length d of the RLL (d, k) is 1, and a maximum run length k is 7.

In order to obtain a codeword string satisfying a predetermined run-length restriction rule (RLL (d, k)) for an input bit sequence in accordance with a coding rule using a variable-length code, the maximum constraint length at the time of coding is N ( N is an integer of 2 or more) variable length coding rule, the variable length coding of the input bit sequence is a coding device having a configuration,
With reference to M (M is an integer of 2 or more) coding table elements determined in advance according to the variable length code rule, n bits (n is set) for every m bits (m is an integer of 2 or more) of the input bit sequence Is an integer, means for obtaining a codeword corresponding to a codeword bit of m> n),
Means for obtaining a code word digital sum (CDS) corresponding to each of said code words;
Means for sequentially inserting at least a digital sum variation (DSV) control bit generated based on the CDS into the input bit sequence at a predetermined bit interval;
An encoding device, wherein the input bit sequence is subjected to variable length encoding by performing DSV control using the DSV control bits.

Means for determining the DSV control bit based on a DSV that is the sum of the CDSs;
Means for holding the determined DSV control bit and the input bit sequence;
5. The code according to claim 4, further comprising: means for performing variable length coding of the input bit sequence while referring to the M coding table elements based on the DSV control bits. Device.

The encoding apparatus according to claim 4, wherein a minimum run length d of the RLL (d, k) is 1, and a maximum run length k is 7. 7.

4. A recording medium characterized by recording and forming a codeword sequence obtained by performing variable length encoding on the input bit sequence by the encoding method according to claim 1.

According to the encoding method of any one of claims 1 to 3, a code word sequence obtained by performing variable length encoding on the input bit sequence can be transmitted via a communication network. A transmission medium characterized by the above-mentioned.

4. A program, wherein each step of the encoding method according to claim 1 is executed by a computer.