【０００１】
【発明の属する技術分野】
本発明は、画像形成装置に関し、詳細には、データの漏れを発生させることなくバス周波数を変更して、省電力を行う画像形成装置に関する。
【０００２】
【従来の技術】
近時、プリンタ、複写装置、ファクシミリ装置等の画像形成装置においても、省電力化が要望され、各種方法で消費電力の削減を図っている。
【０００３】
ところが、従来から、周波数を低くして消費電力を抑えようとすると、ネットワークインターフェースの対応等に見られるように、多数の不具合があり、周波数を変化させることができなかった。
【０００４】
すなわち、ネットワーク上には自器宛てのパケットや他の機器宛てのパケット等全てが流れており、また、ブロードキャストやマルチキャスト等のように複数相手のパケットも存在する。そこで、信号線自体を監視し、変化すると、Ｗａｋｅ ｕｐする仕様とすると、他の機器宛てのパケットであってもＷａｋｅ ｕｐしてしまい、Ｓｌｅｅｐしている暇もない。また、ネットワークには、データ以外にもブロードキャストの応答も行う必要があり、ネットワークは常に監視を行う必要がある。
【０００５】
このようなネットワークインタフェースを備えた画像形成装置においては、省エネルギを目的としてシステムバス周波数を変更するために、ＳＳＣＧ（クロックジェネレータ）の周波数を変更すると、周波数が安定するまでに掛かる時間の間、ＣＰＵの動作、ＡＳＩＣの動作を停止する必要がある。
【０００６】
ところが、このような周波数が安定するまでの時間の間であっても、データの再送をできる限り回避するためには、ネットワークのパケットの受信を継続して行えるようにする必要がある。
【０００７】
【発明が解決しようとする課題】
しかしながら、技術にあっては、上述のように、省電力化を図るために、システムバスの周波数を変更しようとして、クロックジェネレータの周波数を変更すると、周波数が安定するまでに掛かる時間の間、ＣＰＵの動作、ＡＳＩＣの動作を停止する必要がある。
【０００８】
したがって、このような周波数が安定するまでの時間の間であっても、データの再送をできる限り回避するためには、ネットワークのパケットの受信を継続して行えるようにする必要があり、システムバスの周波数を変更して、省電力化を図ることができなかった。
【０００９】
そこで、本発明は、ネットワークのパケット処理の最低限度のレベルの部分（ＰＨＹチップとＭＡＣチップ）だけに電源を供給して、受信動作を継続させるとともに、ＣＰＵ、ＡＳＩＣが動作できなくても、データ受信を継続できるような十分な大きさの受信バッファを設け、一方でＣＰＵ、ＡＳＩＣの動作を一時ストップさせて、その間にシステムバス周波数を変更して、省電力を行う画像形成装置を提供することを目的としている。
【００１０】
具体的には、請求項１記載の発明は、所定のネットワークに接続されたＭＡＣを有するネットワークインタフェースを備え、当該ネットワークインタフェースを介してネットワークからのデータを受信して、クロックジェネレータからの所定周波数のバスクロックに基づいてＣＰＵ、ＡＳＩＣ及びＳＤＲＡＭが動作して、受信データを記録出力するに際して、所定タイミングで、ＣＰＵが、ＡＳＩＣを介してＳＤＲＡＭをセルフリフレッシュ状態に移行させるとともに当該ＡＳＩＣの動作を停止させ、当該ＣＰＵがＷＡＩＴ状態に移行した後、Ｉ２Ｃインタフェースでクロックジェネレータに接続されたレジスタからクロックジェネレータに変更後の周波数を通知する周波数変更要求を行って、当該クロックジェネレータからのＣＰＵ、ＡＳＩＣ及びＳＤＲＡＭへのクロックの周波数を当該通知による周波数に変更させて省電力モードに移行するとともに、クロックジェネレータがクロック周波数を変更する際のＣＰＵ及びＡＳＩＣの動作を一時停止する間にネットワークインタフェースを介して受信した受信データを、受信データバッファに蓄積することにより、ネットワークのパケット処理の最低限度のレベルの部分（ＰＨＹチップとＭＡＣチップ）にだけ電源を供給して、受信動作を継続させ、ＣＰＵ、ＡＳＩＣが動作できなくてもデータ受信を受信データバッファに蓄積し、この間にＣＰＵ、ＡＳＩＣの動作を一時停止または電源オフさせて、その間にシステムバス周波数の変更を行って、データ漏れを発生させることなく、周波数を変更して、消費電力を削減することのできる画像形成装置を提供することを目的としている。
【００１１】
請求項２記載の発明は、ネットワークインタフェースからのデータ受信が所定時間発生せず、かつ、その他の動作要求がないと、ＣＰＵが、ＡＳＩＣを介してＳＤＲＡＭをセルフリフレッシュ状態に移行させ、当該ＣＰＵがＷＡＩＴ状態に移行した後、ＭＡＣのレジスタからクロックジェネレータに周波数０の周波数変更要求を行って、当該クロックジェネレータからのＣＰＵ、ＡＳＩＣ及びＳＤＲＡＭへのクロックの出力を停止させて省電力モードに移行することにより、周波数変更のためにＣＰＵやＡＳＩＣの動作を一時停止させるだけでなく、ネットワーク受信データが無い場合で、他の動作もしていない状態の時に積極的にＡＳＩＣやＣＰＵの動作を停止させるとともに、ＣＰＵ及びＡＳＩＣの動作停止から動作を再開するまでのネットワークデータを受信データバッファに蓄え、受信データの漏れを発生させることなく、より一層消費電力を削減することのできる画像形成装置を提供することを目的としている。
【００１２】
請求項３記載の発明は、省電力モード状態で、ネットワークインタフェースがネットワークからデータを受信すると、レジスタからＩ２Ｃインタフェースを経由してクロックジェネレータにクロック復帰信号を送出し、ＭＡＣがインターラプト信号をＣＰＵに出力して、省電力モードから復帰することにより、ＭＡＣで全てを指示して、ＣＰＵ、ＡＳＩＣが動作していなくても、また、電源がオフであっても、ネットワークデータの受信に基づいて、省電力モード状態から通常待機状態に適切に移行し、より一層消費電力を削減するとともに、適切に省電力モード状態から復帰することのできる画像形成装置を提供することを目的としている。
【００１３】
【課題を解決するための手段】
請求項１記載の発明の画像形成装置は、所定のネットワークに接続されたＭＡＣを有するネットワークインタフェースを備え、当該ネットワークインタフェースを介して前記ネットワークからのデータを受信して、クロックジェネレータからの所定周波数のバスクロックに基づいてＣＰＵ、ＡＳＩＣ及びＳＤＲＡＭが動作して、前記受信データを記録出力する画像形成装置において、前記ネットワークインタフェースを介して受信した受信データを蓄積する受信データバッファと、前記ＭＡＣ内にＩ２Ｃインタフェースで前記クロックジェネレータに接続され当該クロックジェネレータに周波数変更要求を行うレジスタと、を備え、所定タイミングで、前記ＣＰＵが、前記ＡＳＩＣを介して前記ＳＤＲＡＭをセルフリフレッシュ状態に移行させるとともに当該ＡＳＩＣの動作を停止させ、当該ＣＰＵがＷＡＩＴ状態に移行した後、前記ＭＡＣの前記レジスタから前記クロックジェネレータに変更後の周波数を通知する周波数変更要求を行って、当該クロックジェネレータからの前記ＣＰＵ、ＡＳＩＣ及びＳＤＲＡＭへのクロックの周波数を当該通知による周波数に変更させて省電力モードに移行するとともに、前記クロックジェネレータがクロック周波数を変更する際の前記ＣＰＵ及び前記ＡＳＩＣの動作を一時停止する時間分の前記ネットワークインタフェースを介して受信した受信データを前記受信データバッファに蓄積することにより、上記目的を達成している。
【００１４】
上記構成によれば、所定のネットワークに接続されたＭＡＣを有するネットワークインタフェースを備え、当該ネットワークインタフェースを介してネットワークからのデータを受信して、クロックジェネレータからの所定周波数のバスクロックに基づいてＣＰＵ、ＡＳＩＣ及びＳＤＲＡＭが動作して、受信データを記録出力するに際して、所定タイミングで、ＣＰＵが、ＡＳＩＣを介してＳＤＲＡＭをセルフリフレッシュ状態に移行させるとともに当該ＡＳＩＣの動作を停止させ、当該ＣＰＵがＷＡＩＴ状態に移行した後、Ｉ２Ｃインタフェースでクロックジェネレータに接続されたレジスタからクロックジェネレータに変更後の周波数を通知する周波数変更要求を行って、当該クロックジェネレータからのＣＰＵ、ＡＳＩＣ及びＳＤＲＡＭへのクロックの周波数を当該通知による周波数に変更させて省電力モードに移行するとともに、クロックジェネレータがクロック周波数を変更する際のＣＰＵ及びＡＳＩＣの動作を一時停止する間にネットワークインタフェースを介して受信した受信データを、受信データバッファに蓄積するので、ネットワークのパケット処理の最低限度のレベルの部分（ＰＨＹチップとＭＡＣチップ）にだけ電源を供給して、受信動作を継続させ、ＣＰＵ、ＡＳＩＣが動作できなくてもデータ受信を受信データバッファに蓄積することができるとともに、この間にＣＰＵ、ＡＳＩＣの動作を一時停止または電源オフさせて、その間にシステムバス周波数の変更を行うことができ、データ漏れを発生させることなく、周波数を変更して、消費電力を削減することができる。
【００１５】
この場合、例えば、請求項２に記載するように、前記画像形成装置は、前記ネットワークインタフェースからのデータ受信が所定時間発生せず、かつ、その他の動作要求がないと、前記ＣＰＵが、前記ＡＳＩＣを介して前記ＳＤＲＡＭをセルフリフレッシュ状態に移行させ、当該ＣＰＵがＷＡＩＴ状態に移行した後、前記ＭＡＣのレジスタから前記クロックジェネレータに周波数０の周波数変更要求を行って、当該クロックジェネレータからの前記ＣＰＵ、ＡＳＩＣ及びＳＤＲＡＭへのクロックの出力を停止させて省電力モードに移行するものであってもよい。
【００１６】
上記構成によれば、ネットワークインタフェースからのデータ受信が所定時間発生せず、かつ、その他の動作要求がないと、ＣＰＵが、ＡＳＩＣを介してＳＤＲＡＭをセルフリフレッシュ状態に移行させ、当該ＣＰＵがＷＡＩＴ状態に移行した後、ＭＡＣのレジスタからクロックジェネレータに周波数０の周波数変更要求を行って、当該クロックジェネレータからのＣＰＵ、ＡＳＩＣ及びＳＤＲＡＭへのクロックの出力を停止させて省電力モードに移行するので、周波数変更のためにＣＰＵやＡＳＩＣの動作を一時停止させるだけでなく、ネットワーク受信データが無い場合で、他の動作もしていない状態の時に積極的にＡＳＩＣやＣＰＵの動作を停止させることができるとともに、ＣＰＵ及びＡＳＩＣの動作停止から動作を再開するまでのネットワークデータを受信データバッファに蓄えることができ、受信データの漏れを発生させることなく、より一層消費電力を削減することができる。
【００１７】
また、例えば、請求項３に記載するように、前記画像形成装置は、前記省電力モード状態で、前記ネットワークインタフェースが前記ネットワークからデータを受信すると、前記レジスタから前記Ｉ２Ｃインタフェースを経由して前記クロックジェネレータにクロック復帰信号を送出し、前記ＭＡＣがインターラプト信号を前記ＣＰＵに出力して、前記省電力モードから復帰するものであってもよい。
【００１８】
上記構成によれば、省電力モード状態で、ネットワークインタフェースがネットワークからデータを受信すると、レジスタからＩ２Ｃインタフェースを経由してクロックジェネレータにクロック復帰信号を送出し、ＭＡＣがインターラプト信号をＣＰＵに出力して、省電力モードから復帰するので、ＭＡＣで全てを指示して、ＣＰＵ、ＡＳＩＣが動作していなくても、また、電源がオフであっても、ネットワークデータの受信に基づいて、省電力モード状態から通常待機状態に適切に移行することができ、より一層消費電力を削減することができるとともに、適切に省電力モード状態から復帰することができる。
【００１９】
【発明の実施の形態】
以下、本発明の好適な実施の形態を添付図面に基づいて詳細に説明する。なお、以下に述べる実施の形態は、本発明の好適な実施の形態であるから、技術的に好ましい種々の限定が付されているが、本発明の範囲は、以下の説明において特に本発明を限定する旨の記載がない限り、これらの態様に限られるものではない。
【００２０】
図１〜図３は、本発明の画像形成装置の第１の実施の形態を示す図であり、図１は、本発明の画像形成装置の第１の実施の形態を適用したプリンタ、複写装置、ファクシミリ装置等の画像形成装置のコントローラ１の概略ブロック構成図である。
【００２１】
図１において、コントローラ１は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ ）２、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ ）３、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）４、クロッジェネレータ５、ハードディスク（ＨＤＤ）６、電源部７、エンジンＩ／Ｆ８、フラッシュメモリ９、ＩＥＥＥ１２８４Ｉ／Ｆ１０、ＰＨＹ＆ＭＡＣ１１及び操作パネルＩ／Ｆ１２等を備えており各部は、システムバス１３で接続されている。
【００２２】
このコントローラ１は、ＣＰＵ２の制御下で、画像形成装置１としてのシーケンスを実行するとともに、システムバス１３の周波数を変更して省電力を行う。
【００２３】
エンジンＩ／Ｆ８には、プリンタエンジンが接続されており、プリンタエンジンは、所定の印刷方式、例えば、電子写真方式等の印刷方式で印刷データに基づいて印刷処理を行う。
【００２４】
フラッシュメモリ９は、プログラムを格納しており、ＣＰＵ２は、フラッシュメモリ９内のプログラムに基づいて、画像形成装置１の各部を制御する。
【００２５】
クロックジェネレータ５は、各種周波数のクロックを生成して、ＣＰＵ２にＣＰＵクロックＣＰＵＣＬＫを、ＡＳＩＣ３にＡＳＩＣクロックＡＳＩＣＣＬＫを、ＳＤＲＡＭ４にメモリクロックＭＥＭＣＬＫをそれぞれ出力する。
【００２６】
ＩＥＥＥ１２８４Ｉ／Ｆ１０には、各種周辺機器が接続され、ＩＥＥＥ１２８４Ｉ／Ｆ１０は、当該接続されている周辺機器との間で、高速の双方向パラレル通信を行う。
【００２７】
ＰＨＹ＆ＭＡＣ（ネットワークインタフェース）１１は、ホストコンピュータとの通信用のネットワークインタフェースであり、そのＭＡＣチップ１１ａは、図２に示すように、ネットワークインタフェース受信データＦＩＦＯ（受信データバッファ）２１、タイマ２２及び周波数設定レジスタ２３等を備えており、ネットワークインタフェース受信データＦＩＦＯ２１には、所定のネットワークが接続されている。ネットワークインタフェース受信データＦＩＦＯ２１は、ネットワークからのデータ（ネットワークデータ）の蓄積を行い、当該データの受信状況に応じてタイマ２２に信号を出力する。タイマ２２は、ネットワークインタフェース受信データＦＩＦＯ２１からの信号に基づいて、ＣＰＵ２に対してインタラプトを送出する。周波数設定レジスタ２３は、Ｉ２Ｃインタフェースによりクロックジェネレータ５に接続されており、クロックジェネレータ５に対して、ＣＰＵクロックＣＰＵＣＬＫ、ＡＳＩＣクロックＡＳＩＣＣＬＫ、メモリクロックＭＥＭＣＬＫ及びその他の設定を指示する。
【００２８】
操作パネルＩ／Ｆ１２には、コントローラ１の適用される画像形成装置の操作パネルが接続され、操作パネルからの操作信号や操作パネルの表示部への表示データ等の授受を行う。
【００２９】
電源部７は、コントローラ１のＰＨＹ＆ＭＡＣ１１以外の各部に電源を供給するもので、ＰＨＹ＆ＭＡＣ１１からのコントロール信号に基づいて電源の供給と供給停止を行って、省エネモードでの電力消費の削減を行う。なお、ＰＨＹ＆ＭＡＣ１１には、図示しない電源部から電源が供給され、コントローラ１の適用される画像形成装置の主電源がオンであるときには、当該電源部から常時電源が供給される。
【００３０】
次に、本実施の形態の作用を説明する。本実施の形態のコントローラ１は、省エネ時にシステムバス１３の周波数を変更して省電力を行う。例えば、ＣＰＵ２、ＡＳＩＣ３、ＳＤＲＡＭ４のクロックを１３３ＭＨｚから６６ＭＨｚに変更するものとして、以下説明する。
【００３１】
すなわち、コントローラ１は、図３に示すように、例えば、いま、システムバスの周波数が１３３ＭＨｚであったとすると（ステップＳ１０１）、次に、ＣＰＵ２が、ＡＳＩＣ３のＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）等の動作が終了していることを確認し、終了していると、ＣＰＵ２からＡＳＩＣ３を経由してＳＤＲＡＭ４にセルフリフレッシュになるよう指示（ＣＫＥ信号をディスエーブル）する（ステップＳ１０２）。
【００３２】
次に、ＣＰＵ２は、ＰＨＹ＆ＭＡＣ１１のＭＡＣ１１ａの周波数設定レジスタ２３に６６ＭＨｚになるよう値を設定し、ＭＡＣ１１ａ内のタイマに３．１ｍｓｅｃを設定してスタートをかける（ステップＳ１０３）。ＭＡＣの周波数設定レジスタ２３は、データが設定されると、ＣＰＵ２のＷＡＩＴコマンドを実行させるとともに（ステップＳ１０４）、Ｉ２Ｃインターフェース経由でクロックジェネレータ５にデータの送出を開始する（ステップＳ１０５）。このデータは、２９ｂｉｔあり、全部で７２．５μｓｅｃ時間が掛かる。
【００３３】
クロックジェネレータ５は、データを受け取ると、最大（ｍａｘ）で、約３ｍｓｅｃ後に安定して周波数を１３３ＭＨｚから６６ＭＨｚに変更して出力する（ステップＳ１０６）。
【００３４】
そして、ＣＰＵ２は、ＷＡＩＴコマンドを実行すると、その内部のＰＬＬも停止し、省電力モード状態に入る。この省電力モードから抜けるには、インタラプトの入力が必要になる。
【００３５】
また、コントローラ１は、クロックジェネレータ５がクロック周波数を変更する際のＣＰＵ２及びＡＳＩＣ３の動作を一時停止する間にＰＨＹ＆ＭＡＣ１１を介して受信した受信データを、受信データバッファであるネットワークＩ／Ｆ受信データＦＩＦＯ２１に蓄積する。
【００３６】
そこで、省電力モードから抜ける場合、ＰＨＹ＆ＭＡＣ１１のＭＡＣ内部のタイマ２２が３．１ｍｓｅｃをカウントアップすると、インタラプトをＣＰＵ２に向かって出力する（ステップＳ１０７）。
【００３７】
インタラプトを受け取ったＣＰＵ２は、ＷＡＩＴ状態を抜け出し、通常のモードに復帰して動作を再開する（ステップＳ１０８）。ＣＰＵ２は、通常動作を再開すると、ＡＳＩＣ３の周波数に関わるレジスタを再設定し、ＳＤＲＡＭ４のセルフリフレッシュを解除して、省電力制御処理を終了する（ステップＳ１０９）。
【００３８】
このように、本実施の形態の画像形成装置のコントローラ１は、所定のネットワークに接続されたＭＡＣ１１ａを有するネットワークインタフェースであるＰＨＹ＆ＭＡＣ１１を備え、当該ＰＨＹ＆ＭＡＣ１１を介してネットワークからのデータを受信して、クロックジェネレータ５からの所定周波数のバスクロックに基づいてＣＰＵ２、ＡＳＩＣ３及びＳＤＲＡＭ４が動作して、受信データを記録出力するに際して、所定タイミングで、ＣＰＵ２が、ＡＳＩＣ３を介してＳＤＲＡＭ４をセルフリフレッシュ状態に移行させるとともに当該ＡＳＩＣ３の動作を停止させ、当該ＣＰＵ２がＷＡＩＴ状態に移行した後、Ｉ２Ｃインタフェースでクロックジェネレータ５に接続された周波数設定レジスタ２３からクロックジェネレータ５に変更後の周波数を通知する周波数変更要求を行って、当該クロックジェネレータ５からのＣＰＵ２、ＡＳＩＣ３及びＳＤＲＡＭ４へのクロックの周波数を当該通知による周波数に変更させて省電力モードに移行するとともに、クロックジェネレータ５がクロック周波数を変更する際のＣＰＵ２及びＡＳＩＣ３の動作を一時停止する間にＰＨＹ＆ＭＡＣ１１を介して受信した受信データを、受信データバッファであるネットワークＩ／Ｆ受信データＦＩＦＯ２１に蓄積する。
【００３９】
したがって、ネットワークのパケット処理の最低限度のレベルの部分であるＰＨＹ＆ＭＡＣ１１にだけ電源を供給して、受信動作を継続させ、ＣＰＵ２、ＡＳＩＣ３が動作できなくてもデータ受信をネットワークＩ／Ｆ受信データＦＩＦＯ２１に蓄積することができるとともに、この間にＣＰＵ２、ＡＳＩＣ３の動作を一時停止または電源オフさせて、その間にシステムバス周波数の変更を行うことができ、データ漏れを発生させることなく、周波数を変更して、消費電力を削減することができる。
【００４０】
図４は、本発明の画像形成装置の第２の実施の形態を適用した画像形成装置のコントローラによる省電力モード処理を示すフローチャートである。
【００４１】
なお、本実施の形態は、上記第１の実施の形態の画像形成装置及びコントローラ１と同様の画像形成装置及びコントローラに適用したものであり、本実施の形態の説明においては、必要に応じて、上記第１の実施の形態の説明で用いた符号をそのまま用いて説明する。
【００４２】
本実施の形態のコントローラ１は、ネットワークインタフェースであるＰＨＹ＆ＭＡＣ１１からデータが受信されない時間が一定時間経過し、かつ、その他の動作要求がないと、ＳＤＲＡＭ４をセルフリフレッシュ状態に移行させ、ＣＰＵ２をＷＡＩＴ状態にして、ＭＡＣからクロックジェネレータ５にコマンドを送出して、ＣＰＵ２、ＡＣＩＣ３及びＳＤＲＡＭ４のクロックを停止するところにその特徴がある。
【００４３】
すなわち、いま、例として、ＣＰＵ２、ＡＳＩＣ３及びＳＤＲＡＭ４のクロックを１３３ＭＨｚから停止するものとすると、コントローラ１は、図４に示すように、まず、現在１３３ＭＨｚのクロック周波数とすると（ステップＳ２０１）、ネットワークインターフェースであるＰＨＹ＆ＭＡＣ１１がデータの受信を行わない無受信時間を計測し、無受信時間が一定時間が経過すると（ステップＳ２０２）、その他の動作要求が無いことを確認する（ステップＳ２０３）。
【００４４】
そして、無受信時間が一定時間を経過し、かつ、その他の動作要求がないと、ＣＰＵ２は、ＡＳＩＣ３のＤＭＡ等の動作が終了していることを確認し、終了していると、ＣＰＵ２からＡＳＩＣ３を経由してＳＤＲＡＭ４にセルフリフレッシュになるよう指示（ＣＫＥ信号をディスエーブル）する（ステップＳ２０４）。次に、ＰＨＹ＆ＭＡＣ１１のＭＡＣの周波数設定レジスタ２３に０ＭＨｚ（クロック停止）になるよう値を設定し（ステップＳ２０５）、ＭＡＣの周波数設定レジスタ２３にデータが設定されると、ＣＰＵ２のＷＡＩＴコマンドを実行させるとともに（ステップＳ２０６）、ＭＡＣの周波数設定レジスタ２３がＩ２Ｃインターフェース経由でクロックジェネレータ５にデータ（０ＭＨｚのデータ）の送出を開始する（ステップＳ２０７）。このデータは、２９ｂｉｔあり、全部で７２．５μｓｅｃ時間が掛かる。
【００４５】
クロックジェネレータ５は、データを受け取ると、周波数を変化させるが、本実施の形態の場合、０ＭＨｚであるため、クロックの送出を停止する（ステップＳ２０８）。
【００４６】
一方、クロックジェネレータ５にコマンドを送出している間に、上述のように、ＣＰＵ２でＷＡＩＴ命令を実行させ（ステップＳ２０６）、このＷＡＩＴコマンドを実行すると、ＣＰＵ２の内部のＰＬＬも停止し、省電力モード状態に入る。
【００４７】
この省電力モードから抜けるには、インタラプトの入力が必要になり、インタラプト待ちの状態となる。
【００４８】
そして、コントローラ１は、ＣＰＵ２及びＡＳＩＣ３の動作停止から動作を再開するまでのネットワークデータをネットワークＩ／Ｆ受信データＦＩＦＯ２１に蓄える。
【００４９】
このように、本実施の形態の画像形成装置のコントローラ１は、ＰＨＹ＆ＭＡＣ１１からのデータ受信が所定時間発生せず、かつ、その他の動作要求がないと、ＣＰＵ２が、ＡＳＩＣ３を介してＳＤＲＡＭ４をセルフリフレッシュ状態に移行させ、当該ＣＰＵ２がＷＡＩＴ状態に移行した後、ＭＡＣ１１ａの周波数設定レジスタ２３からクロックジェネレータ５に周波数０の周波数変更要求を行って、当該クロックジェネレータ５からのＣＰＵ２、ＡＳＩＣ３及びＳＤＲＡＭ４へのクロックの出力を停止させて省電力モードに移行している。
【００５０】
したがって、周波数変更のためにＣＰＵ２やＡＳＩＣ３の動作を一時停止させるだけでなく、ネットワーク受信データが無い場合で、他の動作もしていない状態の時に積極的にＡＳＩＣ３やＣＰＵ２の動作を停止させることができるとともに、ＣＰＵ２及びＡＳＩＣ３の動作停止から動作を再開するまでのネットワークデータをネットワークＩ／Ｆ受信データＦＩＦＯ２１に蓄えることができ、受信データの漏れを発生させることなく、より一層消費電力を削減することができる。
【００５１】
図５は、本発明の画像形成装置の第３の実施の形態を適用した画像形成装置のコントローラによる省電力モード処理を示すフローチャートである。
【００５２】
なお、本実施の形態は、上記第１の実施の形態の画像形成装置及びコントローラ１と同様の画像形成装置及びコントローラに適用したものであり、本実施の形態の説明においては、必要に応じて、上記第１の実施の形態の説明で用いた符号をそのまま用いて説明する。
【００５３】
本実施の形態のコントローラ１は、ネットワークインタフェースであるＰＨＹ＆ＭＡＣ１１からデータが受信されると、ＭＡＣチップ１１ａがインタラプト信号をＣＰＵ２に送出し、クロックジェネレータ５にＣＰＵ２、ＡＣＩＣ３及びＳＤＲＡＭ４のクロックスタート信号を送出して、省電力モードから通常待機状態に復帰するところにその特徴がある。
【００５４】
すなわち、コントローラ１は、図５に示すように、省電力待機状態で（ステップＳ３０１）、ネットワークインタフェースであるＰＨＹ＆ＭＡＣ１１からネットワークデータを受信すると（ステップＳ３０２）、ＰＨＹ＆ＭＡＣ１１のＭＡＣチップ１１ａからＩ２Ｃインターフェースを経由して、クロックジェネレータ５にクロック出力の開始を指示するクロック出力信号を出力する（ステップＳ３０４）。
【００５５】
次に、ＭＡＣ１１ａ内のタイマ２２が３．１ｍｓｅｃの時間を計数してカウントアップが終了すると、クロックジェネレータ５は、省電力待機状態に入る前の周波数である１３３ＭＨｚを安定して出力するようになる。
【００５６】
そこで、タイマ２２がカウントアップを終了すると、ＭＡＣチップ１１ａのタイマ２２が、ＣＰＵ２に向かってインタラプトを出力し（ステップＳ３０６）、インタラプトを受け取ったＣＰＵ２は、ＷＡＩＴ状態から抜け出して動作を再開する（ステップＳ３０７）。
【００５７】
ＣＰＵ２が通常動作を開始すると、ＡＳＩＣ３のレジスタを操作して、ＳＤＲＡＭ４のセルフリフレッシュを解除して、通常動作を再開する（ステップＳ３０８）。
【００５８】
このように、本実施の形態の画像形成装置のコントローラ１は、省電力モード状態で、ＰＨＹ＆ＭＡＣ１１がネットワークからデータを受信すると、周波数設定レジスタ２３からＩ２Ｃインタフェースを経由してクロックジェネレータ５にクロック復帰信号を送出し、ＭＡＣチップ１１ａがインターラプト信号をＣＰＵ２に出力して、省電力モードから復帰している。
【００５９】
したがって、ＭＡＣチップ１１ａで全てを指示して、ＣＰＵ２、ＡＳＩＣ３が動作していなくても、また、電源がオフであっても、ネットワークデータの受信に基づいて、省電力モード状態から通常待機状態に適切に移行することができ、より一層消費電力を削減することができるとともに、適切に省電力モード状態から復帰することができる。
【００６０】
以上、本発明者によってなされた発明を好適な実施の形態に基づき具体的に説明したが、本発明は上記のものに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６１】
【発明の効果】
請求項１記載の発明の画像形成装置によれば、所定のネットワークに接続されたＭＡＣを有するネットワークインタフェースを備え、当該ネットワークインタフェースを介してネットワークからのデータを受信して、クロックジェネレータからの所定周波数のバスクロックに基づいてＣＰＵ、ＡＳＩＣ及びＳＤＲＡＭが動作して、受信データを記録出力するに際して、所定タイミングで、ＣＰＵが、ＡＳＩＣを介してＳＤＲＡＭをセルフリフレッシュ状態に移行させるとともに当該ＡＳＩＣの動作を停止させ、当該ＣＰＵがＷＡＩＴ状態に移行した後、Ｉ２Ｃインタフェースでクロックジェネレータに接続されたレジスタからクロックジェネレータに変更後の周波数を通知する周波数変更要求を行って、当該クロックジェネレータからのＣＰＵ、ＡＳＩＣ及びＳＤＲＡＭへのクロックの周波数を当該通知による周波数に変更させて省電力モードに移行するとともに、クロックジェネレータがクロック周波数を変更する際のＣＰＵ及びＡＳＩＣの動作を一時停止する間にネットワークインタフェースを介して受信した受信データを、受信データバッファに蓄積するので、ネットワークのパケット処理の最低限度のレベルの部分（ＰＨＹチップとＭＡＣチップ）にだけ電源を供給して、受信動作を継続させ、ＣＰＵ、ＡＳＩＣが動作できなくてもデータ受信を受信データバッファに蓄積することができるとともに、この間にＣＰＵ、ＡＳＩＣの動作を一時停止または電源オフさせて、その間にシステムバス周波数の変更を行うことができ、データ漏れを発生させることなく、周波数を変更して、消費電力を削減することができる。
【００６２】
請求項２記載の発明の画像形成装置によれば、ネットワークインタフェースからのデータ受信が所定時間発生せず、かつ、その他の動作要求がないと、ＣＰＵが、ＡＳＩＣを介してＳＤＲＡＭをセルフリフレッシュ状態に移行させ、当該ＣＰＵがＷＡＩＴ状態に移行した後、ＭＡＣのレジスタからクロックジェネレータに周波数０の周波数変更要求を行って、当該クロックジェネレータからのＣＰＵ、ＡＳＩＣ及びＳＤＲＡＭへのクロックの出力を停止させて省電力モードに移行するので、周波数変更のためにＣＰＵやＡＳＩＣの動作を一時停止させるだけでなく、ネットワーク受信データが無い場合で、他の動作もしていない状態の時に積極的にＡＳＩＣやＣＰＵの動作を停止させることができるとともに、ＣＰＵ及びＡＳＩＣの動作停止から動作を再開するまでのネットワークデータを受信データバッファに蓄えることができ、受信データの漏れを発生させることなく、より一層消費電力を削減することができる。
【００６３】
請求項３記載の発明の画像形成装置によれば、省電力モード状態で、ネットワークインタフェースがネットワークからデータを受信すると、レジスタからＩ２Ｃインタフェースを経由してクロックジェネレータにクロック復帰信号を送出し、ＭＡＣがインターラプト信号をＣＰＵに出力して、省電力モードから復帰するので、ＭＡＣで全てを指示して、ＣＰＵ、ＡＳＩＣが動作していなくても、また、電源がオフであっても、ネットワークデータの受信に基づいて、省電力モード状態から通常待機状態に適切に移行することができ、より一層消費電力を削減することができるとともに、適切に省電力モード状態から復帰することができる。
【図面の簡単な説明】
【図１】本発明の画像形成装置の第１の実施の形態を適用した画像形成装置のコントローラの概略回路ブロック構成図。
【図２】図１のＰＨＹ＆ＭＡＣのＭＡＣチップの要部回路ブロック図。
【図３】図１のコントローラによる省電力制御処理を示すフローチャート。
【図４】本発明の画像形成装置の第２の実施の形態を適用した画像形成装置のコントローラによる省電力制御処理を示すフローチャート。
【図５】本発明の画像形成装置の第３の実施の形態を適用した画像形成装置のコントローラによる省電力復帰制御処理を示すフローチャート。
【符号の説明】
１ コントローラ
２ ＣＰＵ
３ ＡＳＩＣ
４ ＳＤＲＡＭ
５ クロックジェネレータ
６ ハードディスク
７ 電源部
８ エンジンＩ／Ｆ
９ フラッシュメモリ
１０ ＩＥＥＥ１２８４Ｉ／Ｆ
１１ ＰＨＹ＆ＭＡＣ
１２ 操作パネルＩ／Ｆ
１３ システムバス[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to an image forming apparatus, and more particularly, to an image forming apparatus that changes a bus frequency without causing data leakage to save power.
[0002]
[Prior art]
In recent years, image forming apparatuses such as printers, copiers, and facsimile apparatuses have been demanded to save power, and various methods have been used to reduce power consumption.
[0003]
However, conventionally, when trying to reduce the power consumption by lowering the frequency, there are a number of inconveniences as seen in the correspondence of the network interface, and the frequency cannot be changed.
[0004]
In other words, all packets, such as packets addressed to the own device and packets addressed to other devices, flow on the network, and there are also packets addressed to a plurality of devices, such as broadcast and multicast. Therefore, if the signal line itself is monitored and changed to wake up, even if the packet is addressed to another device, the wake up occurs, and there is no time to sleep. In addition to the data, the network must also respond to the broadcast, and the network must constantly monitor.
[0005]
In an image forming apparatus having such a network interface, when the frequency of an SSCG (clock generator) is changed in order to change the system bus frequency for the purpose of energy saving, the time required for the frequency to stabilize is changed. It is necessary to stop the operation of the CPU and the operation of the ASIC.
[0006]
However, in order to avoid retransmission of data as much as possible even during such a time until the frequency is stabilized, it is necessary to continuously receive network packets.
[0007]
[Problems to be solved by the invention]
However, in the technology, as described above, when the frequency of the clock generator is changed in order to change the frequency of the system bus in order to save power, the CPU takes a long time until the frequency is stabilized. Operation and the ASIC operation need to be stopped.
[0008]
Therefore, in order to avoid data retransmission as much as possible even during such a time until the frequency is stabilized, it is necessary to continuously receive network packets. , The power saving could not be achieved.
[0009]
Therefore, the present invention supplies power only to the minimum level part (PHY chip and MAC chip) of the packet processing of the network so that the receiving operation is continued, and even if the CPU and the ASIC cannot operate, the data is transmitted. Provided is an image forming apparatus which is provided with a reception buffer having a sufficiently large size so that reception can be continued, while temporarily stopping operations of a CPU and an ASIC, and changing a system bus frequency in the meantime to save power. It is an object.
[0010]
Specifically, the invention according to claim 1 includes a network interface having a MAC connected to a predetermined network, receives data from the network via the network interface, and receives data of a predetermined frequency from a clock generator. When the CPU, the ASIC, and the SDRAM operate based on the bus clock to record and output the received data, at a predetermined timing, the CPU shifts the SDRAM to the self-refresh state via the ASIC and stops the operation of the ASIC. After the CPU has shifted to the WAIT state, a request for frequency change is sent from the register connected to the clock generator to the clock generator via the I2C interface, and the CPU, AS C and the frequency of the clock to the SDRAM are changed to the frequency according to the notification, the mode shifts to the power saving mode, and the operation of the CPU and the ASIC when the clock generator changes the clock frequency is temporarily stopped via the network interface. By accumulating the received data received in the receiving data buffer, the power is supplied only to the minimum level part (PHY chip and MAC chip) of the packet processing of the network, and the receiving operation is continued. Even if the ASIC cannot operate, data reception is stored in the reception data buffer, and during this time, the operation of the CPU and the ASIC is temporarily stopped or the power is turned off, and during that time, the system bus frequency is changed to cause data leakage. Without changing the frequency to reduce power consumption. And its object is to provide an image forming apparatus that can.
[0011]
According to the second aspect of the present invention, when data reception from the network interface does not occur for a predetermined time and there is no other operation request, the CPU shifts the SDRAM to the self-refresh state via the ASIC, and the CPU After the transition to the WAIT state, a request for changing the frequency of the frequency 0 is made from the MAC register to the clock generator, the output of the clock from the clock generator to the CPU, the ASIC and the SDRAM is stopped, and the mode is shifted to the power saving mode. In addition to temporarily suspending the operation of the CPU and the ASIC for changing the frequency, when there is no network reception data, the operation of the ASIC and the CPU is actively stopped when other operations are not being performed. Necessary from the stop of the operation of the CPU and the ASIC to the restart of the operation. It stores up network data in the reception data buffer, without causing leakage of the received data, and its object is to provide an image forming apparatus capable of reducing more power consumption.
[0012]
According to a third aspect of the present invention, when the network interface receives data from the network in the power saving mode, a clock return signal is sent from the register to the clock generator via the I2C interface, and the MAC sends the interrupt signal to the CPU. By outputting and returning from the power saving mode, even if the MAC indicates all, even if the CPU and the ASIC are not operating or the power is off, based on the reception of the network data, It is an object of the present invention to provide an image forming apparatus capable of appropriately shifting from a power saving mode state to a normal standby state, further reducing power consumption, and appropriately returning from the power saving mode state.
[0013]
[Means for Solving the Problems]
The image forming apparatus according to the first aspect of the present invention includes a network interface having a MAC connected to a predetermined network, receives data from the network via the network interface, and receives data of a predetermined frequency from a clock generator. In an image forming apparatus in which a CPU, an ASIC, and an SDRAM operate based on a bus clock to record and output the reception data, a reception data buffer for storing reception data received via the network interface; A register connected to the clock generator via an interface to request the clock generator to change the frequency. At a predetermined timing, the CPU shifts the SDRAM to a self-refresh state via the ASIC. The ASIC stops the operation of the ASIC, and after the CPU shifts to the WAIT state, issues a frequency change request for notifying the clock generator of the changed frequency from the register of the MAC, and issues the frequency change request from the clock generator. Time for changing the frequency of the clock to the CPU, ASIC, and SDRAM to the frequency according to the notification and shifting to the power saving mode, and for temporarily stopping the operations of the CPU and the ASIC when the clock generator changes the clock frequency. The above object is achieved by storing received data received via the network interface in the received data buffer.
[0014]
According to the above configuration, the system includes a network interface having a MAC connected to a predetermined network, receives data from the network via the network interface, and receives a signal from the clock generator based on a bus clock of a predetermined frequency from the clock generator. When the ASIC and the SDRAM operate to record and output the received data, at a predetermined timing, the CPU shifts the SDRAM to the self-refresh state via the ASIC, stops the operation of the ASIC, and sets the CPU to the WAIT state. After the shift, a frequency change request for notifying the clock generator of the changed frequency is made from the register connected to the clock generator via the I2C interface, and the CPU, ASIC, and SDRA from the clock generator are transmitted. To the power-saving mode by changing the frequency of the clock to the notification to the power-saving mode, and receiving the data via the network interface while the clock generator temporarily stops the operation of the CPU and the ASIC when changing the clock frequency. Since the received data is stored in the received data buffer, power is supplied only to the minimum level part (PHY chip and MAC chip) of the packet processing of the network, the receiving operation is continued, and the CPU and the ASIC can operate. It is possible to accumulate data reception in the reception data buffer even without this, and during this time, suspend the operation of the CPU and ASIC or turn off the power, and change the system bus frequency during that time, causing data leakage. Frequency to reduce power consumption It is possible.
[0015]
In this case, for example, as described in claim 2, the image forming apparatus is configured such that, if data reception from the network interface does not occur for a predetermined time and there is no other operation request, the CPU executes the ASIC. The SDRAM is shifted to the self-refresh state via the CPU, and after the CPU shifts to the WAIT state, a request for changing the frequency of the frequency 0 is made from the register of the MAC to the clock generator, and the CPU from the clock generator is The output of the clock to the ASIC and the SDRAM may be stopped to shift to the power saving mode.
[0016]
According to the above configuration, if data reception from the network interface does not occur for a predetermined time and there is no other operation request, the CPU shifts the SDRAM to the self-refresh state via the ASIC, and the CPU shifts to the WAIT state. After the transition to, the MAC register issues a frequency change request of frequency 0 to the clock generator, stops outputting the clock from the clock generator to the CPU, ASIC and SDRAM, and shifts to the power saving mode. In addition to temporarily suspending the operation of the CPU and the ASIC for the change, when there is no network reception data, the operation of the ASIC or the CPU can be actively stopped when other operations are not performed. From the time when the operation of the CPU and the ASIC is stopped until the time when the operation is restarted Tsu network data can be stored in the reception data buffer, without causing leakage of the received data, can be reduced even more power consumption.
[0017]
Further, for example, as described in claim 3, when the network interface receives data from the network in the power saving mode state, the image forming apparatus outputs the clock from the register via the I2C interface. A clock return signal may be sent to a generator, and the MAC may output an interrupt signal to the CPU to return from the power saving mode.
[0018]
According to the above configuration, when the network interface receives data from the network in the power saving mode, the register sends a clock return signal to the clock generator via the I2C interface, and the MAC outputs an interrupt signal to the CPU. Therefore, even if the CPU and the ASIC are not operating or the power is off, the power saving mode is set based on the reception of the network data. It is possible to appropriately transition from the state to the normal standby state, further reduce power consumption, and appropriately return from the power saving mode state.
[0019]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. Note that the embodiments described below are preferred embodiments of the present invention, and thus various technically preferable limitations are added. However, the scope of the present invention is not limited to the embodiments described below. The embodiments are not limited to these embodiments unless otherwise specified.
[0020]
FIGS. 1 to 3 are views showing a first embodiment of the image forming apparatus of the present invention, and FIG. 1 is a printer and a copying apparatus to which the first embodiment of the image forming apparatus of the present invention is applied. 1 is a schematic block diagram of a controller 1 of an image forming apparatus such as a facsimile machine.
[0021]
In FIG. 1, a controller 1 includes a CPU (Central Processing Unit) 2, an ASIC (Application Specific Integrated Circuit) 3, an SDRAM (Synchronous Dynamic Random Access Memory, a hard disk drive of a Synchronous Dynamic Random Access Memory 7, a generator 6) An I / F 8, a flash memory 9, an IEEE 1284 I / F 10, a PHY & MAC 11, an operation panel I / F 12, and the like are provided, and each unit is connected by a system bus 13.
[0022]
The controller 1 executes a sequence as the image forming apparatus 1 under the control of the CPU 2 and changes the frequency of the system bus 13 to save power.
[0023]
A printer engine is connected to the engine I / F 8, and the printer engine performs a printing process based on print data in a predetermined printing method, for example, a printing method such as an electrophotographic method.
[0024]
The flash memory 9 stores a program, and the CPU 2 controls each unit of the image forming apparatus 1 based on the program in the flash memory 9.
[0025]
The clock generator 5 generates clocks of various frequencies, and outputs a CPU clock CPUCLK to the CPU 2, an ASIC clock ASICCLK to the ASIC 3, and a memory clock MEMCLK to the SDRAM 4, respectively.
[0026]
Various peripheral devices are connected to the IEEE 1284 I / F 10, and the IEEE 1284 I / F 10 performs high-speed bidirectional parallel communication with the connected peripheral devices.
[0027]
A PHY & MAC (network interface) 11 is a network interface for communication with a host computer. As shown in FIG. 2, the MAC chip 11a includes a network interface reception data FIFO (reception data buffer) 21, a timer 22, and a frequency setting. A register 23 and the like are provided, and a predetermined network is connected to the network interface reception data FIFO 21. The network interface reception data FIFO 21 accumulates data (network data) from the network, and outputs a signal to the timer 22 according to the reception status of the data. The timer 22 sends an interrupt to the CPU 2 based on a signal from the network interface reception data FIFO 21. The frequency setting register 23 is connected to the clock generator 5 through an I2C interface, and instructs the clock generator 5 to set a CPU clock CPUCLK, an ASIC clock ASICCLK, a memory clock MEMCLK, and other settings.
[0028]
The operation panel I / F 12 is connected to an operation panel of an image forming apparatus to which the controller 1 is applied, and sends and receives operation signals from the operation panel, display data to a display unit of the operation panel, and the like.
[0029]
The power supply unit 7 supplies power to each unit of the controller 1 other than the PHY & MAC 11, and supplies and stops power supply based on a control signal from the PHY & MAC 11, thereby reducing power consumption in the energy saving mode. Power is supplied to the PHY & MAC 11 from a power supply unit (not shown), and when the main power supply of the image forming apparatus to which the controller 1 is applied is on, power is always supplied from the power supply unit.
[0030]
Next, the operation of the present embodiment will be described. The controller 1 of the present embodiment performs power saving by changing the frequency of the system bus 13 during energy saving. For example, a description will be given below assuming that the clocks of the CPU 2, the ASIC 3, and the SDRAM 4 are changed from 133 MHz to 66 MHz.
[0031]
That is, as shown in FIG. 3, for example, assuming that the frequency of the system bus is 133 MHz (step S101), the CPU 2 then performs an operation such as DMA (Direct Memory Access) of the ASIC 3 as shown in FIG. It is confirmed that the process has been completed. If the process has been completed, the CPU 2 instructs the SDRAM 4 via the ASIC 3 to perform self-refresh (disable the CKE signal) (step S102).
[0032]
Next, the CPU 2 sets a value to 66 MHz in the frequency setting register 23 of the MAC 11a of the PHY & MAC 11, sets 3.1 msec in the timer in the MAC 11a, and starts (step S103). When the data is set, the MAC frequency setting register 23 executes the WAIT command of the CPU 2 (step S104), and starts sending data to the clock generator 5 via the I2C interface (step S105). This data has 29 bits and takes a total of 72.5 μsec.
[0033]
Upon receiving the data, the clock generator 5 stably changes the frequency from 133 MHz to 66 MHz after about 3 msec at the maximum (max) and outputs it (step S106).
[0034]
Then, when the CPU 2 executes the WAIT command, the internal PLL also stops, and enters the power saving mode state. To exit from the power saving mode, an interrupt input is required.
[0035]
The controller 1 also receives the data received via the PHY & MAC 11 while temporarily suspending the operations of the CPU 2 and the ASIC 3 when the clock generator 5 changes the clock frequency, and transfers the received data to the network I / F reception data FIFO 21 serving as a reception data buffer. To accumulate.
[0036]
Therefore, when exiting from the power saving mode, when the timer 22 inside the MAC of the PHY & MAC 11 counts up 3.1 msec, an interrupt is output to the CPU 2 (step S107).
[0037]
Upon receiving the interrupt, the CPU 2 exits the WAIT state, returns to the normal mode, and resumes the operation (step S108). When the normal operation is resumed, the CPU 2 resets the register related to the frequency of the ASIC 3, cancels the self-refresh of the SDRAM 4, and ends the power saving control process (step S109).
[0038]
As described above, the controller 1 of the image forming apparatus according to the present embodiment includes the PHY & MAC 11, which is a network interface having the MAC 11a connected to a predetermined network, receives data from the network via the PHY & MAC 11, When the CPU 2, the ASIC 3, and the SDRAM 4 operate based on a bus clock of a predetermined frequency from the generator 5 to record and output received data, the CPU 2 shifts the SDRAM 4 to a self-refresh state via the ASIC 3 at a predetermined timing. After the operation of the ASIC 3 is stopped and the CPU 2 shifts to the WAIT state, the frequency setting register 23 connected to the clock generator 5 via the I2C interface is changed to the clock generator 5. A frequency change request for notifying the wave number is made, the frequency of the clock from the clock generator 5 to the CPU 2, the ASIC 3, and the SDRAM 4 is changed to the frequency according to the notification, and the mode shifts to the power saving mode. The received data received via the PHY & MAC 11 while temporarily suspending the operation of the CPU 2 and the ASIC 3 when changing the data is stored in the network I / F reception data FIFO 21 which is a reception data buffer.
[0039]
Therefore, power is supplied only to the PHY & MAC 11, which is the lowest level part of the packet processing of the network, so that the receiving operation is continued, and even if the CPU 2 and the ASIC 3 cannot operate, the data reception is performed to the network I / F reception data FIFO 21. During this time, the operation of the CPU 2 and the ASIC 3 is temporarily stopped or the power is turned off, and during that time, the system bus frequency can be changed, and the frequency can be changed without causing data leakage. Power consumption can be reduced.
[0040]
FIG. 4 is a flowchart illustrating a power saving mode process performed by a controller of the image forming apparatus to which the second embodiment of the image forming apparatus according to the present invention is applied.
[0041]
Note that this embodiment is applied to an image forming apparatus and a controller similar to the image forming apparatus and the controller 1 of the first embodiment, and in the description of the present embodiment, as necessary. The description will be made using the reference numerals used in the description of the first embodiment as they are.
[0042]
The controller 1 according to the present embodiment shifts the SDRAM 4 to the self-refresh state and sets the CPU 2 to the WAIT state when a period of time during which no data is received from the PHY & MAC 11 as the network interface elapses and there is no other operation request. The feature is that a command is sent from the MAC to the clock generator 5 to stop the clocks of the CPU 2, the ACIC 3, and the SDRAM 4.
[0043]
That is, as an example, assuming that the clocks of the CPU 2, the ASIC 3, and the SDRAM 4 are stopped from 133 MHz, the controller 1 first sets the clock frequency to 133 MHz as shown in FIG. 4 (step S201). The PHY & MAC 11 measures the non-reception time during which no data is received, and when a non-reception time elapses (step S202), confirms that there is no other operation request (step S203).
[0044]
Then, if the non-reception time has passed a predetermined time and there is no other operation request, the CPU 2 confirms that the operation of the ASIC 3 such as the DMA has been completed. , And instructs the SDRAM 4 to perform self-refresh (disable the CKE signal) (step S204). Next, a value is set in the MAC frequency setting register 23 of the PHY & MAC 11 so as to be 0 MHz (clock stop) (step S205). When data is set in the MAC frequency setting register 23, the WAIT command of the CPU 2 is executed. At the same time (step S206), the MAC frequency setting register 23 starts sending data (0 MHz data) to the clock generator 5 via the I2C interface (step S207). This data has 29 bits and takes a total of 72.5 μsec.
[0045]
When the clock generator 5 receives the data, it changes the frequency. In the case of the present embodiment, however, the clock is stopped because the frequency is 0 MHz (step S208).
[0046]
On the other hand, while the command is sent to the clock generator 5, the CPU 2 causes the CPU 2 to execute the WAIT instruction as described above (step S206). When the WAIT command is executed, the PLL inside the CPU 2 also stops, and Enter the mode state.
[0047]
To exit from the power saving mode, an interrupt input is required, and an interrupt wait state is set.
[0048]
Then, the controller 1 stores the network data from the stop of the operation of the CPU 2 and the ASIC 3 to the restart of the operation in the network I / F reception data FIFO 21.
[0049]
As described above, the controller 1 of the image forming apparatus according to the present embodiment causes the CPU 2 to self-refresh the SDRAM 4 via the ASIC 3 if no data reception from the PHY & MAC 11 occurs for a predetermined time and there is no other operation request. After the CPU 2 has shifted to the WAIT state, the frequency setting register 23 of the MAC 11a requests the clock generator 5 to change the frequency to zero, and the clocks from the clock generator 5 to the CPU 2, ASIC 3, and SDRAM 4 Is stopped and the mode is shifted to the power saving mode.
[0050]
Therefore, it is possible to not only temporarily suspend the operation of the CPU 2 and the ASIC 3 for changing the frequency, but also to actively stop the operation of the ASIC 3 and the CPU 2 when there is no network reception data and other operations are not performed. Network data from when the CPU 2 and the ASIC 3 are stopped to when the operation is restarted can be stored in the network I / F reception data FIFO 21, thereby further reducing power consumption without causing leakage of the reception data. Can be.
[0051]
FIG. 5 is a flowchart illustrating a power saving mode process performed by a controller of an image forming apparatus to which the third embodiment of the image forming apparatus according to the present invention has been applied.
[0052]
Note that this embodiment is applied to an image forming apparatus and a controller similar to the image forming apparatus and the controller 1 of the first embodiment, and in the description of the present embodiment, as necessary. The description will be made using the reference numerals used in the description of the first embodiment as they are.
[0053]
In the controller 1 of the present embodiment, when data is received from the PHY & MAC 11, which is a network interface, the MAC chip 11a sends an interrupt signal to the CPU 2, and sends a clock start signal of the CPU 2, ACIC 3, and SDRAM 4 to the clock generator 5. This is characterized by returning from the power saving mode to the normal standby state.
[0054]
That is, as shown in FIG. 5, in a power saving standby state (step S301), the controller 1 receives network data from the PHY & MAC 11, which is a network interface (step S302), via the I2C interface from the MAC chip 11a of the PHY & MAC 11. Then, a clock output signal instructing the clock generator 5 to start clock output is output (step S304).
[0055]
Next, when the timer 22 in the MAC 11a counts the time of 3.1 msec and finishes counting up, the clock generator 5 stably outputs 133 MHz which is the frequency before entering the power saving standby state. .
[0056]
Then, when the timer 22 finishes counting up, the timer 22 of the MAC chip 11a outputs an interrupt to the CPU 2 (step S306), and the CPU 2 having received the interrupt exits the WAIT state and resumes the operation (step S306). S307).
[0057]
When the CPU 2 starts the normal operation, the self-refresh of the SDRAM 4 is released by operating the register of the ASIC 3, and the normal operation is resumed (step S308).
[0058]
As described above, when the PHY & MAC 11 receives data from the network in the power saving mode, the controller 1 of the image forming apparatus according to the present embodiment transmits a clock return signal from the frequency setting register 23 to the clock generator 5 via the I2C interface. And the MAC chip 11a outputs an interrupt signal to the CPU 2 to return from the power saving mode.
[0059]
Therefore, even if the CPU 2 and the ASIC 3 are not operating or the power is off by instructing everything with the MAC chip 11a, the state is changed from the power saving mode state to the normal standby state based on the reception of the network data. The transition can be made appropriately, the power consumption can be further reduced, and the power saving mode can be properly restored.
[0060]
As described above, the invention made by the present inventor has been specifically described based on the preferred embodiments. However, the present invention is not limited to the above, and can be variously modified without departing from the gist thereof. Needless to say.
[0061]
【The invention's effect】
According to the image forming apparatus of the present invention, the image forming apparatus includes a network interface having a MAC connected to a predetermined network, receives data from the network via the network interface, and receives a predetermined frequency from a clock generator. When the CPU, the ASIC, and the SDRAM operate based on the bus clock to record and output the received data, at a predetermined timing, the CPU shifts the SDRAM to the self-refresh state via the ASIC and stops the operation of the ASIC. After the CPU enters the WAIT state, a frequency change request for notifying the clock generator of the changed frequency is made from the register connected to the clock generator via the I2C interface. , The frequency of the clock to the ASIC and the SDRAM is changed to the frequency according to the notification, the mode shifts to the power saving mode, and while the clock generator temporarily suspends the operation of the CPU and the ASIC when changing the clock frequency, the network interface is changed. Since the received data received via the network is stored in the received data buffer, the power is supplied only to the minimum level part (PHY chip and MAC chip) of the packet processing of the network, the receiving operation is continued, and the CPU, Even if the ASIC cannot operate, data reception can be stored in the reception data buffer, and during this time, the operations of the CPU and the ASIC can be temporarily stopped or the power can be turned off, and the system bus frequency can be changed during that time. Change the frequency without causing data leakage , It is possible to reduce power consumption.
[0062]
According to the image forming apparatus of the present invention, if data reception from the network interface does not occur for a predetermined time and there is no other operation request, the CPU sets the SDRAM through the ASIC to the self-refresh state. After the CPU shifts to the WAIT state, the MAC register issues a frequency change request of frequency 0 to the clock generator to stop outputting the clock from the clock generator to the CPU, ASIC, and SDRAM, thereby saving the clock. Since the mode shifts to the power mode, not only does the operation of the CPU and the ASIC temporarily stop for the frequency change, but also the operation of the ASIC and the CPU when there is no network reception data and other operations are not being performed. And stop operation of CPU and ASIC. Can store network data before resuming et operation in the reception data buffer, without causing leakage of the received data, it can be reduced even more power consumption.
[0063]
According to the image forming apparatus of the third aspect, when the network interface receives data from the network in the power saving mode, the register returns a clock return signal to the clock generator via the I2C interface, and the MAC returns. Since an interrupt signal is output to the CPU and the system returns from the power saving mode, it is possible to instruct everything by the MAC and to transmit network data even if the CPU or ASIC is not operating or the power is off. Based on the reception, it is possible to appropriately transition from the power saving mode state to the normal standby state, further reduce power consumption, and appropriately return from the power saving mode state.
[Brief description of the drawings]
FIG. 1 is a schematic circuit block diagram of a controller of an image forming apparatus to which an image forming apparatus according to a first embodiment of the present invention is applied.
FIG. 2 is a main part circuit block diagram of a PHY & MAC MAC chip of FIG. 1;
FIG. 3 is a flowchart showing power saving control processing by the controller of FIG. 1;
FIG. 4 is a flowchart illustrating a power saving control process performed by a controller of the image forming apparatus to which the second embodiment of the image forming apparatus according to the invention is applied.
FIG. 5 is a flowchart illustrating a power saving recovery control process performed by a controller of the image forming apparatus to which the third embodiment of the image forming apparatus according to the present invention has been applied.
[Explanation of symbols]
1 Controller
2 CPU
3 ASIC
4 SDRAM
5 Clock generator
6 Hard disk
7 Power supply section
8 Engine I / F
9 Flash memory
10 IEEE1284 I / F
11 PHY & MAC
12 Operation panel I / F
13 System bus
