【０００１】
【発明の属する技術分野】
本発明は、回線からの入力データに含まれる所定ビットパタンからなるＲＡＩ（Ｒｅｍｏｔｅ Ａｌａｒｍ Ｉｎｄｉｃａｔｉｏｎ：遠隔アラーム表示）信号を検出するＲＡＩ検出装置に関する。
【０００２】
【従来の技術】
所定ビットパタンからなるＲＡＩ信号は、回線の故障や信号断、同期外れを検出した検出側が回線に送出する。このＲＡＩ信号を検出するＲＡＩ検出装置は、回線からの入力データに一定の間隔で含まれる特定ビットを一定数連続して抽出し、抽出した一定ビット列が既知のビットパタンと一致し、かつその一定ビット列のビットパタンが所定回数連続して受信されることでＲＡＩ検出とし、その後所定回数その一定ビット列のビットパタンが入力されなかったことでＲＡＩ検出状態を解除するようになっている。以下に図４を参照してＲＡＩ検出の概要を説明する。
【０００３】
図４は、従来のＲＡＩ検出装置の構成例を示すブロック図である。なお、図４では、既知パタン（ＲＡＩパタン）のビット長が１６ビットの場合の構成が示されている。
【０００４】
図４に示すＲＡＩ検出装置は、回線から入力データＩＮ＿ＤＡＴＡ及びそれに同期したクロックＩＮ＿ＣＬＫが入力されるｍビット検出回路４０１と、回線から入力データＩＮ＿ＤＡＴＡ及びそれに同期したクロックＩＮ＿ＣＬＫが入力される１６ビットシフレジスタ４０２と、比較回路（デコーダ）４０３と、既知パタン記憶部４０４と、クロックＩＮ＿ＣＬＫが入力されるＲＡＩ判定タイミング検出回路４０５と、クロックＩＮ＿ＣＬＫが入力されるＲＡＩ判定ステートマシン４０６と、クロックＩＮ＿ＣＬＫが入力される非ＲＡＩパタン検出カウンタ４０７とを備えている。
【０００５】
既知パタン記憶部４０４には、既知パタン（ＲＡＩパタン）として１６ビットの一定パタン“１１１１１１１１００００００００”が格納されている。ここでは、ＲＡＩパタン“１１１１１１１１００００００００”の１６ビットを連続受信したことによってＲＡＩ検出となり、その後ＲＡＩ検出状態が継続しているときにＲＡＩパタンが４回連続して受信されなかったことによりＲＡＩ解除となる場合の動作について説明する。
【０００６】
ｍビット検出回路４０１は、クロックＩＮ＿ＣＬＫに従って入力データＩＮ＿ＤＡＴＡから特定のｍビットを検出すると、ｍビット検出パルスを１６ビットシフレジスタ４０２とＲＡＩ判定タイミング検出回路４０５とに出力する。
【０００７】
１６ビットシフレジスタ４０２は、クロックＩＮ＿ＣＬＫに従って入力データＩＮ＿ＤＡＴＡの各ビットを順々に取り込み、ｍビット検出回路４０１から入力されるｍビット検出パルスに同期して１６ビットのシリアルデータをパラレルデータに変換して比較回路（デコーダ）４０３に出力する。
【０００８】
比較回路（デコーダ）４０３は、１６ビットシフレジスタ４０２が出力する１６ビットのビットパタンと既知パタン記憶部４０４に格納される既知パタンとの一致不一致を比較し、一致したとき、ＲＡＩパタン検出パルスを出力する。このＲＡＩパタン検出パルスは、ＲＡＩ判定ステートマシン４０６と、非ＲＡＩパタン検出カウンタ４０７とに入力されている。
【０００９】
ＲＡＩ判定ステートマシン４０６は、後述（図３）するように３つの状態を持ち、ＲＡＩ判定タイミング検出回路４０５と非ＲＡＩパタン検出カウンタ回路４０７に対しその３つの状態のうちの１つを示すＳｔａｔｅ信号（ステート信号）を出力する。
【００１０】
ＲＡＩ判定タイミング検出回路４０５は、ＲＡＩ判定ステートマシン４０６からのＳｔａｔｅ信号が初期状態以外を示す場合に、ｍビット検出回路４０１からｍビット検出パルスが入力されると、クロックＩＮ＿ＣＬＫに従ってそのｍビット検出パルスをカウントし、カウント値が１５になると判定パルスをＲＡＩ判定ステートマシン４０６と非ＲＡＩパタン検出カウンタ４０７とに対して出力し、カウント値をクリアする。
【００１１】
非ＲＡＩパタン検出カウンタ４０７は、ＲＡＩ判定ステートマシン４０６からのＳｔａｔｅ信号がＲＡＩ状態を示す場合に、比較回路（デコーダ）４０３からＲＡＩパタン検出パルスが入力されないＲＡＩパタン未検出のときに、ＲＡＩ判定タイミング検出回路４０５からの判定パルスをカウントし、カウント値が４になると、非ＲＡＩパタン検出パルスをＲＡＩ判定ステートマシン４０６に対して出力し、カウント値をクリアする。
【００１２】
図３は、ＲＡＩ判定ステートマシン４０６の状態遷移を示す図である。ＲＡＩ判定ステートマシン４０６は、図３に示すように、Ｓｔａｔｅ信号の状態として、初期状態３０１と、疑似ＲＡＩ状態３０２と、ＲＡＩ状態３０３とがあり、ＲＡＩパタン検出パルス、非ＲＡＩパタン検出パルスおよび判定パルスに従ってそれら状態が遷移する。
【００１３】
初期状態３０１は、ＲＡＩパタン未検出に相当する状態であり、ＲＡＩパタン検出パルスが入力されると、疑似ＲＡＩ状態３０２に遷移する。疑似ＲＡＩ状態３０２に遷移した後に、判定パルスが入力され（判定パルス＝Ｈｉｇｈ）、かつＲＡＩパタン検出パルスの入力が途絶える（ＲＡＩパタン未検出）と、疑似ＲＡＩ状態３０２から初期状態３０１に戻る。
【００１４】
一方、疑似ＲＡＩ状態３０２に遷移した後に、判定パルスが入力され（判定パルス＝Ｈｉｇｈ）、かつＲＡＩパタン検出パルスが１６回連続して入力されると、疑似ＲＡＩ状態３０２からＲＡＩ状態３０３に遷移する。
【００１５】
ＲＡＩ状態３０３に遷移すると、ＲＡＩ＿ＤＥＴＥＣＴ（ＲＡＩ検出信号）をアサートすることにより、ＲＡＩ検出となる。そして、ＲＡＩ状態３０３に遷移した後において、判定パルスが入力され（判定パルス＝Ｈｉｇｈ）、かつＲＡＩ未検出が４回連続すると、非ＲＡＩパタン検出パルスが入力されるので（非ＲＡＩパタン検出パルス＝Ｈｉｇｈ）、それに応答してＲＡＩ＿ＤＥＴＥＣＴのアサートを解除してＲＡＩ状態３０３から初期状態３０１に遷移し、ＲＡＩ検出解除となる。
【００１６】
【発明が解決しようとする課題】
しかしながら、従来のＲＡＩ検出装置では、上述したように、入力されるｍビットのシリアルデータをパラレルデータに変換し、変換したパラレルデータをデコーダが既知パタンと照合して監視することによってＲＡＩパタンを検出するようにしているので、ＲＡＩパタン長が１６ビットよりも長くなった場合には、１６ビット以上のシリアルパラレル変換回路と、１６ビット以上のデコーダ回路とが必要となり、ＲＡＩパタン検出手段の回路構成が大規模化するという問題がある。
【００１７】
本発明は、かかる点に鑑みてなされたものであり、簡単な構成で任意パタンのＲＡＩ検出が行えるＲＡＩ検出装置を提供することを目的とする。
【００１８】
【課題を解決するための手段】
本発明のＲＡＩ検出装置は、回線からの入力データに一定の間隔で含まれる特定ビットを検出する特定ビット検出手段と、前記特定ビット検出手段の特定ビット検出に応答して前記入力データから前記特定ビットの一定数を連続して抽出し、前記抽出した一定ビット列と既知のビットパタンとの一致比較によって前記入力データに含まれるＲＡＩ（Ｒｅｍｏｔｅ Ａｌａｒｍ Ｉｎｄｉｃａｔｏｒ）信号を検出するＲＡＩパタン検出手段と、ＲＡＩ検出のアサートとその解除を制御するために初期状態と疑似ＲＡＩ状態とＲＡＩ状態との３つのステートを持ち、各ステートを示すステート信号を出力するＲＡＩ判定ステートマシンと、前記ステート信号が前記疑似ＲＡＩ状態を示している場合に、前記特定ビット検出が所定回数連続して行われたとき判定信号を出力するＲＡＩ判定タイミング検出手段と、前記ステート信号が前記ＲＡＩ状態を示し、かつ前記ＲＡＩパタン検出手段がＲＡＩパタン未検出である場合に前記判定信号の入力回数が所定回数になると非ＲＡＩパタン検出信号を出力する非ＲＡＩパタン検出手段と、を具備するＲＡＩ検出装置において、前記ＲＡＩ信号を構成するＮビット長のビットパタンが一方の論理値で連続するＮ／２ビットと他方の論理値で連続するＮ／２ビットとで構成される場合に、前記ＲＡＩパタン検出手段として、前記一方の論理値で連続するＮ／２ビットをカウントする第１カウンタと、前記他方の論理値で連続するＮ／２ビットをカウントする第２カウンタと、を具備する構成を採る。
【００１９】
この構成によれば、第１カウンタと第２カウンタは、それぞれｌｏｇ２（Ｎ／２）ビットのカウンタでよいので、ＲＡＩパタン検出手段では、簡単な構成で任意パタンのＲＡＩ検出が行えることになる。
【００２０】
本発明のＲＡＩ検出装置は、上記の発明において、前記ＲＡＩ判定ステートマシンは、前記ＲＡＩパタン検出手段がＲＡＩパタンを検出すると、前記初期状態から前記疑似ＲＡＩ状態に遷移する機能を具備する構成を採る。
【００２１】
この構成によれば、上記の発明において、前記ＲＡＩ判定ステートマシンは、前記ＲＡＩパタン検出手段がＲＡＩパタンを検出すると、前記初期状態から前記疑似ＲＡＩ状態に遷移することができる。
【００２２】
本発明のＲＡＩ検出装置は、上記の発明において、前記ＲＡＩ判定ステートマシンは、前記疑似ＲＡＩ状態にある場合に、前記判定信号は入力されたが前記ＲＡＩパタン検出手段にＲＡＩパタン未検出があると、前記疑似ＲＡＩ状態から前記初期状態に遷移する一方、前記判定信号は入力され、かつ前記ＲＡＩパタン検出手段がＲＡＩパタンを連続して所定回数連続して検出した場合に前記疑似ＲＡＩ状態から前記ＲＡＩ状態に遷移してＲＡＩ検出信号をアサートする機能を具備する構成を採る。
【００２３】
この構成によれば、上記の発明において、前記ＲＡＩ判定ステートマシンは、前記疑似ＲＡＩ状態にある場合に、前記判定信号は入力されたが前記ＲＡＩパタン検出手段にＲＡＩパタン未検出があると、前記疑似ＲＡＩ状態から前記初期状態に遷移する。一方、前記判定信号は入力され、かつ前記ＲＡＩパタン検出手段がＲＡＩパタンを連続して所定回数連続して検出した場合に前記疑似ＲＡＩ状態から前記ＲＡＩ状態しＲＡＩ検出信号をアサートすることができる。
【００２４】
本発明のＲＡＩ検出装置は、上記の発明において、前記ＲＡＩ判定ステートマシンは、前記ＲＡＩ状態にある場合に、前記非ＲＡＩ検出信号が入力されると、前記ＲＡＩ検出信号のアサートを解除し前記初期状態に遷移する機能を具備する構成を採る。
【００２５】
この構成によれば、上記の発明において、前記ＲＡＩ判定ステートマシンは、前記ＲＡＩ状態にある場合に、前記非ＲＡＩ検出信号が入力されると、前記ＲＡＩ検出信号のアサートを解除し前記初期状態に遷移することができる。
【００２６】
【発明の実施の形態】
本発明の骨子は、ＲＡＩパタンに複雑なピットパタンを用いることは考え難く、Ｎビット長のＲＡＩパタンは、Ｎ／２ビットの連続したビット“０”とＮ／２ビットの連続したビット“１”とで構成される場合が多い点に着目し、ＮビットのシフトレジスタとＮビットのデコーダ回路とを２ｌｏｇ２（Ｎ／２）ビットのカウンタ回路で実現することにより、構成の簡素化を図ることである。
【００２７】
図１は、本発明によるＲＡＩ検出の動作原理を説明する図である。図１において、回線からの入力データＩＮ＿ＤＡＴＡにｋ＋１ビットの一定間隔で含まれる特定のｍビットをｎビット連続して抽出し、その抽出したｎビット列が既知のビットパタンと一致することによってＲＡＩパタンを検出するＲＡＩ検出装置において、本発明では、前記ｎビット列の連続するビット“１”またはビット“０”を順にカウントし、そのカウント値が、それぞれ、既知のビット列のビット“１”またはビット“０”の数と一致することによってＲＡＩパタンを検出するようにした。
【００２８】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【００２９】
（実施の形態）
図２は、本発明の一実施の形態に係るＲＡＩ検出装置の構成を示すブロック図である。なお、図２では、従来例（図４）で示した構成と同一ないしは同等である構成には、同一の符号が付されている。このでは、本実施の形態に関わる部分を中心に説明する。
【００３０】
図２に示すように、本実施の形態に係るＲＡＩ検出装置では、従来例（図４）で示した構成において、１６ビットシフレジスタ４０２と比較回路（デコーダ）４０３と既知パタン記憶部４０４とに代えて、ＲＡＩパタン検出部２０１が設けられている。
【００３１】
ＲＡＩパタン検出部２０１は、回線から入力データＩＮ＿ＤＡＴＡ及びそれに同期したクロックＩＮ＿ＣＬＫが入力されるカウンタ回路２１１およびカウンタ回路２１２の２つのカウンタを備えている。カウンタ回路２１１とカウンタ回路２１２には、ｍビット検出回路４０１からｍビット検出パルスが入力される。カウンタ回路２１２からＲＡＩパタン検出パルスが出力されるようになっている。
【００３２】
例えば、ＲＡＩパタンが“１１１１１１１１００００００００”の１６ビットであるとすれば、前半分の８個がビット“１”で、後半分の８個がビット“０”である。そこで、カウンタ回路２１１は、前半分のビット“１”をカウントし、カウンタ回路２１２は、後半分のビット“０”をカウントするとしている。そして、カウント値は８であるので、カウンタ回路２１１とカウンタ回路２１２は、それぞれ３ビットのカウンタである。
【００３３】
例えば、ＲＡＩパタン“１１１１１１１１００００００００”の１６ビットを連続して受信することによってＲＡＩ検出となり、その後ＲＡＩ検出状態が継続しているときにＲＡＩパタンが４回連続して受信されなかったことによってＲＡＩ解除となるＲＡＩ検出を行いたい場合、ｍビット検出回路４０１では、ｍビットを検出してｍビット検出パルスを出力する。これに対して本実施の形態では、次のような動作が行われる。
【００３４】
カウンタ回路２１１は、ｍビット検出回路４０１からのｍビット検出パルスに同期して、ビット“１”が８回連続する入力データＩＮ＿ＤＡＴＡが入力されると、検出パルスをカウンタ回路２１２に対して出力し、カウント値をクリアする。
【００３５】
カウンタ回路２１２は、ｍビット検出パルスに同期して、ビット“０”が８回連続する入力データＩＮ＿ＤＡＴＡが入力されると、ＲＡＩパタン検出パルスを出力し、カウント値をクリアする。以上の動作は、従来例における既知パタン（ＲＡＩパタン）との一致を検出する動作と同じである。以降、従来例で説明した動作が行われる。
【００３６】
即ち、ＲＡＩ判定ステートマシン４０６は、図３に示すように、３つの状態を持ち、その３つの状態のうちの１つを示すＳｔａｔｅ信号を出力する。ＲＡＩ判定タイミング検出回路４０５は、Ｓｔａｔｅ信号が初期状態以外を示す場合において、ｍビット検出パルスが入力されると、そのｍビット検出パルスをカウントし、カウント値が１５になると、ＲＡＩ判定ステートマシン４０６と非ＲＡＩパタン検出カウンタ４０７に対して判定パルスを出力し、カウント値をクリアする。
【００３７】
非ＲＡＩパタン検出カウンタ４０７は、Ｓｔａｔｅ信号がＲＡＩ状態を示す場合において、ＲＡＩパタン未検出のときに判定パルスをカウントし、カウント値が４になると非ＲＡＩパタン検出パルスをＲＡＩ判定ステートマシン４０６に対して出力し、カウント値をクリアする。ＲＡＩ判定ステートマシン４０６が、図３に示すように状態遷移することにより、ＲＡＩ検出状態／解除状態となる。
【００３８】
このように、Ｎビット長のＲＡＩパタンに対し、ＮビットのシフトレジスタとＮビットのデコーダ回路とを２ｌｏｇ２（Ｎ／２）ビットのカウンタ回路で実現することができるので、構成の簡素化を図ることができる。
【００３９】
【発明の効果】
以上説明したように、本発明によれば、簡単な構成で任意パタンのＲＡＩ検出が行えるＲＡＩ検出装置が提供できる。
【図面の簡単な説明】
【図１】本発明によるＲＡＩ検出の動作原理を説明する図
【図２】本発明の一実施の形態に係るＲＡＩ検出装置の構成を示すブロック図
【図３】ＲＡＩ判定ステートマシンの状態遷移図
【図４】従来のＲＡＩ検出装置の構成例を示すブロック図
【符号の説明】
２０１ ＲＡＩパタン検出部
２１１，２１２ カウンタ回路
４０５ ＲＡＩ判定タイミング検出回路
４０６ ＲＡＩ判定ステートマシン
４０７ 非ＲＡＩパタン検出カウンタ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a RAI detection device that detects a RAI (Remote Alarm Indication: Remote Alarm Indication) signal including a predetermined bit pattern included in input data from a line.
[0002]
[Prior art]
The RAI signal composed of a predetermined bit pattern is sent out to the line by the detection side that has detected a line failure, signal disconnection, or loss of synchronization. The RAI detecting device for detecting the RAI signal continuously extracts a specific number of specific bits included in input data from the line at a constant interval, and the extracted constant bit sequence matches a known bit pattern, and RAI detection is performed when the bit pattern of the bit string is continuously received a predetermined number of times, and thereafter, the RAI detection state is canceled when the bit pattern of the fixed bit string is not input a predetermined number of times. The outline of RAI detection will be described below with reference to FIG.
[0003]
FIG. 4 is a block diagram illustrating a configuration example of a conventional RAI detection device. FIG. 4 shows a configuration in the case where the bit length of the known pattern (RAI pattern) is 16 bits.
[0004]
The RAI detection device shown in FIG. 4 includes an m-bit detection circuit 401 to which input data IN_DATA and a clock IN_CLK synchronized therewith are input from a line, and a 16-bit shift register to which input data IN_DATA and a clock IN_CLK synchronized therewith are input from a line 402, a comparison circuit (decoder) 403, a known pattern storage unit 404, an RAI determination timing detection circuit 405 to which the clock IN_CLK is input, an RAI determination state machine 406 to which the clock IN_CLK is input, and the clock IN_CLK. And a non-RAI pattern detection counter 407.
[0005]
The known pattern storage unit 404 stores a 16-bit constant pattern “1111111110000000000” as a known pattern (RAI pattern). Here, RAI detection is performed by continuously receiving 16 bits of the RAI pattern “111111110000000”, and then RAI is canceled because the RAI pattern is not received four consecutive times while the RAI detection state continues. The operation in this case will be described.
[0006]
When detecting the specific m bits from the input data IN_DATA according to the clock IN_CLK, the m-bit detection circuit 401 outputs an m-bit detection pulse to the 16-bit shift register 402 and the RAI determination timing detection circuit 405.
[0007]
The 16-bit shift register 402 sequentially takes in each bit of the input data IN_DATA according to the clock IN_CLK, and converts 16-bit serial data into parallel data in synchronization with the m-bit detection pulse input from the m-bit detection circuit 401. And outputs it to a comparison circuit (decoder) 403.
[0008]
The comparison circuit (decoder) 403 compares a 16-bit bit pattern output from the 16-bit shift register 402 with a known pattern stored in the known pattern storage unit 404, and when they match, outputs a RAI pattern detection pulse. Output. The RAI pattern detection pulse is input to the RAI determination state machine 406 and the non-RAI pattern detection counter 407.
[0009]
The RAI determination state machine 406 has three states as described later (FIG. 3), and a State signal indicating one of the three states to the RAI determination timing detection circuit 405 and the non-RAI pattern detection counter circuit 407. (State signal).
[0010]
When an m-bit detection pulse is input from the m-bit detection circuit 401 when the State signal from the RAI determination state machine 406 indicates a state other than the initial state, the RAI determination timing detection circuit 405 outputs the m-bit detection pulse according to the clock IN_CLK. When the count value reaches 15, a determination pulse is output to the RAI determination state machine 406 and the non-RAI pattern detection counter 407 to clear the count value.
[0011]
When the State signal from the RAI determination state machine 406 indicates the RAI state, the non-RAI pattern detection counter 407 determines the RAI determination timing when no RAI pattern detection pulse is input from the comparison circuit (decoder) 403 and no RAI pattern is detected. The determination pulse from the detection circuit 405 is counted, and when the count value becomes 4, a non-RAI pattern detection pulse is output to the RAI determination state machine 406 to clear the count value.
[0012]
FIG. 3 is a diagram illustrating a state transition of the RAI determination state machine 406. As shown in FIG. 3, the RAI determination state machine 406 has an initial state 301, a pseudo RAI state 302, and a RAI state 303 as states of the State signal, and includes a RAI pattern detection pulse, a non-RAI pattern detection pulse, and a determination state. The states change according to the pulse.
[0013]
The initial state 301 corresponds to a state in which no RAI pattern has been detected. When an RAI pattern detection pulse is input, the state transits to the pseudo RAI state 302. After the transition to the pseudo RAI state 302, when the judgment pulse is inputted (judgment pulse = High) and the input of the RAI pattern detection pulse is interrupted (RAI pattern not detected), the state returns from the pseudo RAI state 302 to the initial state 301.
[0014]
On the other hand, after the transition to the pseudo RAI state 302, when a judgment pulse is input (judgment pulse = High) and the RAI pattern detection pulse is input 16 times in succession, the state transits from the pseudo RAI state 302 to the RAI state 303. .
[0015]
Upon transition to the RAI state 303, RAI detection is performed by asserting RAI_DETECT (RAI detection signal). Then, after the transition to the RAI state 303, if a judgment pulse is input (judgment pulse = High) and if RAI non-detection continues four times, a non-RAI pattern detection pulse is input. High), in response to which, the assertion of RAI_DETECT is released and the state transits from the RAI state 303 to the initial state 301, and the RAI detection is released.
[0016]
[Problems to be solved by the invention]
However, in the conventional RAI detection device, as described above, the input m-bit serial data is converted into parallel data, and the converted parallel data is compared with a known pattern and monitored by the decoder to detect the RAI pattern. When the RAI pattern length is longer than 16 bits, a serial-parallel conversion circuit of 16 bits or more and a decoder circuit of 16 bits or more are required. However, there is a problem that the scale becomes large.
[0017]
The present invention has been made in view of such a point, and an object of the present invention is to provide a RAI detection device capable of detecting an RAI of an arbitrary pattern with a simple configuration.
[0018]
[Means for Solving the Problems]
The RAI detecting device according to the present invention comprises: a specific bit detecting means for detecting specific bits included in input data from a line at a constant interval; and a method for detecting the specific bit from the input data in response to the specific bit detection by the specific bit detecting means. RAI pattern detection means for continuously extracting a fixed number of bits, detecting an RAI (Remote Alarm Indicator) signal included in the input data by comparing the extracted constant bit string with a known bit pattern, and RAI detection RAI determination state machine that has three states of an initial state, a pseudo RAI state, and an RAI state for controlling assertion and release of the pseudo RAI state, and outputs a state signal indicating each state; Indicates that the specific bit detection is continuously performed a predetermined number of times. RAI determination timing detection means for outputting a determination signal when the state signal indicates the RAI state and the RAI pattern detection means has not detected the RAI pattern. A non-RAI pattern detecting means for outputting a RAI pattern detection signal, wherein the N / 2-bit bit pattern constituting the RAI signal is continuous with one logical value and the other logical value is N / 2 bits. In the case of being composed of N / 2 bits continuous in value, the RAI pattern detection means includes a first counter for counting N / 2 bits continuous in one of the logical values, and a continuous counter in the other logical value. And a second counter that counts N / 2 bits to be executed.
[0019]
According to this configuration, each of the first counter and the second counter may be a log 2 (N / 2) bit counter, so that the RAI pattern detection means can perform RAI detection of an arbitrary pattern with a simple configuration. .
[0020]
The RAI detection device of the present invention, in the above invention, employs a configuration in which the RAI determination state machine has a function of transitioning from the initial state to the pseudo RAI state when the RAI pattern detection means detects a RAI pattern. .
[0021]
According to this configuration, in the above invention, the RAI determination state machine can transition from the initial state to the pseudo RAI state when the RAI pattern detection unit detects a RAI pattern.
[0022]
In the RAI detection device of the present invention, in the above invention, when the RAI determination state machine is in the pseudo RAI state, the determination signal is input but the RAI pattern detection means detects that a RAI pattern has not been detected. The transition from the pseudo RAI state to the initial state, the determination signal is input, and when the RAI pattern detection means detects the RAI pattern continuously for a predetermined number of times, the pseudo RAI state changes to the RAI state. A configuration having a function of transitioning to a state and asserting the RAI detection signal is employed.
[0023]
According to this configuration, in the above invention, when the RAI determination state machine is in the pseudo RAI state, the determination signal is input but the RAI pattern detection unit detects that the RAI pattern has not been detected. Transition from the pseudo RAI state to the initial state. On the other hand, when the determination signal is input and the RAI pattern detection means detects the RAI pattern continuously for a predetermined number of times, the pseudo RAI state is changed to the RAI state, and the RAI detection signal can be asserted.
[0024]
In the RAI detection device of the present invention, in the above invention, when the RAI determination state machine is in the RAI state and the non-RAI detection signal is input, the RAI determination state machine deasserts the RAI detection signal and resets the initial state. A configuration having a function of transitioning to a state is adopted.
[0025]
According to this configuration, in the above invention, when the non-RAI detection signal is input in the RAI state, the RAI determination state machine cancels the assertion of the RAI detection signal and returns to the initial state. Can transition.
[0026]
BEST MODE FOR CARRYING OUT THE INVENTION
In the gist of the present invention, it is unlikely that a complex pit pattern is used for the RAI pattern. The NAI bit RAI pattern is composed of N / 2 consecutive bits “0” and N / 2 consecutive bits “1”. In many cases, the configuration is simplified by implementing an N-bit shift register and an N-bit decoder circuit with a 2 log 2 (N / 2) -bit counter circuit. It is.
[0027]
FIG. 1 is a diagram for explaining the operation principle of RAI detection according to the present invention. In FIG. 1, specific m bits included in input data IN_DATA from the line at a constant interval of k + 1 bits are continuously extracted by n bits, and the extracted n-bit string matches a known bit pattern, thereby forming a RAI pattern. In the RAI detection device for detecting, in the present invention, successive bits “1” or “0” of the n-bit string are counted in order, and the counted value is set to “1” or “0” of the known bit string, respectively. The RAI pattern was detected by matching with the number of "".
[0028]
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
[0029]
(Embodiment)
FIG. 2 is a block diagram showing a configuration of the RAI detection device according to one embodiment of the present invention. In FIG. 2, the same reference numerals are given to the same or similar components as those shown in the conventional example (FIG. 4). Here, a description will be given focusing on a portion related to the present embodiment.
[0030]
As shown in FIG. 2, in the RAI detection device according to the present embodiment, in the configuration shown in the conventional example (FIG. 4), the 16-bit shift register 402, the comparison circuit (decoder) 403, and the known pattern storage unit 404 Instead, an RAI pattern detection unit 201 is provided.
[0031]
The RAI pattern detection unit 201 includes two counters, a counter circuit 211 and a counter circuit 212 to which input data IN_DATA and a clock IN_CLK synchronized therewith are input from a line. An m-bit detection pulse is input from the m-bit detection circuit 401 to the counter circuit 211 and the counter circuit 212. The counter circuit 212 outputs an RAI pattern detection pulse.
[0032]
For example, if the RAI pattern is 16 bits of “1111111110000000”, the first eight bits are “1” and the second eight bits are “0”. Therefore, the counter circuit 211 counts the first half bit “1”, and the counter circuit 212 counts the second half bit “0”. Since the count value is 8, each of the counter circuits 211 and 212 is a 3-bit counter.
[0033]
For example, the RAI detection is performed by continuously receiving 16 bits of the RAI pattern "1111111110000000000", and after that, when the RAI pattern is not received four consecutive times when the RAI detection state is continued, the RAI cancellation is performed. In order to perform such RAI detection, the m-bit detection circuit 401 detects m bits and outputs an m-bit detection pulse. On the other hand, in the present embodiment, the following operation is performed.
[0034]
The counter circuit 211 outputs a detection pulse to the counter circuit 212 when input data IN_DATA in which the bit “1” continues eight times is input in synchronization with the m-bit detection pulse from the m-bit detection circuit 401. , Clear the count value.
[0035]
When the input data IN_DATA in which the bit “0” continues eight times is input in synchronization with the m-bit detection pulse, the counter circuit 212 outputs an RAI pattern detection pulse and clears the count value. The above operation is the same as the operation of detecting a match with a known pattern (RAI pattern) in the conventional example. Thereafter, the operation described in the conventional example is performed.
[0036]
That is, as shown in FIG. 3, the RAI determination state machine 406 has three states and outputs a State signal indicating one of the three states. The RAI determination timing detection circuit 405 counts the m-bit detection pulse when the State signal indicates a state other than the initial state and receives the m-bit detection pulse. When the count value becomes 15, the RAI determination state machine 406 And a determination pulse is output to the non-RAI pattern detection counter 407 to clear the count value.
[0037]
When the State signal indicates the RAI state, the non-RAI pattern detection counter 407 counts the determination pulse when the RAI pattern is not detected, and when the count value reaches 4, sends the non-RAI pattern detection pulse to the RAI determination state machine 406. To output and clear the count value. The state transition of the RAI determination state machine 406 as shown in FIG. 3 results in the RAI detection state / release state.
[0038]
As described above, an N-bit shift register and an N-bit decoder circuit can be realized by a 2log 2 (N / 2) -bit counter circuit for an N-bit-length RAI pattern, so that the configuration can be simplified. Can be planned.
[0039]
【The invention's effect】
As described above, according to the present invention, it is possible to provide an RAI detection device capable of detecting an RAI of an arbitrary pattern with a simple configuration.
[Brief description of the drawings]
FIG. 1 is a diagram illustrating an operation principle of RAI detection according to the present invention; FIG. 2 is a block diagram illustrating a configuration of an RAI detection device according to an embodiment of the present invention; FIG. 3 is a state transition diagram of an RAI determination state machine; FIG. 4 is a block diagram showing a configuration example of a conventional RAI detection device.
201 RAI pattern detection units 211 and 212 Counter circuit 405 RAI determination timing detection circuit 406 RAI determination state machine 407 Non-RAI pattern detection counter
