JP2004071942A

JP2004071942A - Method for forming wire adopting electrolytic plating

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Publication number: JP2004071942A
Application number: JP2002231291A
Authority: JP
Inventors: Keiji Mayama; 真山　恵次; Akihiro Niimi; 新美　彰浩; Tsutomu Shibamoto; 柴本　強
Original assignee: Shinko Electric Industries Co Ltd; Denso Corp
Current assignee: Shinko Electric Industries Co Ltd; Denso Corp
Priority date: 2002-08-08
Filing date: 2002-08-08
Publication date: 2004-03-04

Abstract

<P>PROBLEM TO BE SOLVED: To prevent an adverses influence due to a creeping a metallic layer to a wire end face on an uppermost layer of a wire in the case of forming the uppermost layer of the wire by using a plating liquid including cyanide in a method of forming the wire through electrolytic plating. <P>SOLUTION: A seed layer 31 is film-formed on one side of a semiconductor substrate 10, a resist having an opening is formed to a part on the surface of the seed layer 31 on which the wire 30 is to be formed, conductor layers 32, 33 are formed on the surface of the seed layer 31 exposed from the opening of the resist by the electrolytic plating, a metallic layer 34 is formed on the layers by the electrolytic plating using the plating liquid including cyanide, thereafter the resist is removed, and part of the seed layer 31 from which the resist is removed is removed by etching. In the forming method above, controlling the concentration of cyanide in the plating liquid applied to the metallic layer 34 controls the amount of the metallic layer 34 creeping to the end of the wire 30. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、電解めっきを用いた配線の形成方法に関し、例えばＣＳＰ（チップサイズパッケージ）の再配線などの形成に適用することができる。
【０００２】
【従来の技術】
従来の一般的な配線の形成方法についてＣＳＰを例にとって示す。図８はＣＳＰの要部概略断面図である。半導体基板１０の取出電極１２とはんだバンプ４０との間が再配線３０によって電気的に接続されている。再配線３０の形成方法は次のようである。
【０００３】
まず、半導体基板１０に、半導体プロセスにてトランジスタなどの半導体素子やアルミニウムなどからなる配線１１や取出電極１２などを形成し、この半導体基板１０の上に、半導体素子や配線１１を保護するとともに取出電極１２を露出させたパッシベーション膜１３を形成する。
【０００４】
このパッシベーション膜１３の上にポリイミドなどからなる層間膜２０を形成し、続いて、基板１０上の取出電極１２の上部にて層間膜２０をエッチングなどにより除去して開口部２１を形成する（層間膜形成工程）。
【０００５】
次に、この開口部２１から露出する取出電極１２を含む層間膜２０の全面に、ＣｒやＣｕなどのスパッタなどにより成膜されたシード層３１を形成する（シード層形成工程）。
【０００６】
次に、シード層３１の表面のうち再配線３０を形成する予定の部位以外の部位にレジストを形成する（レジスト形成工程）。すなわち、再配線を形成しない部位にレジストを形成し、当該部位をレジストにて被覆する。なお、レジストについては後述の図１０に図示されている。
【０００７】
次に、レジストの開口部から露出するシード層３１すなわち再配線３０の一番下の層となるシード層３１の表面に、電解めっき法により導電層３２、３３を形成する（導電層形成工程）。例えば、下から順にＣｕ層３２、Ｎｉ層３３を形成する。
【０００８】
次に、導電層３２、３３の上に電解めっき法によって再配線３０の最表層となる金属層３４を形成する（金属層形成工程）。この金属層３４としては、例えば、Ｎｉ層３３の酸化を防止してはんだバンプ４０に対するはんだ濡れ性を確保するためにＡｕ層３４が形成される。
【０００９】
その後、剥離液などを用いて上記レジストを除去し（レジスト除去工程）、レジストが除去された部分におけるシード層３１を酸などのエッチング液を用いてエッチングし除去する（シード層エッチング工程）。こうして、残ったシード層３１、導電層３２、３３および金属層３４よりなる再配線３０が形成される。
【００１０】
その後、半導体基板１０の上に、ポリイミドなどからなる保護膜５０を形成する（保護膜形成工程）。この保護膜５０は、再配線３０におけるはんだバンプ４０との接続部を開口させた状態で形成する。
【００１１】
そして、印刷、はんだボールなどの手法を用いてはんだバンプ４０を形成し、保護膜５０の開口部５１を介して再配線３０とはんだバンプ４０とを電気的・機械的に接続する（はんだバンプ形成工程）。こうして、図８に示すＣＳＰ構造ができあがる。
【００１２】
【発明が解決しようとする課題】
ところで、上記配線の形成方法について本発明者らが検討を行ったところ、次のような問題が生じることがわかった。図９は、上記したＣＳＰにおける従来の再配線３０の概略断面図であり、上記シード層やはんだバンプは省略し、さらに半導体基板１０のパッシベーション膜なども省略してある。
【００１３】
図９に示すように、再配線３０における最表層のＡｕ層３４が、再配線３０の端面に回り込んで形成されており、当該端面においてすだれ状のＡｕ層３４’となっている。また、再配線３０において、すだれ状のＡｕ層３４’の内側では大きくえぐられた部分が形成されており、その部分では保護膜５０が形成されずに、気泡が残留しボイドＢとなっている。
【００１４】
このようなすだれ状のＡｕ層３４’が発生し、図９に示すように、外側に広がった形状となる場合、このすだれ状のＡｕ層３４’は隣接する再配線（図示せず）に近づくため、再配線間の絶縁抵抗の低下、さらには短絡の誘発を招く。また、ボイドＢの発生は同じく絶縁性の低下などの信頼性低下につながる。
【００１５】
さらに本発明者らが検討を行ったところ、上記再配線における最表層の再配線の端面への回り込みは、Ａｕめっき以外にもシアン化合物を含むめっき液を使用するＡｇめっきや亜鉛めっきなどの電解めっきにて生じることがわかった。通常、ＡｕめっきではＫＡｕ（ＣＮ）_２を用い、ＡｇめっきではＫＡｇ（ＣＮ）_２を用い、亜鉛めっきではＺｎ（ＣＮ）_２を用いる。
【００１６】
このシアン化合物を含むめっき液を使用した場合における、最表層の再配線の端面への回り込みのメカニズムは、次のように考えられる。図１０は、Ａｕめっきを例にとって、この推定メカニズムを示す概略断面図である。
【００１７】
図１０（ａ）では、Ｃｕからなるシード層３１の表面のうち再配線３０を形成する予定の部位以外の部位にレジスト６０が形成され、レジスト６０の開口部から露出するシード層３１の表面に、電解めっき法により導電層としてのＣｕ層３２、Ｎｉ層３３が形成されている。
【００１８】
そして、このＮｉ層３３の上にＫＡｕ（ＣＮ）_２水溶液を用いてＡｕ層３４の電解めっきを行う。図１０（ａ）に示すように、Ｎｉ層３３の上にＡｕが析出するが、このＡｕの析出時にシアンイオン（ＣＮ⁻）が生成する。この反応は次の化学式１に示される。
【００１９】
【化１】
ＫＡｕ（ＣＮ）_２　⇔　Ｋ^＋　＋　Ａｕ（ＣＮ）_２ ⁻
Ａｕ（ＣＮ）_２ ⁻　＋　ｅ⁻　⇔　２ＣＮ⁻　＋　Ａｕ
そして、このシアンイオンがレジスト６０と配線（導電層３２、３３）の間に浸透し、アルカリであるシアンイオンがレジスト６０を劣化させてレジスト６０と配線との隙間を助長する。
【００２０】
すると、図１０（ｂ）に示すように、レジスト６０と配線との隙間にめっき液が侵入する。その結果、図１０（ｃ）に示すように、当該隙間にしみ込んだめっき液によって導電層３２、３３の端面にもＡｕが析出し、これがすだれ状のＡｕ層３４’となる。
【００２１】
この状態で、レジスト６０を除去し、シード層３１のエッチングを行う。このとき、図１０（ｄ）に示すように、導電層３２、３３のうちシード層３１と同じ材料であるＣｕ層３２もサイドエッチングされるが、端面に析出したＡｕ層３４’がマスクとなってＣｕ層３２が局所的にサイドエッチングされ、また、当該端面のＡｕ層３４’はすだれ状に残る。
【００２２】
そのため、この後保護膜を形成した場合、上記図９に示したように、すだれ状のＡｕ層３４’が存在するとともに、ボイドＢが存在した形となる。以上が本発明者らの考えた推定メカニズムである。
【００２３】
本発明は上記問題に鑑み、電解めっきにより配線を形成するにあたって、配線の最表層をシアン化合物を含むめっき液を使用して形成する場合に、当該最表層の配線端面への回り込みによる弊害を防止することを目的とする。
【００２４】
【課題を解決するための手段】
本発明者らは、配線端面への最表層の回り込みを抑制してすだれ状の最表層を形成させないこと、あるいは、最表層が配線端面の全体を覆ってしまえば、シード層のエッチングにおける当該端面のサイドエッチングを防止できることに着目した。
【００２５】
そして、鋭意実験検討した結果、図３に示すように、最表層のめっき液中のシアン化合物濃度と配線端面への最表層の回り込み量との間に相関があることを見出した。本発明は、この知見に基づいてなされたものである。
【００２６】
すなわち、請求項１に記載の発明では、電解めっきを用いた配線（３０）の形成方法であって、基板（１０）の一面上に、シード層（３１）を成膜する工程と、シード層の表面のうち配線を形成する予定の部位に開口部を有するレジスト（６０）を形成する工程と、レジストの開口部から露出するシード層の表面に電解めっき法により導電層（３２、３３）を形成する工程と、導電層の上にシアン化合物を含むめっき液を使用した電解めっき法によって配線の最表層となる金属層（３４）を形成する工程と、その後、レジストを除去する工程と、レジストが除去された部分におけるシード層をエッチングして除去する工程とを備え、金属層のめっき液中のシアン化合物濃度を制御することにより、配線の端面への金属層の回り込み量を制御するようにしたことを特徴とする。
【００２７】
それによれば、最表層である金属層のめっき液中のシアン化合物濃度を制御することにより、配線の端面への金属層の回り込み量を制御することができる。そのため、最表層の配線端面への回り込みによる配線間の絶縁抵抗の低下、短絡の誘発、ボイドの発生などの弊害を防止することができる。
【００２８】
また、請求項２に記載の発明では、金属層（３４）を形成するためのめっき液中のシアン化合物濃度を７．９４ｇ／リットル以下となるように制御することを特徴としている。
【００２９】
それによれば、配線端面への最表層の回り込みを抑制することができ、すだれ状の最表層の発生、さらにはボイドの発生を防止することができる。
【００３０】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示す一例である。
【００３１】
【発明の実施の形態】
以下、本発明を図に示す実施形態について説明する。本実施形態では、電解めっきで形成される配線としてＣＳＰの再配線に適用した例を説明する。
【００３２】
本実施形態に係るＣＳＰの全体構成は上記図８に示した構成と同様である。多少重複する部分もあるが、本実施形態のＣＳＰについて図８を参照して説明する。
【００３３】
半導体基板１０は、シリコン基板などから構成されており、この半導体基板１０には、図示しないトランジスタなどの半導体素子が形成されている。また、半導体基板１０の一面側には上記半導体素子と導通するアルミなどからなる配線１１や取出電極（パッド）１２が形成されている。
【００３４】
半導体基板１０の一面上には、半導体素子や配線１１を被覆して保護するシリコン窒化膜などからなるパッシベーション膜１３が形成されている。ここで、パッシベーション膜１３は取出電極１２上には開口している。なお、これら半導体素子、配線１１、取出電極１２、パッシベーション膜１３は周知の半導体プロセスにより形成することができる。
【００３５】
このパッシベーション膜１３の上には、絶縁性の膜材料からなる層間膜２０が形成されている。この層間膜２０は上部の再配線３０と半導体基板１０との応力緩和などの役割をなすもので、例えば、ポリイミドなどを塗布して硬化させることで形成できる。また、取出電極１２の上部にて層間膜２０はエッチングなどにより除去されて開口部２１が形成されている。
【００３６】
そして、層間膜２０の上には再配線３０が所定のパターンにて形成されている。この再配線３０は、ＣＳＰにおいて所定のピッチで整列配置されるはんだバンプ４０と取出電極１２とを電気的に接続するために必要なものである。
【００３７】
再配線３０は、層間膜２０の開口部２１を介して取出電極１２と電気的に導通しており、層間膜２０の開口部２１からはんだバンプ４０の配置部分まで所定の配線パターンを有して延びている。
【００３８】
この再配線３０は電解めっきを用いて形成される配線であり、半導体基板１０側からシード層３１、導電層３２、３３、および最表層の金属層３４が順次積層されてなる積層配線である。これら各層３１〜３４のうちシード層３１以外は電解めっきにより形成される。
【００３９】
再配線３０においてシード層３１は、ＣｒやＣｕなどを用いてスパッタなどにより成膜された導電性膜である。本例では、シード層３１は半導体基板１０側から順にＣｒ、Ｃｕの膜が積層されたＣｕ／Ｃｒ積層構造のものである。
【００４０】
シード層３１の上の導電層３２、３３は、ＣｕやＮｉなどの電解めっきにより形成されためっき膜である。本例では、導電層はシード層３１側から順に、膜厚１０μｍ程度のＣｕ層３２、はんだバンプ４０のはんだ拡散防止層としての膜厚１μｍ〜５μｍ程度のＮｉ層３３が積層された構造である。
【００４１】
導電層３２、３３の上の層すなわち再配線３０の最表層である金属層３４は、シアン化合物を含むめっき液を使用した電解めっき法によって成膜されためっき膜である。具体的には、ＫＡｕ（ＣＮ）_２を用いたＡｕめっき膜、ＫＡｇ（ＣＮ）_２を用いたＡｇめっき膜、Ｚｎ（ＣＮ）_２を用いた亜鉛めっき膜などにできる。本例では、金属層３４はＡｕめっき膜としてのＡｕ層３４であり、その膜厚は０．０１μｍ〜０．５μｍ程度である。
【００４２】
なお、上記例では導電層はＣｕ層３２とＮｉ層３３との２層であったが３層以上でも良く、また、１層で良い。例えば、導電層としてＣｕ層のみとし、その上に金属層としてＡｕ層を設けた構成でも良い。
【００４３】
このように構成された再配線３０および層間膜２０の上には、ポリイミドなどの絶縁性膜からなる保護膜５０が形成されている。保護膜５０のうち再配線３０上の所定部位には、開口部５１が形成されており、この開口部５１を介して再配線３０とはんだバンプ４０とが電気的・機械的に接続されている。
【００４４】
このようなＣＳＰは、プリント基板やセラミック基板などの配線基板上にはんだバンプ４０側にて搭載され、はんだバンプ４０をリフローさせることにより上記配線基板に実装される。
【００４５】
また、図８に示すＣＳＰは、「従来技術」の欄にて述べたように、パッシベーション膜１３まで形成された半導体基板１０に対し、層間膜形成、シード層形成、レジスト形成、導電層形成、金属層形成、レジスト除去、シード層エッチングの各工程を行うことにより製造することができる。
【００４６】
ここにおいて、本実施形態のＣＳＰでは、再配線３０の最表層である金属層３４を形成する金属層形成工程において、金属層３４を形成するためのめっき液中のシアン化合物濃度を制御することにより、再配線３０の端面への金属層３４の回り込み量を制御するようにしたことを主たる特徴としている。
【００４７】
ここで、金属層３４のめっき液中、金属層３４を構成する金属のシアン化合物以外のシアン化合物が含まれる場合は、それらすべてのシアン化合物の総計としての濃度を制御する。
【００４８】
本例では、金属層としてのＡｕ層３４のめっき液はＫＡｕ（ＣＮ）_２水溶液であり、この水溶液におけるシアン化合物濃度であるＫＡｕ（ＣＮ）_２の濃度（以下、単にシアン濃度という）を７．９４ｇ／リットル以下となるように制御している。
【００４９】
ここで、このようにシアン濃度を制御しためっき液においては、緩衝塩としてクエン酸およびその塩などを用いてｐＨを４程度に調整する。なお、本例では、Ａｕ層３４のめっき液はＫＡｕ（ＣＮ）_２以外のシアン化合物はあらかじめ除去してある。
【００５０】
図１は、それにより形成された本例の再配線３０の概略断面図である。図１においては、上記はんだバンプ４０は省略し、さらに半導体基板１０の配線１１なども省略してある。
【００５１】
図１に示すように、本例の再配線３０は、再配線３０の端面（側面）へのＡｕ層３４の回り込みは、シード層３１のエッチングによってサイドエッチングされないＮｉ層３３の厚さ以下の回り込み量に抑えられている。そのため、シード層３１のエッチングによって従来発生していた、すだれ状のＡｕ層やそれに伴う保護膜５０中のボイドの発生が防止されている。
【００５２】
この図１に示すような配線端面への回り込みが抑制された金属層３４が形成されることは、上記図１０に示したメカニズムに基づいて説明できる。
【００５３】
すなわち、めっき液中のシアン化合物濃度を７．９４ｇ／リットル以下と低減したことにより、シアンイオンのレジストへの攻撃が抑制され、結果、レジストと配線との隙間へのめっき液の染みだしが抑制される。そのため、図１に示す金属層３４が形成されると考えられる。
【００５４】
金属層３４のめっき液中のシアン化合物濃度を制御することにより、再配線３０の端面への金属層３４の回り込み量を制御することは、次の検証により確認できる。図２は、この検証実験の方法を示す図である。
【００５５】
図２（ａ）はこの検証実験に用いる治具Ｋ１の斜視図である。治具Ｋ１は、絶縁性の樹脂などからなる２枚のプレートＫ２をわずかな隙間を空けて対面させ固定したものである。
【００５６】
そして、図２（ｂ）、（ｃ）に示すように、この治具Ｋ１における２枚のプレートＫ２の隙間に金属板Ｋ３を挿入配置し、これをめっき槽Ｋ１０に入ったＫＡｕ（ＣＮ）_２水溶液からなるめっき液中に浸漬させる。図２（ｂ）は治具Ｋ１の上方から見た図、図２（ｃ）は治具Ｋ１の側面からプレートＫ２を透過して金属板Ｋ３を見た図である。
【００５７】
そして、金属板Ｋ３を陰極とし、他方に陽極Ｋ４を配置して電解めっきを行う。このとき、金属板Ｋ３と治具Ｋ１のプレートＫ２とのわずかな隙間からめっき液がしみ込み、図２（ｃ）中の斜線ハッチングに示すように、金属板Ｋ３の側面にＡｕ層Ｋ５が析出する。
【００５８】
このとき金属板Ｋ３の中央部におけるＡｕ層Ｋ５のしみ込み長さＬを測定する。そして、めっき液中のシアン濃度を変えていき、このしみ込み長さＬを測定した。このしみ込み長さＬが大きいことは、配線端面への金属層３４の回り込み量が多いことになる。
【００５９】
図３はシアン濃度としみ込み長さＬとの関係を示す図である。なお、図３では、シアン濃度はＫＡｕ（ＣＮ）_２ではなくＡｕ単体の濃度に換算した濃度（Ａｕ濃度）として示してある。この結果から、最表層である金属層３４のめっき液中のシアン化合物濃度と配線端面への金属層３４の回り込み量との間に相関があり、当該シアン化合物濃度が低いほど当該回り込み量が小さいことがわかる。
【００６０】
実際に本例のＡｕ層３４について、めっき液のシアン濃度を変えて、再配線３０の端面をＳＥＭ観察した。図４は、そのＳＥＭ写真に基づいて再配線３０の端面近傍を模式的に示す図である。
【００６１】
図４において、（ａ）、（ｂ）、（ｃ）はそれぞれシアン濃度が１．５９ｇ／リットル（１ｇ／リットル）、７．９４ｇ／リットル（５ｇ／リットル）、２３．８１ｇ／リットル（１５ｇ／リットル）の場合を示す。なお、かっこ内の濃度は、上記図３に使用したＡｕ濃度である。
【００６２】
図４から実際に、金属層３４のめっき液中のシアン濃度を７．９４ｇ／リットル以下となるように制御することで、配線端面への金属層３４の回り込みを抑制し、すだれ状の金属層（最表層）３４’の発生さらにはボイドの発生を防止できることが確認された。
【００６３】
さらに、シアン濃度を０．２６ｇ／リットルと制御しためっき液を用いてＡｕ層３４を形成するときに、その膜厚を０．１μｍ、０．３μｍ、０．５μｍと変えていったが、どの膜厚においても、上記図４（ａ）に示したものと同様に、Ａｕ層３４の配線端面への回り込みは０であった。
【００６４】
次に、本実施形態の変形例を図５〜図７に示す。なお、これら図５〜図７においても、上記図１と同様、場合によって、はんだバンプ４０は省略し、さらに半導体基板１０の配線１１なども省略してある。
【００６５】
図５に示す第１の変形例は、上記図１において保護膜５０の開口部５１形状を変形したものである。すなわち、再配線３０の端面へのＡｕ層３４の回り込みがＮｉ層３３にとどまる場合、保護膜５０の開口部５１を上記図１よりも広くして、この端面に回り込んだＡｕ層３４もはんだバンプ４０との接合面とするものである。
【００６６】
それにより、本第１の変形例では、上記図１に比べてはんだバンプ４０の接合面積が増大するとともに、平面ではなく立体面で接合することができるので、接合強度の向上ひいては接合信頼性の向上が図れる。本例は保護膜５０の開口部５１の形成パターンを変えるのみで容易に作ることができる。
【００６７】
図６に示す第２の変形例は、最表層である金属層３４が再配線３０のうちのシード層３１よりも上側の端面全体を覆うようにしたものである。本例は、めっき液のシアン濃度を高くすることでむしろ金属層３４の回り込み量を多くすることで実現可能である。
【００６８】
それにより、シード層３１のエッチングにおいては、再配線３０のうちのシード層３１よりも上側の端面全体が金属層３４でマスクされるので当該端面のサイドエッチングを防止できる。そのため、従来発生していたすだれ状のＡｕ層やそれに伴う保護膜５０中のボイドの発生が防止されている。
【００６９】
図７に示す第３の変形例では、再配線３０をＡｕバンプの代替部材として用いるものである。すなわち、導電層をＣｕまたはＮｉからなる突起部３２ａとして形成し、その表面にＡｕ層３４を形成する場合に、めっき液のシアン濃度を高くすることで突起部３２ａの端面（側面）全体に金属層３４を回り込んで形成する。
【００７０】
以上のように、本実施形態によれば、最表層である金属層３４のめっき液中のシアン化合物濃度を制御することにより、配線３０の端面への金属層３４の回り込み量を制御することができる。そのため、最表層である金属層３４の配線端面への回り込みによる配線間の絶縁抵抗の低下、短絡の誘発、ボイドの発生などの弊害を防止することができる。
【００７１】
なお、上述したように、本実施形態は、配線の最表層である金属層がＡｕめっき膜であるもの以外にも、Ａｇめっき膜や亜鉛めっき膜などのシアン化合物を含むめっき液を使用した電解めっき法によって成膜されためっき膜であれば、適用できる。
【００７２】
また、本発明は、電解めっきを用いた配線であって最表層がシアン化合物を含むめっき液を使用した配線の形成方法であれば、適用できるものであり、上記ＣＳＰの再配線に限定されるものではない。
【図面の簡単な説明】
【図１】本発明の実施形態に係るＣＳＰにおける再配線の概略断面図である。
【図２】めっき液中のシアン化合物濃度の制御により配線端面への金属層の回り込み量を制御することを検証する実験の方法を示す図である。
【図３】シアン化合物濃度としみ込み長さＬとの関係を示す図である。
【図４】めっき液のシアン化合物濃度を変えたときの再配線の端面近傍を模式的に示す図である。
【図５】上記実施形態の第１の変形例を示す概略断面図である。
【図６】上記実施形態の第２の変形例を示す概略断面図である。
【図７】上記実施形態の第３の変形例を示す概略断面図である。
【図８】ＣＳＰの概略断面図である。
【図９】上記図８に示すＣＳＰにおける再配線の従来構成を示す概略断面図である。
【図１０】再配線における最表層が再配線の端面へ回り込むことの推定メカニズムを示す図である。
【符号の説明】
１０…半導体基板、３０…再配線、３１…シード層、３２、３３…導電層、
３４…金属層、６０…レジスト。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a wiring forming method using electrolytic plating, and can be applied to, for example, formation of rewiring of a CSP (chip size package).
[0002]
[Prior art]
A conventional general wiring forming method will be described using a CSP as an example. FIG. 8 is a schematic sectional view of a main part of the CSP. The extraction electrode 12 of the semiconductor substrate 10 and the solder bump 40 are electrically connected by the rewiring 30. The method of forming the rewiring 30 is as follows.
[0003]
First, a semiconductor element such as a transistor, a wiring 11 made of aluminum or the like, an extraction electrode 12 and the like are formed on a semiconductor substrate 10 by a semiconductor process, and the semiconductor element and the wiring 11 are protected and extracted on the semiconductor substrate 10. A passivation film 13 exposing the electrode 12 is formed.
[0004]
An interlayer film 20 made of polyimide or the like is formed on the passivation film 13, and then the interlayer film 20 is removed by etching or the like on the extraction electrode 12 on the substrate 10 to form an opening 21 (interlayer). Film forming step).
[0005]
Next, a seed layer 31 formed by sputtering such as Cr or Cu is formed on the entire surface of the interlayer film 20 including the extraction electrode 12 exposed from the opening 21 (seed layer forming step).
[0006]
Next, a resist is formed on a portion of the surface of the seed layer 31 other than the portion where the rewiring 30 is to be formed (resist forming step). That is, a resist is formed in a portion where no rewiring is formed, and the portion is covered with the resist. The resist is shown in FIG. 10 described later.
[0007]
Next, conductive layers 32 and 33 are formed by electrolytic plating on the surface of the seed layer 31 exposed from the opening of the resist, that is, the surface of the seed layer 31 that is the lowermost layer of the rewiring 30 (conductive layer forming step). . For example, the Cu layer 32 and the Ni layer 33 are formed sequentially from the bottom.
[0008]
Next, a metal layer 34 to be the outermost layer of the rewiring 30 is formed on the conductive layers 32 and 33 by an electrolytic plating method (metal layer forming step). As the metal layer 34, for example, an Au layer 34 is formed in order to prevent oxidation of the Ni layer 33 and secure solder wettability to the solder bumps 40.
[0009]
Thereafter, the resist is removed using a stripping solution or the like (resist removing step), and the seed layer 31 in a portion where the resist is removed is etched and removed using an etching solution such as an acid (seed layer etching step). Thus, the rewiring 30 including the remaining seed layer 31, the conductive layers 32 and 33, and the metal layer 34 is formed.
[0010]
Thereafter, a protective film 50 made of polyimide or the like is formed on the semiconductor substrate 10 (protective film forming step). The protective film 50 is formed in a state where a connection portion between the rewiring 30 and the solder bump 40 is opened.
[0011]
Then, the solder bumps 40 are formed by using a method such as printing or solder balls, and the rewiring 30 and the solder bumps 40 are electrically and mechanically connected via the openings 51 of the protective film 50 (solder bump formation). Process). Thus, the CSP structure shown in FIG. 8 is completed.
[0012]
[Problems to be solved by the invention]
By the way, the inventors of the present invention have studied the method of forming the wiring and found that the following problem occurs. FIG. 9 is a schematic sectional view of the conventional rewiring 30 in the CSP, in which the seed layer and the solder bumps are omitted, and the passivation film of the semiconductor substrate 10 is also omitted.
[0013]
As shown in FIG. 9, the Au layer 34 as the outermost layer in the rewiring 30 is formed so as to extend around the end face of the rewiring 30, and the end face is an interdigital Au layer 34 ′. In the redistribution wiring 30, a largely hollowed portion is formed inside the interdigital Au layer 34 ′, and the protective film 50 is not formed in that portion, and bubbles remain and voids B are formed. .
[0014]
When such an interdigital Au layer 34 'is generated and has an outwardly expanding shape as shown in FIG. 9, the interdigital Au layer 34' approaches an adjacent rewiring (not shown). Therefore, the insulation resistance between the rewirings is reduced, and further, a short circuit is induced. Further, the generation of the voids B also leads to a decrease in reliability such as a decrease in insulation.
[0015]
Further investigations by the present inventors have revealed that the re-wiring of the outermost layer in the above-described re-wiring reaches the end face of the re-wiring, in addition to the Au plating, an electroplating such as Ag plating or zinc plating using a plating solution containing a cyanide compound. It was found that it occurred by plating. Usually, KAu (CN) ₂ is used for Au plating, KAg (CN) ₂ is used for Ag plating, and Zn (CN) ₂ is used for zinc plating.
[0016]
When the plating solution containing the cyanide is used, the mechanism of the rewiring of the outermost layer to the end face of the rewiring is considered as follows. FIG. 10 is a schematic cross-sectional view showing this estimation mechanism taking Au plating as an example.
[0017]
In FIG. 10A, a resist 60 is formed on a portion of the surface of the seed layer 31 made of Cu other than a portion where the rewiring 30 is to be formed, and the surface of the seed layer 31 exposed from the opening of the resist 60 is formed. A Cu layer 32 and a Ni layer 33 as conductive layers are formed by electrolytic plating.
[0018]
Then, electrolytic plating of the Au layer 34 is performed on the Ni layer 33 using a KAu (CN) ₂ aqueous solution. As shown in FIG. 10A, Au is deposited on the Ni layer 33, and when this Au is deposited, cyan ions (CN ⁻ ) are generated. This reaction is shown in the following chemical formula 1.
[0019]
Embedded image
_{^{KAu (CN) 2 ⇔ K +}} + Au (CN) 2 -
Au (CN) ₂ ⁻ + e ⁻ ⇔ 2CN ⁻ + Au
Then, the cyan ions penetrate between the resist 60 and the wirings (the conductive layers 32 and 33), and the cyan ions, which are alkalis, degrade the resist 60 to promote a gap between the resist 60 and the wirings.
[0020]
Then, as shown in FIG. 10B, the plating solution enters the gap between the resist 60 and the wiring. As a result, as shown in FIG. 10C, Au is also deposited on the end surfaces of the conductive layers 32 and 33 by the plating solution penetrating into the gaps, and this forms an interdigital Au layer 34 '.
[0021]
In this state, the resist 60 is removed, and the seed layer 31 is etched. At this time, as shown in FIG. 10D, the Cu layer 32 of the same material as the seed layer 31 among the conductive layers 32 and 33 is also side-etched, but the Au layer 34 'deposited on the end face serves as a mask. As a result, the Cu layer 32 is locally side-etched, and the Au layer 34 'on the end face remains in an interdigital shape.
[0022]
Therefore, when the protective film is formed thereafter, as shown in FIG. 9 described above, the shape is such that the interdigitated Au layer 34 'is present and the void B is present. The above is the estimation mechanism considered by the present inventors.
[0023]
SUMMARY OF THE INVENTION In view of the above problems, the present invention, when forming a wiring by electrolytic plating, when forming the outermost layer of the wiring using a plating solution containing a cyanide, prevents the adverse effect due to the wraparound of the outermost layer to the wiring end surface The purpose is to do.
[0024]
[Means for Solving the Problems]
The present inventors have proposed that the outermost layer be prevented from forming around the wiring end face to prevent the formation of the IDT, or if the outermost layer covers the entire wiring end face, the end face of the seed layer is etched. We focused on the fact that side etching can be prevented.
[0025]
As a result of intensive experiment and study, as shown in FIG. 3, it was found that there is a correlation between the cyanide concentration in the plating solution on the outermost layer and the amount of the wraparound of the outermost layer on the wiring end face. The present invention has been made based on this finding.
[0026]
That is, according to the first aspect of the present invention, there is provided a method of forming a wiring (30) using electrolytic plating, comprising: forming a seed layer (31) on one surface of a substrate (10); Forming a resist (60) having an opening at a portion where a wiring is to be formed on the surface of the substrate, and forming a conductive layer (32, 33) on the surface of the seed layer exposed from the opening of the resist by electrolytic plating. A step of forming, a step of forming a metal layer (34) as an outermost layer of the wiring on the conductive layer by an electrolytic plating method using a plating solution containing a cyan compound, a step of removing the resist, and a step of removing the resist Controlling the concentration of the cyanide compound in the plating solution of the metal layer, thereby controlling the amount of the metal layer wrapping around the end face of the wiring. Characterized in that way the.
[0027]
According to this, by controlling the cyanide compound concentration in the plating solution of the metal layer as the outermost layer, it is possible to control the amount of the metal layer wrapping around the end face of the wiring. Therefore, it is possible to prevent adverse effects such as a decrease in insulation resistance between wirings due to a wraparound of the outermost layer wiring end surface, induction of a short circuit, and generation of voids.
[0028]
The invention according to claim 2 is characterized in that the cyan compound concentration in the plating solution for forming the metal layer (34) is controlled to be 7.94 g / liter or less.
[0029]
According to this, it is possible to suppress the outermost layer from wrapping around the wiring end face, and it is possible to prevent the generation of the ID-shaped outermost layer and the occurrence of voids.
[0030]
It should be noted that reference numerals in parentheses of the above-described units are examples showing the correspondence with specific units described in the embodiments described later.
[0031]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention shown in the drawings will be described. In the present embodiment, an example in which a wiring formed by electrolytic plating is applied to rewiring of a CSP will be described.
[0032]
The overall configuration of the CSP according to the present embodiment is the same as the configuration shown in FIG. Although there is some overlap, the CSP of the present embodiment will be described with reference to FIG.
[0033]
The semiconductor substrate 10 is formed of a silicon substrate or the like, and a semiconductor element such as a transistor (not shown) is formed on the semiconductor substrate 10. On one surface side of the semiconductor substrate 10, wirings 11 and extraction electrodes (pads) 12 made of aluminum or the like, which are electrically connected to the semiconductor element, are formed.
[0034]
On one surface of the semiconductor substrate 10, a passivation film 13 made of a silicon nitride film or the like that covers and protects the semiconductor element and the wiring 11 is formed. Here, the passivation film 13 is open above the extraction electrode 12. The semiconductor element, the wiring 11, the extraction electrode 12, and the passivation film 13 can be formed by a known semiconductor process.
[0035]
On the passivation film 13, an interlayer film 20 made of an insulating film material is formed. The interlayer film 20 serves to relieve the stress between the upper rewiring 30 and the semiconductor substrate 10, and can be formed by applying and curing polyimide, for example. In addition, the opening 21 is formed by removing the interlayer film 20 above the extraction electrode 12 by etching or the like.
[0036]
The rewiring 30 is formed on the interlayer film 20 in a predetermined pattern. The rewiring 30 is necessary to electrically connect the solder bumps 40 arranged at a predetermined pitch in the CSP and the extraction electrodes 12.
[0037]
The rewiring 30 is electrically connected to the extraction electrode 12 through the opening 21 of the interlayer film 20, and has a predetermined wiring pattern from the opening 21 of the interlayer film 20 to the portion where the solder bump 40 is arranged. Extending.
[0038]
The rewiring 30 is a wiring formed by using electrolytic plating, and is a stacked wiring in which a seed layer 31, conductive layers 32 and 33, and a topmost metal layer 34 are sequentially stacked from the semiconductor substrate 10 side. The layers other than the seed layer 31 among these layers 31 to 34 are formed by electrolytic plating.
[0039]
In the rewiring 30, the seed layer 31 is a conductive film formed by sputtering or the like using Cr, Cu, or the like. In this example, the seed layer 31 has a Cu / Cr laminated structure in which Cr and Cu films are laminated in order from the semiconductor substrate 10 side.
[0040]
The conductive layers 32 and 33 on the seed layer 31 are plating films formed by electrolytic plating of Cu, Ni, or the like. In this example, the conductive layer has a structure in which a Cu layer 32 having a thickness of about 10 μm and a Ni layer 33 having a thickness of about 1 μm to 5 μm as a solder diffusion preventing layer of the solder bump 40 are sequentially stacked from the seed layer 31 side. .
[0041]
The layer on the conductive layers 32 and 33, that is, the metal layer 34 as the outermost layer of the rewiring 30 is a plating film formed by an electrolytic plating method using a plating solution containing a cyanide compound. Specifically, an Au plating film using KAu (CN) ₂ , an Ag plating film using KAg (CN) ₂ , a zinc plating film using Zn (CN) _2, and the like can be used. In this example, the metal layer 34 is the Au layer 34 as an Au plating film, and the thickness thereof is about 0.01 μm to 0.5 μm.
[0042]
In the above example, the conductive layer has two layers of the Cu layer 32 and the Ni layer 33, but may have three or more layers or one layer. For example, a configuration in which only a Cu layer is used as a conductive layer and an Au layer is provided as a metal layer thereon.
[0043]
A protective film 50 made of an insulating film such as polyimide is formed on the rewiring 30 and the interlayer film 20 configured as described above. An opening 51 is formed in a predetermined portion of the protective film 50 on the rewiring 30, and the rewiring 30 and the solder bump 40 are electrically and mechanically connected via the opening 51. .
[0044]
Such a CSP is mounted on a wiring board such as a printed board or a ceramic board on the solder bump 40 side, and is mounted on the wiring board by reflowing the solder bump 40.
[0045]
Further, as described in the section of “Prior Art”, the CSP shown in FIG. 8 forms an interlayer film, a seed layer, a resist, a conductive layer on the semiconductor substrate 10 formed up to the passivation film 13. It can be manufactured by performing each step of forming a metal layer, removing a resist, and etching a seed layer.
[0046]
Here, in the CSP of the present embodiment, in the metal layer forming step of forming the metal layer 34 as the outermost layer of the rewiring 30, the concentration of the cyanide compound in the plating solution for forming the metal layer 34 is controlled. The main feature is that the amount of the metal layer 34 wrapping around the end face of the rewiring 30 is controlled.
[0047]
Here, when the plating solution of the metal layer 34 contains a cyan compound other than the cyan compound of the metal constituting the metal layer 34, the total concentration of all the cyan compounds is controlled.
[0048]
In this example, the plating solution for the Au layer 34 as the metal layer is an aqueous solution of KAu (CN) ₂ , and the concentration of KAu (CN) ₂ , which is the cyanide compound concentration in this aqueous solution (hereinafter, simply referred to as cyan concentration) is 7. It is controlled so as to be 94 g / liter or less.
[0049]
Here, in the plating solution in which the cyan concentration is controlled as described above, the pH is adjusted to about 4 by using citric acid or a salt thereof as a buffer salt. In the present embodiment, the plating solution for the Au layer 34 has been removed in advance of the cyanide compounds other than KAu (CN) ₂ .
[0050]
FIG. 1 is a schematic cross-sectional view of the rewiring 30 of the present example formed thereby. In FIG. 1, the solder bumps 40 are omitted, and the wires 11 of the semiconductor substrate 10 are also omitted.
[0051]
As shown in FIG. 1, in the rewiring 30 of the present example, the Au layer 34 wraps around the end surface (side surface) of the rewiring 30, and wraps around the thickness of the Ni layer 33 which is not side-etched by the etching of the seed layer 31. It is kept in quantity. For this reason, the formation of the interdigital Au layer and the voids in the protective film 50 caused by the etching of the seed layer 31 are prevented.
[0052]
The formation of the metal layer 34 in which the wraparound to the wiring end face as shown in FIG. 1 is suppressed can be explained based on the mechanism shown in FIG.
[0053]
That is, by reducing the concentration of the cyanide compound in the plating solution to 7.94 g / liter or less, attack of cyan ions on the resist is suppressed, and as a result, seepage of the plating solution into the gap between the resist and the wiring is suppressed. Is done. Therefore, it is considered that the metal layer 34 shown in FIG. 1 is formed.
[0054]
Controlling the amount of the metal layer 34 wrapping around the end surface of the rewiring 30 by controlling the concentration of the cyanide compound in the plating solution of the metal layer 34 can be confirmed by the following verification. FIG. 2 is a diagram showing a method of this verification experiment.
[0055]
FIG. 2A is a perspective view of a jig K1 used in this verification experiment. The jig K1 is formed by fixing two plates K2 made of an insulating resin or the like so as to face each other with a slight gap therebetween.
[0056]
Then, as shown in FIGS. 2B and 2C, a metal plate K3 is inserted and arranged in a gap between the two plates K2 in the jig K1, and the metal plate K3 is placed in a plating tank K10 with KAu (CN) _2. It is immersed in a plating solution composed of an aqueous solution. FIG. 2B is a view from above the jig K1, and FIG. 2C is a view from the side of the jig K1 through the plate K2 to see the metal plate K3.
[0057]
Then, electrolytic plating is performed with the metal plate K3 serving as a cathode and the anode K4 disposed on the other side. At this time, the plating solution penetrates from a slight gap between the metal plate K3 and the plate K2 of the jig K1, and an Au layer K5 precipitates on the side surface of the metal plate K3 as shown by hatching in FIG. 2C. I do.
[0058]
At this time, the penetration length L of the Au layer K5 at the center of the metal plate K3 is measured. Then, while changing the cyan concentration in the plating solution, the penetration length L was measured. When the penetration length L is large, the amount of the metal layer 34 wrapping around the wiring end surface is large.
[0059]
FIG. 3 is a diagram showing the relationship between the cyan density and the penetration length L. In FIG. 3, the cyan density is shown not as KAu (CN) ₂ but as a density (Au density) converted to the density of Au alone. From this result, there is a correlation between the concentration of the cyan compound in the plating solution of the metal layer 34 as the outermost layer and the amount of the metal layer 34 wrapping around the wiring end surface. The lower the concentration of the cyan compound, the smaller the amount of the wraparound. You can see that.
[0060]
Actually, with respect to the Au layer 34 of this example, the end surface of the rewiring 30 was observed by SEM while changing the cyan concentration of the plating solution. FIG. 4 is a diagram schematically showing the vicinity of the end surface of the rewiring 30 based on the SEM photograph.
[0061]
In FIG. 4, (a), (b), and (c) show cyan concentrations of 1.59 g / liter (1 g / liter), 7.94 g / liter (5 g / liter), and 23.81 g / liter (15 g / liter), respectively. Liters). The concentration in parentheses is the Au concentration used in FIG.
[0062]
From FIG. 4, by actually controlling the cyan concentration in the plating solution of the metal layer 34 to be equal to or less than 7.94 g / liter, the metal layer 34 is prevented from wrapping around the wiring end face, and the interdigital metal layer It was confirmed that generation of (the outermost layer) 34 'and further generation of voids could be prevented.
[0063]
Further, when the Au layer 34 was formed using a plating solution whose cyan concentration was controlled at 0.26 g / liter, the film thickness was changed to 0.1 μm, 0.3 μm, and 0.5 μm. As for the film thickness, as in the case shown in FIG. 4A, the wraparound of the Au layer 34 to the wiring end face was zero.
[0064]
Next, modified examples of the present embodiment are shown in FIGS. In FIGS. 5 to 7, the solder bumps 40 are omitted, and the wirings 11 of the semiconductor substrate 10 are also omitted, as in the case of FIG.
[0065]
In the first modification shown in FIG. 5, the shape of the opening 51 of the protective film 50 in FIG. 1 is modified. That is, when the Au layer 34 wraps around the end face of the rewiring 30 remains at the Ni layer 33, the opening 51 of the protective film 50 is made wider than that of FIG. This is a bonding surface with the bump 40.
[0066]
Thereby, in the first modified example, the bonding area of the solder bump 40 is increased as compared with FIG. 1 and the bonding can be performed not in a plane but in a three-dimensional plane, so that the bonding strength can be improved and the bonding reliability can be improved. Improvement can be achieved. This embodiment can be easily manufactured only by changing the formation pattern of the opening 51 of the protective film 50.
[0067]
In the second modification shown in FIG. 6, the metal layer 34 as the outermost layer covers the entire end face of the rewiring 30 above the seed layer 31. This example can be realized by increasing the amount of wraparound of the metal layer 34 by increasing the cyan concentration of the plating solution.
[0068]
Thereby, in the etching of the seed layer 31, the entire end face of the rewiring 30 above the seed layer 31 is masked by the metal layer 34, so that the side face of the end face can be prevented. For this reason, the generation of the interdigital Au layer and the voids in the protective film 50 which are conventionally caused are prevented.
[0069]
In the third modification shown in FIG. 7, the rewiring 30 is used as a substitute for the Au bump. That is, when the conductive layer is formed as the protrusion 32a made of Cu or Ni, and the Au layer 34 is formed on the surface thereof, increasing the cyan concentration of the plating solution allows the metal to cover the entire end face (side surface) of the protrusion 32a. It is formed around the layer 34.
[0070]
As described above, according to the present embodiment, the amount of the metal layer 34 wrapping around the end face of the wiring 30 can be controlled by controlling the concentration of the cyanide compound in the plating solution of the metal layer 34 as the outermost layer. it can. For this reason, it is possible to prevent adverse effects such as a decrease in insulation resistance between wirings due to the metal layer 34 that is the outermost layer wrapping around the wiring end face, induction of a short circuit, and generation of voids.
[0071]
As described above, in the present embodiment, the electrolysis using a plating solution containing a cyanide, such as an Ag plating film or a zinc plating film, other than the one in which the metal layer, which is the outermost layer of the wiring, is an Au plating film. The present invention can be applied to any plating film formed by a plating method.
[0072]
Further, the present invention is applicable to any wiring forming method using a plating solution containing a cyanide compound, wherein the wiring is a wiring using electrolytic plating, and is limited to the rewiring of the CSP. Not something.
[Brief description of the drawings]
FIG. 1 is a schematic cross-sectional view of a rewiring in a CSP according to an embodiment of the present invention.
FIG. 2 is a diagram illustrating an experimental method for verifying that the amount of a metal layer wrapping around a wiring end surface is controlled by controlling the concentration of a cyanide compound in a plating solution.
FIG. 3 is a diagram showing a relationship between a cyan compound concentration and a penetration length L.
FIG. 4 is a diagram schematically showing the vicinity of the end surface of the rewiring when the cyanide concentration of the plating solution is changed.
FIG. 5 is a schematic sectional view showing a first modification of the embodiment.
FIG. 6 is a schematic sectional view showing a second modification of the embodiment.
FIG. 7 is a schematic sectional view showing a third modification of the embodiment.
FIG. 8 is a schematic sectional view of a CSP.
FIG. 9 is a schematic sectional view showing a conventional configuration of rewiring in the CSP shown in FIG. 8;
FIG. 10 is a diagram showing a mechanism for estimating that the outermost layer in the rewiring goes around the end face of the rewiring.
[Explanation of symbols]
Reference Signs List 10: semiconductor substrate, 30: rewiring, 31: seed layer, 32, 33: conductive layer,
34: metal layer, 60: resist.

Claims

A method for forming a wiring (30) using electrolytic plating,
Forming a seed layer (31) on one surface of the substrate (10);
Forming a resist (60) having an opening at a portion of the surface of the seed layer where the wiring is to be formed;
Forming a conductive layer (32, 33) on the surface of the seed layer exposed from the opening of the resist by electrolytic plating;
Forming a metal layer (34) to be the outermost layer of the wiring by electrolytic plating using a plating solution containing a cyanide compound on the conductive layer;
Thereafter, a step of removing the resist,
Etching and removing the seed layer in the portion where the resist has been removed,
A method for forming a wiring, wherein the amount of the metal layer wrapping around the end face of the wiring is controlled by controlling the concentration of a cyanide compound in the plating solution of the metal layer.

The method according to claim 1, wherein a concentration of a cyanide compound in the plating solution for forming the metal layer (34) is controlled to be 7.94 g / liter or less.