JP2004071677A - Semiconductor device and its manufacturing method - Google Patents
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Abstract
Description
【0001】
【発明の属する技術分野】
本発明は、半導体集積回路に用いられる半導体装置、特に集積回路内部に形成される昇圧装置などに用いられる定電圧素子に関するものである。
【0002】
【従来の技術】
従来、集積回路内部に形成された昇圧装置において、昇圧された電圧から所望の定電圧を得るために、クランプダイオードと呼ばれる定電圧素子が用いられている。この定電圧素子は、別名ツェナーダイオードとも称されるものであって、半導体基板内に形成した不純物拡散層と半導体基板との間のPN接合の逆方向降伏現象を利用して所望の定電圧を得る。
【0003】
以下、この従来の定電圧素子の一例について、図面を参照しながら説明する。
【0004】
図9は、上記従来の定電圧素子として機能する半導体装置の構造の第1例を示す断面図である。図9に示すように、P型半導体基板1には、活性領域3を取り囲む素子分離酸化膜2が形成されている。活性領域3の一部には半導体基板1の表面から内部に向かってN型不純物拡散層4が形成されており、それと隣接して半導体基板1の表面から内部に向かってP型不純物拡散層5が形成されている。N型不純物拡散層4およびP型不純物拡散層5のそれぞれは、層間絶縁膜6の開口部に形成されたタングステンプラグ7を介してアルミニウム配線8に接続されている。
【0005】
ここで、この定電圧素子の上記所望の定電圧は、N型不純物拡散層4とP型不純物拡散層5との間に形成されるPN接合の逆方向降伏電圧によって決定されるように構成されている。すなわち、N型不純物拡散層4とP型不純物拡散層5との間に逆方向の上記定電圧を越える電圧が印加されたときには、N型不純物拡散層4とP型不純物拡散層5との間にツェナー効果あるいはアバランシェ効果により逆方向の電流が流れる。このような原理により、大電圧が印加されても、N型不純物拡散層4とP型不純物拡散層5間の電圧はほぼ一定に保持される。
【0006】
図10は、上記従来の定電圧素子として機能する半導体装置の構造の第2例を示す断面図である。図10に示すように、P型半導体基板1には、活性領域3を取り囲む素子分離酸化膜2が形成されている。活性領域3中には半導体基板1の表面から内部に向かってN型不純物拡散層4が形成されており、上記N型不純物拡散層4は、層間絶縁膜6の開口部に形成されたタングステンプラグ7を介してアルミニウム配線8に接続されている。
【0007】
ここで、この定電圧素子の上記所望の定電圧は、N型不純物拡散層4とP型半導体基板1との間に形成されるPN接合の逆方向降伏電圧によって決定されるように構成されている。すなわち、アルミニウム配線8とP型半導体基板1との間に逆方向の上記定電圧を越える電圧が印加されたときには、P型半導体基板1とN型不純物拡散層4との間にツェナー効果あるいはアバランシェ効果により逆方向の電流が流れる。このような原理により、大電圧が印加されても、アルミニウム配線8とP型半導体基板1間の電圧はほぼ一定に保持される。
【0008】
【発明が解決しようとする課題】
しかしながら、上記従来の第1例については、所望の定電圧はN型不純物拡散層4とP型不純物拡散層5との間に形成されるPN接合の逆方向降伏電圧によって決定されるため、所望の定電圧を得るにはN型不純物拡散層4またはP型不純物拡散層5のいずれか一方、もしくは両方の不純物濃度を調整することが必要であるが、集積回路の製造においては、N型不純物拡散層4やP型不純物拡散層5をその他の素子と共有するケースが多いため、不純物濃度調整の自由度が低く、所望の定電圧を実現することが非常に困難となっていた。
【0009】
また、従来の第2例については、所望の定電圧はN型不純物拡散層4とP型半導体基板1との間に形成されるPN接合の逆方向降伏電圧によって決定されるため、第1例と同様、所望の定電圧を得るにはP型半導体基板1またはN型不純物拡散層4のいずれか一方、もしくは両方の不純物濃度を調整することが必要であるが、集積回路の製造においては、N型不純物拡散層4やP型半導体基板1をその他の素子と共有するケースが多いため、不純物濃度調整の自由度が低く、所望の定電圧を実現することが非常に困難となっていた。
【0010】
上記第1例および第2例における、所望の定電圧を実現することが非常に困難であるという課題について以下に詳述する。
【0011】
第2例の場合、N型不純物拡散層4とP型半導体基板1によって形成されるPN接合の逆方向の降伏現象によって電子/正孔対が生じる。そして、図3(a)に示すように、P型半導体基板1はN型不純物拡散層4よりも不純物濃度が薄いため、空乏層はP型半導体基板1側においてより幅広となる。また、PN接合面のうち素子分離酸化膜と接する部分の耐圧が最も低いため、この部分で接合降伏が発生する。その結果、降伏現象によって発生した電子/正孔対のうち、主に正孔が素子分離酸化膜2近傍のPN接合端部におけるP型半導体基板1側に注入され、電子は素子分離酸化膜2近傍のPN接合端部におけるN型不純物拡散層4側に注入される。
【0012】
この結果、注入された電子/正孔は空乏層を広げる方向に働き、特に不純物濃度の薄いP型半導体基板1側の空乏層が広がることにより、素子分離酸化膜近傍における空乏層内の電界が緩和され、図3(b)に示すように、P型半導体基板1とN型不純物拡散層4との間の電圧をPN接合の逆方向降伏電圧に至らしめるために必要なN型不純物拡散層4(またはアルミニウム配線8)とP型半導体基板1の間の電圧(逆方向耐圧)が上昇することになる。図4(a)に、定電流ストレス印加による逆方向耐圧の変動量の評価結果を示すが、第2例の場合、▲印の点を結んで形成される曲線に沿って変化することになる。
【0013】
また、第1例の場合、N型不純物拡散層4とP型不純物拡散層5によって形成されるPN接合の逆方向の降伏現象によって電子/正孔対が生じる。発生した電子/正孔対のうち、主に正孔がPN接合端部におけるP型不純物拡散層5上の層間絶縁膜6に注入され、電子がN型不純物拡散層4上の層間絶縁膜6に注入されることにより、逆方向耐圧が上昇し、図4(a)に示す●印の点を結んで形成される曲線に沿って変化することになる。
【0014】
また、素子分離酸化膜2近傍または層間絶縁膜6近傍のPN接合端で接合降伏現象が発生しているにもかかわらず、見かけ上、逆方向耐圧が変化しない場合がある。これは、電子/正孔ともに早期に素子分離酸化膜2または層間絶縁膜6へ注入され、電界が中和されることで逆方向耐圧が変化しないためである。しかし、この場合、図4(b)に示すように、定電流ストレス印加後に高温で放置すると、熱により放出されやすい電子だけが先に急速に放出されるため、●印および▲印の点を結んで形成される曲線に沿って、逆方向耐圧が上昇することになる。すなわち、半導体集積回路全体としてみると、いずれの場合においても逆方向耐圧が所望の定電圧から変動することになり、定電圧素子としての機能が悪化することになる。
【0015】
本発明は上記のような問題点に鑑みてなされたもので、その目的は、所望の定電圧を容易に得ることができ、かつ、逆方向耐圧の経時的な変動がほとんどなく信頼性に優れた定電圧素子として機能しうる半導体装置を提供することにある。
【0016】
【課題を解決するための手段】
上記目的を達成するために、本発明の第1の半導体装置は、第1導電型の半導体基板表面に活性領域を囲むように形成された素子分離絶縁膜と、活性領域表面に形成された第2導電型の不純物拡散層と、少なくとも第2導電型の不純物拡散層下に、該第2導電型の不純物拡散層とダイオード接合するように形成された第1導電型の不純物拡散層とを備え、第1導電型の不純物拡散層は、素子分離絶縁膜から離間して形成されている。
【0017】
このような構成とすることにより、第2導電型不純物拡散層との接合によって形成されるダイオードの逆方向の接合降伏位置を素子分離絶縁膜近傍から離すことができるため、接合降伏によって発生した電子や正孔の素子分離絶縁膜への注入を大幅に抑制できる。したがって、逆方向耐圧の変動がほとんど無い半導体装置が得られる。
【0018】
また、本発明の第2の半導体装置は、第1導電型の半導体基板表面に活性領域を囲むように形成された素子分離絶縁膜と、活性領域表面に形成された第2導電型の不純物拡散層と、少なくとも第2導電型の不純物拡散層下に、該第2導電型の不純物拡散層とダイオード接合するように形成された第1導電型の不純物拡散層とを備え、第1導電型の不純物拡散層は、素子分離絶縁膜から離間して形成された第1の不純物拡散層と、第1の不純物拡散層側面を覆うように形成された第1の不純物濃度よりも不純物濃度の低い第2の不純物拡散層からなる。
【0019】
このような構成とすることにより、第2導電型不純物拡散層との接合によって形成されるダイオードの逆方向の接合降伏位置を素子分離絶縁膜近傍から大きく離すことができるため、接合降伏によって発生した電子や正孔の素子分離絶縁膜への注入を大幅に抑制できる。そのうえ、素子分離絶縁膜近傍に濃度の低いほうの不純物拡散層を形成することで、パンチスルーによる隣接素子との電気的接触や、素子分離絶縁膜と半導体基板界面に存在する電荷に起因するリーク電流を抑制することができる。
【0020】
また、本発明の第1または第2の半導体装置において、第2導電型の不純物拡散層と素子分離絶縁膜とは、少なくとも一部でオフセット領域を介在させるように離れて形成され、オフセット領域の上方に絶縁膜を介して形成された導電膜からなる電極を備え、導電膜からなる電極が電源端子または接地端子に接続されていることが好ましい。
【0021】
このような構成とすることにより、第2導電型不純物拡散層と素子分離絶縁膜との界面近傍および半導体基板表面付近に、電子または正孔が注入または捕獲されることを抑制することができ、さらに、電子または正孔が注入によって半導体装置の逆方向耐圧が変動したときにも初期状態に戻すためのリフレッシュを実施することが可能となる。
【0022】
また、本発明の第1または第2の半導体装置において、素子分離絶縁膜はSTI(Shallow Trench Insulator)構造で形成されていることが好ましい。
【0023】
このような構成とすることにより、STI構造ではN型不純物拡散層やP型不純物拡散層との接触面積が大きくなりやすいため、接合降伏によって発生した電子や正孔の素子分離絶縁膜への注入を抑制できる効果がより顕著となる。
【0024】
また、本発明の第1の半導体装置の製造方法は、第1導電型の半導体基板表面に活性領域を囲むように素子分離絶縁膜を形成する工程と、活性領域表面に第2導電型の不純物拡散層を形成する工程と、少なくとも第2導電型の不純物拡散層下に、該第2導電型の不純物拡散層とダイオード接合するように第1導電型の不純物拡散層を形成する工程とを備え、第1導電型の不純物拡散層を形成する工程は、フォトリソグラフィー技術およびイオン注入技術を用いて、第1導電型の不純物拡散層を素子分離絶縁膜から離間するように形成する。
【0025】
このような構成とすることにより、第2導電型不純物拡散層との接合によって形成されるダイオードの逆方向の接合降伏位置を素子分離絶縁膜近傍から離すことができるため、接合降伏によって発生した電子や正孔の素子分離絶縁膜への注入を大幅に抑制できる。したがって、逆方向耐圧の変動がほとんど無い半導体装置が得られる。
【0026】
また、本発明の第2の半導体装置の製造方法は、第1導電型の半導体基板表面に活性領域を囲むように素子分離絶縁膜を形成する工程と、活性領域表面に第2導電型の不純物拡散層を形成する工程と、少なくとも第2導電型の不純物拡散層下に、該第2導電型の不純物拡散層とダイオード接合するように第1導電型の不純物拡散層を形成する工程とを備え、第1導電型の不純物拡散層を形成する工程は、フォトリソグラフィー技術およびイオン注入技術を用いて、素子分離絶縁膜から離間するように第1の不純物拡散層を形成する工程と、第1の不純物拡散層の側面を覆うように、第1の不純物拡散層よりも不純物濃度が低い第2の不純物拡散層を形成する工程とを含む。
【0027】
このような構成とすることにより、第2導電型不純物拡散層との接合によって形成されるダイオードの逆方向の接合降伏位置を素子分離絶縁膜近傍から大きく離すことができるため、接合降伏によって発生した電子や正孔の素子分離絶縁膜への注入を大幅に抑制できる。そのうえ、素子分離絶縁膜近傍に濃度の低いほうの不純物拡散層を形成することで、パンチスルーによる隣接素子との電気的接触や、素子分離絶縁膜と半導体基板界面に存在する電荷に起因するリーク電流を抑制することができる。
【0028】
また、本発明の第1または第2の半導体装置の製造方法において、第2導電型の不純物拡散層と素子分離絶縁膜とを、少なくとも一部でオフセット領域が介在するように離れて形成し、オフセット領域の上方に絶縁膜を介して導電膜からなる電極を形成する工程をさらに備え、導電膜からなる電極を電源端子または接地端子に接続するように形成することが好ましい。
【0029】
このような構成とすることにより、第2導電型不純物拡散層と素子分離絶縁膜との界面近傍および半導体基板表面付近に、電子または正孔が注入または捕獲されることを抑制することができ、さらに、電子または正孔が注入によって半導体装置の逆方向耐圧が変動したときにも初期状態に戻すためのリフレッシュを実施することが可能となる。
【0030】
また、本発明の第1または第2の半導体装置の製造方法において、素子分離絶縁膜をSTI(Shallow Trench Insulator)構造で形成することが好ましい。
【0031】
このような構成とすることにより、STI構造ではN型不純物拡散層やP型不純物拡散層との接触面積が大きくなりやすいため、接合降伏によって発生した電子や正孔の素子分離絶縁膜への注入を抑制できる効果がより顕著となる。
【0032】
【発明の実施の形態】
(第1の実施形態)
以下、本発明の第1の実施形態について、図面を参照しながら説明する。
【0033】
図1は本実施形態における半導体装置の断面図である。図1において、P型半導体基板11の表面にSTI構造の素子分離酸化膜12が、活性領域13を取り囲むように形成されている。P型半導体基板11の活性領域表面には高濃度のN型不純物からなるN型不純物拡散層14が形成され、P型半導体基板上11上には層間絶縁膜15が堆積されており、この層間絶縁膜15の上には、タングステンプラグ16を介してN型不純物拡散層14に電気的に接続するアルミニウム配線17が形成されている。さらに、N型不純物拡散層14の直下方のP型半導体基板11内にはP型不純物拡散層18が形成されており、これとN型不純物拡散層14とのPN接合によってダイオードが形成される。ここで、P型不純物拡散層18は素子分離酸化膜12と接することなく間隔をあけて形成されている。
【0034】
次に、本実施形態に係る半導体装置の製造方法について、図2(a)〜(d)を参照しながら説明する。
【0035】
まず、図2(a)に示すように、P型半導体基板11上に活性領域13を取り囲むSTI構造の素子分離酸化膜12を形成する。
【0036】
次に、図2(b)に示すように、P型半導体基板11表面にフォトレジストパターン23を形成した後、加速エネルギーが30keV〜40keV、ドーズ量が1012cm−2から1013cm−2オーダーのボロンイオン19の注入を、フォトレジストパターン23をマスクとして実施する。これにより、不純物濃度が1018cm−3オーダーのP型不純物拡散層18を形成する。このとき、P型不純物拡散層18は、素子分離酸化膜12とは0.5μmから2.0μm程度の間隔24をあけて形成する。
【0037】
次に、フォトレジストパターン23を除去した後、図2(c)に示すように、P型半導体基板11全面に加速エネルギーが40keV〜50keV、ドーズ量が1015cm−2オーダーのヒ素イオン20の注入を、素子分離酸化膜12をマスクとして実施し、不純物濃度が1020cm−3オーダーのN型不純物拡散層14を形成する。
【0038】
次に、不純物の活性化を目的としたアニール等の熱処理を実施した後、図2(d)に示すように、P型半導体基板11全面に層間絶縁膜15を堆積し、層間絶縁膜15にN型不純物拡散層14に到達するコンタクトホールを開口してタングステンプラグ16を形成した後に、タングステンプラグ16を介してN型不純物拡散層14と接続するように、アルミニウム配線17を形成する。
【0039】
ここで、この半導体装置を定電圧素子として機能させる場合の所望の定電圧は、N型不純物拡散層14とP型半導体基板11との間の電圧が、N型不純物拡散層14とP型不純物拡散層18との間にPN接合面に形成されるダイオードの逆方向の降伏電圧になるまでアルミニウム配線17を介してN型不純物拡散層14に正電圧を印加することによって得られる。
【0040】
上記のように、本実施形態では従来の第2例のようにN型不純物拡散層4とP型半導体基板1とでPN接合を形成するのではなく、N型不純物拡散層14とP型不純物拡散層18とでPN接合を形成するため、P型不純物拡散層18を形成するためのボロンイオン注入においてドーズ量を調整することにより、P型不純物拡散層18の不純物濃度を容易に調整することが可能である。すなわち、N型不純物拡散層14とP型不純物拡散層18との間にPN接合面に形成されるダイオードの逆方向の降伏電圧を容易に調整することができるため、この半導体装置を定電圧素子として機能させる場合、容易に所望の定電圧を得ることが可能となる。特に、集積回路の製造においては、P型半導体基板11やN型不純物拡散層14を他の素子と共有するケースが多いので、これらの不純物濃度調整の自由度は低く、不純物濃度を容易に調整することが可能なP型不純物拡散層18が存在することは、ダイオードの逆方向耐圧の変動を抑制する上で非常に有効である。
【0041】
また、素子分離酸化膜12と間隔をあけてP型不純物拡散層18が形成されるため、N型不純物拡散層14との接合によって形成されるダイオードの逆方向の接合降伏位置を素子分離酸化膜12近傍から完全に離すことができるため、接合降伏によって発生した電子や正孔の素子分離酸化膜12への注入を大幅に抑制できる。
【0042】
このことは、素子分離絶縁膜の構造によらず成り立つが、素子分離絶縁膜の側面が半導体基板に対して垂直に近い構造となり、例えばLOCOS構造の場合に比べてN型不純物拡散層との接触面積が大きくなりやすいSTI構造の場合において、より効果が大きい。
【0043】
素子分離酸化膜12への電子/正孔の注入が抑制された結果、N型不純物拡散層14とP型不純物拡散層18との間に形成されるPN接合の経時的な電界の変動が無くなり、逆方向耐圧の変動も大幅に抑制されることになる。
【0044】
以上のように本実施形態では、逆方向耐圧の調整が容易であり、しかも、接合降伏位置を素子分離酸化膜から離すことができるため、接合降伏によって発生した電子や正孔の素子分離酸化膜への注入を大幅に抑制できる。したがって、逆方向耐圧の変動がほとんど無い半導体装置が実現できる。
【0045】
なお、N型不純物拡散層14上のタングステンプラグ16は、図1、図2ともに1個だけ形成しているが、複数個形成しても良い。さらに、P型半導体基板11、N型不純物拡散層14、P型不純物拡散層18の導電型がそれぞれ逆であっても、同様の効果が得られることは自明である。
【0046】
(第2の実施形態)
以下、本発明の第2の実施形態について、図面を参照しながら説明する。
【0047】
図5は本実施形態における半導体装置の断面図である。図5において、P型半導体基板11の表面にSTI構造の素子分離酸化膜12が、活性領域13を取り囲むように形成されている。P型半導体基板11の活性領域表面には高濃度のN型不純物からなるN型不純物拡散層14が形成され、P型半導体基板上11上には層間絶縁膜15が堆積されており、この層間絶縁膜15の上には、タングステンプラグ16を介してN型不純物拡散層14に電気的に接続するアルミニウム配線17が形成されている。さらに、N型不純物拡散層14の直下方のP型半導体基板11内にはP型不純物拡散層18が形成されており、これとN型不純物拡散層14とのPN接合によってダイオードが形成される。ここで、P型不純物拡散層18は、同じ導電型で不純物濃度が相対的に低いP型不純物拡散層21と不純物濃度が相対的に高いP型不純物拡散層22とで形成されており、そのうちP型不純物拡散層22は素子分離酸化膜12と接することなく間隔をあけて形成され、P型不純物拡散層21はP型不純物拡散層21の側面を覆うように、素子分離酸化膜12の近傍に形成されている。
【0048】
次に、本実施形態に係る半導体装置の製造方法について、図6(a)〜(d)を参照しながら説明する。
【0049】
まず、図6(a)に示すように、P型半導体基板11上に活性領域13を取り囲むSTI構造の素子分離酸化膜12を形成し、加速エネルギーが30keV〜40keV、ドーズ量が1012cm−2オーダーのボロンイオン19の注入を実施する。これにより、不純物濃度が1017cm−3cm−3オーダーのP型不純物拡散層21を形成する。
【0050】
次に、図6(b)に示すように、P型半導体基板11表面にフォトレジストパターン23を形成した後、加速エネルギーが30keV〜40keV、ドーズ量が1012cm−2から1013cm−2オーダーのボロンイオン19の注入を、フォトレジストパターン23をマスクとして実施する。これにより、不純物濃度が1018cm−3オーダーのP型不純物拡散層22を形成する。このとき、P型不純物拡散層22は、素子分離酸化膜12とは0.5μmから2.0μm程度の間隔24をあけて形成する。
【0051】
次に、フォトレジストパターン23を除去した後、図6(c)に示すように、P型半導体基板11全面に加速エネルギーが40keV〜50keV、ドーズ量が1015cm−2オーダーのヒ素イオン20の注入を、素子分離酸化膜12をマスクとして実施し、不純物濃度が1020cm−3オーダーのN型不純物拡散層14を形成する。
【0052】
次に、不純物の活性化を目的としたアニール等の熱処理を実施した後、図6(d)に示すように、P型半導体基板11全面に層間絶縁膜15を堆積し、層間絶縁膜15にN型不純物拡散層14に到達するコンタクトホールを開口しタングステンプラグ16を形成した後に、タングステンプラグ16を介してN型不純物拡散層14と接続するように、アルミニウム配線17を形成する。
【0053】
ここで、この半導体装置を定電圧素子として機能させる場合の所望の定電圧は、P型不純物拡散層21よりもP型不純物拡散層22のほうが不純物濃度の高い構成としているため、N型不純物拡散層14とP型半導体基板11との間の電圧が、N型不純物拡散層14とP型不純物拡散層22との間にPN接合面に形成されるダイオードの逆方向の降伏電圧になるまでアルミニウム配線17を介してN型不純物拡散層14に正電圧を印加することによって得られる。
【0054】
上記のように、本実施形態では従来の第2例のようにN型不純物拡散層4とP型半導体基板1とでPN接合を形成するのではなく、N型不純物拡散層14とP型不純物拡散層18とでPN接合を形成するため、P型不純物拡散層22を形成するためのボロンイオン注入においてドーズ量を調整することにより、P型不純物拡散層22の不純物濃度を容易に調整することが可能である。すなわち、N型不純物拡散層14とP型不純物拡散層22との間にPN接合面に形成されるダイオードの逆方向の降伏電圧を容易に調整することができるため、この半導体装置を定電圧素子として機能させる場合、容易に所望の定電圧を得ることが可能となる。特に、集積回路の製造においては、P型半導体基板11やN型不純物拡散層14を他の素子と共有するケースが多いので、これらの不純物濃度調整の自由度は低く、不純物濃度を容易に調整することが可能なP型不純物拡散層22が存在することは、ダイオードの逆方向耐圧の変動を抑制する上で非常に有効である。
【0055】
また、素子分離酸化膜12と間隔をあけてP型不純物拡散層22が形成されるため、N型不純物拡散層14との接合によって形成されるダイオードの逆方向の接合降伏位置を素子分離酸化膜12近傍から完全に離すことができるため、接合降伏によって発生した電子や正孔の素子分離酸化膜12への注入を大幅に抑制できる。
【0056】
このことは、素子分離絶縁膜の構造によらず成り立つが、素子分離絶縁膜の側面が半導体基板に対して垂直に近い構造となり、例えばLOCOS構造の場合に比べてN型不純物拡散層との接触面積が大きくなりやすいSTI構造の場合において、より効果が大きい。
【0057】
素子分離酸化膜12への電子/正孔の注入が抑制された結果、N型不純物拡散層14とP型不純物拡散層22との間に形成されるPN接合の経時的な電界の変動が無くなり、逆方向耐圧の変動も大幅に抑制されることになる。
【0058】
また、本実施形態においては、素子分離酸化膜12とP型不純物拡散層22の間に、P型不純物拡散層22よりも不純物濃度の低いP型不純物拡散層21を形成する構成としていることにより、P型半導体基板11への空乏層の広がりが抑制できるため、隣接する素子とのパンチスルーを防止できる効果が得られる。さらに、電子/正孔が素子分離酸化膜12へ注入された場合でも、N型不純物拡散層14とP型不純物拡散層22間の逆方向耐圧の変動を最小限に抑制する効果も得られる。
【0059】
図4(a)は、本実施形態の半導体装置について、電流ストレス印加時間の経過に対する逆方向耐圧の変動量を示すデータである。同図には、比較のため従来の半導体装置のデータも示されている。図4(a)に示すように、本実施形態の場合、電流ストレス印加時間が1000時間経過したときでも、逆方向耐圧の経時的な変動をほぼ完全に抑制することができる。
【0060】
図4(b)は、本実施形態の半導体装置について、電流ストレス印加後の高温(150℃)放置時間の経過に対する逆方向耐圧の変動量を示すデータである。同図には、比較のため従来の半導体装置データも示されている。図4(b)に示すように、本実施形態の場合、ストレス電流印加後の高温放置時間が500時間経過したときでも、逆方向耐圧の変動を0.1V以下にまで抑制することができる。
【0061】
以上のように本実施形態では、逆方向耐圧の調整が容易であり、しかも、接合降伏位置を素子分離酸化膜からほぼ完全に離すことができるため、接合降伏によって発生した電子や正孔の素子分離酸化膜への注入をほぼ完全に抑制できる。したがって、逆方向耐圧の変動がほとんど無い半導体装置が実現できる。
【0062】
なお、N型不純物拡散層14上のタングステンプラグ16は、図5、図6ともに1個だけ形成しているが、複数個形成しても良い。さらに、P型半導体基板11、N型不純物拡散層14、P型不純物拡散層21および22の導電型がそれぞれ逆であっても、同様の効果が得られることは言うまでもない。
【0063】
(第3の実施形態)
以下、本発明の第3の実施形態について、図面を参照しながら説明する。
【0064】
図7は本実施形態における半導体装置の断面図である。図7において、P型半導体基板11の表面にSTI構造の素子分離酸化膜12が、活性領域13を取り囲むように形成されている。P型半導体基板11の活性領域表面には高濃度のN型不純物からなるN型不純物拡散層14が、素子分離酸化膜12との間に0.5μmから2.0μm程度のオフセット領域を介在させるように離れて形成されている。そのオフセット領域の上方には絶縁膜25を介して形成されたポリシリコンからなる電極26を備えている。P型半導体基板11の上方には層間絶縁膜15が堆積されており、この層間絶縁膜15の上には、タングステンプラグ16を介してN型不純物拡散層14およびポリシリコン電極26に電気的接続するアルミニウム配線17が形成されている。さらに、N型不純物拡散層14および絶縁膜25の直下方のP型半導体基板11内には18P型不純物拡散層18が形成されており、これとN型不純物拡散層14とのPN接合によってダイオードが形成される。ここで、P型不純物拡散層18は、同じ導電型で不純物濃度が相対的に低いP型不純物拡散層21と不純物濃度が相対的に高いP型不純物拡散層22とで形成されており、そのうちP型不純物拡散層22は素子分離酸化膜12と接することなく間隔をあけて形成され、P型不純物拡散層21はP型不純物拡散層21の側面を覆うように、素子分離酸化膜12の近傍に形成されている。また、P型不純物拡散層22と素子分離酸化膜12の間隔は、N型不純物拡散層14と素子分離酸化膜12との間隔よりも0.5μmから2.0μm程度大きく設定されている。
【0065】
次に、本実施形態に係る半導体装置の製造方法について、図8(a)〜(e)を参照しながら説明する。
【0066】
まず、図8(a)に示すように、P型半導体基板11上に活性領域13を取り囲むSTI構造の素子分離酸化膜12を形成し、加速エネルギーが30keV〜40keV、ドーズ量が1012cm−2オーダーのボロンイオン19の注入を実施する。これにより、不純物濃度が1017cm−3オーダーのP型不純物拡散層21を形成する。
【0067】
次に、図8(b)に示すように、活性領域13表面に膜厚が20nm程度のシリコン酸化膜からなる絶縁膜25を形成した後、P型半導体基板11上にポリシリコンからなる導電膜を堆積、パターニングすることによりポリシリコン電極26を形成する。このとき、ポリシリコン電極26は、素子分離酸化膜12と活性領域13に跨り、かつ、その開口端部が素子分離酸化膜12の開口端部よりも0.5μmから2.0μm程度内側に位置するように形成しておく。
【0068】
次に、図8(c)に示すように、P型半導体基板11表面にフォトレジストパターン23を形成した後、加速エネルギーが30keV〜40keV、ドーズ量が1012cm−2から1013cm−2オーダーのボロンイオン19の注入を、フォトレジストパターン23をマスクとして実施する。これにより、不純物濃度が1018cm−3オーダーのP型不純物拡散層22を形成する。このとき、P型不純物拡散層22は、ポリシリコン電極26の開口端部よりも0.5μmから2.0μm程度内側に位置するように、素子分離酸化膜12と間隔をあけて形成する。
【0069】
次に、フォトレジストパターン23を除去した後、図8(d)に示すように、P型半導体基板11全面に加速エネルギーが40keV〜50keV、ドーズ量が1015cm−2オーダーのヒ素イオン20の注入を、ポリシリコン電極26をマスクとして実施し、不純物濃度が1020cm−3オーダーのN型不純物拡散層14を自己整合的に形成する。
【0070】
次に、不純物の活性化を目的としたアニール等の熱処理を実施した後、図8(e)に示すように、P型半導体基板11全面に層間絶縁膜15を堆積し、層間絶縁膜15にN型不純物拡散層14およびポリシリコン電極26に到達するコンタクトホールを開口しタングステンプラグ16を形成した後に、タングステンプラグ16を介してN型不純物拡散層14およびポリシリコン電極26と接続するように、アルミニウム配線17を形成する。
【0071】
ここで、この半導体装置を定電圧素子として機能させる場合の所望の定電圧は、P型不純物拡散層21よりもP型不純物拡散層22のほうが不純物濃度の高い構成としているため、N型不純物拡散層14とP型半導体基板11との間の電圧が、N型不純物拡散層14とP型不純物拡散層22との間にPN接合面に形成されるダイオードの逆方向の降伏電圧になるまでアルミニウム配線17を介してN型不純物拡散層14に正電圧を印加することによって得られる。
【0072】
上記のように、本実施形態では従来の第2例のようにN型不純物拡散層4とP型半導体基板1とでPN接合を形成するのではなく、N型不純物拡散層14とP型不純物拡散層18とでPN接合を形成するため、P型不純物拡散層22を形成するためのボロンイオン注入においてドーズ量を調整することにより、P型不純物拡散層22の不純物濃度を容易に調整することが可能である。すなわち、N型不純物拡散層14とP型不純物拡散層22との間にPN接合面に形成されるダイオードの逆方向の降伏電圧を容易に調整することができるため、この半導体装置を定電圧素子として機能させる場合、容易に所望の定電圧を得ることが可能となる。特に、集積回路の製造においては、P型半導体基板11やN型不純物拡散層14を他の素子と共有するケースが多いので、これらの不純物濃度調整の自由度は低く、不純物濃度を容易に調整することが可能なP型不純物拡散層22が存在することは、ダイオードの逆方向耐圧の変動を抑制する上で非常に有効である。
【0073】
また、素子分離酸化膜12と間隔をあけてN型不純物拡散層14およびP型不純物拡散層22が形成されるため、N型不純物拡散層14との接合によって形成されるダイオードの逆方向の接合降伏位置を素子分離酸化膜12近傍から完全に離すことができるため、接合降伏によって発生した電子や正孔の素子分離酸化膜12への注入を完全に抑制できる。
【0074】
素子分離酸化膜12への電子/正孔の注入が抑制された結果、N型不純物拡散層14とP型不純物拡散層22との間に形成されるPN接合の経時的な電界の変動が無くなり、逆方向耐圧の変動がほぼ完全に抑制されることになる。
【0075】
また、本実施形態においては、N型不純物拡散層14とP型不純物拡散層21および22との接合面に形成されるPN接合が、素子分離絶縁膜12と接することがない構成となるため、素子分離絶縁膜12とP型半導体基板11の界面に存在する準位や欠陥に起因する漏れ電流を抑制することが可能となる。その上、素子分離酸化膜12とP型不純物拡散層22の間に、P型不純物拡散層22よりも不純物濃度の低いP型不純物拡散層21を形成する構成としていることにより、P型半導体基板11への空乏層の広がりが抑制できるため、隣接する素子とのパンチスルーを防止できる効果が得られる。さらに、電子/正孔が素子分離酸化膜12へ注入された場合でも、N型不純物拡散層14とP型不純物拡散層22間の逆方向耐圧の変動を最小限に抑制する効果も得られる。
【0076】
さらに、活性領域13表面のうちN型不純物拡散層14を形成していない領域(オフセット領域)の上方に絶縁膜25を介してポリシリコン電極26を形成し、このポリシリコン電極26に電源電圧を印加することにより、P型不純物拡散層21の表面に空乏層および少数キャリアである電子を誘起させる電位に保つことで、N型不純物拡散層14とP型半導体基板11との間のPN接合の逆方向の降伏現象によって生じる正孔の絶縁膜25や素子分離酸化膜12への注入量を大幅に低減することが可能となる。その結果、逆方向耐圧の経時的な変動をさらに抑制することができる。
【0077】
以上のように本実施形態では、逆方向耐圧の調整が容易であり、しかも、接合降伏位置を素子分離酸化膜から完全に離すことができるため、接合降伏によって発生した電子や正孔の素子分離酸化膜への注入をほぼ完全に抑制できる。したがって、より逆方向耐圧の変動の無い半導体装置が実現できる。
【0078】
なお、本実施形態では素子分離酸化膜12とP型不純物拡散層22の間にP型不純物拡散層21を形成する構成としたが、P型不純物拡散層21を形成しない場合においても接合降伏位置を素子分離酸化膜12近傍から離すことができるため、逆方向耐圧の経時的な変動を大幅に抑制できる。また、N型不純物拡散層14上のタングステンプラグ16は、図7、図8ともに1個だけ形成しているが、複数個形成しても良い。また、ポリシリコン電極26には定常的に電源電圧を印加する構成としたが、AC的に印加しても、注入された正孔を1サイクルごとにデトラップさせることができるため、同様の効果が得られる。AC的に印加した場合には、半導体基板11とポリシリコン電極26の間に形成された絶縁膜25への電圧ストレスを低減できる効果も得られる。さらに、P型半導体基板11、N型不純物拡散層14、P型不純物拡散層21および22の導電型がそれぞれ逆であっても、同様の効果が得られることは言うまでもない。ただし、この場合には、ポリシリコン電極26に印加する電位を接地電位または負電圧とする必要がある。
【0079】
【発明の効果】
本発明の半導体装置およびその製造方法によれば、所望の定電圧を容易に得ることができ、かつ、逆方向耐圧の経時的な変動がほとんどなく信頼性に優れた定電圧素子として機能しうる半導体装置を提供することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態における半導体装置を示す構造断面図
【図2】本発明の第1の実施形態における半導体装置の製造方法を示す構造断面図
【図3】定電圧素子におけるキャリアのトラップ状態と逆方向耐圧変動の原因を説明するための断面図
【図4】本発明の第1および第2の実施形態における逆方向耐圧の経時的な変動を示す図
【図5】本発明の第2の実施形態における半導体装置を示す構造断面図
【図6】本発明の第2の実施形態における半導体装置の製造方法を示す構造断面図
【図7】本発明の第3の実施形態における半導体装置を示す構造断面図
【図8】本発明の第3の実施形態における半導体装置の製造方法を示す構造断面図
【図9】従来の第1例における半導体装置を示す構造断面図
【図10】従来の第2例における半導体装置を示す構造断面図
【符号の説明】
1 P型半導体基板
2 素子分離酸化膜
3 活性領域
4 N型不純物拡散層
5 P型不純物拡散層
6 層間絶縁膜
7 タングステンプラグ
8 アルミニウム配線
11 P型半導体基板
12 素子分離酸化膜
13 活性領域
14 N型不純物拡散層
15 層間絶縁膜
16 タングステンプラグ
17 アルミニウム配線
18 P型不純物拡散層
19 ボロンイオン
20 ヒ素イオン
21 P型不純物拡散層
22 P型不純物拡散層
23 フォトレジストパターン
24 素子分離酸化膜とP型不純物拡散層との間隔
25 絶縁膜
26 ポリシリコン電極[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device used for a semiconductor integrated circuit, and more particularly to a constant voltage element used for a booster formed inside the integrated circuit.
[0002]
[Prior art]
2. Description of the Related Art Conventionally, in a booster formed inside an integrated circuit, a constant voltage element called a clamp diode is used to obtain a desired constant voltage from a boosted voltage. This constant voltage element is also called a zener diode, and provides a desired constant voltage by utilizing a reverse breakdown phenomenon of a PN junction between an impurity diffusion layer formed in a semiconductor substrate and the semiconductor substrate. obtain.
[0003]
Hereinafter, an example of the conventional constant voltage element will be described with reference to the drawings.
[0004]
FIG. 9 is a cross-sectional view showing a first example of the structure of a semiconductor device functioning as a conventional constant voltage element. As shown in FIG. 9, an element
[0005]
Here, the desired constant voltage of the constant voltage element is configured to be determined by a reverse breakdown voltage of a PN junction formed between N-type
[0006]
FIG. 10 is a cross-sectional view showing a second example of the structure of the conventional semiconductor device functioning as a constant voltage element. As shown in FIG. 10, an element
[0007]
Here, the desired constant voltage of the constant voltage element is configured to be determined by a reverse breakdown voltage of a PN junction formed between the N-type
[0008]
[Problems to be solved by the invention]
However, in the first example of the related art, the desired constant voltage is determined by the reverse breakdown voltage of the PN junction formed between the N-type
[0009]
In the second conventional example, the desired constant voltage is determined by the reverse breakdown voltage of the PN junction formed between the N-type
[0010]
The problem that it is very difficult to achieve a desired constant voltage in the first and second examples will be described in detail below.
[0011]
In the case of the second example, an electron / hole pair is generated by a breakdown phenomenon in a reverse direction of a PN junction formed by the N-type
[0012]
As a result, the injected electrons / holes act in the direction of expanding the depletion layer. In particular, since the depletion layer on the side of the P-
[0013]
Further, in the case of the first example, an electron / hole pair is generated by a breakdown phenomenon in a reverse direction of a PN junction formed by the N-type
[0014]
Further, in spite of the occurrence of the junction breakdown phenomenon near the PN junction near the element
[0015]
The present invention has been made in view of the above-described problems, and an object of the present invention is to provide a desired constant voltage easily, and to have excellent reliability with little variation in reverse breakdown voltage with time. To provide a semiconductor device that can function as a constant voltage element.
[0016]
[Means for Solving the Problems]
In order to achieve the above object, a first semiconductor device according to the present invention includes an element isolation insulating film formed on a surface of a semiconductor substrate of a first conductivity type so as to surround an active region, and a second semiconductor device formed on a surface of the active region. A second conductivity type impurity diffusion layer; and a first conductivity type impurity diffusion layer formed at least below the second conductivity type impurity diffusion layer so as to be diode-bonded to the second conductivity type impurity diffusion layer. The first conductivity type impurity diffusion layer is formed apart from the element isolation insulating film.
[0017]
With such a configuration, the junction breakdown position in the opposite direction of the diode formed by the junction with the second conductivity type impurity diffusion layer can be separated from the vicinity of the element isolation insulating film. And injection of holes into the element isolation insulating film can be greatly suppressed. Therefore, a semiconductor device having almost no change in reverse breakdown voltage can be obtained.
[0018]
According to the second semiconductor device of the present invention, the element isolation insulating film formed on the surface of the semiconductor substrate of the first conductivity type so as to surround the active region, and the impurity diffusion of the second conductivity type formed on the surface of the active region are provided. A first conductivity type impurity diffusion layer formed so as to be diode-bonded to the second conductivity type impurity diffusion layer at least under the second conductivity type impurity diffusion layer. The impurity diffusion layer has a first impurity diffusion layer formed to be separated from the element isolation insulating film and a first impurity diffusion layer formed to cover the side surface of the first impurity diffusion layer and having a lower impurity concentration than the first impurity concentration. And two impurity diffusion layers.
[0019]
With such a configuration, the junction breakdown position in the reverse direction of the diode formed by the junction with the second conductivity type impurity diffusion layer can be largely separated from the vicinity of the element isolation insulating film. Injection of electrons and holes into the element isolation insulating film can be greatly suppressed. In addition, by forming an impurity diffusion layer having a lower concentration in the vicinity of the element isolation insulating film, electric contact with an adjacent element by punch-through and leakage due to electric charge existing at the interface between the element isolation insulating film and the semiconductor substrate are performed. The current can be suppressed.
[0020]
Further, in the first or second semiconductor device of the present invention, the impurity diffusion layer of the second conductivity type and the element isolation insulating film are formed at least partially apart from each other with the offset region interposed therebetween. It is preferable that an electrode made of a conductive film formed above via an insulating film is provided above, and the electrode made of the conductive film is connected to a power supply terminal or a ground terminal.
[0021]
With such a configuration, injection or capture of electrons or holes near the interface between the second conductivity type impurity diffusion layer and the element isolation insulating film and near the surface of the semiconductor substrate can be suppressed, Further, even when the reverse breakdown voltage of the semiconductor device fluctuates due to injection of electrons or holes, it is possible to perform refresh for returning to the initial state.
[0022]
Further, in the first or second semiconductor device of the present invention, it is preferable that the element isolation insulating film has an STI (Shallow Trench Insulator) structure.
[0023]
With such a structure, the STI structure tends to have a large contact area with the N-type impurity diffusion layer or the P-type impurity diffusion layer, so that electrons and holes generated by junction breakdown are injected into the element isolation insulating film. Is more remarkable.
[0024]
According to a first method of manufacturing a semiconductor device of the present invention, a step of forming an element isolation insulating film on a surface of a semiconductor substrate of a first conductivity type so as to surround an active region; Forming a diffusion layer; and forming a first conductivity type impurity diffusion layer at least below the second conductivity type impurity diffusion layer so as to be diode-bonded to the second conductivity type impurity diffusion layer. In the step of forming the first conductivity type impurity diffusion layer, the first conductivity type impurity diffusion layer is formed using a photolithography technique and an ion implantation technique so as to be separated from the element isolation insulating film.
[0025]
With such a configuration, the junction breakdown position in the opposite direction of the diode formed by the junction with the second conductivity type impurity diffusion layer can be separated from the vicinity of the element isolation insulating film. And injection of holes into the element isolation insulating film can be greatly suppressed. Therefore, a semiconductor device having almost no change in reverse breakdown voltage can be obtained.
[0026]
According to a second method of manufacturing a semiconductor device of the present invention, a step of forming an element isolation insulating film so as to surround an active region on a surface of a semiconductor substrate of a first conductivity type; Forming a diffusion layer; and forming a first conductivity type impurity diffusion layer at least below the second conductivity type impurity diffusion layer so as to be diode-bonded to the second conductivity type impurity diffusion layer. Forming the first impurity diffusion layer of the first conductivity type by using a photolithography technique and an ion implantation technique to form the first impurity diffusion layer so as to be separated from the element isolation insulating film; Forming a second impurity diffusion layer having an impurity concentration lower than that of the first impurity diffusion layer so as to cover a side surface of the impurity diffusion layer.
[0027]
With such a configuration, the junction breakdown position in the reverse direction of the diode formed by the junction with the second conductivity type impurity diffusion layer can be largely separated from the vicinity of the element isolation insulating film. Injection of electrons and holes into the element isolation insulating film can be greatly suppressed. In addition, by forming an impurity diffusion layer having a lower concentration in the vicinity of the element isolation insulating film, electrical contact between adjacent elements due to punch-through and leakage due to electric charges existing at the interface between the element isolation insulating film and the semiconductor substrate are performed. The current can be suppressed.
[0028]
In the first or second method of manufacturing a semiconductor device according to the present invention, the impurity diffusion layer of the second conductivity type and the element isolation insulating film are formed at least partially apart from each other with an offset region interposed therebetween, It is preferable that the method further includes a step of forming an electrode made of a conductive film over the offset region with an insulating film interposed therebetween, and the electrode formed of the conductive film is formed to be connected to a power terminal or a ground terminal.
[0029]
With such a configuration, injection or capture of electrons or holes near the interface between the second conductivity type impurity diffusion layer and the element isolation insulating film and near the surface of the semiconductor substrate can be suppressed, Further, even when the reverse breakdown voltage of the semiconductor device fluctuates due to injection of electrons or holes, it is possible to perform refresh for returning to the initial state.
[0030]
Further, in the first or second method for manufacturing a semiconductor device according to the present invention, it is preferable that the element isolation insulating film is formed with an STI (Shallow Trench Insulator) structure.
[0031]
With such a structure, the STI structure tends to have a large contact area with the N-type impurity diffusion layer or the P-type impurity diffusion layer, so that electrons and holes generated by junction breakdown are injected into the element isolation insulating film. Is more remarkable.
[0032]
BEST MODE FOR CARRYING OUT THE INVENTION
(1st Embodiment)
Hereinafter, a first embodiment of the present invention will be described with reference to the drawings.
[0033]
FIG. 1 is a sectional view of the semiconductor device according to the present embodiment. In FIG. 1, an element
[0034]
Next, a method for manufacturing the semiconductor device according to the present embodiment will be described with reference to FIGS.
[0035]
First, as shown in FIG. 2A, an element
[0036]
Next, as shown in FIG. 2B, after a
[0037]
Next, after removing the
[0038]
Next, after performing heat treatment such as annealing for the purpose of activating impurities, an
[0039]
Here, when the semiconductor device functions as a constant voltage element, the desired constant voltage is such that the voltage between the N-type
[0040]
As described above, in this embodiment, instead of forming a PN junction between the N-type
[0041]
Further, since the P-type
[0042]
This is true irrespective of the structure of the element isolation insulating film. However, the side surface of the element isolation insulating film has a structure almost perpendicular to the semiconductor substrate. For example, contact with the N-type impurity diffusion layer is smaller than in the case of the LOCOS structure. In the case of the STI structure in which the area tends to be large, the effect is larger.
[0043]
As a result of suppressing the injection of electrons / holes into the element
[0044]
As described above, in the present embodiment, the adjustment of the reverse breakdown voltage is easy, and the junction breakdown position can be separated from the element isolation oxide film. Therefore, the element isolation oxide film of electrons and holes generated by the junction breakdown is formed. Can be significantly suppressed. Therefore, a semiconductor device having almost no change in reverse breakdown voltage can be realized.
[0045]
Although only one
[0046]
(Second embodiment)
Hereinafter, a second embodiment of the present invention will be described with reference to the drawings.
[0047]
FIG. 5 is a cross-sectional view of the semiconductor device according to the present embodiment. 5, an element
[0048]
Next, a method for manufacturing the semiconductor device according to the present embodiment will be described with reference to FIGS.
[0049]
First, as shown in FIG. 6A, an element
[0050]
Next, as shown in FIG. 6B, after a
[0051]
Next, after removing the
[0052]
Next, after performing heat treatment such as annealing for the purpose of activating impurities, an
[0053]
When the semiconductor device functions as a constant voltage element, the desired constant voltage is such that the P-type
[0054]
As described above, in this embodiment, instead of forming a PN junction between the N-type
[0055]
Since the P-type
[0056]
This is true irrespective of the structure of the element isolation insulating film. However, the side surface of the element isolation insulating film has a structure almost perpendicular to the semiconductor substrate. For example, contact with the N-type impurity diffusion layer is smaller than in the case of the LOCOS structure. In the case of the STI structure in which the area tends to be large, the effect is larger.
[0057]
As a result of suppressing the injection of electrons / holes into the element
[0058]
In this embodiment, the P-type
[0059]
FIG. 4A is data showing the amount of change in the reverse breakdown voltage with respect to the elapse of the current stress application time for the semiconductor device of the present embodiment. FIG. 2 also shows data of a conventional semiconductor device for comparison. As shown in FIG. 4A, in the case of the present embodiment, even when the current stress application time has elapsed for 1000 hours, the variation with time of the reverse breakdown voltage can be almost completely suppressed.
[0060]
FIG. 4B is data showing the amount of change in the reverse breakdown voltage of the semiconductor device of this embodiment with respect to the elapse of the high-temperature (150 ° C.) standing time after the application of the current stress. FIG. 1 also shows conventional semiconductor device data for comparison. As shown in FIG. 4B, in the case of the present embodiment, even when the high-temperature leaving time after the application of the stress current has elapsed for 500 hours, the variation in the reverse breakdown voltage can be suppressed to 0.1 V or less.
[0061]
As described above, in the present embodiment, the adjustment of the reverse breakdown voltage is easy, and the junction breakdown position can be almost completely separated from the element isolation oxide film. Injection into the isolation oxide film can be almost completely suppressed. Therefore, a semiconductor device having almost no change in reverse breakdown voltage can be realized.
[0062]
Although only one
[0063]
(Third embodiment)
Hereinafter, a third embodiment of the present invention will be described with reference to the drawings.
[0064]
FIG. 7 is a cross-sectional view of the semiconductor device according to the present embodiment. 7, an element
[0065]
Next, a method for manufacturing the semiconductor device according to the present embodiment will be described with reference to FIGS.
[0066]
First, as shown in FIG. 8A, an element
[0067]
Next, as shown in FIG. 8B, after an insulating
[0068]
Next, as shown in FIG. 8C, after a
[0069]
Next, after removing the
[0070]
Next, after performing heat treatment such as annealing for the purpose of activating impurities, an
[0071]
When the semiconductor device functions as a constant voltage element, the desired constant voltage is such that the P-type
[0072]
As described above, in this embodiment, instead of forming a PN junction between the N-type
[0073]
Since the N-type
[0074]
As a result of suppressing the injection of electrons / holes into the element
[0075]
Further, in the present embodiment, the PN junction formed at the junction surface between the N-type
[0076]
Further, a
[0077]
As described above, in the present embodiment, the adjustment of the reverse breakdown voltage is easy, and the junction breakdown position can be completely separated from the element isolation oxide film, so that the element isolation of electrons and holes generated by the junction breakdown can be achieved. Injection into the oxide film can be almost completely suppressed. Therefore, it is possible to realize a semiconductor device in which the reverse breakdown voltage does not change.
[0078]
In the present embodiment, the P-type
[0079]
【The invention's effect】
According to the semiconductor device and the method of manufacturing the same of the present invention, a desired constant voltage can be easily obtained, and a reverse voltage resistance can be functioned as a highly reliable constant voltage element with little variation over time. A semiconductor device can be provided.
[Brief description of the drawings]
FIG. 1 is a structural sectional view showing a semiconductor device according to a first embodiment of the present invention;
FIG. 2 is a structural cross-sectional view illustrating the method for manufacturing the semiconductor device according to the first embodiment of the present invention;
FIG. 3 is a cross-sectional view for explaining a trap state of carriers in a constant voltage element and a cause of a reverse breakdown voltage fluctuation.
FIG. 4 is a diagram showing a change over time in a reverse breakdown voltage in the first and second embodiments of the present invention.
FIG. 5 is a structural sectional view showing a semiconductor device according to a second embodiment of the present invention;
FIG. 6 is a structural sectional view illustrating a method for manufacturing a semiconductor device according to a second embodiment of the present invention.
FIG. 7 is a structural sectional view showing a semiconductor device according to a third embodiment of the present invention;
FIG. 8 is a structural sectional view illustrating a method for manufacturing a semiconductor device according to a third embodiment of the present invention.
FIG. 9 is a structural sectional view showing a semiconductor device in a first conventional example.
FIG. 10 is a structural sectional view showing a semiconductor device in a second conventional example.
[Explanation of symbols]
1 P-type semiconductor substrate
2 Element isolation oxide film
3 Active area
4 N-type impurity diffusion layer
5 P-type impurity diffusion layer
6 interlayer insulating film
7 Tungsten plug
8 Aluminum wiring
11 P-type semiconductor substrate
12 Device isolation oxide film
13 Active area
14 N-type impurity diffusion layer
15 Interlayer insulation film
16 Tungsten plug
17 Aluminum wiring
18 P-type impurity diffusion layer
19 boron ion
20 Arsenic ions
21 P-type impurity diffusion layer
22 P-type impurity diffusion layer
23 Photoresist pattern
24 Distance between device isolation oxide film and P-type impurity diffusion layer
25 Insulating film
26 polysilicon electrode
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