JP2004071677A

JP2004071677A - Semiconductor device and its manufacturing method

Info

Publication number: JP2004071677A
Application number: JP2002225765A
Authority: JP
Inventors: Hiroyuki Doi; 土井　博之; Yasushi Okuda; 奥田　寧; Ken Mimuro; 三室　研; Ichiro Matsuo; 松尾　一郎; Nobuyuki Ikeda; 池田　信行; Fujio Masuoka; 舛岡　富士雄
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2002-08-02
Filing date: 2002-08-02
Publication date: 2004-03-04

Abstract

<P>PROBLEM TO BE SOLVED: To restrain variation with time in a reverse breakdown voltage obtained by the reverse breakdown voltage of a pn junction in a semiconductor device functioning as a constant voltage element. <P>SOLUTION: The reverse breakdown voltage in a diode is adjusted. The diode is formed at a portion to an n-type impurity diffusion layer 14 formed toward the inside from the surface of an active region 13 of a p-type semiconductor substrate 11. For that purpose, a p-type impurity diffusion layer 18 is provided directly below the n-type impurity diffusion layer 14. Additionally, the p-type impurity diffusion layer 18 is formed separately from a device isolation insulating film 12. As a result, the reverse junction breakdown position of the diode can be separated from the device isolation insulating film 12, the injection of a carrier being generated by a breakdown phenomenon to a device isolation oxide film is restrained, and hence the variation with time in the reverse breakdown voltage is restrained. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に用いられる半導体装置、特に集積回路内部に形成される昇圧装置などに用いられる定電圧素子に関するものである。
【０００２】
【従来の技術】
従来、集積回路内部に形成された昇圧装置において、昇圧された電圧から所望の定電圧を得るために、クランプダイオードと呼ばれる定電圧素子が用いられている。この定電圧素子は、別名ツェナーダイオードとも称されるものであって、半導体基板内に形成した不純物拡散層と半導体基板との間のＰＮ接合の逆方向降伏現象を利用して所望の定電圧を得る。
【０００３】
以下、この従来の定電圧素子の一例について、図面を参照しながら説明する。
【０００４】
図９は、上記従来の定電圧素子として機能する半導体装置の構造の第１例を示す断面図である。図９に示すように、Ｐ型半導体基板１には、活性領域３を取り囲む素子分離酸化膜２が形成されている。活性領域３の一部には半導体基板１の表面から内部に向かってＮ型不純物拡散層４が形成されており、それと隣接して半導体基板１の表面から内部に向かってＰ型不純物拡散層５が形成されている。Ｎ型不純物拡散層４およびＰ型不純物拡散層５のそれぞれは、層間絶縁膜６の開口部に形成されたタングステンプラグ７を介してアルミニウム配線８に接続されている。
【０００５】
ここで、この定電圧素子の上記所望の定電圧は、Ｎ型不純物拡散層４とＰ型不純物拡散層５との間に形成されるＰＮ接合の逆方向降伏電圧によって決定されるように構成されている。すなわち、Ｎ型不純物拡散層４とＰ型不純物拡散層５との間に逆方向の上記定電圧を越える電圧が印加されたときには、Ｎ型不純物拡散層４とＰ型不純物拡散層５との間にツェナー効果あるいはアバランシェ効果により逆方向の電流が流れる。このような原理により、大電圧が印加されても、Ｎ型不純物拡散層４とＰ型不純物拡散層５間の電圧はほぼ一定に保持される。
【０００６】
図１０は、上記従来の定電圧素子として機能する半導体装置の構造の第２例を示す断面図である。図１０に示すように、Ｐ型半導体基板１には、活性領域３を取り囲む素子分離酸化膜２が形成されている。活性領域３中には半導体基板１の表面から内部に向かってＮ型不純物拡散層４が形成されており、上記Ｎ型不純物拡散層４は、層間絶縁膜６の開口部に形成されたタングステンプラグ７を介してアルミニウム配線８に接続されている。
【０００７】
ここで、この定電圧素子の上記所望の定電圧は、Ｎ型不純物拡散層４とＰ型半導体基板１との間に形成されるＰＮ接合の逆方向降伏電圧によって決定されるように構成されている。すなわち、アルミニウム配線８とＰ型半導体基板１との間に逆方向の上記定電圧を越える電圧が印加されたときには、Ｐ型半導体基板１とＮ型不純物拡散層４との間にツェナー効果あるいはアバランシェ効果により逆方向の電流が流れる。このような原理により、大電圧が印加されても、アルミニウム配線８とＰ型半導体基板１間の電圧はほぼ一定に保持される。
【０００８】
【発明が解決しようとする課題】
しかしながら、上記従来の第１例については、所望の定電圧はＮ型不純物拡散層４とＰ型不純物拡散層５との間に形成されるＰＮ接合の逆方向降伏電圧によって決定されるため、所望の定電圧を得るにはＮ型不純物拡散層４またはＰ型不純物拡散層５のいずれか一方、もしくは両方の不純物濃度を調整することが必要であるが、集積回路の製造においては、Ｎ型不純物拡散層４やＰ型不純物拡散層５をその他の素子と共有するケースが多いため、不純物濃度調整の自由度が低く、所望の定電圧を実現することが非常に困難となっていた。
【０００９】
また、従来の第２例については、所望の定電圧はＮ型不純物拡散層４とＰ型半導体基板１との間に形成されるＰＮ接合の逆方向降伏電圧によって決定されるため、第１例と同様、所望の定電圧を得るにはＰ型半導体基板１またはＮ型不純物拡散層４のいずれか一方、もしくは両方の不純物濃度を調整することが必要であるが、集積回路の製造においては、Ｎ型不純物拡散層４やＰ型半導体基板１をその他の素子と共有するケースが多いため、不純物濃度調整の自由度が低く、所望の定電圧を実現することが非常に困難となっていた。
【００１０】
上記第１例および第２例における、所望の定電圧を実現することが非常に困難であるという課題について以下に詳述する。
【００１１】
第２例の場合、Ｎ型不純物拡散層４とＰ型半導体基板１によって形成されるＰＮ接合の逆方向の降伏現象によって電子／正孔対が生じる。そして、図３（ａ）に示すように、Ｐ型半導体基板１はＮ型不純物拡散層４よりも不純物濃度が薄いため、空乏層はＰ型半導体基板１側においてより幅広となる。また、ＰＮ接合面のうち素子分離酸化膜と接する部分の耐圧が最も低いため、この部分で接合降伏が発生する。その結果、降伏現象によって発生した電子／正孔対のうち、主に正孔が素子分離酸化膜２近傍のＰＮ接合端部におけるＰ型半導体基板１側に注入され、電子は素子分離酸化膜２近傍のＰＮ接合端部におけるＮ型不純物拡散層４側に注入される。
【００１２】
この結果、注入された電子／正孔は空乏層を広げる方向に働き、特に不純物濃度の薄いＰ型半導体基板１側の空乏層が広がることにより、素子分離酸化膜近傍における空乏層内の電界が緩和され、図３（ｂ）に示すように、Ｐ型半導体基板１とＮ型不純物拡散層４との間の電圧をＰＮ接合の逆方向降伏電圧に至らしめるために必要なＮ型不純物拡散層４（またはアルミニウム配線８）とＰ型半導体基板１の間の電圧（逆方向耐圧）が上昇することになる。図４（ａ）に、定電流ストレス印加による逆方向耐圧の変動量の評価結果を示すが、第２例の場合、▲印の点を結んで形成される曲線に沿って変化することになる。
【００１３】
また、第１例の場合、Ｎ型不純物拡散層４とＰ型不純物拡散層５によって形成されるＰＮ接合の逆方向の降伏現象によって電子／正孔対が生じる。発生した電子／正孔対のうち、主に正孔がＰＮ接合端部におけるＰ型不純物拡散層５上の層間絶縁膜６に注入され、電子がＮ型不純物拡散層４上の層間絶縁膜６に注入されることにより、逆方向耐圧が上昇し、図４（ａ）に示す●印の点を結んで形成される曲線に沿って変化することになる。
【００１４】
また、素子分離酸化膜２近傍または層間絶縁膜６近傍のＰＮ接合端で接合降伏現象が発生しているにもかかわらず、見かけ上、逆方向耐圧が変化しない場合がある。これは、電子／正孔ともに早期に素子分離酸化膜２または層間絶縁膜６へ注入され、電界が中和されることで逆方向耐圧が変化しないためである。しかし、この場合、図４（ｂ）に示すように、定電流ストレス印加後に高温で放置すると、熱により放出されやすい電子だけが先に急速に放出されるため、●印および▲印の点を結んで形成される曲線に沿って、逆方向耐圧が上昇することになる。すなわち、半導体集積回路全体としてみると、いずれの場合においても逆方向耐圧が所望の定電圧から変動することになり、定電圧素子としての機能が悪化することになる。
【００１５】
本発明は上記のような問題点に鑑みてなされたもので、その目的は、所望の定電圧を容易に得ることができ、かつ、逆方向耐圧の経時的な変動がほとんどなく信頼性に優れた定電圧素子として機能しうる半導体装置を提供することにある。
【００１６】
【課題を解決するための手段】
上記目的を達成するために、本発明の第１の半導体装置は、第１導電型の半導体基板表面に活性領域を囲むように形成された素子分離絶縁膜と、活性領域表面に形成された第２導電型の不純物拡散層と、少なくとも第２導電型の不純物拡散層下に、該第２導電型の不純物拡散層とダイオード接合するように形成された第１導電型の不純物拡散層とを備え、第１導電型の不純物拡散層は、素子分離絶縁膜から離間して形成されている。
【００１７】
このような構成とすることにより、第２導電型不純物拡散層との接合によって形成されるダイオードの逆方向の接合降伏位置を素子分離絶縁膜近傍から離すことができるため、接合降伏によって発生した電子や正孔の素子分離絶縁膜への注入を大幅に抑制できる。したがって、逆方向耐圧の変動がほとんど無い半導体装置が得られる。
【００１８】
また、本発明の第２の半導体装置は、第１導電型の半導体基板表面に活性領域を囲むように形成された素子分離絶縁膜と、活性領域表面に形成された第２導電型の不純物拡散層と、少なくとも第２導電型の不純物拡散層下に、該第２導電型の不純物拡散層とダイオード接合するように形成された第１導電型の不純物拡散層とを備え、第１導電型の不純物拡散層は、素子分離絶縁膜から離間して形成された第１の不純物拡散層と、第１の不純物拡散層側面を覆うように形成された第１の不純物濃度よりも不純物濃度の低い第２の不純物拡散層からなる。
【００１９】
このような構成とすることにより、第２導電型不純物拡散層との接合によって形成されるダイオードの逆方向の接合降伏位置を素子分離絶縁膜近傍から大きく離すことができるため、接合降伏によって発生した電子や正孔の素子分離絶縁膜への注入を大幅に抑制できる。そのうえ、素子分離絶縁膜近傍に濃度の低いほうの不純物拡散層を形成することで、パンチスルーによる隣接素子との電気的接触や、素子分離絶縁膜と半導体基板界面に存在する電荷に起因するリーク電流を抑制することができる。
【００２０】
また、本発明の第１または第２の半導体装置において、第２導電型の不純物拡散層と素子分離絶縁膜とは、少なくとも一部でオフセット領域を介在させるように離れて形成され、オフセット領域の上方に絶縁膜を介して形成された導電膜からなる電極を備え、導電膜からなる電極が電源端子または接地端子に接続されていることが好ましい。
【００２１】
このような構成とすることにより、第２導電型不純物拡散層と素子分離絶縁膜との界面近傍および半導体基板表面付近に、電子または正孔が注入または捕獲されることを抑制することができ、さらに、電子または正孔が注入によって半導体装置の逆方向耐圧が変動したときにも初期状態に戻すためのリフレッシュを実施することが可能となる。
【００２２】
また、本発明の第１または第２の半導体装置において、素子分離絶縁膜はＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｎｓｕｌａｔｏｒ）構造で形成されていることが好ましい。
【００２３】
このような構成とすることにより、ＳＴＩ構造ではＮ型不純物拡散層やＰ型不純物拡散層との接触面積が大きくなりやすいため、接合降伏によって発生した電子や正孔の素子分離絶縁膜への注入を抑制できる効果がより顕著となる。
【００２４】
また、本発明の第１の半導体装置の製造方法は、第１導電型の半導体基板表面に活性領域を囲むように素子分離絶縁膜を形成する工程と、活性領域表面に第２導電型の不純物拡散層を形成する工程と、少なくとも第２導電型の不純物拡散層下に、該第２導電型の不純物拡散層とダイオード接合するように第１導電型の不純物拡散層を形成する工程とを備え、第１導電型の不純物拡散層を形成する工程は、フォトリソグラフィー技術およびイオン注入技術を用いて、第１導電型の不純物拡散層を素子分離絶縁膜から離間するように形成する。
【００２５】
このような構成とすることにより、第２導電型不純物拡散層との接合によって形成されるダイオードの逆方向の接合降伏位置を素子分離絶縁膜近傍から離すことができるため、接合降伏によって発生した電子や正孔の素子分離絶縁膜への注入を大幅に抑制できる。したがって、逆方向耐圧の変動がほとんど無い半導体装置が得られる。
【００２６】
また、本発明の第２の半導体装置の製造方法は、第１導電型の半導体基板表面に活性領域を囲むように素子分離絶縁膜を形成する工程と、活性領域表面に第２導電型の不純物拡散層を形成する工程と、少なくとも第２導電型の不純物拡散層下に、該第２導電型の不純物拡散層とダイオード接合するように第１導電型の不純物拡散層を形成する工程とを備え、第１導電型の不純物拡散層を形成する工程は、フォトリソグラフィー技術およびイオン注入技術を用いて、素子分離絶縁膜から離間するように第１の不純物拡散層を形成する工程と、第１の不純物拡散層の側面を覆うように、第１の不純物拡散層よりも不純物濃度が低い第２の不純物拡散層を形成する工程とを含む。
【００２７】
このような構成とすることにより、第２導電型不純物拡散層との接合によって形成されるダイオードの逆方向の接合降伏位置を素子分離絶縁膜近傍から大きく離すことができるため、接合降伏によって発生した電子や正孔の素子分離絶縁膜への注入を大幅に抑制できる。そのうえ、素子分離絶縁膜近傍に濃度の低いほうの不純物拡散層を形成することで、パンチスルーによる隣接素子との電気的接触や、素子分離絶縁膜と半導体基板界面に存在する電荷に起因するリーク電流を抑制することができる。
【００２８】
また、本発明の第１または第２の半導体装置の製造方法において、第２導電型の不純物拡散層と素子分離絶縁膜とを、少なくとも一部でオフセット領域が介在するように離れて形成し、オフセット領域の上方に絶縁膜を介して導電膜からなる電極を形成する工程をさらに備え、導電膜からなる電極を電源端子または接地端子に接続するように形成することが好ましい。
【００２９】
このような構成とすることにより、第２導電型不純物拡散層と素子分離絶縁膜との界面近傍および半導体基板表面付近に、電子または正孔が注入または捕獲されることを抑制することができ、さらに、電子または正孔が注入によって半導体装置の逆方向耐圧が変動したときにも初期状態に戻すためのリフレッシュを実施することが可能となる。
【００３０】
また、本発明の第１または第２の半導体装置の製造方法において、素子分離絶縁膜をＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｎｓｕｌａｔｏｒ）構造で形成することが好ましい。
【００３１】
このような構成とすることにより、ＳＴＩ構造ではＮ型不純物拡散層やＰ型不純物拡散層との接触面積が大きくなりやすいため、接合降伏によって発生した電子や正孔の素子分離絶縁膜への注入を抑制できる効果がより顕著となる。
【００３２】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の第１の実施形態について、図面を参照しながら説明する。
【００３３】
図１は本実施形態における半導体装置の断面図である。図１において、Ｐ型半導体基板１１の表面にＳＴＩ構造の素子分離酸化膜１２が、活性領域１３を取り囲むように形成されている。Ｐ型半導体基板１１の活性領域表面には高濃度のＮ型不純物からなるＮ型不純物拡散層１４が形成され、Ｐ型半導体基板上１１上には層間絶縁膜１５が堆積されており、この層間絶縁膜１５の上には、タングステンプラグ１６を介してＮ型不純物拡散層１４に電気的に接続するアルミニウム配線１７が形成されている。さらに、Ｎ型不純物拡散層１４の直下方のＰ型半導体基板１１内にはＰ型不純物拡散層１８が形成されており、これとＮ型不純物拡散層１４とのＰＮ接合によってダイオードが形成される。ここで、Ｐ型不純物拡散層１８は素子分離酸化膜１２と接することなく間隔をあけて形成されている。
【００３４】
次に、本実施形態に係る半導体装置の製造方法について、図２（ａ）〜（ｄ）を参照しながら説明する。
【００３５】
まず、図２（ａ）に示すように、Ｐ型半導体基板１１上に活性領域１３を取り囲むＳＴＩ構造の素子分離酸化膜１２を形成する。
【００３６】
次に、図２（ｂ）に示すように、Ｐ型半導体基板１１表面にフォトレジストパターン２３を形成した後、加速エネルギーが３０ｋｅＶ〜４０ｋｅＶ、ドーズ量が１０^１２ｃｍ^−２から１０^１３ｃｍ^−２オーダーのボロンイオン１９の注入を、フォトレジストパターン２３をマスクとして実施する。これにより、不純物濃度が１０^１８ｃｍ^−３オーダーのＰ型不純物拡散層１８を形成する。このとき、Ｐ型不純物拡散層１８は、素子分離酸化膜１２とは０．５μｍから２．０μｍ程度の間隔２４をあけて形成する。
【００３７】
次に、フォトレジストパターン２３を除去した後、図２（ｃ）に示すように、Ｐ型半導体基板１１全面に加速エネルギーが４０ｋｅＶ〜５０ｋｅＶ、ドーズ量が１０^１５ｃｍ^−２オーダーのヒ素イオン２０の注入を、素子分離酸化膜１２をマスクとして実施し、不純物濃度が１０^２０ｃｍ^−３オーダーのＮ型不純物拡散層１４を形成する。
【００３８】
次に、不純物の活性化を目的としたアニール等の熱処理を実施した後、図２（ｄ）に示すように、Ｐ型半導体基板１１全面に層間絶縁膜１５を堆積し、層間絶縁膜１５にＮ型不純物拡散層１４に到達するコンタクトホールを開口してタングステンプラグ１６を形成した後に、タングステンプラグ１６を介してＮ型不純物拡散層１４と接続するように、アルミニウム配線１７を形成する。
【００３９】
ここで、この半導体装置を定電圧素子として機能させる場合の所望の定電圧は、Ｎ型不純物拡散層１４とＰ型半導体基板１１との間の電圧が、Ｎ型不純物拡散層１４とＰ型不純物拡散層１８との間にＰＮ接合面に形成されるダイオードの逆方向の降伏電圧になるまでアルミニウム配線１７を介してＮ型不純物拡散層１４に正電圧を印加することによって得られる。
【００４０】
上記のように、本実施形態では従来の第２例のようにＮ型不純物拡散層４とＰ型半導体基板１とでＰＮ接合を形成するのではなく、Ｎ型不純物拡散層１４とＰ型不純物拡散層１８とでＰＮ接合を形成するため、Ｐ型不純物拡散層１８を形成するためのボロンイオン注入においてドーズ量を調整することにより、Ｐ型不純物拡散層１８の不純物濃度を容易に調整することが可能である。すなわち、Ｎ型不純物拡散層１４とＰ型不純物拡散層１８との間にＰＮ接合面に形成されるダイオードの逆方向の降伏電圧を容易に調整することができるため、この半導体装置を定電圧素子として機能させる場合、容易に所望の定電圧を得ることが可能となる。特に、集積回路の製造においては、Ｐ型半導体基板１１やＮ型不純物拡散層１４を他の素子と共有するケースが多いので、これらの不純物濃度調整の自由度は低く、不純物濃度を容易に調整することが可能なＰ型不純物拡散層１８が存在することは、ダイオードの逆方向耐圧の変動を抑制する上で非常に有効である。
【００４１】
また、素子分離酸化膜１２と間隔をあけてＰ型不純物拡散層１８が形成されるため、Ｎ型不純物拡散層１４との接合によって形成されるダイオードの逆方向の接合降伏位置を素子分離酸化膜１２近傍から完全に離すことができるため、接合降伏によって発生した電子や正孔の素子分離酸化膜１２への注入を大幅に抑制できる。
【００４２】
このことは、素子分離絶縁膜の構造によらず成り立つが、素子分離絶縁膜の側面が半導体基板に対して垂直に近い構造となり、例えばＬＯＣＯＳ構造の場合に比べてＮ型不純物拡散層との接触面積が大きくなりやすいＳＴＩ構造の場合において、より効果が大きい。
【００４３】
素子分離酸化膜１２への電子／正孔の注入が抑制された結果、Ｎ型不純物拡散層１４とＰ型不純物拡散層１８との間に形成されるＰＮ接合の経時的な電界の変動が無くなり、逆方向耐圧の変動も大幅に抑制されることになる。
【００４４】
以上のように本実施形態では、逆方向耐圧の調整が容易であり、しかも、接合降伏位置を素子分離酸化膜から離すことができるため、接合降伏によって発生した電子や正孔の素子分離酸化膜への注入を大幅に抑制できる。したがって、逆方向耐圧の変動がほとんど無い半導体装置が実現できる。
【００４５】
なお、Ｎ型不純物拡散層１４上のタングステンプラグ１６は、図１、図２ともに１個だけ形成しているが、複数個形成しても良い。さらに、Ｐ型半導体基板１１、Ｎ型不純物拡散層１４、Ｐ型不純物拡散層１８の導電型がそれぞれ逆であっても、同様の効果が得られることは自明である。
【００４６】
（第２の実施形態）
以下、本発明の第２の実施形態について、図面を参照しながら説明する。
【００４７】
図５は本実施形態における半導体装置の断面図である。図５において、Ｐ型半導体基板１１の表面にＳＴＩ構造の素子分離酸化膜１２が、活性領域１３を取り囲むように形成されている。Ｐ型半導体基板１１の活性領域表面には高濃度のＮ型不純物からなるＮ型不純物拡散層１４が形成され、Ｐ型半導体基板上１１上には層間絶縁膜１５が堆積されており、この層間絶縁膜１５の上には、タングステンプラグ１６を介してＮ型不純物拡散層１４に電気的に接続するアルミニウム配線１７が形成されている。さらに、Ｎ型不純物拡散層１４の直下方のＰ型半導体基板１１内にはＰ型不純物拡散層１８が形成されており、これとＮ型不純物拡散層１４とのＰＮ接合によってダイオードが形成される。ここで、Ｐ型不純物拡散層１８は、同じ導電型で不純物濃度が相対的に低いＰ型不純物拡散層２１と不純物濃度が相対的に高いＰ型不純物拡散層２２とで形成されており、そのうちＰ型不純物拡散層２２は素子分離酸化膜１２と接することなく間隔をあけて形成され、Ｐ型不純物拡散層２１はＰ型不純物拡散層２１の側面を覆うように、素子分離酸化膜１２の近傍に形成されている。
【００４８】
次に、本実施形態に係る半導体装置の製造方法について、図６（ａ）〜（ｄ）を参照しながら説明する。
【００４９】
まず、図６（ａ）に示すように、Ｐ型半導体基板１１上に活性領域１３を取り囲むＳＴＩ構造の素子分離酸化膜１２を形成し、加速エネルギーが３０ｋｅＶ〜４０ｋｅＶ、ドーズ量が１０^１２ｃｍ^−２オーダーのボロンイオン１９の注入を実施する。これにより、不純物濃度が１０^１７ｃｍ^−３ｃｍ^−３オーダーのＰ型不純物拡散層２１を形成する。
【００５０】
次に、図６（ｂ）に示すように、Ｐ型半導体基板１１表面にフォトレジストパターン２３を形成した後、加速エネルギーが３０ｋｅＶ〜４０ｋｅＶ、ドーズ量が１０^１２ｃｍ^−２から１０^１３ｃｍ^−２オーダーのボロンイオン１９の注入を、フォトレジストパターン２３をマスクとして実施する。これにより、不純物濃度が１０^１８ｃｍ^−３オーダーのＰ型不純物拡散層２２を形成する。このとき、Ｐ型不純物拡散層２２は、素子分離酸化膜１２とは０．５μｍから２．０μｍ程度の間隔２４をあけて形成する。
【００５１】
次に、フォトレジストパターン２３を除去した後、図６（ｃ）に示すように、Ｐ型半導体基板１１全面に加速エネルギーが４０ｋｅＶ〜５０ｋｅＶ、ドーズ量が１０^１５ｃｍ^−２オーダーのヒ素イオン２０の注入を、素子分離酸化膜１２をマスクとして実施し、不純物濃度が１０^２０ｃｍ^−３オーダーのＮ型不純物拡散層１４を形成する。
【００５２】
次に、不純物の活性化を目的としたアニール等の熱処理を実施した後、図６（ｄ）に示すように、Ｐ型半導体基板１１全面に層間絶縁膜１５を堆積し、層間絶縁膜１５にＮ型不純物拡散層１４に到達するコンタクトホールを開口しタングステンプラグ１６を形成した後に、タングステンプラグ１６を介してＮ型不純物拡散層１４と接続するように、アルミニウム配線１７を形成する。
【００５３】
ここで、この半導体装置を定電圧素子として機能させる場合の所望の定電圧は、Ｐ型不純物拡散層２１よりもＰ型不純物拡散層２２のほうが不純物濃度の高い構成としているため、Ｎ型不純物拡散層１４とＰ型半導体基板１１との間の電圧が、Ｎ型不純物拡散層１４とＰ型不純物拡散層２２との間にＰＮ接合面に形成されるダイオードの逆方向の降伏電圧になるまでアルミニウム配線１７を介してＮ型不純物拡散層１４に正電圧を印加することによって得られる。
【００５４】
上記のように、本実施形態では従来の第２例のようにＮ型不純物拡散層４とＰ型半導体基板１とでＰＮ接合を形成するのではなく、Ｎ型不純物拡散層１４とＰ型不純物拡散層１８とでＰＮ接合を形成するため、Ｐ型不純物拡散層２２を形成するためのボロンイオン注入においてドーズ量を調整することにより、Ｐ型不純物拡散層２２の不純物濃度を容易に調整することが可能である。すなわち、Ｎ型不純物拡散層１４とＰ型不純物拡散層２２との間にＰＮ接合面に形成されるダイオードの逆方向の降伏電圧を容易に調整することができるため、この半導体装置を定電圧素子として機能させる場合、容易に所望の定電圧を得ることが可能となる。特に、集積回路の製造においては、Ｐ型半導体基板１１やＮ型不純物拡散層１４を他の素子と共有するケースが多いので、これらの不純物濃度調整の自由度は低く、不純物濃度を容易に調整することが可能なＰ型不純物拡散層２２が存在することは、ダイオードの逆方向耐圧の変動を抑制する上で非常に有効である。
【００５５】
また、素子分離酸化膜１２と間隔をあけてＰ型不純物拡散層２２が形成されるため、Ｎ型不純物拡散層１４との接合によって形成されるダイオードの逆方向の接合降伏位置を素子分離酸化膜１２近傍から完全に離すことができるため、接合降伏によって発生した電子や正孔の素子分離酸化膜１２への注入を大幅に抑制できる。
【００５６】
このことは、素子分離絶縁膜の構造によらず成り立つが、素子分離絶縁膜の側面が半導体基板に対して垂直に近い構造となり、例えばＬＯＣＯＳ構造の場合に比べてＮ型不純物拡散層との接触面積が大きくなりやすいＳＴＩ構造の場合において、より効果が大きい。
【００５７】
素子分離酸化膜１２への電子／正孔の注入が抑制された結果、Ｎ型不純物拡散層１４とＰ型不純物拡散層２２との間に形成されるＰＮ接合の経時的な電界の変動が無くなり、逆方向耐圧の変動も大幅に抑制されることになる。
【００５８】
また、本実施形態においては、素子分離酸化膜１２とＰ型不純物拡散層２２の間に、Ｐ型不純物拡散層２２よりも不純物濃度の低いＰ型不純物拡散層２１を形成する構成としていることにより、Ｐ型半導体基板１１への空乏層の広がりが抑制できるため、隣接する素子とのパンチスルーを防止できる効果が得られる。さらに、電子／正孔が素子分離酸化膜１２へ注入された場合でも、Ｎ型不純物拡散層１４とＰ型不純物拡散層２２間の逆方向耐圧の変動を最小限に抑制する効果も得られる。
【００５９】
図４（ａ）は、本実施形態の半導体装置について、電流ストレス印加時間の経過に対する逆方向耐圧の変動量を示すデータである。同図には、比較のため従来の半導体装置のデータも示されている。図４（ａ）に示すように、本実施形態の場合、電流ストレス印加時間が１０００時間経過したときでも、逆方向耐圧の経時的な変動をほぼ完全に抑制することができる。
【００６０】
図４（ｂ）は、本実施形態の半導体装置について、電流ストレス印加後の高温（１５０℃）放置時間の経過に対する逆方向耐圧の変動量を示すデータである。同図には、比較のため従来の半導体装置データも示されている。図４（ｂ）に示すように、本実施形態の場合、ストレス電流印加後の高温放置時間が５００時間経過したときでも、逆方向耐圧の変動を０．１Ｖ以下にまで抑制することができる。
【００６１】
以上のように本実施形態では、逆方向耐圧の調整が容易であり、しかも、接合降伏位置を素子分離酸化膜からほぼ完全に離すことができるため、接合降伏によって発生した電子や正孔の素子分離酸化膜への注入をほぼ完全に抑制できる。したがって、逆方向耐圧の変動がほとんど無い半導体装置が実現できる。
【００６２】
なお、Ｎ型不純物拡散層１４上のタングステンプラグ１６は、図５、図６ともに１個だけ形成しているが、複数個形成しても良い。さらに、Ｐ型半導体基板１１、Ｎ型不純物拡散層１４、Ｐ型不純物拡散層２１および２２の導電型がそれぞれ逆であっても、同様の効果が得られることは言うまでもない。
【００６３】
（第３の実施形態）
以下、本発明の第３の実施形態について、図面を参照しながら説明する。
【００６４】
図７は本実施形態における半導体装置の断面図である。図７において、Ｐ型半導体基板１１の表面にＳＴＩ構造の素子分離酸化膜１２が、活性領域１３を取り囲むように形成されている。Ｐ型半導体基板１１の活性領域表面には高濃度のＮ型不純物からなるＮ型不純物拡散層１４が、素子分離酸化膜１２との間に０．５μｍから２．０μｍ程度のオフセット領域を介在させるように離れて形成されている。そのオフセット領域の上方には絶縁膜２５を介して形成されたポリシリコンからなる電極２６を備えている。Ｐ型半導体基板１１の上方には層間絶縁膜１５が堆積されており、この層間絶縁膜１５の上には、タングステンプラグ１６を介してＮ型不純物拡散層１４およびポリシリコン電極２６に電気的接続するアルミニウム配線１７が形成されている。さらに、Ｎ型不純物拡散層１４および絶縁膜２５の直下方のＰ型半導体基板１１内には１８Ｐ型不純物拡散層１８が形成されており、これとＮ型不純物拡散層１４とのＰＮ接合によってダイオードが形成される。ここで、Ｐ型不純物拡散層１８は、同じ導電型で不純物濃度が相対的に低いＰ型不純物拡散層２１と不純物濃度が相対的に高いＰ型不純物拡散層２２とで形成されており、そのうちＰ型不純物拡散層２２は素子分離酸化膜１２と接することなく間隔をあけて形成され、Ｐ型不純物拡散層２１はＰ型不純物拡散層２１の側面を覆うように、素子分離酸化膜１２の近傍に形成されている。また、Ｐ型不純物拡散層２２と素子分離酸化膜１２の間隔は、Ｎ型不純物拡散層１４と素子分離酸化膜１２との間隔よりも０．５μｍから２．０μｍ程度大きく設定されている。
【００６５】
次に、本実施形態に係る半導体装置の製造方法について、図８（ａ）〜（ｅ）を参照しながら説明する。
【００６６】
まず、図８（ａ）に示すように、Ｐ型半導体基板１１上に活性領域１３を取り囲むＳＴＩ構造の素子分離酸化膜１２を形成し、加速エネルギーが３０ｋｅＶ〜４０ｋｅＶ、ドーズ量が１０^１２ｃｍ^−２オーダーのボロンイオン１９の注入を実施する。これにより、不純物濃度が１０^１７ｃｍ^−３オーダーのＰ型不純物拡散層２１を形成する。
【００６７】
次に、図８（ｂ）に示すように、活性領域１３表面に膜厚が２０ｎｍ程度のシリコン酸化膜からなる絶縁膜２５を形成した後、Ｐ型半導体基板１１上にポリシリコンからなる導電膜を堆積、パターニングすることによりポリシリコン電極２６を形成する。このとき、ポリシリコン電極２６は、素子分離酸化膜１２と活性領域１３に跨り、かつ、その開口端部が素子分離酸化膜１２の開口端部よりも０．５μｍから２．０μｍ程度内側に位置するように形成しておく。
【００６８】
次に、図８（ｃ）に示すように、Ｐ型半導体基板１１表面にフォトレジストパターン２３を形成した後、加速エネルギーが３０ｋｅＶ〜４０ｋｅＶ、ドーズ量が１０^１２ｃｍ^−２から１０^１３ｃｍ^−２オーダーのボロンイオン１９の注入を、フォトレジストパターン２３をマスクとして実施する。これにより、不純物濃度が１０^１８ｃｍ^−３オーダーのＰ型不純物拡散層２２を形成する。このとき、Ｐ型不純物拡散層２２は、ポリシリコン電極２６の開口端部よりも０．５μｍから２．０μｍ程度内側に位置するように、素子分離酸化膜１２と間隔をあけて形成する。
【００６９】
次に、フォトレジストパターン２３を除去した後、図８（ｄ）に示すように、Ｐ型半導体基板１１全面に加速エネルギーが４０ｋｅＶ〜５０ｋｅＶ、ドーズ量が１０^１５ｃｍ^−２オーダーのヒ素イオン２０の注入を、ポリシリコン電極２６をマスクとして実施し、不純物濃度が１０^２０ｃｍ^−３オーダーのＮ型不純物拡散層１４を自己整合的に形成する。
【００７０】
次に、不純物の活性化を目的としたアニール等の熱処理を実施した後、図８（ｅ）に示すように、Ｐ型半導体基板１１全面に層間絶縁膜１５を堆積し、層間絶縁膜１５にＮ型不純物拡散層１４およびポリシリコン電極２６に到達するコンタクトホールを開口しタングステンプラグ１６を形成した後に、タングステンプラグ１６を介してＮ型不純物拡散層１４およびポリシリコン電極２６と接続するように、アルミニウム配線１７を形成する。
【００７１】
ここで、この半導体装置を定電圧素子として機能させる場合の所望の定電圧は、Ｐ型不純物拡散層２１よりもＰ型不純物拡散層２２のほうが不純物濃度の高い構成としているため、Ｎ型不純物拡散層１４とＰ型半導体基板１１との間の電圧が、Ｎ型不純物拡散層１４とＰ型不純物拡散層２２との間にＰＮ接合面に形成されるダイオードの逆方向の降伏電圧になるまでアルミニウム配線１７を介してＮ型不純物拡散層１４に正電圧を印加することによって得られる。
【００７２】
上記のように、本実施形態では従来の第２例のようにＮ型不純物拡散層４とＰ型半導体基板１とでＰＮ接合を形成するのではなく、Ｎ型不純物拡散層１４とＰ型不純物拡散層１８とでＰＮ接合を形成するため、Ｐ型不純物拡散層２２を形成するためのボロンイオン注入においてドーズ量を調整することにより、Ｐ型不純物拡散層２２の不純物濃度を容易に調整することが可能である。すなわち、Ｎ型不純物拡散層１４とＰ型不純物拡散層２２との間にＰＮ接合面に形成されるダイオードの逆方向の降伏電圧を容易に調整することができるため、この半導体装置を定電圧素子として機能させる場合、容易に所望の定電圧を得ることが可能となる。特に、集積回路の製造においては、Ｐ型半導体基板１１やＮ型不純物拡散層１４を他の素子と共有するケースが多いので、これらの不純物濃度調整の自由度は低く、不純物濃度を容易に調整することが可能なＰ型不純物拡散層２２が存在することは、ダイオードの逆方向耐圧の変動を抑制する上で非常に有効である。
【００７３】
また、素子分離酸化膜１２と間隔をあけてＮ型不純物拡散層１４およびＰ型不純物拡散層２２が形成されるため、Ｎ型不純物拡散層１４との接合によって形成されるダイオードの逆方向の接合降伏位置を素子分離酸化膜１２近傍から完全に離すことができるため、接合降伏によって発生した電子や正孔の素子分離酸化膜１２への注入を完全に抑制できる。
【００７４】
素子分離酸化膜１２への電子／正孔の注入が抑制された結果、Ｎ型不純物拡散層１４とＰ型不純物拡散層２２との間に形成されるＰＮ接合の経時的な電界の変動が無くなり、逆方向耐圧の変動がほぼ完全に抑制されることになる。
【００７５】
また、本実施形態においては、Ｎ型不純物拡散層１４とＰ型不純物拡散層２１および２２との接合面に形成されるＰＮ接合が、素子分離絶縁膜１２と接することがない構成となるため、素子分離絶縁膜１２とＰ型半導体基板１１の界面に存在する準位や欠陥に起因する漏れ電流を抑制することが可能となる。その上、素子分離酸化膜１２とＰ型不純物拡散層２２の間に、Ｐ型不純物拡散層２２よりも不純物濃度の低いＰ型不純物拡散層２１を形成する構成としていることにより、Ｐ型半導体基板１１への空乏層の広がりが抑制できるため、隣接する素子とのパンチスルーを防止できる効果が得られる。さらに、電子／正孔が素子分離酸化膜１２へ注入された場合でも、Ｎ型不純物拡散層１４とＰ型不純物拡散層２２間の逆方向耐圧の変動を最小限に抑制する効果も得られる。
【００７６】
さらに、活性領域１３表面のうちＮ型不純物拡散層１４を形成していない領域（オフセット領域）の上方に絶縁膜２５を介してポリシリコン電極２６を形成し、このポリシリコン電極２６に電源電圧を印加することにより、Ｐ型不純物拡散層２１の表面に空乏層および少数キャリアである電子を誘起させる電位に保つことで、Ｎ型不純物拡散層１４とＰ型半導体基板１１との間のＰＮ接合の逆方向の降伏現象によって生じる正孔の絶縁膜２５や素子分離酸化膜１２への注入量を大幅に低減することが可能となる。その結果、逆方向耐圧の経時的な変動をさらに抑制することができる。
【００７７】
以上のように本実施形態では、逆方向耐圧の調整が容易であり、しかも、接合降伏位置を素子分離酸化膜から完全に離すことができるため、接合降伏によって発生した電子や正孔の素子分離酸化膜への注入をほぼ完全に抑制できる。したがって、より逆方向耐圧の変動の無い半導体装置が実現できる。
【００７８】
なお、本実施形態では素子分離酸化膜１２とＰ型不純物拡散層２２の間にＰ型不純物拡散層２１を形成する構成としたが、Ｐ型不純物拡散層２１を形成しない場合においても接合降伏位置を素子分離酸化膜１２近傍から離すことができるため、逆方向耐圧の経時的な変動を大幅に抑制できる。また、Ｎ型不純物拡散層１４上のタングステンプラグ１６は、図７、図８ともに１個だけ形成しているが、複数個形成しても良い。また、ポリシリコン電極２６には定常的に電源電圧を印加する構成としたが、ＡＣ的に印加しても、注入された正孔を１サイクルごとにデトラップさせることができるため、同様の効果が得られる。ＡＣ的に印加した場合には、半導体基板１１とポリシリコン電極２６の間に形成された絶縁膜２５への電圧ストレスを低減できる効果も得られる。さらに、Ｐ型半導体基板１１、Ｎ型不純物拡散層１４、Ｐ型不純物拡散層２１および２２の導電型がそれぞれ逆であっても、同様の効果が得られることは言うまでもない。ただし、この場合には、ポリシリコン電極２６に印加する電位を接地電位または負電圧とする必要がある。
【００７９】
【発明の効果】
本発明の半導体装置およびその製造方法によれば、所望の定電圧を容易に得ることができ、かつ、逆方向耐圧の経時的な変動がほとんどなく信頼性に優れた定電圧素子として機能しうる半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態における半導体装置を示す構造断面図
【図２】本発明の第１の実施形態における半導体装置の製造方法を示す構造断面図
【図３】定電圧素子におけるキャリアのトラップ状態と逆方向耐圧変動の原因を説明するための断面図
【図４】本発明の第１および第２の実施形態における逆方向耐圧の経時的な変動を示す図
【図５】本発明の第２の実施形態における半導体装置を示す構造断面図
【図６】本発明の第２の実施形態における半導体装置の製造方法を示す構造断面図
【図７】本発明の第３の実施形態における半導体装置を示す構造断面図
【図８】本発明の第３の実施形態における半導体装置の製造方法を示す構造断面図
【図９】従来の第１例における半導体装置を示す構造断面図
【図１０】従来の第２例における半導体装置を示す構造断面図
【符号の説明】
１　Ｐ型半導体基板
２　素子分離酸化膜
３　活性領域
４　Ｎ型不純物拡散層
５　Ｐ型不純物拡散層
６　層間絶縁膜
７　タングステンプラグ
８　アルミニウム配線
１１　Ｐ型半導体基板
１２　素子分離酸化膜
１３　活性領域
１４　Ｎ型不純物拡散層
１５　層間絶縁膜
１６　タングステンプラグ
１７　アルミニウム配線
１８　Ｐ型不純物拡散層
１９　ボロンイオン
２０　ヒ素イオン
２１　Ｐ型不純物拡散層
２２　Ｐ型不純物拡散層
２３　フォトレジストパターン
２４　素子分離酸化膜とＰ型不純物拡散層との間隔
２５　絶縁膜
２６　ポリシリコン電極[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device used for a semiconductor integrated circuit, and more particularly to a constant voltage element used for a booster formed inside the integrated circuit.
[0002]
[Prior art]
2. Description of the Related Art Conventionally, in a booster formed inside an integrated circuit, a constant voltage element called a clamp diode is used to obtain a desired constant voltage from a boosted voltage. This constant voltage element is also called a zener diode, and provides a desired constant voltage by utilizing a reverse breakdown phenomenon of a PN junction between an impurity diffusion layer formed in a semiconductor substrate and the semiconductor substrate. obtain.
[0003]
Hereinafter, an example of the conventional constant voltage element will be described with reference to the drawings.
[0004]
FIG. 9 is a cross-sectional view showing a first example of the structure of a semiconductor device functioning as a conventional constant voltage element. As shown in FIG. 9, an element isolation oxide film 2 surrounding an active region 3 is formed on a P-type semiconductor substrate 1. An N-type impurity diffusion layer 4 is formed in part of the active region 3 from the surface of the semiconductor substrate 1 toward the inside, and is adjacent to the N-type impurity diffusion layer 5 from the surface of the semiconductor substrate 1 toward the inside. Is formed. Each of N-type impurity diffusion layer 4 and P-type impurity diffusion layer 5 is connected to aluminum wiring 8 via a tungsten plug 7 formed in an opening of interlayer insulating film 6.
[0005]
Here, the desired constant voltage of the constant voltage element is configured to be determined by a reverse breakdown voltage of a PN junction formed between N-type impurity diffusion layer 4 and P-type impurity diffusion layer 5. ing. That is, when a voltage exceeding the above-mentioned constant voltage in the opposite direction is applied between the N-type impurity diffusion layer 4 and the P-type impurity diffusion layer 5, the N-type impurity diffusion layer 4 and the P-type impurity diffusion layer 5 Current flows in the opposite direction due to the Zener effect or the avalanche effect. According to such a principle, even when a large voltage is applied, the voltage between the N-type impurity diffusion layer 4 and the P-type impurity diffusion layer 5 is kept substantially constant.
[0006]
FIG. 10 is a cross-sectional view showing a second example of the structure of the conventional semiconductor device functioning as a constant voltage element. As shown in FIG. 10, an element isolation oxide film 2 surrounding an active region 3 is formed on a P-type semiconductor substrate 1. An N-type impurity diffusion layer 4 is formed in the active region 3 from the surface of the semiconductor substrate 1 toward the inside. The N-type impurity diffusion layer 4 is formed by a tungsten plug formed in an opening of the interlayer insulating film 6. 7 is connected to an aluminum wiring 8.
[0007]
Here, the desired constant voltage of the constant voltage element is configured to be determined by a reverse breakdown voltage of a PN junction formed between the N-type impurity diffusion layer 4 and the P-type semiconductor substrate 1. I have. That is, when a voltage exceeding the above-mentioned constant voltage in the opposite direction is applied between the aluminum wiring 8 and the P-type semiconductor substrate 1, a Zener effect or an avalanche is applied between the P-type semiconductor substrate 1 and the N-type impurity diffusion layer 4. A current flows in the opposite direction due to the effect. According to such a principle, even when a large voltage is applied, the voltage between the aluminum wiring 8 and the P-type semiconductor substrate 1 is kept substantially constant.
[0008]
[Problems to be solved by the invention]
However, in the first example of the related art, the desired constant voltage is determined by the reverse breakdown voltage of the PN junction formed between the N-type impurity diffusion layer 4 and the P-type impurity diffusion layer 5. It is necessary to adjust the impurity concentration of one or both of the N-type impurity diffusion layer 4 and the P-type impurity diffusion layer 5 to obtain a constant voltage of Since the diffusion layer 4 and the P-type impurity diffusion layer 5 are often shared with other elements, the degree of freedom in adjusting the impurity concentration is low, and it has been extremely difficult to realize a desired constant voltage.
[0009]
In the second conventional example, the desired constant voltage is determined by the reverse breakdown voltage of the PN junction formed between the N-type impurity diffusion layer 4 and the P-type semiconductor substrate 1. Similarly to the above, in order to obtain a desired constant voltage, it is necessary to adjust the impurity concentration of one or both of the P-type semiconductor substrate 1 and the N-type impurity diffusion layer 4, but in the manufacture of an integrated circuit, Since the N-type impurity diffusion layer 4 and the P-type semiconductor substrate 1 are often shared with other elements, the degree of freedom in adjusting the impurity concentration is low, and it has been extremely difficult to achieve a desired constant voltage.
[0010]
The problem that it is very difficult to achieve a desired constant voltage in the first and second examples will be described in detail below.
[0011]
In the case of the second example, an electron / hole pair is generated by a breakdown phenomenon in a reverse direction of a PN junction formed by the N-type impurity diffusion layer 4 and the P-type semiconductor substrate 1. Then, as shown in FIG. 3A, since the P-type semiconductor substrate 1 has a lower impurity concentration than the N-type impurity diffusion layer 4, the depletion layer becomes wider on the P-type semiconductor substrate 1 side. In addition, since the withstand voltage of a portion of the PN junction surface which is in contact with the element isolation oxide film is the lowest, junction breakdown occurs at this portion. As a result, of the electron / hole pairs generated by the breakdown phenomenon, mainly holes are injected into the P-type semiconductor substrate 1 at the PN junction end near the element isolation oxide film 2, and electrons are injected into the element isolation oxide film 2. It is implanted in the vicinity of the N-type impurity diffusion layer 4 at the end of the PN junction.
[0012]
As a result, the injected electrons / holes act in the direction of expanding the depletion layer. In particular, since the depletion layer on the side of the P-type semiconductor substrate 1 having a low impurity concentration expands, the electric field in the depletion layer near the element isolation oxide film is reduced. As shown in FIG. 3B, the N-type impurity diffusion layer necessary to reduce the voltage between the P-type semiconductor substrate 1 and the N-type impurity diffusion layer 4 to the reverse breakdown voltage of the PN junction is relaxed. 4 (or the aluminum wiring 8) and the voltage (reverse breakdown voltage) between the P-type semiconductor substrate 1 increase. FIG. 4A shows the evaluation result of the variation amount of the reverse breakdown voltage due to the application of the constant current stress. In the case of the second example, the variation occurs along a curve formed by connecting the points indicated by ▲. .
[0013]
Further, in the case of the first example, an electron / hole pair is generated by a breakdown phenomenon in a reverse direction of a PN junction formed by the N-type impurity diffusion layer 4 and the P-type impurity diffusion layer 5. Of the generated electron / hole pairs, mainly holes are injected into the interlayer insulating film 6 on the P-type impurity diffusion layer 5 at the PN junction end, and electrons are injected into the interlayer insulating film 6 on the N-type impurity diffusion layer 4. , The reverse breakdown voltage increases, and changes along the curve formed by connecting the points indicated by the circles in FIG. 4A.
[0014]
Further, in spite of the occurrence of the junction breakdown phenomenon near the PN junction near the element isolation oxide film 2 or the interlayer insulating film 6, the reverse breakdown voltage may not seem to change. This is because both electrons and holes are injected into the element isolation oxide film 2 or the interlayer insulating film 6 at an early stage, and the electric field is neutralized, so that the reverse breakdown voltage does not change. However, in this case, as shown in FIG. 4B, if the substrate is left at a high temperature after the application of the constant current stress, only the electrons which are easily released by heat are rapidly released first. The reverse breakdown voltage increases along the curve formed by the connection. In other words, in any case, the reverse breakdown voltage varies from a desired constant voltage in the entire semiconductor integrated circuit, and the function as a constant voltage element deteriorates.
[0015]
The present invention has been made in view of the above-described problems, and an object of the present invention is to provide a desired constant voltage easily, and to have excellent reliability with little variation in reverse breakdown voltage with time. To provide a semiconductor device that can function as a constant voltage element.
[0016]
[Means for Solving the Problems]
In order to achieve the above object, a first semiconductor device according to the present invention includes an element isolation insulating film formed on a surface of a semiconductor substrate of a first conductivity type so as to surround an active region, and a second semiconductor device formed on a surface of the active region. A second conductivity type impurity diffusion layer; and a first conductivity type impurity diffusion layer formed at least below the second conductivity type impurity diffusion layer so as to be diode-bonded to the second conductivity type impurity diffusion layer. The first conductivity type impurity diffusion layer is formed apart from the element isolation insulating film.
[0017]
With such a configuration, the junction breakdown position in the opposite direction of the diode formed by the junction with the second conductivity type impurity diffusion layer can be separated from the vicinity of the element isolation insulating film. And injection of holes into the element isolation insulating film can be greatly suppressed. Therefore, a semiconductor device having almost no change in reverse breakdown voltage can be obtained.
[0018]
According to the second semiconductor device of the present invention, the element isolation insulating film formed on the surface of the semiconductor substrate of the first conductivity type so as to surround the active region, and the impurity diffusion of the second conductivity type formed on the surface of the active region are provided. A first conductivity type impurity diffusion layer formed so as to be diode-bonded to the second conductivity type impurity diffusion layer at least under the second conductivity type impurity diffusion layer. The impurity diffusion layer has a first impurity diffusion layer formed to be separated from the element isolation insulating film and a first impurity diffusion layer formed to cover the side surface of the first impurity diffusion layer and having a lower impurity concentration than the first impurity concentration. And two impurity diffusion layers.
[0019]
With such a configuration, the junction breakdown position in the reverse direction of the diode formed by the junction with the second conductivity type impurity diffusion layer can be largely separated from the vicinity of the element isolation insulating film. Injection of electrons and holes into the element isolation insulating film can be greatly suppressed. In addition, by forming an impurity diffusion layer having a lower concentration in the vicinity of the element isolation insulating film, electric contact with an adjacent element by punch-through and leakage due to electric charge existing at the interface between the element isolation insulating film and the semiconductor substrate are performed. The current can be suppressed.
[0020]
Further, in the first or second semiconductor device of the present invention, the impurity diffusion layer of the second conductivity type and the element isolation insulating film are formed at least partially apart from each other with the offset region interposed therebetween. It is preferable that an electrode made of a conductive film formed above via an insulating film is provided above, and the electrode made of the conductive film is connected to a power supply terminal or a ground terminal.
[0021]
With such a configuration, injection or capture of electrons or holes near the interface between the second conductivity type impurity diffusion layer and the element isolation insulating film and near the surface of the semiconductor substrate can be suppressed, Further, even when the reverse breakdown voltage of the semiconductor device fluctuates due to injection of electrons or holes, it is possible to perform refresh for returning to the initial state.
[0022]
Further, in the first or second semiconductor device of the present invention, it is preferable that the element isolation insulating film has an STI (Shallow Trench Insulator) structure.
[0023]
With such a structure, the STI structure tends to have a large contact area with the N-type impurity diffusion layer or the P-type impurity diffusion layer, so that electrons and holes generated by junction breakdown are injected into the element isolation insulating film. Is more remarkable.
[0024]
According to a first method of manufacturing a semiconductor device of the present invention, a step of forming an element isolation insulating film on a surface of a semiconductor substrate of a first conductivity type so as to surround an active region; Forming a diffusion layer; and forming a first conductivity type impurity diffusion layer at least below the second conductivity type impurity diffusion layer so as to be diode-bonded to the second conductivity type impurity diffusion layer. In the step of forming the first conductivity type impurity diffusion layer, the first conductivity type impurity diffusion layer is formed using a photolithography technique and an ion implantation technique so as to be separated from the element isolation insulating film.
[0025]
With such a configuration, the junction breakdown position in the opposite direction of the diode formed by the junction with the second conductivity type impurity diffusion layer can be separated from the vicinity of the element isolation insulating film. And injection of holes into the element isolation insulating film can be greatly suppressed. Therefore, a semiconductor device having almost no change in reverse breakdown voltage can be obtained.
[0026]
According to a second method of manufacturing a semiconductor device of the present invention, a step of forming an element isolation insulating film so as to surround an active region on a surface of a semiconductor substrate of a first conductivity type; Forming a diffusion layer; and forming a first conductivity type impurity diffusion layer at least below the second conductivity type impurity diffusion layer so as to be diode-bonded to the second conductivity type impurity diffusion layer. Forming the first impurity diffusion layer of the first conductivity type by using a photolithography technique and an ion implantation technique to form the first impurity diffusion layer so as to be separated from the element isolation insulating film; Forming a second impurity diffusion layer having an impurity concentration lower than that of the first impurity diffusion layer so as to cover a side surface of the impurity diffusion layer.
[0027]
With such a configuration, the junction breakdown position in the reverse direction of the diode formed by the junction with the second conductivity type impurity diffusion layer can be largely separated from the vicinity of the element isolation insulating film. Injection of electrons and holes into the element isolation insulating film can be greatly suppressed. In addition, by forming an impurity diffusion layer having a lower concentration in the vicinity of the element isolation insulating film, electrical contact between adjacent elements due to punch-through and leakage due to electric charges existing at the interface between the element isolation insulating film and the semiconductor substrate are performed. The current can be suppressed.
[0028]
In the first or second method of manufacturing a semiconductor device according to the present invention, the impurity diffusion layer of the second conductivity type and the element isolation insulating film are formed at least partially apart from each other with an offset region interposed therebetween, It is preferable that the method further includes a step of forming an electrode made of a conductive film over the offset region with an insulating film interposed therebetween, and the electrode formed of the conductive film is formed to be connected to a power terminal or a ground terminal.
[0029]
With such a configuration, injection or capture of electrons or holes near the interface between the second conductivity type impurity diffusion layer and the element isolation insulating film and near the surface of the semiconductor substrate can be suppressed, Further, even when the reverse breakdown voltage of the semiconductor device fluctuates due to injection of electrons or holes, it is possible to perform refresh for returning to the initial state.
[0030]
Further, in the first or second method for manufacturing a semiconductor device according to the present invention, it is preferable that the element isolation insulating film is formed with an STI (Shallow Trench Insulator) structure.
[0031]
With such a structure, the STI structure tends to have a large contact area with the N-type impurity diffusion layer or the P-type impurity diffusion layer, so that electrons and holes generated by junction breakdown are injected into the element isolation insulating film. Is more remarkable.
[0032]
BEST MODE FOR CARRYING OUT THE INVENTION
(1st Embodiment)
Hereinafter, a first embodiment of the present invention will be described with reference to the drawings.
[0033]
FIG. 1 is a sectional view of the semiconductor device according to the present embodiment. In FIG. 1, an element isolation oxide film 12 having an STI structure is formed on a surface of a P-type semiconductor substrate 11 so as to surround an active region 13. An N-type impurity diffusion layer 14 made of high-concentration N-type impurities is formed on the active region surface of the P-type semiconductor substrate 11, and an interlayer insulating film 15 is deposited on the P-type semiconductor substrate 11. On the insulating film 15, an aluminum wiring 17 electrically connected to the N-type impurity diffusion layer 14 via a tungsten plug 16 is formed. Further, a P-type impurity diffusion layer 18 is formed in the P-type semiconductor substrate 11 immediately below the N-type impurity diffusion layer 14, and a diode is formed by a PN junction between the P-type impurity diffusion layer 14 and the N-type impurity diffusion layer 14. . Here, the P-type impurity diffusion layer 18 is formed at an interval without being in contact with the element isolation oxide film 12.
[0034]
Next, a method for manufacturing the semiconductor device according to the present embodiment will be described with reference to FIGS.
[0035]
First, as shown in FIG. 2A, an element isolation oxide film 12 having an STI structure surrounding an active region 13 is formed on a P-type semiconductor substrate 11.
[0036]
Next, as shown in FIG. 2B, after a photoresist pattern 23 is formed on the surface of the P-type semiconductor substrate 11, the acceleration energy is 30 keV to 40 keV, and the dose amount is 10 keV. ¹² cm ^-2 From 10 ¹³ cm ^-2 The implantation of boron ions 19 of the order is performed using the photoresist pattern 23 as a mask. Thereby, the impurity concentration becomes 10 ¹⁸ cm ^-3 A P-type impurity diffusion layer 18 of the order is formed. At this time, the P-type impurity diffusion layer 18 is formed with an interval 24 of about 0.5 μm to 2.0 μm from the element isolation oxide film 12.
[0037]
Next, after removing the photoresist pattern 23, as shown in FIG. 2C, the acceleration energy is 40 keV to 50 keV and the dose is 10 ^Fifteen cm ^-2 Implantation of arsenic ions 20 of the order is performed using the element isolation oxide film 12 as a mask and the impurity concentration is 10 ²⁰ cm ^-3 An N-type impurity diffusion layer 14 of the order is formed.
[0038]
Next, after performing heat treatment such as annealing for the purpose of activating impurities, an interlayer insulating film 15 is deposited on the entire surface of the P-type semiconductor substrate 11 as shown in FIG. After a tungsten plug 16 is formed by opening a contact hole reaching the N-type impurity diffusion layer 14, an aluminum wiring 17 is formed so as to be connected to the N-type impurity diffusion layer 14 via the tungsten plug 16.
[0039]
Here, when the semiconductor device functions as a constant voltage element, the desired constant voltage is such that the voltage between the N-type impurity diffusion layer 14 and the P-type semiconductor substrate 11 is equal to the voltage between the N-type impurity diffusion layer 14 and the P-type impurity. It is obtained by applying a positive voltage to the N-type impurity diffusion layer 14 via the aluminum wiring 17 until a breakdown voltage in the reverse direction of the diode formed on the PN junction surface between the diffusion layer 18 and the diode is formed.
[0040]
As described above, in this embodiment, instead of forming a PN junction between the N-type impurity diffusion layer 4 and the P-type semiconductor substrate 1 as in the second conventional example, the N-type impurity diffusion layer 14 and the P-type impurity In order to form a PN junction with the diffusion layer 18, the impurity concentration of the P-type impurity diffusion layer 18 can be easily adjusted by adjusting the dose in boron ion implantation for forming the P-type impurity diffusion layer 18. Is possible. That is, the breakdown voltage in the reverse direction of the diode formed on the PN junction surface between the N-type impurity diffusion layer 14 and the P-type impurity diffusion layer 18 can be easily adjusted. When functioning as a, it is possible to easily obtain a desired constant voltage. In particular, in the manufacture of integrated circuits, the P-type semiconductor substrate 11 and the N-type impurity diffusion layer 14 are often shared with other elements, so that the degree of freedom in adjusting the impurity concentration is low, and the impurity concentration can be easily adjusted. The presence of the P-type impurity diffusion layer 18 which can be performed is very effective in suppressing the fluctuation of the reverse breakdown voltage of the diode.
[0041]
Further, since the P-type impurity diffusion layer 18 is formed at a distance from the element isolation oxide film 12, the junction breakdown position of the diode formed by the junction with the N-type impurity diffusion layer 14 in the reverse direction is determined. Since it can be completely separated from the vicinity of 12, injection of electrons and holes generated by junction breakdown into the element isolation oxide film 12 can be greatly suppressed.
[0042]
This is true irrespective of the structure of the element isolation insulating film. However, the side surface of the element isolation insulating film has a structure almost perpendicular to the semiconductor substrate. For example, contact with the N-type impurity diffusion layer is smaller than in the case of the LOCOS structure. In the case of the STI structure in which the area tends to be large, the effect is larger.
[0043]
As a result of suppressing the injection of electrons / holes into the element isolation oxide film 12, the PN junction formed between the N-type impurity diffusion layer 14 and the P-type impurity diffusion layer 18 does not fluctuate with time in the electric field. In addition, the fluctuation of the reverse breakdown voltage is greatly suppressed.
[0044]
As described above, in the present embodiment, the adjustment of the reverse breakdown voltage is easy, and the junction breakdown position can be separated from the element isolation oxide film. Therefore, the element isolation oxide film of electrons and holes generated by the junction breakdown is formed. Can be significantly suppressed. Therefore, a semiconductor device having almost no change in reverse breakdown voltage can be realized.
[0045]
Although only one tungsten plug 16 on the N-type impurity diffusion layer 14 is formed in each of FIGS. 1 and 2, a plurality of tungsten plugs 16 may be formed. Further, it is obvious that the same effect can be obtained even if the conductivity types of the P-type semiconductor substrate 11, the N-type impurity diffusion layer 14, and the P-type impurity diffusion layer 18 are reversed.
[0046]
(Second embodiment)
Hereinafter, a second embodiment of the present invention will be described with reference to the drawings.
[0047]
FIG. 5 is a cross-sectional view of the semiconductor device according to the present embodiment. 5, an element isolation oxide film 12 having an STI structure is formed on a surface of a P-type semiconductor substrate 11 so as to surround an active region 13. An N-type impurity diffusion layer 14 made of high-concentration N-type impurities is formed on the active region surface of the P-type semiconductor substrate 11, and an interlayer insulating film 15 is deposited on the P-type semiconductor substrate 11. On the insulating film 15, an aluminum wiring 17 electrically connected to the N-type impurity diffusion layer 14 via a tungsten plug 16 is formed. Further, a P-type impurity diffusion layer 18 is formed in the P-type semiconductor substrate 11 immediately below the N-type impurity diffusion layer 14, and a diode is formed by a PN junction between the P-type impurity diffusion layer 14 and the N-type impurity diffusion layer 14. . Here, the P-type impurity diffusion layer 18 is formed of a P-type impurity diffusion layer 21 having the same conductivity type and a relatively low impurity concentration and a P-type impurity diffusion layer 22 having a relatively high impurity concentration. The P-type impurity diffusion layer 22 is formed at an interval without being in contact with the element isolation oxide film 12, and the P-type impurity diffusion layer 21 is in the vicinity of the element isolation oxide film 12 so as to cover the side surface of the P-type impurity diffusion layer 21. Is formed.
[0048]
Next, a method for manufacturing the semiconductor device according to the present embodiment will be described with reference to FIGS.
[0049]
First, as shown in FIG. 6A, an element isolation oxide film 12 having an STI structure surrounding an active region 13 is formed on a P-type semiconductor substrate 11, and has an acceleration energy of 30 keV to 40 keV and a dose of 10 keV. ¹² cm ^-2 An orderly implantation of boron ions 19 is performed. Thereby, the impurity concentration becomes 10 ¹⁷ cm ^-3 cm ^-3 An order-order P-type impurity diffusion layer 21 is formed.
[0050]
Next, as shown in FIG. 6B, after a photoresist pattern 23 is formed on the surface of the P-type semiconductor substrate 11, the acceleration energy is 30 keV to 40 keV, and the dose amount is 10 keV. ¹² cm ^-2 From 10 ¹³ cm ^-2 The implantation of boron ions 19 of the order is performed using the photoresist pattern 23 as a mask. Thereby, the impurity concentration becomes 10 ¹⁸ cm ^-3 A P-type impurity diffusion layer 22 of the order is formed. At this time, the P-type impurity diffusion layer 22 is formed at an interval 24 of about 0.5 μm to 2.0 μm from the element isolation oxide film 12.
[0051]
Next, after removing the photoresist pattern 23, as shown in FIG. 6C, the acceleration energy is set to 40 keV to 50 keV and the dose is set to 10 over the entire surface of the P-type semiconductor substrate 11. ^Fifteen cm ^-2 Implantation of arsenic ions 20 of the order is performed using the element isolation oxide film 12 as a mask and the impurity concentration is 10 ²⁰ cm ^-3 An N-type impurity diffusion layer 14 of the order is formed.
[0052]
Next, after performing heat treatment such as annealing for the purpose of activating impurities, an interlayer insulating film 15 is deposited on the entire surface of the P-type semiconductor substrate 11 as shown in FIG. After opening a contact hole reaching the N-type impurity diffusion layer 14 and forming a tungsten plug 16, an aluminum wiring 17 is formed so as to be connected to the N-type impurity diffusion layer 14 via the tungsten plug 16.
[0053]
When the semiconductor device functions as a constant voltage element, the desired constant voltage is such that the P-type impurity diffusion layer 22 has a higher impurity concentration than the P-type impurity diffusion layer 21. Aluminum until the voltage between the layer 14 and the P-type semiconductor substrate 11 becomes the breakdown voltage in the reverse direction of the diode formed on the PN junction surface between the N-type impurity diffusion layer 14 and the P-type impurity diffusion layer 22. It is obtained by applying a positive voltage to the N-type impurity diffusion layer 14 via the wiring 17.
[0054]
As described above, in this embodiment, instead of forming a PN junction between the N-type impurity diffusion layer 4 and the P-type semiconductor substrate 1 as in the second conventional example, the N-type impurity diffusion layer 14 and the P-type impurity In order to form a PN junction with the diffusion layer 18, the impurity concentration of the P-type impurity diffusion layer 22 can be easily adjusted by adjusting the dose in boron ion implantation for forming the P-type impurity diffusion layer 22. Is possible. That is, the breakdown voltage in the reverse direction of the diode formed on the PN junction surface between the N-type impurity diffusion layer 14 and the P-type impurity diffusion layer 22 can be easily adjusted. When functioning as a, it is possible to easily obtain a desired constant voltage. In particular, in the manufacture of integrated circuits, the P-type semiconductor substrate 11 and the N-type impurity diffusion layer 14 are often shared with other elements, so that the degree of freedom in adjusting the impurity concentration is low, and the impurity concentration can be easily adjusted. The presence of the P-type impurity diffusion layer 22 which can be performed is very effective in suppressing the fluctuation of the reverse breakdown voltage of the diode.
[0055]
Since the P-type impurity diffusion layer 22 is formed at a distance from the element isolation oxide film 12, the junction breakdown position of the diode formed by the junction with the N-type impurity diffusion layer 14 in the reverse direction is determined. Since it can be completely separated from the vicinity of 12, injection of electrons and holes generated by junction breakdown into the element isolation oxide film 12 can be greatly suppressed.
[0056]
This is true irrespective of the structure of the element isolation insulating film. However, the side surface of the element isolation insulating film has a structure almost perpendicular to the semiconductor substrate. For example, contact with the N-type impurity diffusion layer is smaller than in the case of the LOCOS structure. In the case of the STI structure in which the area tends to be large, the effect is larger.
[0057]
As a result of suppressing the injection of electrons / holes into the element isolation oxide film 12, there is no change over time in the electric field at the PN junction formed between the N-type impurity diffusion layer 14 and the P-type impurity diffusion layer 22. In addition, the fluctuation of the reverse breakdown voltage is also greatly suppressed.
[0058]
In this embodiment, the P-type impurity diffusion layer 21 having a lower impurity concentration than the P-type impurity diffusion layer 22 is formed between the element isolation oxide film 12 and the P-type impurity diffusion layer 22. Since the spread of the depletion layer to the P-type semiconductor substrate 11 can be suppressed, an effect of preventing punch-through with an adjacent element can be obtained. Further, even when electrons / holes are injected into the element isolation oxide film 12, the effect of minimizing the fluctuation of the reverse breakdown voltage between the N-type impurity diffusion layer 14 and the P-type impurity diffusion layer 22 can be obtained.
[0059]
FIG. 4A is data showing the amount of change in the reverse breakdown voltage with respect to the elapse of the current stress application time for the semiconductor device of the present embodiment. FIG. 2 also shows data of a conventional semiconductor device for comparison. As shown in FIG. 4A, in the case of the present embodiment, even when the current stress application time has elapsed for 1000 hours, the variation with time of the reverse breakdown voltage can be almost completely suppressed.
[0060]
FIG. 4B is data showing the amount of change in the reverse breakdown voltage of the semiconductor device of this embodiment with respect to the elapse of the high-temperature (150 ° C.) standing time after the application of the current stress. FIG. 1 also shows conventional semiconductor device data for comparison. As shown in FIG. 4B, in the case of the present embodiment, even when the high-temperature leaving time after the application of the stress current has elapsed for 500 hours, the variation in the reverse breakdown voltage can be suppressed to 0.1 V or less.
[0061]
As described above, in the present embodiment, the adjustment of the reverse breakdown voltage is easy, and the junction breakdown position can be almost completely separated from the element isolation oxide film. Injection into the isolation oxide film can be almost completely suppressed. Therefore, a semiconductor device having almost no change in reverse breakdown voltage can be realized.
[0062]
Although only one tungsten plug 16 is formed on the N-type impurity diffusion layer 14 in FIGS. 5 and 6, a plurality of tungsten plugs 16 may be formed. Further, it goes without saying that the same effect can be obtained even if the conductivity types of the P-type semiconductor substrate 11, the N-type impurity diffusion layer 14, and the P-type impurity diffusion layers 21 and 22 are reversed.
[0063]
(Third embodiment)
Hereinafter, a third embodiment of the present invention will be described with reference to the drawings.
[0064]
FIG. 7 is a cross-sectional view of the semiconductor device according to the present embodiment. 7, an element isolation oxide film 12 having an STI structure is formed on a surface of a P-type semiconductor substrate 11 so as to surround an active region 13. On the surface of the active region of the P-type semiconductor substrate 11, an N-type impurity diffusion layer 14 made of a high-concentration N-type impurity has an offset region of about 0.5 μm to 2.0 μm interposed between the element isolation oxide film 12 and the element. So that they are formed apart. Above the offset region, an electrode 26 made of polysilicon formed with an insulating film 25 interposed is provided. An interlayer insulating film 15 is deposited above the P-type semiconductor substrate 11, and is electrically connected to the N-type impurity diffusion layer 14 and the polysilicon electrode 26 via a tungsten plug 16 on the interlayer insulating film 15. Aluminum wiring 17 is formed. Further, an 18P-type impurity diffusion layer 18 is formed in the P-type semiconductor substrate 11 immediately below the N-type impurity diffusion layer 14 and the insulating film 25, and a PN junction between the 18P-type impurity diffusion layer 14 and the N-type impurity diffusion layer 14 forms a diode. Is formed. Here, the P-type impurity diffusion layer 18 is formed of a P-type impurity diffusion layer 21 having the same conductivity type and a relatively low impurity concentration and a P-type impurity diffusion layer 22 having a relatively high impurity concentration. The P-type impurity diffusion layer 22 is formed at an interval without being in contact with the element isolation oxide film 12, and the P-type impurity diffusion layer 21 is in the vicinity of the element isolation oxide film 12 so as to cover the side surface of the P-type impurity diffusion layer 21. Is formed. The distance between the P-type impurity diffusion layer 22 and the isolation oxide film 12 is set to be larger than the distance between the N-type impurity diffusion layer 14 and the isolation oxide film 12 by about 0.5 μm to 2.0 μm.
[0065]
Next, a method for manufacturing the semiconductor device according to the present embodiment will be described with reference to FIGS.
[0066]
First, as shown in FIG. 8A, an element isolation oxide film 12 having an STI structure surrounding an active region 13 is formed on a P-type semiconductor substrate 11 and has an acceleration energy of 30 keV to 40 keV and a dose of 10 keV. ¹² cm ^-2 An orderly implantation of boron ions 19 is performed. Thereby, the impurity concentration becomes 10 ¹⁷ cm ^-3 An order-order P-type impurity diffusion layer 21 is formed.
[0067]
Next, as shown in FIG. 8B, after an insulating film 25 made of a silicon oxide film having a thickness of about 20 nm is formed on the surface of the active region 13, a conductive film made of polysilicon is formed on the P-type semiconductor substrate 11. Is deposited and patterned to form a polysilicon electrode 26. At this time, the polysilicon electrode 26 straddles the element isolation oxide film 12 and the active region 13, and its opening end is located about 0.5 μm to 2.0 μm inside the opening end of the element isolation oxide film 12. In advance.
[0068]
Next, as shown in FIG. 8C, after a photoresist pattern 23 is formed on the surface of the P-type semiconductor substrate 11, the acceleration energy is 30 to 40 keV, and the dose is 10 ¹² cm ^-2 From 10 ¹³ cm ^-2 The implantation of boron ions 19 of the order is performed using the photoresist pattern 23 as a mask. Thereby, the impurity concentration becomes 10 ¹⁸ cm ^-3 A P-type impurity diffusion layer 22 of the order is formed. At this time, the P-type impurity diffusion layer 22 is formed at an interval from the element isolation oxide film 12 so as to be located about 0.5 μm to 2.0 μm inside the opening end of the polysilicon electrode 26.
[0069]
Next, after removing the photoresist pattern 23, as shown in FIG. 8D, the acceleration energy is 40 keV to 50 keV and the dose is 10 ^Fifteen cm ^-2 Implantation of arsenic ions 20 of the order is performed using the polysilicon electrode 26 as a mask and the impurity concentration is 10 ²⁰ cm ^-3 An N-type impurity diffusion layer 14 of the order is formed in a self-aligned manner.
[0070]
Next, after performing heat treatment such as annealing for the purpose of activating impurities, an interlayer insulating film 15 is deposited on the entire surface of the P-type semiconductor substrate 11 as shown in FIG. After opening a contact hole reaching the N-type impurity diffusion layer 14 and the polysilicon electrode 26 to form a tungsten plug 16, the tungsten plug 16 is connected to the N-type impurity diffusion layer 14 and the polysilicon electrode 26 via the tungsten plug 16. An aluminum wiring 17 is formed.
[0071]
When the semiconductor device functions as a constant voltage element, the desired constant voltage is such that the P-type impurity diffusion layer 22 has a higher impurity concentration than the P-type impurity diffusion layer 21. Aluminum until the voltage between the layer 14 and the P-type semiconductor substrate 11 becomes the breakdown voltage in the reverse direction of the diode formed on the PN junction surface between the N-type impurity diffusion layer 14 and the P-type impurity diffusion layer 22. It is obtained by applying a positive voltage to the N-type impurity diffusion layer 14 via the wiring 17.
[0072]
As described above, in this embodiment, instead of forming a PN junction between the N-type impurity diffusion layer 4 and the P-type semiconductor substrate 1 as in the second conventional example, the N-type impurity diffusion layer 14 and the P-type impurity In order to form a PN junction with the diffusion layer 18, the impurity concentration of the P-type impurity diffusion layer 22 can be easily adjusted by adjusting the dose in boron ion implantation for forming the P-type impurity diffusion layer 22. Is possible. That is, the breakdown voltage in the reverse direction of the diode formed on the PN junction surface between the N-type impurity diffusion layer 14 and the P-type impurity diffusion layer 22 can be easily adjusted. When functioning as a, it is possible to easily obtain a desired constant voltage. In particular, in the manufacture of integrated circuits, the P-type semiconductor substrate 11 and the N-type impurity diffusion layer 14 are often shared with other elements, so that the degree of freedom in adjusting the impurity concentration is low, and the impurity concentration can be easily adjusted. The presence of the P-type impurity diffusion layer 22 which can be performed is very effective in suppressing the fluctuation of the reverse breakdown voltage of the diode.
[0073]
Since the N-type impurity diffusion layer 14 and the P-type impurity diffusion layer 22 are formed at an interval from the element isolation oxide film 12, the junction of the diode formed by the junction with the N-type impurity diffusion layer 14 in the opposite direction is formed. Since the breakdown position can be completely separated from the vicinity of the element isolation oxide film 12, injection of electrons and holes generated by junction breakdown into the element isolation oxide film 12 can be completely suppressed.
[0074]
As a result of suppressing the injection of electrons / holes into the element isolation oxide film 12, there is no change over time in the electric field at the PN junction formed between the N-type impurity diffusion layer 14 and the P-type impurity diffusion layer 22. Thus, the fluctuation of the reverse breakdown voltage is almost completely suppressed.
[0075]
Further, in the present embodiment, the PN junction formed at the junction surface between the N-type impurity diffusion layer 14 and the P-type impurity diffusion layers 21 and 22 does not contact the element isolation insulating film 12, so that It is possible to suppress leakage current caused by a level or a defect existing at the interface between the element isolation insulating film 12 and the P-type semiconductor substrate 11. In addition, since the P-type impurity diffusion layer 21 having a lower impurity concentration than the P-type impurity diffusion layer 22 is formed between the element isolation oxide film 12 and the P-type impurity diffusion layer 22, Since the spread of the depletion layer to the region 11 can be suppressed, an effect of preventing punch-through with an adjacent element can be obtained. Further, even when electrons / holes are injected into the element isolation oxide film 12, the effect of minimizing the fluctuation of the reverse breakdown voltage between the N-type impurity diffusion layer 14 and the P-type impurity diffusion layer 22 can be obtained.
[0076]
Further, a polysilicon electrode 26 is formed above a region (offset region) on the surface of the active region 13 where the N-type impurity diffusion layer 14 is not formed via an insulating film 25, and a power supply voltage is applied to the polysilicon electrode 26. By applying the voltage, the potential at which the depletion layer and the minority carrier electrons are induced is maintained on the surface of the P-type impurity diffusion layer 21, thereby forming the PN junction between the N-type impurity diffusion layer 14 and the P-type semiconductor substrate 11. It is possible to significantly reduce the amount of holes injected into the insulating film 25 and the element isolation oxide film 12 caused by the reverse breakdown phenomenon. As a result, the variation with time of the reverse breakdown voltage can be further suppressed.
[0077]
As described above, in the present embodiment, the adjustment of the reverse breakdown voltage is easy, and the junction breakdown position can be completely separated from the element isolation oxide film, so that the element isolation of electrons and holes generated by the junction breakdown can be achieved. Injection into the oxide film can be almost completely suppressed. Therefore, it is possible to realize a semiconductor device in which the reverse breakdown voltage does not change.
[0078]
In the present embodiment, the P-type impurity diffusion layer 21 is formed between the element isolation oxide film 12 and the P-type impurity diffusion layer 22. However, even when the P-type impurity diffusion layer 21 is not formed, the junction breakdown position Can be separated from the vicinity of the element isolation oxide film 12, so that the variation with time of the reverse breakdown voltage can be significantly suppressed. Although only one tungsten plug 16 is formed on the N-type impurity diffusion layer 14 in FIGS. 7 and 8, a plurality of tungsten plugs 16 may be formed. Although the power supply voltage is constantly applied to the polysilicon electrode 26, the injected hole can be detrapped every cycle even if AC is applied. can get. When applied in an AC manner, an effect of reducing voltage stress on the insulating film 25 formed between the semiconductor substrate 11 and the polysilicon electrode 26 can be obtained. Further, it goes without saying that the same effect can be obtained even if the conductivity types of the P-type semiconductor substrate 11, the N-type impurity diffusion layer 14, and the P-type impurity diffusion layers 21 and 22 are reversed. However, in this case, the potential applied to the polysilicon electrode 26 must be a ground potential or a negative voltage.
[0079]
【The invention's effect】
According to the semiconductor device and the method of manufacturing the same of the present invention, a desired constant voltage can be easily obtained, and a reverse voltage resistance can be functioned as a highly reliable constant voltage element with little variation over time. A semiconductor device can be provided.
[Brief description of the drawings]
FIG. 1 is a structural sectional view showing a semiconductor device according to a first embodiment of the present invention;
FIG. 2 is a structural cross-sectional view illustrating the method for manufacturing the semiconductor device according to the first embodiment of the present invention;
FIG. 3 is a cross-sectional view for explaining a trap state of carriers in a constant voltage element and a cause of a reverse breakdown voltage fluctuation.
FIG. 4 is a diagram showing a change over time in a reverse breakdown voltage in the first and second embodiments of the present invention.
FIG. 5 is a structural sectional view showing a semiconductor device according to a second embodiment of the present invention;
FIG. 6 is a structural sectional view illustrating a method for manufacturing a semiconductor device according to a second embodiment of the present invention.
FIG. 7 is a structural sectional view showing a semiconductor device according to a third embodiment of the present invention;
FIG. 8 is a structural sectional view illustrating a method for manufacturing a semiconductor device according to a third embodiment of the present invention.
FIG. 9 is a structural sectional view showing a semiconductor device in a first conventional example.
FIG. 10 is a structural sectional view showing a semiconductor device in a second conventional example.
[Explanation of symbols]
1 P-type semiconductor substrate
2 Element isolation oxide film
3 Active area
4 N-type impurity diffusion layer
5 P-type impurity diffusion layer
6 interlayer insulating film
7 Tungsten plug
8 Aluminum wiring
11 P-type semiconductor substrate
12 Device isolation oxide film
13 Active area
14 N-type impurity diffusion layer
15 Interlayer insulation film
16 Tungsten plug
17 Aluminum wiring
18 P-type impurity diffusion layer
19 boron ion
20 Arsenic ions
21 P-type impurity diffusion layer
22 P-type impurity diffusion layer
23 Photoresist pattern
24 Distance between device isolation oxide film and P-type impurity diffusion layer
25 Insulating film
26 polysilicon electrode

Claims

An element isolation insulating film formed on the surface of the semiconductor substrate of the first conductivity type so as to surround the active region, an impurity diffusion layer of the second conductivity type formed on the surface of the active region, and at least an impurity of the second conductivity type A first conductivity type impurity diffusion layer formed so as to be diode-bonded to the second conductivity type impurity diffusion layer below the diffusion layer, wherein the first conductivity type impurity diffusion layer is provided with the element isolation insulating layer; A semiconductor device formed to be separated from a film.

An element isolation insulating film formed on the surface of the semiconductor substrate of the first conductivity type so as to surround the active region, an impurity diffusion layer of the second conductivity type formed on the surface of the active region, and at least an impurity of the second conductivity type A first conductivity type impurity diffusion layer formed so as to be diode-bonded to the second conductivity type impurity diffusion layer below the diffusion layer, wherein the first conductivity type impurity diffusion layer is provided with the element isolation insulating layer; A first impurity diffusion layer formed apart from the film and a second impurity diffusion layer having an impurity concentration lower than the first impurity concentration formed so as to cover a side surface of the first impurity diffusion layer; A semiconductor device, comprising:

3. The semiconductor device according to claim 1, wherein the impurity diffusion layer of the second conductivity type and the element isolation insulating film are formed at least partially apart from each other with an offset region interposed therebetween. 4.

4. The semiconductor device according to claim 3, further comprising an electrode formed of a conductive film formed above the offset region via an insulating film.

The semiconductor device according to claim 4, wherein the electrode made of the conductive film is connected to a power terminal or a ground terminal.

The semiconductor device according to claim 1, wherein the element isolation insulating film has an STI (Shallow Trench Insulator) structure.

Forming an element isolation insulating film on the surface of the semiconductor substrate of the first conductivity type so as to surround the active region; forming an impurity diffusion layer of the second conductivity type on the surface of the active region; Forming an impurity diffusion layer of the first conductivity type under the impurity diffusion layer of (i) so as to be diode-bonded to the impurity diffusion layer of the second conductivity type, thereby forming the impurity diffusion layer of the first conductivity type. The method of manufacturing a semiconductor device, comprising forming the first conductivity type impurity diffusion layer apart from the element isolation insulating film using a photolithography technique and an ion implantation technique.

Forming an element isolation insulating film on the surface of the semiconductor substrate of the first conductivity type so as to surround the active region; forming an impurity diffusion layer of the second conductivity type on the surface of the active region; Forming an impurity diffusion layer of the first conductivity type under the impurity diffusion layer of (i) so as to be diode-bonded to the impurity diffusion layer of the second conductivity type, thereby forming the impurity diffusion layer of the first conductivity type. Forming a first impurity diffusion layer so as to be separated from the element isolation insulating film by using a photolithography technique and an ion implantation technique; and covering a side surface of the first impurity diffusion layer. Forming a second impurity diffusion layer having an impurity concentration lower than that of the first impurity diffusion layer.

9. The method of manufacturing a semiconductor device according to claim 7, wherein the impurity diffusion layer of the second conductivity type and the element isolation insulating film are formed so as to be separated from each other at least in part so as to interpose an offset region. .

The method of manufacturing a semiconductor device according to claim 9, further comprising forming an electrode made of a conductive film above the offset region with an insulating film interposed therebetween.

The method of manufacturing a semiconductor device according to claim 10, wherein the electrode made of the conductive film is formed so as to be connected to a power terminal or a ground terminal.

9. The semiconductor device according to claim 7, wherein the element isolation insulating film has an STI (Shallow Trench Insulator) structure. 10.