JP2004069544A

JP2004069544A - Method for checking output of output terminal and semiconductor integrated circuit device

Info

Publication number: JP2004069544A
Application number: JP2002230094A
Authority: JP
Inventors: Junzo Morita; 森田　潤三
Original assignee: Renesas Technology Corp; Renesas Design Corp
Current assignee: Renesas Technology Corp; Renesas Design Corp
Priority date: 2002-08-07
Filing date: 2002-08-07
Publication date: 2004-03-04

Abstract

<P>PROBLEM TO BE SOLVED: To improve the throughput by decreasing the frequency to clean the probe tip of a power terminal of a probe, in which there is no need to take into account the current amount which flows from the power terminal of the probe. <P>SOLUTION: The operational power is supplied, by pressing the power terminal 5 of the probe against a power input terminal 4 to apply an operational voltage for making respective gate electrodes of P-channel transistors from 3-1 to 3-n independently execute on-operations and off-operations. Among open drain terminals from 2-1 to 2-n, because the output level of the open drain terminal corresponding to the transistor executing the on-operation is at H-level, the relevant transistor among the P-channel transistors from 12-1 to 12-n is in the off-operation. As a result, among external circuits from 11-1 to 11-n, the external circuit corresponding to the transistor executing the on-operation becomes invalid, and the current path to a test power source 22 will not be established. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
この発明は、出力端子の出力チェック方法および半導体集積回路装置に関するものである。
【０００２】
【従来の技術】
オープンドレイン式出力端子（以下、単に「オープンドレイン端子」という）を備える半導体集積回路装置（以下、単に「半導体集積回路」という）では、ウエハテストの項目としてオープンドレイン端子の出力レベル判定が行われる。以下、その概要を図５を参照して説明する。
【０００３】
図５は、従来のオープンドレイン端子の出力チェックを行う試験回路の構成例を示すブロック図である。図５において、半導体集積回路５０は、複数のオープンドレイン端子５１−１〜５１−ｎを備えている。オープンドレイン端子５１−１〜５１−ｎは、Ｐチャネルトランジスタ５２−１〜５２−ｎの対応するトランジスタのドレイン電極に直接接続されている。Ｐチャネルトランジスタ５２−１〜５２−ｎのソース電極は、共通に電源入力端子５３に接続されている。すなわち、オープンドレイン端子５１−１〜５１−ｎは、Ｐチャネルのオープンドレイン端子となっている。
【０００４】
オープンドレイン端子５１−１〜５１−ｎは、測定基板６０を介して試験装置７０の出力判定端子７１−１〜７１−ｎに接続されている。測定基板６０には、オープンドレイン端子５１−１〜５１−ｎと出力判定端子７１−１〜７１−ｎとの各接続ラインと試験装置７０内の試験用電源７２との間に、外付け回路６１−１〜６１−ｎが設けられている。この外付け回路６１−１〜６１−ｎは、抵抗素子６２と、順方向を定めるダイオード６３との直列回路で構成されている。すなわち、抵抗素子６２の一端は、オープンドレイン端子５１−１〜５１−ｎと出力判定端子７１−１〜７１−ｎとの各接続ラインに接続され、他端は、ダイオード６３のアノードに接続されている。ダイオード６３のカソードは、試験装置７０内の試験用電源７２へのラインに接続されている。
【０００５】
以上の構成において、Ｐチャネルのオープンドレイン端子出力チェックでは、電源入力端子５３にプローブの電源端子８０を押し当てて動作電源を供給し、Ｐチャネルトランジスタ５２−１〜５２−ｎの各ゲート電極に個別にオン動作とオフ動作とを行わせる動作電圧を印加し、オープンドレイン端子５１−１〜５１−ｎのうち、オフ動作をしているトランジスタに対応するオープンドレイン端子の出力レベルが低レベル（以下「Ｌレベル」という）であることを確認するＬ出力判定と、オン動作をしているトランジスタに対応するオープンドレイン端子の出力レベルが高レベル（以下「Ｈレベル」という）であることを確認するＨ出力判定とが行われる。
【０００６】
このとき、測定基板６０上の抵抗素子６２とダイオード６３の直列回路からなる外付け回路６１−１〜６１−ｎは、オフ動作をしているトランジスタの蓄積電荷を試験用電源７２側に放電させ、対応するオープンドレイン端子の出力レベルをＬレベルに引き込むために設けられている。
【０００７】
【発明が解決しようとする課題】
しかしながら、上述した従来のオープンドレイン端子の出力チェック方法では、オン動作をしているトランジスタを流れる電流が測定基板６０上の外付け回路６１−１〜６１−ｎを介して試験用電源７２に流れ込む経路が存在するので、Ｈ出力判定においてプローブの電源端子８０から流れ出す電流量は、オン動作を行うトランジスタの数に比例して増加し、相当に大きくなる。そのため、プローブの電源端子８０の針先酸化の問題が生じる。
【０００８】
その対策として、測定基板６０上の外付け回路６１−１〜６１−ｎの抵抗値を大きくして流れる電流量を抑制することが考えられるが、電流量を抑制すると、テスト時間内に蓄積電荷を閾値以下まで引き込むことが困難となり、高速テストができなくなる。
【０００９】
したがって、従来では、Ｈ出力判定においては、Ｐチャネルトランジスタ５２−１〜５２−ｎの各ゲート電極への動作電圧の印加パターンをプローブの電源端子８０から流れ出す電流量を考慮して設定する必要があり、煩雑である。また、プローブの電源端子８０の針先を掃除する必要があるので、連続テストが行えず、スループットの向上が図れない。なお、以上は、Ｐチャネルのオープンドレイン端子についてのテストであるが、Ｎチャネルのオープンドレイン端子についてのテストにも同様の問題がある。
【００１０】
この発明は、上記に鑑みてなされたもので、プローブの電源端子から流れる電流量を考慮する必要がなく、プローブの電源端子の針先を掃除する頻度を少なくしてスループットの向上が図れる出力端子の出力チェック方法および半導体集積回路装置を得ることを目的とする。
【００１１】
【課題を解決するための手段】
上記の目的を達成するために、この発明にかかる出力端子の出力チェック方法は、半導体集積回路装置が備える複数のＰチャネルトランジスタのドレイン電極の信号を出力するオープンドレイン式出力端子と試験装置とを接続する各接続ラインと前記試験装置内の試験用電源との間を抵抗素子を含む回路を介して接続し、前記各出力端子の出力状態から対応する前記Ｐチャネルトランジスタのオン動作状態とオフ動作状態とを確認する場合において、前記各接続ラインと前記各回路との間に、前記出力端子の出力レベルが、対応する前記Ｐチャネルトランジスタのオフ動作状態を示すとき、当該回路を対応する接続ラインに接続し、対応する前記Ｐチャネルトランジスタのオン動作状態を示すとき、当該回路と対応する接続ラインとの接続を断つ有効／無効切替回路を設け、前記Ｐチャネルトランジスタの動作状態を確認することを特徴とする。
【００１２】
この発明によれば、半導体集積回路装置が備える複数のＰチャネルトランジスタのドレイン電極の信号を出力するオープンドレイン式出力端子と試験装置とを接続する各接続ラインと前記試験装置内の試験用電源との間を抵抗素子を含む回路を介して接続し、前記各出力端子の出力状態から対応する前記Ｐチャネルトランジスタのオン動作状態とオフ動作状態とを確認する場合において、前記各接続ラインと前記各回路との間に有効／無効切替回路を設けてＰチャネルトランジスタの動作状態を確認する。この有効／無効切替回路は、出力端子の出力レベルが対応するＰチャネルトランジスタのオフ動作状態を示すとき、当該回路を対応する接続ラインに接続する。その結果、オフ動作をしているＰチャネルトランジスタの蓄積電荷が当該回路を介して試験用電源に引き抜かれる。一方、有効／無効切替回路は、出力端子の出力レベルが対応するＰチャネルトランジスタのオン動作状態を示すとき、当該回路と対応する接続ラインとの接続を断つ。その結果、オン動作をしているＰチャネルトランジスタを流れる電流が当該回路を介して試験用電源に流れ込むのが阻止される。
【００１３】
つぎの発明にかかる半導体集積回路装置は、複数のオープンドレイン式出力端子を備える半導体集積回路装置において、試験装置の試験用電源を接続する電源端子と、抵抗素子を含む回路であって、一端が前記電源端子に接続され、前記複数の出力端子と１対１対応で設けられる回路と、前記複数の出力端子に対応する複数のトランジスタのドレイン電極と前記各回路の他端との間に設けられ、出力端子への出力レベルが、対応するトランジスタのオフ動作状態を示すとき当該回路を対応する出力端子に接続し、対応するトランジスタのオン動作状態を示すとき当該回路と対応する出力端子との接続を断つ有効／無効切替回路とを備えたことを特徴とする。
【００１４】
この発明によれば、複数のオープンドレイン式出力端子を備える半導体集積回路装置には、試験装置の試験用電源を接続する電源端子が設けられている。この電源端子には、抵抗素子を含む回路の一端が接続されている。前記複数の出力端子に対応する複数のトランジスタのドレイン電極と前記各回路の他端との間に設けられる有効／無効切替回路は、出力端子への出力レベルが対応するトランジスタのオフ動作状態を示すとき当該回路を対応する接続ラインに接続する。その結果、オフ動作をしているトランジスタの蓄積電荷が当該回路を介して試験用電源に引き抜かれる。一方、有効／無効切替回路は、出力端子への出力レベルが対応するトランジスタのオン動作状態を示すとき当該回路と対応する接続ラインとの接続を断つ。その結果、オン動作をしているトランジスタを流れる電流が当該回路を介して試験用電源に流れ込むのが阻止される。
【００１５】
つぎの発明にかかる半導体集積回路は、複数のオープンドレイン式出力端子を備える半導体集積回路装置において、試験装置の試験用電源を接続する電源端子と、抵抗素子を含む回路であって、一端が前記電源端子に接続され、前記複数の出力端子と１対１対応で設けられる回路と、前記複数の出力端子に対応する複数のトランジスタのドレイン電極と前記各回路の他端との間に設けられ、前記トランジスタの駆動信号が、当該トランジスタをオフ動作状態に駆動するものであるとき当該回路を対応する出力端子に接続し、当該トランジスタをオン動作状態に駆動するものであるとき当該回路と対応する出力端子との接続を断つ有効／無効切替回路とを備えたことを特徴とする。
【００１６】
この発明によれば、複数のオープンドレイン式出力端子を備える半導体集積回路装置には、試験装置の試験用電源を接続する電源端子が設けられている。この電源端子には、抵抗素子を含む回路の一端が接続されている。前記複数の出力端子に対応する複数のトランジスタのドレイン電極と前記各回路の他端との間に設けられる有効／無効切替回路は、前記トランジスタの駆動信号が当該トランジスタをオフ動作状態に駆動するものであるとき当該回路を対応する出力端子に接続する。その結果、オフ動作をしているトランジスタの蓄積電荷が当該回路を介して試験用電源に引き抜かれる。一方、有効／無効切替回路は、前記トランジスタの駆動信号が当該トランジスタをオン動作状態に駆動するものであるとき当該回路と対応する出力端子との接続を断つ。その結果、オン動作をしているトランジスタを流れる電流が当該回路を介して試験用電源に流れ込むのが阻止される。
【００１７】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかる出力端子の出力チェック方法および半導体集積回路装置の好適な実施の形態を詳細に説明する。
【００１８】
実施の形態１．
図１は、この発明の実施の形態１である出力端子の出力チェックを行う試験回路の構成を示すブロック図である。図１において、半導体集積回路１は、複数のオープンドレイン端子２−１〜２−ｎを備えている。オープンドレイン端子２−１〜２−ｎは、Ｐチャネルトランジスタ３−１〜３−ｎの対応するトランジスタのドレイン電極に直接接続されている。Ｐチャネルトランジスタ３−１〜３−ｎのソース電極は、共通に電源入力端子４に接続されている。すなわち、オープンドレイン端子２−１〜２−ｎは、Ｐチャネルのオープンドレイン端子となっている。
【００１９】
オープンドレイン端子２−１〜２−ｎは、測定基板１０を介して試験装置２０の出力判定端子２１−１〜２１−ｎに接続されている。測定基板１０には、オープンドレイン端子２−１〜２−ｎと出力判定端子２１−１〜２１−ｎとの各接続ラインと試験装置２０内の試験用電源２２との間に、外付け回路１１−１〜１１−ｎと、この外付け回路１１−１〜１１−ｎを有効／無効に設定するＰチャネルトランジスタ１２−１〜１２−ｎとが設けられている。
【００２０】
Ｐチャネルトランジスタ１２−１〜１２−ｎは、ゲート電極とソース電極とが共通にオープンドレイン端子２−１〜２−ｎと出力判定端子２１−１〜２１−ｎとの接続ラインに接続され、ドレイン電極が外付け回路１１−１〜１１−ｎに接続されている。
【００２１】
外付け回路１１−１〜１１−ｎは、抵抗素子１３と順方向を定めるダイオード１４との直列回路で構成されている。すなわち、抵抗素子１３の一端は、Ｐチャネルトランジスタ１２−１〜１２−ｎのドレイン電極に接続され、他端は、ダイオード１４のアノードに接続されている。ダイオード１４のカソードは、試験装置２０内の試験用電源２２へのラインに接続されている。
【００２２】
次に、以上のように構成されるオープンドレイン端子出力チェック機構の動作について説明する。Ｐチャネルのオープンドレイン端子出力チェックでは、電源入力端子４にプローブの電源端子５を押し当てて動作電源を供給し、Ｐチャネルトランジスタ３−１〜３−ｎの各ゲート電極に個別にオン動作とオフ動作とを行わせる動作電圧を印加し、オープンドレイン端子２−１〜２−ｎのうち、オフ動作をしているトランジスタに対応するオープンドレイン端子の出力レベルがＬレベルであることを確認するＬ出力判定と、オン動作をしているトランジスタに対応するオープンドレイン端子の出力レベルがＨレベルであることを確認するＨ出力判定とが行われる。
【００２３】
このとき、オープンドレイン端子２−１〜２−ｎのうち、オン動作をしているトランジスタに対応するオープンドレイン端子の出力レベルは、Ｈレベルであるので、Ｐチャネルトランジスタ１２−１〜１２−ｎのうち、該当するトランジスタはオフ動作状態である。
【００２４】
その結果、外付け回路１１−１〜１１−ｎのうち、半導体集積回路１においてオン動作をしているトランジスタに対応する外付け回路が無効となる。すなわち、オン動作をしているトランジスタに対応する外付け回路は、オープンドレイン端子２−１〜２−ｎと出力判定端子２１−１〜２１−ｎとの各接続ラインと試験装置２０内の試験用電源２２との間に電流路を形成しない。
【００２５】
一方、オープンドレイン端子２−１〜２−ｎのうち、オフ動作をしているトランジスタに対応するオープンドレイン端子の出力レベルは、Ｌレベルであるので、Ｐチャネルトランジスタ１２−１〜１２−ｎのうち、該当するトランジスタはオン動作状態となる。
【００２６】
その結果、外付け回路１１−１〜１１−ｎのうち、半導体集積回路１においてオフ動作をしているトランジスタに対応する外付け回路が有効となる。すなわち、オフ動作をしているトランジスタに対応する外付け回路がオープンドレイン端子２−１〜２−ｎと出力判定端子２１−１〜２１−ｎとの各接続ラインと試験装置２０内の試験用電源２２との間を接続し、オフ動作をしているトランジスタの蓄積電荷の引き抜きを行う電流路が形成される。
【００２７】
このように、実施の形態１によれば、Ｐチャネルのオープンドレイン端子の出力チェックにおいて、測定基板に搭載される外付け回路を、Ｌ出力判定では有効とし、Ｈ出力判定では無効に設定するＰチャネルトランジスタを設けたので、Ｈ出力判定では、プローブの電源端子から流れる電流量を考慮しないで行うことができる。
【００２８】
また、Ｈ出力判定では、外付け回路に流れ込む電流がなくなるので、プローブの電源端子の針先酸化の進行を遅くすることができる。その結果、掃除の頻度を少なくして連続テストの回数を増加することができ、スループットの向上が図れる。
【００２９】
さらに、Ｌ出力判定では、外付け回路の抵抗値を、蓄積電荷をテスト時間内に閾値以下に引き下げるのに必要な値に設定することができるので、テストの高速化が図れる。
【００３０】
実施の形態２．
図２は、この発明の実施の形態２である出力端子の出力チェックを行う試験回路の構成を示すブロック図である。なお、図２では、実施の形態１（図１）に示した構成と同一ないしは同等である構成には、同一の符号が付されている。ここでは、実施の形態２に関わる部分を中心に説明する。
【００３１】
図２に示すように、実施の形態２では、実施の形態１（図１）に示した構成において、測定基板１０に代えて測定基板１５が設けられ、試験装置２０に代えて試験装置２５が設けられている。
【００３２】
測定基板１５は、測定基板１０に搭載されていた外付け回路１１−１〜１１−ｎとＰチャネルトランジスタ１２−１〜１２−ｎとが削除されている。
【００３３】
試験装置２５では、出力判定端子２１−１〜２１−ｎの各入力段に、測定基板１０に搭載されていた外付け回路１１−１〜１１−ｎとＰチャネルトランジスタ１２−１〜１２−ｎの組と同様構成の有効／無効切替付き外付け回路２６−１〜２６−ｎが設けられている。
【００３４】
すなわち、有効／無効切替付き外付け回路２６−１〜２６−ｎは、オープンドレイン端子２−１〜２−ｎと出力判定端子２１−１〜２１−ｎとの各接続ラインと試験装置２５内の試験用電源２２との間に設けられている。有効／無効切替付き外付け回路２６−１〜２６−ｎは、それぞれ、外付け回路を構成する抵抗素子２７およびダイオード２８と、その外付け回路を有効／無効に設定するＰチャネルトランジスタ２９とで構成されている。
【００３５】
この構成によれば、オープンドレイン端子２−１〜２−ｎのうち、オフ動作をしているトランジスタに対応するオープンドレイン端子の出力レベルは、Ｌレベルであるので、有効／無効切替付き外付け回路２６−１〜２６−ｎでは、対応する有効／無効切替付き外付け回路において、Ｐチャネルトランジスタ２９がオン動作を行い、抵抗素子２７とダイオード２８との直列回路からなる外付け回路が有効となる。つまり、当該外付け回路は、オープンドレイン端子２−１〜２−ｎと出力判定端子２１−１〜２１−ｎとの各接続ラインと試験装置２５内の試験用電源２２との間に電流路を形成し、半導体集積回路１においてオフ動作をしているトランジスタの蓄積電荷の引き抜きが行われる。
【００３６】
また、オープンドレイン端子２−１〜２−ｎのうち、オン動作をしているトランジスタに対応するオープンドレイン端子の出力レベルは、Ｈレベルであるので、有効／無効切替付き外付け回路２６−１〜２６−ｎでは、対応する有効／無効切替付き外付け回路において、Ｐチャネルトランジスタ２９がオフ動作を行い、抵抗素子２７とダイオード２８との直列回路からなる外付け回路が無効となり、当該外付け回路は、オープンドレイン端子２−１〜２−ｎと出力判定端子２１−１〜２１−ｎとの各接続ラインと試験装置２５内の試験用電源２２との間に電流路を形成しない。
【００３７】
したがって、実施の形態２によれば、実施の形態１と同様の効果が得られる。
加えて、試験装置２５に設けた有効／無効切替付き外付け回路２６−１〜２６−ｎの抵抗値等は、ユーザが既知となるので、半導体集積回路１のＰチャネルトランジスタ３−１〜３−ｎのテストパターンをユーザプログラムによって設定できるようになり、汎用性を持たせることが可能となる。
【００３８】
実施の形態３．
図３は、この発明の実施の形態３である半導体集積回路装置を用いて出力端子の出力チェックを行う試験回路の構成を示すブロック図である。なお、図３では、実施の形態１（図１）に示した構成と同一ないしは同等である構成には、同一の符号が付されている。ここでは、実施の形態３に関わる部分を中心に説明する。
【００３９】
図３に示すように、実施の形態３では、実施の形態１（図１）に示した構成において、半導体集積回路１に代えて半導体集積回路３０が設けられ、測定基板１０に代えて測定基板１５が設けられている。
【００４０】
測定基板１５は、測定基板１０に搭載されていた外付け回路１１−１〜１１−ｎとＰチャネルトランジスタ１２−１〜１２−ｎとが削除されている。
【００４１】
半導体集積回路３０には、試験装置２０内の試験用電源２２が接続される試験用電源端子３１が設けられる。そして、Ｐチャネルトランジスタ３−１〜３−ｎのドレイン電極からオープンドレイン端子２−１〜２−ｎに至るラインと試験用電源端子３１との間に、測定基板１０に搭載されていた外付け回路１１−１〜１１−ｎとＰチャネルトランジスタ１２−１〜１２−ｎの組と同様構成の有効／無効切替付き外付け回路３２−１〜３２−ｎが設けられている。
【００４２】
すなわち、有効／無効切替付き外付け回路３２−１〜３２−ｎは、それぞれ、外付け回路を構成する抵抗素子３３およびダイオード３４と、その外付け回路を有効／無効に設定するＰチャネルトランジスタ３５とで構成されている。
【００４３】
Ｐチャネルトランジスタ３５のゲート電極とソース電極とは、共通にＰチャネルトランジスタ３−１〜３−ｎのドレイン電極からオープンドレイン端子２−１〜２−ｎに至る対応するラインに接続され、ドレイン電極は、抵抗素子３３の一端に接続されている。抵抗素子３３の他端は、ダイオード３４のアノードに接続され、ダイオード３４のカソードは、試験用電源端子３１に接続されている。
【００４４】
この構成によれば、オープンドレイン端子２−１〜２−ｎのうち、オフ動作をするトランジスタに対応するオープンドレイン端子の出力レベルがＬレベルになると、有効／無効切替付き外付け回路３２−１〜３２−ｎでは、対応する有効／無効切替付き外付け回路において、Ｐチャネルトランジスタ３５がオン動作を行い、抵抗素子３３とダイオード３４との直列回路からなる外付け回路が有効となる。つまり、当該外付け回路は、オープンドレイン端子２−１〜２−ｎと試験用電源端子３１との間に電流路を形成し、半導体集積回路３０においてオフ動作をしているトランジスタの蓄積電荷の引き抜きが行われる。
【００４５】
また、オープンドレイン端子２−１〜２−ｎのうち、オン動作をするトランジスタに対応するオープンドレイン端子の出力レベルがＨレベルになると、有効／無効切替付き外付け回路３２−１〜３２−ｎでは、対応する有効／無効切替付き外付け回路において、Ｐチャネルトランジスタ３５がオフ動作を行い、抵抗素子３３とダイオード３４との直列回路からなる外付け回路が無効となる。つまり、当該外付け回路は、オープンドレイン端子２−１〜２−ｎと試験用電源端子３１との間に電流路を形成しない。
【００４６】
したがって、実施の形態３によれば、実施の形態１と同様の効果が得られる。また、ウエハテストにおいて、オン動作状態とオフ動作状態の確認を行う場合に、プローブの電源端子から流れる電流量を考慮しないで行うことができ、また、プローブの電源端子の針先を掃除する頻度を少なくして連続テストの回数を増加しスループットの向上が図れ、さらに、オフ動作状態の確認では、外付け回路の抵抗値を、蓄積電荷をテスト時間内に閾値以下に引き下げるのに必要な値に設定してテストの高速化が図れる半導体集積回路が得られる。
【００４７】
実施の形態４．
図４は、この発明の実施の形態４である半導体集積回路装置を用いて出力端子の出力チェックを行う試験回路の構成を示すブロック図である。なお、図４では、実施の形態３（図３）に示した構成と同一ないしは同等である構成には、同一の符号が付されている。ここでは、実施の形態４に関わる部分を中心に説明する。
【００４８】
図４に示すように、実施の形態４では、実施の形態３（図３）に示した構成において、半導体集積回路３０に代えて半導体集積回路４０が設けられている。半導体集積回路４０には、半導体集積回路３０に示した有効／無効切替付き外付け回路３２−１〜３２−ｎに代えて有効／無効切替付き外付け回路４１−１〜４１−ｎが設けられている。
【００４９】
すなわち、有効／無効切替付き外付け回路４１−１〜４１−ｎは、それぞれ、外付け回路を構成する抵抗素子３３およびダイオード３４と、その外付け回路を有効／無効に設定するＮチャネルトランジスタ４２とで構成されている。
【００５０】
Ｎチャネルトランジスタ４２のゲート電極は、Ｐチャネルトランジスタ３−１〜３−ｎのうち、対応するＰチャネルトランジスタのゲート電極に接続されている。ソース電極は、Ｐチャネルトランジスタ３−１〜３−ｎのドレイン電極からオープンドレイン端子２−１〜２−ｎに至る対応するラインに接続され、ドレイン電極は、抵抗素子３３の一端に接続されている。抵抗素子３３の他端は、ダイオード３４のアノードに接続され、ダイオード３４のカソードは、試験用電源端子３１に接続されている。
【００５１】
この構成によれば、Ｐチャネルトランジスタ３−１〜３−ｎにおいて、あるＰチャネルトランジスタがゲート電極にＬレベルの電圧が印加されオン動作を行うと、有効／無効切替付き外付け回路４１−１〜４１−ｎでは、対応する有効／無効切替付き外付け回路におけるＮチャネルトランジスタ４２はオフ動作を行い、抵抗素子３３とダイオード３４との直列回路からなる外付け回路が無効となる。
つまり、当該外付け回路は、オープンドレイン端子２−１〜２−ｎと試験用電源端子３１との間に電流路を形成しない。
【００５２】
また、Ｐチャネルトランジスタ３−１〜３−ｎにおいて、あるＰチャネルトランジスタがゲート電極にＨレベルの電圧が印加されオフ動作を行うと、有効／無効切替付き外付け回路４１−１〜４１−ｎでは、対応する有効／無効切替付き外付け回路におけるＮチャネルトランジスタ４２はオン動作を行い、抵抗素子３３とダイオード３４との直列回路からなる外付け回路が有効となる。つまり、当該外付け回路は、オープンドレイン端子２−１〜２−ｎと試験用電源端子３１との間に電流路を形成し、半導体集積回路４０においてオフ動作をしているトランジスタの蓄積電荷の引き抜きが行われる。
【００５３】
したがって、実施の形態４によれば、実施の形態３と同様の効果が得られる。
なお、各実施の形態では、Ｐチャネルのオープンドレイン端子を有する半導体集積回路について説明したが、この発明は、Ｎチャネルのオープンドレイン端子を有する半導体集積回路についても同様に適用できることは言うまでもない。
【００５４】
【発明の効果】
以上説明したように、この発明によれば、半導体集積回路装置が備える複数のＰチャネルトランジスタのドレイン電極の信号を出力するオープンドレイン式出力端子と試験装置とを接続する各接続ラインと前記試験装置内の試験用電源との間を抵抗素子を含む回路を介して接続し、前記各出力端子の出力状態から対応する前記Ｐチャネルトランジスタのオン動作状態とオフ動作状態とを確認する場合において、前記各接続ラインと前記各回路との間に有効／無効切替回路を設けてＰチャネルトランジスタの動作状態を確認する。この有効／無効切替回路は、出力端子の出力レベルが対応するＰチャネルトランジスタのオフ動作状態を示すとき、当該回路を対応する接続ラインに接続する。その結果、オフ動作をしているＰチャネルトランジスタの蓄積電荷が当該回路を介して試験用電源に引き抜かれる。一方、有効／無効切替回路は、出力端子の出力レベルが対応するＰチャネルトランジスタのオン動作状態を示すとき、当該回路と対応する接続ラインとの接続を断つ。その結果、オン動作をしているＰチャネルトランジスタを流れる電流が当該回路を介して試験用電源に流れ込むのが阻止される。したがって、オン動作状態の確認では、プローブの電源端子から流れる電流量を考慮しないで行うことができる。また、オン動作状態の確認では、抵抗素子を含む回路に流れ込む電流がなくなるので、プローブの電源端子の針先酸化の進行を遅くすることができる。その結果、掃除の頻度を少なくして連続テストの回数を増加することができ、スループットの向上が図れる。さらに、オフ動作状態の確認では、抵抗素子を含む回路の抵抗値を、蓄積電荷をテスト時間内に閾値以下に引き下げるのに必要な値に設定することができるので、テストの高速化が図れる。
【００５５】
つぎの発明によれば、複数のオープンドレイン式出力端子を備える半導体集積回路装置には、試験装置の試験用電源を接続する電源端子が設けられている。この電源端子には、抵抗素子を含む回路の一端が接続されている。前記複数の出力端子に対応する複数のトランジスタのドレイン電極と前記各回路の他端との間に設けられる有効／無効切替回路は、出力端子への出力レベルが対応するトランジスタのオフ動作状態を示すとき当該回路を対応する接続ラインに接続する。その結果、オフ動作をしているトランジスタの蓄積電荷が当該回路を介して試験用電源に引き抜かれる。一方、有効／無効切替回路は、出力端子への出力レベルが対応するトランジスタのオン動作状態を示すとき当該回路と対応する接続ラインとの接続を断つ。その結果、オン動作をしているトランジスタを流れる電流が当該回路を介して試験用電源に流れ込むのが阻止される。したがって、ウエハテストにおいて、オン動作状態とオフ動作状態の確認を行う場合に、プローブの電源端子から流れる電流量を考慮しないで行うことができ、また、プローブの電源端子の針先を掃除する頻度を少なくして連続テストの回数を増加しスループットの向上が図れ、さらに、オフ動作状態の確認では、抵抗素子を含む回路の抵抗値を、蓄積電荷をテスト時間内に閾値以下に引き下げるのに必要な値に設定してテストの高速化が図れる半導体集積回路装置が得られる。
【００５６】
つぎの発明によれば、複数のオープンドレイン式出力端子を備える半導体集積回路装置には、試験装置の試験用電源を接続する電源端子が設けられている。この電源端子には、抵抗素子を含む回路の一端が接続されている。前記複数の出力端子に対応する複数のトランジスタのドレイン電極と前記各回路の他端との間に設けられる有効／無効切替回路は、前記トランジスタの駆動信号が当該トランジスタをオフ動作状態に駆動するものであるとき当該回路を対応する出力端子に接続する。その結果、オフ動作をしているトランジスタの蓄積電荷が当該回路を介して試験用電源に引き抜かれる。一方、有効／無効切替回路は、前記トランジスタの駆動信号が当該トランジスタをオン動作状態に駆動するものであるとき当該回路と対応する出力端子との接続を断つ。その結果、オン動作をしているトランジスタを流れる電流が当該回路を介して試験用電源に流れ込むのが阻止される。したがって、ウエハテストにおいて、オン動作状態とオフ動作状態の確認を行う場合に、プローブの電源端子から流れる電流量を考慮しないで行うことができ、また、プローブの電源端子の針先を掃除する頻度を少なくして連続テストの回数を増加しスループットの向上が図れ、さらに、オフ動作状態の確認では、抵抗素子を含む回路の抵抗値を、蓄積電荷をテスト時間内に閾値以下に引き下げるのに必要な値に設定してテストの高速化が図れる半導体集積回路装置が得られる。
【図面の簡単な説明】
【図１】この発明の実施の形態１である出力端子の出力チェックを行う試験回路の構成を示すブロック図である。
【図２】この発明の実施の形態２である出力端子の出力チェックを行う試験回路の構成を示すブロック図である。
【図３】この発明の実施の形態３である半導体集積回路装置を用いて出力端子の出力チェックを行う試験回路の構成を示すブロック図である。
【図４】この発明の実施の形態４である半導体集積回路装置を用いて出力端子の出力チェックを行う試験回路の構成を示すブロック図である。
【図５】従来のオープンドレイン端子の出力チェックを行う試験回路の構成例を示すブロック図である。
【符号の説明】
１，３０，４０　半導体集積回路、２−１〜２−ｎ　オープンドレイン端子（オープンドレイン式出力端子）、３−１〜３−ｎ　Ｐチャネルトランジスタ、４電源入力端子、５　プローブの電源端子、１０，１５　測定基板、１１−１〜１１−ｎ　外付け回路（抵抗素子を含む回路）、１２−１〜１２−ｎ，２９，３５　Ｐチャネルトランジスタ、１３，２７，３３　抵抗素子、１４，２８，３４ダイオード、２０，２５　試験装置、２１−１〜２１−ｎ　出力判定端子、２２　試験用電源、２６−１〜２６−ｎ，３２−１〜３２−ｎ，４１−１〜４１−ｎ　有効／無効切替付き外付け回路、４２　Ｎチャネルトランジスタ。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to an output check method of an output terminal and a semiconductor integrated circuit device.
[0002]
[Prior art]
In a semiconductor integrated circuit device having an open drain type output terminal (hereinafter simply referred to as “open drain terminal”) (hereinafter simply referred to as “semiconductor integrated circuit”), the output level of the open drain terminal is determined as a wafer test item. . Hereinafter, the outline will be described with reference to FIG.
[0003]
FIG. 5 is a block diagram showing a configuration example of a conventional test circuit for checking output of an open drain terminal. In FIG. 5, the semiconductor integrated circuit 50 includes a plurality of open drain terminals 51-1 to 51-n. Open drain terminals 51-1 to 51-n are directly connected to drain electrodes of the corresponding transistors of P-channel transistors 52-1 to 52-n. The source electrodes of the P-channel transistors 52-1 to 52-n are commonly connected to a power input terminal 53. That is, the open drain terminals 51-1 to 51-n are P-channel open drain terminals.
[0004]
The open drain terminals 51-1 to 51-n are connected to output determination terminals 71-1 to 71-n of the test apparatus 70 via the measurement board 60. An external circuit is connected between the connection lines of the open drain terminals 51-1 to 51-n and the output determination terminals 71-1 to 71-n and the test power supply 72 in the test apparatus 70. 61-1 to 61-n are provided. Each of the external circuits 61-1 to 61-n is configured by a series circuit of a resistance element 62 and a diode 63 for determining a forward direction. That is, one end of the resistance element 62 is connected to each connection line between the open drain terminals 51-1 to 51-n and the output determination terminals 71-1 to 71-n, and the other end is connected to the anode of the diode 63. ing. The cathode of the diode 63 is connected to a line to a test power supply 72 in the test apparatus 70.
[0005]
In the above configuration, in the P-channel open drain terminal output check, the power supply terminal 80 of the probe is pressed against the power supply input terminal 53 to supply operating power, and to the gate electrodes of the P-channel transistors 52-1 to 52-n. An operating voltage for individually performing an on operation and an off operation is applied, and among the open drain terminals 51-1 to 51-n, the output level of the open drain terminal corresponding to the transistor performing the off operation is low ( Hereafter, it is determined that the output level of the open drain terminal corresponding to the transistor which is turned on is at a high level (hereinafter, referred to as “H level”). H output determination is performed.
[0006]
At this time, the external circuits 61-1 to 61-n composed of a series circuit of the resistance element 62 and the diode 63 on the measurement substrate 60 discharge the accumulated charge of the transistor that is turned off to the test power supply 72 side. , For pulling the output level of the corresponding open drain terminal to the L level.
[0007]
[Problems to be solved by the invention]
However, in the above-described conventional method of checking the output of the open drain terminal, the current flowing through the transistor that is turned on flows into the test power supply 72 via the external circuits 61-1 to 61-n on the measurement substrate 60. Since there is a path, the amount of current flowing from the power supply terminal 80 of the probe in the H output determination increases in proportion to the number of transistors performing the ON operation, and becomes considerably large. Therefore, a problem of oxidation of the tip of the power supply terminal 80 of the probe occurs.
[0008]
As a countermeasure, it is conceivable to increase the resistance value of the external circuits 61-1 to 61-n on the measurement board 60 to suppress the amount of current flowing. It is difficult to bring the value to below the threshold value, and high-speed testing cannot be performed.
[0009]
Therefore, conventionally, in the H output determination, it is necessary to set the application pattern of the operating voltage to each gate electrode of the P-channel transistors 52-1 to 52-n in consideration of the amount of current flowing from the power supply terminal 80 of the probe. Yes, it is complicated. Further, since it is necessary to clean the tip of the power supply terminal 80 of the probe, a continuous test cannot be performed, and the throughput cannot be improved. Although the above is the test for the P-channel open drain terminal, the test for the N-channel open drain terminal has the same problem.
[0010]
The present invention has been made in view of the above, and it is not necessary to consider the amount of current flowing from the power supply terminal of the probe, and the output terminal can improve the throughput by reducing the frequency of cleaning the probe tip of the power supply terminal of the probe. And a method of checking the output of the semiconductor integrated circuit device.
[0011]
[Means for Solving the Problems]
In order to achieve the above object, a method for checking output of an output terminal according to the present invention includes an open drain type output terminal for outputting signals of drain electrodes of a plurality of P-channel transistors provided in a semiconductor integrated circuit device, and a test device. Each connection line to be connected and a test power supply in the test apparatus are connected via a circuit including a resistance element, and the ON state and the OFF state of the corresponding P-channel transistor are determined based on the output state of each output terminal. When checking the state, when the output level of the output terminal indicates the OFF operation state of the corresponding P-channel transistor between each connection line and each circuit, the circuit is connected to the corresponding connection line. To indicate the on-operation state of the corresponding P-channel transistor, the connection between the circuit and the corresponding connection line is established. One effective / provided invalid changeover circuit, characterized in that to check the operating status of the P-channel transistor.
[0012]
According to the present invention, each connection line connecting the open drain output terminal for outputting the signal of the drain electrode of the plurality of P-channel transistors included in the semiconductor integrated circuit device to the test device, the test power supply in the test device, Are connected via a circuit including a resistance element, and when the on-state and the off-state of the corresponding P-channel transistor are checked from the output state of each output terminal, each of the connection lines and each of the A valid / invalid switching circuit is provided between the circuit and the circuit to check the operation state of the P-channel transistor. This valid / invalid switching circuit connects the circuit to the corresponding connection line when the output level of the output terminal indicates the OFF operation state of the corresponding P-channel transistor. As a result, the charge stored in the P-channel transistor that is performing the OFF operation is extracted to the test power supply via the circuit. On the other hand, when the output level of the output terminal indicates the ON operation state of the corresponding P-channel transistor, the valid / invalid switching circuit disconnects the circuit from the corresponding connection line. As a result, the current flowing through the P-channel transistor that is performing the ON operation is prevented from flowing into the test power supply via the circuit.
[0013]
A semiconductor integrated circuit device according to the next invention is a circuit including a power supply terminal for connecting a test power supply of a test device and a resistance element in the semiconductor integrated circuit device having a plurality of open drain type output terminals. A circuit connected to the power supply terminal and provided in one-to-one correspondence with the plurality of output terminals; and a circuit provided between a drain electrode of a plurality of transistors corresponding to the plurality of output terminals and the other end of each of the circuits. When the output level to the output terminal indicates the OFF operation state of the corresponding transistor, the circuit is connected to the corresponding output terminal, and when the output level to the output terminal indicates the ON operation state of the corresponding transistor, the circuit is connected to the corresponding output terminal. And a valid / invalid switching circuit for disconnecting the signal.
[0014]
According to the present invention, a power supply terminal for connecting a test power supply of a test apparatus is provided in a semiconductor integrated circuit device having a plurality of open drain type output terminals. One end of a circuit including a resistance element is connected to this power supply terminal. A valid / invalid switching circuit provided between the drain electrodes of the plurality of transistors corresponding to the plurality of output terminals and the other end of each of the circuits indicates an OFF operation state of the transistor whose output level to the output terminal corresponds to the valid / invalid switching circuit. At that time, the circuit is connected to the corresponding connection line. As a result, the charge stored in the transistor that is turned off is extracted to the test power supply through the circuit. On the other hand, the valid / invalid switching circuit cuts off the connection between the circuit and the corresponding connection line when the output level to the output terminal indicates the ON operation state of the corresponding transistor. As a result, the current flowing through the transistor that is turned on is prevented from flowing into the test power supply via the circuit.
[0015]
A semiconductor integrated circuit according to the next invention is a semiconductor integrated circuit device having a plurality of open-drain output terminals, a circuit including a power supply terminal for connecting a test power supply of a test device and a resistance element, one end of which is the aforementioned. A circuit connected to a power supply terminal and provided in one-to-one correspondence with the plurality of output terminals; and a circuit provided between a drain electrode of a plurality of transistors corresponding to the plurality of output terminals and the other end of each of the circuits; When the drive signal of the transistor drives the transistor to an off operation state, the circuit is connected to a corresponding output terminal, and when the drive signal drives the transistor to an on operation state, an output corresponding to the circuit is output. A valid / invalid switching circuit for disconnecting the terminal.
[0016]
According to the present invention, a power supply terminal for connecting a test power supply of a test apparatus is provided in a semiconductor integrated circuit device having a plurality of open drain type output terminals. One end of a circuit including a resistance element is connected to this power supply terminal. An enable / disable switching circuit provided between a drain electrode of a plurality of transistors corresponding to the plurality of output terminals and the other end of each of the circuits, wherein a drive signal of the transistor drives the transistor to an off operation state When, the circuit is connected to the corresponding output terminal. As a result, the charge stored in the transistor that is turned off is extracted to the test power supply through the circuit. On the other hand, the valid / invalid switching circuit cuts off the connection between the circuit and the corresponding output terminal when the driving signal of the transistor drives the transistor to the ON operation state. As a result, the current flowing through the transistor that is turned on is prevented from flowing into the test power supply via the circuit.
[0017]
BEST MODE FOR CARRYING OUT THE INVENTION
Preferred embodiments of an output terminal output check method and a semiconductor integrated circuit device according to the present invention will be described in detail below with reference to the accompanying drawings.
[0018]
Embodiment 1 FIG.
FIG. 1 is a block diagram showing a configuration of a test circuit for checking output of an output terminal according to Embodiment 1 of the present invention. 1, the semiconductor integrated circuit 1 includes a plurality of open drain terminals 2-1 to 2-n. Open drain terminals 2-1 to 2-n are directly connected to drain electrodes of the corresponding transistors of P-channel transistors 3-1 to 3-n. The source electrodes of the P-channel transistors 3-1 to 3-n are commonly connected to the power input terminal 4. That is, the open drain terminals 2-1 to 2-n are P-channel open drain terminals.
[0019]
The open drain terminals 2-1 to 2-n are connected to the output determination terminals 21-1 to 21-n of the test apparatus 20 via the measurement board 10. An external circuit is provided between the connection line between the open drain terminals 2-1 to 2-n and the output determination terminals 21-1 to 21-n and the test power supply 22 in the test apparatus 20 on the measurement substrate 10. 11-1 to 11-n and P-channel transistors 12-1 to 12-n for setting the external circuits 11-1 to 11-n to valid / invalid are provided.
[0020]
The gate electrodes and the source electrodes of the P-channel transistors 12-1 to 12-n are commonly connected to a connection line between the open drain terminals 2-1 to 2-n and the output determination terminals 21-1 to 21-n, Drain electrodes are connected to the external circuits 11-1 to 11-n.
[0021]
Each of the external circuits 11-1 to 11-n is configured by a series circuit of a resistance element 13 and a diode 14 that determines a forward direction. That is, one end of the resistance element 13 is connected to the drain electrodes of the P-channel transistors 12-1 to 12-n, and the other end is connected to the anode of the diode 14. The cathode of the diode 14 is connected to a line to a test power supply 22 in the test apparatus 20.
[0022]
Next, the operation of the open drain terminal output check mechanism configured as described above will be described. In the output check of the P-channel open drain terminal, the operating power is supplied by pressing the power terminal 5 of the probe against the power input terminal 4 to turn on the gate electrodes of the P-channel transistors 3-1 to 3-n individually. An operation voltage for performing the off operation is applied, and it is confirmed that among the open drain terminals 2-1 to 2-n, the output level of the open drain terminal corresponding to the transistor performing the off operation is at the L level. An L output determination and an H output determination for confirming that the output level of the open drain terminal corresponding to the transistor performing the ON operation is at the H level are performed.
[0023]
At this time, among the open drain terminals 2-1 to 2-n, since the output level of the open drain terminal corresponding to the transistor that is performing the ON operation is at the H level, the P-channel transistors 12-1 to 12-n Among them, the corresponding transistor is in an off operation state.
[0024]
As a result, of the external circuits 11-1 to 11-n, the external circuit corresponding to the transistor that is turned on in the semiconductor integrated circuit 1 becomes invalid. That is, an external circuit corresponding to the transistor that is turned on is connected to each connection line between the open drain terminals 2-1 to 2-n and the output determination terminals 21-1 to 21-n and to a test in the test apparatus 20. A current path is not formed with the power supply 22 for use.
[0025]
On the other hand, among the open drain terminals 2-1 to 2-n, since the output level of the open drain terminal corresponding to the transistor that is performing the off operation is at the L level, the output level of the P-channel transistors 12-1 to 12-n is low. The corresponding transistor is turned on.
[0026]
As a result, of the external circuits 11-1 to 11-n, the external circuit corresponding to the transistor that is turned off in the semiconductor integrated circuit 1 is effective. That is, an external circuit corresponding to the transistor that is turned off is connected to each connection line between the open drain terminals 2-1 to 2-n and the output determination terminals 21-1 to 21-n and to a test line in the test apparatus 20. A current path for connecting the power supply 22 and extracting the stored charge of the transistor performing the OFF operation is formed.
[0027]
As described above, according to the first embodiment, in the output check of the P-channel open drain terminal, the external circuit mounted on the measurement board is set to be valid in the L output judgment and invalid in the H output judgment. Since the channel transistor is provided, the H output determination can be performed without considering the amount of current flowing from the power supply terminal of the probe.
[0028]
In addition, in the H output determination, there is no current flowing into the external circuit, so that the progress of oxidation of the probe tip at the power supply terminal of the probe can be slowed down. As a result, the frequency of cleaning can be reduced and the number of continuous tests can be increased, and the throughput can be improved.
[0029]
Furthermore, in the L output determination, the resistance of the external circuit can be set to a value required to reduce the accumulated charge to a value equal to or less than the threshold value within the test time, so that the test can be sped up.
[0030]
Embodiment 2 FIG.
FIG. 2 is a block diagram showing a configuration of a test circuit for checking output of an output terminal according to a second embodiment of the present invention. In FIG. 2, the same reference numerals are given to the same or similar components as those described in the first embodiment (FIG. 1). Here, a description will be given focusing on a portion relating to the second embodiment.
[0031]
As shown in FIG. 2, in the second embodiment, in the configuration shown in the first embodiment (FIG. 1), a measurement substrate 15 is provided in place of measurement substrate 10, and a test device 25 is provided in place of test device 20. Is provided.
[0032]
In the measurement board 15, the external circuits 11-1 to 11-n and the P-channel transistors 12-1 to 12-n mounted on the measurement board 10 are deleted.
[0033]
In the test apparatus 25, the external circuits 11-1 to 11-n mounted on the measurement board 10 and the P-channel transistors 12-1 to 12-n are provided at each input stage of the output determination terminals 21-1 to 21-n. Is provided with an external circuit 26-1 to 26-n with a valid / invalid switch having the same configuration as that of the group of.
[0034]
That is, the external circuits with valid / invalid switching 26-1 to 26-n are connected to the respective connection lines between the open drain terminals 2-1 to 2-n and the output determination terminals 21-1 to 21-n and in the test apparatus 25. And the test power supply 22. Each of the external circuits 26-1 to 26-n with the valid / invalid switching includes a resistance element 27 and a diode 28 constituting the external circuit and a P-channel transistor 29 for setting the external circuit to valid / invalid. It is configured.
[0035]
According to this configuration, among the open drain terminals 2-1 to 2-n, since the output level of the open drain terminal corresponding to the transistor that is performing the off operation is at the L level, the external with the valid / invalid switching is provided. In circuits 26-1 to 26-n, in the corresponding external circuit with valid / invalid switching, P-channel transistor 29 performs an ON operation, and an external circuit including a series circuit of resistance element 27 and diode 28 is effective. Become. That is, the external circuit has a current path between each connection line between the open drain terminals 2-1 to 2-n and the output determination terminals 21-1 to 21-n and the test power supply 22 in the test apparatus 25. Is formed, and the charge stored in the transistor that is turned off in the semiconductor integrated circuit 1 is extracted.
[0036]
Further, among the open drain terminals 2-1 to 2-n, the output level of the open drain terminal corresponding to the transistor that is turned on is H level, so that the external circuit 26-1 with valid / invalid switching is provided. 26-n, the P-channel transistor 29 is turned off in the corresponding external circuit with valid / invalid switching, and the external circuit composed of the series circuit of the resistor 27 and the diode 28 is invalidated. The circuit does not form a current path between each connection line between the open drain terminals 2-1 to 2-n and the output determination terminals 21-1 to 21-n and the test power supply 22 in the test apparatus 25.
[0037]
Therefore, according to the second embodiment, the same effects as in the first embodiment can be obtained.
In addition, since the resistances of the external circuits 26-1 to 26-n with valid / invalid switching provided in the test apparatus 25 are known by the user, the P-channel transistors 3-1 to 3-3 of the semiconductor integrated circuit 1 are known. The −n test pattern can be set by a user program, and versatility can be provided.
[0038]
Embodiment 3 FIG.
FIG. 3 is a block diagram showing a configuration of a test circuit that performs an output check of an output terminal using the semiconductor integrated circuit device according to the third embodiment of the present invention. In FIG. 3, the same reference numerals are given to the same or equivalent components as those described in the first embodiment (FIG. 1). Here, a description will be given focusing on a portion relating to the third embodiment.
[0039]
As shown in FIG. 3, in the third embodiment, in the configuration shown in the first embodiment (FIG. 1), a semiconductor integrated circuit 30 is provided instead of semiconductor integrated circuit 1, and a measurement substrate is provided instead of measurement substrate 10. 15 are provided.
[0040]
In the measurement board 15, the external circuits 11-1 to 11-n and the P-channel transistors 12-1 to 12-n mounted on the measurement board 10 are deleted.
[0041]
The semiconductor integrated circuit 30 is provided with a test power supply terminal 31 to which the test power supply 22 in the test apparatus 20 is connected. An external device mounted on the measurement substrate 10 is provided between a line extending from the drain electrodes of the P-channel transistors 3-1 to 3-n to the open drain terminals 2-1 to 2-n and the test power supply terminal 31. External circuits 32-1 to 32-n with an enable / disable switch having the same configuration as the set of the circuits 11-1 to 11-n and the P-channel transistors 12-1 to 12-n are provided.
[0042]
That is, the external circuits with valid / invalid switching 32-1 to 32-n are respectively composed of the resistor element 33 and the diode 34 constituting the external circuit and the P-channel transistor 35 for setting the external circuit to valid / invalid. It is composed of
[0043]
The gate electrode and the source electrode of the P-channel transistor 35 are commonly connected to corresponding lines from the drain electrodes of the P-channel transistors 3-1 to 3-n to the open drain terminals 2-1 to 2-n. Is connected to one end of the resistance element 33. The other end of the resistance element 33 is connected to the anode of the diode 34, and the cathode of the diode 34 is connected to the test power supply terminal 31.
[0044]
According to this configuration, when the output level of the open drain terminal corresponding to the transistor that performs the off operation among the open drain terminals 2-1 to 2-n becomes L level, the external circuit with valid / invalid switching 32-1. In 32-32n, in the corresponding external circuit with valid / invalid switching, the P-channel transistor 35 performs the ON operation, and the external circuit composed of the series circuit of the resistance element 33 and the diode 34 becomes effective. That is, the external circuit forms a current path between the open drain terminals 2-1 to 2-n and the test power supply terminal 31, and the accumulated charge of the transistor that is turned off in the semiconductor integrated circuit 30 is formed. Withdrawal is performed.
[0045]
When the output level of the open drain terminal corresponding to the transistor that performs the ON operation among the open drain terminals 2-1 to 2-n becomes H level, the external circuits with valid / invalid switching 32-1 to 32-n Then, in the corresponding external circuit with valid / invalid switching, the P-channel transistor 35 performs the OFF operation, and the external circuit formed of the series circuit of the resistor element 33 and the diode 34 is invalidated. That is, the external circuit does not form a current path between the open drain terminals 2-1 to 2-n and the test power supply terminal 31.
[0046]
Therefore, according to the third embodiment, the same effects as in the first embodiment can be obtained. Also, in the wafer test, when checking the ON operation state and the OFF operation state, it can be performed without considering the amount of current flowing from the power supply terminal of the probe, and the frequency of cleaning the probe tip of the power supply terminal of the probe To increase the number of continuous tests to improve throughput, and to confirm the OFF operation state, the resistance of the external circuit must be reduced to the value required to reduce the accumulated charge to below the threshold within the test time. To obtain a semiconductor integrated circuit that can achieve a high-speed test.
[0047]
Embodiment 4 FIG.
FIG. 4 is a block diagram showing a configuration of a test circuit that performs an output check of an output terminal using the semiconductor integrated circuit device according to the fourth embodiment of the present invention. In FIG. 4, the same reference numerals are given to the same or similar components as those described in the third embodiment (FIG. 3). Here, a description will be given focusing on a portion relating to the fourth embodiment.
[0048]
As shown in FIG. 4, in the fourth embodiment, a semiconductor integrated circuit 40 is provided instead of semiconductor integrated circuit 30 in the configuration shown in the third embodiment (FIG. 3). The semiconductor integrated circuit 40 includes external circuits 41-1 to 41-n with valid / invalid switching instead of the external circuits with valid / invalid switching 32-1 to 32-n shown in the semiconductor integrated circuit 30. ing.
[0049]
That is, each of the external circuits with valid / invalid switching 41-1 to 41-n includes a resistance element 33 and a diode 34 constituting an external circuit and an N-channel transistor 42 for setting the external circuit to valid / invalid. It is composed of
[0050]
The gate electrode of the N-channel transistor 42 is connected to the gate electrode of the corresponding P-channel transistor among the P-channel transistors 3-1 to 3-n. The source electrode is connected to a corresponding line from the drain electrodes of the P-channel transistors 3-1 to 3-n to the open drain terminals 2-1 to 2-n, and the drain electrode is connected to one end of the resistance element 33. I have. The other end of the resistance element 33 is connected to the anode of the diode 34, and the cathode of the diode 34 is connected to the test power supply terminal 31.
[0051]
According to this configuration, in the P-channel transistors 3-1 to 3-n, when an L-level voltage is applied to the gate electrode of a certain P-channel transistor to perform an ON operation, the external circuit 41-1 with valid / invalid switching is performed. In the case of .about.41-n, the N-channel transistor 42 in the corresponding external circuit with valid / invalid switching performs an off operation, and the external circuit composed of the series circuit of the resistance element 33 and the diode 34 is invalidated.
That is, the external circuit does not form a current path between the open drain terminals 2-1 to 2-n and the test power supply terminal 31.
[0052]
In addition, in the P-channel transistors 3-1 to 3-n, when a certain P-channel transistor performs an off operation by applying a voltage of H level to the gate electrode, the external circuits with valid / invalid switching 41-1 to 41-n. Then, the N-channel transistor 42 in the corresponding external circuit with valid / invalid switching performs an ON operation, and the external circuit composed of the series circuit of the resistance element 33 and the diode 34 becomes effective. That is, the external circuit forms a current path between the open drain terminals 2-1 to 2-n and the test power supply terminal 31, and the accumulated charge of the transistor that is turned off in the semiconductor integrated circuit 40 is formed. Withdrawal is performed.
[0053]
Therefore, according to the fourth embodiment, the same effects as in the third embodiment can be obtained.
In each of the embodiments, a semiconductor integrated circuit having a P-channel open drain terminal has been described. However, it is needless to say that the present invention can be similarly applied to a semiconductor integrated circuit having an N-channel open drain terminal.
[0054]
【The invention's effect】
As described above, according to the present invention, each of the connection lines connecting the open-drain output terminals for outputting the signals of the drain electrodes of the plurality of P-channel transistors included in the semiconductor integrated circuit device to the test device, and the test device When a test power supply is connected through a circuit including a resistance element, and the on-state and off-state of the corresponding P-channel transistor are checked from the output state of each output terminal, A valid / invalid switching circuit is provided between each connection line and each of the circuits to check the operation state of the P-channel transistor. This valid / invalid switching circuit connects the circuit to the corresponding connection line when the output level of the output terminal indicates the OFF operation state of the corresponding P-channel transistor. As a result, the charge stored in the P-channel transistor that is performing the OFF operation is extracted to the test power supply via the circuit. On the other hand, when the output level of the output terminal indicates the ON operation state of the corresponding P-channel transistor, the valid / invalid switching circuit disconnects the circuit from the corresponding connection line. As a result, the current flowing through the P-channel transistor that is performing the ON operation is prevented from flowing into the test power supply via the circuit. Therefore, confirmation of the ON operation state can be performed without considering the amount of current flowing from the power supply terminal of the probe. Further, in checking the ON operation state, since there is no current flowing into the circuit including the resistance element, the progress of oxidation of the probe tip at the power supply terminal can be slowed down. As a result, the frequency of cleaning can be reduced and the number of continuous tests can be increased, and the throughput can be improved. Further, in checking the OFF operation state, the resistance value of the circuit including the resistance element can be set to a value required to reduce the accumulated charge to a value equal to or less than the threshold value within the test time, so that the test can be sped up.
[0055]
According to the next invention, a power supply terminal for connecting a test power supply of a test apparatus is provided in a semiconductor integrated circuit device having a plurality of open drain type output terminals. One end of a circuit including a resistance element is connected to this power supply terminal. A valid / invalid switching circuit provided between the drain electrodes of the plurality of transistors corresponding to the plurality of output terminals and the other end of each of the circuits indicates an OFF operation state of the transistor whose output level to the output terminal corresponds to the valid / invalid switching circuit. At that time, the circuit is connected to the corresponding connection line. As a result, the charge stored in the transistor that is turned off is extracted to the test power supply through the circuit. On the other hand, the valid / invalid switching circuit cuts off the connection between the circuit and the corresponding connection line when the output level to the output terminal indicates the ON operation state of the corresponding transistor. As a result, the current flowing through the transistor that is turned on is prevented from flowing into the test power supply via the circuit. Therefore, in the wafer test, when checking the ON operation state and the OFF operation state, it can be performed without considering the amount of current flowing from the power supply terminal of the probe, and the frequency of cleaning the tip of the power supply terminal of the probe can be confirmed. To increase the number of continuous tests to improve throughput, and to confirm the OFF operation state, it is necessary to reduce the resistance value of the circuit including the resistive element to below the threshold value within the test time for the accumulated charge. Thus, a semiconductor integrated circuit device can be obtained in which the test can be speeded up by setting the value to an appropriate value.
[0056]
According to the next invention, a power supply terminal for connecting a test power supply of a test apparatus is provided in a semiconductor integrated circuit device having a plurality of open drain type output terminals. One end of a circuit including a resistance element is connected to this power supply terminal. An enable / disable switching circuit provided between a drain electrode of a plurality of transistors corresponding to the plurality of output terminals and the other end of each of the circuits, wherein a drive signal of the transistor drives the transistor to an off operation state When, the circuit is connected to the corresponding output terminal. As a result, the charge stored in the transistor that is turned off is extracted to the test power supply through the circuit. On the other hand, the valid / invalid switching circuit cuts off the connection between the circuit and the corresponding output terminal when the driving signal of the transistor drives the transistor to the ON operation state. As a result, the current flowing through the transistor that is turned on is prevented from flowing into the test power supply via the circuit. Therefore, in the wafer test, when checking the ON operation state and the OFF operation state, it can be performed without considering the amount of current flowing from the power supply terminal of the probe, and the frequency of cleaning the tip of the power supply terminal of the probe can be confirmed. To increase the number of continuous tests to improve throughput, and to confirm the OFF operation state, it is necessary to reduce the resistance value of the circuit including the resistive element to below the threshold value within the test time for the accumulated charge. Thus, a semiconductor integrated circuit device can be obtained in which the test can be speeded up by setting the value to an appropriate value.
[Brief description of the drawings]
FIG. 1 is a block diagram illustrating a configuration of a test circuit that performs an output check of an output terminal according to a first embodiment of the present invention;
FIG. 2 is a block diagram illustrating a configuration of a test circuit that performs an output check of an output terminal according to a second embodiment of the present invention;
FIG. 3 is a block diagram showing a configuration of a test circuit that checks output of an output terminal using a semiconductor integrated circuit device according to a third embodiment of the present invention;
FIG. 4 is a block diagram showing a configuration of a test circuit that checks output of an output terminal using a semiconductor integrated circuit device according to a fourth embodiment of the present invention;
FIG. 5 is a block diagram illustrating a configuration example of a conventional test circuit that performs an output check of an open drain terminal.
[Explanation of symbols]
1, 30, 40 semiconductor integrated circuits, 2-1 to 2-n open drain terminals (open drain type output terminals), 3-1 to 3-n P-channel transistors, 4 power supply input terminals, 5 probe power supply terminals, 10 , 15 measurement board, 11-1 to 11-n external circuit (circuit including resistance element), 12-1 to 12-n, 29, 35 P-channel transistor, 13, 27, 33 resistance element, 14, 28, 34 diode, 20, 25 test equipment, 21-1 to 21-n output determination terminal, 22 test power supply, 26-1 to 26-n, 32-1 to 32-n, 41-1 to 41-n valid / External circuit with invalid switching, 42 N-channel transistor.

Claims

A resistance element is connected between each connection line connecting the open drain type output terminal for outputting a signal of the drain electrode of the plurality of P-channel transistors included in the semiconductor integrated circuit device and the test device and a test power supply in the test device. Connected through a circuit including the circuit, and confirming the ON operation state and the OFF operation state of the corresponding P-channel transistor from the output state of each output terminal,
When the output level of the output terminal indicates the OFF operation state of the corresponding P-channel transistor between each connection line and each circuit, the circuit is connected to the corresponding connection line and the corresponding P An output check at an output terminal, comprising providing an effective / invalid switching circuit for disconnecting the circuit from a corresponding connection line when indicating an ON operation state of the channel transistor, and confirming an operation state of the P-channel transistor. Method.

In a semiconductor integrated circuit device having a plurality of open drain type output terminals,
A power supply terminal for connecting a test power supply of the test apparatus;
A circuit including a resistance element, one end of which is connected to the power supply terminal and provided in one-to-one correspondence with the plurality of output terminals;
The circuit is provided between a drain electrode of a plurality of transistors corresponding to the plurality of output terminals and the other end of each of the circuits, and when an output level to the output terminal indicates an OFF operation state of the corresponding transistor, the circuit is turned off. An enable / disable switching circuit that is connected to the corresponding output terminal, and disconnects the circuit from the corresponding output terminal when the corresponding transistor indicates an ON operation state;
A semiconductor integrated circuit device comprising:

In a semiconductor integrated circuit device having a plurality of open drain type output terminals,
A power supply terminal for connecting a test power supply of the test apparatus;
A circuit including a resistance element, one end of which is connected to the power supply terminal and provided in one-to-one correspondence with the plurality of output terminals;
The circuit is provided between drain electrodes of a plurality of transistors corresponding to the plurality of output terminals and the other end of each of the circuits, and a driving signal of the transistors drives the transistors to an off operation state. A valid / invalid switching circuit for disconnecting the circuit from the corresponding output terminal when the transistor is driven to an on-operation state by connecting the circuit to the corresponding output terminal;
A semiconductor integrated circuit device comprising: