JP2004064620A

JP2004064620A - Potential difference detection circuit, serial data detection circuit using the potential difference detection circuit, and received data signal processing apparatus using the serial data detection circuit

Info

Publication number: JP2004064620A
Application number: JP2002222927A
Authority: JP
Inventors: Hideo Fujiwara; 藤原　秀雄
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2002-07-31
Filing date: 2002-07-31
Publication date: 2004-02-26
Anticipated expiration: 2022-07-31
Also published as: JP4056819B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide a serial data detection circuit compliant to USB standards or the like in which a variation in threshold is reduced to make a high-speed operation possible by adjusting an offset current quantity in accordance with a process, a temperature and the like. <P>SOLUTION: While using an operational amplifier 18, an offset circuit 23 performs offset adjustment to a differential amplifier circuit 21 of a reference receiver 17 such that an output voltage of the reference receiver 17 to which a different predetermined constant voltage is inputted becomes the same voltage as a voltage imparted from an inverter threshold voltage generating circuit 16. Then, the offset adjustment performed to the reference receiver 17 is performed to a receiver 11 to made the offset of the receiver 11 constant. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
この発明は、ＵＳＢ等を使用した高速シリアル通信システムに使用する電位差検出回路、この電位差検出回路を用いたシリアルデータ検出回路並びにこのシリアルデータ検出回路を用いた受信データ信号処理装置に関する。
【０００２】
【従来の技術】
最近、製品のインターフェイスが高速化されており、高速シリアル通信を使用したシステムの開発が進んでおり、例えば、このような高速シリアル通信としてＵＳＢを使用したものがある。ＵＳＢの規格としては、ＵＳＢ１．１規格があったが、当該規格よりも高速な４８０Ｍｂｐｓの通信速度を得ることができるＵＳＢ２．０規格を使用したシステムの開発が進んでいる。このようなシステムでデータを受信する場合、伝送媒体の接続の有無及び受信データの有無を、信号の振幅レベルの値で判定し、当該値が所定の閾値を超えている場合は、受信データに対して所定の信号再生処理を行い、閾値を超えていない場合は、受信データに対して当該信号再生処理を行わないようにしている。
【０００３】
図１３は、従来のＵＳＢ２．０規格に準拠した受信データ信号処理装置の例を示したブロック図である。
【０００４】
図１３に示す受信データ信号処理装置１００は、シリアル伝送線路ＤＰ、ＤＭから伝送された相反する信号レベルを有する１対のシリアルデータ信号を内部でディジタル信号に変換する通常の信号処理を行うノーマルレシーバ１０１と、該ノーマルレシーバ１０１から出力された信号（ＯＵＴａ）に対して所定の処理を行って出力するディジタル信号処理回路１０２と、シリアル伝送線路ＤＰ、ＤＭからシリアルデータ信号を受信したか否かの検出を行う信号検出用レシーバ１０３とを備えている。
【０００５】
更に、信号検出用レシーバ１０３の出力信号ＯＵＴｂを積分して出力する積分回路１０４と、当該積分回路１０４の出力信号を波形整形して、ノーマルレシーバ１０１のイネーブル制御を行うためのレシーバイネーブル信号ＲＥを生成しノーマルレシーバ１０１に出力するシュミット回路１０５とを備えている。信号検出用レシーバ１０３、積分回路１０４及びシュミット回路１０５は、シリアル伝送線路ＤＰ、ＤＭからシリアルデータ信号が入力されたか否かの検出を行い、当該検出結果に応じてノーマルレシーバ１０１の駆動制御を行うシリアルデータ検出回路１０６を構成している。
【０００６】
ＵＳＢ等のシステムでは、アイドル状態の時にはシリアル伝送線路ＤＰ、ＤＭの各ノードがロー（Ｌｏｗ）レベルになる。この時、ノーマルレシーバ１０１の出力は不安定状態になり、ディジタル信号処理回路１０２の信号処理で不具合が発生する場合があった。このような不具合を回避するために、信号検出用レシーバ１０３を設け、該信号検出用レシーバ１０３で信号を検出した期間のみ、ノーマルレシーバ１０１が作動するように制御する。このため、信号検出用レシーバ１０３には、閾値にオフセットを設けたものを使用する。
【０００７】
図１４は、図１３の各部の信号例を示したタイミングチャートである。信号検出用レシーバ１０３は、上記したように閾値レベルにオフセットが設けられたレシーバを用いている。そして、シリアル伝送線路ＤＰ、ＤＭからのシリアルデータ信号の受信を検出すると、当該データ信号に応じたパルス信号を生成し出力信号ＯＵＴｂとして出力する。当該出力信号ＯＵＴｂは、積分回路１０４で積分された後、シュミット回路１０５で波形整形されて２値の信号に変換され、レシーバイネーブル信号ＲＥとしてノーマルレシーバ１０１に出力される。
【０００８】
すなわち、シリアルデータ検出回路１０６は、シリアル伝送線路ＤＰ、ＤＭからのシリアルデータ信号の受信を検出すると、レシーバイネーブル信号ＲＥをハイ（Ｈｉｇｈ）レベルに立ち上げてノーマルレシーバ１０１を作動させる。また、シリアルデータ検出回路１０６は、シリアルデータ信号の受信を検出していない場合は、レシーバイネーブル信号ＲＥをローレベルにしてノーマルレシーバ１０１の動作を停止させる。
【０００９】
従来の信号検出用レシーバ１０３の回路構成例を図１５、図１６に示す。図１５の信号検出用レシーバ１０３は、ノーマルタイプのレシーバと同じ回路構成をなしているが、Ｐチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと呼ぶ）である入力トランジスタ１１１と１１２とを異なるサイズのトランジスタにすることによって、オフセットを設けている。なお、ＰＭＯＳトランジスタ１１３のゲートには、一定のバイアス電圧が印加されている。
【００１０】
一方、図１６に示す他の回路例の信号検出用レシーバ１０３信号検出用レシーバ１０３では、ＰＭＯＳトランジスタである入力トランジスタ１２１と１２２は同じサイズのＰＭＯＳトランジスタであって差動対をなしている。入力トランジスタ１２１とＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと呼ぶ）との接続部に、定電流源１３０による定電流ｉａがＰＭＯＳトランジスタ１３１〜１３３によって加えられ、閾値にオフセットが設けられている。
【００１１】
【発明が解決しようとする課題】
しかし、図１５及び図１６に示すような構成では、プロセス、温度等の変動によって、信号検出用レシーバ１０３内のトランジスタの特性が変わり、オフセットが変動するという問題があった。このオフセットのばらつきを小さくするためには、各入力トランジスタのゲート面積を大きくする方法が考えられるが、そうすると信号検出用レシーバ１０３の動作スピードが低下するという問題が発生する。また、抑えることができるオフセットのばらつき範囲にも限界があった。
【００１２】
この発明は、上記のような問題を解決するためになされたものであり、オフセット用の電流量をプロセス、温度等に応じて調整することにより、オフセットのばらつきを低減し高速動作を可能にした、ＵＳＢ規格等に準拠したシリアルデータなどの２点間の電位差を検出する電位差検出回路及びこの電位差検出回路を用いたシリアルデータ検出回路並びにこのシリアルデータ検出回路を使用した受信データ信号処理装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
この発明に係る電位差検出回路は、２点間の電位差を検出する回路において、所定の一方の電位に対してオフセットを設け、他方の電位が当該オフセットを設けた電圧よりも大きくなると、電位差を検出したことを示す所定の信号を出力する差動増幅回路と、この差動増幅回路からの出力に応じて信号を出力する出力バッファ回路と、を有する信号検出回路部と、異なる所定の各定電圧を差動増幅して出力する一方の入力電圧に対してオフセットを設けるリファレンス用差動増幅回路部と、前記出力バッファ回路のスレッシュ電圧と同じ電圧を生成するスレッシュ電圧生成部と、前記リファレンス用差動増幅回路部の出力電圧と前記出力バッファ回路のスレッシュ電圧が同じになるように前記リファレンス用差動増幅回路部のオフセットを制御すると共に、前記信号検出回路部における差動増幅回路のオフセットを制御するオフセット制御回路部と、を備えるものである。
【００１４】
具体的には、前記出力バッファ回路は、ＣＭＯＳインバータ回路で構成され、前記スレッシュ電圧生成部は、電源電圧と接地電圧の間にＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタを直列に接続し、その接続ノードを各トランジスタのゲートに入力し、前記接続ノードからスレッシュ電圧を出力するように構成する。
【００１５】
また、前記信号検出回路部は、２点間の一方の第１の電位に対してオフセットを設け、他方の第２の電位との電圧差に応じた２値の信号を出力する差動増幅回路と出力バッファ回路とを有する第１の信号検出部と、前記第２の電位に対してオフセットを設け、前記第１の電位との電圧差に応じた２値の信号を出力する差動増幅回路と出力バッファ回路とを有する第２の信号検出部と、前記第１の信号検出部及び第２の信号検出部の出力信号が対応する入力端に入力される論理和回路と、を備えるように構成する。
【００１６】
また、前記信号検出回路は、対応する入力端に前記２点間の電位が入力される差動増幅回路と、前記オフセット制御回路部からの制御信号に応じて、当該差動増幅回路の差動対をなす一方のトランジスタから出力される電流にオフセット電流を加えるオフセット回路とを備え、前記リファレンス用差動増幅回路部は、前記信号検出回路部の差動増幅回路と同じ回路構成で同じ特性を有する差動増幅回路及び前記信号検出回路部のオフセット回路と同じ回路構成で同じ特性を有するオフセット回路と、を備えるように構成するとよい。
【００１７】
また、この発明のシリアルデータ検出回路は、相反する信号レベルを有する１対のシリアルデータ信号が入力されたか否かの検出を行うシリアルデータ検出回路において、所定の一方の前記シリアルデータ信号の電位に対してオフセットを設け、他方の前記シリアルデータ信号の電位が当該オフセットを設けた電圧よりも大きくなると、知り圧データ信号を検出したことを示す所定の信号を出力する差動増幅回路と、この差動増幅回路からの出力に応じて信号を出力する出力バッファ回路と、を有する信号検出回路部と、異なる所定の各定電圧を差動増幅して出力する一方の入力電圧に対してオフセットを設けるリファレンス用差動増幅回路部と、前記出力バッファ回路のスレッシュ電圧と同じ電圧を生成するスレッシュ電圧生成部と、前記リファレンス用差動増幅回路部の出力電圧と前記出力バッファ回路のスレッシュ電圧が同じになるように前記リファレンス用差動増幅回路部のオフセットを制御すると共に、前記信号検出回路部における差動増幅回路のオフセットを制御するオフセット制御回路部と、を備えるものである。
【００１８】
具体的には、前記出力バッファ回路は、ＣＭＯＳインバータ回路で構成され、前記スレッシュ電圧生成部は、電源電圧と接地電圧の間にＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタを直列に接続し、その接続ノードを各トランジスタのゲートに入力し、前記接続ノードからスレッシュ電圧を出力するように構成する。
【００１９】
又、信号検出回路は、所定の一方の前記シリアルデータ信号の電位に対してオフセットを設け、他方の前記シリアルデータ信号の電位との電圧差に応じた２値の信号を出力する差動増幅回路と出力バッファ回路とを有する第１の信号検出部と、他方の前記シリアルデータ信号の電位に対してオフセットを設け、前記一方のシリアルデータ信号の電位との電圧差に応じた２値の信号を出力する差動増幅回路と出力バッファ回路とを有する第２の信号検出部と、前記第１の信号検出部及び第２の信号検出部の出力信号が対応する入力端に入力される論理和回路と、を備えるように構成するとよい。
【００２０】
また、前記信号検出回路は、対応する入力端に前記相反する信号レベルを有する１対のシリアルデータ信号の電位が入力される差動増幅回路と、前記オフセット制御回路部からの制御信号に応じて、当該差動増幅回路の差動対をなす一方のトランジスタから出力される電流にオフセット電流を加えるオフセット回路とを備え、前記リファレンス用差動増幅回路部は、前記信号検出回路部の差動増幅回路と同じ回路構成で同じ特性を有する差動増幅回路及び前記信号検出回路部のオフセット回路と同じ回路構成で同じ特性を有するオフセット回路と、を備えるように構成することができる。
【００２１】
さらに、前記信号検出回路部は、所定の一方のシリアルデータに対してオフセットを設け、他方のシリアルデータ信号の電圧と当該オフセットを設けたシリアルデータ信号の電圧との電圧差に応じた２値の信号を出力する差動増幅回路と出力バッファ回路とを有する１つの信号検出部と、当該信号検出部の出力信号を保持して出力し、出力信号が電位差を検出したか否かを示す信号を出力するフリップフロップと、前記信号検出部の出力信号が所定時間以上同一電位になると当該フリップフロップを初期値にリセットするリセット回路と、を備えるように構成してもよい。
【００２２】
また、前記信号検出回路部は、所定の一方の前記シリアルデータ信号に対してオフセットを設け、他方の前記シリアルデータ信号の電圧と当該オフセットを設けたシリアルデータ信号の電圧との電圧差に応じた２値の信号を出力する差動増幅回路と出力バッファ回路とを有する１つの信号検出部と、当該信号検出部の出力信号が入力され、出力信号がシリアルデータ信号を検出したか否かを示す信号をなす直列入力／直列出力型のシフトレジスタと、前記信号検出部の出力信号が所定時間以上同一電位になると、当該シフトレジスタに格納されたデータを初期値にリセットするリセット回路と、を備えるように構成できる。
【００２３】
さらに、前記信号検出回路部は、所定の一方の前記シリアルデータ信号である第１シリアルデータ信号に対してオフセットを設け、他方の前記シリアルデータ信号である第２シリアルデータ信号の電圧と当該オフセットを設けた第１シリアルデータ信号の電圧との電圧差に応じた２値の信号を出力する差動増幅回路と出力バッファ回路を有する第１の信号検出部と、前記第２シリアルデータ信号に対してオフセットを設け、前記第１シリアルデータ信号の電圧と当該オフセットを設けた第２シリアルデータ信号の電圧との電圧差に応じた２値の信号を出力する差動増幅回路と出力バッファ回路とを有する第２の信号検出部と、前記第１の信号検出部及び第の信号検出部の各出力信号が対応する入力端に入力される論理和回路と、当該論理和回路の出力信号を保持して出力し、出力信号がシリアルデータ信号を検出したか否かを示す信号をなすフリップフロップと、前記論理和回路の出力信号が所定時間以上同一電位になると、当該フリップフロップを初期値にリセットするリセット回路と、を備えるように構成することもできる。
【００２４】
また、前記信号検出回路部は、所定の一方の前記シリアルデータ信号である第１シリアルデータ信号に対してオフセットを設け、他方の前記シリアルデータ信号である第２シリアルデータ信号の電圧と当該オフセットを設けた第１シリアルデータ信号の電圧との電圧差に応じた２値の信号を出力する差動増幅回路と出力バッファ回路とを有する第１の信号検出部と、前記第２シリアルデータ信号に対してオフセットを設け、前記第１シリアルデータ信号の電圧と当該オフセットを設けた第２シリアルデータ信号の電圧との電圧差に応じた２値の信号を出力する差動増幅回路と出力バッファ回路を有する第２の信号検出部と、前記第１の信号検出部及び第２の信号検出部の各出力信号が対応する入力端に入力される論理和回路と、当該論理和回路の出力信号が入力され、出力信号がシリアルデータ信号を検出したか否かを示す信号をなす直列入力／直列出力型のシフトレジスタと、前記論理和回路の出力信号が所定時間以上同一電位になると、当該シフトレジスタに格納されたデータを初期値にリセットするリセット回路と、を備えるように構成することもできる。
【００２５】
一方、前記リセット回路は、前記第１の信号検出部及び第２の信号検出部の出力信号を合成し積分して出力する積分回路と、当該積分回路の出力信号を２値の信号に変換して出力するシュミット回路と、当該シュミット回路の出力信号における信号レベルの所定の変化に応じて前記フリップフロップに対するリセット信号を生成して出力するリセット信号発生回路と、を備えるように構成すればよい。
【００２６】
また、前記リセット回路は、前記第１の信号検出部及び第２の信号検出部の出力信号を合成し積分して出力する積分回路と、当該積分回路の出力信号を２値の信号に変換して出力するシュミット回路と、当該シュミット回路の出力信号における信号レベルの所定の変化に応じて前記シフトレジスタに対するリセット信号を生成して出力するリセット信号発生回路と、を備えるように構成することもできる。
【００２７】
また、前記信号検出回路部は、所定の一方の前記シリアルデータ信号に対してオフセットを設け、他方の前記シリアルデータ信号の電圧と当該オフセットを設けたシリアルデータ信号の電圧との電圧差に応じた２値の信号を出力する差動増幅回路と出力バッファ回路とを有する１つの信号検出部と、当該信号検出部の出力信号を積分して出力する積分回路と、当該積分回路の出力信号を２値の信号に変換して出力し、出力信号がシリアルデータ信号を検出したか否かを示す信号をなすシュミット回路と、を備えるように構成することもできる。
【００２８】
さらに、前記信号検出回路部は、所定の一方の前記シリアルデータ信号である第１シリアルデータ信号に対してオフセットを設け、他方の前記シリアルデータ信号である第２シリアルデータ信号の電圧と当該オフセットを設けた第１シリアルデータ信号の電圧との電圧差に応じた２値の信号を出力する、差動増幅回路と出力バッファ回路とを有する第１の信号検出部と、前記第２シリアルデータ信号に対してオフセットを設け、前記第１シリアルデータ信号の電圧と当該オフセットを設けた第２シリアルデータ信号の電圧との電圧差に応じた２値の信号を出力する差動増幅回路と出力バッファ回路とを有する第２の信号検出と、前記第１の信号検出部及び第２の信号検出部の出力信号を合成し積分して出力する積分回路と、当該積分回路の出力信号を２値の信号に変換して出力し、出力信号がシリアルデータ信号を検出したか否かを示す信号をなすシュミット回路と、を備えるように構成してもよい。
【００２９】
また、この発明の受信データ信号処理装置は、シリアル伝送線路から入力される相反する信号レベルを有する１対のシリアルデータ信号を２値の信号に変換して出力する信号検出部と、当該信号検出部から出力されるディジタル信号に対して所定の処理を行って出力するディジタル信号処理回路と、前記１対のシリアルデータ信号が入力されたか否かの検出を行い、当該シリアルデータ信号の入力が検出されると前記レシーバ回路を作動させるシリアルデータ検出回路とを備える高速シリアル通信システムにおける受信データ信号処理装置において、前記シリアルデータ検出回路は、所定の一方の前記シリアルデータ信号の電位に対してオフセットを設け、他方の前記シリアルデータ信号の電位が当該オフセットを設けた電圧よりも大きくなると、知り圧データ信号を検出したことを示す所定の信号を出力する差動増幅回路と、この差動増幅回路からの出力に応じて信号を出力する出力バッファ回路と、を有する信号検出回路部と、異なる所定の各定電圧を差動増幅して出力する一方の入力電圧に対してオフセットを設けるリファレンス用差動増幅回路部と、前記出力バッファ回路のスレッシュ電圧と同じ電圧を生成するスレッシュ電圧生成部と、前記リファレンス用差動増幅回路部の出力電圧と前記出力バッファ回路のスレッシュ電圧が同じになるように前記リファレンス用差動増幅回路部のオフセットを制御すると共に、前記信号検出回路部における差動増幅回路のオフセットを制御するオフセット制御回路部と、を備えるものである。
【００３０】
具体的には、前記出力バッファ回路は、ＣＭＯＳインバータ回路で構成され、前記スレッシュ電圧生成部は、電源電圧と接地電圧の間にＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタを直列に接続し、その接続ノードを各トランジスタのゲートに入力し、前記接続ノードからスレッシュ電圧を出力するように構成する。
【００３１】
【発明の実施の形態】
以下、この発明の実施の形態を図に基づいて説明する。
第１の実施形態
図１は、この発明の第１の実施形態におけるシリアルデータ検出回路の例を示した回路図である。なお、図１では、ＵＳＢ２．０規格に準拠する受信データ信号処理装置に使用した場合を例にして示している。
【００３２】
図１において、受信データ信号処理装置１は、シリアル伝送線路ＤＰ、ＤＭから伝送された相反する信号レベルを有する１対のシリアルデータ信号を内部でディジタル信号に変換する、通常の信号処理を行うノーマルレシーバ２と、このノーマルレシーバ２から出力された信号に対して所定の処理を行って出力するディジタル信号処理回路３と、シリアル伝送線路ＤＰ、ＤＭからシリアルデータ信号が入力されたか否かの検出を行うシリアルデータ検出回路４とで構成されている。
【００３３】
この発明のシリアルデータ検出回路４は、シリアル伝送線路ＤＰ、ＤＭからシリアルデータ信号が入力されたことを検出すると、レシーバイネーブル信号ＲＥをハイレベルに立ち上げてノーマルレシーバ２を作動させる。また、シリアルデータ検出回路４は、シリアルデータ信号が入力されたことを検出していない場合は、レシーバイネーブル信号ＲＥをローレベルにしてノーマルレシーバ２の動作を停止させる。
【００３４】
シリアルデータ検出回路４は、シリアル伝送線路ＤＰ、ＤＭが対応する入力端に接続される信号検出部１１と、この信号検出部１１の出力信号がクロック信号入力端に入力されたＤフリップフロップ１２と、を備えている。信号検出部１１は、シリアル伝送線路ＤＰ、ＤＭが対応する入力端に接続される１対のシリアルデータ信号が入力される差動増幅回路で構成されたレシーバ１１ａと、このレシーバ１１ａからの出力を２値信号に変換する出力バッファ回路１１ｂと備える。レシーバ１１ａは、閾値に所定のオフセットを有している。出力バッファ回路１１ｂは、後述するように２段のインバータ回路で構成されている。
【００３５】
Ｄフリップフロップ１２の出力端Ｑからノーマルレシーバ２の動作制御を行うためのレシーバイネーブル信号ＲＥが出力され、Ｄフリップフロップ１２のＤ入力端には電源電圧ＶＤＤが印加されている。
【００３６】
また、シリアルデータ検出回路４は、信号検出部１１の出力信号を積分する積分回路１３と、この積分回路１３から出力された信号の波形整形を行って出力するシュミット回路１４と、シュミット回路１４から入力される信号に応じてパルスを生成しＤフリップフロップ１２のリセット信号入力端Ｒに出力するパルス発生回路１５とを備えている。
【００３７】
更に、シリアルデータ検出回路４は、所定の基準電圧Ｖｒが反転入力端に与えられ、非反転入力端が設置され、反転入力端に入力された信号に対してオフセットを設けた差動増幅器をなすリファレンスレシーバ１７と、このリファレンスレシーバ１７からの出力電圧（ＯＵＴ）と、後述するインバータスレッシュ電圧生成回路１６との電圧比較を行い、この比較結果に応じた電圧をレシーバ１１ａとリファレンスレシーバ１７にそれぞれ出力するオペアンプ１８とを備えている。
【００３８】
なお、パルス発生回路１５はリセット信号発生回路をなし、リファレンスレシーバ１７は差動増幅回路部をなし、インバータスレッシュ電圧生成回路１６及びオペアンプ１８はオフセット制御回路部をなす。
【００３９】
レシーバ１１ａにおいて、非反転入力端にはシリアル伝送線路ＤＰが、反転入力端にはシリアル伝送線路ＤＭがそれぞれ接続され、出力端は出力バッファ回路１１ｂのインバータの入力部に接続されている。出力バッファ回路１１ｂの出力はＤフリップフロップ１２と積分回路１３に接続されている。
【００４０】
リファレンスレシーバ１７において、反転入力端には基準電圧Ｖｒが入力され、非反転入力端には接地電圧が入力されている。リファレンスレシーバ１７の出力電圧ＯＵＴは、オペアンプ１８の反転入力端に入力され、インバータスレッシュ電圧生成回路１６の出力電圧は、オペアンプ１８の非反転入力端に入力される。オペアンプ１８の出力信号は、オフセットを制御する制御信号Ｓｃとしてレシーバ１１ａとリファレンスレシーバ１７にそれぞれ出力される。
【００４１】
次に、信号検出回路部１１の内部回路構成につき図２を参照して説明する。図２は、信号検出回路部１１の内部回路例を示した図である。
【００４２】
図２において、信号検出回路部１１は、差動増幅回路部２１と、カレントミラー回路を構成する出力回路部２２と、オフセット回路部２３と、２段のインバータ回路で構成された出力バッファ回路１１ｂと、で構成されている。
【００４３】
差動増幅回路部２１は、ＰＭＯＳトランジスタ３１〜３３とＮＭＯＳトランジスタ３４、３５で構成されており、電源電圧ＶＤＤと接地電圧との間にＰＭＯＳトランジスタ３１、３２及びＮＭＯＳトランジスタ３４が直列に接続されている。
【００４４】
また、ＰＭＯＳトランジスタ３３とＮＭＯＳトランジスタ３５の直列回路が、ＰＭＯＳトランジスタ３２とＮＭＯＳトランジスタ３４の直列回路と並列に接続されている。ＮＭＯＳトランジスタ３４及び３５は、それぞれゲートとドレインが接続されてダイオードをなしている。ＰＭＯＳトランジスタ３１のゲートには所定の定電圧が印加されてバイアスされており、ＰＭＯＳトランジスタ３１は定電流源をなしている。ＰＭＯＳトランジスタ３２のゲートは、非反転入力端をなしてシリアル伝送線路ＤＰが接続され、ＰＭＯＳトランジスタ３３のゲートは、反転入力端をなしてシリアル伝送線路ＤＭが接続されている。
【００４５】
出力回路部２２は、ＰＭＯＳトランジスタ３７、３８及びＮＭＯＳトランジスタ３９、４０で構成されており、ＰＭＯＳトランジスタ３７及び３８はカレントミラー回路を形成している。また、ＮＭＯＳトランジスタ３９はＮＭＯＳトランジスタ３４と、ＮＭＯＳトランジスタ４０はＮＭＯＳトランジスタ３５とそれぞれカレントミラー回路を形成している。電源電圧ＶＤＤと接地電圧との間には、ＰＭＯＳトランジスタ３７とＮＭＯＳトランジスタ３９の直列回路と、ＰＭＯＳトランジスタ３８とＮＭＯＳトランジスタ４０の直列回路がそれぞれ並列に接続されている。ＰＭＯＳトランジスタ３７とＮＭＯＳトランジスタ３９の接続部がレシーバ１１ａの出力端をなし、出力信号が出力バッファ回路１１ｂのノードに与えられる。
【００４６】
ＰＭＯＳトランジスタ３７及び３８の各ゲートは接続されてＰＭＯＳトランジスタ３８のドレインに接続されている。ＮＭＯＳトランジスタ３９のゲートはＮＭＯＳトランジスタ３４のゲートに接続され、この接続部がＮＭＯＳトランジスタ３４のドレインに接続されている。同様に、ＮＭＯＳトランジスタ４０のゲートはＮＭＯＳトランジスタ３５のゲートに接続され、該接続部がＮＭＯＳトランジスタ３５のドレインに接続されている。
【００４７】
次に、オフセット回路部２３は、ＰＭＯＳトランジスタ４１及び４２で構成されており、電源電圧ＶＤＤと、ＮＭＯＳトランジスタ３５のドレインとの間に、ＰＭＯＳトランジスタ４１と４２の直列回路が接続されている。ＰＭＯＳトランジスタ４１のゲートは接地電圧に接続され、ＰＭＯＳトランジスタ４２のゲートには、オペアンプ１８からの制御信号Ｓｃが入力されている。
【００４８】
出力バッファ回路１１ｂは、２段のＣＭＯＳインバータで構成される。電源電圧ＶＤＤと接地電圧の間に一段目のインバータを構成するＰＭＯＳトランジスタ４３とＮＭＯＳトランジスタ４４が直列に接続され、互いのトランジスタのゲートは接続され、このゲートにレシーバ１１ａの出力信号が与えられる。そして、ＰＭＯＳトランジスタ４３とＮＭＯＳトランジスタ４４の接続ノードからの出力信号が次段のインバータのゲートに与えられる。同じくＶＤＤと接地電圧の間に、次段のインバータを構成するＰＭＯＳトランジスタ４５とＮＭＯＳトランジスタ４６が直列に接続され、互いのトランジスタのゲートは接続され、このゲートに前段のインバータの出力信号が与えられる。そして、ＰＭＯＳトランジスタ４５とＮＭＯＳトランジスタ４６の接続ノードから出力バッファ回路１１ｂの出力ＯＵＴ１が出力される。
【００４９】
このような信号検出回路部１１の構成において、ＮＭＯＳトランジスタ３４のドレイン電流をｉ１とし、ＮＭＯＳトランジスタ３５のドレイン電流をｉ２とする。更に、オフセット回路部２３からＮＭＯＳトランジスタ３５のドレインに流れる電流をｉ３とし、ＰＭＯＳトランジスタ３３のドレイン電流をｉ４とする。電流ｉ２は電流ｉ３と電流ｉ４との和であり、電流ｉ３は、レシーバ１１の閾値にオフセットを設けるためのものである。
【００５０】
電流ｉ１は、シリアル伝送線路ＤＰからの入力電圧の電圧値で決まり、電流ｉ４は、シリアル伝送線路ＤＭからの入力電圧の電圧値で決まる。電流ｉ３の電流値に比例して、レシーバ１１の閾値のオフセットが大きくなり、このオフセット値は、オペアンプ１８から入力される制御信号Ｓｃの電圧で調整することができる。すなわち、オペアンプ１８からの入力電圧が小さくなるほど電流ｉ３は大きくなってオフセットが大きくなり、オペアンプ１８からの入力電圧が大きくなるほど電流ｉ３は小さくなってオフセットが小さくなる。このように、オペアンプ１８の出力信号Ｓｃに応じて、レシーバ１１ａのオフセットを調整することができる。
【００５１】
図３は、リファレンスレシーバ１７の内部回路例を示した図である。なお、図３では、図２と同じものは同じ符号で示し、ここではその説明を省略する。
【００５２】
図３において、リファレンスレシーバ１７は、差動増幅回路部２１と、カレントミラー回路を構成する出力回路部２２と、オフセット回路部２３とで構成されている。即ち、リファレンスレシーバ１７は、上記の信号検出部１１の出力バッファ回路１１ｂを除いたものと同じ構成である。
【００５３】
差動増幅回路部２１において、ＰＭＯＳトランジスタ３２のゲートには接地電圧が入力され、ＰＭＯＳトランジスタ３３のゲートには基準電圧Ｖｒが入力されている。
【００５４】
カレントミラー回路を構成する出力回路部２２のＰＭＯＳトランジスタとＮＭＯＳトランジスタ３９の接続部がリファレンスレシーバ１７の出力端をなし、出力信号ＯＵＴが出力される。
【００５５】
リファレンスレシーバ１７から出力された出力はオペアンプ１８の非反転入力に入力される。オペアンプ１８の反転入力にはインバータスレッシュ電圧生成回路１６からの電圧が入力される。このインバータスレッシュ電圧生成回路１６は、信号検出出力部１１の出力バッファ回路１１ｂの前段のインバータ回路と同じ素子で構成され、インバータのスッレシュ電圧と同じ電圧を発生する。
【００５６】
図４にインバータスレッシュ電圧生成回路１６の内部構成を示す。上記した出力バッファ回路１１ｂはＣＭＯＳインバータ回路で構成されているので、インバータスレッシュ電圧生成回路１６も出力バッファ回路１１ｂの前段のＣＭＯＳインバータ回路と同じサイズでＰＭＯＳトランジスタ１６１とＮＭＯＳトランジスタ１６２を電源ＶＤＤと接地電圧の間に直列に接続する。その接続ノードを各トランジスタのゲート入力し、ＰＭＯＳとＮＭＯＳのダイオードを直列に接続した構成にする。そして、接続ノードから出力バッファ回路１１ｂのインバータのスレッシュ電圧と同じ電位のスレッシュ電圧を生成して出力する。
【００５７】
前記インバータスレッシュ電圧生成回路１６のインバータスレッシュ電圧と、前記リファレンスレシーバ１７の出力をオペアンプ１８で比較し、オペアンプ１８からの比較結果を示す電圧がフィードバックされてオフセットの調整が行われる。即ち、インバータスレッシュ電圧生成回路１６のインバータスレッシュ電圧と、前記リファレンスレシーバ１７の出力の２つの電位が同じになるように前記オフセット制御が行われる。オフセット制御は、自らのリファレンスレシーバ１７とレシーバ１１ｂは同じ手法で行われる。
【００５８】
このように、リファレンスレシーバ１７は、所定の電圧ＶＲが閾値となり、レシーバ１１ａも同じ特性となる。よって、プロセス、温度、電圧等が変化してもレシーバ１１ａの閾値は一定となり、システムにおいて、信号の判定レベルが厳しい場合にも対応することが可能となる。また、従来では、ばらつきを抑える為に、トランジスタの面積を大きくしていたが、自身で調整するのでその必要が無く、高速動作が可能となる。
【００５９】
上記した信号検出部１１、リファレンスレシーバ１７、インバータスレッシュ電圧生成回路１６、オペアンプ１８により構成された電位差検出回路で、ＤＰ、ＤＭ２点間の電位差に基づく検出信号が信号検出部１１より出力される。
【００６０】
一方、ＵＳＢ２．０規格で規定されたシリアルデータ信号の振幅は４００ｍＶであり、ＵＳＢ１．１規格で規定された３．３Ｖからかなり小さい値になっている。このようにシリアルデータ信号の振幅が小さくなってデータ受信を判定することが難しくなった場合においても、図１〜図４で示したシリアルデータ検出回路４は、シリアル伝送線路ＤＰ、ＤＭからのシリアルデータ信号の受信判定を正確に行うことができる。また、シリアルデータ検出回路４は、従来のようにオフセットのばらつきを抑制するために入力トランジスタのゲート面積を大きくする必要がなく、高速動作を行うことができる。
【００６１】
次に、図５は、図１〜図４で示したシリアルデータ検出回路４の各部の波形例を示したタイミングチャートであり、図５を用いてシリアルデータ検出回路４におけるレシーバイネーブル信号ＲＥの生成動作例について説明する。なお、ＶＰは図２のＰＭＯＳトランジスタ３２とＮＭＯＳトランジスタ３４との接続部の電圧を示し、ＶＭは図２のＰＭＯＳトランジスタ３３とＮＭＯＳトランジスタ３５との接続部の電圧を示している。また、Ｖ１は差動出力のオフセット電圧を示しており、このオフセット電圧Ｖ１は基準電圧ＶＲに比例した電圧になる。
【００６２】
信号検出部１１の出力バッファ回路１１ｂの出力信号ＯＵＴ１がＤフリップフロップ１２のクロック信号となり、Ｄフリップフロップ１２は、Ｄ入力端に電源電圧ＶＤＤが印加されていることから該クロック信号が立ち上がると出力端Ｑからハイレベルのレシーバイネーブル信号ＲＥが出力され、ノーマルレシーバ２を作動させる。信号検出部１１の出力バッファ回路１１ｂから出力された信号ＯＵＴ１は、同時に積分回路１３にも入力され、積分回路１３で積分されてシュミット回路１４に出力される。
【００６３】
シュミット回路１４は、入力された信号を２値の信号に波形整形した信号Ｓ１をパルス発生回路１５に出力する。シリアル伝送線路ＤＰ、ＤＭからシリアルデータが入力されている間は、信号検出部１１からパルス信号が出力され、この間はパルス発生回路１５の出力端からはローレベルの信号が出力される。シリアル伝送線路ＤＰ、ＤＭからシリアルデータが入力されなくなると、信号検出部１１の出力信号ＯＵＴ１はローレベルとなりパルス発生回路１５の出力端からはハイレベルのパルス信号Ｓｒが出力される。
【００６４】
パルス発生回路１５は、入力された信号Ｓ１がハイレベルからローレベルに立ち下がると、所定のワンショットパルスを信号ＳｒとしてＤフリップフロップ１２のリセット信号入力端Ｒに出力する。Ｄフリップフロップ１２は、リセット信号入力端Ｒにハイレベルのパルスが入力されると、該パルスの立ち下がりと同時に出力端Ｑからのレシーバイネーブル信号ＲＥをハイレベルからローレベルに立ち下げ、ノーマルレシーバ２の動作を停止させる。
【００６５】
このように、この第１の実施の形態におけるシリアルデータ検出回路は、オペアンプ１８を用いて、インバータスレッシュ電圧生成回路１６のインバータスレッシュ電圧と、前記リファレンスレシーバ１７の出力の２つの電位が同じ電圧になるようにリファレンスレシーバ１７の差動増幅回路部２１に対するオフセット調整をオフセット回路部２３に行わせると共に、このリファレンスレシーバ１７に対して行わせるオフセット調整と同じオフセット調整をレシーバ１１ａに対しても行わせ、レシーバ１１ａのオフセットが一定になるようにした。
【００６６】
上記のようにすることにより、ＵＳＢ規格等に規定されたシリアルデータ検出用のレシーバにおけるオフセットのばらつきを低減させることができ、ＵＳＢ２．０規格等のような振幅が小さいシリアルデータ信号の検出を正確かつ高速に行うことができる。
【００６７】
第２の実施形態
ＵＳＢ規格においては、シリアル伝送線路からの１対のシリアルデータ信号が所定のビット長以上ハイレベル又はローレベルである状態を禁止している。しかし、前記第１の実施の形態では、このような状態が発生するとシリアルデータ信号が検出できなかったとしてノーマルレシーバ２の動作を停止させるため、前記のような異常状態の発生を検出することができない。そこで、シリアル伝送線路からの１対のシリアルデータ信号が所定のビット長以上ハイレベル又はローレベルである状態が発生してもノーマルレシーバ２の動作を停止させないようにしたものをこの発明の第２の実施形態とする。
【００６８】
図６は、この発明の第２の実施形態におけるシリアルデータ検出回路の例を示した回路図である。なお、図６では、図１と同じものは同じ符号で示しており、ここではその説明を省略すると共に図１との相違点のみ説明する。また、図６においても、ＵＳＢ２．０規格に準拠する受信データ信号処理装置に使用した場合を例にして示している。
【００６９】
図６における図１との相違点は、レシーバ５１ａと出力バッファ５１ｂからなる信号検出部５１及びＯＲ回路５２を追加したことと、レシーバ５１の追加に伴って図１の積分回路１３の回路構成を変えて積分回路５３にしたことにあり、これらのことから図１のシリアルデータ検出回路４をシリアルデータ検出回路４ａに、図１の受信データ信号処理装置１を受信データ信号処理装置１ａにしたことにある。
【００７０】
図６において、受信データ信号処理装置１ａは、ノーマルレシーバ２と、ディジタル信号処理回路３と、シリアル伝送線路ＤＰ、ＤＭからシリアルデータ信号が入力されたか否かの検出を行うシリアルデータ検出回路４ａとで構成されている。
【００７１】
シリアルデータ検出回路４ａは、シリアル伝送線路ＤＰ、ＤＭからシリアルデータ信号が入力されたことを検出すると、レシーバイネーブル信号ＲＥをハイレベルに立ち上げてノーマルレシーバ２を作動させる。また、シリアルデータ検出回路４ａは、シリアルデータ信号が入力されたことを検出していない場合は、レシーバイネーブル信号ＲＥをローレベルにしてノーマルレシーバ２の動作を停止させる。
【００７２】
シリアルデータ検出回路４ａは、レシーバ１１ａを有する信号検出部１１と、シリアル伝送線路ＤＰ、ＤＭが対応する入力端に接続され、１対のシリアルデータ信号が入力される差動増幅回路で構成されたレシーバ５１ａを含む信号検出部５１と、この信号検出部１１及び５１の各出力信号ＯＵＴ１、ＯＵＴ２に対して論理和（ＯＲ）演算を行うＯＲ回路５２と、このＯＲ回路５２の出力信号がクロック信号入力端に入力されたＤフリップフロップ１２とを備えている。
【００７３】
なお、この場合、信号検出部１１のレシーバ１１ａは第１レシーバを、信号検出部５１のレシーバ５１ａは第２レシーバをそれぞれなす。レシーバ５１ａは、レシーバ１１ａと同様、閾値に所定のオフセットを有している。また、シリアルデータ検出回路４ａは、信号検出部１１及び５１の各出力信号を合成して積分する積分回路５３と、この積分回路５３から出力された信号の波形整形を行って出力するシュミット回路１４と、パルス発生回路１５と、基準電圧発生回路１６と、リファレンスレシーバ１７と、オペアンプ１８とを備えている。
【００７４】
信号検出部１１の出力バッファ回路１１ｂの出力端は、ＯＲ回路５２の一方の入力端と積分回路５３にそれぞれ接続されている。また、信号検出部５１のレシーバ５１ａにおいて、非反転入力端にはシリアル伝送線路ＤＭが、反転入力端にはシリアル伝送線路ＤＰがそれぞれ接続され、出力は出力バッファ回路５１ｂを介してＯＲ回路５２の他方の入力端と積分回路５３にそれぞれ接続されている。
【００７５】
一方、オペアンプ１８の出力信号は、オフセットを制御する制御信号Ｓｃとして、シーバ１１、５１及びリファレンスレシーバ１７にそれぞれ出力される。なお、信号検出部５１の内部回路例は、図２の信号検出部１１と同じ構成であることからその説明を省略する。ただし、信号検出部５１の場合、図２のＰＭＯＳトランジスタ３２のゲートにシリアル伝送線路ＤＭが接続され、図２のＰＭＯＳトランジスタ３３のゲートにシリアル伝送線路ＤＰが接続されている。
【００７６】
次に、図７は、図６で示したシリアルデータ検出回路４ａの各部の波形例を示したタイミングチャートであり、図７を用いてシリアルデータ検出回路４ａにおけるレシーバイネーブル信号ＲＥの生成動作例について説明する。なお、図７では、レシーバ１１ａ及び５１ａの差動出力の各オフセット電圧は、それぞれＶ１となる。
【００７７】
信号検出部１１及び５１の各出力信号ＯＵＴ１、ＯＵＴ２がＯＲ回路５２でＯＲ演算されて得られた信号がＤフリップフロップ１２のクロック信号となる。また、レシーバ１１及び５１から出力された各信号ＯＵＴ１、ＯＵＴ２は、同時に積分回路５３にも入力され、積分回路５３で合成し積分されてシュミット回路１４に出力される。
【００７８】
ここで、図８は、図６で示した積分回路５３の内部回路例を示した図であり、図８において、積分回路５３は、ＰＭＯＳトランジスタ６１、ＮＭＯＳトランジスタ６２、６３及びローパスフィルタ６４で構成されている。電源電圧ＶＤＤと接地電圧との間には、ＰＭＯＳトランジスタ６１とＮＭＯＳトランジスタ６２が直列に接続されている。更に、ＮＭＯＳトランジスタ６２と並列にＮＭＯＳトランジスタ６３が接続され、ＰＭＯＳトランジスタ６１のゲートは接地電圧に接続されている。ＮＭＯＳトランジスタ６２のゲートにレシーバ１１からの出力信号ＯＵＴ１が入力され、ＮＭＯＳトランジスタ６３のゲートにレシーバ５１からの出力信号ＯＵＴ２が入力されている。ＰＭＯＳトランジスタ６１、ＮＭＯＳトランジスタ６２及び６３の接続部がローパスフィルタ６４の入力端に接続されている。
【００７９】
ここで、ＮＭＯＳトランジスタ６２及び６３の各電流駆動能力は、ＰＭＯＳトランジスタ６１よりもそれぞれ大きくし、ＰＭＯＳトランジスタ６１のオン抵抗に対してＮＭＯＳトランジスタ６２及び６３の各オン抵抗は十分に小さいものとする。このようにすることにより、ＮＭＯＳトランジスタ６２及び６３の各ゲートに入力されたそれぞれの信号ＯＵＴ１、ＯＵＴ２は、信号レベルが反転されてローパスフィルタ６４に入力され、ローパスフィルタ６４で積分されてシュミット回路１４に出力される。
【００８０】
シュミット回路１４は、入力された信号を２値の信号に波形整形し信号レベルを反転させてパルス発生回路１５に出力することから、図６の場合、シュミット回路１４はインバータ回路をなしている。なお、図１で示した積分回路１３は、図８のＮＭＯＳトランジスタ６３をなくした構成にしてもよく、このようにした場合、図１のシュミット回路１４においてもインバータ回路をなすようにすればよい。
【００８１】
シリアル伝送線路ＤＰ、ＤＭからシリアルデータ信号が入力されている間は、信号検出部１１及び５１からそれぞれパルス信号が出力され、この間はパルス発生回路１５の出力端からはローレベルの信号Ｓｒが出力される。シリアル伝送線路ＤＰ、ＤＭからシリアルデータ信号が入力されなくなると、信号検出部１１及び５１の各出力信号ＯＵＴ１、ＯＵＴ２はそれぞれローレベルとなりパルス発生回路１５の出力端からはハイレベルのパルス信号Ｓｒが出力される。
【００８２】
また、例えば、シリアル伝送線路ＤＰから規格で定められた以上の長さのローレベルの信号が入力されると、シリアル伝送線路ＤＭからこのローレベルの長さと同じ長さのハイレベルの信号が入力される。この間、信号検出部１１の出力端からはローレベルの信号ＯＵＴ１が出力されるのに対して、信号検出部５１の出力端からはハイレベルの信号ＯＵＴ２が出力されるため、シュミット回路１４の出力信号Ｓ１はハイレベルを維持し、パルス発生回路１５からパルス信号が出力されることはなく、Ｄフリップフロップ１２からはハイレベルのレシーバイネーブル信号ＲＥが出力される。
【００８３】
なお、シリアル伝送線路ＤＭから規格で定められた以上の長さのローレベルの信号が入力される場合も同様である。このようにして、シリアル伝送線路ＤＰ、ＤＭから規格で定められた以上の時間、信号レベルが反転しない場合が生じても、シリアルデータ検出回路４ａによってノーマルレシーバ２の動作を停止させることをなくすことができる。
【００８４】
このように、この第２の実施の形態におけるシリアルデータ検出回路は、シリアル伝送線路ＤＰを信号検出部１１のレシーバ１１ａの非反転入力端と信号検出部のレシーバ５１ａの反転入力端にそれぞれ接続すると共にシリアル伝送線路ＤＭをレシーバ１１ａの反転入力端とレシーバ５１ａの非反転入力端にそれぞれ接続し、オペアンプ１８を用いて、異なる所定の定電圧が入力されたリファレンスレシーバ１７の出力電圧ＯＵＴ及びインバータスレッシュ電圧生成回路１６からの電圧が、同じ電圧になるように該リファレンスレシーバ１７の差動増幅回路部２１に対するオフセット調整をオフセット回路部２３に行わせると共に、このリファレンスレシーバ１７に対して行わせるオフセット調整と同じオフセット調整をレシーバ１１ａ及び５１ａに対してもそれぞれ行わせ、レシーバ１１ａ及び５１ａのオフセットがそれぞれ一定になるようにした。
【００８５】
このようにすることにより、前記第１の実施形態と同様の効果を得ることができると共に、シリアル伝送線路からの１対のシリアルデータが所定のビット長以上ハイレベル又はローレベルである異常状態が発生してもノーマルレシーバを作動させることができ、後段の回路にこの異常状態のデータを出力することができるため、この後段の回路によって該異常状態に対する処理を行うことができる。
【００８６】
なお、前記第１及び第２の各実施形態では、Ｄフリップフロップ１２は１段である場合を例にして説明したが、このＤフリップフロップ１２の後段に少なくとも１つのＤフリップフロップを直列に接続して、直列入力・直列出力型のシフトレジスタを形成するようにしてもよい。例えば３つのＤフリップフロップを使用してシフトレジスタを形成する場合、第１段目のＤフリップフロップの出力端Ｑを第２段目のＤフリップフロップのクロック信号入力端に接続し、第２段目のＤフリップフロップの出力端Ｑを第３段目のＤフリップフロップ１２のクロック信号入力端に接続する。
【００８７】
第３段目のＤフリップフロップの出力端Ｑから出力される信号がレシーバイネーブル信号ＲＥとしてノーマルレシーバ２に出力される。また、３つのＤフリップフロップにおいて、各Ｄ入力端にはそれぞれ電源電圧ＶＤＤが印加され、各リセット信号入力端Ｒにはそれぞれパルス発生回路１５からの信号Ｓｒがそれぞれ入力されている。このようにすることにより、シリアルデータ信号の検出に要する時間が長くなるが、ノイズ等の要因でレシーバが反応した時にレシーバイネーブル信号ＲＥを誤って出力することが発生しにくくなる。また、Ｄフリップフロップの段数は、受信データ信号処理装置を使用するシステムに応じた数にすればよい。
【００８８】
また、前記第１及び第２の実施の形態では、Ｄフリップフロップ１２を使用したが、Ｄフリップフロップを使用せずにシュミット回路１４の出力信号Ｓ１をレシーバイネーブル信号ＲＥにすることもできる。このようにした場合、図６は図図９のようにそれぞれなり、シリアルデータ信号の検出に要する時間が長くなり、プロセス等の変動でも該時間が変わるが、回路規模を小さくすることができる。
【００８９】
また、シリアルデータ受信システムでなくても、異なる２点間の電位差のみを検出するような場合には、積分回路、シュミット回路が必要なく、図１０に示す回路構成で、ばらつきの少ない安定した動作を実現することができる。
【００９０】
上記した実施形態においては、信号検出部１１（または５１）の出力バッファ回路１１ｂ（または５１ｂ）をＣＭＯＳインバータ回路で構成したが、図１１に示すように、ＮＭＯＳトランジスタからなるインバータ回路で構成することもできる。
【００９１】
ＮＭＯＳからなるインバータ回路で構成した出力バッファ回路１１ｂ（または５１ｂ）は、電源電圧ＶＤＤと接地電圧の間に一段目のインバータを構成する抵抗７２とＮＭＯＳトランジスタ７１が直列に接続され、ＮＭＯＳトランジスタ７１のゲートにレシーバの出力信号が与えられる。そして、抵抗７２とＮＭＯＳトランジスタ７１の接続ノードからの出力信号が次段のインバータのゲートに与えられる。同じくＶＤＤと接地電圧の間に、次段のインバータを構成する抵抗７４とＮＭＯＳトランジスタ７３が直列に接続され、このゲートに前段のインバータの出力信号が与えられる。そして、抵抗７４とＮＭＯＳトランジスタ７３の接続ノードから出力バッファ回路１１ｂ（５１ｂ）の出力ＯＵＴ１が出力される。
【００９２】
図１１に示すように、出力バッファ回路回路１１ｂ（または５１ｂ）をＮＭＯＳトランジスタからなるインバータ回路で構成した場合、インバータスレッシュ電圧生成回路１６も１段目のインバータと同様の素子で形成される。このインバータスレッシュ電圧生成回路１６の回路構成を図１２に示す。
【００９３】
図１２に示すように、出力バッファ回路１１ｂはＮＭＯＳインバータ回路で構成されているので、インバータスレッシュ電圧生成回路１６も出力バッファ回路１１ｂ（５１ｂ）の前段のＮＭＯＳインバータ回路と同じサイズで抵抗１６３とＮＭＯＳトランジスタ１６４を電源電圧ＶＤＤと接地電圧の間に直列に接続する。その接続ノードをトランジスタのゲート入力し、抵抗とＮＭＯＳのダイオードを直列に接続した構成にする。そして、接続ノードから出力バッファ回路１１ｂ（５１ｂ）のインバータのスレッシュ電圧と同じ電位のスレッシュ電圧を生成して出力する。
【００９４】
【発明の効果】
以上説明したように、この発明の電位差検出回路は、異なる２点間の電位差を検出するシステムにおいて、差動増幅回路部とオフセット制御回路部のフィードバック信号を用いて信号検出部の差動増幅回路のオフセット値を決めているので、プロセス、温度等が変動した時でも、その値は変化することなく、安定したシステムを提供することが可能となる。データを受信した時に高速に検出信号を生成することができる。
【００９５】
信号検出部の出力バッファ回路のインバータ回路と同様の回路構成でインバータスレッシュ電圧生成回路を形成し、出力バッファ回路のインバータと同じのスレッシュ電圧を生成して出力する。そして、前記インバータスレッシュ電圧生成回路１６のインバータスレッシュ電圧と、前記リファレンスレシーバの出力をオペアンプで比較し、オペアンプからの比較結果を示す電圧がフィードバックされてオフセットの調整が行われる。即ち、インバータスレッシュ電圧生成回路のインバータスレッシュ電圧と、前記リファレンスレシーバの出力の２つの電位が同じになるように前記オフセット制御が行われる。オフセット制御は、自らのリファレンスレシーバと信号検出部の差動増幅回路も同じ手法で行われる。
【００９６】
この結果、リファレンスレシーバは、所定の電圧が閾値となり、信号検出部の差動増幅回路も同じ特性となる。よって、プロセス、温度、電圧等が変化しても差動増幅回路の閾値は一定となり、システムにおいて、信号の判定レベルが厳しい場合にも対応することが可能となる。
【００９７】
また、この発明のシリアルデータ検出回路によれば、差動増幅回路部とオフセット制御回路部のフィードバック信号を用いて、信号検出回路部のオフセット値を決めている。このことから、プロセス、温度等が変動した場合においても、該オフセット値の変動を低減させることができ、ＵＳＢ規格等に準拠した安定したシステムを提供することができると共に、シリアルデータを受信した時にシリアルデータ信号を検出したことを示す信号を高速に生成することができる。
【００９８】
具体的には、信号検出回路部に、信号検出部の出力信号を保持して出力し、出力信号がシリアルデータ信号を検出したか否かを示す信号をなすフリップフロップを使用することにより、シリアルデータ信号の検出を正確に行うことができると共に該検出に要する時間を短くすることができる。
【００９９】
また、信号検出回路部に、信号検出部の出力信号が入力され、出力信号がシリアルデータ信号を検出したか否かを示す信号をなす直列入力・直列出力型のシフトレジスタを使用することによって、ノイズ等の混入に起因するシリアルデータ信号の誤検出を防止することができる。
【０１００】
また、信号検出回路部に、第１信号検出部及び第２信号検出部の各出力信号のＯＲ演算が行われた結果を示す信号を保持して出力し、出力信号がシリアルデータ信号を検出したか否かを示す信号をなすフリップフロップを使用するようにした。このことから、シリアルデータ信号の検出を正確に行うことができると共に該検出に要する時間を短くすることができ、１対のシリアルデータ信号の信号レベルが所定レベルで一定になる時間が所定値を超える異常状態が発生しても後段の回路に該異常状態のデータを出力することができるため、該後段の回路によって該異常状態に対する処理を行わせることができる。
【０１０１】
また、信号検出回路部に、第１信号検出部及び第２信号検出部の各出力信号のＯＲ演算が行われた結果を示す信号を順次保持して出力し、出力信号がシリアルデータ信号を検出したか否かを示す信号をなす直列入力・直列出力型のシフトレジスタを使用するようにした。このことから、シリアルデータ信号の検出を正確に行うことができ、１対のシリアルデータ信号の信号レベルが所定レベルで一定になる時間が所定値を超える異常状態が発生しても後段の回路に該異常状態のデータを出力することができるため、該後段の回路によって該異常状態に対する処理を行わせることができる。更に、ノイズ等の混入に起因するシリアルデータ信号の誤検出を防止することができる。
【０１０２】
一方、信号検出回路部において、信号検出部の出力信号を積分し該積分して得られた信号を２値の信号に変換してシリアルデータ信号を検出したか否かを示す信号を生成するようにした。このことから、回路規模の増大を小さくして回路のレイアウト面積の増加を小さくすることができる。
【０１０３】
また、信号検出回路部において、第１信号検出部及び第２信号検出部の各出力信号を合成して積分し該積分して得られた信号を２値の信号に変換してシリアルデータ信号を検出したか否かを示す信号を生成するようにした。このことから、回路規模の増大を小さくして回路のレイアウト面積の増加を小さくすることができる。
【０１０４】
また、前記差動増幅回路部及び信号検出部は、同じ回路構成で同じ特性を有する差動増幅回路、及び同じ回路構成で同じ特性を有するオフセット回路をそれぞれ備えるようにした。このことから、プロセス、温度等が変動した場合においても、信号検出部のオフセット値の変動を更に低減させることができる。
【０１０５】
また、この発明の受信データ信号処理装置は、シリアルデータ検出回路において、差動増幅回路部とオフセット制御回路部のフィードバック信号を用いて、信号検出回路部のオフセット値を決めている。このことから、プロセス、温度等が変動した場合においても、該オフセット値の変動を低減させることができ、ＵＳＢ規格等に準拠する安定したシステムを提供することができると共に、シリアルデータを受信した時にシリアルデータ信号を検出したことを示す信号を高速に生成することができるため、シリアルデータ信号の受信を正確に検出することができ、受信した信号に対する正確な信号処理を行うことができる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態におけるシリアルデータ検出回路の例を示した回路図である。
【図２】図１における信号検出部１１の内部回路例を示した回路図である。
【図３】図１におけるリファレンスレシーバ１７の内部回路例を示した回路図である。
【図４】図１におけるインバータスレッシュ電圧生成回路１６の内部回路例を示した回路図である。
【図５】図１〜図４で示したシリアルデータ検出回路４の各部の波形例を示したタイミングチャートである。
【図６】この発明の第２の実施形態におけるシリアルデータ検出回路の例を示した回路図である。
【図７】図６で示したシリアルデータ検出回路４ａの各部の波形例を示したタイミングチャートである。
【図８】図６で示した積分回路５３の内部回路例を示した図である。
【図９】この発明の第２の実施形態におけるシリアルデータ検出回路の他の例を示した回路図である。
【図１０】この発明の電位検出回路の他の例を示した回路図である。
【図１１】この発明の用いられる信号検出部の他の例を示した回路図である。
【図１２】図１１に示した信号検出部を用いた場合のインバータスレッシュ電圧生成回路１６の内部回路例を示した回路図である。
【図１３】従来の受信データ信号処理装置の例を示したブロック図である。
【図１４】図１０の各部の信号例を示したタイミングチャートである。
【図１５】図１０における信号検出用レシーバ１０３の回路例を示した図である。
【図１６】図１０における信号検出用レシーバ１０３の他の回路例を示した図である。
【符号の説明】
１　受信データ信号処理装置
２　ノーマルレシーバ
３　ディジタル信号処理回路
４、４ａ　シリアルデータ検出回路
１１、５１　信号検出部
１１ａ、５１ａ　レシーバ
１１ｂ、５１ｂ　出力バッファ回路
１２　Ｄフリップフロップ
１３、５３　積分回路
１４　シュミット回路
１５　パルス発生回路
１６　インバータスレッシュ電圧生成回路
１７　リファレンスレシーバ
１８　オペアンプ
２１　差動増幅回路部
２２　出力回路部
２３　オフセット回路部
５２　ＯＲ回路[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a potential difference detection circuit used in a high-speed serial communication system using a USB or the like, a serial data detection circuit using the potential difference detection circuit, and a reception data signal processing device using the serial data detection circuit.
[0002]
[Prior art]
Recently, the interface of a product has been speeded up, and a system using high-speed serial communication has been developed. For example, there is a system using USB as such high-speed serial communication. As the USB standard, there was the USB 1.1 standard. However, the development of a system using the USB 2.0 standard that can obtain a communication speed of 480 Mbps higher than the USB 1.1 standard is in progress. When receiving data in such a system, the presence or absence of connection of the transmission medium and the presence or absence of received data are determined by the value of the signal amplitude level, and if the value exceeds a predetermined threshold, the received data is determined. A predetermined signal reproduction process is performed on the received data, and if the signal does not exceed the threshold, the signal reproduction process is not performed on the received data.
[0003]
FIG. 13 is a block diagram showing an example of a conventional reception data signal processing device conforming to the USB 2.0 standard.
[0004]
A reception data signal processing apparatus 100 shown in FIG. 13 is a normal receiver that performs normal signal processing for internally converting a pair of serial data signals having opposite signal levels transmitted from the serial transmission lines DP and DM into digital signals. 101, a digital signal processing circuit 102 that performs predetermined processing on a signal (OUTa) output from the normal receiver 101 and outputs the processed signal, and whether a serial data signal has been received from the serial transmission lines DP and DM. And a signal detection receiver 103 for performing detection.
[0005]
Further, an integration circuit 104 for integrating and outputting the output signal OUTb of the signal detection receiver 103 and a receiver enable signal RE for shaping the output signal of the integration circuit 104 to perform enable control of the normal receiver 101 are provided. A Schmitt circuit 105 for generating and outputting the generated signal to the normal receiver 101. The signal detection receiver 103, the integration circuit 104, and the Schmitt circuit 105 detect whether or not a serial data signal is input from the serial transmission lines DP and DM, and perform drive control of the normal receiver 101 according to the detection result. The serial data detection circuit 106 is included.
[0006]
In a system such as a USB, each node of the serial transmission lines DP and DM is at a low level during an idle state. At this time, the output of the normal receiver 101 becomes unstable, and a problem may occur in the signal processing of the digital signal processing circuit 102. In order to avoid such a problem, the signal detection receiver 103 is provided, and control is performed so that the normal receiver 101 operates only during a period when the signal is detected by the signal detection receiver 103. For this reason, a receiver provided with an offset in the threshold is used as the signal detection receiver 103.
[0007]
FIG. 14 is a timing chart showing a signal example of each unit in FIG. As the signal detection receiver 103, a receiver having an offset in the threshold level as described above is used. Then, when the reception of the serial data signal from the serial transmission lines DP and DM is detected, a pulse signal corresponding to the data signal is generated and output as the output signal OUTb. After the output signal OUTb is integrated by the integration circuit 104, the waveform is shaped by the Schmitt circuit 105, converted into a binary signal, and output to the normal receiver 101 as the receiver enable signal RE.
[0008]
That is, when detecting the reception of the serial data signal from the serial transmission lines DP and DM, the serial data detection circuit 106 raises the receiver enable signal RE to a high level and activates the normal receiver 101. When the reception of the serial data signal is not detected, the serial data detection circuit 106 sets the receiver enable signal RE to low level and stops the operation of the normal receiver 101.
[0009]
15 and 16 show circuit configuration examples of the conventional signal detection receiver 103. FIG. The signal detection receiver 103 shown in FIG. 15 has the same circuit configuration as a normal type receiver, except that input transistors 111 and 112, which are P-channel MOS transistors (hereinafter, referred to as PMOS transistors), have different sizes. , An offset is provided. Note that a constant bias voltage is applied to the gate of the PMOS transistor 113.
[0010]
On the other hand, in the signal detection receiver 103 of another circuit example shown in FIG. 16, the input transistors 121 and 122, which are PMOS transistors, are PMOS transistors of the same size and form a differential pair. A constant current ia from a constant current source 130 is applied by PMOS transistors 131 to 133 to a connection between the input transistor 121 and an N-channel MOS transistor (hereinafter, referred to as an NMOS transistor), and a threshold value is offset.
[0011]
[Problems to be solved by the invention]
However, the configuration shown in FIGS. 15 and 16 has a problem in that the characteristics of the transistor in the signal detection receiver 103 change due to variations in process, temperature, and the like, and the offset varies. In order to reduce the variation of the offset, a method of increasing the gate area of each input transistor can be considered. However, this causes a problem that the operation speed of the signal detection receiver 103 decreases. In addition, there is a limit in the offset variation range that can be suppressed.
[0012]
The present invention has been made in order to solve the above-described problems, and has reduced the variation in offset and enabled high-speed operation by adjusting the amount of current for offset according to the process, temperature, and the like. , A potential difference detection circuit for detecting a potential difference between two points such as serial data conforming to the USB standard, a serial data detection circuit using the potential difference detection circuit, and a reception data signal processing device using the serial data detection circuit The purpose is to do.
[0013]
[Means for Solving the Problems]
A potential difference detecting circuit according to the present invention is a circuit for detecting a potential difference between two points, wherein an offset is provided for a predetermined one potential, and the potential difference is detected when the other potential is larger than the voltage provided with the offset. A signal detection circuit unit having a differential amplifier circuit that outputs a predetermined signal indicating that the signal has been output, and an output buffer circuit that outputs a signal in accordance with the output from the differential amplifier circuit; A reference differential amplifier circuit section for providing an offset to one input voltage for differentially amplifying and outputting a threshold voltage; a threshold voltage generating section for generating a voltage equal to a threshold voltage of the output buffer circuit; The offset of the reference differential amplifying circuit is controlled so that the output voltage of the dynamic amplifying circuit becomes equal to the threshold voltage of the output buffer circuit. While, those comprising an offset control circuit unit for controlling the offset of the differential amplifier circuit in the signal detecting circuit unit.
[0014]
Specifically, the output buffer circuit is formed of a CMOS inverter circuit, and the threshold voltage generation section connects a P-channel MOS transistor and an N-channel MOS transistor in series between a power supply voltage and a ground voltage, and A node is input to the gate of each transistor, and a threshold voltage is output from the connection node.
[0015]
Further, the signal detection circuit section provides an offset with respect to one first potential between two points and outputs a binary signal according to a voltage difference from the other second potential. A first signal detection unit having an output buffer circuit and a differential amplifier circuit for providing an offset with respect to the second potential and outputting a binary signal corresponding to a voltage difference from the first potential And a second signal detection unit having an output buffer circuit, and an OR circuit for inputting output signals of the first signal detection unit and the second signal detection unit to corresponding input terminals. Constitute.
[0016]
Further, the signal detection circuit includes a differential amplifier circuit to which the potential between the two points is input to a corresponding input terminal, and a differential amplifier circuit according to a control signal from the offset control circuit unit. An offset circuit for adding an offset current to a current output from one of the paired transistors, wherein the reference differential amplifier circuit section has the same circuit configuration and the same characteristics as the differential amplifier circuit of the signal detection circuit section. And a differential amplifier circuit having the same circuit configuration and the same characteristics as the offset circuit of the signal detection circuit section.
[0017]
Also, the serial data detection circuit of the present invention is a serial data detection circuit for detecting whether or not a pair of serial data signals having opposite signal levels is input, wherein the potential of one of the predetermined serial data signals is When the potential of the other serial data signal is greater than the voltage at which the offset is provided, a differential amplifier circuit that outputs a predetermined signal indicating that a known pressure data signal has been detected, An output buffer circuit that outputs a signal according to the output from the dynamic amplification circuit; and an offset for one input voltage that differentially amplifies and outputs different predetermined constant voltages. A reference differential amplifier circuit section, a threshold voltage generation section that generates the same voltage as a threshold voltage of the output buffer circuit, Controlling the offset of the reference differential amplifier circuit section so that the output voltage of the reference differential amplifier circuit section and the threshold voltage of the output buffer circuit become the same, and controlling the differential amplifier circuit in the signal detection circuit section. And an offset control circuit for controlling the offset.
[0018]
Specifically, the output buffer circuit is formed of a CMOS inverter circuit, and the threshold voltage generation section connects a P-channel MOS transistor and an N-channel MOS transistor in series between a power supply voltage and a ground voltage, and A node is input to the gate of each transistor, and a threshold voltage is output from the connection node.
[0019]
In addition, the signal detection circuit provides an offset with respect to the potential of one of the serial data signals, and outputs a binary signal corresponding to a voltage difference from the potential of the other serial data signal. A first signal detecting unit having an output buffer circuit and an offset with respect to the potential of the other serial data signal, and a binary signal corresponding to a voltage difference between the potential of the one serial data signal and the first serial data signal. A second signal detector having a differential amplifier circuit and an output buffer circuit for outputting, and an OR circuit for inputting output signals of the first signal detector and the second signal detector to corresponding input terminals And so on.
[0020]
Also, the signal detection circuit is configured to respond to a control signal from the offset control circuit unit and a differential amplifier circuit to which the potentials of the pair of serial data signals having the opposite signal levels are input to corresponding input terminals. An offset circuit for adding an offset current to a current output from one of the transistors forming a differential pair of the differential amplifier circuit, wherein the reference differential amplifier circuit section includes a differential amplifier for the signal detection circuit section. It can be configured to include a differential amplifier circuit having the same characteristics and the same circuit configuration as the circuit, and an offset circuit having the same characteristics and the same circuit configuration as the offset circuit of the signal detection circuit unit.
[0021]
Further, the signal detection circuit section provides an offset for one of the predetermined serial data, and a binary signal corresponding to a voltage difference between the voltage of the other serial data signal and the voltage of the serial data signal provided with the offset. A signal detection unit having a differential amplifier circuit that outputs a signal and an output buffer circuit; and a signal that holds and outputs an output signal of the signal detection unit and that indicates whether the output signal has detected a potential difference. It may be configured to include a flip-flop that outputs the signal and a reset circuit that resets the flip-flop to an initial value when the output signal of the signal detection unit has the same potential for a predetermined time or more.
[0022]
Further, the signal detection circuit unit provides an offset to one of the predetermined serial data signals, and responds to a voltage difference between the voltage of the other serial data signal and the voltage of the serial data signal provided with the offset. One signal detection unit having a differential amplifier circuit that outputs a binary signal and an output buffer circuit, and an output signal of the signal detection unit is input and indicates whether or not the output signal has detected a serial data signal. A serial input / serial output type shift register that forms a signal; and a reset circuit that resets data stored in the shift register to an initial value when an output signal of the signal detection unit has the same potential for a predetermined time or more. It can be configured as follows.
[0023]
Further, the signal detection circuit section provides an offset with respect to the first serial data signal, which is one of the predetermined serial data signals, and compares the offset with the voltage of the second serial data signal, which is the other serial data signal. A first signal detector having a differential amplifier circuit and an output buffer circuit for outputting a binary signal corresponding to a voltage difference between the provided first serial data signal and a second serial data signal; An offset buffer is provided, comprising: a differential amplifier circuit for outputting a binary signal corresponding to a voltage difference between the voltage of the first serial data signal and the voltage of the second serial data signal having the offset; and an output buffer circuit. A second signal detection unit, a logical sum circuit in which each output signal of the first signal detection unit and the output signal of the second signal detection unit is input to a corresponding input terminal, and the logical sum circuit And a flip-flop that outputs a signal indicating whether or not the output signal has detected a serial data signal, and a flip-flop when the output signal of the OR circuit has the same potential for a predetermined time or more. And a reset circuit for resetting to an initial value.
[0024]
Further, the signal detection circuit section provides an offset with respect to a predetermined one of the first serial data signals, which is the serial data signal, and compares the voltage of the second serial data signal, which is the other serial data signal, with the offset. A first signal detection unit having a differential amplifier circuit for outputting a binary signal corresponding to a voltage difference from a voltage of the first serial data signal and an output buffer circuit; A differential amplifier circuit and an output buffer circuit for outputting a binary signal corresponding to a voltage difference between the voltage of the first serial data signal and the voltage of the second serial data signal provided with the offset. A second signal detection unit, a logical sum circuit in which each output signal of the first signal detection unit and the second signal detection unit is input to a corresponding input terminal, and the logical sum circuit And a serial input / serial output type shift register which forms a signal indicating whether or not the output signal detects a serial data signal, and when the output signal of the OR circuit has the same potential for a predetermined time or more. And a reset circuit for resetting the data stored in the shift register to an initial value.
[0025]
On the other hand, the reset circuit combines an output signal of the first signal detection unit and the output signal of the second signal detection unit, integrates and outputs the integrated signal, and converts an output signal of the integration circuit into a binary signal. And a reset signal generating circuit that generates and outputs a reset signal to the flip-flop in accordance with a predetermined change in the signal level of the output signal of the Schmitt circuit.
[0026]
The reset circuit combines an output signal of the first signal detection unit and the output signal of the second signal detection unit, integrates and outputs the integrated signal, and converts an output signal of the integration circuit into a binary signal. And a reset signal generating circuit that generates and outputs a reset signal to the shift register according to a predetermined change in the signal level of the output signal of the Schmitt circuit. .
[0027]
Further, the signal detection circuit unit provides an offset to one of the predetermined serial data signals, and responds to a voltage difference between the voltage of the other serial data signal and the voltage of the serial data signal provided with the offset. One signal detection unit having a differential amplifier circuit that outputs a binary signal and an output buffer circuit; an integration circuit that integrates and outputs an output signal of the signal detection unit; A Schmitt circuit that converts the output signal into a value signal and outputs a signal indicating whether or not the output signal has detected a serial data signal.
[0028]
Further, the signal detection circuit section provides an offset with respect to the first serial data signal, which is one of the predetermined serial data signals, and compares the offset with the voltage of the second serial data signal, which is the other serial data signal. A first signal detector having a differential amplifier circuit and an output buffer circuit for outputting a binary signal corresponding to a voltage difference between the provided first serial data signal and a second serial data signal; A differential amplifier circuit and an output buffer circuit for providing a binary signal corresponding to a voltage difference between the voltage of the first serial data signal and the voltage of the second serial data signal provided with the offset. A second signal detection circuit, an integration circuit that combines and integrates output signals of the first signal detection unit and the second signal detection unit, and outputs the integrated signal. And converts the signal into a binary signal, and Schmitt circuit output signal forms a signal indicating whether it has detected a serial data signal, it may be configured with.
[0029]
In addition, a reception data signal processing device according to the present invention includes a signal detection unit that converts a pair of serial data signals having opposite signal levels input from a serial transmission line into a binary signal and outputs the binary signal. A digital signal processing circuit for performing predetermined processing on a digital signal output from the unit and outputting the digital signal; and detecting whether or not the pair of serial data signals has been input, and detecting the input of the serial data signal. And a serial data detection circuit that activates the receiver circuit, wherein the serial data detection circuit has an offset with respect to the potential of one of the predetermined serial data signals. And the potential of the other serial data signal is higher than the voltage provided with the offset. And a differential amplifier circuit that outputs a predetermined signal indicating that a known pressure data signal has been detected, and an output buffer circuit that outputs a signal in accordance with an output from the differential amplifier circuit. A differential amplifier circuit for reference for providing an offset with respect to one input voltage for differentially amplifying and outputting different predetermined constant voltages, and a threshold voltage for generating the same voltage as the threshold voltage of the output buffer circuit A generation unit, and controls an offset of the reference differential amplifier circuit unit so that an output voltage of the reference differential amplifier circuit unit and a threshold voltage of the output buffer circuit are equal to each other. An offset control circuit for controlling the offset of the differential amplifier circuit.
[0030]
Specifically, the output buffer circuit is formed of a CMOS inverter circuit, and the threshold voltage generation section connects a P-channel MOS transistor and an N-channel MOS transistor in series between a power supply voltage and a ground voltage, and A node is input to the gate of each transistor, and a threshold voltage is output from the connection node.
[0031]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
First embodiment
FIG. 1 is a circuit diagram showing an example of a serial data detection circuit according to the first embodiment of the present invention. FIG. 1 shows an example in which the present invention is used in a received data signal processing device conforming to the USB 2.0 standard.
[0032]
In FIG. 1, a reception data signal processing device 1 performs a normal signal processing in which a pair of serial data signals having opposite signal levels transmitted from serial transmission lines DP and DM are internally converted into digital signals. A receiver 2, a digital signal processing circuit 3 that performs predetermined processing on a signal output from the normal receiver 2 and outputs the processed signal, and detects whether a serial data signal has been input from the serial transmission lines DP and DM. And a serial data detecting circuit 4.
[0033]
When detecting that a serial data signal has been input from the serial transmission lines DP and DM, the serial data detection circuit 4 of the present invention raises the receiver enable signal RE to a high level to activate the normal receiver 2. When the serial data detection circuit 4 does not detect that a serial data signal has been input, it sets the receiver enable signal RE to low level and stops the operation of the normal receiver 2.
[0034]
The serial data detection circuit 4 includes a signal detection unit 11 connected to input terminals corresponding to the serial transmission lines DP and DM, and a D flip-flop 12 having an output signal of the signal detection unit 11 input to a clock signal input terminal. , Is provided. The signal detection unit 11 includes a receiver 11a composed of a differential amplifier circuit to which a pair of serial data signals is connected, which is connected to input terminals corresponding to the serial transmission lines DP and DM, and an output from the receiver 11a. An output buffer circuit 11b for converting into a binary signal is provided. The receiver 11a has a predetermined offset in the threshold. The output buffer circuit 11b is composed of a two-stage inverter circuit as described later.
[0035]
A receiver enable signal RE for controlling the operation of the normal receiver 2 is output from an output terminal Q of the D flip-flop 12, and a power supply voltage VDD is applied to a D input terminal of the D flip-flop 12.
[0036]
Further, the serial data detection circuit 4 includes an integration circuit 13 for integrating the output signal of the signal detection unit 11, a Schmitt circuit 14 for shaping and outputting a signal output from the integration circuit 13, and a Schmitt circuit 14. And a pulse generation circuit 15 that generates a pulse in accordance with the input signal and outputs the pulse to a reset signal input terminal R of the D flip-flop 12.
[0037]
Further, the serial data detection circuit 4 forms a differential amplifier in which a predetermined reference voltage Vr is applied to an inverting input terminal, a non-inverting input terminal is provided, and an offset is provided for a signal input to the inverting input terminal. A voltage comparison between the reference receiver 17 and an output voltage (OUT) from the reference receiver 17 and an inverter threshold voltage generation circuit 16 described later is performed, and a voltage corresponding to the comparison result is output to the receiver 11a and the reference receiver 17, respectively. And an operational amplifier 18.
[0038]
Note that the pulse generation circuit 15 forms a reset signal generation circuit, the reference receiver 17 forms a differential amplifier circuit section, and the inverter threshold voltage generation circuit 16 and the operational amplifier 18 form an offset control circuit section.
[0039]
In the receiver 11a, the serial transmission line DP is connected to the non-inverting input terminal, the serial transmission line DM is connected to the inverting input terminal, and the output terminal is connected to the input of the inverter of the output buffer circuit 11b. The output of the output buffer circuit 11b is connected to the D flip-flop 12 and the integration circuit 13.
[0040]
In the reference receiver 17, the reference voltage Vr is input to the inverting input terminal, and the ground voltage is input to the non-inverting input terminal. The output voltage OUT of the reference receiver 17 is input to the inverting input terminal of the operational amplifier 18, and the output voltage of the inverter threshold voltage generating circuit 16 is input to the non-inverting input terminal of the operational amplifier 18. The output signal of the operational amplifier 18 is output to the receiver 11a and the reference receiver 17 as a control signal Sc for controlling the offset.
[0041]
Next, an internal circuit configuration of the signal detection circuit unit 11 will be described with reference to FIG. FIG. 2 is a diagram illustrating an example of an internal circuit of the signal detection circuit unit 11.
[0042]
2, the signal detection circuit unit 11 includes a differential amplifier circuit unit 21, an output circuit unit 22 forming a current mirror circuit, an offset circuit unit 23, and an output buffer circuit 11b including a two-stage inverter circuit. And is composed of
[0043]
The differential amplifier circuit section 21 includes PMOS transistors 31 to 33 and NMOS transistors 34 and 35. The PMOS transistors 31 and 32 and the NMOS transistor 34 are connected in series between the power supply voltage VDD and the ground voltage. I have.
[0044]
Further, a series circuit of the PMOS transistor 33 and the NMOS transistor 35 is connected in parallel with a series circuit of the PMOS transistor 32 and the NMOS transistor 34. The NMOS transistors 34 and 35 have their gates and drains connected to form diodes. A predetermined constant voltage is applied to the gate of the PMOS transistor 31 to be biased, and the PMOS transistor 31 forms a constant current source. The gate of the PMOS transistor 32 has a non-inverting input terminal connected to the serial transmission line DP, and the gate of the PMOS transistor 33 has an inverting input terminal connected to the serial transmission line DM.
[0045]
The output circuit unit 22 includes PMOS transistors 37 and 38 and NMOS transistors 39 and 40, and the PMOS transistors 37 and 38 form a current mirror circuit. The NMOS transistor 39 forms a current mirror circuit with the NMOS transistor 34, and the NMOS transistor 40 forms a current mirror circuit with the NMOS transistor 35. A series circuit of a PMOS transistor 37 and an NMOS transistor 39 and a series circuit of a PMOS transistor 38 and an NMOS transistor 40 are connected in parallel between the power supply voltage VDD and the ground voltage. A connection between the PMOS transistor 37 and the NMOS transistor 39 forms an output terminal of the receiver 11a, and an output signal is provided to a node of the output buffer circuit 11b.
[0046]
The gates of the PMOS transistors 37 and 38 are connected and connected to the drain of the PMOS transistor 38. The gate of the NMOS transistor 39 is connected to the gate of the NMOS transistor 34, and this connection is connected to the drain of the NMOS transistor 34. Similarly, the gate of the NMOS transistor 40 is connected to the gate of the NMOS transistor 35, and the connection is connected to the drain of the NMOS transistor 35.
[0047]
Next, the offset circuit section 23 includes PMOS transistors 41 and 42, and a series circuit of the PMOS transistors 41 and 42 is connected between the power supply voltage VDD and the drain of the NMOS transistor 35. The gate of the PMOS transistor 41 is connected to the ground voltage, and the control signal Sc from the operational amplifier 18 is input to the gate of the PMOS transistor 42.
[0048]
The output buffer circuit 11b is composed of a two-stage CMOS inverter. A PMOS transistor 43 and an NMOS transistor 44 constituting a first-stage inverter are connected in series between the power supply voltage VDD and the ground voltage. The gates of the transistors are connected to each other, and the output signal of the receiver 11a is supplied to this gate. Then, an output signal from a connection node between the PMOS transistor 43 and the NMOS transistor 44 is supplied to the gate of the next-stage inverter. Similarly, a PMOS transistor 45 and an NMOS transistor 46 constituting the next-stage inverter are connected in series between VDD and the ground voltage, the gates of the transistors are connected to each other, and the output signal of the preceding-stage inverter is supplied to this gate. . Then, the output OUT1 of the output buffer circuit 11b is output from the connection node between the PMOS transistor 45 and the NMOS transistor 46.
[0049]
In such a configuration of the signal detection circuit section 11, the drain current of the NMOS transistor 34 is defined as i1, and the drain current of the NMOS transistor 35 is defined as i2. Further, the current flowing from the offset circuit section 23 to the drain of the NMOS transistor 35 is defined as i3, and the drain current of the PMOS transistor 33 is defined as i4. The current i2 is the sum of the current i3 and the current i4, and the current i3 is for providing an offset to the threshold of the receiver 11.
[0050]
The current i1 is determined by the voltage value of the input voltage from the serial transmission line DP, and the current i4 is determined by the voltage value of the input voltage from the serial transmission line DM. The offset of the threshold value of the receiver 11 increases in proportion to the current value of the current i3, and this offset value can be adjusted by the voltage of the control signal Sc input from the operational amplifier 18. That is, as the input voltage from the operational amplifier 18 decreases, the current i3 increases and the offset increases. As the input voltage from the operational amplifier 18 increases, the current i3 decreases and the offset decreases. Thus, the offset of the receiver 11a can be adjusted according to the output signal Sc of the operational amplifier 18.
[0051]
FIG. 3 is a diagram illustrating an example of an internal circuit of the reference receiver 17. In FIG. 3, the same components as those in FIG. 2 are denoted by the same reference numerals, and the description thereof is omitted here.
[0052]
In FIG. 3, the reference receiver 17 includes a differential amplifier circuit section 21, an output circuit section 22 forming a current mirror circuit, and an offset circuit section 23. That is, the reference receiver 17 has the same configuration as that of the signal detection unit 11 except for the output buffer circuit 11b.
[0053]
In the differential amplifier circuit section 21, the ground voltage is input to the gate of the PMOS transistor 32, and the reference voltage Vr is input to the gate of the PMOS transistor 33.
[0054]
The connection between the PMOS transistor and the NMOS transistor 39 of the output circuit unit 22 constituting the current mirror circuit forms the output terminal of the reference receiver 17, and the output signal OUT is output.
[0055]
The output output from the reference receiver 17 is input to a non-inverting input of an operational amplifier 18. The voltage from the inverter threshold voltage generation circuit 16 is input to the inverting input of the operational amplifier 18. The inverter threshold voltage generation circuit 16 is formed of the same elements as those of the inverter circuit preceding the output buffer circuit 11b of the signal detection output section 11, and generates the same voltage as the threshold voltage of the inverter.
[0056]
FIG. 4 shows an internal configuration of the inverter threshold voltage generation circuit 16. Since the output buffer circuit 11b is composed of a CMOS inverter circuit, the inverter threshold voltage generating circuit 16 has the same size as that of the CMOS inverter circuit preceding the output buffer circuit 11b and connects the PMOS transistor 161 and the NMOS transistor 162 to the power supply VDD and the ground. Connect in series between voltages. The connection node is input to the gate of each transistor, and a PMOS and an NMOS diode are connected in series. Then, a threshold voltage having the same potential as the threshold voltage of the inverter of the output buffer circuit 11b is generated and output from the connection node.
[0057]
The operational amplifier 18 compares the inverter threshold voltage of the inverter threshold voltage generating circuit 16 with the output of the reference receiver 17, and the voltage indicating the comparison result from the operational amplifier 18 is fed back to adjust the offset. That is, the offset control is performed so that the inverter threshold voltage of the inverter threshold voltage generation circuit 16 and the two potentials of the output of the reference receiver 17 become the same. In the offset control, the own reference receiver 17 and receiver 11b are performed in the same manner.
[0058]
As described above, the reference receiver 17 has the predetermined voltage VR as the threshold, and the receiver 11a has the same characteristics. Therefore, the threshold value of the receiver 11a becomes constant even when the process, temperature, voltage, and the like change, and the system can cope with a case where the signal determination level is severe. Further, conventionally, the area of the transistor is increased in order to suppress the variation. However, since it is adjusted by itself, this is not necessary, and high-speed operation is possible.
[0059]
In the potential difference detection circuit including the signal detection unit 11, the reference receiver 17, the inverter threshold voltage generation circuit 16, and the operational amplifier 18, a detection signal based on the potential difference between the two points DP and DM is output from the signal detection unit 11.
[0060]
On the other hand, the amplitude of the serial data signal specified by the USB 2.0 standard is 400 mV, which is considerably smaller than 3.3 V specified by the USB 1.1 standard. Thus, even when the amplitude of the serial data signal becomes small and it is difficult to determine the data reception, the serial data detection circuit 4 shown in FIGS. It is possible to accurately determine the reception of the data signal. Further, the serial data detection circuit 4 does not need to increase the gate area of the input transistor in order to suppress the variation in the offset as in the related art, and can perform high-speed operation.
[0061]
Next, FIG. 5 is a timing chart showing a waveform example of each part of the serial data detection circuit 4 shown in FIGS. 1 to 4, and the generation of the receiver enable signal RE in the serial data detection circuit 4 using FIG. An operation example will be described. Note that VP indicates the voltage at the connection between the PMOS transistor 32 and the NMOS transistor 34 in FIG. 2, and VM indicates the voltage at the connection between the PMOS transistor 33 and the NMOS transistor 35 in FIG. V1 indicates an offset voltage of the differential output, and the offset voltage V1 is a voltage proportional to the reference voltage VR.
[0062]
The output signal OUT1 of the output buffer circuit 11b of the signal detection unit 11 becomes a clock signal of the D flip-flop 12, and the D flip-flop 12 outputs when the clock signal rises because the power supply voltage VDD is applied to the D input terminal. A high-level receiver enable signal RE is output from the terminal Q, and the normal receiver 2 is operated. The signal OUT1 output from the output buffer circuit 11b of the signal detection unit 11 is also input to the integration circuit 13 at the same time, integrated by the integration circuit 13 and output to the Schmitt circuit 14.
[0063]
The Schmitt circuit 14 outputs a signal S1 obtained by shaping the input signal into a binary signal to the pulse generation circuit 15. While serial data is being input from the serial transmission lines DP and DM, a pulse signal is output from the signal detection unit 11, and a low-level signal is output from the output terminal of the pulse generation circuit 15 during this time. When the serial data is no longer input from the serial transmission lines DP and DM, the output signal OUT1 of the signal detection unit 11 becomes low level, and a high-level pulse signal Sr is output from the output terminal of the pulse generation circuit 15.
[0064]
When the input signal S1 falls from the high level to the low level, the pulse generation circuit 15 outputs a predetermined one-shot pulse to the reset signal input terminal R of the D flip-flop 12 as the signal Sr. When a high-level pulse is input to the reset signal input terminal R, the D flip-flop 12 lowers the receiver enable signal RE from the output terminal Q from a high level to a low level at the same time as the falling of the pulse. 2 is stopped.
[0065]
As described above, the serial data detection circuit according to the first embodiment uses the operational amplifier 18 to set the two potentials of the inverter threshold voltage of the inverter threshold voltage generation circuit 16 and the output of the reference receiver 17 to the same voltage. In this way, the offset adjustment of the reference receiver 17 with respect to the differential amplifier circuit unit 21 is performed by the offset circuit unit 23, and the same offset adjustment as that performed by the reference receiver 17 is also performed by the receiver 11a. The offset of the receiver 11a is made constant.
[0066]
By doing as described above, it is possible to reduce the variation of the offset in the receiver for serial data detection specified in the USB standard or the like, and to accurately detect a small amplitude serial data signal as in the USB 2.0 standard or the like. It can be performed at high speed.
[0067]
Second embodiment
The USB standard prohibits a state in which a pair of serial data signals from a serial transmission line is at a high level or a low level for a predetermined bit length or more. However, in the first embodiment, when such a state occurs, the operation of the normal receiver 2 is stopped because the serial data signal cannot be detected, so that the occurrence of the abnormal state as described above may be detected. Can not. Accordingly, a second aspect of the present invention is to prevent the normal receiver 2 from stopping operation even when a state in which a pair of serial data signals from the serial transmission line is at a high level or a low level for a predetermined bit length or more occurs. Embodiment.
[0068]
FIG. 6 is a circuit diagram showing an example of a serial data detection circuit according to the second embodiment of the present invention. 6, the same components as those in FIG. 1 are denoted by the same reference numerals, and the description thereof will be omitted, and only the differences from FIG. 1 will be described. FIG. 6 also shows, as an example, a case where the present invention is used in a received data signal processing device conforming to the USB 2.0 standard.
[0069]
6 is different from FIG. 1 in that a signal detection unit 51 and an OR circuit 52 including a receiver 51a and an output buffer 51b are added, and the circuit configuration of the integration circuit 13 in FIG. Therefore, the serial data detection circuit 4 of FIG. 1 is replaced by the serial data detection circuit 4a, and the reception data signal processing device 1 of FIG. 1 is replaced by the reception data signal processing device 1a. It is in.
[0070]
In FIG. 6, a reception data signal processing device 1a includes a normal receiver 2, a digital signal processing circuit 3, a serial data detection circuit 4a for detecting whether or not a serial data signal is input from the serial transmission lines DP and DM. It is composed of
[0071]
When detecting that a serial data signal has been input from the serial transmission lines DP and DM, the serial data detection circuit 4a raises the receiver enable signal RE to a high level to activate the normal receiver 2. When the serial data detection circuit 4a does not detect the input of the serial data signal, it sets the receiver enable signal RE to low level and stops the operation of the normal receiver 2.
[0072]
The serial data detection circuit 4a includes a signal detection unit 11 having a receiver 11a, and a differential amplifier circuit connected to input terminals corresponding to the serial transmission lines DP and DM and receiving a pair of serial data signals. A signal detection unit 51 including a receiver 51a, an OR circuit 52 that performs a logical sum (OR) operation on the output signals OUT1 and OUT2 of the signal detection units 11 and 51, and an output signal of the OR circuit 52 is a clock signal. And a D flip-flop 12 input to the input terminal.
[0073]
In this case, the receiver 11a of the signal detector 11 functions as a first receiver, and the receiver 51a of the signal detector 51 functions as a second receiver. The receiver 51a has a predetermined offset in the threshold value similarly to the receiver 11a. The serial data detection circuit 4a includes an integration circuit 53 for combining and integrating the output signals of the signal detection units 11 and 51, and a Schmitt circuit 14 for shaping the waveform of the signal output from the integration circuit 53 and outputting the shaped signal. , A pulse generation circuit 15, a reference voltage generation circuit 16, a reference receiver 17, and an operational amplifier 18.
[0074]
The output terminal of the output buffer circuit 11b of the signal detection unit 11 is connected to one input terminal of the OR circuit 52 and the integration circuit 53, respectively. In the receiver 51a of the signal detection unit 51, the serial transmission line DM is connected to the non-inverting input terminal, the serial transmission line DP is connected to the inverting input terminal, and the output of the OR circuit 52 is output via the output buffer circuit 51b. The other input terminal is connected to the integration circuit 53, respectively.
[0075]
On the other hand, the output signal of the operational amplifier 18 is output to the sheavers 11 and 51 and the reference receiver 17 as a control signal Sc for controlling the offset. Note that an example of an internal circuit of the signal detection unit 51 has the same configuration as the signal detection unit 11 of FIG. However, in the case of the signal detection unit 51, the serial transmission line DM is connected to the gate of the PMOS transistor 32 in FIG. 2, and the serial transmission line DP is connected to the gate of the PMOS transistor 33 in FIG.
[0076]
Next, FIG. 7 is a timing chart showing a waveform example of each part of the serial data detection circuit 4a shown in FIG. 6, and an example of a generation operation of the receiver enable signal RE in the serial data detection circuit 4a with reference to FIG. explain. In FIG. 7, each offset voltage of the differential outputs of the receivers 11a and 51a is V1.
[0077]
A signal obtained by performing an OR operation on the output signals OUT1 and OUT2 of the signal detection units 11 and 51 by the OR circuit 52 becomes a clock signal of the D flip-flop 12. The signals OUT1 and OUT2 output from the receivers 11 and 51 are also input to the integration circuit 53 at the same time, synthesized and integrated by the integration circuit 53, and output to the Schmitt circuit 14.
[0078]
FIG. 8 is a diagram showing an example of an internal circuit of the integrating circuit 53 shown in FIG. 6. In FIG. 8, the integrating circuit 53 includes a PMOS transistor 61, NMOS transistors 62 and 63, and a low-pass filter 64. Have been. A PMOS transistor 61 and an NMOS transistor 62 are connected in series between the power supply voltage VDD and the ground voltage. Further, an NMOS transistor 63 is connected in parallel with the NMOS transistor 62, and a gate of the PMOS transistor 61 is connected to the ground voltage. The output signal OUT1 from the receiver 11 is input to the gate of the NMOS transistor 62, and the output signal OUT2 from the receiver 51 is input to the gate of the NMOS transistor 63. The connection between the PMOS transistor 61 and the NMOS transistors 62 and 63 is connected to the input terminal of the low-pass filter 64.
[0079]
Here, each current driving capability of the NMOS transistors 62 and 63 is set to be larger than that of the PMOS transistor 61, and each on-resistance of the NMOS transistors 62 and 63 is sufficiently smaller than the on-resistance of the PMOS transistor 61. In this manner, the signals OUT1 and OUT2 input to the gates of the NMOS transistors 62 and 63 have their signal levels inverted, input to the low-pass filter 64, are integrated by the low-pass filter 64, and are integrated by the Schmitt circuit 14. Is output to
[0080]
Since the Schmitt circuit 14 shapes the waveform of the input signal into a binary signal, inverts the signal level, and outputs the inverted signal to the pulse generation circuit 15, the Schmitt circuit 14 forms an inverter circuit in FIG. Note that the integration circuit 13 shown in FIG. 1 may have a configuration in which the NMOS transistor 63 in FIG. 8 is eliminated. In such a case, the Schmitt circuit 14 in FIG. 1 may also form an inverter circuit. .
[0081]
While a serial data signal is being input from the serial transmission lines DP and DM, a pulse signal is output from each of the signal detection units 11 and 51, and a low-level signal Sr is output from the output terminal of the pulse generation circuit 15 during this time. Is done. When the serial data signal is no longer input from the serial transmission lines DP and DM, the output signals OUT1 and OUT2 of the signal detection units 11 and 51 become low level, respectively, and the high-level pulse signal Sr is output from the output terminal of the pulse generation circuit 15. Is output.
[0082]
Further, for example, when a low-level signal having a length longer than the length specified by the standard is input from the serial transmission line DP, a high-level signal having the same length as the low level is input from the serial transmission line DM. Is done. During this time, the low-level signal OUT1 is output from the output terminal of the signal detection unit 11, whereas the high-level signal OUT2 is output from the output terminal of the signal detection unit 51. The signal S1 remains at a high level, no pulse signal is output from the pulse generation circuit 15, and a high-level receiver enable signal RE is output from the D flip-flop 12.
[0083]
The same applies to the case where a low-level signal having a length longer than the length specified by the standard is input from the serial transmission line DM. In this way, even if the signal level does not invert for a time longer than specified by the standard from the serial transmission lines DP and DM, the operation of the normal receiver 2 is not stopped by the serial data detection circuit 4a. Can be.
[0084]
As described above, the serial data detection circuit according to the second embodiment connects the serial transmission line DP to the non-inverting input terminal of the receiver 11a of the signal detecting unit 11 and the inverting input terminal of the receiver 51a of the signal detecting unit. In addition, the serial transmission line DM is connected to the inverting input terminal of the receiver 11a and the non-inverting input terminal of the receiver 51a, respectively, and the output voltage OUT and the inverter threshold voltage of the reference receiver 17 to which different predetermined constant voltages are input are input using the operational amplifier 18. The offset circuit 23 adjusts the offset of the reference receiver 17 to the differential amplifying circuit 21 so that the voltage from the voltage generation circuit 16 becomes the same voltage. The same offset adjustment as the receiver 11a and Each was also performed 1a, the offset of the receiver 11a and 51a are as respectively constant.
[0085]
By doing so, the same effect as in the first embodiment can be obtained, and an abnormal state in which a pair of serial data from the serial transmission line is at a high level or a low level for a predetermined bit length or more is prevented. Even if it occurs, the normal receiver can be operated and the data of this abnormal state can be output to the subsequent circuit, so that the processing of the abnormal state can be performed by the subsequent circuit.
[0086]
In each of the first and second embodiments, the case where the D flip-flop 12 has one stage has been described as an example. However, at least one D flip-flop is connected in series at the subsequent stage of the D flip-flop 12. Thus, a serial input / serial output type shift register may be formed. For example, when a shift register is formed using three D flip-flops, the output terminal Q of the first D flip-flop is connected to the clock signal input terminal of the second D flip-flop, The output terminal Q of the third D flip-flop is connected to the clock signal input terminal of the third stage D flip-flop 12.
[0087]
A signal output from the output terminal Q of the third stage D flip-flop is output to the normal receiver 2 as a receiver enable signal RE. In the three D flip-flops, the power supply voltage VDD is applied to each D input terminal, and the signal Sr from the pulse generation circuit 15 is input to each reset signal input terminal R. By doing so, the time required for detecting the serial data signal is lengthened, but it is less likely that the receiver enable signal RE is erroneously output when the receiver reacts due to noise or the like. In addition, the number of stages of the D flip-flop may be set to a number according to the system using the received data signal processing device.
[0088]
In the first and second embodiments, the D flip-flop 12 is used. However, the output signal S1 of the Schmitt circuit 14 can be used as the receiver enable signal RE without using the D flip-flop. In this case, FIG. 6 becomes as shown in FIG. 9, and the time required for detecting the serial data signal becomes longer, and the time varies depending on the variation of the process or the like, but the circuit scale can be reduced.
[0089]
In addition, in the case where only a potential difference between two different points is detected without using a serial data receiving system, an integrating circuit and a Schmitt circuit are not required, and the circuit configuration shown in FIG. Can be realized.
[0090]
In the above-described embodiment, the output buffer circuit 11b (or 51b) of the signal detection unit 11 (or 51) is configured by a CMOS inverter circuit. However, as illustrated in FIG. 11, the output buffer circuit 11b (or 51b) may be configured by an inverter circuit including NMOS transistors. You can also.
[0091]
In an output buffer circuit 11b (or 51b) formed by an inverter circuit formed of an NMOS, a resistor 72 and an NMOS transistor 71 forming a first-stage inverter are connected in series between a power supply voltage VDD and a ground voltage. The gate receives the output signal of the receiver. Then, an output signal from a connection node between the resistor 72 and the NMOS transistor 71 is given to the gate of the next-stage inverter. Similarly, a resistor 74 and an NMOS transistor 73 constituting the next-stage inverter are connected in series between VDD and the ground voltage, and the output signal of the preceding-stage inverter is supplied to this gate. Then, the output OUT1 of the output buffer circuit 11b (51b) is output from the connection node between the resistor 74 and the NMOS transistor 73.
[0092]
As shown in FIG. 11, when the output buffer circuit circuit 11b (or 51b) is configured by an inverter circuit including an NMOS transistor, the inverter threshold voltage generation circuit 16 is also formed by the same element as the first-stage inverter. FIG. 12 shows a circuit configuration of the inverter threshold voltage generation circuit 16.
[0093]
As shown in FIG. 12, since the output buffer circuit 11b is formed of an NMOS inverter circuit, the inverter threshold voltage generation circuit 16 has the same size as the NMOS inverter circuit preceding the output buffer circuit 11b (51b) and has a resistor 163 and an NMOS inverter circuit. Transistor 164 is connected in series between power supply voltage VDD and ground voltage. The connection node is input to the gate of a transistor, and a resistor and an NMOS diode are connected in series. Then, a threshold voltage having the same potential as the threshold voltage of the inverter of the output buffer circuit 11b (51b) is generated and output from the connection node.
[0094]
【The invention's effect】
As described above, a potential difference detection circuit according to the present invention is a system for detecting a potential difference between two different points, the differential amplification circuit of a signal detection unit using feedback signals of a differential amplification circuit unit and an offset control circuit unit. Since the offset value is determined, even when the process, temperature, and the like fluctuate, the value does not change, and a stable system can be provided. When data is received, a detection signal can be generated at high speed.
[0095]
An inverter threshold voltage generation circuit is formed with the same circuit configuration as the inverter circuit of the output buffer circuit of the signal detection unit, and generates and outputs the same threshold voltage as the inverter of the output buffer circuit. Then, the inverter threshold voltage of the inverter threshold voltage generating circuit 16 is compared with the output of the reference receiver by an operational amplifier, and the voltage indicating the comparison result from the operational amplifier is fed back to adjust the offset. That is, the offset control is performed so that the two potentials of the inverter threshold voltage of the inverter threshold voltage generation circuit and the output of the reference receiver become the same. The offset control is performed by the same method for the reference amplifier and the differential amplifier circuit of the signal detection unit.
[0096]
As a result, the predetermined voltage of the reference receiver becomes the threshold, and the differential amplifier circuit of the signal detection unit has the same characteristics. Therefore, even if the process, temperature, voltage, and the like change, the threshold value of the differential amplifier circuit becomes constant, and the system can cope with a case where the signal determination level is severe.
[0097]
Further, according to the serial data detection circuit of the present invention, the offset value of the signal detection circuit is determined using the feedback signals of the differential amplifier circuit and the offset control circuit. Therefore, even when the process, temperature, and the like fluctuate, the fluctuation of the offset value can be reduced, and a stable system compliant with the USB standard or the like can be provided. A signal indicating that a serial data signal has been detected can be generated at high speed.
[0098]
Specifically, the signal detection circuit unit uses a flip-flop that holds and outputs the output signal of the signal detection unit and forms a signal indicating whether or not the output signal has detected a serial data signal. The data signal can be accurately detected, and the time required for the detection can be shortened.
[0099]
Further, by using a serial input / serial output type shift register in which the output signal of the signal detection unit is input to the signal detection circuit unit and forms a signal indicating whether or not the output signal detects a serial data signal, It is possible to prevent the serial data signal from being erroneously detected due to mixing of noise or the like.
[0100]
Further, a signal indicating a result of the OR operation of each output signal of the first signal detection unit and the second signal detection unit is held and output to the signal detection circuit unit, and the output signal detects a serial data signal. A flip-flop for providing a signal indicating whether or not is used. Accordingly, the detection of the serial data signal can be performed accurately and the time required for the detection can be shortened, and the time when the signal level of the pair of serial data signals becomes constant at the predetermined level becomes equal to the predetermined value. Even if an abnormal state exceeding the above occurs, the data of the abnormal state can be output to the subsequent circuit, so that the processing of the abnormal state can be performed by the subsequent circuit.
[0101]
Further, a signal indicating a result of the OR operation of each output signal of the first signal detection unit and the second signal detection unit is sequentially held and output to the signal detection circuit unit, and the output signal detects a serial data signal. A shift register of a serial input / serial output type that outputs a signal indicating whether or not the shift is performed is used. Thus, the serial data signal can be accurately detected, and even if an abnormal state in which the signal level of the pair of serial data signals becomes constant at the predetermined level and exceeds the predetermined value occurs, the circuit at the subsequent stage is generated. Since the data of the abnormal state can be output, the processing of the abnormal state can be performed by the subsequent circuit. Further, erroneous detection of a serial data signal due to the inclusion of noise or the like can be prevented.
[0102]
On the other hand, the signal detection circuit section integrates the output signal of the signal detection section, converts the signal obtained by the integration into a binary signal, and generates a signal indicating whether or not a serial data signal is detected. I made it. From this, it is possible to reduce an increase in circuit size and an increase in circuit layout area.
[0103]
In the signal detection circuit section, the output signals of the first signal detection section and the second signal detection section are combined and integrated, the signal obtained by the integration is converted into a binary signal, and the serial data signal is converted. A signal indicating whether or not detection has been performed is generated. From this, it is possible to reduce an increase in circuit size and an increase in circuit layout area.
[0104]
Further, the differential amplifier circuit section and the signal detection section each include a differential amplifier circuit having the same circuit configuration and the same characteristics, and an offset circuit having the same circuit configuration and the same characteristics. Accordingly, even when the process, the temperature, and the like change, the change in the offset value of the signal detection unit can be further reduced.
[0105]
Further, in the reception data signal processing device of the present invention, in the serial data detection circuit, the offset value of the signal detection circuit unit is determined using the feedback signal of the differential amplifier circuit unit and the offset control circuit unit. Therefore, even when the process, temperature, and the like fluctuate, the fluctuation of the offset value can be reduced, and a stable system conforming to the USB standard or the like can be provided. Since a signal indicating that a serial data signal has been detected can be generated at high speed, reception of the serial data signal can be detected accurately, and accurate signal processing can be performed on the received signal.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing an example of a serial data detection circuit according to a first embodiment of the present invention.
FIG. 2 is a circuit diagram showing an example of an internal circuit of a signal detection unit 11 in FIG.
FIG. 3 is a circuit diagram showing an example of an internal circuit of a reference receiver 17 in FIG.
FIG. 4 is a circuit diagram showing an example of an internal circuit of the inverter threshold voltage generation circuit 16 in FIG.
FIG. 5 is a timing chart showing a waveform example of each part of the serial data detection circuit 4 shown in FIGS.
FIG. 6 is a circuit diagram showing an example of a serial data detection circuit according to a second embodiment of the present invention.
7 is a timing chart showing a waveform example of each part of the serial data detection circuit 4a shown in FIG.
8 is a diagram showing an example of an internal circuit of the integration circuit 53 shown in FIG.
FIG. 9 is a circuit diagram showing another example of the serial data detection circuit according to the second embodiment of the present invention.
FIG. 10 is a circuit diagram showing another example of the potential detection circuit of the present invention.
FIG. 11 is a circuit diagram showing another example of the signal detector used in the present invention.
12 is a circuit diagram showing an example of an internal circuit of an inverter threshold voltage generation circuit 16 when the signal detection unit shown in FIG. 11 is used.
FIG. 13 is a block diagram showing an example of a conventional reception data signal processing device.
14 is a timing chart showing a signal example of each unit in FIG.
15 is a diagram illustrating a circuit example of a signal detection receiver 103 in FIG. 10;
FIG. 16 is a diagram showing another example of the circuit of the signal detection receiver 103 in FIG. 10;
[Explanation of symbols]
1 Received data signal processing device
2 Normal receiver
3 Digital signal processing circuit
4, 4a Serial data detection circuit
11, 51 signal detection unit
11a, 51a Receiver
11b, 51b output buffer circuit
12 D flip-flop
13, 53 Integrating circuit
14 Schmitt circuit
15 Pulse generation circuit
16 Inverter threshold voltage generation circuit
17 Reference receiver
18 Operational Amplifier
21 Differential amplifier circuit
22 Output circuit section
23 Offset circuit
52 OR circuit

Claims

In a circuit for detecting a potential difference between two points,
A differential amplifier circuit that outputs a predetermined signal indicating that a potential difference has been detected when an offset is provided to one of the predetermined potentials and the other potential becomes larger than the voltage provided with the offset; A signal detection circuit unit having an output buffer circuit for outputting a signal in accordance with an output from the circuit, and a reference for providing an offset to one input voltage for differentially amplifying and outputting each of different predetermined constant voltages. A differential amplifier circuit, a threshold voltage generator that generates the same voltage as the threshold voltage of the output buffer circuit, and an output voltage of the reference differential amplifier circuit and a threshold voltage of the output buffer circuit are the same. Controlling the offset of the differential amplification circuit for reference and controlling the offset of the differential amplification circuit in the signal detection circuit. Potential difference detection circuit for that and offset control circuit unit, comprising: a.

The output buffer circuit is constituted by a CMOS inverter circuit, and the threshold voltage generation unit connects a P-channel MOS transistor and an N-channel MOS transistor in series between a power supply voltage and a ground voltage, and connects a connection node of each transistor to each other. 2. The potential difference detection circuit according to claim 1, wherein a threshold voltage is input to a gate and a threshold voltage is output from the connection node.

The signal detection circuit section is configured to provide an offset with respect to one first potential between two points and output a binary signal corresponding to a voltage difference between the other first potential and an output. A first signal detection unit having a buffer circuit; a differential amplifier circuit for providing an offset with respect to the second potential and outputting a binary signal corresponding to a voltage difference from the first potential; A second signal detection unit having a buffer circuit; and an OR circuit configured to input output signals of the first signal detection unit and the second signal detection unit to corresponding input terminals. The potential difference detection circuit according to claim 1.

The signal detection circuit includes a differential amplifier circuit to which a potential between the two points is input to a corresponding input terminal, and a differential pair of the differential amplifier circuit according to a control signal from the offset control circuit unit. An offset circuit for adding an offset current to a current output from one of the transistors, wherein the reference differential amplifier circuit has the same circuit configuration and the same characteristics as the differential amplifier circuit of the signal detection circuit. 4. The potential difference detection circuit according to claim 1, further comprising an offset circuit having the same circuit configuration and the same characteristics as the dynamic amplification circuit and the offset circuit of the signal detection circuit unit.

A serial data detection circuit for detecting whether or not a pair of serial data signals having opposite signal levels has been input,
An offset is provided for the potential of the predetermined serial data signal, and when the potential of the other serial data signal becomes higher than the voltage provided with the offset, a predetermined signal indicating that the detection pressure data signal has been detected. And a signal detection circuit unit having an output buffer circuit that outputs a signal according to the output from the differential amplifier circuit, and differentially amplifies and outputs different predetermined constant voltages. A reference differential amplifier circuit for providing an offset to one of the input voltages, a threshold voltage generator for generating the same voltage as the threshold voltage of the output buffer circuit, and an output voltage of the reference differential amplifier circuit. And the offset of the differential amplifier circuit for reference is controlled so that the threshold voltage of the output buffer circuit becomes the same as that of the output buffer circuit. Serial data detection circuit comprising: a, an offset control circuit unit for controlling the offset of the differential amplifier circuit in the signal detecting circuit unit.

The output buffer circuit is constituted by a CMOS inverter circuit, and the threshold voltage generation unit connects a P-channel MOS transistor and an N-channel MOS transistor in series between a power supply voltage and a ground voltage, and connects a connection node of each transistor to each other. 6. The serial data detection circuit according to claim 5, wherein a threshold voltage is input to a gate and a threshold voltage is output from the connection node.

A differential amplifier circuit configured to provide an offset with respect to a predetermined potential of the serial data signal and output a binary signal corresponding to a voltage difference from a potential of the other serial data signal; A first signal detecting unit having an output buffer circuit and an offset with respect to the potential of the other serial data signal, and a binary signal corresponding to a voltage difference between the potential of the one serial data signal and the first serial data signal. A second signal detector having a differential amplifier circuit and an output buffer circuit for outputting, and an OR circuit for inputting output signals of the first signal detector and the second signal detector to corresponding input terminals 7. The serial data detection circuit according to claim 5, further comprising:

The signal detection circuit includes a differential amplifier circuit to which a pair of serial data signal potentials having the opposite signal levels are input to corresponding input terminals, and a control signal from the offset control circuit unit. An offset circuit for adding an offset current to a current output from one transistor forming a differential pair of the differential amplifier circuit, wherein the reference differential amplifier circuit section includes a differential amplifier circuit of the signal detection circuit section. 8. An offset circuit having the same circuit configuration and the same characteristics as the differential amplifier circuit having the same characteristics and the same offset circuit and the offset circuit of the signal detection circuit unit. Serial data detection circuit.

The signal detection circuit unit is configured to provide an offset to one of the predetermined serial data, and to output a binary signal corresponding to a voltage difference between the voltage of the other serial data signal and the voltage of the serial data signal provided with the offset. A signal detection unit having a differential amplifier circuit and an output buffer circuit for outputting, holding and outputting an output signal of the signal detection unit, and outputting a signal indicating whether or not the output signal has detected a potential difference; 9. The flip-flop according to claim 5, further comprising a flip-flop and a reset circuit resetting the flip-flop to an initial value when an output signal of the signal detection unit has the same potential for a predetermined time or more. The described serial data detection circuit.

The signal detection circuit section is configured to provide an offset for one of the predetermined serial data signals, and a binary signal corresponding to a voltage difference between a voltage of the other serial data signal and a voltage of the serial data signal having the offset. A signal detection unit having a differential amplifier circuit and an output buffer circuit for outputting a signal, and a signal indicating whether or not the output signal of the signal detection unit is input and the output signal has detected a serial data signal. A serial input / serial output type shift register, and a reset circuit that resets data stored in the shift register to an initial value when an output signal of the signal detection unit has the same potential for a predetermined time or more. 9. The serial data detection circuit according to claim 5, wherein:

The signal detection circuit unit is provided with an offset with respect to a first serial data signal that is one of the predetermined serial data signals, and is provided with the voltage of the second serial data signal that is the other serial data signal and the offset. A first signal detection unit having a differential amplifier circuit for outputting a binary signal corresponding to a voltage difference between the first serial data signal and an output buffer circuit, and an offset for the second serial data signal. A differential amplifier circuit for outputting a binary signal corresponding to a voltage difference between the voltage of the first serial data signal and the voltage of the second serial data signal provided with the offset, and an output buffer circuit. A signal detection unit, an OR circuit in which each output signal of the first signal detection unit and the second signal detection unit is input to a corresponding input terminal, and an output of the OR circuit And a flip-flop which outputs a signal indicating whether or not the output signal has detected a serial data signal. When the output signal of the OR circuit has the same potential for a predetermined time or more, the flip-flop is initialized. 10. The serial data detecting circuit according to claim 5, further comprising: a reset circuit for resetting the serial data to a value.

The signal detection circuit unit is provided with an offset with respect to a first serial data signal that is one of the predetermined serial data signals, and is provided with the voltage of the second serial data signal that is the other serial data signal and the offset. A first signal detector having a differential amplifier circuit for outputting a binary signal corresponding to a voltage difference between the first serial data signal and an output buffer circuit, and an offset with respect to the second serial data signal A differential amplifier circuit for outputting a binary signal corresponding to a voltage difference between the voltage of the first serial data signal and the voltage of the second serial data signal provided with the offset, and an output buffer circuit. , A logical sum circuit in which each output signal of the first signal detector and the second signal detector is input to a corresponding input terminal, and an output of the logical sum circuit. A serial input / serial output type shift register that receives a signal and outputs a signal indicating whether or not a serial data signal is detected, and the output signal of the OR circuit becomes the same potential for a predetermined time or more. 11. The serial data detection circuit according to claim 5, further comprising: a reset circuit configured to reset data stored in the shift register to an initial value.

The reset circuit includes an integration circuit that combines and integrates output signals of the first signal detection unit and the second signal detection unit and outputs the integrated signal, and converts an output signal of the integration circuit into a binary signal and outputs the binary signal. 10. A Schmitt circuit for generating a reset signal for the flip-flop according to a predetermined change in a signal level of an output signal of the Schmitt circuit, and a reset signal generating circuit for generating and outputting the reset signal. 12. The serial data detection circuit according to 11.

The reset circuit includes an integration circuit that combines and integrates output signals of the first signal detection unit and the second signal detection unit and outputs the integrated signal, and converts an output signal of the integration circuit into a binary signal and outputs the binary signal. 11. A Schmitt circuit, comprising: a reset signal generating circuit that generates and outputs a reset signal to the shift register according to a predetermined change in a signal level of an output signal of the Schmitt circuit. 13. The serial data detection circuit according to 12.

The signal detection circuit section is configured to provide an offset for one of the predetermined serial data signals, and a binary signal corresponding to a voltage difference between a voltage of the other serial data signal and a voltage of the serial data signal having the offset. A signal detection unit having a differential amplifier circuit and an output buffer circuit for outputting a signal of the same type, an integration circuit for integrating and outputting an output signal of the signal detection unit, and a binary signal output from the integration circuit. 9. The serial communication device according to claim 5, further comprising: a Schmitt circuit that converts the signal into a signal and outputs the signal, and forms a signal indicating whether the output signal has detected a serial data signal. Data detection circuit.

The signal detection circuit unit is provided with an offset with respect to a first serial data signal that is one of the predetermined serial data signals, and is provided with the voltage of the second serial data signal that is the other serial data signal and the offset. A first signal detection unit that outputs a binary signal corresponding to a voltage difference between the first serial data signal and the second serial data signal, the first signal detection unit including a differential amplifier circuit and an output buffer circuit; An offset buffer is provided, comprising: a differential amplifier circuit for outputting a binary signal corresponding to a voltage difference between the voltage of the first serial data signal and the voltage of the second serial data signal having the offset; and an output buffer circuit. An integration circuit for detecting a second signal, synthesizing and integrating output signals of the first signal detection unit and the second signal detection unit, and outputting an output signal of the integration circuit; Serial data detection circuit of claim 7, and outputs the converted value of the signal, the output signal, characterized in that it comprises a Schmitt circuit constituting a signal indicating whether the detected serial data signal.

A signal detection unit that converts a pair of serial data signals having opposite signal levels input from the serial transmission line into a binary signal and outputs the binary signal, and a predetermined signal for the digital signal output from the signal detection unit A digital signal processing circuit for performing processing and outputting, and detecting whether or not the pair of serial data signals has been input, and detecting the input of the serial data signal to activate the receiver circuit. Circuit for receiving data signal in a high-speed serial communication system comprising:
The serial data detection circuit detects an unknown pressure data signal when an offset is provided with respect to a predetermined potential of the serial data signal, and when the potential of the other serial data signal becomes higher than the voltage provided with the offset. A signal detection circuit unit having a differential amplifier circuit that outputs a predetermined signal indicating that the signal has been output, and an output buffer circuit that outputs a signal in accordance with the output from the differential amplifier circuit; A reference differential amplifier circuit section for providing an offset to one input voltage for differentially amplifying and outputting a threshold voltage; a threshold voltage generating section for generating a voltage equal to a threshold voltage of the output buffer circuit; The reference differential amplifier circuit so that an output voltage of a dynamic amplifier circuit unit and a threshold voltage of the output buffer circuit are equal. Controls the offset, the received data signal processing apparatus, characterized in that it comprises an offset control circuit unit for controlling the offset, the differential amplifier circuit in the signal detecting circuit unit.

The output buffer circuit is constituted by a CMOS inverter circuit, and the threshold voltage generation unit connects a P-channel MOS transistor and an N-channel MOS transistor in series between a power supply voltage and a ground voltage, and connects a connection node of each transistor to each other. 18. The received data signal processing device according to claim 17, wherein a threshold voltage is input to a gate and a threshold voltage is output from the connection node.