JP2004064528A - 半導体装置 - Google Patents
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Abstract
【課題】単極性のＴＦＴによって構成することが出来、かつ負荷駆動能力の大きい回路を提供する。
【解決手段】ＴＦＴ１５２のゲート電極と出力電極間に設けられた容量１５４は、ブートストラップによってＴＦＴ１５２のゲート電極の電位を上昇させ、入力信号に対してＴＦＴのしきい値による出力信号の振幅減衰を生ずることのない正常な出力を得る。さらにＴＦＴ１５３のゲート電極と出力電極との間に設けられた容量１５５が、ＴＦＴ１５２のゲート電極の電位上昇を補助し、より大きな負荷駆動能力を得る。
【選択図】 図１
【解決手段】ＴＦＴ１５２のゲート電極と出力電極間に設けられた容量１５４は、ブートストラップによってＴＦＴ１５２のゲート電極の電位を上昇させ、入力信号に対してＴＦＴのしきい値による出力信号の振幅減衰を生ずることのない正常な出力を得る。さらにＴＦＴ１５３のゲート電極と出力電極との間に設けられた容量１５５が、ＴＦＴ１５２のゲート電極の電位上昇を補助し、より大きな負荷駆動能力を得る。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、インバータ、バッファ、レベルシフタ、およびそれらを用いてなる半導体装置に関する。なお本明細書中、表示装置とは、画素に液晶素子を用いてなる液晶表示装置および、エレクトロルミネッセンス（ＥＬ）素子を始めとした発光素子を用いてなる発光装置を含むものとする。半導体装置とは、表示装置に配置された画素に映像信号を入力し、映像の表示を行うための処理を行う回路を指し、シフトレジスタ、インバータ、バッファ、レベルシフタ等を始めとするパルス出力回路や、アンプ等を始めとする増幅回路を含むものとする。
【０００２】
【従来の技術】
近年、ガラス基板等の絶縁体上に半導体薄膜を形成して作製される表示装置、特に薄膜トランジスタ（以下、ＴＦＴと表記）を用いた、ＬＣＤ（液晶ディスプレイ）を始めとするアクティブマトリクス型表示装置は、多くの製品に利用され、普及している。ＴＦＴを使用したアクティブマトリクス型表示装置は、マトリクス状に配置された数十万から数百万の画素を有し、各画素に配置されたＴＦＴによって各画素の電荷を制御することによって映像の表示を行っている。
【０００３】
さらに最近の技術として、画素を構成する画素ＴＦＴの他に、画素部の周辺領域にＴＦＴを用いて駆動回路を基板上に同時形成するポリシリコンＴＦＴに関する技術が発展してきており、装置の小型化、低消費電力化に大いに貢献し、それに伴って、近年その応用分野の拡大が著しいモバイル情報端末の表示部等に、表示装置は不可欠なデバイスとなってきている。
【０００４】
一般的に、半導体装置を構成する回路としては、Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴを組み合わせたＣＭＯＳ回路が使用されている。このＣＭＯＳ回路の一例として、図１１にＣＭＯＳインバータを挙げる。Ｐチャネル型ＴＦＴ１１０１と、Ｎチャネル型ＴＦＴ１１０２とを組み合わせた形であり、入力信号に対し、その極性を反転した出力信号が得られる（図１１（Ｂ））。
【０００５】
今、図１１（Ｃ）に示すように、ＣＭＯＳインバータの後段に、ある負荷（Ｌｏａｄ）が付いている状態がある。このとき、ＣＭＯＳインバータを構成するＴＦＴのサイズに対して過大な負荷が付いている場合、入力（Ｉｎ）からあるパルスが入力されて出力されるパルス、すなわち図１１（Ｃ）において、インバータ（Ｉｎｖ１）の出力（Ｏｕｔ ｉ）は、図１１（Ｅ）に示すように、入力信号の波形と比較して、パルスの立ち上がり、立ち下がりともに、大きく鈍る場合がある。これは、負荷を駆動するのに十分な電荷を供給する能力を、ＣＭＯＳインバータ自身が有していないためである。
【０００６】
通常、半導体装置は、低消費電力が重要視されることが多く、論理回路は比較的サイズの小さいＴＦＴを用いて構成される。一方、表示領域は大型化が進み、さらに画素数も増加しているため、画素による負荷は大きなものとなっている。
前述のように、駆動能力の小さいインバータの後段に大きな負荷が付いた場合、パルスが正常に出力されなくなる。
【０００７】
そこで通常は、駆動回路部と画素部との間に、バッファを設ける。代表的には、図１１（Ｄ）に示すように、複数段のインバータを直列に配置し、徐々にサイズの大きいインバータを駆動することによって、最終的な負荷を無理なく駆動できるようにしている。このようにすると、バッファ最終段（Ｉｎｖ４）出力（Ｏｕｔｉｉ）の波形は、図１１（Ｃ）のような構成と比較しても、大きく鈍ることなく、正常なパルスとして出力し、後段の負荷を駆動することが出来る。
【０００８】
ところで、表示装置は、近年様々な電子機器の表示部に採用され、その利用分野は拡大の一途を辿っている。最近では比較的安価な電子機器にも積極的に採用されているため、さらなるコストダウンが望まれる。
【０００９】
表示装置は、成膜→フォトマスクによる露光→エッチングという工程を繰り返すことによって、多層構造を成すため、その工程は大変に複雑であることが製造コストの上昇を招いている。さらに、前述のように基板上に駆動回路および画素部を一体形成する場合、一部の不具合が製品全体の不具合となる点においても、歩留まりに大きく影響している。
【００１０】
コストダウンの方法の１つとしては、工程を可能な限り削減し、簡単かつ短期間で作製できるものとすることが挙げられる。そこで、駆動回路の構成をＣＭＯＳ構成ではなく、Ｎチャネル型ＴＦＴもしくはＰチャネル型ＴＦＴのいずれか単一極性のＴＦＴを用いてなる構成とし、表示装置を作製する。これによって、半導体層に導電型を付与する不純物添加の工程を、単純には１／２とすることが出来、さらにフォトマスクの枚数を減らすことも出来るため、コスト面でのメリットを考えると大変に有効である。
【００１１】
ここで、従来知られている単一極性型の回路について説明する。
【００１２】
図１２（Ａ）は、インバータをＮチャネル型ＴＦＴ２個によって構成した例である。ＴＦＴ１２０１および１２０２のゲート電極に信号が入力される２入力型であり、一方の入力信号の反転信号が他方の入力となる。
【００１３】
ここで、図１２（Ａ）に示したインバータの動作について簡単に説明する。なお、本明細書においては、回路の構成や動作を説明する際に、ＴＦＴの３電極の名称を「ゲート電極、入力端、出力端」と、「ゲート電極、ソース領域、ドレイン領域」とを使い分けている。これは、ＴＦＴの動作を説明する際に、ゲート・ソース間電圧を考える場合が多いが、ＴＦＴのソース領域とドレイン領域とは、ＴＦＴの構造上、明確に区別することが難しいため、名称を統一することで逆に混同を生じる恐れがあるためである。信号の入出力を説明する際には、入力端、出力端と呼び、ＴＦＴの電極の電位の関係について説明する際は、入力端と出力端のうちいずれか一方をソース領域、他方をドレイン領域と呼ぶこととする。
【００１４】
まず、図１２（Ａ）の２入力型インバータの動作について説明する。第１の入力（Ｉｎ）にＨレベルが入力され、第２の入力（Ｉｎｂ）にＬレベルが入力されると、ＴＦＴ１２０１がＯＦＦし、ＴＦＴ１２０２がＯＮする。従って出力（Ｏｕｔ）にはＬレベルが現れ、その電位はＶＳＳとなる。一方、第１の入力（Ｉｎ）にＬレベルが入力され、第２の入力（Ｉｎｂ）にＨレベルが入力されると、ＴＦＴ１２０１がＯＮし、ＴＦＴ１２０２がＯＦＦする。従って出力（Ｏｕｔ）にはＨレベルが現れ、ＶＤＤ側に引き上げられる。
【００１５】
このとき、出力（Ｏｕｔ）がＨレベルとなるときの電位について考える。
【００１６】
図１２（Ａ）において、ＴＦＴ１２０１のゲート電極にＨレベルが入力されているとき、ＴＦＴ１２０２のゲート電極にはＬレベルが入力される。よって、ＴＦＴ１２０１がＯＮし、ＴＦＴ１２０２はＯＦＦする。よって、出力（Ｏｕｔ）の電位は上昇を始めるが、出力（Ｏｕｔ）の電位が（ＶＤＤ−ＶｔｈＮ）となったところで、ＴＦＴ１２０１のゲート・ソース間電圧はしきい値ＶｔｈＮに等しくなる。
つまりこの瞬間、ＴＦＴ１２０１がＯＦＦするため、これ以上出力（Ｏｕｔ）の電位が上昇することが出来ない。
【００１７】
図１２（Ａ）に示したインバータを直列に複数段接続した回路を、それぞれ図１２（Ｂ）に示す。このような回路においては、ある段の出力がそのまま次段の入力となる。先程のように、出力端子にＨレベルが現れるとき、１段目の出力（Ｏｕｔ ｉ）、次段の出力（Ｏｕｔ ｉｉ）は、入力信号に対してＶｔｈＮだけ振幅が減衰した波形となって現れる。３段目の出力（Ｏｕｔ ｉｉｉ）は、１段目出力よりもさらにＶｔｈＮだけ振幅が減衰する（図１２（Ｃ））。同様にして、段を重ねるごとにしきい値分の振幅減衰が生ずるため、波形は急激に振幅が縮小し、満足な回路として機能することが出来ない。
【００１８】
このように、単一極性のＴＦＴを用いて回路を構成する際の問題を解決するにあたり、ブートストラップ法が知られている。この方法を用いて動作する基本的な回路を図１３（Ａ）に示す。
【００１９】
図１３（Ａ）は、特許第３０９２５０６号に開示されている、３つのＮチャネル型ＴＦＴ１３０１〜１３０３および容量手段１３０４によって構成されたインバータである。ＴＦＴ１３０３のゲート電極にある信号が入力され、ＴＦＴ１３０１の入力端に、その反転信号が入力される。
【００２０】
動作について説明する。ここで、入力信号の振幅はＶＤＤ−ＶＳＳ間であるとする。図１３（Ａ）と共に、図１３（Ｂ）も参照する。図１３（Ｂ）は、入力信号（Ｉｎ）、ＴＦＴ１３０２のゲート電極の電位（Ｖｆ）、および出力信号（Ｏｕｔ）を示したものである。
【００２１】
入力（Ｉｎ）にＨレベルの信号が入力され、反転入力（Ｉｎｂ）にＬレベルの信号が入力されると、ＴＦＴ１３０１はゲート電極の電位がＶＤＤであり、ＯＮ状態にあるので、ＴＦＴ１３０２のゲート電極の電位はＬレベルとなってＯＦＦする。一方、ＴＦＴ１３０３のゲート電極にはＨレベルが入力されてＯＮし、出力（Ｏｕｔ）にはＬレベルが現れる。
【００２２】
入力（Ｉｎ）にＬレベルの信号が入力され、反転入力（Ｉｎｂ）にＨレベルの信号が入力されると、ＴＦＴ１３０１はゲート電極の電位がＶＤＤであり、ＯＮ状態にあるので、ＴＦＴ１３０２のゲート電極の電位はＨレベルとなる。ただし、ＴＦＴ１３０１のゲート電極の電位がＶＤＤであるため、ＴＦＴ１３０１の出力端の電位、すなわちＴＦＴ１３０２のゲート電極の電位が（ＶＤＤ−ＶｔｈＮ）となったところでＴＦＴ１３０１はＯＦＦ状態となる。従ってこの瞬間、ＴＦＴ１３０２のゲート電極は浮遊状態となる。一方、ＴＦＴ１３０３はＯＦＦする。
【００２３】
このとき、ＴＦＴ１３０２のゲート・ソース間電圧は、そのしきい値電圧を上回っているのでＯＮし、ＴＦＴ１３０２の出力端の電位がＶＤＤ側に引き上げられる。ただし、この時点ではＴＦＴ１３０２のゲート電極の電位は（ＶＤＤ−ＶｔｈＮ）であるから、ＴＦＴ１３０２の出力端の電位は（ＶＤＤ−２ＶｔｈＮ）までしか上昇し得ない。
【００２４】
しかし、ＴＦＴ１３０２の出力端とゲート電極間には容量１３０４が設けてあり、ＴＦＴ１３０２のゲート電極は浮遊状態となっているので、ＴＦＴ１３０２の出力端の電位が上昇するのに伴い、容量結合によってＴＦＴ１３０２のゲート電極の電位が、図１３（Ｂ）の（ｉｉ）に示すΔＶｆだけ上昇する。そしてその電位が（ＶＤＤ＋ＶｔｈＮ）を上回ることによって、ＴＦＴ１３０２の出力端の電位はＶＤＤに等しくなる。なお、図１３（Ｂ）の（ｉｉｉ）に１３５０で示す点線は、図１２（Ａ）（Ｂ）に示したインバータを用いた場合の出力例である。
【００２５】
以上の手順で、図１３（Ａ）に示したインバータは、ＴＦＴのしきい値による振幅減衰を受けることなく、反転信号を出力する。このように、２ノード間の容量結合を利用して、浮遊状態となったノードの電位を操作する方法をブートストラップ法という。
【００２６】
【発明が解決しようとする課題】
ブートストラップ法を用いたインバータにおいて、後段に大きい負荷が付いた場合には、負荷の充電に時間を取られるため、立ち上がり時間が大きくなる。容量１３０４を大きくすることで、ブートストラップの効果を上げることは可能であるが、逆に大きすぎる場合には、入力に対する出力の電位上昇の遅延が大きくなるため、限度がある。
【００２７】
出力の後段に付く負荷がさらに大きい場合、入力信号の振幅が小さい（Ｈレベルが低い）場合、ＴＦＴのしきい値が大きい場合、あるいはブートストラップ動作の際、浮遊状態となるＴＦＴのゲート電極における寄生容量が大きい場合などには、立ち上がり時間が大きくなったり、ブートストラップが十分に機能せず、出力信号の振幅が正常に取れなくなったりする（具体的にはＨレベルが十分に持ち上がらなくなる）場合がある。
【００２８】
本発明は前述のような場合において、立ち上がり時間を小さく抑え、または出力信号の振幅を正常に出来るような構成であり、さらに負荷の駆動能力が高い回路を提供することを目的としてなされたものである。
【００２９】
【課題を解決するための手段】
図１（Ａ）に示すように、図１３（Ａ）の構成に、ＴＦＴを２つ追加した構成とする。図１３（Ａ）におけるＴＦＴ１３０２、１３０３は、ブートストラップ動作および後段の負荷を充放電する役目を有しているが、図１（Ａ）に示す構成では、ＴＦＴ１０２、１０３はブートストラップ動作のみに寄与するＴＦＴであり、負荷の充放電を行うＴＦＴとして、ＴＦＴ１０５、１０６が設けられる。このような構成とすることで、ある程度後段に付く負荷が大きい場合にも、機能を損なわず良好な動作が得られる。
【００３０】
ここで、図１（Ａ）において、浮遊状態となっているときのＴＦＴ１０２のゲート電極の電位をＶ１とし、そのときのＴＦＴ１０２の出力電極の電位をＶ２とする。ＴＦＴ１０２のゲート電極には、容量１０４および、寄生容量その他からなる容量が存在するとし、それらをそれぞれＣ１、Ｃ０とする。
【００３１】
今、Ｖ２がＶ２（０）からＶ２（１）まで変動するとする（ただし、Ｖ２（０）＜Ｖ２（１））。この変動値をΔＶ２とすると、Ｃ１による容量結合によって、Ｖ１の電位もＶ１（０）からＶ１（１）まで変動する（ただし、Ｖ１（０）＜Ｖ１（１））。この変動値をΔＶ１とすると、これらの関係は以下の式で示される。
【００３２】
ΔＶ１＝ΔＶ２［Ｃ１／（Ｃ０＋Ｃ１）］ ・・・（式１）
【００３３】
ΔＶ１を大きくする、すなわち浮遊状態となっているＴＦＴ１０２のゲート電極の電位の変動量を大きくするには、
（１）［Ｃ１／（Ｃ０＋Ｃ１）］の値を大きくする
（２） ΔＶ２を大きくする
の２つが考えられる。前者の場合、寄生容量Ｃ０に対し、ＴＦＴ１０２のゲート電極と出力電極間の結合容量Ｃ１を十分に大きくすることによってなる。後者の場合、ΔＶ２＝［Ｖ２（１）−Ｖ２（０）］であるから、Ｖ２（０）を低くするか、Ｖ２（１）を高くする方法が考えられる。Ｖ２（１）は、この構成ではＶＤＤ以上の上昇は困難であるので、Ｖ２（０）を低くする方法を採ることとする。
【００３４】
Ｖ２（０）を低くすることによって、ＴＦＴ１０２のゲート・ソース間電圧を大きくすることが出来、より多くのドレイン電流を流すことが出来る。このことにより、立ち上がり時間の短縮が期待出来る。
【００３５】
このような手段を実現するため、図１（Ｂ）に示すように、ＴＦＴ１５２のゲート電極と出力端との間に設けられた容量手段１５４に加え、ＴＦＴ１５３のゲート電極と出力端との間にも容量手段１５５を設ける。
【００３６】
このような構成とすることで、負荷の駆動能力が高く出来るため、バッファ等の段数を少なくすることが出来、回路の占有面積縮小につながる。
【００３７】
よって、駆動回路および画素部を単一極性のＴＦＴを用いて構成出来るため、表示装置の作製工程における、半導体層へ不純物元素を添加する工程の一部を省略することが出来る。
【００３８】
以下に本発明の構成について記載する。
【００３９】
本発明の半導体装置は、
入力端が第１の電源と電気的に接続された第１および第２のトランジスタと、入力端が第２の電源と電気的に接続された第３および第４のトランジスタと、出力端が前記第１および第２のトランジスタのゲート電極と電気的に接続された第５のトランジスタと、前記第５のトランジスタの出力端と前記第１のトランジスタの出力端との間に電気的に接続された容量手段とを有する電圧補償回路と、
前記第２および第４のトランジスタのゲート電極に第１の信号を入力する第１の信号入力部と、
前記第５のトランジスタの入力端に第２の信号を入力する第２の信号入力部と、
信号出力部とを有し、
前記第１乃至第５のトランジスタはいずれも同一導電型であり、
前記第１のトランジスタの出力端と、前記第３のトランジスタの出力端とは電 気的に接続され、
前記第２のトランジスタの出力端と、前記第４のトランジスタの出力端と、前記信号出力部とは電気的に接続され、
前記第５のトランジスタのゲート電極は、前記第１の電源もしくは、第３の電源と電気的に接続され、
前記電圧補償回路は、前記信号出力部より出力される信号の振幅減衰を補償することを特徴とする。
【００４０】
本発明の半導体装置は、
入力端が第１の電源と電気的に接続された第１および第２のトランジスタと、入力端が第２の電源と電気的に接続された第３および第４のトランジスタと、出力端が前記第１および第２のトランジスタのゲート電極と電気的に接続された第５のトランジスタと、前記第１のトランジスタのゲート電極と前記第１のトランジスタの出力端との間に電気的に接続された第１の容量手段と、前記第３および第４のトランジスタのゲート電極と、前記第３のトランジスタの出力端との間に電気的に接続された第２の容量手段とを有する電圧補償回路と、
前記第２および第４のトランジスタのゲート電極に第１の信号を入力する第１の信号入力部と、
前記第５のトランジスタの入力端に第２の信号を入力する第２の信号入力部と、
信号出力部とを有し、
前記第１乃至第５のトランジスタはいずれも同一導電型であり、
前記第１のトランジスタの出力端と、前記第３のトランジスタの出力端とは電気的に接続され、
前記第２のトランジスタの出力端と、前記第４のトランジスタの出力端と、前記信号出力部とは電気的に接続され、
前記第５のトランジスタのゲート電極は、前記第１の電源もしくは、第３の電源と電気的に接続され、
前記電圧補償回路は、前記信号出力部より出力される信号の振幅減衰を補償す ることを特徴とする。
【００４１】
本発明の半導体装置は、
前記容量手段は、活性層材料、ゲート電極を構成する材料、あるいは配線材料のうちいずれか２材料と、前記２材料間の絶縁層とを用いてなることを特徴とする。
【００４２】
本発明の半導体装置は、
前記第１あるいは第２の容量手段は、活性層材料、ゲート電極を構成する材料、あるいは配線材料のうちいずれか２材料と、前記２材料間の絶縁層とを用いてなることを特徴とする。
【００４３】
本発明の半導体装置は、
前記導電型がＮチャネル型であるとき、第２の電源電位＜第１の電源電位であり、
前記導電型がＰチャネル型であるとき、第２の電源電位＞第１の電源電位であることを特徴とする。
【００４４】
本発明の半導体装置は、
前記導電型がＮチャネル型であるとき、第２の電源電位＜第３の電源電位＜第１の電源電位であり、
前記導電型がＰチャネル型であるとき、第２の電源電位＞第３の電源電位＞第１の電源電位であることを特徴とする。
【００４５】
本発明の半導体装置は、
入力端が第１の電源と電気的に接続された第１および第２のトランジスタと、入力端が第２の電源と電気的に接続された第３および第４のトランジスタと、入力端が第１の電源と電気的に接続され、出力端が前記第１および第２のトランジスタのゲート電極と電気的に接続された第５のトランジスタと、入力端が第２の電源と電気的に接続され、出力端が前記第１および第２のトランジスタのゲート電極と電気的に接続された第６のトランジスタと、前記第１のトランジスタのゲート電極と前記第１のトランジスタの出力端との間に電気的に接続された容量手段とを有する電圧補償回路と、
前記第２、第４および第６のトランジスタのゲート電極に第１の信号を入力する第１の信号入力部と、
前記第５のトランジスタのゲート電極に第２の信号を入力する第２の信号入力部と、
信号出力部とを有し、
前記第１乃至第６のトランジスタはいずれも同一導電型であり、
前記第１のトランジスタの出力端と、前記第３のトランジスタの出力端とは電気的に接続され、
前記第２のトランジスタの出力端と、前記第４のトランジスタの出力端とは電気的に接続され、
前記電圧補償回路は、前記信号出力部より出力される信号の振幅減衰を補償することを特徴とする。
【００４６】
本発明の半導体装置は、
入力端が第１の電源と電気的に接続された第１および第２のトランジスタと、入力端が第２の電源と電気的に接続された第３および第４のトランジスタと、入力端が第１の電源と電気的に接続され、出力端が前記第１および第２のトランジスタのゲート電極と電気的に接続された第５のトランジスタと、入力端が第２の電源と電気的に接続され、出力端が前記第１および第２のトランジスタのゲート電極と電気的に接続された第６のトランジスタと、前記第１のトランジスタのゲート電極と前記第１のトランジスタの出力端との間に電気的に接続された第１の容量手段と、前記第３のトランジスタのゲート電極と前記第３のトランジスタの出力端との間に電気的に接続された第２の容量手段とを有する電圧補償回路と、
前記第２、第４および第６のトランジスタのゲート電極に第１の信号を入力す る第１の信号入力部と、
前記第５のトランジスタのゲート電極に第２の信号を入力する第２の信号入力部と、
信号出力部とを有し、
前記第１乃至第６のトランジスタはいずれも同一導電型であり、
前記第１のトランジスタの出力端と、前記第３のトランジスタの出力端とは電気的に接続され、
前記第２のトランジスタの出力端と、前記第４のトランジスタの出力端とは電気的に接続され、
前記電圧補償回路は、前記信号出力部より出力される信号の振幅減衰を補償することを特徴とする。
【００４７】
本発明の半導体装置は、
前記容量手段は、活性層材料、ゲート電極を構成する材料、あるいは配線材料のうちいずれか２材料と、前記２材料間の絶縁層とを用いてなることを特徴とする。
【００４８】
本発明の半導体装置は、
前記第１あるいは第２の容量手段は、活性層材料、ゲート電極を構成する材料、あるいは配線材料のうちいずれか２材料と、前記２材料間の絶縁層とを用いてなることを特徴とする。
【００４９】
本発明の半導体装置は、
前記導電型がＮチャネル型であるとき、第２の電源電位＜第１の電源電位であり、
前記導電型がＰチャネル型であるとき、第２の電源電位＞第１の電源電位であることを特徴とする。
【００５０】
【発明の実施の形態】
図１（Ａ）（Ｂ）に示した回路の動作について説明する。基本的な回路の動作は、図１３を用いて説明した通りであり、第１の信号入力部（Ｉｎ）にＨレベルが入力され、第２の信号入力部（Ｉｎｂ）にＬレベルが入力されたとき、信号出力部（Ｏｕｔ）よりＬレベルが現れ、第１の信号入力部（Ｉｎ）にＬレベルが入力され、第２の信号入力部（Ｉｎｂ）にＨレベルが入力されたとき、信号出力部（Ｏｕｔ）よりＨレベルが現れる。このとき、ブートストラップ法によって、ＴＦＴのしきい値に起因する電圧振幅の減衰を補償し、正常な振幅の出力を得ることが出来るものである。さらに、ブートストラップ動作と、負荷の充放電動作とを、それぞれ独立したＴＦＴによって行うため、高速動作が可能であり、かつ十分な負荷の駆動能力が実現される。
【００５１】
さらに図１（Ｂ）の構成は、第１の信号入力部（Ｉｎ）に入力される信号がＨレベルからＬレベルに変化する瞬間の動作に特徴がある。以下に説明する。
【００５２】
図１（Ｃ）は、本発明を適用したインバータの動作に関する、各部の信号波形を示したものである。図１（Ｂ）（Ｃ）を用いて動作について説明する。なお、入力信号の振幅はＶＤＤ−ＶＳＳ間とする。
【００５３】
第１の信号入力部（Ｉｎ）にＨレベルが入力され、ＴＦＴ１５３、１５７がＯＮする。一方、ＴＦＴ１５１はゲート電極に常にＶＤＤが入力されており、第２の信号入力部（Ｉｎｂ）にＬレベルが入力されると、ＴＦＴ１５１を通過してＴＦＴ１５２、１５６のゲート電極がＬレベルとなり、ＯＦＦする。よって、信号出力部（Ｏｕｔ）にはＬレベルが現れる。
【００５４】
続いて、第１の信号入力部（Ｉｎ）に入力されている信号がＨレベルからＬレベルになリ始める。その電位がＴＦＴ１５３のしきい値を下回ると、ＴＦＴ１５３がＯＦＦする。よってＴＦＴ１５３の出力端が一瞬浮遊状態となる。さらに第１の信号入力部（Ｉｎ）に入力されている信号の電位が低下、すなわちＴＦＴ１５３のゲート電極の電位が低下する。それに伴って、容量１５５によるＴＦＴ１５３のゲート電極と出力端との間の容量結合により、浮遊状態となっているＴＦＴ１５３の出力端の電位が、図１（Ｃ）に示すように、ΔＶｆ’で示すだけ低下する。
【００５５】
同時に、第２の信号入力部（Ｉｎｂ）に入力されている信号は、ＬレベルからＨレベルとなる。よってＴＦＴ１５２、１５６のゲート電極の電位が上昇し、その電位が（ＶＤＤ−ＶｔｈＮ）となったところで浮遊状態となる。
【００５６】
ここで、ＴＦＴ１５２の出力端の電位は、（ＶＳＳ−ΔＶｆ）であり、ＴＦＴ１５２のゲート・ソース間電圧は、図１３（Ａ）に示した回路におけるＴＦＴ１３０２のゲート・ソース間電圧よりも大きくなっている。すなわち、ＴＦＴ１５２は、ＴＦＴ１３０２よりも多くの電流が流れることになる。
【００５７】
従って、ＴＦＴ１５２の出力端の電位の上昇は、ＴＦＴ１３０２の出力端の電位の上昇よりも早くなる。よってブートストラップによって持ち上げられるＴＦＴ１５２、１５６のゲート電極の電位が持ち上がる早さも、ＴＦＴ１３０２のゲート電極の電位が持ち上がる早さよりも速くなる。
【００５８】
よって、信号出力部（Ｏｕｔ）にＨレベルが現れ、その立ち上がり時間は図１３（Ａ）に示した回路よりも短くなる。さらに、ＴＦＴ１５２、１５６を流れる電流が大きくなることから、出力後段に付く負荷が大きい場合にも、ＴＦＴ１５２のゲート電極の電位は正常なブートストラップ動作によって（ＶＤＤ＋ＶｔｈＮ）よりも高い値まで上昇することが出来る。これが図１３（Ａ）に示した従来のブートストラップ法による回路の場合、浮遊状態となっているＴＦＴ１３０２のゲート電極の電位は、図１（Ｃ）に点線で波形を示すように、（ＶＤＤ＋ＶｔｈＮ）より高い電位まで持ち上がることが出来ない場合があり、従って出力信号の振幅も減衰することになる。
【００５９】
図２を用いて、第１の信号入力部（Ｉｎ）に入力されている信号がＨレベルからＬレベルに変わる瞬間の遷移的な動作について詳細に説明する。
【００６０】
図２（Ａ）は、図１（Ｂ）に示した回路と同様である。ここで、容量１５４、１５５およびその両端のノードにおける電位の変化にのみ着目して説明する。
【００６１】
図２（Ｂ）は、容量１５４、１５５のみを抜き出して示したものであり、ＴＦＴ１５２のゲート電極に該当するノードをＶ１５２Ｇ、ＴＦＴ１５２の出力端に該当するノードをＶ１５２Ｓ、ＴＦＴ１５３のゲート電極に該当するノードをＶ１５３Ｇとして示す。
【００６２】
図２（Ｃ）は、第１の信号入力部（Ｉｎ）にＨレベルが入力され、第２の信号入力部（Ｉｎｂ）にＬレベルが入力されている様子を示している。このとき、ノードＶ１５２Ｇの電位はＶＳＳ、ノードＶ１５２Ｓの電位はＶＳＳ、ノードＶ１５３Ｇの電位はＶＤＤである。
【００６３】
続いて、図２（Ｄ）に示すように、第１の信号入力部（Ｉｎ）に入力されている信号がＨレベルからＬレベルとなる。よって、ＴＦＴ１５３のゲート電極の電位が降下し、しきい値を下回ったとき、ＴＦＴ１５３がＯＦＦする。よってノードＶ１５２Ｓは浮遊状態となる。さらにノードＶ１５３Ｇの電位は、ＴＦＴ１５３のしきい値を下回った後も降下し、その電位がＶＳＳとなる。ノードＶ１５２Ｓの電位は、容量１５５による、ノードＶ１５３Ｇとの容量結合によって、ΔＶｆ’だけ降下する。従ってノードＶ１５３Ｇの電位は、図２（Ｄ）に示すように（ＶＳＳ−ΔＶｆ’）となる。
【００６４】
同時に、第２の信号入力部（Ｉｎｂ）に入力されている信号はＬレベルからＨレベルとなる。よってＴＦＴ１５２がＯＮし、ノードＶ１５２Ｇの電位が（ＶＤＤ−ＶｔｈＮ）となったところで、ノードＶ１５２Ｇは浮遊状態となる。その後、ブートストラップによってさらにΔＶｆだけ上昇し、ノードＶ１５２Ｇの電位は（ＶＤＤ−ＶｔｈＮ＋ΔＶｆ）となる。従ってノードＶ１５２Ｓの電位はＶＤＤまで上昇する。同時に、ＴＦＴ１５６のゲート電極の電位もまた、ノードＶ１５２Ｇの電位に等しいので、信号出力部（Ｏｕｔ）には、正常にＶＤＤまで上昇したＨレベルが現れる。
【００６５】
本発明は、以上に示した動作によって、後段に大きな負荷を有する場合にも十分な駆動能力を得るものである。なお、本実施形態においては、ＴＦＴの極性はＮチャネル型である場合を例として説明したが、勿論、Ｐチャネル型ＴＦＴを用いて構成しても良い。
【００６６】
【実施例】
以下に、本発明の実施例について記載する。
【００６７】
［実施例１］
実施形態において説明した、図１に示した回路は、ＴＦＴ１０２のゲート電極を浮遊状態にする役割は、ＴＦＴ１０１のみによってなされている。このとき、ＴＦＴ１０２のゲート電極の電位が（ＶＤＤ−ＶｔｈＮ）となったところで浮遊状態となることは前述の通りである。つまり、仮に入力信号のＨレベルが（ＶＤＤ−ＶｔｈＮ）に満たない場合、ＴＦＴ１０１がＯＦＦしないため、ＴＦＴ１０２のゲート電極は浮遊状態となることはなく、従ってブートストラップが働かない。
【００６８】
このような場合、図９（Ａ）に示す回路を用いる。図１に示した回路との相違は、ＴＦＴ９０３のゲート電極を浮遊状態とするために、ＴＦＴ９０１、９０２の２個のＴＦＴを用いている点である。この回路を用いて、前述の条件について考える。ここで、入力信号の電圧振幅を、ＶＤＤ０（Ｈｉ）−ＶＳＳ（Ｌｏ）とし、各電位の大小関係を、
ＶＳＳ＜ＶｔｈＮ＜ＶＤＤ０＜（ＶＤＤ−ＶｔｈＮ） ・・・（式２）
とする。
【００６９】
第１の信号入力部（Ｉｎ）にＨレベルが入力され、第２の信号入力部Ｉｎｂ）にＬレベルが入力されると、ＴＦＴ９０２、ＴＦＴ９０４、ＴＦＴ９０８がＯＮする。さらに、ＴＦＴ９０１がＯＦＦするので、ＴＦＴ９０３、９０７のゲート電極にはＬレベルが入力されてＯＦＦする。よって信号出力部（Ｏｕｔ）にはＬレベルが現れる。
【００７０】
一方、第１の信号入力部（Ｉｎ）にＬレベルが入力され、第２の信号入力部（Ｉｎｂ）にＨレベルが入力されると、ＴＦＴ９０２、ＴＦＴ９０４、ＴＦＴ９０８がＯＦＦする。また、ＴＦＴ９０１がＯＮして、ＴＦＴ９０３、９０７のゲート電極の電位が上昇する。このとき、ＴＦＴ９０１のゲート電極の電位は、ＶＤＤ０であるから、ＴＦＴ９０３、９０７のゲート電極の電位は、（ＶＤＤ０−ＶｔｈＮ）となったところで確実に浮遊状態となる。以後は実施形態に示したように、ブートストラップによって信号出力部（Ｏｕｔ）には、Ｈレベルが正常に現れる。
【００７１】
よって、図９（Ａ）に示した回路を用いると、（ＶＤＤ０−ＶＳＳ）の振幅を有する信号の入力に対し、（ＶＤＤ−ＶＳＳ）の振幅を有する出力を得ることが出来る。つまり、レベルシフタとして機能させることが出来る。
【００７２】
図９（Ｂ）もまた同様の回路である。ＴＦＴ９１１のゲート電極は、電源ＶＤＤに接続され、信号入力はＴＦＴ９１２のゲート電極のみであり、１入力型で同様の動作を得ることが可能である。
【００７３】
［実施例２］
本実施例においては、同一基板上に、画素部および、画素部周辺に設ける駆動回路のＴＦＴを同時に作製する方法について説明する。なお、例として液晶表示装置の作製工程を挙げるが、本発明は前述のとおり、液晶表示装置に限定されない。
【００７４】
まず、図７（Ａ）に示すように、コーニング社の＃７０５９ガラスや＃１７３７ガラス等に代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラス等からなる基盤５００１上に酸化シリコン膜、窒化シリコン膜、または酸化窒化シリコン膜等の絶縁膜からなる下地膜５００２を形成する。特に図示していないが、下地膜５００２の形成については、例えば、プラズマＣＶＤ法でＳｉＨ４、ＮＨ３、Ｎ２Ｏから作製される酸化窒化シリコン膜を１０〜２００ｎｍ（好ましくは５０〜１００ｎｍ）の厚さに形成し、同様にＳｉＨ４、Ｎ２Ｏから作製される酸化窒化水素化シリコン膜を５０〜２００ｎｍ（好ましくは１００〜１５０ｎｍ）の厚さに積層形成する。
【００７５】
続いて、島状の半導体層５００３〜５００５は、非晶質構造を有する半導体膜を。レーザー結晶化法や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この島状の半導体層５００３〜５００５の厚さは２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）として形成する。結晶質半導体層の材料には特に限定は無いが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金等で形成すると良い。
【００７６】
レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ４レーザーを用いる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光して半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宜選択するものであるが、エキシマレーザーを用いる場合にはパルス発振周波数を３０Ｈｚとし、レーザーエネルギー密度を１００〜４００ｍＪ／ｃｍ２（代表的には２００〜３００ｍＪ／ｃｍ２）とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用い、パルス発振周波数１〜１０ｋＨｚとし、レーザーエネルギー密度を３００〜６００ｍＪ／ｃｍ２（代表的には３５０〜５００ｍＪ／ｃｍ２）とすると良い。そして幅１００〜１０００μｍ、例えば４００μｍで線状に集光したレーザー光を基板全面に渡って照射し、このときの線状レーザーの重ねあわせ率（オーバーラップ率）を８０〜９８％として行う。
【００７７】
続いて、島状の半導体層５００３〜５００５を覆うゲート絶縁膜５００６を形成する。ゲート絶縁膜５００６は、プラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例では、１２０ｎｍの厚さで酸化窒化シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものではなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコンを用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ Ｏｒｔｈｏｓｉｌｉｃａｔｅ）とＯ２とを混合し、反応圧力４０Ｐａ、基板温度３００〜４００℃とし、高周波（１３．５６ＭＨｚ）電力密度０．５〜０．８Ｗ／ｃｍ２で放電させて形成することが出来る。このようにして作製される酸化シリコン膜は、その後４００〜５００℃の熱アニールにより、ゲート絶縁膜として良好な特性を得ることが出来る。
【００７８】
そして、ゲート絶縁膜５００６上にゲート電極を形成するための第１の導電膜５００７と第２の導電膜５００８とを積層形成する。本実施例では、第１の導電層５００７をタンタル（Ｔａ）で５０〜１００ｎｍの厚さに形成し、第２の導電層５００９をタングステン（Ｗ）で１００〜３００ｎｍの厚さに形成する（図７（Ａ））。
【００７９】
Ｔａ膜はスパッタ法で、ＴａのターゲットをＡｒでスパッタすることにより形成する。この場合、Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力を緩和して膜の剥離を防止することが出来る。また、α相のＴａ膜の抵抗率は２０μΩｃｍ程度でありゲート電極として使用することが出来るが、β相のＴａ膜の抵抗率は１８０μΩｃｍ程度でありゲート電極には不向きである。α相のＴａ膜を形成するために、Ｔａのα相に近い結晶構造を有する窒化タンタル（ＴａＮ）を１０〜５０ｎｍ程度の厚さでＴａの下地に形成しておくとα相のＴａ膜を容易に得ることが出来る。
【００８０】
Ｗ膜を形成する場合には、Ｗをターゲットとしたスパッタ法で形成する。その他にも６フッ化タングステン（ＷＦ６）を用いる熱ＣＶＤ法で形成することも出来る。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることが出来るが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害されて高抵抗化する。このことより、スパッタ法による場合、純度９９．９９９９％のＷターゲットを用い、さらに製膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現することが出来る。
【００８１】
なお、本実施例においては、第１の導電膜５００７をＴａ、第２の導電膜５００８をＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成しても良い。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いても良い。本実施例以外の他の組み合わせの一例としては、第１の導電膜をＴａＮ、第２の導電膜をＷとする組み合わせ、第１の導電膜をＴａＮ、第２の導電膜をＡｌとする組み合わせ、第１の導電膜をＴａＮ、第２の導電膜をＣｕとする組み合わせ等が望ましい。
【００８２】
次に、レジストによるマスク５００９を形成し、電極および配線を形成するための第１のエッチング処理を行う。本実施例ではＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ ｃｏｕｐｌｅｄ ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ４とＣｌ２とを混合し、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成して行う。基板側（試料ステージ）にも１００ＷのＲＦ電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ４とＣｌ２とを混合した場合にはＷ膜およびＴａ膜とも同程度にエッチングされる。
【００８３】
上記エッチング条件では、レジストによるマスクの形状を適したものとすることと、基板側に印加するバイアス電圧の効果とにより第１の導電膜および第２の導電膜の端部がテーパー形状となる。テーパー部の角度は１５〜４５°となる。ゲート絶縁膜上に残渣を残すことなくエッチングを行うためには、１０〜２０％の割合でエッチング時間を増加させると良い。Ｗ膜に対する酸化窒化シリコン膜の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０ｎｍ程度エッチングされることになる。こうして、第１のエッチング処理により第１の導電層５０１０ａ〜５０１３ａと第２の導電層５０１０ｂ〜５０１３ｂからなる第１の形状の導電層５０１０〜５０１３を形成する。このとき、ゲート絶縁膜５００６においては、第１の形状の導電層５０１０〜５０１３で覆われない領域は２０〜５０ｎｍ程度エッチングされて薄くなった領域が形成される（図７（Ｂ））。
【００８４】
そして、第１のドーピング処理を行い、Ｎ型を付与する不純物元素を添加する（図７（Ｂ））。ドーピング処理は、イオンドーピング法もしくはイオン注入法で行えば良い。イオンドープ法にあたっての条件は、ドーズ量を１×１０１３〜５×１０１４ａｔｏｍｓ／ｃｍ２とし、加速電圧を６０〜１００ｋｅＶとする。Ｎ型を付与する不純物元素としては、１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではＰを用いる。この場合、導電層５０１０〜５０１３がＮ型を付与する不純物元素に対するマスクとなり、自己整合的に第１の不純物領域５０１４〜５０１６が形成される。この第１の不純物領域５０１４〜５０１６には、１×１０２０〜１×１０２１ａｔｏｍｓ／ｃｍ３の濃度範囲でＮ型を付与する不純物元素を添加する。
【００８５】
次に、第２のエッチング処理を行う（図７（Ｃ））。同様にＩＣＰエッチング法を用い、エッチング用ガスにＣＦ４とＣｌ２とＯ２とを混合して、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ電力を供給し、プラズマを生成して行う。基板側（試料ステージ）にも５０ＷのＲＦ電力を投入し、第１のエッチング処理に比べ低い自己バイアス電圧を印加する。このような条件により第２の導電層であるＷを異方性エッチングし、かつ、それより遅いエッチング速度で第１の導電層であるＴａを異方性エッチングして第２の形状の導電層５０１７〜５０２０（第１の導電層５０１７ａ〜５０２０ａおよび第２の導電層５０１７ｂ〜５０２０ｂ）を形成する。このとき、ゲート絶縁膜５００６においては、第２の形状の導電層５０１７〜５０２０で覆われない領域はさらに２０〜５０ｎｍ程度エッチングされて薄くなった領域が形成される。
【００８６】
Ｗ膜やＴａ膜のＣＦ４とＣｌ２の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することが出来る。ＷとＴａのフッ化物と塩化物の蒸気圧を比較すると、Ｗのフッ化物であるＷＦ６の蒸気圧が極端に高く、その他のＷＣｌ５、ＴａＦ５、ＴａＣｌ５については同程度である。従って、ＣＦ４とＣｌ２の混合ガスでは、Ｗ膜およびＴａ膜共にエッチングされる。しかし、この混合ガスに適量のＯ２を添加するとＣＦ４とＯ２が反応してＣＯとＦになり、ＦラジカルまたはＦイオンが多量に発生する。その結果、フッ化物の蒸気圧が高いＷ膜のエッチング速度が増大する。一方、ＴａはＦが増大しても、相対的にエッチング速度の増加は少ない。また、ＴａはＷに比較して酸化されやすいので、Ｏ２を添加することでＴａの表面が酸化される。Ｔａの酸化物はフッ素や塩素と反応しないため、さらにＴａ膜のエッチング速度は低下することとなる。従って、Ｗ膜とＴａ膜とのエッチング速度に差を作ることが可能となる。
【００８７】
そして、第２のドーピング処理を行う（図７（Ｃ））。この場合、第１のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてＮ型を付与する不純物元素ドーピングする。例えば、加速電圧を７０〜１２０ｋｅＶとし、１×１０１３ａｔｏｍｓ／ｃｍ２のドーズ量で行い、図７（Ｂ）で島状の半導体層に形成された第１の不純物領域の内側に新たな不純物領域を形成する。ドーピングは、第２の導電層５０１７ｂ〜５０２０ｂを不純物元素に対するマスクとして用い、第１の導電層５０１７ａ〜５０２０ａの下側の領域にも不純物元素が添加されるようにしてドーピングする。
こうして、第１の導電層と重なる第２の不純物領域５０２１〜５０２３が形成される。
【００８８】
続いて、第３のエッチング処理を行う（図８（Ａ））。ここでは、エッチング用ガスにＣｌ２を用い、ＩＣＰエッチング装置を用いて行う。本実施例では、Ｃｌ２のガス流量比を６０ｓｃｃｍとし、１ Ｐａの圧力でコイル型の電極に３５０ＷのＲＦ電力を投入してプラズマを生成してエッチングを７０秒行った。基板側（試料ステージ）にもＲＦ電力を投入し、実質的に負の自己バイアス電圧を印加する。第３のエッチングにより、第１の導電層が後退して第３の形状の導電層５０２４〜５０２７（第１の導電層５０２４ａ〜５０２７ａおよび第２の導電層５０２４ｂ〜５０２７ｂ）が形成され、第２の不純物領域５０２１〜５０２３の一部は、第１の導電層と重ならない第３の不純物領域５０２８〜５０３０となる。
【００８９】
以上までの工程でそれぞれの島状の半導体層に不純物領域が形成される。島状の半導体層と重なる第３の形状の導電層５０２４〜５０２７が、ＴＦＴのゲート電極として機能する。
【００９０】
続いて、導電型の制御を目的として、それぞれの島状の半導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、ラピッドサーマルアニール法（ＲＴＡ法）を適用することが出来る。熱アニール法では酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜６００℃で行うものであり、本実施例では５００℃で４時間の熱処理を行う。ただし、５０２４〜５０２７に用いた配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜（シリコンを主成分とする）を形成した後で熱活性化を行うことが望ましい。
【００９１】
さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、島状の半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化するための、熱水素化の他の方法として、プラズマ水素化（プラズマにより励起された水素を用いる）によって行っても良い。
【００９２】
次いで、図８（Ｂ）に示すように、第１の層間絶縁膜５０３１を、酸化窒化シリコン膜で１００〜２００ｎｍの厚さで形成する。その上に有機絶縁物材料からなる第２の層間絶縁膜５０３２を形成した後、第１の層間絶縁膜５０３１、第２の層間絶縁膜５０３２、およびゲート絶縁膜５００６に対してコンタクトホールを開口し、配線材料による膜を形成して各配線５０３３〜５０３６、および画素電極５０３７をパターニング形成する。
【００９３】
第２の層間絶縁膜５０３２としては、ポリイミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロブテン）等の有機樹脂を材料とする膜を用いる。特に、第２の層間絶縁膜５０３２は平坦化の意味合いが強いので、平坦性に優れたアクリルが望ましい。本実施例ではＴＦＴによって形成される段差を十分に平坦化しうる膜厚でアクリル膜を形成する。好ましくは１〜５μｍ（さらに好ましくは２〜４μｍ）とすれば良い。
【００９４】
コンタクトホールの形成は、ドライエッチングまたはウェットエッチング法を用い、Ｎ型の不純物領域５０１４〜５０１６、およびソース信号線（図示せず）、ゲート信号線（図示せず）、電流供給線（図示せず）およびゲート電極５０２４〜５０２６に達する（図示せず）コンタクトホールをそれぞれ形成する。
【００９５】
また、配線５０３３〜５０３６として、Ｔｉ膜を１００ｎｍ、Ｔｉを含むＡｌ膜を３００ｎｍ、Ｔｉ膜を１５０ｎｍ、スパッタ法で連続形成した３層積層の膜を所望の形状にパターニングして形成する。勿論、他の導電性材料を用いても良い。画素電極５０３７については、表示装置を反射型とする場合には、反射性の高い材料にて形成する。この場合、配線と同時に形成しても良い。一方、透過型である場合には、酸化インジウム錫（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ：ＩＴＯ）等の透明導電性材料を用いて形成する。図８（Ｂ）の状態まで完了したものを、本明細書ではアクティブマトリクス基板と呼ぶ。
【００９６】
続いて、対向基板５０３８を用意する。対向基板５０３８には、遮光膜５０３９が形成される。この遮光膜は、クロム（Ｃｒ）等を用いて、１００ｎｍ〜２００ｎｍの厚さで形成する。
【００９７】
一方、画素部においては対向電極５０４０が形成される。対向電極は、ＩＴＯ等の透明導電性材料を用いて形成する。また、可視光の透過率を高く保つために、対向電極の膜厚は１００ｎｍ〜１２０ｎｍで形成することが望ましい。
【００９８】
アクティブマトリクス基板と対向基板とに、配向膜５０４１、５０４２を形成する。配向膜５０４１、５０４２の膜厚は、３０ｎｍ〜８０ｎｍが望ましい。また、配向膜としては、例えば日産化学社製ＳＥ７７９２等を用いることが出来る。プレチルト角の高い配向膜を用いると、アクティブマトリクス方式により駆動される液晶表示装置の駆動時に、ディスクリネーションの発生を抑制することが出来る。
【００９９】
続いて、配向膜５０４１、５０４２をラビングする。ラビング方向は、液晶表示装置が完成したときに、左巻きのＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）配向となるようにするのが望ましい。
【０１００】
本実施例においては特に図示していないが、スペーサを画素内に散布もしくはパターニングにより形成して、セルギャップの均一性を向上させることも可能である。本実施例においては、感光性樹脂膜を製膜、パターニングして、４．０μｍの高さのスペーサを形成した。
【０１０１】
続いて、シール剤５０４３により、アクティブマトリクス基板と対向基板とを貼り合わせる。シール剤としては、熱硬化型のシール剤である三井化学社製ＸＮ−２１Ｓを用いた。シール剤中にはフィラーを混入する。なお、フィラーの高さは４．０μｍとする。その後、シール剤が硬化した後に、アクティブマトリクス基板と対向基板とを、所望のサイズに同時に分断する。
【０１０２】
続いて、液晶５０４４を注入する。液晶材料としては、高速応答性等を考慮すると、低粘度のものが望ましい。本実施例においては、配向制御の容易なネマチック液晶を用いる。勿論、高速応答が可能な強誘電性液晶、反強誘電性液晶を用いても良い。
【０１０３】
液晶の注入が終了したのち、注入口をＵＶ硬化型樹脂等を用いて封止する。その後、公知の方法により偏光板を貼り付ける。最後に、基板上に形成された素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクタ（フレキシブルプリントサーキット：ＦＰＣ）を取り付けて製品として完成する（図８（Ｃ））。このような出荷出来る状態にまでした状態を本明細書中では液晶表示装置と呼ぶ。
【０１０４】
また、本実施例で示す工程に従えば、アクティブマトリクス基板の作製に必要なフォトマスクの数を４枚（島状半導体層パターン、第１配線パターン（ゲート配線、島状のソース配線、容量配線）、コンタクトホールパターン、第２配線パターン（画素電極、接続電極含む））とすることができる。その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与することができる。
【０１０５】
［実施例３］
本実施例においては、実施形態および実施例１に示した回路を用いて、実際に表示装置を作製した例について述べる。
【０１０６】
図１０（Ａ）に、表示装置の概略図を示す。基板１０００の中央部に、画素部１００１が配置されている。画素部１００１の周辺には、ソース信号線を制御するための、ソース信号線駆動回路１００２および、ゲート信号線を制御するための、ゲート信号線駆動回路１００７が配置されている。ゲート信号線駆動回路１００７は、図１０（Ａ）では画素部１００１の両側に対称配置されているが、画素部１００１の片側のみに配置しても良い。
【０１０７】
ソース信号線駆動回路１００２、ゲート信号線駆動回路１００７を駆動するために外部より入力される信号は、ＦＰＣ１０１０を介して入力される。本実施例においては、ＦＰＣ１０１０より入力される信号は、その電圧振幅が小さいため、レベルシフタ１００６によって電圧振幅の変換を受けた上で、ソース信号線駆動回路１００２、およびゲート信号線駆動回路１００７へと入力される。
【０１０８】
図１０（Ａ）において、破線Ａ−Ａ’の断面図を図１０（Ｂ）に示す。基板１０００上には、画素部１００１、ソース信号線駆動回路１００２、ゲート信号線駆動回路（図示せず）が形成されている。基板１０００と、対向基板１０１１とは、シール剤１０１２を用いて貼り合わされ，基板間のギャップには液晶が注入される。液晶の注入後は、図１０（Ａ）に示すように、封止剤１０１３によって、注入口を密閉する。
【０１０９】
引き回し配線１０２１は、異方導電性フィルム１０２３を介して、ＦＰＣ１０１０が有するＦＰＣ側配線１０２２と電気的に接続される。異方導電性フィルム１０２３には、図１０（Ｃ）に示すように導電性のフィラー１０２４が含まれており、基板１０００とＦＰＣ１０１０とを熱圧着することで、基板１０００上の引き回し配線１０２１と、ＦＰＣ１０１０上のＦＰＣ側配線１０２２とが、導電性フィラー１０２４によって電気的に接続される。
【０１１０】
図３は、ソース信号線駆動回路の構成を示したものである。レベルシフタ３０１、３０２、シフトレジスタ３０３、バッファ３０４、サンプリング回路３０５を有する。
【０１１１】
ソース信号線駆動回路には、ソース側クロック信号（Ｓ−ＣＫ）、ソース側クロック反転信号（Ｓ−ＣＫｂ）、ソース側スタートパルス（Ｓ−ＳＰ）、アナログ映像信号（Ｖｉｄｅｏ１〜８）が入力される。このうち、クロック信号、スタートパルスは、レベルシフタ３０１、３０２によって振幅変換を受けた後に入力される。
また、アナログ映像信号は、本実施例では８分割入力であるが、実際に表示装置を作製する際にはこの限りではない。
【０１１２】
図４に、シフトレジスタの構成を示す。図４（Ａ）に示したブロック図において、４００で示したブロックが１段分のサンプリングパルスを出力するパルス出力回路であり、図４（Ａ）のシフトレジスタは、ｎ段（ｎは自然数、１＜ｎ）のパルス出力回路によって構成されている。
【０１１３】
図４（Ｂ）は、パルス出力回路の構成を詳細に示したものである。パルス出力回路本体は、ＴＦＴ４０１〜４０６および、容量４０７からなる。あるｋ段目（ｋは自然数、１＜ｋ＜ｎ）のパルス出力回路において、ＴＦＴ４０１、４０４のゲート電極にはｋ−１段目のパルス出力回路からの出力パルスが入力され、ＴＦＴ４０２、４０３のゲート電極には、ｋ＋１段目のパルス出力回路からの出力パルスが入力される。なお、ｋ＝１、すなわち初段のパルス出力回路におけるＴＦＴ４０１、４０４のゲート電極および、ｋ＝ｎ、すなわち最終段のパルス出力回路におけるＴＦＴ４０２、４０３のゲート電極には、スタートパルス（ＳＰ）が入力される。
【０１１４】
ここで、詳細な回路動作について説明する。図１４に示すタイミングチャートを参照する。あるｋ段目のパルス出力回路において、ＴＦＴ４０１、４０４のゲート電極にｋ−１段目のパルス出力回路からの出力パルスが入力されて（ｋ＝１、すなわち初段の場合はスタートパルスが入力される）Ｈレベルとなり、ＴＦＴ４０１、４０４がＯＮする（図１４ １４０１参照）。これにより、ＴＦＴ４０５のゲート電極の電位はＶＤＤ側に引き上げられ（図１４ １４０２参照）、その電位が（ＶＤＤ−ＶｔｈＮ）となったところでＴＦＴ４０１がＯＦＦし、浮遊状態となる。この時点で、ＴＦＴ４０５のゲート・ソース間電圧は、そのしきい値を上回っており、ＴＦＴ４０５がＯＮする。一方、ＴＦＴ４０２、４０３のゲート電極には、まだパルス入力はなく、Ｌレベルのままであるので、ＯＦＦしている。よってＴＦＴ４０６のゲート電極の電位はＬレベルであり、ＯＦＦしているので、出力端子（ＳＲ Ｏｕｔ）は、ＴＦＴ４０５の入力電極に入力されるクロック信号（Ｓ−ＣＫ、Ｓ−ＣＫｂのいずれか一方）がＨレベルになるのに伴い、パルス出力回路の出力端子（ＳＲ Ｏｕｔ）の電位がＶＤＤ側に引き上げられる（図１４ １４０３参照）。ただし、ここまでの状態では、パルス出力回路の出力端子（ＳＲＯｕｔ）の電位は、ＴＦＴ４０５のゲート電極の電位（ＶＤＤ−ＶｔｈＮ）に対し、さらにしきい値分だけ降下した、［ＶＤＤ−２（ＶｔｈＮ）］までしか上昇し得ない。
【０１１５】
ここで、ＴＦＴ４０５のゲート電極と出力電極との間には、容量４０７が設けられており、さらに今、ＴＦＴ４０５のゲート電極は浮遊状態にあるため、パルス出力回路の出力端子（ＳＲ Ｏｕｔ）の電位が上昇、すなわちＴＦＴ４０５の出力電極の電位が上昇するのに伴い、ＴＦＴ４０５のゲート電極の電位は、容量４０７の働きによって、（ＶＤＤ−ＶｔｈＮ）からさらに引き上げられる。この動作によって、ＴＦＴ４０５のゲート電極の電位は、最終的には（ＶＤＤ＋ＶｔｈＮ）よりも高い電位となる（図１４ １４０２参照）。パルス出力回路の出力端子（ＳＲ Ｏｕｔ）の電位は、ＴＦＴ４０５のしきい値に影響されることなく、ＶＤＤまで正常に上昇する（図１４ １４０３参照）。
【０１１６】
同様にして、ｋ＋１段目のパルス出力回路より、パルスが出力される（図１４１４０４参照）。ｋ＋１段目の出力パルスは、ｋ段目に帰還してＴＦＴ４０２、４０３のゲート電極に入力される。ＴＦＴ４０２、４０３のゲート電極の電位がＨｉとなってＯＮし、ＴＦＴ４０５のゲート電極の電位はＶＳＳ側に引き下げられてＴＦＴ４０５がＯＦＦする。同時にＴＦＴ４０６のゲート電極の電位がＨレベルとなってＯＮし、ｋ段目のパルス出力回路の出力端子（ＳＲ Ｏｕｔ）の電位はＬレベルとなる。
【０１１７】
以後、最終段まで同様の動作により、順次ＶＤＤ−ＶＳＳ間の振幅を有するパルスが出力される。逆方向走査においても、回路の動作は同様である。
【０１１８】
最終段においては、次段より帰還入力されるパルスがないため、クロック信号がそのままＴＦＴ４０５を通過して出力され続ける（図１４ １４０７参照）。よって、最終段のパルス出力回路の出力パルスは、サンプリングパルスとして用いることが出来ない。同様に、逆方向走査の場合、初段の出力パルスがすなわち最終出力となるため、同様にサンプリングパルスとして用いることが出来ない。よって本実施例にて示した回路においては、必要な段数＋２段のパルス出力回路を用いてシフトレジスタを構成し、両端をダミー段として扱っている。それでも、最終出力は、次の水平期間が開始される前に何らかの方法で停止させる必要があるため、スタートパルスを初段の入力および最終段の期間入力として用い、次の水平期間でスタートパルスが入力された時点で最終段の出力が停止するようにしている。
【０１１９】
図５は、バッファ３０４の構成例を示している。図５（Ａ）に示すように、４段構成となっており、初段のみ１入力１出力型（Ｂｕｆ Ｕｎｉｔ１）５０１、２段目以降は２入力１出力型（Ｂｕｆ Ｕｎｉｔ２）５０２としている。
【０１２０】
初段のユニット（Ｂｕｆ Ｕｎｉｔ１）５０１の回路構成を図５（Ｂ）示す。信号は、ＴＦＴ５５２、５５４、５５６のゲート電極に入力される。ＴＦＴ５５１のゲート電極は、入力電極と接続されている。ＴＦＴ５５２、５５４、５５６のゲート電極にＨレベルが入力されてＯＮすると、ＴＦＴ５５３、５５５のゲート電極の電位はＬレベルとなり、その結果、出力端子（Ｏｕｔ）はＬレベルとなる。ＴＦＴ５５２、５５４、５５６のゲート電極にＬレベルが入力されてＯＦＦしているとき、ＴＦＴ５５１はゲート電極と入力電極が接続されて常にＯＮしているので、ＴＦＴ５５３、５５５のゲート電極の電位が上昇し、前述のシフトレジスタの場合と同様、容量５５７による結合によって、出力はＨレベルとなる。また、入力端（Ｉｎ）より入力される信号がＨレベルからＬレベルに変わるとき、容量５５８を用いてＴＦＴ５５３の出力電極の電位を一度低くする動作については、実施形態で説明した通りである。
【０１２１】
なお、ＴＦＴ５５１、５５２の関係として、ＴＦＴ５５１は、ゲート電極と入力電極とが接続されているため、ＴＦＴ５５２がＯＮしたとき、ＴＦＴ５５１、５５２がともにＯＮしていることになる。この状態でＴＦＴ５５３、５５５のゲート電極の電位がＬレベルとなる必要があるため、ＴＦＴ５５１のチャネル幅を、ＴＦＴ５５２に対して小さく設計する必要がある。ＴＦＴ５５３、５５５のゲート電極を充電できるだけの能力があれば十分なので、ＴＦＴ５５１のチャネル幅は最小限で良い。また、ＴＦＴ５５１を小さくすることで、ＴＦＴ５５２がＯＮしている期間の電源ＶＤＤ−ＴＦＴ５５１−ＴＦＴ５５２−電源ＶＳＳ間の貫通パスによる消費電流の増加を最小限とすることが出来る。
【０１２２】
図５（Ｃ）は、２段目以降に用いているユニット（Ｂｕｆ Ｕｎｉｔ２）５０２の回路構成を示している。ＴＦＴ５６２のゲート電極への入力は初段のものと同様であり、加えてＴＦＴ５６１のゲート電極に、前段の入力を反転入力として用いている。このようにすることで、ＴＦＴ５６１、５６２は排他的にＯＮ、ＯＦＦし、図５（Ｂ）の構成における、電源ＶＤＤ−ＴＦＴ５６１−ＴＦＴ５６２−電源ＶＳＳ間の貫通パスをなくすことが出来る。
【０１２３】
図６は、本実施例の表示装置に用いているクロック信号用レベルシフタ（ＣＫＬＳ）、スタートパルス用レベルシフタ（ＳＰＬＳ）の構成を示している。基本構成は、初段をレベルシフタ、２段目以降をバッファとした４段構成としており、前述のバッファ回路と同様である。ＶＤＤＬＯ−ＶＳＳ間の振幅を有する信号を入力し、ＶＤＤ−ＶＳＳ間の振幅を有する出力信号を得る（ここで、ＶＳＳ＜ＶＤＤＬＯ＜ＶＤＤ）。
【０１２４】
クロック信号用レベルシフタの場合、初段は１入力１出力型であり、２段目以降は２入力１出力型としている。それぞれの入力に対し、互いの入力を反転入力として用いている。
【０１２５】
スタートパルス用レベルシフタの場合は、前述のバッファと同様の構成である。
【０１２６】
レベルシフタの初段に用いているユニットの回路構成を図６（Ｃ）に、２段目以降に用いているユニットの回路構成を図６（Ｄ）に示す。
それぞれの回路構成および動作は、図５（Ｂ）（Ｃ）に示したものと同様であり、初段に入力される信号の振幅がＶＤＤＬＯ−ＶＳＳ間である点のみが異なる。
【０１２７】
入力端（Ｉｎ）より、Ｈレベルの信号が入力されるとき、ＴＦＴ６５２、６５４、６５６がＯＮし（ただし、入力信号の振幅の絶対値｜ＶＤＤＬＯ−ＶＳＳ｜が、ＴＦＴ６５２、６５４、６５６のしきい値の絶対値｜ＶｔｈＮ｜よりも確実に大きい場合）、ＴＦＴ６５３、６５５のゲート電極の電位はＶＳＳ側に引き下げられる。よって出力端子（Ｏｕｔ）にはＬレベルが現れる。一方、ＴＦＴ６５２のゲート電極に入力される信号がＬレベルのととき、ＴＦＴ６５２、６５４、６５６がＯＦＦし、ＴＦＴ６５１を通じて、ＴＦＴ６５３、６５５のゲート電極の電位はＶＤＤ側に引き上げられる。以後の動作は前述のバッファと同様である。
【０１２８】
この構成のレベルシフタの特徴として、高電位側（ＶＤＤ側）に接続されたＴＦＴ６５１の制御に、入力信号を直接用いない点がある。故に、入力信号の振幅が小さい場合においても、ＴＦＴ６５１のしきい値に関係なく、ＴＦＴ６５３、６５５のゲート電極の電位を引き上げることが出来るため、高い振幅変換利得を得られる。
【０１２９】
図１５は、ゲート信号線駆動回路の回路構成を示したものである。スタートパルス用レベルシフタ１５０１、クロック信号用レベルシフタ１５０２、シフトレジスタ１５０３、バッファ１５０４を有する。
【０１３０】
ゲート信号線駆動回路には、ゲート側クロック信号（Ｇ−ＣＫ）、ゲート側クロック反転信号（Ｇ−ＣＫｂ）、ゲート側スタートパルス（Ｇ−ＳＰ）が入力される。これらの入力信号は、レベルシフタ１５０１、１５０２によって振幅変換を受けた後に入力される。
【０１３１】
なお、シフトレジスタ１５０３、バッファ１５０４、スタートパルス用レベルシフタ１５０１、クロック信号用レベルシフタ１５０２の構成および動作に関しては、ソース信号線駆動回路に用いたものと同様であるので、ここでは説明を省略する。
【０１３２】
ここで紹介した駆動回路と、発明の実施形態にて示した画素とを用いて作製された表示装置は、単一極性のＴＦＴのみを用いて構成することで工程中のドーピング工程の一部を削減し、さらにフォトマスクの枚数を減らすことが可能となった。さらに、前述の課題の項で述べた、信号振幅を広げることによる消費電流の増加といった課題も、ブートストラップ法を応用した回路を用いることによって解決することが可能となった。
【０１３３】
［実施例４］
実施例２に示した工程は、画素および周辺の駆動回路をＮチャネル型ＴＦＴを用いて構成する場合の例として説明したが、本発明はＰチャネル型ＴＦＴを用いての実施も可能である、
【０１３４】
Ｎチャネル型ＴＦＴの場合、ホットキャリア劣化等の抑制のため、ゲート電極と重なる領域に、オーバーラップ領域と呼ばれる不純物領域を設けている。これに対してＰチャネル型ＴＦＴの場合は、ホットキャリア劣化による影響が小さいので、特にオーバーラップ領域等を設ける必要はなく、この場合、より簡単な工程で作製することが可能である。
【０１３５】
図１６（Ａ）に示すように、実施例２に従って、ガラス等の絶縁基板６００１上に下地膜６００２を形成し、次いで島状の半導体層６００３〜６００５、ゲート絶縁膜６００６、導電層６００７、６００８を形成する。ここで、導電層６００７、６００８は、ここでは積層構造としているが、特に単層であっても構わない。
【０１３６】
次いで、図１６（Ｂ）に示すように、レジストによるマスク６００９を形成し、第１のエッチング処理を行う。実施例２においては、積層構造とした導電層の材質による選択比を利用して、異方性エッチングを行ったが、ここでは特にオーバーラップ領域となる領域を設ける必要はないので、通常エッチングにて行えば良い。このとき、ゲート絶縁膜６００６においては、エッチングによって２０ｎｍ〜５０ｎｍ程度薄くなった領域が形成される。
【０１３７】
続いて、島状の半導体層にＰ型を付与する不純物元素を添加するための第１のドーピング処理を行う。導電層６０１０〜６０１３を不純物元素に対するマスクとして用い、自己整合的に不純物領域６０１４〜６０１６を形成する。Ｐ型を付与する不純物元素としては、ボロン（Ｂ）等が代表的である。ここでは、ジボラン（Ｂ２Ｈ６）を用いたイオンドープ法で形成し、半導体層中の不純物濃度が２×１０２０〜２×１０２１ａｔｏｍｓ／ｃｍ３となるようにする。
【０１３８】
レジストによるマスクを除去して、図１６（Ｃ）の状態を得る。以後、実施例２における図８（Ｂ）以降の工程に従って作製する。
【０１３９】
［実施例５］
図１８（Ａ）に示す回路は、図１に示したインバータ回路と同様の構成を有する回路であるが、ＴＦＴ１８０１のゲート電極に印加されている電位は、ＶＤＤＬＯ（＜ＶＤＤ）であり、入力信号の振幅もＶＤＤＬＯ−ＶＳＳ間である。このような構成とすると、レベルシフタとして用いることも出来る。
【０１４０】
動作について説明する。第１の信号入力部（Ｉｎ）にＨレベルが入力されると、ＴＦＴ１８０３、１８０７のゲート電極の電位がＨレベルとなってＯＮする。同時に、第２の信号入力部（Ｉｎｂ）にＬレベルが入力される。ＴＦＴ１８０１は、ゲート電極にＶＤＤＬＯが入力されてＯＮしているので、ＴＦＴ１８０２、１８０６のゲート電極の電位がＬレベルとなってＯＦＦする。よって信号出力部（Ｏｕｔ）にはＬレベルが現れる。
【０１４１】
一方、第１の信号入力部（Ｉｎ）にＬレベルが入力されると、ＴＦＴ１８０３、１８０７のゲート電極の電位がＬレベルとなってＯＦＦする。
【０１４２】
ここで、第１の信号入力部（Ｉｎ）に入力されている信号がＨレベルからＬレベルに切り替わる瞬間の動作について説明する。第１の信号入力部（Ｉｎ）に入力されている信号の電位がＨレベルから降下を始め、やがてＴＦＴ１８０３、１８０７のゲート・ソース間電圧は、そのしきい値を下回り、ＯＦＦする。このとき、ＴＦＴ１８０３およびＴＦＴ１８０７の出力端が浮遊状態となる。さらに、ＴＦＴ１８０３、１８０７のゲート電極の電位は降下を続けるが、容量１８０５によるＴＦＴ１８０３のゲート電極と出力端との間の容量結合により、ＴＦＴ１８０３の出力端の電位も、図１８（Ｂ）（ｉｉ）にて、ΔＶｆ’で示すように降下する。
【０１４３】
一方、第２の信号入力部（Ｉｎｂ）に入力されている信号はＬレベルからＨレベルに切り替わる。よって、ＴＦＴ１８０２、１８０６のゲート電極の電位は上昇し、その電位が（ＶＤＤＬＯ−ＶｔｈＮ）となったところで浮遊状態となる。
【０１４４】
この時点で、ＴＦＴ１８０２、１８０６のゲート・ソース間電圧はＶｔｈＮよりも大きくなっているため、ＯＮする。よってＴＦＴ１８０２、１８０６の出力端の電位が上昇する。
【０１４５】
ここで、容量１８０４によるＴＦＴ１８０２のゲート電極と出力端との間の容量結合により、ＴＦＴ１８０２の出力端の電位上昇に伴い、浮遊状態となっているＴＦＴ１８０２のゲート電極の電位は再び上昇し、その電位は（ＶＤＤＬＯ−ＶｔｈＮ＋ΔＶｆ）まで上昇する。
【０１４６】
よって、同時にＴＦＴ１８０６のゲート電極の電位も（ＶＤＤＬＯ−ＶｔｈＮ＋ΔＶｆ）まで上昇し、信号出力部（Ｏｕｔ）に現れるＨレベルは、正常にＶＤＤまで上昇する。
【０１４７】
以上の動作によって、図１８（Ａ）に示した回路は、ＶＤＤＬＯ−ＶＳＳ間の振幅を有する信号の入力に対し、ＶＤＤ−ＶＳＳ間の振幅を有する出力を得る、レベルシフタとして用いることが出来る。
【０１４８】
［実施例６］
本実施例においては、画素部にＥＬ素子を始めとした発光素子を用いる発光装置の作製工程について説明する。
【０１４９】
実施例２に示した作製工程に従い、図８（Ａ）〜図８（Ｂ）に示すように、第１および第２の層間絶縁膜までを形成する。
【０１５０】
続いて、図１９（Ａ）に示すように、コンタクトホールを開口する。コンタクトホールの形状は、ドライエッチングまたはウェットエッチング法を用い、Ｎ型の不純物領域、ソース信号線、ゲート信号線、電流供給線、およびゲート電極に達するようにそれぞれ形成する。
【０１５１】
次に、ＥＬ素子の陽極７００１として、ＩＴＯ等を代表とする透明導電膜を成膜し、所望の形状にパターニングする。Ｔｉ、Ｔｉを含むＡｌおよびＴｉでなる積層膜を成膜し、所望の形状にパターニングして、配線電極７００２〜７００５および画素電極７００６を形成する。各層の膜厚は、実施例２と同様で良い。画素電極７００６は、先に形成した陽極７００１と重なるように形成してコンタクトを取っている。
【０１５２】
続いて、珪素を含む絶縁膜（代表的には酸化珪素膜）を形成し、ＥＬ素子の陽極７００１に対応する位置に開口部を形成して第３の層間絶縁膜７００７を形成する。ここで、開口部を形成する際、ウェットエッチング法を用いることで容易にテーパー形状の側壁とすることが出来る。開口部の側壁が十分になだらかなテーパー形状となっていない場合、段差に起因するＥＬ層の劣化、段切れ等が顕著な問題となるため、注意が必要である。
【０１５３】
次に、ＥＬ層７００８を形成した後、ＥＬ素子の陰極７００９を、セシウム（Ｃｓ）を２ｎｍ以下の厚さで、および銀（Ａｇ）を１０ｎｍ以下の厚さで形成する。ＥＬ素子の陰極７００９の膜厚を極めて薄くすることにより、ＥＬ層で発生した光は陰極７００９を透過して出射される。
【０１５４】
次いで、ＥＬ素子の保護を目的として、保護膜７０１０を成膜する。その後、ＦＰＣの貼付等の作業を行った後、発光装置が完成する。
【０１５５】
本実施例において、図１９（Ａ）に示した発光装置におけるＥＬ素子の構成の詳細を図１９（Ｂ）に示す。ＥＬ素子の陽極７１０１は、ＩＴＯを代表とする透明導電膜でなる。７１０２は発光層を含むＥＬ層である。ＥＬ素子の陰極は、いずれも極めて薄く形成されたＣｓ膜７１０３およびＡｇ膜７１０４でなる。７１０５が保護膜である。
【０１５６】
ＥＬ素子の陰極側を、極めて薄い膜厚で形成することにより、ＥＬ層７１０２で発生した光は、陰極７１０３、７１０４を透過して上方に出射される。つまり、ＴＦＴが形成されている領域が、発光面の面積を圧迫することがないため、開口率をほぼ１００％とすることが出来る。
【０１５７】
［実施例７］
本実施例においては、実施例６とは異なる方法によって発光装置を作製する工程について説明する。
【０１５８】
実施例２に示した作製工程に従い、図８（Ａ）〜図８（Ｂ）に示すように、第１および第２の層間絶縁膜までを形成する。
【０１５９】
続いて、図２０（Ａ）に示すように、コンタクトホールを開口する。コンタクトホールの形状は、ドライエッチングまたはウェットエッチング法を用い、Ｎ型の不純物領域、ソース信号線、ゲート信号線、電流供給線、およびゲート電極に達するようにそれぞれ形成する。
【０１６０】
次に、配線７２０１〜７２０４、およびＥＬ素子の陽極となる画素電極７２０５を、Ｔｉ膜、Ｔｉを含むＡｌ膜、Ｔｉ膜、および透明導電膜の積層膜として形成する。
【０１６１】
続いて、珪素を含む絶縁膜（代表的には酸化珪素膜）を形成し、ＥＬ素子の陽極７２０５に対応する位置に開口部を形成して第３の層間絶縁膜７２０６を形成する。ここで、開口部を形成する際、ウェットエッチング法を用いることで容易にテーパー形状の側壁とすることが出来る。開口部の側壁が十分になだらかなテーパー形状となっていない場合、段差に起因するＥＬ層の劣化、段切れ等が顕著な問題となるため、注意が必要である。
【０１６２】
次に、ＥＬ層７２０７を形成した後、ＥＬ素子の陰極７２０８を、セシウム（Ｃｓ）を２ｎｍ以下の厚さで、および銀（Ａｇ）を１０ｎｍ以下の厚さで形成する。ＥＬ素子の陰極７２０８の膜厚を極めて薄くすることにより、ＥＬ層で発生した光は陰極７２０８を透過して出射される。
【０１６３】
次いで、ＥＬ素子の保護を目的として、保護膜７２０９を成膜する。その後、ＦＰＣの貼付等の作業を行った後、発光装置が完成する。
【０１６４】
本実施例において、図２０（Ａ）に示した発光装置におけるＥＬ素子の構成の詳細を図２０（Ｂ）に示す。ＥＬ素子の陽極は、Ｔｉ、Ｔｉを含むＡｌ、Ｔｉの積層膜でなる金属膜７３０１および、ＩＴＯを代表とする透明導電膜７３０２でなる。７３０３は発光層を含むＥＬ層である。ＥＬ素子の陰極は、いずれも極めて薄く形成されたＣｓ膜７３０４およびＡｇ膜７３０５でなる。７３０６が保護膜である。
【０１６５】
本実施例で作製した発光装置は、実施例６に示した発光装置と同様、開口率をほぼ１００％と出来る利点を有する。さらに、配線電極および画素電極の形成において、Ｔｉ、Ｔｉを含むＡｌ、Ｔｉの積層でなる金属膜と、透明導電膜とを共通のフォトマスクを用いてパターニングを行うことが可能であり、フォトマスクの削減、および工程の簡略化が可能となる。
【０１６６】
［実施例８］
本発明において、ブートストラップ動作を行うために設けた容量手段は、ＴＦＴのゲート・ソース間容量を利用しても良いし、配線、ゲート電極、活性層等から選ばれた２材料でなる電極対と、前記電極対とに挟まれた絶縁層とによって形成されても良い。
【０１６７】
図２１は、容量手段２１５４、２１５５はＴＦＴと同様の構成によって形成されている。ＴＦＴのソース領域とドレイン領域とは互いに接続され、実質的に、ゲート電極と、その下のチャネル領域とを電極対とし、ゲート絶縁膜を絶縁層とした容量手段として機能する。さらに、前記ゲート電極と、ソース領域とドレイン領域とを接続する配線材料とを電極対とし、ゲート材料と配線材料との間の層間膜を絶縁層とした容量手段としても機能する。
【０１６８】
図２２（Ａ）に、図２１に示した構成で実際に回路を作製した場合のマスクレイアウト例を示す。電源、各入力端、出力端より入力あるいは出力される信号、ＴＦＴの番号等は、全て図２１に示した回路図に対応するものである。
【０１６９】
図２２（Ｂ）は、図２２（Ａ）において、Ｘ−Ｘ’線での断面図を示したものである。ＴＦＴ２１５４、２１５５の上に形成された配線材料によって、それぞれのＴＦＴにおいてソース・ドレイン間が接続されている。
【０１７０】
図２２（Ｃ）に、図２２（Ａ）に示したマスクレイアウトを実際に用いて回路を作製した写真を示す。写真中に付された番号等は、図２１、図２２（Ａ）に付されたものに対応する。
【０１７１】
［実施例９］
本発明は、様々な電子機器に用いられている表示装置の作製に適用が可能である。このような電子機器には、携帯情報端末（電子手帳、モバイルコンピュータ、携帯電話等）、ビデオカメラ、デジタルカメラ、パーソナルコンピュータ、テレビ、携帯電話等が挙げられる。それらの一例を図１７に示す。
【０１７２】
図１７（Ａ）は液晶ディスプレイもしくはＯＬＥＤディスプレイであり、筐体３００１、支持台３００２、表示部３００３等により構成されている。本発明は、表示部３００３を有する半導体装置に適用が可能である。
【０１７３】
図１７（Ｂ）はビデオカメラであり、本体３０１１、表示部３０１２、音声入力部３０１３、操作スイッチ３０１４、バッテリー３０１５、受像部３０１６等により構成されている。本発明は、表示部３０１２を有する半導体装置に適用が可能である。
【０１７４】
図１７（Ｃ）はノート型のパーソナルコンピュータであり、本体３０２１、筐体３０２２、表示部３０２３、キーボード３０２４等により構成されている。本発明は、表示部３０２３を有する半導体装置に適用が可能である。
【０１７５】
図１７（Ｄ）は携帯情報端末であり、本体３０３１、スタイラス３０３２、表示部３０３３、操作ボタン３０３４、外部インターフェイス３０３５等により構成されている。本発明は、表示部３０３３を有する半導体装置に適用が可能である。
【０１７６】
図１７（Ｅ）は音響再生装置、具体的には車載用のオーディオ装置であり、本体３０４１、表示部３０４２、操作スイッチ３０４３、３０４４等により構成されている。本発明は表示部３０４２を有する半導体装置に適用が可能である。また、本実施例では車載用オーディオ装置を例に挙げたが、携帯型もしくは家庭用のオーディオ装置に用いても良い。
【０１７７】
図１７（Ｆ）はデジタルカメラであり、本体３０５１、表示部（Ａ）３０５２、接眼部３０５３、操作スイッチ３０５４、表示部（Ｂ）３０５５、バッテリー３０５６等により構成されている。本発明は、表示部（Ａ）３０５２および表示部（Ｂ）３０５５を有する半導体装置に適用が可能である。
【０１７８】
図１７（Ｇ）は携帯電話であり、本体３０６１、音声出力部３０６２、音声入力部３０６３、表示部３０６４、操作スイッチ３０６５、アンテナ３０６６等により構成されている。本発明は、表示部３０６４を有する半導体装置に適用が可能である。
【０１７９】
なお、本実施例に示した例はごく一例であり、これらの用途に限定するものではないことを付記する。
【発明の効果】
本発明によって、単極性のＴＦＴによって半導体装置および画素部を構成することが出来る。
【０１８０】
また、駆動回路に用いるバッファ回路として、負荷の駆動能力をより高くすることにより、動作の信頼性を高め、もしくは回路の占有面積を縮小することが出来る。
【０１８１】
さらに、単極性のＴＦＴによって表示装置を作製することで、不純物添加の工程の一部を省略することが可能となり、表示装置作製のコスト低下に寄与することが出来る。
【図面の簡単な説明】
【図１】本発明の実施の一形態を示す図。
【図２】図１に示した回路における、ブートストラップ動作時の各ノードの電位を示す図。
【図３】実施例にて作製した表示装置に用いたソース信号線駆動回路の構成を示す図。
【図４】実施例にて作製した表示装置に用いたシフトレジスタの構成を示す図。
【図５】実施例にて作製した表示装置に用いたバッファの構成を示す図。
【図６】実施例にて作製した表示装置に用いたレベルシフタの構成を示す図。
【図７】表示装置の作製工程例を示す図。
【図８】表示装置の作製工程例を示す図。
【図９】本発明の一実施例を示す図。
【図１０】表示装置の概略および断面図。
【図１１】ＣＭＯＳインバータの動作および負荷の関係を示す図。
【図１２】単極性のＴＦＴによるインバータの動作について示す図。
【図１３】ブートストラップ法による回路動作について示す図。
【図１４】シフトレジスタの動作タイミングを説明する図。
【図１５】実施例にて作製した表示装置に用いたゲート信号線駆動回路の構成を示す図。
【図１６】表示装置の作製工程例を示す図。
【図１７】本発明の適用が可能な電子機器の例を示す図。
【図１８】本発明をレベルシフタに用いた実施例を示す図。
【図１９】発光装置の作製工程例を示す図。
【図２０】発光装置の作製工程例を示す図。
【図２１】本発明の一実施例を示す図。
【図２２】図２１に示した構成のマスクレイアウト図および作製した回路の写真を示す図。
【発明の属する技術分野】
本発明は、インバータ、バッファ、レベルシフタ、およびそれらを用いてなる半導体装置に関する。なお本明細書中、表示装置とは、画素に液晶素子を用いてなる液晶表示装置および、エレクトロルミネッセンス（ＥＬ）素子を始めとした発光素子を用いてなる発光装置を含むものとする。半導体装置とは、表示装置に配置された画素に映像信号を入力し、映像の表示を行うための処理を行う回路を指し、シフトレジスタ、インバータ、バッファ、レベルシフタ等を始めとするパルス出力回路や、アンプ等を始めとする増幅回路を含むものとする。
【０００２】
【従来の技術】
近年、ガラス基板等の絶縁体上に半導体薄膜を形成して作製される表示装置、特に薄膜トランジスタ（以下、ＴＦＴと表記）を用いた、ＬＣＤ（液晶ディスプレイ）を始めとするアクティブマトリクス型表示装置は、多くの製品に利用され、普及している。ＴＦＴを使用したアクティブマトリクス型表示装置は、マトリクス状に配置された数十万から数百万の画素を有し、各画素に配置されたＴＦＴによって各画素の電荷を制御することによって映像の表示を行っている。
【０００３】
さらに最近の技術として、画素を構成する画素ＴＦＴの他に、画素部の周辺領域にＴＦＴを用いて駆動回路を基板上に同時形成するポリシリコンＴＦＴに関する技術が発展してきており、装置の小型化、低消費電力化に大いに貢献し、それに伴って、近年その応用分野の拡大が著しいモバイル情報端末の表示部等に、表示装置は不可欠なデバイスとなってきている。
【０００４】
一般的に、半導体装置を構成する回路としては、Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴを組み合わせたＣＭＯＳ回路が使用されている。このＣＭＯＳ回路の一例として、図１１にＣＭＯＳインバータを挙げる。Ｐチャネル型ＴＦＴ１１０１と、Ｎチャネル型ＴＦＴ１１０２とを組み合わせた形であり、入力信号に対し、その極性を反転した出力信号が得られる（図１１（Ｂ））。
【０００５】
今、図１１（Ｃ）に示すように、ＣＭＯＳインバータの後段に、ある負荷（Ｌｏａｄ）が付いている状態がある。このとき、ＣＭＯＳインバータを構成するＴＦＴのサイズに対して過大な負荷が付いている場合、入力（Ｉｎ）からあるパルスが入力されて出力されるパルス、すなわち図１１（Ｃ）において、インバータ（Ｉｎｖ１）の出力（Ｏｕｔ ｉ）は、図１１（Ｅ）に示すように、入力信号の波形と比較して、パルスの立ち上がり、立ち下がりともに、大きく鈍る場合がある。これは、負荷を駆動するのに十分な電荷を供給する能力を、ＣＭＯＳインバータ自身が有していないためである。
【０００６】
通常、半導体装置は、低消費電力が重要視されることが多く、論理回路は比較的サイズの小さいＴＦＴを用いて構成される。一方、表示領域は大型化が進み、さらに画素数も増加しているため、画素による負荷は大きなものとなっている。
前述のように、駆動能力の小さいインバータの後段に大きな負荷が付いた場合、パルスが正常に出力されなくなる。
【０００７】
そこで通常は、駆動回路部と画素部との間に、バッファを設ける。代表的には、図１１（Ｄ）に示すように、複数段のインバータを直列に配置し、徐々にサイズの大きいインバータを駆動することによって、最終的な負荷を無理なく駆動できるようにしている。このようにすると、バッファ最終段（Ｉｎｖ４）出力（Ｏｕｔｉｉ）の波形は、図１１（Ｃ）のような構成と比較しても、大きく鈍ることなく、正常なパルスとして出力し、後段の負荷を駆動することが出来る。
【０００８】
ところで、表示装置は、近年様々な電子機器の表示部に採用され、その利用分野は拡大の一途を辿っている。最近では比較的安価な電子機器にも積極的に採用されているため、さらなるコストダウンが望まれる。
【０００９】
表示装置は、成膜→フォトマスクによる露光→エッチングという工程を繰り返すことによって、多層構造を成すため、その工程は大変に複雑であることが製造コストの上昇を招いている。さらに、前述のように基板上に駆動回路および画素部を一体形成する場合、一部の不具合が製品全体の不具合となる点においても、歩留まりに大きく影響している。
【００１０】
コストダウンの方法の１つとしては、工程を可能な限り削減し、簡単かつ短期間で作製できるものとすることが挙げられる。そこで、駆動回路の構成をＣＭＯＳ構成ではなく、Ｎチャネル型ＴＦＴもしくはＰチャネル型ＴＦＴのいずれか単一極性のＴＦＴを用いてなる構成とし、表示装置を作製する。これによって、半導体層に導電型を付与する不純物添加の工程を、単純には１／２とすることが出来、さらにフォトマスクの枚数を減らすことも出来るため、コスト面でのメリットを考えると大変に有効である。
【００１１】
ここで、従来知られている単一極性型の回路について説明する。
【００１２】
図１２（Ａ）は、インバータをＮチャネル型ＴＦＴ２個によって構成した例である。ＴＦＴ１２０１および１２０２のゲート電極に信号が入力される２入力型であり、一方の入力信号の反転信号が他方の入力となる。
【００１３】
ここで、図１２（Ａ）に示したインバータの動作について簡単に説明する。なお、本明細書においては、回路の構成や動作を説明する際に、ＴＦＴの３電極の名称を「ゲート電極、入力端、出力端」と、「ゲート電極、ソース領域、ドレイン領域」とを使い分けている。これは、ＴＦＴの動作を説明する際に、ゲート・ソース間電圧を考える場合が多いが、ＴＦＴのソース領域とドレイン領域とは、ＴＦＴの構造上、明確に区別することが難しいため、名称を統一することで逆に混同を生じる恐れがあるためである。信号の入出力を説明する際には、入力端、出力端と呼び、ＴＦＴの電極の電位の関係について説明する際は、入力端と出力端のうちいずれか一方をソース領域、他方をドレイン領域と呼ぶこととする。
【００１４】
まず、図１２（Ａ）の２入力型インバータの動作について説明する。第１の入力（Ｉｎ）にＨレベルが入力され、第２の入力（Ｉｎｂ）にＬレベルが入力されると、ＴＦＴ１２０１がＯＦＦし、ＴＦＴ１２０２がＯＮする。従って出力（Ｏｕｔ）にはＬレベルが現れ、その電位はＶＳＳとなる。一方、第１の入力（Ｉｎ）にＬレベルが入力され、第２の入力（Ｉｎｂ）にＨレベルが入力されると、ＴＦＴ１２０１がＯＮし、ＴＦＴ１２０２がＯＦＦする。従って出力（Ｏｕｔ）にはＨレベルが現れ、ＶＤＤ側に引き上げられる。
【００１５】
このとき、出力（Ｏｕｔ）がＨレベルとなるときの電位について考える。
【００１６】
図１２（Ａ）において、ＴＦＴ１２０１のゲート電極にＨレベルが入力されているとき、ＴＦＴ１２０２のゲート電極にはＬレベルが入力される。よって、ＴＦＴ１２０１がＯＮし、ＴＦＴ１２０２はＯＦＦする。よって、出力（Ｏｕｔ）の電位は上昇を始めるが、出力（Ｏｕｔ）の電位が（ＶＤＤ−ＶｔｈＮ）となったところで、ＴＦＴ１２０１のゲート・ソース間電圧はしきい値ＶｔｈＮに等しくなる。
つまりこの瞬間、ＴＦＴ１２０１がＯＦＦするため、これ以上出力（Ｏｕｔ）の電位が上昇することが出来ない。
【００１７】
図１２（Ａ）に示したインバータを直列に複数段接続した回路を、それぞれ図１２（Ｂ）に示す。このような回路においては、ある段の出力がそのまま次段の入力となる。先程のように、出力端子にＨレベルが現れるとき、１段目の出力（Ｏｕｔ ｉ）、次段の出力（Ｏｕｔ ｉｉ）は、入力信号に対してＶｔｈＮだけ振幅が減衰した波形となって現れる。３段目の出力（Ｏｕｔ ｉｉｉ）は、１段目出力よりもさらにＶｔｈＮだけ振幅が減衰する（図１２（Ｃ））。同様にして、段を重ねるごとにしきい値分の振幅減衰が生ずるため、波形は急激に振幅が縮小し、満足な回路として機能することが出来ない。
【００１８】
このように、単一極性のＴＦＴを用いて回路を構成する際の問題を解決するにあたり、ブートストラップ法が知られている。この方法を用いて動作する基本的な回路を図１３（Ａ）に示す。
【００１９】
図１３（Ａ）は、特許第３０９２５０６号に開示されている、３つのＮチャネル型ＴＦＴ１３０１〜１３０３および容量手段１３０４によって構成されたインバータである。ＴＦＴ１３０３のゲート電極にある信号が入力され、ＴＦＴ１３０１の入力端に、その反転信号が入力される。
【００２０】
動作について説明する。ここで、入力信号の振幅はＶＤＤ−ＶＳＳ間であるとする。図１３（Ａ）と共に、図１３（Ｂ）も参照する。図１３（Ｂ）は、入力信号（Ｉｎ）、ＴＦＴ１３０２のゲート電極の電位（Ｖｆ）、および出力信号（Ｏｕｔ）を示したものである。
【００２１】
入力（Ｉｎ）にＨレベルの信号が入力され、反転入力（Ｉｎｂ）にＬレベルの信号が入力されると、ＴＦＴ１３０１はゲート電極の電位がＶＤＤであり、ＯＮ状態にあるので、ＴＦＴ１３０２のゲート電極の電位はＬレベルとなってＯＦＦする。一方、ＴＦＴ１３０３のゲート電極にはＨレベルが入力されてＯＮし、出力（Ｏｕｔ）にはＬレベルが現れる。
【００２２】
入力（Ｉｎ）にＬレベルの信号が入力され、反転入力（Ｉｎｂ）にＨレベルの信号が入力されると、ＴＦＴ１３０１はゲート電極の電位がＶＤＤであり、ＯＮ状態にあるので、ＴＦＴ１３０２のゲート電極の電位はＨレベルとなる。ただし、ＴＦＴ１３０１のゲート電極の電位がＶＤＤであるため、ＴＦＴ１３０１の出力端の電位、すなわちＴＦＴ１３０２のゲート電極の電位が（ＶＤＤ−ＶｔｈＮ）となったところでＴＦＴ１３０１はＯＦＦ状態となる。従ってこの瞬間、ＴＦＴ１３０２のゲート電極は浮遊状態となる。一方、ＴＦＴ１３０３はＯＦＦする。
【００２３】
このとき、ＴＦＴ１３０２のゲート・ソース間電圧は、そのしきい値電圧を上回っているのでＯＮし、ＴＦＴ１３０２の出力端の電位がＶＤＤ側に引き上げられる。ただし、この時点ではＴＦＴ１３０２のゲート電極の電位は（ＶＤＤ−ＶｔｈＮ）であるから、ＴＦＴ１３０２の出力端の電位は（ＶＤＤ−２ＶｔｈＮ）までしか上昇し得ない。
【００２４】
しかし、ＴＦＴ１３０２の出力端とゲート電極間には容量１３０４が設けてあり、ＴＦＴ１３０２のゲート電極は浮遊状態となっているので、ＴＦＴ１３０２の出力端の電位が上昇するのに伴い、容量結合によってＴＦＴ１３０２のゲート電極の電位が、図１３（Ｂ）の（ｉｉ）に示すΔＶｆだけ上昇する。そしてその電位が（ＶＤＤ＋ＶｔｈＮ）を上回ることによって、ＴＦＴ１３０２の出力端の電位はＶＤＤに等しくなる。なお、図１３（Ｂ）の（ｉｉｉ）に１３５０で示す点線は、図１２（Ａ）（Ｂ）に示したインバータを用いた場合の出力例である。
【００２５】
以上の手順で、図１３（Ａ）に示したインバータは、ＴＦＴのしきい値による振幅減衰を受けることなく、反転信号を出力する。このように、２ノード間の容量結合を利用して、浮遊状態となったノードの電位を操作する方法をブートストラップ法という。
【００２６】
【発明が解決しようとする課題】
ブートストラップ法を用いたインバータにおいて、後段に大きい負荷が付いた場合には、負荷の充電に時間を取られるため、立ち上がり時間が大きくなる。容量１３０４を大きくすることで、ブートストラップの効果を上げることは可能であるが、逆に大きすぎる場合には、入力に対する出力の電位上昇の遅延が大きくなるため、限度がある。
【００２７】
出力の後段に付く負荷がさらに大きい場合、入力信号の振幅が小さい（Ｈレベルが低い）場合、ＴＦＴのしきい値が大きい場合、あるいはブートストラップ動作の際、浮遊状態となるＴＦＴのゲート電極における寄生容量が大きい場合などには、立ち上がり時間が大きくなったり、ブートストラップが十分に機能せず、出力信号の振幅が正常に取れなくなったりする（具体的にはＨレベルが十分に持ち上がらなくなる）場合がある。
【００２８】
本発明は前述のような場合において、立ち上がり時間を小さく抑え、または出力信号の振幅を正常に出来るような構成であり、さらに負荷の駆動能力が高い回路を提供することを目的としてなされたものである。
【００２９】
【課題を解決するための手段】
図１（Ａ）に示すように、図１３（Ａ）の構成に、ＴＦＴを２つ追加した構成とする。図１３（Ａ）におけるＴＦＴ１３０２、１３０３は、ブートストラップ動作および後段の負荷を充放電する役目を有しているが、図１（Ａ）に示す構成では、ＴＦＴ１０２、１０３はブートストラップ動作のみに寄与するＴＦＴであり、負荷の充放電を行うＴＦＴとして、ＴＦＴ１０５、１０６が設けられる。このような構成とすることで、ある程度後段に付く負荷が大きい場合にも、機能を損なわず良好な動作が得られる。
【００３０】
ここで、図１（Ａ）において、浮遊状態となっているときのＴＦＴ１０２のゲート電極の電位をＶ１とし、そのときのＴＦＴ１０２の出力電極の電位をＶ２とする。ＴＦＴ１０２のゲート電極には、容量１０４および、寄生容量その他からなる容量が存在するとし、それらをそれぞれＣ１、Ｃ０とする。
【００３１】
今、Ｖ２がＶ２（０）からＶ２（１）まで変動するとする（ただし、Ｖ２（０）＜Ｖ２（１））。この変動値をΔＶ２とすると、Ｃ１による容量結合によって、Ｖ１の電位もＶ１（０）からＶ１（１）まで変動する（ただし、Ｖ１（０）＜Ｖ１（１））。この変動値をΔＶ１とすると、これらの関係は以下の式で示される。
【００３２】
ΔＶ１＝ΔＶ２［Ｃ１／（Ｃ０＋Ｃ１）］ ・・・（式１）
【００３３】
ΔＶ１を大きくする、すなわち浮遊状態となっているＴＦＴ１０２のゲート電極の電位の変動量を大きくするには、
（１）［Ｃ１／（Ｃ０＋Ｃ１）］の値を大きくする
（２） ΔＶ２を大きくする
の２つが考えられる。前者の場合、寄生容量Ｃ０に対し、ＴＦＴ１０２のゲート電極と出力電極間の結合容量Ｃ１を十分に大きくすることによってなる。後者の場合、ΔＶ２＝［Ｖ２（１）−Ｖ２（０）］であるから、Ｖ２（０）を低くするか、Ｖ２（１）を高くする方法が考えられる。Ｖ２（１）は、この構成ではＶＤＤ以上の上昇は困難であるので、Ｖ２（０）を低くする方法を採ることとする。
【００３４】
Ｖ２（０）を低くすることによって、ＴＦＴ１０２のゲート・ソース間電圧を大きくすることが出来、より多くのドレイン電流を流すことが出来る。このことにより、立ち上がり時間の短縮が期待出来る。
【００３５】
このような手段を実現するため、図１（Ｂ）に示すように、ＴＦＴ１５２のゲート電極と出力端との間に設けられた容量手段１５４に加え、ＴＦＴ１５３のゲート電極と出力端との間にも容量手段１５５を設ける。
【００３６】
このような構成とすることで、負荷の駆動能力が高く出来るため、バッファ等の段数を少なくすることが出来、回路の占有面積縮小につながる。
【００３７】
よって、駆動回路および画素部を単一極性のＴＦＴを用いて構成出来るため、表示装置の作製工程における、半導体層へ不純物元素を添加する工程の一部を省略することが出来る。
【００３８】
以下に本発明の構成について記載する。
【００３９】
本発明の半導体装置は、
入力端が第１の電源と電気的に接続された第１および第２のトランジスタと、入力端が第２の電源と電気的に接続された第３および第４のトランジスタと、出力端が前記第１および第２のトランジスタのゲート電極と電気的に接続された第５のトランジスタと、前記第５のトランジスタの出力端と前記第１のトランジスタの出力端との間に電気的に接続された容量手段とを有する電圧補償回路と、
前記第２および第４のトランジスタのゲート電極に第１の信号を入力する第１の信号入力部と、
前記第５のトランジスタの入力端に第２の信号を入力する第２の信号入力部と、
信号出力部とを有し、
前記第１乃至第５のトランジスタはいずれも同一導電型であり、
前記第１のトランジスタの出力端と、前記第３のトランジスタの出力端とは電 気的に接続され、
前記第２のトランジスタの出力端と、前記第４のトランジスタの出力端と、前記信号出力部とは電気的に接続され、
前記第５のトランジスタのゲート電極は、前記第１の電源もしくは、第３の電源と電気的に接続され、
前記電圧補償回路は、前記信号出力部より出力される信号の振幅減衰を補償することを特徴とする。
【００４０】
本発明の半導体装置は、
入力端が第１の電源と電気的に接続された第１および第２のトランジスタと、入力端が第２の電源と電気的に接続された第３および第４のトランジスタと、出力端が前記第１および第２のトランジスタのゲート電極と電気的に接続された第５のトランジスタと、前記第１のトランジスタのゲート電極と前記第１のトランジスタの出力端との間に電気的に接続された第１の容量手段と、前記第３および第４のトランジスタのゲート電極と、前記第３のトランジスタの出力端との間に電気的に接続された第２の容量手段とを有する電圧補償回路と、
前記第２および第４のトランジスタのゲート電極に第１の信号を入力する第１の信号入力部と、
前記第５のトランジスタの入力端に第２の信号を入力する第２の信号入力部と、
信号出力部とを有し、
前記第１乃至第５のトランジスタはいずれも同一導電型であり、
前記第１のトランジスタの出力端と、前記第３のトランジスタの出力端とは電気的に接続され、
前記第２のトランジスタの出力端と、前記第４のトランジスタの出力端と、前記信号出力部とは電気的に接続され、
前記第５のトランジスタのゲート電極は、前記第１の電源もしくは、第３の電源と電気的に接続され、
前記電圧補償回路は、前記信号出力部より出力される信号の振幅減衰を補償す ることを特徴とする。
【００４１】
本発明の半導体装置は、
前記容量手段は、活性層材料、ゲート電極を構成する材料、あるいは配線材料のうちいずれか２材料と、前記２材料間の絶縁層とを用いてなることを特徴とする。
【００４２】
本発明の半導体装置は、
前記第１あるいは第２の容量手段は、活性層材料、ゲート電極を構成する材料、あるいは配線材料のうちいずれか２材料と、前記２材料間の絶縁層とを用いてなることを特徴とする。
【００４３】
本発明の半導体装置は、
前記導電型がＮチャネル型であるとき、第２の電源電位＜第１の電源電位であり、
前記導電型がＰチャネル型であるとき、第２の電源電位＞第１の電源電位であることを特徴とする。
【００４４】
本発明の半導体装置は、
前記導電型がＮチャネル型であるとき、第２の電源電位＜第３の電源電位＜第１の電源電位であり、
前記導電型がＰチャネル型であるとき、第２の電源電位＞第３の電源電位＞第１の電源電位であることを特徴とする。
【００４５】
本発明の半導体装置は、
入力端が第１の電源と電気的に接続された第１および第２のトランジスタと、入力端が第２の電源と電気的に接続された第３および第４のトランジスタと、入力端が第１の電源と電気的に接続され、出力端が前記第１および第２のトランジスタのゲート電極と電気的に接続された第５のトランジスタと、入力端が第２の電源と電気的に接続され、出力端が前記第１および第２のトランジスタのゲート電極と電気的に接続された第６のトランジスタと、前記第１のトランジスタのゲート電極と前記第１のトランジスタの出力端との間に電気的に接続された容量手段とを有する電圧補償回路と、
前記第２、第４および第６のトランジスタのゲート電極に第１の信号を入力する第１の信号入力部と、
前記第５のトランジスタのゲート電極に第２の信号を入力する第２の信号入力部と、
信号出力部とを有し、
前記第１乃至第６のトランジスタはいずれも同一導電型であり、
前記第１のトランジスタの出力端と、前記第３のトランジスタの出力端とは電気的に接続され、
前記第２のトランジスタの出力端と、前記第４のトランジスタの出力端とは電気的に接続され、
前記電圧補償回路は、前記信号出力部より出力される信号の振幅減衰を補償することを特徴とする。
【００４６】
本発明の半導体装置は、
入力端が第１の電源と電気的に接続された第１および第２のトランジスタと、入力端が第２の電源と電気的に接続された第３および第４のトランジスタと、入力端が第１の電源と電気的に接続され、出力端が前記第１および第２のトランジスタのゲート電極と電気的に接続された第５のトランジスタと、入力端が第２の電源と電気的に接続され、出力端が前記第１および第２のトランジスタのゲート電極と電気的に接続された第６のトランジスタと、前記第１のトランジスタのゲート電極と前記第１のトランジスタの出力端との間に電気的に接続された第１の容量手段と、前記第３のトランジスタのゲート電極と前記第３のトランジスタの出力端との間に電気的に接続された第２の容量手段とを有する電圧補償回路と、
前記第２、第４および第６のトランジスタのゲート電極に第１の信号を入力す る第１の信号入力部と、
前記第５のトランジスタのゲート電極に第２の信号を入力する第２の信号入力部と、
信号出力部とを有し、
前記第１乃至第６のトランジスタはいずれも同一導電型であり、
前記第１のトランジスタの出力端と、前記第３のトランジスタの出力端とは電気的に接続され、
前記第２のトランジスタの出力端と、前記第４のトランジスタの出力端とは電気的に接続され、
前記電圧補償回路は、前記信号出力部より出力される信号の振幅減衰を補償することを特徴とする。
【００４７】
本発明の半導体装置は、
前記容量手段は、活性層材料、ゲート電極を構成する材料、あるいは配線材料のうちいずれか２材料と、前記２材料間の絶縁層とを用いてなることを特徴とする。
【００４８】
本発明の半導体装置は、
前記第１あるいは第２の容量手段は、活性層材料、ゲート電極を構成する材料、あるいは配線材料のうちいずれか２材料と、前記２材料間の絶縁層とを用いてなることを特徴とする。
【００４９】
本発明の半導体装置は、
前記導電型がＮチャネル型であるとき、第２の電源電位＜第１の電源電位であり、
前記導電型がＰチャネル型であるとき、第２の電源電位＞第１の電源電位であることを特徴とする。
【００５０】
【発明の実施の形態】
図１（Ａ）（Ｂ）に示した回路の動作について説明する。基本的な回路の動作は、図１３を用いて説明した通りであり、第１の信号入力部（Ｉｎ）にＨレベルが入力され、第２の信号入力部（Ｉｎｂ）にＬレベルが入力されたとき、信号出力部（Ｏｕｔ）よりＬレベルが現れ、第１の信号入力部（Ｉｎ）にＬレベルが入力され、第２の信号入力部（Ｉｎｂ）にＨレベルが入力されたとき、信号出力部（Ｏｕｔ）よりＨレベルが現れる。このとき、ブートストラップ法によって、ＴＦＴのしきい値に起因する電圧振幅の減衰を補償し、正常な振幅の出力を得ることが出来るものである。さらに、ブートストラップ動作と、負荷の充放電動作とを、それぞれ独立したＴＦＴによって行うため、高速動作が可能であり、かつ十分な負荷の駆動能力が実現される。
【００５１】
さらに図１（Ｂ）の構成は、第１の信号入力部（Ｉｎ）に入力される信号がＨレベルからＬレベルに変化する瞬間の動作に特徴がある。以下に説明する。
【００５２】
図１（Ｃ）は、本発明を適用したインバータの動作に関する、各部の信号波形を示したものである。図１（Ｂ）（Ｃ）を用いて動作について説明する。なお、入力信号の振幅はＶＤＤ−ＶＳＳ間とする。
【００５３】
第１の信号入力部（Ｉｎ）にＨレベルが入力され、ＴＦＴ１５３、１５７がＯＮする。一方、ＴＦＴ１５１はゲート電極に常にＶＤＤが入力されており、第２の信号入力部（Ｉｎｂ）にＬレベルが入力されると、ＴＦＴ１５１を通過してＴＦＴ１５２、１５６のゲート電極がＬレベルとなり、ＯＦＦする。よって、信号出力部（Ｏｕｔ）にはＬレベルが現れる。
【００５４】
続いて、第１の信号入力部（Ｉｎ）に入力されている信号がＨレベルからＬレベルになリ始める。その電位がＴＦＴ１５３のしきい値を下回ると、ＴＦＴ１５３がＯＦＦする。よってＴＦＴ１５３の出力端が一瞬浮遊状態となる。さらに第１の信号入力部（Ｉｎ）に入力されている信号の電位が低下、すなわちＴＦＴ１５３のゲート電極の電位が低下する。それに伴って、容量１５５によるＴＦＴ１５３のゲート電極と出力端との間の容量結合により、浮遊状態となっているＴＦＴ１５３の出力端の電位が、図１（Ｃ）に示すように、ΔＶｆ’で示すだけ低下する。
【００５５】
同時に、第２の信号入力部（Ｉｎｂ）に入力されている信号は、ＬレベルからＨレベルとなる。よってＴＦＴ１５２、１５６のゲート電極の電位が上昇し、その電位が（ＶＤＤ−ＶｔｈＮ）となったところで浮遊状態となる。
【００５６】
ここで、ＴＦＴ１５２の出力端の電位は、（ＶＳＳ−ΔＶｆ）であり、ＴＦＴ１５２のゲート・ソース間電圧は、図１３（Ａ）に示した回路におけるＴＦＴ１３０２のゲート・ソース間電圧よりも大きくなっている。すなわち、ＴＦＴ１５２は、ＴＦＴ１３０２よりも多くの電流が流れることになる。
【００５７】
従って、ＴＦＴ１５２の出力端の電位の上昇は、ＴＦＴ１３０２の出力端の電位の上昇よりも早くなる。よってブートストラップによって持ち上げられるＴＦＴ１５２、１５６のゲート電極の電位が持ち上がる早さも、ＴＦＴ１３０２のゲート電極の電位が持ち上がる早さよりも速くなる。
【００５８】
よって、信号出力部（Ｏｕｔ）にＨレベルが現れ、その立ち上がり時間は図１３（Ａ）に示した回路よりも短くなる。さらに、ＴＦＴ１５２、１５６を流れる電流が大きくなることから、出力後段に付く負荷が大きい場合にも、ＴＦＴ１５２のゲート電極の電位は正常なブートストラップ動作によって（ＶＤＤ＋ＶｔｈＮ）よりも高い値まで上昇することが出来る。これが図１３（Ａ）に示した従来のブートストラップ法による回路の場合、浮遊状態となっているＴＦＴ１３０２のゲート電極の電位は、図１（Ｃ）に点線で波形を示すように、（ＶＤＤ＋ＶｔｈＮ）より高い電位まで持ち上がることが出来ない場合があり、従って出力信号の振幅も減衰することになる。
【００５９】
図２を用いて、第１の信号入力部（Ｉｎ）に入力されている信号がＨレベルからＬレベルに変わる瞬間の遷移的な動作について詳細に説明する。
【００６０】
図２（Ａ）は、図１（Ｂ）に示した回路と同様である。ここで、容量１５４、１５５およびその両端のノードにおける電位の変化にのみ着目して説明する。
【００６１】
図２（Ｂ）は、容量１５４、１５５のみを抜き出して示したものであり、ＴＦＴ１５２のゲート電極に該当するノードをＶ１５２Ｇ、ＴＦＴ１５２の出力端に該当するノードをＶ１５２Ｓ、ＴＦＴ１５３のゲート電極に該当するノードをＶ１５３Ｇとして示す。
【００６２】
図２（Ｃ）は、第１の信号入力部（Ｉｎ）にＨレベルが入力され、第２の信号入力部（Ｉｎｂ）にＬレベルが入力されている様子を示している。このとき、ノードＶ１５２Ｇの電位はＶＳＳ、ノードＶ１５２Ｓの電位はＶＳＳ、ノードＶ１５３Ｇの電位はＶＤＤである。
【００６３】
続いて、図２（Ｄ）に示すように、第１の信号入力部（Ｉｎ）に入力されている信号がＨレベルからＬレベルとなる。よって、ＴＦＴ１５３のゲート電極の電位が降下し、しきい値を下回ったとき、ＴＦＴ１５３がＯＦＦする。よってノードＶ１５２Ｓは浮遊状態となる。さらにノードＶ１５３Ｇの電位は、ＴＦＴ１５３のしきい値を下回った後も降下し、その電位がＶＳＳとなる。ノードＶ１５２Ｓの電位は、容量１５５による、ノードＶ１５３Ｇとの容量結合によって、ΔＶｆ’だけ降下する。従ってノードＶ１５３Ｇの電位は、図２（Ｄ）に示すように（ＶＳＳ−ΔＶｆ’）となる。
【００６４】
同時に、第２の信号入力部（Ｉｎｂ）に入力されている信号はＬレベルからＨレベルとなる。よってＴＦＴ１５２がＯＮし、ノードＶ１５２Ｇの電位が（ＶＤＤ−ＶｔｈＮ）となったところで、ノードＶ１５２Ｇは浮遊状態となる。その後、ブートストラップによってさらにΔＶｆだけ上昇し、ノードＶ１５２Ｇの電位は（ＶＤＤ−ＶｔｈＮ＋ΔＶｆ）となる。従ってノードＶ１５２Ｓの電位はＶＤＤまで上昇する。同時に、ＴＦＴ１５６のゲート電極の電位もまた、ノードＶ１５２Ｇの電位に等しいので、信号出力部（Ｏｕｔ）には、正常にＶＤＤまで上昇したＨレベルが現れる。
【００６５】
本発明は、以上に示した動作によって、後段に大きな負荷を有する場合にも十分な駆動能力を得るものである。なお、本実施形態においては、ＴＦＴの極性はＮチャネル型である場合を例として説明したが、勿論、Ｐチャネル型ＴＦＴを用いて構成しても良い。
【００６６】
【実施例】
以下に、本発明の実施例について記載する。
【００６７】
［実施例１］
実施形態において説明した、図１に示した回路は、ＴＦＴ１０２のゲート電極を浮遊状態にする役割は、ＴＦＴ１０１のみによってなされている。このとき、ＴＦＴ１０２のゲート電極の電位が（ＶＤＤ−ＶｔｈＮ）となったところで浮遊状態となることは前述の通りである。つまり、仮に入力信号のＨレベルが（ＶＤＤ−ＶｔｈＮ）に満たない場合、ＴＦＴ１０１がＯＦＦしないため、ＴＦＴ１０２のゲート電極は浮遊状態となることはなく、従ってブートストラップが働かない。
【００６８】
このような場合、図９（Ａ）に示す回路を用いる。図１に示した回路との相違は、ＴＦＴ９０３のゲート電極を浮遊状態とするために、ＴＦＴ９０１、９０２の２個のＴＦＴを用いている点である。この回路を用いて、前述の条件について考える。ここで、入力信号の電圧振幅を、ＶＤＤ０（Ｈｉ）−ＶＳＳ（Ｌｏ）とし、各電位の大小関係を、
ＶＳＳ＜ＶｔｈＮ＜ＶＤＤ０＜（ＶＤＤ−ＶｔｈＮ） ・・・（式２）
とする。
【００６９】
第１の信号入力部（Ｉｎ）にＨレベルが入力され、第２の信号入力部Ｉｎｂ）にＬレベルが入力されると、ＴＦＴ９０２、ＴＦＴ９０４、ＴＦＴ９０８がＯＮする。さらに、ＴＦＴ９０１がＯＦＦするので、ＴＦＴ９０３、９０７のゲート電極にはＬレベルが入力されてＯＦＦする。よって信号出力部（Ｏｕｔ）にはＬレベルが現れる。
【００７０】
一方、第１の信号入力部（Ｉｎ）にＬレベルが入力され、第２の信号入力部（Ｉｎｂ）にＨレベルが入力されると、ＴＦＴ９０２、ＴＦＴ９０４、ＴＦＴ９０８がＯＦＦする。また、ＴＦＴ９０１がＯＮして、ＴＦＴ９０３、９０７のゲート電極の電位が上昇する。このとき、ＴＦＴ９０１のゲート電極の電位は、ＶＤＤ０であるから、ＴＦＴ９０３、９０７のゲート電極の電位は、（ＶＤＤ０−ＶｔｈＮ）となったところで確実に浮遊状態となる。以後は実施形態に示したように、ブートストラップによって信号出力部（Ｏｕｔ）には、Ｈレベルが正常に現れる。
【００７１】
よって、図９（Ａ）に示した回路を用いると、（ＶＤＤ０−ＶＳＳ）の振幅を有する信号の入力に対し、（ＶＤＤ−ＶＳＳ）の振幅を有する出力を得ることが出来る。つまり、レベルシフタとして機能させることが出来る。
【００７２】
図９（Ｂ）もまた同様の回路である。ＴＦＴ９１１のゲート電極は、電源ＶＤＤに接続され、信号入力はＴＦＴ９１２のゲート電極のみであり、１入力型で同様の動作を得ることが可能である。
【００７３】
［実施例２］
本実施例においては、同一基板上に、画素部および、画素部周辺に設ける駆動回路のＴＦＴを同時に作製する方法について説明する。なお、例として液晶表示装置の作製工程を挙げるが、本発明は前述のとおり、液晶表示装置に限定されない。
【００７４】
まず、図７（Ａ）に示すように、コーニング社の＃７０５９ガラスや＃１７３７ガラス等に代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラス等からなる基盤５００１上に酸化シリコン膜、窒化シリコン膜、または酸化窒化シリコン膜等の絶縁膜からなる下地膜５００２を形成する。特に図示していないが、下地膜５００２の形成については、例えば、プラズマＣＶＤ法でＳｉＨ４、ＮＨ３、Ｎ２Ｏから作製される酸化窒化シリコン膜を１０〜２００ｎｍ（好ましくは５０〜１００ｎｍ）の厚さに形成し、同様にＳｉＨ４、Ｎ２Ｏから作製される酸化窒化水素化シリコン膜を５０〜２００ｎｍ（好ましくは１００〜１５０ｎｍ）の厚さに積層形成する。
【００７５】
続いて、島状の半導体層５００３〜５００５は、非晶質構造を有する半導体膜を。レーザー結晶化法や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この島状の半導体層５００３〜５００５の厚さは２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）として形成する。結晶質半導体層の材料には特に限定は無いが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金等で形成すると良い。
【００７６】
レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ４レーザーを用いる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光して半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宜選択するものであるが、エキシマレーザーを用いる場合にはパルス発振周波数を３０Ｈｚとし、レーザーエネルギー密度を１００〜４００ｍＪ／ｃｍ２（代表的には２００〜３００ｍＪ／ｃｍ２）とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用い、パルス発振周波数１〜１０ｋＨｚとし、レーザーエネルギー密度を３００〜６００ｍＪ／ｃｍ２（代表的には３５０〜５００ｍＪ／ｃｍ２）とすると良い。そして幅１００〜１０００μｍ、例えば４００μｍで線状に集光したレーザー光を基板全面に渡って照射し、このときの線状レーザーの重ねあわせ率（オーバーラップ率）を８０〜９８％として行う。
【００７７】
続いて、島状の半導体層５００３〜５００５を覆うゲート絶縁膜５００６を形成する。ゲート絶縁膜５００６は、プラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例では、１２０ｎｍの厚さで酸化窒化シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものではなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコンを用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ Ｏｒｔｈｏｓｉｌｉｃａｔｅ）とＯ２とを混合し、反応圧力４０Ｐａ、基板温度３００〜４００℃とし、高周波（１３．５６ＭＨｚ）電力密度０．５〜０．８Ｗ／ｃｍ２で放電させて形成することが出来る。このようにして作製される酸化シリコン膜は、その後４００〜５００℃の熱アニールにより、ゲート絶縁膜として良好な特性を得ることが出来る。
【００７８】
そして、ゲート絶縁膜５００６上にゲート電極を形成するための第１の導電膜５００７と第２の導電膜５００８とを積層形成する。本実施例では、第１の導電層５００７をタンタル（Ｔａ）で５０〜１００ｎｍの厚さに形成し、第２の導電層５００９をタングステン（Ｗ）で１００〜３００ｎｍの厚さに形成する（図７（Ａ））。
【００７９】
Ｔａ膜はスパッタ法で、ＴａのターゲットをＡｒでスパッタすることにより形成する。この場合、Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力を緩和して膜の剥離を防止することが出来る。また、α相のＴａ膜の抵抗率は２０μΩｃｍ程度でありゲート電極として使用することが出来るが、β相のＴａ膜の抵抗率は１８０μΩｃｍ程度でありゲート電極には不向きである。α相のＴａ膜を形成するために、Ｔａのα相に近い結晶構造を有する窒化タンタル（ＴａＮ）を１０〜５０ｎｍ程度の厚さでＴａの下地に形成しておくとα相のＴａ膜を容易に得ることが出来る。
【００８０】
Ｗ膜を形成する場合には、Ｗをターゲットとしたスパッタ法で形成する。その他にも６フッ化タングステン（ＷＦ６）を用いる熱ＣＶＤ法で形成することも出来る。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることが出来るが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害されて高抵抗化する。このことより、スパッタ法による場合、純度９９．９９９９％のＷターゲットを用い、さらに製膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現することが出来る。
【００８１】
なお、本実施例においては、第１の導電膜５００７をＴａ、第２の導電膜５００８をＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成しても良い。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いても良い。本実施例以外の他の組み合わせの一例としては、第１の導電膜をＴａＮ、第２の導電膜をＷとする組み合わせ、第１の導電膜をＴａＮ、第２の導電膜をＡｌとする組み合わせ、第１の導電膜をＴａＮ、第２の導電膜をＣｕとする組み合わせ等が望ましい。
【００８２】
次に、レジストによるマスク５００９を形成し、電極および配線を形成するための第１のエッチング処理を行う。本実施例ではＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ ｃｏｕｐｌｅｄ ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ４とＣｌ２とを混合し、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成して行う。基板側（試料ステージ）にも１００ＷのＲＦ電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ４とＣｌ２とを混合した場合にはＷ膜およびＴａ膜とも同程度にエッチングされる。
【００８３】
上記エッチング条件では、レジストによるマスクの形状を適したものとすることと、基板側に印加するバイアス電圧の効果とにより第１の導電膜および第２の導電膜の端部がテーパー形状となる。テーパー部の角度は１５〜４５°となる。ゲート絶縁膜上に残渣を残すことなくエッチングを行うためには、１０〜２０％の割合でエッチング時間を増加させると良い。Ｗ膜に対する酸化窒化シリコン膜の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０ｎｍ程度エッチングされることになる。こうして、第１のエッチング処理により第１の導電層５０１０ａ〜５０１３ａと第２の導電層５０１０ｂ〜５０１３ｂからなる第１の形状の導電層５０１０〜５０１３を形成する。このとき、ゲート絶縁膜５００６においては、第１の形状の導電層５０１０〜５０１３で覆われない領域は２０〜５０ｎｍ程度エッチングされて薄くなった領域が形成される（図７（Ｂ））。
【００８４】
そして、第１のドーピング処理を行い、Ｎ型を付与する不純物元素を添加する（図７（Ｂ））。ドーピング処理は、イオンドーピング法もしくはイオン注入法で行えば良い。イオンドープ法にあたっての条件は、ドーズ量を１×１０１３〜５×１０１４ａｔｏｍｓ／ｃｍ２とし、加速電圧を６０〜１００ｋｅＶとする。Ｎ型を付与する不純物元素としては、１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではＰを用いる。この場合、導電層５０１０〜５０１３がＮ型を付与する不純物元素に対するマスクとなり、自己整合的に第１の不純物領域５０１４〜５０１６が形成される。この第１の不純物領域５０１４〜５０１６には、１×１０２０〜１×１０２１ａｔｏｍｓ／ｃｍ３の濃度範囲でＮ型を付与する不純物元素を添加する。
【００８５】
次に、第２のエッチング処理を行う（図７（Ｃ））。同様にＩＣＰエッチング法を用い、エッチング用ガスにＣＦ４とＣｌ２とＯ２とを混合して、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ電力を供給し、プラズマを生成して行う。基板側（試料ステージ）にも５０ＷのＲＦ電力を投入し、第１のエッチング処理に比べ低い自己バイアス電圧を印加する。このような条件により第２の導電層であるＷを異方性エッチングし、かつ、それより遅いエッチング速度で第１の導電層であるＴａを異方性エッチングして第２の形状の導電層５０１７〜５０２０（第１の導電層５０１７ａ〜５０２０ａおよび第２の導電層５０１７ｂ〜５０２０ｂ）を形成する。このとき、ゲート絶縁膜５００６においては、第２の形状の導電層５０１７〜５０２０で覆われない領域はさらに２０〜５０ｎｍ程度エッチングされて薄くなった領域が形成される。
【００８６】
Ｗ膜やＴａ膜のＣＦ４とＣｌ２の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することが出来る。ＷとＴａのフッ化物と塩化物の蒸気圧を比較すると、Ｗのフッ化物であるＷＦ６の蒸気圧が極端に高く、その他のＷＣｌ５、ＴａＦ５、ＴａＣｌ５については同程度である。従って、ＣＦ４とＣｌ２の混合ガスでは、Ｗ膜およびＴａ膜共にエッチングされる。しかし、この混合ガスに適量のＯ２を添加するとＣＦ４とＯ２が反応してＣＯとＦになり、ＦラジカルまたはＦイオンが多量に発生する。その結果、フッ化物の蒸気圧が高いＷ膜のエッチング速度が増大する。一方、ＴａはＦが増大しても、相対的にエッチング速度の増加は少ない。また、ＴａはＷに比較して酸化されやすいので、Ｏ２を添加することでＴａの表面が酸化される。Ｔａの酸化物はフッ素や塩素と反応しないため、さらにＴａ膜のエッチング速度は低下することとなる。従って、Ｗ膜とＴａ膜とのエッチング速度に差を作ることが可能となる。
【００８７】
そして、第２のドーピング処理を行う（図７（Ｃ））。この場合、第１のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてＮ型を付与する不純物元素ドーピングする。例えば、加速電圧を７０〜１２０ｋｅＶとし、１×１０１３ａｔｏｍｓ／ｃｍ２のドーズ量で行い、図７（Ｂ）で島状の半導体層に形成された第１の不純物領域の内側に新たな不純物領域を形成する。ドーピングは、第２の導電層５０１７ｂ〜５０２０ｂを不純物元素に対するマスクとして用い、第１の導電層５０１７ａ〜５０２０ａの下側の領域にも不純物元素が添加されるようにしてドーピングする。
こうして、第１の導電層と重なる第２の不純物領域５０２１〜５０２３が形成される。
【００８８】
続いて、第３のエッチング処理を行う（図８（Ａ））。ここでは、エッチング用ガスにＣｌ２を用い、ＩＣＰエッチング装置を用いて行う。本実施例では、Ｃｌ２のガス流量比を６０ｓｃｃｍとし、１ Ｐａの圧力でコイル型の電極に３５０ＷのＲＦ電力を投入してプラズマを生成してエッチングを７０秒行った。基板側（試料ステージ）にもＲＦ電力を投入し、実質的に負の自己バイアス電圧を印加する。第３のエッチングにより、第１の導電層が後退して第３の形状の導電層５０２４〜５０２７（第１の導電層５０２４ａ〜５０２７ａおよび第２の導電層５０２４ｂ〜５０２７ｂ）が形成され、第２の不純物領域５０２１〜５０２３の一部は、第１の導電層と重ならない第３の不純物領域５０２８〜５０３０となる。
【００８９】
以上までの工程でそれぞれの島状の半導体層に不純物領域が形成される。島状の半導体層と重なる第３の形状の導電層５０２４〜５０２７が、ＴＦＴのゲート電極として機能する。
【００９０】
続いて、導電型の制御を目的として、それぞれの島状の半導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、ラピッドサーマルアニール法（ＲＴＡ法）を適用することが出来る。熱アニール法では酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜６００℃で行うものであり、本実施例では５００℃で４時間の熱処理を行う。ただし、５０２４〜５０２７に用いた配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜（シリコンを主成分とする）を形成した後で熱活性化を行うことが望ましい。
【００９１】
さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、島状の半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化するための、熱水素化の他の方法として、プラズマ水素化（プラズマにより励起された水素を用いる）によって行っても良い。
【００９２】
次いで、図８（Ｂ）に示すように、第１の層間絶縁膜５０３１を、酸化窒化シリコン膜で１００〜２００ｎｍの厚さで形成する。その上に有機絶縁物材料からなる第２の層間絶縁膜５０３２を形成した後、第１の層間絶縁膜５０３１、第２の層間絶縁膜５０３２、およびゲート絶縁膜５００６に対してコンタクトホールを開口し、配線材料による膜を形成して各配線５０３３〜５０３６、および画素電極５０３７をパターニング形成する。
【００９３】
第２の層間絶縁膜５０３２としては、ポリイミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロブテン）等の有機樹脂を材料とする膜を用いる。特に、第２の層間絶縁膜５０３２は平坦化の意味合いが強いので、平坦性に優れたアクリルが望ましい。本実施例ではＴＦＴによって形成される段差を十分に平坦化しうる膜厚でアクリル膜を形成する。好ましくは１〜５μｍ（さらに好ましくは２〜４μｍ）とすれば良い。
【００９４】
コンタクトホールの形成は、ドライエッチングまたはウェットエッチング法を用い、Ｎ型の不純物領域５０１４〜５０１６、およびソース信号線（図示せず）、ゲート信号線（図示せず）、電流供給線（図示せず）およびゲート電極５０２４〜５０２６に達する（図示せず）コンタクトホールをそれぞれ形成する。
【００９５】
また、配線５０３３〜５０３６として、Ｔｉ膜を１００ｎｍ、Ｔｉを含むＡｌ膜を３００ｎｍ、Ｔｉ膜を１５０ｎｍ、スパッタ法で連続形成した３層積層の膜を所望の形状にパターニングして形成する。勿論、他の導電性材料を用いても良い。画素電極５０３７については、表示装置を反射型とする場合には、反射性の高い材料にて形成する。この場合、配線と同時に形成しても良い。一方、透過型である場合には、酸化インジウム錫（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ：ＩＴＯ）等の透明導電性材料を用いて形成する。図８（Ｂ）の状態まで完了したものを、本明細書ではアクティブマトリクス基板と呼ぶ。
【００９６】
続いて、対向基板５０３８を用意する。対向基板５０３８には、遮光膜５０３９が形成される。この遮光膜は、クロム（Ｃｒ）等を用いて、１００ｎｍ〜２００ｎｍの厚さで形成する。
【００９７】
一方、画素部においては対向電極５０４０が形成される。対向電極は、ＩＴＯ等の透明導電性材料を用いて形成する。また、可視光の透過率を高く保つために、対向電極の膜厚は１００ｎｍ〜１２０ｎｍで形成することが望ましい。
【００９８】
アクティブマトリクス基板と対向基板とに、配向膜５０４１、５０４２を形成する。配向膜５０４１、５０４２の膜厚は、３０ｎｍ〜８０ｎｍが望ましい。また、配向膜としては、例えば日産化学社製ＳＥ７７９２等を用いることが出来る。プレチルト角の高い配向膜を用いると、アクティブマトリクス方式により駆動される液晶表示装置の駆動時に、ディスクリネーションの発生を抑制することが出来る。
【００９９】
続いて、配向膜５０４１、５０４２をラビングする。ラビング方向は、液晶表示装置が完成したときに、左巻きのＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）配向となるようにするのが望ましい。
【０１００】
本実施例においては特に図示していないが、スペーサを画素内に散布もしくはパターニングにより形成して、セルギャップの均一性を向上させることも可能である。本実施例においては、感光性樹脂膜を製膜、パターニングして、４．０μｍの高さのスペーサを形成した。
【０１０１】
続いて、シール剤５０４３により、アクティブマトリクス基板と対向基板とを貼り合わせる。シール剤としては、熱硬化型のシール剤である三井化学社製ＸＮ−２１Ｓを用いた。シール剤中にはフィラーを混入する。なお、フィラーの高さは４．０μｍとする。その後、シール剤が硬化した後に、アクティブマトリクス基板と対向基板とを、所望のサイズに同時に分断する。
【０１０２】
続いて、液晶５０４４を注入する。液晶材料としては、高速応答性等を考慮すると、低粘度のものが望ましい。本実施例においては、配向制御の容易なネマチック液晶を用いる。勿論、高速応答が可能な強誘電性液晶、反強誘電性液晶を用いても良い。
【０１０３】
液晶の注入が終了したのち、注入口をＵＶ硬化型樹脂等を用いて封止する。その後、公知の方法により偏光板を貼り付ける。最後に、基板上に形成された素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクタ（フレキシブルプリントサーキット：ＦＰＣ）を取り付けて製品として完成する（図８（Ｃ））。このような出荷出来る状態にまでした状態を本明細書中では液晶表示装置と呼ぶ。
【０１０４】
また、本実施例で示す工程に従えば、アクティブマトリクス基板の作製に必要なフォトマスクの数を４枚（島状半導体層パターン、第１配線パターン（ゲート配線、島状のソース配線、容量配線）、コンタクトホールパターン、第２配線パターン（画素電極、接続電極含む））とすることができる。その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与することができる。
【０１０５】
［実施例３］
本実施例においては、実施形態および実施例１に示した回路を用いて、実際に表示装置を作製した例について述べる。
【０１０６】
図１０（Ａ）に、表示装置の概略図を示す。基板１０００の中央部に、画素部１００１が配置されている。画素部１００１の周辺には、ソース信号線を制御するための、ソース信号線駆動回路１００２および、ゲート信号線を制御するための、ゲート信号線駆動回路１００７が配置されている。ゲート信号線駆動回路１００７は、図１０（Ａ）では画素部１００１の両側に対称配置されているが、画素部１００１の片側のみに配置しても良い。
【０１０７】
ソース信号線駆動回路１００２、ゲート信号線駆動回路１００７を駆動するために外部より入力される信号は、ＦＰＣ１０１０を介して入力される。本実施例においては、ＦＰＣ１０１０より入力される信号は、その電圧振幅が小さいため、レベルシフタ１００６によって電圧振幅の変換を受けた上で、ソース信号線駆動回路１００２、およびゲート信号線駆動回路１００７へと入力される。
【０１０８】
図１０（Ａ）において、破線Ａ−Ａ’の断面図を図１０（Ｂ）に示す。基板１０００上には、画素部１００１、ソース信号線駆動回路１００２、ゲート信号線駆動回路（図示せず）が形成されている。基板１０００と、対向基板１０１１とは、シール剤１０１２を用いて貼り合わされ，基板間のギャップには液晶が注入される。液晶の注入後は、図１０（Ａ）に示すように、封止剤１０１３によって、注入口を密閉する。
【０１０９】
引き回し配線１０２１は、異方導電性フィルム１０２３を介して、ＦＰＣ１０１０が有するＦＰＣ側配線１０２２と電気的に接続される。異方導電性フィルム１０２３には、図１０（Ｃ）に示すように導電性のフィラー１０２４が含まれており、基板１０００とＦＰＣ１０１０とを熱圧着することで、基板１０００上の引き回し配線１０２１と、ＦＰＣ１０１０上のＦＰＣ側配線１０２２とが、導電性フィラー１０２４によって電気的に接続される。
【０１１０】
図３は、ソース信号線駆動回路の構成を示したものである。レベルシフタ３０１、３０２、シフトレジスタ３０３、バッファ３０４、サンプリング回路３０５を有する。
【０１１１】
ソース信号線駆動回路には、ソース側クロック信号（Ｓ−ＣＫ）、ソース側クロック反転信号（Ｓ−ＣＫｂ）、ソース側スタートパルス（Ｓ−ＳＰ）、アナログ映像信号（Ｖｉｄｅｏ１〜８）が入力される。このうち、クロック信号、スタートパルスは、レベルシフタ３０１、３０２によって振幅変換を受けた後に入力される。
また、アナログ映像信号は、本実施例では８分割入力であるが、実際に表示装置を作製する際にはこの限りではない。
【０１１２】
図４に、シフトレジスタの構成を示す。図４（Ａ）に示したブロック図において、４００で示したブロックが１段分のサンプリングパルスを出力するパルス出力回路であり、図４（Ａ）のシフトレジスタは、ｎ段（ｎは自然数、１＜ｎ）のパルス出力回路によって構成されている。
【０１１３】
図４（Ｂ）は、パルス出力回路の構成を詳細に示したものである。パルス出力回路本体は、ＴＦＴ４０１〜４０６および、容量４０７からなる。あるｋ段目（ｋは自然数、１＜ｋ＜ｎ）のパルス出力回路において、ＴＦＴ４０１、４０４のゲート電極にはｋ−１段目のパルス出力回路からの出力パルスが入力され、ＴＦＴ４０２、４０３のゲート電極には、ｋ＋１段目のパルス出力回路からの出力パルスが入力される。なお、ｋ＝１、すなわち初段のパルス出力回路におけるＴＦＴ４０１、４０４のゲート電極および、ｋ＝ｎ、すなわち最終段のパルス出力回路におけるＴＦＴ４０２、４０３のゲート電極には、スタートパルス（ＳＰ）が入力される。
【０１１４】
ここで、詳細な回路動作について説明する。図１４に示すタイミングチャートを参照する。あるｋ段目のパルス出力回路において、ＴＦＴ４０１、４０４のゲート電極にｋ−１段目のパルス出力回路からの出力パルスが入力されて（ｋ＝１、すなわち初段の場合はスタートパルスが入力される）Ｈレベルとなり、ＴＦＴ４０１、４０４がＯＮする（図１４ １４０１参照）。これにより、ＴＦＴ４０５のゲート電極の電位はＶＤＤ側に引き上げられ（図１４ １４０２参照）、その電位が（ＶＤＤ−ＶｔｈＮ）となったところでＴＦＴ４０１がＯＦＦし、浮遊状態となる。この時点で、ＴＦＴ４０５のゲート・ソース間電圧は、そのしきい値を上回っており、ＴＦＴ４０５がＯＮする。一方、ＴＦＴ４０２、４０３のゲート電極には、まだパルス入力はなく、Ｌレベルのままであるので、ＯＦＦしている。よってＴＦＴ４０６のゲート電極の電位はＬレベルであり、ＯＦＦしているので、出力端子（ＳＲ Ｏｕｔ）は、ＴＦＴ４０５の入力電極に入力されるクロック信号（Ｓ−ＣＫ、Ｓ−ＣＫｂのいずれか一方）がＨレベルになるのに伴い、パルス出力回路の出力端子（ＳＲ Ｏｕｔ）の電位がＶＤＤ側に引き上げられる（図１４ １４０３参照）。ただし、ここまでの状態では、パルス出力回路の出力端子（ＳＲＯｕｔ）の電位は、ＴＦＴ４０５のゲート電極の電位（ＶＤＤ−ＶｔｈＮ）に対し、さらにしきい値分だけ降下した、［ＶＤＤ−２（ＶｔｈＮ）］までしか上昇し得ない。
【０１１５】
ここで、ＴＦＴ４０５のゲート電極と出力電極との間には、容量４０７が設けられており、さらに今、ＴＦＴ４０５のゲート電極は浮遊状態にあるため、パルス出力回路の出力端子（ＳＲ Ｏｕｔ）の電位が上昇、すなわちＴＦＴ４０５の出力電極の電位が上昇するのに伴い、ＴＦＴ４０５のゲート電極の電位は、容量４０７の働きによって、（ＶＤＤ−ＶｔｈＮ）からさらに引き上げられる。この動作によって、ＴＦＴ４０５のゲート電極の電位は、最終的には（ＶＤＤ＋ＶｔｈＮ）よりも高い電位となる（図１４ １４０２参照）。パルス出力回路の出力端子（ＳＲ Ｏｕｔ）の電位は、ＴＦＴ４０５のしきい値に影響されることなく、ＶＤＤまで正常に上昇する（図１４ １４０３参照）。
【０１１６】
同様にして、ｋ＋１段目のパルス出力回路より、パルスが出力される（図１４１４０４参照）。ｋ＋１段目の出力パルスは、ｋ段目に帰還してＴＦＴ４０２、４０３のゲート電極に入力される。ＴＦＴ４０２、４０３のゲート電極の電位がＨｉとなってＯＮし、ＴＦＴ４０５のゲート電極の電位はＶＳＳ側に引き下げられてＴＦＴ４０５がＯＦＦする。同時にＴＦＴ４０６のゲート電極の電位がＨレベルとなってＯＮし、ｋ段目のパルス出力回路の出力端子（ＳＲ Ｏｕｔ）の電位はＬレベルとなる。
【０１１７】
以後、最終段まで同様の動作により、順次ＶＤＤ−ＶＳＳ間の振幅を有するパルスが出力される。逆方向走査においても、回路の動作は同様である。
【０１１８】
最終段においては、次段より帰還入力されるパルスがないため、クロック信号がそのままＴＦＴ４０５を通過して出力され続ける（図１４ １４０７参照）。よって、最終段のパルス出力回路の出力パルスは、サンプリングパルスとして用いることが出来ない。同様に、逆方向走査の場合、初段の出力パルスがすなわち最終出力となるため、同様にサンプリングパルスとして用いることが出来ない。よって本実施例にて示した回路においては、必要な段数＋２段のパルス出力回路を用いてシフトレジスタを構成し、両端をダミー段として扱っている。それでも、最終出力は、次の水平期間が開始される前に何らかの方法で停止させる必要があるため、スタートパルスを初段の入力および最終段の期間入力として用い、次の水平期間でスタートパルスが入力された時点で最終段の出力が停止するようにしている。
【０１１９】
図５は、バッファ３０４の構成例を示している。図５（Ａ）に示すように、４段構成となっており、初段のみ１入力１出力型（Ｂｕｆ Ｕｎｉｔ１）５０１、２段目以降は２入力１出力型（Ｂｕｆ Ｕｎｉｔ２）５０２としている。
【０１２０】
初段のユニット（Ｂｕｆ Ｕｎｉｔ１）５０１の回路構成を図５（Ｂ）示す。信号は、ＴＦＴ５５２、５５４、５５６のゲート電極に入力される。ＴＦＴ５５１のゲート電極は、入力電極と接続されている。ＴＦＴ５５２、５５４、５５６のゲート電極にＨレベルが入力されてＯＮすると、ＴＦＴ５５３、５５５のゲート電極の電位はＬレベルとなり、その結果、出力端子（Ｏｕｔ）はＬレベルとなる。ＴＦＴ５５２、５５４、５５６のゲート電極にＬレベルが入力されてＯＦＦしているとき、ＴＦＴ５５１はゲート電極と入力電極が接続されて常にＯＮしているので、ＴＦＴ５５３、５５５のゲート電極の電位が上昇し、前述のシフトレジスタの場合と同様、容量５５７による結合によって、出力はＨレベルとなる。また、入力端（Ｉｎ）より入力される信号がＨレベルからＬレベルに変わるとき、容量５５８を用いてＴＦＴ５５３の出力電極の電位を一度低くする動作については、実施形態で説明した通りである。
【０１２１】
なお、ＴＦＴ５５１、５５２の関係として、ＴＦＴ５５１は、ゲート電極と入力電極とが接続されているため、ＴＦＴ５５２がＯＮしたとき、ＴＦＴ５５１、５５２がともにＯＮしていることになる。この状態でＴＦＴ５５３、５５５のゲート電極の電位がＬレベルとなる必要があるため、ＴＦＴ５５１のチャネル幅を、ＴＦＴ５５２に対して小さく設計する必要がある。ＴＦＴ５５３、５５５のゲート電極を充電できるだけの能力があれば十分なので、ＴＦＴ５５１のチャネル幅は最小限で良い。また、ＴＦＴ５５１を小さくすることで、ＴＦＴ５５２がＯＮしている期間の電源ＶＤＤ−ＴＦＴ５５１−ＴＦＴ５５２−電源ＶＳＳ間の貫通パスによる消費電流の増加を最小限とすることが出来る。
【０１２２】
図５（Ｃ）は、２段目以降に用いているユニット（Ｂｕｆ Ｕｎｉｔ２）５０２の回路構成を示している。ＴＦＴ５６２のゲート電極への入力は初段のものと同様であり、加えてＴＦＴ５６１のゲート電極に、前段の入力を反転入力として用いている。このようにすることで、ＴＦＴ５６１、５６２は排他的にＯＮ、ＯＦＦし、図５（Ｂ）の構成における、電源ＶＤＤ−ＴＦＴ５６１−ＴＦＴ５６２−電源ＶＳＳ間の貫通パスをなくすことが出来る。
【０１２３】
図６は、本実施例の表示装置に用いているクロック信号用レベルシフタ（ＣＫＬＳ）、スタートパルス用レベルシフタ（ＳＰＬＳ）の構成を示している。基本構成は、初段をレベルシフタ、２段目以降をバッファとした４段構成としており、前述のバッファ回路と同様である。ＶＤＤＬＯ−ＶＳＳ間の振幅を有する信号を入力し、ＶＤＤ−ＶＳＳ間の振幅を有する出力信号を得る（ここで、ＶＳＳ＜ＶＤＤＬＯ＜ＶＤＤ）。
【０１２４】
クロック信号用レベルシフタの場合、初段は１入力１出力型であり、２段目以降は２入力１出力型としている。それぞれの入力に対し、互いの入力を反転入力として用いている。
【０１２５】
スタートパルス用レベルシフタの場合は、前述のバッファと同様の構成である。
【０１２６】
レベルシフタの初段に用いているユニットの回路構成を図６（Ｃ）に、２段目以降に用いているユニットの回路構成を図６（Ｄ）に示す。
それぞれの回路構成および動作は、図５（Ｂ）（Ｃ）に示したものと同様であり、初段に入力される信号の振幅がＶＤＤＬＯ−ＶＳＳ間である点のみが異なる。
【０１２７】
入力端（Ｉｎ）より、Ｈレベルの信号が入力されるとき、ＴＦＴ６５２、６５４、６５６がＯＮし（ただし、入力信号の振幅の絶対値｜ＶＤＤＬＯ−ＶＳＳ｜が、ＴＦＴ６５２、６５４、６５６のしきい値の絶対値｜ＶｔｈＮ｜よりも確実に大きい場合）、ＴＦＴ６５３、６５５のゲート電極の電位はＶＳＳ側に引き下げられる。よって出力端子（Ｏｕｔ）にはＬレベルが現れる。一方、ＴＦＴ６５２のゲート電極に入力される信号がＬレベルのととき、ＴＦＴ６５２、６５４、６５６がＯＦＦし、ＴＦＴ６５１を通じて、ＴＦＴ６５３、６５５のゲート電極の電位はＶＤＤ側に引き上げられる。以後の動作は前述のバッファと同様である。
【０１２８】
この構成のレベルシフタの特徴として、高電位側（ＶＤＤ側）に接続されたＴＦＴ６５１の制御に、入力信号を直接用いない点がある。故に、入力信号の振幅が小さい場合においても、ＴＦＴ６５１のしきい値に関係なく、ＴＦＴ６５３、６５５のゲート電極の電位を引き上げることが出来るため、高い振幅変換利得を得られる。
【０１２９】
図１５は、ゲート信号線駆動回路の回路構成を示したものである。スタートパルス用レベルシフタ１５０１、クロック信号用レベルシフタ１５０２、シフトレジスタ１５０３、バッファ１５０４を有する。
【０１３０】
ゲート信号線駆動回路には、ゲート側クロック信号（Ｇ−ＣＫ）、ゲート側クロック反転信号（Ｇ−ＣＫｂ）、ゲート側スタートパルス（Ｇ−ＳＰ）が入力される。これらの入力信号は、レベルシフタ１５０１、１５０２によって振幅変換を受けた後に入力される。
【０１３１】
なお、シフトレジスタ１５０３、バッファ１５０４、スタートパルス用レベルシフタ１５０１、クロック信号用レベルシフタ１５０２の構成および動作に関しては、ソース信号線駆動回路に用いたものと同様であるので、ここでは説明を省略する。
【０１３２】
ここで紹介した駆動回路と、発明の実施形態にて示した画素とを用いて作製された表示装置は、単一極性のＴＦＴのみを用いて構成することで工程中のドーピング工程の一部を削減し、さらにフォトマスクの枚数を減らすことが可能となった。さらに、前述の課題の項で述べた、信号振幅を広げることによる消費電流の増加といった課題も、ブートストラップ法を応用した回路を用いることによって解決することが可能となった。
【０１３３】
［実施例４］
実施例２に示した工程は、画素および周辺の駆動回路をＮチャネル型ＴＦＴを用いて構成する場合の例として説明したが、本発明はＰチャネル型ＴＦＴを用いての実施も可能である、
【０１３４】
Ｎチャネル型ＴＦＴの場合、ホットキャリア劣化等の抑制のため、ゲート電極と重なる領域に、オーバーラップ領域と呼ばれる不純物領域を設けている。これに対してＰチャネル型ＴＦＴの場合は、ホットキャリア劣化による影響が小さいので、特にオーバーラップ領域等を設ける必要はなく、この場合、より簡単な工程で作製することが可能である。
【０１３５】
図１６（Ａ）に示すように、実施例２に従って、ガラス等の絶縁基板６００１上に下地膜６００２を形成し、次いで島状の半導体層６００３〜６００５、ゲート絶縁膜６００６、導電層６００７、６００８を形成する。ここで、導電層６００７、６００８は、ここでは積層構造としているが、特に単層であっても構わない。
【０１３６】
次いで、図１６（Ｂ）に示すように、レジストによるマスク６００９を形成し、第１のエッチング処理を行う。実施例２においては、積層構造とした導電層の材質による選択比を利用して、異方性エッチングを行ったが、ここでは特にオーバーラップ領域となる領域を設ける必要はないので、通常エッチングにて行えば良い。このとき、ゲート絶縁膜６００６においては、エッチングによって２０ｎｍ〜５０ｎｍ程度薄くなった領域が形成される。
【０１３７】
続いて、島状の半導体層にＰ型を付与する不純物元素を添加するための第１のドーピング処理を行う。導電層６０１０〜６０１３を不純物元素に対するマスクとして用い、自己整合的に不純物領域６０１４〜６０１６を形成する。Ｐ型を付与する不純物元素としては、ボロン（Ｂ）等が代表的である。ここでは、ジボラン（Ｂ２Ｈ６）を用いたイオンドープ法で形成し、半導体層中の不純物濃度が２×１０２０〜２×１０２１ａｔｏｍｓ／ｃｍ３となるようにする。
【０１３８】
レジストによるマスクを除去して、図１６（Ｃ）の状態を得る。以後、実施例２における図８（Ｂ）以降の工程に従って作製する。
【０１３９】
［実施例５］
図１８（Ａ）に示す回路は、図１に示したインバータ回路と同様の構成を有する回路であるが、ＴＦＴ１８０１のゲート電極に印加されている電位は、ＶＤＤＬＯ（＜ＶＤＤ）であり、入力信号の振幅もＶＤＤＬＯ−ＶＳＳ間である。このような構成とすると、レベルシフタとして用いることも出来る。
【０１４０】
動作について説明する。第１の信号入力部（Ｉｎ）にＨレベルが入力されると、ＴＦＴ１８０３、１８０７のゲート電極の電位がＨレベルとなってＯＮする。同時に、第２の信号入力部（Ｉｎｂ）にＬレベルが入力される。ＴＦＴ１８０１は、ゲート電極にＶＤＤＬＯが入力されてＯＮしているので、ＴＦＴ１８０２、１８０６のゲート電極の電位がＬレベルとなってＯＦＦする。よって信号出力部（Ｏｕｔ）にはＬレベルが現れる。
【０１４１】
一方、第１の信号入力部（Ｉｎ）にＬレベルが入力されると、ＴＦＴ１８０３、１８０７のゲート電極の電位がＬレベルとなってＯＦＦする。
【０１４２】
ここで、第１の信号入力部（Ｉｎ）に入力されている信号がＨレベルからＬレベルに切り替わる瞬間の動作について説明する。第１の信号入力部（Ｉｎ）に入力されている信号の電位がＨレベルから降下を始め、やがてＴＦＴ１８０３、１８０７のゲート・ソース間電圧は、そのしきい値を下回り、ＯＦＦする。このとき、ＴＦＴ１８０３およびＴＦＴ１８０７の出力端が浮遊状態となる。さらに、ＴＦＴ１８０３、１８０７のゲート電極の電位は降下を続けるが、容量１８０５によるＴＦＴ１８０３のゲート電極と出力端との間の容量結合により、ＴＦＴ１８０３の出力端の電位も、図１８（Ｂ）（ｉｉ）にて、ΔＶｆ’で示すように降下する。
【０１４３】
一方、第２の信号入力部（Ｉｎｂ）に入力されている信号はＬレベルからＨレベルに切り替わる。よって、ＴＦＴ１８０２、１８０６のゲート電極の電位は上昇し、その電位が（ＶＤＤＬＯ−ＶｔｈＮ）となったところで浮遊状態となる。
【０１４４】
この時点で、ＴＦＴ１８０２、１８０６のゲート・ソース間電圧はＶｔｈＮよりも大きくなっているため、ＯＮする。よってＴＦＴ１８０２、１８０６の出力端の電位が上昇する。
【０１４５】
ここで、容量１８０４によるＴＦＴ１８０２のゲート電極と出力端との間の容量結合により、ＴＦＴ１８０２の出力端の電位上昇に伴い、浮遊状態となっているＴＦＴ１８０２のゲート電極の電位は再び上昇し、その電位は（ＶＤＤＬＯ−ＶｔｈＮ＋ΔＶｆ）まで上昇する。
【０１４６】
よって、同時にＴＦＴ１８０６のゲート電極の電位も（ＶＤＤＬＯ−ＶｔｈＮ＋ΔＶｆ）まで上昇し、信号出力部（Ｏｕｔ）に現れるＨレベルは、正常にＶＤＤまで上昇する。
【０１４７】
以上の動作によって、図１８（Ａ）に示した回路は、ＶＤＤＬＯ−ＶＳＳ間の振幅を有する信号の入力に対し、ＶＤＤ−ＶＳＳ間の振幅を有する出力を得る、レベルシフタとして用いることが出来る。
【０１４８】
［実施例６］
本実施例においては、画素部にＥＬ素子を始めとした発光素子を用いる発光装置の作製工程について説明する。
【０１４９】
実施例２に示した作製工程に従い、図８（Ａ）〜図８（Ｂ）に示すように、第１および第２の層間絶縁膜までを形成する。
【０１５０】
続いて、図１９（Ａ）に示すように、コンタクトホールを開口する。コンタクトホールの形状は、ドライエッチングまたはウェットエッチング法を用い、Ｎ型の不純物領域、ソース信号線、ゲート信号線、電流供給線、およびゲート電極に達するようにそれぞれ形成する。
【０１５１】
次に、ＥＬ素子の陽極７００１として、ＩＴＯ等を代表とする透明導電膜を成膜し、所望の形状にパターニングする。Ｔｉ、Ｔｉを含むＡｌおよびＴｉでなる積層膜を成膜し、所望の形状にパターニングして、配線電極７００２〜７００５および画素電極７００６を形成する。各層の膜厚は、実施例２と同様で良い。画素電極７００６は、先に形成した陽極７００１と重なるように形成してコンタクトを取っている。
【０１５２】
続いて、珪素を含む絶縁膜（代表的には酸化珪素膜）を形成し、ＥＬ素子の陽極７００１に対応する位置に開口部を形成して第３の層間絶縁膜７００７を形成する。ここで、開口部を形成する際、ウェットエッチング法を用いることで容易にテーパー形状の側壁とすることが出来る。開口部の側壁が十分になだらかなテーパー形状となっていない場合、段差に起因するＥＬ層の劣化、段切れ等が顕著な問題となるため、注意が必要である。
【０１５３】
次に、ＥＬ層７００８を形成した後、ＥＬ素子の陰極７００９を、セシウム（Ｃｓ）を２ｎｍ以下の厚さで、および銀（Ａｇ）を１０ｎｍ以下の厚さで形成する。ＥＬ素子の陰極７００９の膜厚を極めて薄くすることにより、ＥＬ層で発生した光は陰極７００９を透過して出射される。
【０１５４】
次いで、ＥＬ素子の保護を目的として、保護膜７０１０を成膜する。その後、ＦＰＣの貼付等の作業を行った後、発光装置が完成する。
【０１５５】
本実施例において、図１９（Ａ）に示した発光装置におけるＥＬ素子の構成の詳細を図１９（Ｂ）に示す。ＥＬ素子の陽極７１０１は、ＩＴＯを代表とする透明導電膜でなる。７１０２は発光層を含むＥＬ層である。ＥＬ素子の陰極は、いずれも極めて薄く形成されたＣｓ膜７１０３およびＡｇ膜７１０４でなる。７１０５が保護膜である。
【０１５６】
ＥＬ素子の陰極側を、極めて薄い膜厚で形成することにより、ＥＬ層７１０２で発生した光は、陰極７１０３、７１０４を透過して上方に出射される。つまり、ＴＦＴが形成されている領域が、発光面の面積を圧迫することがないため、開口率をほぼ１００％とすることが出来る。
【０１５７】
［実施例７］
本実施例においては、実施例６とは異なる方法によって発光装置を作製する工程について説明する。
【０１５８】
実施例２に示した作製工程に従い、図８（Ａ）〜図８（Ｂ）に示すように、第１および第２の層間絶縁膜までを形成する。
【０１５９】
続いて、図２０（Ａ）に示すように、コンタクトホールを開口する。コンタクトホールの形状は、ドライエッチングまたはウェットエッチング法を用い、Ｎ型の不純物領域、ソース信号線、ゲート信号線、電流供給線、およびゲート電極に達するようにそれぞれ形成する。
【０１６０】
次に、配線７２０１〜７２０４、およびＥＬ素子の陽極となる画素電極７２０５を、Ｔｉ膜、Ｔｉを含むＡｌ膜、Ｔｉ膜、および透明導電膜の積層膜として形成する。
【０１６１】
続いて、珪素を含む絶縁膜（代表的には酸化珪素膜）を形成し、ＥＬ素子の陽極７２０５に対応する位置に開口部を形成して第３の層間絶縁膜７２０６を形成する。ここで、開口部を形成する際、ウェットエッチング法を用いることで容易にテーパー形状の側壁とすることが出来る。開口部の側壁が十分になだらかなテーパー形状となっていない場合、段差に起因するＥＬ層の劣化、段切れ等が顕著な問題となるため、注意が必要である。
【０１６２】
次に、ＥＬ層７２０７を形成した後、ＥＬ素子の陰極７２０８を、セシウム（Ｃｓ）を２ｎｍ以下の厚さで、および銀（Ａｇ）を１０ｎｍ以下の厚さで形成する。ＥＬ素子の陰極７２０８の膜厚を極めて薄くすることにより、ＥＬ層で発生した光は陰極７２０８を透過して出射される。
【０１６３】
次いで、ＥＬ素子の保護を目的として、保護膜７２０９を成膜する。その後、ＦＰＣの貼付等の作業を行った後、発光装置が完成する。
【０１６４】
本実施例において、図２０（Ａ）に示した発光装置におけるＥＬ素子の構成の詳細を図２０（Ｂ）に示す。ＥＬ素子の陽極は、Ｔｉ、Ｔｉを含むＡｌ、Ｔｉの積層膜でなる金属膜７３０１および、ＩＴＯを代表とする透明導電膜７３０２でなる。７３０３は発光層を含むＥＬ層である。ＥＬ素子の陰極は、いずれも極めて薄く形成されたＣｓ膜７３０４およびＡｇ膜７３０５でなる。７３０６が保護膜である。
【０１６５】
本実施例で作製した発光装置は、実施例６に示した発光装置と同様、開口率をほぼ１００％と出来る利点を有する。さらに、配線電極および画素電極の形成において、Ｔｉ、Ｔｉを含むＡｌ、Ｔｉの積層でなる金属膜と、透明導電膜とを共通のフォトマスクを用いてパターニングを行うことが可能であり、フォトマスクの削減、および工程の簡略化が可能となる。
【０１６６】
［実施例８］
本発明において、ブートストラップ動作を行うために設けた容量手段は、ＴＦＴのゲート・ソース間容量を利用しても良いし、配線、ゲート電極、活性層等から選ばれた２材料でなる電極対と、前記電極対とに挟まれた絶縁層とによって形成されても良い。
【０１６７】
図２１は、容量手段２１５４、２１５５はＴＦＴと同様の構成によって形成されている。ＴＦＴのソース領域とドレイン領域とは互いに接続され、実質的に、ゲート電極と、その下のチャネル領域とを電極対とし、ゲート絶縁膜を絶縁層とした容量手段として機能する。さらに、前記ゲート電極と、ソース領域とドレイン領域とを接続する配線材料とを電極対とし、ゲート材料と配線材料との間の層間膜を絶縁層とした容量手段としても機能する。
【０１６８】
図２２（Ａ）に、図２１に示した構成で実際に回路を作製した場合のマスクレイアウト例を示す。電源、各入力端、出力端より入力あるいは出力される信号、ＴＦＴの番号等は、全て図２１に示した回路図に対応するものである。
【０１６９】
図２２（Ｂ）は、図２２（Ａ）において、Ｘ−Ｘ’線での断面図を示したものである。ＴＦＴ２１５４、２１５５の上に形成された配線材料によって、それぞれのＴＦＴにおいてソース・ドレイン間が接続されている。
【０１７０】
図２２（Ｃ）に、図２２（Ａ）に示したマスクレイアウトを実際に用いて回路を作製した写真を示す。写真中に付された番号等は、図２１、図２２（Ａ）に付されたものに対応する。
【０１７１】
［実施例９］
本発明は、様々な電子機器に用いられている表示装置の作製に適用が可能である。このような電子機器には、携帯情報端末（電子手帳、モバイルコンピュータ、携帯電話等）、ビデオカメラ、デジタルカメラ、パーソナルコンピュータ、テレビ、携帯電話等が挙げられる。それらの一例を図１７に示す。
【０１７２】
図１７（Ａ）は液晶ディスプレイもしくはＯＬＥＤディスプレイであり、筐体３００１、支持台３００２、表示部３００３等により構成されている。本発明は、表示部３００３を有する半導体装置に適用が可能である。
【０１７３】
図１７（Ｂ）はビデオカメラであり、本体３０１１、表示部３０１２、音声入力部３０１３、操作スイッチ３０１４、バッテリー３０１５、受像部３０１６等により構成されている。本発明は、表示部３０１２を有する半導体装置に適用が可能である。
【０１７４】
図１７（Ｃ）はノート型のパーソナルコンピュータであり、本体３０２１、筐体３０２２、表示部３０２３、キーボード３０２４等により構成されている。本発明は、表示部３０２３を有する半導体装置に適用が可能である。
【０１７５】
図１７（Ｄ）は携帯情報端末であり、本体３０３１、スタイラス３０３２、表示部３０３３、操作ボタン３０３４、外部インターフェイス３０３５等により構成されている。本発明は、表示部３０３３を有する半導体装置に適用が可能である。
【０１７６】
図１７（Ｅ）は音響再生装置、具体的には車載用のオーディオ装置であり、本体３０４１、表示部３０４２、操作スイッチ３０４３、３０４４等により構成されている。本発明は表示部３０４２を有する半導体装置に適用が可能である。また、本実施例では車載用オーディオ装置を例に挙げたが、携帯型もしくは家庭用のオーディオ装置に用いても良い。
【０１７７】
図１７（Ｆ）はデジタルカメラであり、本体３０５１、表示部（Ａ）３０５２、接眼部３０５３、操作スイッチ３０５４、表示部（Ｂ）３０５５、バッテリー３０５６等により構成されている。本発明は、表示部（Ａ）３０５２および表示部（Ｂ）３０５５を有する半導体装置に適用が可能である。
【０１７８】
図１７（Ｇ）は携帯電話であり、本体３０６１、音声出力部３０６２、音声入力部３０６３、表示部３０６４、操作スイッチ３０６５、アンテナ３０６６等により構成されている。本発明は、表示部３０６４を有する半導体装置に適用が可能である。
【０１７９】
なお、本実施例に示した例はごく一例であり、これらの用途に限定するものではないことを付記する。
【発明の効果】
本発明によって、単極性のＴＦＴによって半導体装置および画素部を構成することが出来る。
【０１８０】
また、駆動回路に用いるバッファ回路として、負荷の駆動能力をより高くすることにより、動作の信頼性を高め、もしくは回路の占有面積を縮小することが出来る。
【０１８１】
さらに、単極性のＴＦＴによって表示装置を作製することで、不純物添加の工程の一部を省略することが可能となり、表示装置作製のコスト低下に寄与することが出来る。
【図面の簡単な説明】
【図１】本発明の実施の一形態を示す図。
【図２】図１に示した回路における、ブートストラップ動作時の各ノードの電位を示す図。
【図３】実施例にて作製した表示装置に用いたソース信号線駆動回路の構成を示す図。
【図４】実施例にて作製した表示装置に用いたシフトレジスタの構成を示す図。
【図５】実施例にて作製した表示装置に用いたバッファの構成を示す図。
【図６】実施例にて作製した表示装置に用いたレベルシフタの構成を示す図。
【図７】表示装置の作製工程例を示す図。
【図８】表示装置の作製工程例を示す図。
【図９】本発明の一実施例を示す図。
【図１０】表示装置の概略および断面図。
【図１１】ＣＭＯＳインバータの動作および負荷の関係を示す図。
【図１２】単極性のＴＦＴによるインバータの動作について示す図。
【図１３】ブートストラップ法による回路動作について示す図。
【図１４】シフトレジスタの動作タイミングを説明する図。
【図１５】実施例にて作製した表示装置に用いたゲート信号線駆動回路の構成を示す図。
【図１６】表示装置の作製工程例を示す図。
【図１７】本発明の適用が可能な電子機器の例を示す図。
【図１８】本発明をレベルシフタに用いた実施例を示す図。
【図１９】発光装置の作製工程例を示す図。
【図２０】発光装置の作製工程例を示す図。
【図２１】本発明の一実施例を示す図。
【図２２】図２１に示した構成のマスクレイアウト図および作製した回路の写真を示す図。
Claims (1)
- 入力端が第１の電源と電気的に接続された第１および第２のトランジスタと、
入力端が第２の電源と電気的に接続された第３および第４のトランジスタと、前記第１のトランジスタのゲート電極および前記第２のトランジスタのゲート電極と電気的に接続された第１の信号入力部と、
前記第３のトランジスタのゲート電極および前記第４のトランジスタのゲート電極と電気的に接続された第２の信号入力部と、
前記第１の信号入力部と、前記第１のトランジスタのゲート電極と出力端との間に電気的に接続された容量手段を有する電圧補償回路と、
信号出力部とを有し、
前記第１乃至第４のトランジスタはいずれも同一導電型であり、
前記第１のトランジスタの出力端と、前記第３のトランジスタの出力端とは電気的に接続され、
前記第２のトランジスタの出力端と、前記第４のトランジスタの出力端と、前記信号出力部とは電気的に接続され、
前記電圧補償回路は、前記信号出力部より出力される信号の振幅減衰を補償することを特徴とする半導体装置。
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| JP2005294815A (ja) * | 2004-03-12 | 2005-10-20 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタ及び半導体装置 |
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