JP2004056163A

JP2004056163A - Amplifier circuit

Info

Publication number: JP2004056163A
Application number: JP2002206580A
Authority: JP
Inventors: Satoshi Yoshida; 吉田　聡; Yoichi Fueki; 笛木　洋一
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 2002-07-16
Filing date: 2002-07-16
Publication date: 2004-02-19
Anticipated expiration: 2022-07-16
Also published as: JP4140296B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide a high gain amplifier circuit capable of outputting a DC voltage, suppressing a sneak path resulting in causing a noise to an input signal, or attaining ease of circuit integration. <P>SOLUTION: When the high gain amplifier circuit receives a noninverting input balanced signal INN and an inverting input balanced signal INP, the polarity of which is in an inverted relation to each other, an input amplifier circuit 10 amplifies the signals. A voltage / current conversion circuit 20 converts a difference voltage between a noninverting balanced signal S10n and an inverting balanced signal S10p outputted from the input amplifier circuit 10 into a current and outputs a difference current S20 to an internal node A. A voltage summation circuit 30 summates a voltage of the internal node A and an integration result voltage S62 from an integration type negative feedback loop 62 in an output drive circuit 40, an operational amplifier 50 controls the sum voltage S30 so that it is identical to a fixed bias voltage Vb and an output signal OUT with an output DC voltage is outputted from an output terminal 54. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
【０００２】
本発明は、数百ＫＨｚ〜数ＭＨｚ等の移動体通信（例えば、自動車電話、携帯電話、ＰＨＳ、ＭＣＡ、業務無線、防災無線等）の受信装置等に用いられる、いわゆる中間周波数増幅回路である高利得増幅回路等の増幅回路に関するものである。
【０００３】
【従来の技術】
【０００４】
例えば、無線通信システムでは、中間周波数帯を用いるスーパヘテロダイン方式が一般的であるが、到達無線信号は微小信号であるため周波数変換をする過程で到達信号を増幅させる必要があり、いわゆる中間周波数増幅回路である高利得増幅回路が必須である。この必要性は、中間周波数を用いないダイレクトコンバージョン方式でも同様である。
【０００５】
従来の一般的な高利得増幅回路の構成図を、図２〜図４に示す。
【０００６】
図２に示す高利得増幅回路では、互いの信号極性が反転された正極性の入力平衡信号ＩＮＰ及び逆相の入力平衡信号ＩＮＮを、ある電圧利得（例えば、１０倍）をそれぞれ有する複数個（例えば、２個）の増幅回路１，２の縦続接続（カスケード接続）にて所望の増幅率で増幅し、この増幅回路２の出力側のノードＡの電圧を、出力駆動回路３で駆動して出力信号ＯＵＴを出力するようになっている。出力駆動回路３は、演算増幅器（以下「オペアンプ」という。）３ａのボルテージフォロワ等で構成されている。
【０００７】
しかしながら、このような高利得増幅回路を、例えば集積回路にて実現しようとすると、図２中のノードＡの信号振幅が入力平衡信号ＩＮＰ，ＩＮＮの１００倍となるため、集積回路内部での配線間クロストークや電源及びバイアス供給配線等への回り込みにより、内部雑音として入力平衡信号ＩＮＰ，ＩＮＮに重畳されてしまうという問題がある。
【０００８】
又、図３に示す高利得増幅回路では、図２の出力駆動回路３に代えて、これと構成の異なる出力駆動回路４がノードＡに接続されている。出力駆動回路４は、例えば、オペアンプ４ａを有する負帰還増幅回路で構成され、このオペアンプ４ａの正極性入力端子がバイアス電圧Ｖｂを介して接地されている。オペアンプ４ａの負極性入力端子側のノードＢは、抵抗値Ｒの入力抵抗４ｂを介してノードＡに接続されている。オペアンプ４ａの出力端子と、この負極性入力端子側のノードＢとの間には、抵抗値Ｒの帰還抵抗４ｃが接続されている。
【０００９】
この図３の高利得増幅回路では、増幅回路２の出力側のノードＡの信号振幅が、入力抵抗４ｂで抑制され、ノードＢが仮想接地点となるため、信号振幅が小さい。
【００１０】
しかし、ノードＡの信号振幅は、図２と同様に、入力平衡信号ＩＮＰ，ＩＮＮの１００倍となるため、図２と同様の問題を有する。
【００１１】
この図３の問題を、図４の高利得増幅回路が解決している。図４の高利得増幅回路では、電圧利得が例えば１０倍の増幅回路１の出力側に、電圧／電流変換回路５が接続され、この電圧／電流変換回路５の出力側ノードＡに、出力駆動回路６が接続されている。出力駆動回路６は、オペアンプ６ａを有し、このオペアンプ６ａの正極性入力端子がバイアス電圧Ｖｂを介して接地されている。オペアンプ６ａの負極性入力端子側のノードＡは、帰還抵抗６ｂを介してオペアンプ６ａの出力端子に接続されている。
【００１２】
この図４の高利得増幅回路では、例えば、電圧／電流変換回路５の電圧／電流変換係数（トランスコンダクタンス）Ｇｍの値を１／Ｒとし、オペアンプ６ａ側の帰還抵抗６ｂの抵抗値を１０×Ｒとすれば、出力駆動回路６にて従来の増幅率を確保でき、かつノードＡが仮想接地点のため、信号振幅が小さく、入力平衡信号ＩＮＰ，ＩＮＮへの回り込みを抑制できる。
【００１３】
【発明が解決しようとする課題】
【００１４】
しかしながら、従来の図４の高利得増幅回路では、図３の問題を解決できるものの、次のような課題があった。
【００１５】
例えば、適用される無線装置等の使用から、高利得増幅回路の出力には、固定の出力直流電圧が要求される場合がある。ところが、図４の高利得増幅回路では、入力平衡信号ＩＮＰ，ＩＮＮに直流オフセットがある場合、この直流オフセットが、増幅回路１、電圧／電流変換回路５及び出力駆動回路６によってそのまま増幅されてしまい、無線通信システム等にて要求される直流電圧での出力が困難であるという課題があった。
【００１６】
本発明は、前記従来技術のもっていた課題を解決し、直流電圧での出力が可能であり、入力信号への雑音としての回り込みを抑制でき、あるいは集積回路化しやすい高利得増幅回路等の増幅回路を提供することを目的とする。
【００１７】
【課題を解決するための手段】
【００１８】
前記課題を解決するために、請求項１に係る発明では、高利得増幅回路等の増幅回路において、互いの信号極性が反転された第１及び第２の平衡信号が入力されると、この第１と第２の平衡信号の差分電圧を所定の変換係数で電流に変換して差分電流を内部ノードへ出力する電圧／電流変換回路と、前記内部ノードの電圧と積分結果電圧とを加算してこの加算電圧を出力する電圧加算回路と、所定のバイアス電圧及び前記加算電圧を入力し、出力を駆動して増幅された出力直流電圧を出力端子から出力する出力駆動回路と、を備えている。
【００１９】
前記出力駆動回路は、前記バイアス電圧が与えられる正極性入力端子、前記加算電圧が与えられる負極性入力端子、及び前記出力直流電圧を出力する前記出力端子を有するオペアンプと、前記オペアンプの出力端子と前記内部ノードとの間に接続され、前記変換係数に対応する抵抗値を有する抵抗帰還型負帰還ループと、前記演算増幅器の出力端子に接続され、この出力端子の電圧を積分して前記積分結果電圧を生成し、この積分結果電圧を帰還する積分型負帰還ループと、前記積分型負帰還ループからの前記積分結果電圧と前記内部ノードの電圧とを加算して前記加算電圧を生成し、この加算電圧を前記オペアンプの負極性入力端子に与える電圧加算回路と、を備えている。
【００２０】
このような構成を採用したことにより、第１及び第２の平衡信号が入力されると、これが電圧／電流変換回路によって所定の変換係数で電流に変換され、差分電流が内部ノードへ出力される。内部ノードの電圧と、出力駆動回路内の積分型負帰還ループから与えられる積分結果電圧とが、電圧加算回路で加算される。この加算電圧は、オペアンプによってバイアス電圧と比較され、出力端子から出力直流電圧が出力される。
【００２１】
請求項２に係る発明では、高利得増幅回路等の増幅回路において、互いの信号極性が反転された第１及び第２の入力平衡信号を増幅して第１及び第２の平衡信号を出力する電圧利得Ｇ１（但し、Ｇ１は正の整数）の入力増幅回路と、前記第１及び第２の平衡信号が与えられると、この第１と第２の平衡信号の差分電圧を電圧／電流変換係数Ｇｍ（＝１／Ｒ、但し、Ｒは正の実数）で電流に変換して差分電流を内部ノードへ出力する電圧／電流変換回路と、前記内部ノードの電圧と積分結果電圧とを加算してこの加算電圧を出力する電圧加算回路と、所定のバイアス電圧及び前記加算電圧を入力し、出力を駆動して増幅された出力直流電圧を出力端子から出力する出力駆動回路と、を備えている。
【００２２】
前記出力駆動回路は、前記バイアス電圧が与えられる正極性入力端子、前記加算電圧が与えられる負極性入力端子、及び前記出力直流電圧を出力する前記出力端子を有するオペアンプと、前記オペアンプの出力端子と前記内部ノードとの間に接続された抵抗値Ｒ２（＝Ｇ１×Ｒ）の抵抗帰還型負帰還ループと、前記オペアンプの出力端子に接続され、この出力端子の電圧を積分して前記積分結果電圧を生成し、この積分結果電圧を帰還する積分型負帰還ループと、前記積分型負帰還ループからの前記積分結果電圧と前記内部ノードの電圧とを加算して前記加算電圧を生成し、この加算電圧を前記オペアンプの負極性入力端子に与える電圧加算回路と、を備えている。
【００２３】
このような構成を採用したことにより、第１及び第２の入力平衡信号が入力されると、これが入力増幅回路で増幅され、この増幅された第１及び第２の平衡信号が、電圧／電流変換回路へ出力される。電圧／電流変換回路、電圧加算回路、及び出力駆動回路では、請求項１に係る発明とほぼ同様の作用を行う。
【００２４】
請求項３に係る発明では、高利得増幅回路等の増幅回路において、第１の電源供給端子から供給される第１の電源電圧により動作し、互いの信号極性が反転された第１及び第２の平衡信号が入力されると、この第１と第２の平衡信号の差分電圧を所定の変換係数で電流に変換して差分電流を内部ノードへ出力する電圧／電流変換回路と、前記第１の電源供給端子と分離された第２の電源供給端子から供給される第２の電源電圧により動作し、前記内部ノードの出力を駆動して増幅された出力直流電圧を出力端子から出力する出力駆動回路と、を備えている。
【００２５】
前記出力駆動回路は、前記出力駆動回路の出力端子と前記内部ノードとの間に接続され、前記変換係数に対応する抵抗値を有する抵抗帰還型負帰還ループと、前記出力駆動回路の出力端子に接続され、この出力端子の電圧を積分してこの積分結果電圧を帰還する積分型負帰還ループと、前記第２の電源電圧により動作し、前記積分結果電圧と前記内部ノードの電圧とを加算してこの加算値と所定のバイアス電圧との差を増幅する差動増幅部と、前記差動増幅部の出力を増幅して前記出力直流電圧を前記出力駆動回路の出力端子へ出力する出力増幅部と、を備えている。
【００２６】
このような構成を採用したことにより、第１及び第２の平衡信号が入力されると、これが電圧／電流変換回路で電流に変換され、出力駆動回路に与えらえる。出力駆動回路では、差動増幅部により、積分型負帰還ループからの積分結果電圧と、内部ノードとの電圧が加算され、この加算された加算電圧と所定のバイアス電圧との差が増幅される。差動増幅部の出力は、出力増幅部で増幅され、出力直流電圧が出力端子から出力される。
【００２７】
請求項４に係る発明では、高利得増幅回路等の増幅回路において、互いの信号極性が反転された第１及び第２の入力平衡信号を増幅して第１及び第２の平衡信号を出力する電圧利得Ｇ１（但し、Ｇ１は正の整数）の入力増幅回路と、第１の電源供給端子から供給される第１の電源電圧により動作し、前記第１及び第２の平衡信号が与えられると、この第１と第２の平衡信号の差分電圧を電圧／電流変換係数Ｇｍ（＝１／Ｒ、但し、Ｒは正の実数）で電流に変換してこの差分電流を内部ノードへ出力する電圧／電流変換回路と、前記第１の電源供給端子と分離された第２の電源供給端子から供給される第２の電源電圧により動作し、前記内部ノードの出力を駆動して増幅された出力直流電圧を出力端子から出力する出力駆動回路と、を備えている。
【００２８】
前記出力駆動回路は、前記出力駆動回路の出力端子と前記内部ノードとの間に接続された抵抗値Ｒ２（＝Ｇ１×Ｒ）の抵抗帰還型負帰還ループと、前記出力駆動回路の出力端子に接続され、この出力端子の電圧を積分してこの積分結果電圧を帰還する積分型負帰還ループと、前記第２の電源電圧により動作し、前記積分結果電圧と前記内部ノードの電圧とを加算してこの加算値と所定のバイアス電圧との差を増幅する差動増幅部と、前記差動増幅部の出力を増幅して前記出力直流電圧を前記出力駆動回路の出力端子へ出力する出力増幅部と、を備えている。
【００２９】
このような構成を採用したことにより、第１及び第２の入力平衡信号が与えらえると、これが入力増幅回路で増幅され、この増幅された第１及び第２の平衡信号が、電圧／電流変換回路に与えらえる。電圧／電流変換回路及び出力駆動回路では、請求項３に係る発明とほぼ同様に作用する。
【００３０】
請求項５に係る発明では、請求項３又は４の増幅回路において、前記差動増幅部は、前記積分結果電圧により導通制御される第１の差動トランジスタと、前記第１の差動トランジスタに並列に接続され、前記内部ノードの電圧により導通制御される第２の差動トランジスタと、前記バイアス電圧により導通状態が制御される第３の差動トランジスタとを有し、前記第１及び第２の差動トランジスタにそれぞれ流れる電流を加算して、この加算した電流と前記第３の差動トランジスタに流れる電流との差に応じた電圧を増幅する構成にしている。
【００３１】
このような構成を採用したことにより、差動増幅部において、第１及び第２の差動トランジスタに流れる電流が加算され、この加算された電流と、第３の差動トランジスタに流れる電流との差に応じた電圧が増幅される。
【００３２】
【発明の実施の形態】
【００３３】
［第１の実施形態］
【００３４】
（構成）
【００３５】
図１は、本発明の第１の実施形態を示す高利得増幅回路の構成図である。
【００３６】
この高利得増幅回路は、互いの信号極性が反転された第１の入力平衡信号（例えば、正相の入力平衡信号）ＩＮＮ及び第２の入力平衡信号（例えば、逆相の入力平衡信号）ＩＮＰを増幅して第１の平衡信号Ｓ１０ｎ及び第２の平衡信号Ｓ１０ｐを出力する入力増幅回路１０を有している。入力増幅回路１０は、電圧利得Ｇ１（例えば、１０倍）の差動増幅回路等で構成されている。入力増幅回路１０の正極性出力端子及び負極性出力端子は、電圧／電流変換回路２０の正極性入力端子及び負極性入力端子にそれぞれ接続されている。
【００３７】
電圧／電流変換回路２０は、入力増幅回路１０から第１の平衡信号Ｓ１０ｎ及び第２の平衡信号Ｓ１０ｐが与えられると、この平衡信号Ｓ１０ｎ及びＳ１０ｐの差分電圧を電圧／電流変換係数Ｇｍ（＝１／Ｒ、但し、Ｒは正の実数）で電流に変換して差分電流Ｓ２０を出力端子側の内部ノードＡへ出力する回路である。
【００３８】
電圧／電流変換回路２０の出力側ノードＡには、電圧加算回路３０を介して出力駆動回路４０が接続されている。電圧加算回路３０は、ノードＡの電圧と、出力駆動回路４０から与えられる積分結果電圧Ｓ６２とを加算して、この加算電圧Ｓ３０を出力駆動回路４０へ出力する回路である。
【００３９】
出力駆動回路４０は、所定のバイアス電圧Ｖｂ及び加算電圧Ｓ３０を入力し、出力を駆動して増幅された出力直流電圧の出力信号ＯＵＴを出力端子５４から出力する回路である。この出力駆動回路４０は、オペアンプ５０を有し、このオペアンプ５０の正極性入力端子が、バイアス電圧Ｖｂを介して接地され、負極性入力端子が、電圧加算回路３０の出力端子に接続されている。
【００４０】
オペアンプ５０の出力側の出力端子５４は、抵抗帰還型負帰還ループ６１を介してノードＡに接続され、このノードＡが電圧加算回路３０の一方の入力端子に接続されている。抵抗帰還型負帰還ループ６１は、抵抗値Ｒ２（＝Ｇ１×Ｒ）の抵抗６１ａで構成され、この抵抗６１ａの一方の端子がノードＡに接続され、他方の端子が出力端子５４に接続されている。
【００４１】
さらに、出力端子５４は、積分型負帰還ループ６２を介して、電圧加算回路３０の他方の入力端子に接続されている。積分型負帰還ループ６２は、出力端子５４の電圧を積分して積分結果電圧Ｓ６２を生成し、この積分結果電圧Ｓ６２を電圧加算回路３０の他方の入力端子に帰還する回路であり、抵抗値Ｒ３の抵抗６２ａ及び容量値Ｃ１のコンデンサ６２ｂからなる積分回路で構成されている。抵抗６２ａの一方の端子は、電圧加算回路３０の他方の入力端子に接続され、この抵抗６２ａの他方の端子が、出力端子５４に接続されている。抵抗６２ａの一方の端子は、コンデンサ６２ｂを介して接地されている。
【００４２】
（動作）
【００４３】
図５は図１の帰還ループの積分特性図、図６は図１の出力駆動回路４０の等価回路図、及び図７は図１の全体の伝達特性図である。
【００４４】
これらの図５〜図７を参照しつつ、図１の高利得増幅回路における前提条件（１）、出力駆動回路４０の負帰還ループの特性（２）、及び全系の回路動作（３）について説明する。
【００４５】
（１）　前提条件
【００４６】
この動作説明では、例えば、入力増幅回路１０の電圧利得Ｇ１を１０倍、電圧／電流変換回路２０の電圧／電流変換係数Ｇｍを１／Ｒ、抵抗６１ａの抵抗値を１０×Ｒし、Ｒは正の実数とする。又、適用される無線装置等の仕様から要求される出力直流電圧をＶｂとし、正相の入力平衡信号ＩＮＮ及び逆相の入力平衡信号ＩＮＰは、中間周波数を中心とする信号復調前（検波前）の交流信号とする。
【００４７】
（２）　出力駆動回路４０の負帰還ループの特性
【００４８】
抵抗６２ａ及びコンデンサ６２ｂを含む出力駆動回路４０の負帰還ループの特性について説明する。
【００４９】
出力駆動回路４０の出力信号ＯＵＴは、抵抗６２ａ及びコンデンサ６２ｂからなる積分回路によって積分され、オペアンプ５０の負極性入力端子に帰還される。ここで、抵抗６２ａ及びコンデンサ６２ｂにより構成される積分回路の周波数特性は、図５に示すように、遮断周波数Ｆｃ＝１／（２π×Ｒ３×Ｃ１）が、抵抗値Ｒ３の抵抗６２ａと容量値Ｃ１のコンデンサ６２ｂとの積にて決定される１次の高域遮断フィルタとなる。この積分結果電圧Ｓ６２は、電圧加算回路３０を介して、オペアンプ５０の正極性入力端子に接続されたバイアス電圧Ｖｂと比較される。オペアンプ５０は、積分結果電圧Ｓ６２がバイアス電圧Ｖｂより大きいと、出力電圧を低下させ、バイアス電圧Ｖｂより小さいと、出力電圧を上昇させるように動作する。
【００５０】
そのため、この積分型負帰還ループ６２を含む周波数特性は、図５の周波数特性を反転させた低域遮断フィルタとなり、出力端子５４の出力信号ＯＵＴである出力直流電圧はＶｂに安定する。なお、抵抗６２ａの抵抗値Ｒ３とコンデンサ６２ｂの容量値Ｃ１は、無線通信システム等によって要求される搬送波周波数を十分下回る遮断周波数となるよう設定されている。
【００５１】
（３）　全系の回路動作
【００５２】
次に、全系の回路動作について説明する。入力平衡信号ＩＮＮ及びＩＮＰは、互いの信号極性が反転である。まず最初に、入力平衡信号ＩＮＮ及びＩＮＰに直流的な差動間オフセットＶｏｆが無い場合（ａ）を考え、次に、入力平衡信号ＩＮＮ及びＩＮＰに直流的な差動間オフセットＶｏｆが有る場合（ｂ）を考える。
【００５３】
（ａ）オフセットＶｏｆが無い場合
【００５４】
与えられた入力平衡信号ＩＮＮ及びＩＮＰの交流振幅は、入力増幅回路１０により増幅されて電圧振幅が１０倍となり、後段の電圧／電流変換回路２０に入力される。電圧／電流変換回路２０は、入力された平衡信号Ｓ１０ｎ及びＳ１０ｐの差分電圧を変換係数Ｇｍ（＝１／Ｒ）で電流に変換し、この差分電流Ｓ２０をノードＡへ出力する。
【００５５】
ノードＡに接続された電圧加算回路３０は、電圧入力であるため、電圧／電流変換回路２０で変換された差分電流Ｓ２０は、すべて出力駆動回路４０内の抵抗６１ａに流れる。そのため、抵抗６１ａの抵抗値Ｒ２を１０×Ｒとした場合、この抵抗６１ａの両端には、入力平衡信号ＩＮＮとＩＮＰの電位差の１００倍の電位差が発生する。この過程を下記に式で示す。
【００５６】
入力増幅回路１０から出力される平衡信号Ｓ１０ｎ，Ｓ１０ｐは、入力平衡信号ＩＮＮ，ＩＮＰの信号振幅をＩＮＰａ，ＩＮＮａとすると、
１０×ＩＮＰａ
１０×ＩＮＮａ
となり、電圧／電流変換回路２０から出力される差分電流Ｓ２０は、
１０×（ＩＮＮａ−ＩＮＰａ）×Ｇｍ＝１０×（ＩＮＮａ−ＩＮＰａ）／Ｒとなる。抵抗値Ｒ２の抵抗６２ａの両端の電位差は、
（１０×Ｒ）×１０×（ＩＮＮａ−ＩＮＰａ）／Ｒ
＝１００×（ＩＮＮａ−ＩＮＰａ）
となる。ここで、電圧／電流変換回路２０と負帰還抵抗６１ａを含む出力駆動回路４０は、図６に示すように、抵抗帰還型反転増幅回路と等価である。
【００５７】
この抵抗帰還型反転増幅回路は、入力信号ＶｉｎをノードＡへ入力する抵抗値Ｒの入力抵抗６１を有し、このノードＡがオペアンプ５１の負極性入力端子に接続されると共に、帰還抵抗６１ａを介して該オペアンプ５０の出力端子に接続された構成になっている。
【００５８】
そのため、図１中のノードＡは、図６中のノードＡと同様に仮想接地点であり、この電圧は、オペアンプ５０の正極性入力端子に接続されたバイアス電圧Ｖｂに固定される。よって、帰還抵抗６１ａの両端に発生する電位差は、出力駆動回路４０の出力信号振幅となる。
【００５９】
（ｂ）オフセットＶｏｆが有る場合
【００６０】
次に、入力平衡信号ＩＮＮ及びＩＮＰに直流的な差動間オフセットＶｏｆが有る場合を考える。全回路は、線形動作するため、抵抗値Ｒ２の抵抗６１ａの両端の電位差は、
１００×（ＩＮＮａ−ＩＮＰａ）＋１００×Ｖｏｆ
となる。この式の第１項は交流成分であり、第２項は直流成分である。前述したように、抵抗６２ａ及びコンデンサ６２ｂを含む出力駆動回路４０は、遮断周波数を抵抗値Ｒ３及び容量値Ｃ１にて決定される低域遮断フィルタを構成しており、無線通信システム等にて要求される所望の搬送波周波数は通過するが、直流成分は除去される。従って、出力駆動回路４０の出力端子５４から出力される出力信号ＯＵＴは、
１００×（ＩＮＮａ−ＩＮＰａ）
のみとなる。この様子が図７に示されている。
【００６１】
（効果）
【００６２】
この第１の実施形態では、次の（ｉ）、（ｉｉ）のような効果がある。
【００６３】
（ｉ）出力駆動回路４０に抵抗帰還型負帰還ループ６１と積分型負帰還ループ６２を並列に設けたので、入力平衡信号ＩＮＮ及びＩＮＰに直流オフセットＶｏｆが存在しても、無線通信システム等にて要求される出力直流電圧にて出力が可能となる。
【００６４】
（ｉｉ）抵抗帰還型負帰還ループ６１を用いているため、出力駆動回路４０の入力端子側が仮想接地となり、入力平衡信号ＩＮＮ，ＩＮＰへの雑音としての回り込みを抑制する効果を損なうことが無い。
【００６５】
［第２の実施形態］
【００６６】
（構成）
【００６７】
図８は、本発明の第２の実施形態を示す高利得増幅回路の構成図であり、第１の実施形態を示す図１中の要素と共通の要素には共通の符号が付されている。
【００６８】
この高利得増幅回路では、図１と同様の入力増幅回路１０及び電圧／電流変換回路２０を有し、この電圧／電流変換回路２０の出力側の内部ノードＡに、図１と構成の異なる出力駆動回路４０Ａが接続されている。出力駆動回路４０Ａは、図１の電圧加算回路３０を出力駆動回路４０内に内蔵させた回路構成になっている。
【００６９】
電圧／電流変換回路２０は、第１の電源供給端子である内部電源供給端子から供給される第１の電源電圧ＶＤＤにより動作し、入力増幅回路１０から第１及び第２の平衡信号Ｓ１０ｎ，Ｓ１０ｐが与えられると、この平衡信号をＳ１０ｎ及びＳ１０ｐの差分電圧を電圧／電流変換係数Ｇｍで電流に変換し、この差分電流Ｓ２０を内部ノードＡへ出力する回路である。
【００７０】
この電圧／電流変換回路２０は、入力段に、Ｐチャネル型ＭＯＳトランジスタ（以下「ＰＭＯＳ」という。）２１ａ，２１ｂ、Ｎチャネル型ＭＯＳトランジスタ（以下「ＮＭＯＳ」という。）２１ｃ，２１ｄ、抵抗値Ｒ１の抵抗２１ｄ、及び定電流源２１ａ，２１ｆからなる差動増幅回路を有している。電源電圧ＶＤＤの端子は、ＰＭＯＳ２１ａ，２１ｂのソース端子に接続され、この各ドレイン端子に、ＮＭＯＳ２１ｃ，２１ｄのドレイン端子が接続されている。ＮＭＯＳ２１ｄ，２１ｃのゲート端子は、それぞれ入力増幅回路１０の正極性出力端子及び負極性出力端子に接続されている。ＮＭＯＳ２１ｃ及び２１ｄの各ソース端子は、抵抗２１ｄを介して相互に接続されると共に、各定電流源２１ｅ，２１ｆの負極性端子に接続されている。これらの各定電流源２１ｅ，２１ｆの正極性端子は、接地されている。
【００７１】
ＰＭＯＳ２１ａ，２１ｂのゲート端子は、電圧／電流変換用の中間段及び出力段に接続されている。中間段は、ＰＭＯＳ２２ａ及びＮＭＯＳ２２ｂを有し、これらが電源電圧ＶＤＤの端子と接地との間に直列に接続されている。ＰＭＯＳ２２ａのゲート端子は、ＰＭＯＳ２１ａのゲート端子及びドレイン端子に接続されている。ＮＭＯＳ２２ｂのドレイン端子は、ゲート端子に接続されている。出力段は、ＰＭＯ２３ａ及びＮＭＯＳ２３ｂを有し、これらが電源電圧ＶＤＤの端子と接地との間に直列に接続されている。ＮＭＯＳ２３ａのゲート端子は、ＰＭＯＳ２１ｂのゲート端子及びドレイン端子に接続されている。ＰＭＯＳ２３ａのドレイン端子は、内部ノードＡに接続され、このノードＡがＮＭＯＳ２３ｂのドレイン端子に接続されている。ＮＭＯＳ２３ｂのゲート端子は、ＮＭＯＳ２２ｂのゲート端子及びドレイン端子に接続され、該ＮＭＯＳ２３ｂのソース端子が接地されている。
【００７２】
出力駆動回路４０Ａは、電源電圧ＶＤＤの端子と分離された第２の電源供給端子である出力駆動回路用電源供給端子から供給される第２の電源電圧ＶＤＤｏｕｔ　により動作し、ノードＡの出力を駆動して増幅された出力直流電圧の出力信号ＯＵＴを出力端子５４から出力する回路である。
【００７３】
この出力駆動回路４０Ａは、例えば、前段差動増幅回路５１、次段増幅回路５２、及び出力段増幅回路５３より構成されている。前段差動増幅回路５１及び次段増幅回路５２は、積分型負帰還ループ６２により生成された積分結果電圧Ｓ６２と、内部ノードＡの電圧とを加算して、この加算電圧と所定のバイアス電圧Ｖｂとの差を増幅する差動増幅部を構成している。出力増幅部である出力段増幅回路５３は、差動増幅部の出力を増幅して出力直流電圧の出力信号Ｖｏｕｔ　を出力端子５４から出力する回路である。
【００７４】
前段差動増幅回路５１は、負荷用のＰＭＯＳ５１ａ，５１ｂ、第１の差動トランジスタ（例えば、ＮＭＯＳ）５１ｃ、第２の差動トランジスタ（例えば、ＮＭＯＳ）５１ｄ、第３の差動トランジスタ（例えば、ＮＭＯＳ）５１ｅ、及び定電流源５１ｆより構成されている。
【００７５】
ＰＭＯＳ５１ａ，５１ｂのソース端子は、電源電圧Ｖｏｕｔ　の端子に接続され、これらのＰＭＯＳ５１ａ及び５１ｂのゲート端子は、相互に接続されると共に、このゲート端子が、該ＰＭＯＳ５１ｂのドレイン端子に接続されている。各ＰＭＯＳ５１ａ，５１ｂのドレイン端子には、ＮＭＯＳ５１ｃ，５１ｅのドレイン端子がそれぞれ接続され、これらのソース端子が相互に接続されている。ＮＭＯＳ５１ｃには、ＮＭＯＳ５１ｄが並列に接続され、このＮＭＯＳ５１ｄのゲート端子が、内部ノードＡに接続されている。ＮＭＯＳ５１ｃ，５１ｄ，５１ｅのソース端子は、定電流源５１ｆの負極性端子に共通に接続され、この定電流源５１ｆの正極性端子が接地されている。ＮＭＯＳ５１ｅのゲート端子は、バイアス電圧Ｖｂを介して接地されている。ＮＭＯＳ５１ｃのゲート端子は、積分型負帰還ループ６２を介して、出力端子５４に接続されている。
【００７６】
積分型負帰還ループ６２は、抵抗値Ｒ３の抵抗６２ａと、容量値Ｃ１のコンデンサ６２ｂより構成されている。コンデンサ６２ｂの一方の端子は、ＮＭＯＳ５１ｃのゲート端子に接続され、他方の端子が接地されている。コンデンサ６２ｂの一方の端子は、抵抗６２ａを介して出力端子５４に接続されている。ＮＭＯＳ５１ｄのゲート端子は、内部ノードＡに接続されると共に、抵抗帰還型負帰還ループ６１を介して出力端子５４に接続されている。抵抗帰還型負帰還ループ６１は、抵抗値Ｒ２の抵抗６１ａにより構成されている。
【００７７】
前段差動増幅回路５１の出力側に接続された次段増幅回路５２は、ＰＭＯＳ５２ａ、ＰＭＯＳ５２ｂ、ＮＭＯＳ５２ｃ、及び定電流源５２ｄより構成され、これらが電源電圧Ｖｏｕｔ　の端子と接地との間に直列に接続されている。ＰＭＯＳ５２ａのゲート端子は、ＰＭＯＳ５１ａのドレイン端子及びＮＭＯＳ５１ｃ，５１ｄのドレイン端子に接続されている。ＰＭＯＳ５２ｂのゲート端子とドレイン端子は共通に接続され、このドレイン端子が、ＮＭＯＳ５２ｃのソース端子及びゲート端子に接続されている。
【００７８】
次段増幅回路５２の出力側に接続された出力段増幅回路５３は、ＰＭＯＳ５３ａ及びＮＭＯＳ５３ｂを有し、これらが電源電圧ＶＤＤｏｕｔ　の端子と接地との間に直列に接続されている。ＰＭＯＳ５３ａのゲート端子は、ＰＭＯＳ５２ｂのゲート端子及びドレイン端子に接続されている。ＰＭＯＳ５３ａのドレイン端子は、出力端子５４に接続されると共に、ＮＭＯＳ５３ｂのドレイン端子に接続されている。ＮＭＯＳ５３ｂのゲート端子は、ＮＭＯＳ５２ｃのドレイン端子及びゲート端子に接続され、このＮＭＯＳ５３ｂのソース端子が接地されている。
【００７９】
（動作）
【００８０】
図９は図８の帰還ループの積分特性図、図１０は図８の出力駆動回路４０Ａの等価回路図、及び図１１は図８の全体の伝達特性図である。
【００８１】
この図９〜図１１を参照しつつ、図８の高利得増幅回路の前提条件（１）、各出力駆動回路４０Ａの動作（２）、及び全系の回路動作（３）について説明する。
【００８２】
（１）　前提条件
【００８３】
図８の高利得増幅回路の前提条件としては、例えば、図１の動作説明と同様に、入力増幅回路１０の電圧利得Ｇ１を１０倍、帰還抵抗６１ａの抵抗値Ｒ２を、電圧／電流変換回路２０内の抵抗２１ｄの抵抗値Ｒ１の１０倍とする。又、適用される無線装置等の仕様から要求される出力直流電圧をＶｂとし、入力平衡信号ＩＮＮ，ＩＮＰは、中間周波数を中心とする信号復調前（検波前）の交流信号とする。
【００８４】
（２）　出力駆動回路４０Ａの動作
【００８５】
まず、抵抗値Ｒ３の抵抗６２ａ及び容量値Ｃ１のコンデンサ６２ｂからなる積分型負帰還ループ６２を含む、出力駆動回路４０Ａの動作について説明をする。
【００８６】
出力端子５４に発生する出力信号ＯＵＴは、積分型負帰還ループ６２の抵抗６２ａ及びコンデンサ６２ｂにより積分され、この積分結果電圧Ｓ６２が、ＮＭＯＳ５１ｃのゲート端子に帰還される。ＮＭＯＳ５１ｃは、ＮＭＯＳ５１ｅと差動増幅回路を構成し、バイアス電圧Ｖｂとの比較回路として動作する。
【００８７】
例えば、出力信号ＯＵＴの積分結果電圧Ｓ６２がバイアス電圧Ｖｂより高い場合、ＰＭＯＳ５２ａのゲート電圧が降下する。そのため、ＰＭＯＳ５２ａのドレイン・ソース間電流は増加するが、定電流源５２ｄは固定電流のため、ＰＭＯＳ５３ａのゲート電圧が上昇する。この結果、出力端子５４の電圧は降下する。
【００８８】
一方、出力信号ＯＵＴの積分結果電圧Ｓ６２がバイアス電圧Ｖｂより低い場合は、出力端子５４の電圧が上昇する。この動作は、負帰還動作であり、これを定常的に繰り返すことにより、出力端子５４の出力信号ＯＵＴである直流電圧は、バイアス電圧Ｖｂに固定される。
【００８９】
ここで、抵抗６２ａ及びコンデンサ６２ｂにより構成される積分回路の周波数特性は、図９に示されるように、遮断周波数Ｆｃが、抵抗値Ｒ３の抵抗６２ａと容量値Ｃ１のコンデンサ６２ｂとの積にて決定される１次の高域遮断フィルタとなる。この高域遮断特性が負帰還ループ内に挿入されているため、抵抗６２ａ及びコンデンサ６２ｂを含む出力駆動回路４０Ａとしては、低域遮断特性となる。そのため、抵抗６２ａの抵抗値Ｒ３とコンデンサ６２ｂの容量値Ｃ１の値は、適用される無線通信システム等に要求される搬送波周波数を十分下回る遮断周波数となるように設定する必要がある。
【００９０】
（３）　全系の回路動作
【００９１】
次に、全系の回路動作について説明する。入力平衡信号ＩＮＮ，ＩＮＰは、互いの信号極性が反転である。そこで、オフセットＶｏｆが無い場合（ａ）と、オフセットＶｏｆが有る場合（ｂ）について説明する。
【００９２】
（ａ）オフセットＶｏｆが無い場合
【００９３】
まず、入力平衡信号ＩＮＮ及びＩＮＰには、直流的な差動間オフセットＶｏｆが無い場合を考える。入力された入力平衡信号ＩＮＮ及びＩＮＰの交流振幅は、入力増幅回路１０により増幅されて電圧振幅が１０倍となり、後段の電圧／電流変換回路２０に入力される。電圧／電流変換回路２０の入力段は、ＮＭＯＳ２１ｃ，２１ｄのソース端子が、抵抗２１ｄを介して接続された差動増幅回路である。
【００９４】
ＮＭＯＳ２１ｃは、抵抗２１ｄ及び定電流源２１ｅ，２１ｆを負荷とするソースフォロワ回路であり、ＮＭＯＳ２１ｄも同様に、ソースフォロワ回路である。
【００９５】
例えば、ＮＭＯＳ２１ｃ及び２１ｄのトランジスタサイズが同一であり、ソースフォロワ回路の損失は無いと仮定すると、入力増幅回路１０から出力された平衡信号Ｓ１０ｎ及びＳ１０ｐの振幅の差分は、抵抗２１ｄの両端の電位差となる。そのため、抵抗２１ｄに流れる電流は、入力増幅回路１０から出力された平衡信号Ｓ１０ｎ及びＳ１０ｐの振幅の差分を電流変換したものとなり、その電圧／電流変換係数Ｇｍは１／Ｒとなる。ＰＭＯＳ２１ａと２２ａ、及びＰＭＯＳ２１ｂと２３ａは、それぞれカレントミラー回路であるため、ＮＭＯＳ２１ｃ及び２１ｄのそれぞれのドレイン・ソース間電流は、ＰＭＯＳ２２ａ及び２３ａのドレイン・ソース間電流と同一となる。
【００９６】
一方、ＮＭＯＳ２２ｂ及び２３ｂは、カレントミラー回路を構成しているため、ＰＭＯＳ２３ａのドレイン端子とＮＭＯＳ２３ｂのドレイン端子が接続されたノードＡには、結果として、抵抗２１ｄを流れる電流と同じ値の電流が、差分電流Ｓ２０として発生する。
【００９７】
例えば、入力増幅回路１０の正極性出力端子の電圧が高く、負極性出力端子の電圧が低い場合、ＮＭＯＳ２１ｄのソース端子の電圧が、ＮＭＯＳ２１ｃのソース端子の電圧より高くなる。そのため、ＮＭＯＳ２１ｄのドレイン・ソース間電流が、ＮＭＯＳ２１ｃのドレイン・ソース間電流より多くなる。その結果、ノードＡからは、抵抗２１ｄに流れる電流と同じ値の差分電流Ｓ２０を押し出す。逆に、入力増幅回路１０の正極性出力端子の電圧が低く、負極性出力端子の電圧が高い場合、ノードＡからは、抵抗２１ｄに流れる電流と同じ値の差分電流Ｓ２０を引き込むことになる。
【００９８】
電圧／電流変換回路２０の出力端子は、ノードＡを介して、出力駆動回路４０Ａ内のＮＭＯＳ５１ｄのゲート端子に接続されているため、この電圧／電流変換回路２０から出力される差分電流Ｓ２０は、すべて帰還抵抗６１ａに流れる。そのため、抵抗６１ａの抵抗値Ｒ２を１０×Ｒとした場合、この抵抗６１ａの両端には、入力平衡信号ＩＮＮ及びＩＮＰの電位差の１００倍の電位差が発生する。この過程を、下記に式で示す。
【００９９】
入力増幅回路１０の出力は、入力平衡信号ＩＮＰ，ＩＮＮの信号振幅をＩＮＰａ，ＩＮＮａとすると、
１０×ＩＮＰａ
１０×ＩＮＮａ
となる。電圧／電流変換回路２０から出力される差分電流Ｓ２０は、
１０×（ＩＮＮａ−ＩＮＰａ）／Ｒ
となる。抵抗６１ａの両端の電位差は、
（１０×Ｒ）×１０×（ＩＮＮａ−ＩＮＰａ）／Ｒ
＝１００×（ＩＮＮａ−ＩＮＰａ）
となる。ＮＭＯＳ５１ｄは、ＮＭＯＳ５１ｃと同様に、ＮＭＯＳ５１ｅと差動増幅回路を構成しており、バイアス電圧Ｖｂとの比較回路として動作する。そのため、ＮＭＯＳ５１ｄのゲート電圧がバイアス電圧Ｖｂより高くなると、出力端子５４の電圧は降下し、逆に、ＮＭＯＳ５１ｄのゲート電圧がバイアス電圧Ｖｂより低くなると、出力端子５４の電圧は上昇する。
【０１００】
従って、電圧／電流変換回路２０と、帰還抵抗６１ａを含む出力駆動回路４０Ａは、図１０に示すような抵抗帰還型反転増幅回路と等価である。
【０１０１】
この抵抗帰還型反転増幅回路は、図６と同一の構成である。そのため、図８中のノードＡは、図１０中のノードＡと同様に仮想接地点であり、この電圧はバイアス電圧Ｖｂに固定される。つまり、抵抗６１ａの両端に発生する電位差は、出力駆動回路４０Ａの出力信号ＯＵＴの振幅となる。
【０１０２】
（ｂ）オフセットＶｏｆが有る場合
【０１０３】
次に、入力平衡信号ＩＮＰ及びＩＮＮに直流的な差動間オフセットＶｏｆが有る場合を考える。全回路は線形動作をするため、抵抗６１ａの両端の電位差は、
１００×（ＩＮＮａ−ＩＮＰａ）＋１００×Ｖｏｆ
となる。この式の第１項は交流成分であり、第２項は直流成分である。ここで、前述したように、抵抗６２ａ及びコンデンサ６２ｂからなる積分回路を含む出力駆動回路６０Ａは、遮断周波数を抵抗値Ｒ３及び容量値Ｃ１にて決定される低域遮断フィルタを構成しており、無線通信システム等にて要求される所望の搬送波周波数は通過するが、直流成分は除去される。従って、出力端子５４から出力される出力信号ＯＵＴは、
１００×（ＩＮＮａ−ＩＮＰａ）
のみとなる。この様子が、図１１に示されている。
【０１０４】
（効果）
【０１０５】
この第２の実施形態では、次の（ｉ）〜（ｉｉｉ）のような効果がある。
【０１０６】
（ｉ）出力駆動回路４０Ａにおいて、積分型負帰還ループ６２と抵抗帰還型負帰還ループ６１とを並列に設けたので、第１の実施形態と同様に、入力平衡信号ＩＮＮ及びＩＮＰに直流オフセットＶｏｆが存在しても、無線通信システム等にて要求される直流電圧にて出力が可能となる。
【０１０７】
（ｉｉ）図１の電圧加算回路３０に相当する差動増幅回路５１の差動対トランジスタであるＮＭＯＳ５１ｃ及び５１ｄを並列に追加した構成としたので、回路を複雑にすることなく、容易に集積化をすることができる。
【０１０８】
（ｉｉｉ）抵抗帰還型負帰還ループ６１を用いているため、出力駆動回路４０Ａの入力端子側が仮想接地となり、信号振幅は小さく、さらに電源供給端子を、内部回路用の電源電圧ＶＤＤの端子と出力駆動回路用の電源電圧ＶＤＤｏｕｔ　の端子とに分離したため、電源電圧ＶＤＤｏｕｔ　側の電圧変動が電源電圧ＶＤＤ側より大きく、この電圧変動が入力平衡信号ＩＮＮ，ＩＮＰへの雑音としての回り込みを抑制する効果を損なうことがない。
【０１０９】
［利用形態］
【０１１０】
本発明は、上記実施形態に限定されず、種々の変形や利用形態が可能である。この変形や利用形態としては、例えば、次の（１）〜（３）のようなものがある。
【０１１１】
（１）図８では、トランジスタとしてＭＯＳトランジスタを用いた構成について説明したが、バイポーラトランジスタ等の他のトランジスタを用いても同様に実現できる。例えば、図８中のＮＭＯＳをＮＰＮ型トランジスタに置き換え、ＰＭＯＳをＰＮＰ型トランジスタに置き換えても、図８とほぼ同様の作用及び効果が得られる
【０１１２】
（２）図８の電圧／電流変換回路２０において、カレントミラー回路（ＰＭＯＳ２１ａと２２ａ、ＰＭＯＳ２１ｂと２３ａ、ＮＭＯＳ２２ｂと２３ｂ）のミラー比を、１：１にて説明したが、このミラー比を変更してもほぼ同様の作用及び効果が得られる。例えば、ミラー比を１：２とした場合、後段の帰還抵抗６１ａの抵抗値Ｒ２は、半分にすることが可能である。
【０１１３】
（３）信頼性を上げるために、図１に他の回路を付加したり、あるいは図８と同様の動作をさせるために、電圧／電流変換回路２０及び出力駆動回路６０Ａを他の回路構成に変更することも可能である。
【０１１４】
【発明の効果】
【０１１５】
以上詳細に説明したように、請求項１、２に係る発明によれば、無線通信システム内部等に適用される微小信号を増幅する増幅回路において、出力駆動回路内に積分型負帰還ループと抵抗帰還型負帰還ループとを並列に設け、所望の直流電圧を中心に、出力直流電圧を発生するようにしたので、第１及び第２の平衡信号あるいは第１及び第２の入力平衡信号に直流オフセットが存在しても、無線通信システム等にて要求される直流電圧にて出力が可能となる。しかも、抵抗帰還型負帰還ループを用いているので、出力駆動回路の入力端子側が仮想接地となり、第１及び第２の平衡信号あるいは第１及び第２の入力平衡信号への雑音としての回り込みを抑制する効果を損なうことはない。
【０１１６】
請求項３、４に係る発明によれば、出力駆動回路内に積分型負帰還ループと抵抗帰還型負帰還ループとを並列に設けたので、請求項１及び２に係る発明と同様に、第１及び第２の平衡信号あるいは第１及び第２の入力平衡信号に直流オフセットが存在しても、無線通信システム等にて要求される直流電圧にて出力が可能となる。さらに、抵抗帰還型負帰還ループを用いているため、請求項１及び２に係る発明と同様に、出力駆動回路の入力端子側が仮想接地となり、信号振幅が小さく、その上、第１の電源供給端子と第２の電源供給端子とを分離したので、第１及び第２の平衡信号、あるいは第１及び第２の入力平衡信号への雑音としての回り込みを抑制する効果を損なうことがない。
【０１１７】
請求項５に係る発明によれば、差動増幅部の第１及び第２の差動トランジスタを並列に接続したので、回路を複雑化することなく、容易に集積化できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す高利得増幅回路の構成図である。
【図２】従来の高利得増幅回路の構成図である。
【図３】従来の高利得増幅回路の構成図である。
【図４】従来の高利得増幅回路の構成図である。
【図５】図１の帰還ループの積分特性図である。
【図６】図１の出力駆動回路の等価回路図である。
【図７】図１の全体の伝達特性図である。
【図８】本発明の第２の実施形態を示す高利得増幅回路の構成図である。
【図９】図８の帰還ループの積分特性図である。
【図１０】図８の出力駆動回路の等価回路図である。
【図１１】図８の全体の伝達特性図である。
【符号の説明】
１０　　入力増幅回路
２０　　電圧／電流変換回路
３０　　電圧加算回路
４０，４０Ａ　　出力駆動回路
５０　　オペアンプ
５１　　前段差動増幅回路
５１ｃ，５１ｄ，５１ｅ　　ＮＭＯＳ
５２　　次段増幅回路
５３　　出力段増幅回路
６１　　抵抗帰還型負帰還ループ
６２　　積分型負帰還ループ[0001]
TECHNICAL FIELD OF THE INVENTION
[0002]
The present invention is a so-called intermediate frequency amplifier circuit used for a receiving device of mobile communication (for example, a mobile phone, a mobile phone, a PHS, an MCA, a business radio, a disaster prevention radio, etc.) of several hundred KHz to several MHz. The present invention relates to an amplifier circuit such as a high gain amplifier circuit.
[0003]
[Prior art]
[0004]
For example, in a wireless communication system, a superheterodyne method using an intermediate frequency band is generally used. However, since the arriving radio signal is a minute signal, it is necessary to amplify the arriving signal in the process of frequency conversion. A high gain amplifier circuit, which is a circuit, is essential. This need is the same in a direct conversion method that does not use an intermediate frequency.
[0005]
2 to 4 show configuration diagrams of a conventional general high-gain amplifier circuit.
[0006]
In the high gain amplifying circuit shown in FIG. 2, a plurality of input balance signals INP and INN of a positive polarity, whose signal polarities are inverted, each having a certain voltage gain (for example, 10 times) Amplification is performed at a desired amplification rate by cascade connection (for example, two) of amplification circuits 1 and 2, and the voltage of the node A on the output side of the amplification circuit 2 is driven by the output driving circuit 3. An output signal OUT is output. The output drive circuit 3 includes a voltage follower of an operational amplifier (hereinafter, referred to as an “operational amplifier”) 3a and the like.
[0007]
However, when such a high gain amplifier circuit is to be realized by, for example, an integrated circuit, the signal amplitude at the node A in FIG. 2 becomes 100 times as large as the input balanced signals INP and INN. There is a problem that, due to crosstalk between the power supply lines and a sneak path to a power supply and a bias supply wiring, the internal noise is superimposed on the input balanced signals INP and INN as internal noise.
[0008]
In the high-gain amplifier circuit shown in FIG. 3, an output drive circuit 4 having a different configuration from the output drive circuit 3 of FIG. The output drive circuit 4 is constituted by, for example, a negative feedback amplifier circuit having an operational amplifier 4a, and a positive input terminal of the operational amplifier 4a is grounded via a bias voltage Vb. The node B on the negative input terminal side of the operational amplifier 4a is connected to the node A via an input resistor 4b having a resistance value R. A feedback resistor 4c having a resistance value R is connected between the output terminal of the operational amplifier 4a and the node B on the negative input terminal side.
[0009]
In the high gain amplifier circuit of FIG. 3, the signal amplitude at the node A on the output side of the amplifier circuit 2 is suppressed by the input resistor 4b, and the node B becomes a virtual ground point, so that the signal amplitude is small.
[0010]
However, the signal amplitude at the node A is 100 times as large as the input balanced signals INP and INN, as in FIG. 2, and thus has the same problem as in FIG.
[0011]
The problem of FIG. 3 is solved by the high gain amplifier circuit of FIG. In the high gain amplifier circuit of FIG. 4, a voltage / current conversion circuit 5 is connected to the output side of the amplification circuit 1 having a voltage gain of, for example, 10 times, and the output side node A of the voltage / current conversion circuit 5 has an output drive node. Circuit 6 is connected. The output drive circuit 6 has an operational amplifier 6a, and a positive input terminal of the operational amplifier 6a is grounded via a bias voltage Vb. The node A on the negative input terminal side of the operational amplifier 6a is connected to the output terminal of the operational amplifier 6a via the feedback resistor 6b.
[0012]
In the high gain amplifier circuit of FIG. 4, for example, the value of the voltage / current conversion coefficient (transconductance) Gm of the voltage / current conversion circuit 5 is 1 / R, and the resistance value of the feedback resistor 6b on the operational amplifier 6a side is 10 ×. If R, the conventional amplification factor can be secured in the output drive circuit 6, and since the node A is a virtual ground point, the signal amplitude is small, and it is possible to suppress the sneaking into the input balanced signals INP and INN.
[0013]
[Problems to be solved by the invention]
[0014]
However, although the conventional high gain amplifier circuit of FIG. 4 can solve the problem of FIG. 3, it has the following problems.
[0015]
For example, a fixed output DC voltage may be required for the output of the high gain amplifier circuit due to use of an applied wireless device or the like. However, in the high gain amplifier circuit of FIG. 4, when the input balanced signals INP and INN have a DC offset, the DC offset is directly amplified by the amplifier circuit 1, the voltage / current conversion circuit 5, and the output drive circuit 6. However, there has been a problem that it is difficult to output a DC voltage required in a wireless communication system or the like.
[0016]
SUMMARY OF THE INVENTION The present invention solves the problems of the prior art, and enables output with a DC voltage, suppresses sneakage as noise to an input signal, or an amplifier circuit such as a high gain amplifier circuit that is easily integrated. The purpose is to provide.
[0017]
[Means for Solving the Problems]
[0018]
In order to solve the above problem, in the invention according to claim 1, when the first and second balanced signals whose signal polarities are inverted are input to an amplifier circuit such as a high gain amplifier circuit, A voltage / current conversion circuit that converts a difference voltage between the first and second balanced signals into a current with a predetermined conversion coefficient and outputs the difference current to an internal node, and adds a voltage of the internal node and an integration result voltage to each other. A voltage adding circuit that outputs the added voltage; and an output driving circuit that receives a predetermined bias voltage and the added voltage, drives the output, and outputs an amplified output DC voltage from an output terminal.
[0019]
The output drive circuit, an operational amplifier having a positive input terminal to which the bias voltage is applied, a negative input terminal to which the added voltage is applied, and the output terminal to output the output DC voltage, and an output terminal of the operational amplifier. A resistive feedback negative feedback loop connected between the internal node and having a resistance value corresponding to the conversion coefficient, and connected to an output terminal of the operational amplifier, and integrating the voltage of the output terminal to obtain the integration result A voltage, and an integration type negative feedback loop for feeding back the integration result voltage; and adding the integration result voltage from the integration type negative feedback loop and the voltage of the internal node to generate the added voltage. A voltage adding circuit for applying the added voltage to the negative input terminal of the operational amplifier.
[0020]
By adopting such a configuration, when the first and second balanced signals are input, they are converted into current by a voltage / current conversion circuit with a predetermined conversion coefficient, and the difference current is output to the internal node. . The voltage of the internal node and the integration result voltage provided from the integration type negative feedback loop in the output drive circuit are added by the voltage addition circuit. This added voltage is compared with a bias voltage by an operational amplifier, and an output DC voltage is output from an output terminal.
[0021]
In the invention according to claim 2, in an amplifier circuit such as a high-gain amplifier circuit, the first and second input balanced signals whose signal polarities are inverted are amplified to output the first and second balanced signals. When an input amplifier circuit having a voltage gain G1 (where G1 is a positive integer) and the first and second balanced signals are provided, a difference voltage between the first and second balanced signals is converted to a voltage / current conversion coefficient. Gm (= 1 / R, where R is a positive real number), a voltage / current conversion circuit that converts the current into a current and outputs the difference current to an internal node, and adds the voltage of the internal node and the integration result voltage to each other. A voltage adding circuit that outputs the added voltage; and an output driving circuit that receives a predetermined bias voltage and the added voltage, drives the output, and outputs an amplified output DC voltage from an output terminal.
[0022]
The output drive circuit, an operational amplifier having a positive input terminal to which the bias voltage is applied, a negative input terminal to which the added voltage is applied, and the output terminal to output the output DC voltage, and an output terminal of the operational amplifier. A resistance feedback type negative feedback loop having a resistance value R2 (= G1 × R) connected between the internal node and an output terminal of the operational amplifier; And an integration type negative feedback loop for feeding back the integration result voltage, and adding the integration result voltage from the integration type negative feedback loop and the voltage of the internal node to generate the addition voltage. A voltage adding circuit for applying a voltage to a negative input terminal of the operational amplifier.
[0023]
By adopting such a configuration, when the first and second input balanced signals are input, they are amplified by an input amplifier circuit, and the amplified first and second balanced signals are converted into a voltage / current. Output to the conversion circuit. The voltage / current conversion circuit, the voltage addition circuit, and the output drive circuit perform substantially the same operation as the first aspect of the present invention.
[0024]
According to the third aspect of the present invention, in an amplifier circuit such as a high gain amplifier circuit, the first and second amplifiers operate by the first power supply voltage supplied from the first power supply terminal, and have their signal polarities inverted with each other. And a voltage / current conversion circuit that converts a differential voltage between the first and second balanced signals into a current with a predetermined conversion coefficient and outputs a differential current to an internal node. Output drive that operates on a second power supply voltage supplied from a second power supply terminal separated from the power supply terminal of the first embodiment, drives an output of the internal node, and outputs an amplified output DC voltage from an output terminal. And a circuit.
[0025]
The output drive circuit is connected between an output terminal of the output drive circuit and the internal node, and has a resistance feedback type negative feedback loop having a resistance value corresponding to the conversion coefficient, and an output terminal of the output drive circuit. An integrated negative feedback loop that is connected, integrates the voltage of the output terminal, and feeds back the integration result voltage, operates by the second power supply voltage, and adds the integration result voltage and the voltage of the internal node. A differential amplifier for amplifying a difference between a leverage addition value and a predetermined bias voltage; and an output amplifier for amplifying an output of the differential amplifier and outputting the output DC voltage to an output terminal of the output drive circuit. And
[0026]
By adopting such a configuration, when the first and second balanced signals are input, they are converted into currents by the voltage / current conversion circuit and are provided to the output drive circuit. In the output drive circuit, the differential amplifier adds the integration result voltage from the integration type negative feedback loop to the voltage at the internal node, and amplifies the difference between the added voltage and a predetermined bias voltage. . The output of the differential amplifier is amplified by the output amplifier, and the output DC voltage is output from the output terminal.
[0027]
In the invention according to claim 4, in an amplifier circuit such as a high gain amplifier circuit, the first and second input balanced signals whose signal polarities are inverted are amplified to output first and second balanced signals. It operates with an input amplifier circuit having a voltage gain G1 (where G1 is a positive integer) and a first power supply voltage supplied from a first power supply terminal, and is supplied with the first and second balanced signals. A voltage for converting the difference voltage between the first and second balanced signals into a current using a voltage / current conversion coefficient Gm (= 1 / R, where R is a positive real number) and outputting the difference current to an internal node / DC converter operating by a second power supply voltage supplied from a second power supply terminal separated from the first power supply terminal and driving the output of the internal node, An output drive circuit that outputs a voltage from an output terminal. .
[0028]
The output driving circuit includes a resistance feedback negative feedback loop having a resistance value R2 (= G1 × R) connected between an output terminal of the output driving circuit and the internal node, and an output terminal of the output driving circuit. An integrated negative feedback loop that is connected, integrates the voltage of the output terminal, and feeds back the integration result voltage, operates by the second power supply voltage, and adds the integration result voltage and the voltage of the internal node. A differential amplifier for amplifying a difference between a leverage addition value and a predetermined bias voltage; and an output amplifier for amplifying an output of the differential amplifier and outputting the output DC voltage to an output terminal of the output drive circuit. And
[0029]
By adopting such a configuration, when the first and second input balanced signals are provided, they are amplified by the input amplifier circuit, and the amplified first and second balanced signals are converted into voltage / current signals. Provided to the conversion circuit. The voltage / current conversion circuit and the output drive circuit operate in substantially the same manner as the invention according to claim 3.
[0030]
In the invention according to claim 5, in the amplifier circuit according to claim 3 or 4, the differential amplifying unit includes a first differential transistor that is controlled to be conductive by the integration result voltage and a first differential transistor. A second differential transistor which is connected in parallel and whose conduction is controlled by the voltage of the internal node, and a third differential transistor whose conduction is controlled by the bias voltage; Are added to each other, and a voltage corresponding to the difference between the added current and the current flowing through the third differential transistor is amplified.
[0031]
By employing such a configuration, in the differential amplifier, the currents flowing through the first and second differential transistors are added, and the added current and the current flowing through the third differential transistor are added. The voltage corresponding to the difference is amplified.
[0032]
BEST MODE FOR CARRYING OUT THE INVENTION
[0033]
[First Embodiment]
[0034]
(Constitution)
[0035]
FIG. 1 is a configuration diagram of a high gain amplifier circuit according to a first embodiment of the present invention.
[0036]
This high gain amplifier circuit includes a first input balanced signal (eg, a positive-phase input balanced signal) INN and a second input balanced signal (eg, a negative-phase input balanced signal) INP whose signal polarities are inverted. And an input amplifier circuit 10 that amplifies the signal and outputs a first balanced signal S10n and a second balanced signal S10p. The input amplifier circuit 10 includes a differential amplifier circuit having a voltage gain G1 (for example, 10 times). The positive output terminal and the negative output terminal of the input amplification circuit 10 are connected to the positive input terminal and the negative input terminal of the voltage / current conversion circuit 20, respectively.
[0037]
When the first balanced signal S10n and the second balanced signal S10p are supplied from the input amplifying circuit 10, the voltage / current conversion circuit 20 converts the difference voltage between the balanced signals S10n and S10p into a voltage / current conversion coefficient Gm (= 1). / R, where R is a positive real number), and outputs a difference current S20 to the internal node A on the output terminal side.
[0038]
An output drive circuit 40 is connected to an output node A of the voltage / current conversion circuit 20 via a voltage addition circuit 30. The voltage adding circuit 30 is a circuit that adds the voltage of the node A and the integration result voltage S62 given from the output driving circuit 40, and outputs the added voltage S30 to the output driving circuit 40.
[0039]
The output drive circuit 40 is a circuit that receives a predetermined bias voltage Vb and an additional voltage S30, drives the output, and outputs an output signal OUT of an amplified output DC voltage from an output terminal 54. The output drive circuit 40 has an operational amplifier 50, a positive input terminal of the operational amplifier 50 is grounded via a bias voltage Vb, and a negative input terminal is connected to an output terminal of the voltage adding circuit 30. .
[0040]
An output terminal 54 on the output side of the operational amplifier 50 is connected to a node A via a resistance feedback type negative feedback loop 61, and the node A is connected to one input terminal of the voltage adding circuit 30. The resistance feedback type negative feedback loop 61 includes a resistor 61a having a resistance value R2 (= G1 × R). One terminal of the resistor 61a is connected to the node A, and the other terminal is connected to the output terminal 54. I have.
[0041]
Further, the output terminal 54 is connected to the other input terminal of the voltage adding circuit 30 via the integration type negative feedback loop 62. The integration type negative feedback loop 62 is a circuit that integrates the voltage of the output terminal 54 to generate an integration result voltage S62, and feeds back the integration result voltage S62 to the other input terminal of the voltage addition circuit 30, and has a resistance value R3 , And an integrating circuit comprising a capacitor 62b having a capacitance value C1. One terminal of the resistor 62 a is connected to the other input terminal of the voltage adding circuit 30, and the other terminal of the resistor 62 a is connected to the output terminal 54. One terminal of the resistor 62a is grounded via a capacitor 62b.
[0042]
(motion)
[0043]
5 is an integration characteristic diagram of the feedback loop of FIG. 1, FIG. 6 is an equivalent circuit diagram of the output drive circuit 40 of FIG. 1, and FIG. 7 is a transfer characteristic diagram of FIG.
[0044]
Referring to FIGS. 5 to 7, the precondition (1), the negative feedback loop characteristic (2) of the output drive circuit 40, and the circuit operation (3) of the entire system in the high gain amplifier circuit of FIG. explain.
[0045]
(1) Prerequisites
[0046]
In this operation description, for example, the voltage gain G1 of the input amplifier circuit 10 is multiplied by 10, the voltage / current conversion coefficient Gm of the voltage / current conversion circuit 20 is 1 / R, the resistance value of the resistor 61a is 10 × R, and R is Be a positive real number. Also, the output DC voltage required from the specifications of the radio equipment to be applied is Vb, and the positive-phase input balanced signal INN and the negative-phase input balanced signal INP are output before the signal demodulation centering on the intermediate frequency (before detection). ).
[0047]
(2) Characteristics of the negative feedback loop of the output drive circuit 40
[0048]
The characteristics of the negative feedback loop of the output drive circuit 40 including the resistor 62a and the capacitor 62b will be described.
[0049]
The output signal OUT of the output drive circuit 40 is integrated by an integrating circuit including a resistor 62a and a capacitor 62b, and is fed back to the negative input terminal of the operational amplifier 50. Here, as shown in FIG. 5, the frequency characteristic of the integrating circuit composed of the resistor 62a and the capacitor 62b is such that the cut-off frequency Fc = 1 / (2π × R3 × C1) A first-order high-frequency cutoff filter determined by the product of C1 and the capacitor 62b. This integration result voltage S62 is compared with the bias voltage Vb connected to the positive input terminal of the operational amplifier 50 via the voltage adding circuit 30. The operational amplifier 50 operates to lower the output voltage when the integration result voltage S62 is higher than the bias voltage Vb, and to increase the output voltage when the integration result voltage S62 is lower than the bias voltage Vb.
[0050]
Therefore, the frequency characteristic including the integration type negative feedback loop 62 becomes a low-frequency cutoff filter in which the frequency characteristic of FIG. 5 is inverted, and the output DC voltage as the output signal OUT of the output terminal 54 is stabilized at Vb. The resistance value R3 of the resistor 62a and the capacitance value C1 of the capacitor 62b are set to have a cutoff frequency sufficiently lower than a carrier frequency required by a wireless communication system or the like.
[0051]
(3) Circuit operation of whole system
[0052]
Next, the circuit operation of the entire system will be described. The input balanced signals INN and INP have opposite signal polarities. First, consider the case (a) where the input balanced signals INN and INP do not have a DC differential offset Vof, and then consider the case where the input balanced signals INN and INP have a DC differential offset Vof ( Consider b).
[0053]
(A) When there is no offset Vof
[0054]
The supplied AC amplitudes of the input balanced signals INN and INP are amplified by the input amplifying circuit 10 so that the voltage amplitude becomes 10 times, and input to the voltage / current conversion circuit 20 at the subsequent stage. The voltage / current conversion circuit 20 converts a difference voltage between the input balanced signals S10n and S10p into a current using a conversion coefficient Gm (= 1 / R), and outputs the difference current S20 to the node A.
[0055]
Since the voltage addition circuit 30 connected to the node A is a voltage input, all the difference current S20 converted by the voltage / current conversion circuit 20 flows to the resistor 61a in the output drive circuit 40. Therefore, when the resistance value R2 of the resistor 61a is 10 × R, a potential difference of 100 times the potential difference between the input balanced signals INN and INP is generated at both ends of the resistor 61a. This process is shown by the following equation.
[0056]
Assuming that the signal amplitudes of the input balanced signals INN and INP are INPa and INNa, the balanced signals S10n and S10p output from the input amplifier circuit 10 are as follows.
10 × INPa
10 × INNa
And the difference current S20 output from the voltage / current conversion circuit 20 is
10 × (INNa−INPa) × Gm = 10 × (INNa−INPa) / R The potential difference between both ends of the resistor 62a having the resistance value R2 is
(10 × R) × 10 × (INNa-INPa) / R
= 100 × (INNa-INPa)
It becomes. Here, the output drive circuit 40 including the voltage / current conversion circuit 20 and the negative feedback resistor 61a is equivalent to a resistance feedback inversion amplifier circuit as shown in FIG.
[0057]
This resistance feedback type inverting amplifier circuit has an input resistor 61 having a resistance value R for inputting an input signal Vin to a node A. The node A is connected to a negative input terminal of the operational amplifier 51 and a feedback resistor 61a is connected to the input terminal. It is configured to be connected to the output terminal of the operational amplifier 50 via the power amplifier.
[0058]
Therefore, the node A in FIG. 1 is a virtual ground point like the node A in FIG. 6, and this voltage is fixed to the bias voltage Vb connected to the positive input terminal of the operational amplifier 50. Therefore, the potential difference generated between both ends of the feedback resistor 61a becomes the output signal amplitude of the output drive circuit 40.
[0059]
(B) When there is an offset Vof
[0060]
Next, a case is considered in which the input balanced signals INN and INP have a DC differential offset Vof. Since the entire circuit operates linearly, the potential difference between both ends of the resistor 61a having the resistance value R2 is
100 × (INNa-INPa) + 100 × Vof
It becomes. The first term of this equation is an AC component, and the second term is a DC component. As described above, the output drive circuit 40 including the resistor 62a and the capacitor 62b forms a low-frequency cutoff filter whose cutoff frequency is determined by the resistance value R3 and the capacitance value C1, and is required in a wireless communication system or the like. The desired carrier frequency is passed, but the DC component is removed. Therefore, the output signal OUT output from the output terminal 54 of the output drive circuit 40 is
100 × (INNa-INPa)
Only. This is shown in FIG.
[0061]
(effect)
[0062]
The first embodiment has the following effects (i) and (ii).
[0063]
(I) Since the resistance feedback type negative feedback loop 61 and the integration type negative feedback loop 62 are provided in the output driving circuit 40 in parallel, even if the input balanced signals INN and INP have the DC offset Vof, the wireless communication system and the like can be used. Output at the required output DC voltage.
[0064]
(Ii) Since the resistance feedback type negative feedback loop 61 is used, the input terminal side of the output drive circuit 40 becomes a virtual ground, and the effect of suppressing the sneak as noise to the input balanced signals INN and INP is not impaired.
[0065]
[Second embodiment]
[0066]
(Constitution)
[0067]
FIG. 8 is a configuration diagram of a high-gain amplifier circuit according to the second embodiment of the present invention. Elements common to those in FIG. 1 illustrating the first embodiment are denoted by the same reference numerals. .
[0068]
This high gain amplifier circuit has an input amplifier circuit 10 and a voltage / current conversion circuit 20 similar to those in FIG. 1, and an internal node A on the output side of the voltage / current conversion circuit 20 has an output different from that in FIG. The drive circuit 40A is connected. The output driving circuit 40A has a circuit configuration in which the voltage adding circuit 30 of FIG.
[0069]
The voltage / current conversion circuit 20 operates with a first power supply voltage VDD supplied from an internal power supply terminal which is a first power supply terminal, and receives first and second balanced signals S10n and S10p from the input amplifier circuit 10. Is given, the balanced signal is converted into a current by using a voltage / current conversion coefficient Gm as a difference voltage between S10n and S10p, and the difference current S20 is output to the internal node A.
[0070]
In the voltage / current conversion circuit 20, P-channel MOS transistors (hereinafter referred to as “PMOS”) 21a and 21b, N-channel MOS transistors (hereinafter referred to as “NMOS”) 21c and 21d, and a resistance value R1 are provided at an input stage. , And a differential amplifier circuit including constant current sources 21a and 21f. The terminal of the power supply voltage VDD is connected to the source terminals of the PMOSs 21a and 21b, and the drain terminals of the NMOSs 21c and 21d are connected to the respective drain terminals. The gate terminals of the NMOSs 21d and 21c are connected to the positive output terminal and the negative output terminal of the input amplifier circuit 10, respectively. The source terminals of the NMOSs 21c and 21d are connected to each other via a resistor 21d and to the negative terminals of the constant current sources 21e and 21f. The positive terminals of these constant current sources 21e and 21f are grounded.
[0071]
Gate terminals of the PMOSs 21a and 21b are connected to an intermediate stage and an output stage for voltage / current conversion. The intermediate stage has a PMOS 22a and an NMOS 22b, which are connected in series between the power supply voltage VDD terminal and the ground. The gate terminal of the PMOS 22a is connected to the gate terminal and the drain terminal of the PMOS 21a. The drain terminal of the NMOS 22b is connected to the gate terminal. The output stage has a PMO 23a and an NMOS 23b, which are connected in series between the power supply voltage VDD terminal and the ground. The gate terminal of the NMOS 23a is connected to the gate terminal and the drain terminal of the PMOS 21b. The drain terminal of the PMOS 23a is connected to the internal node A, and this node A is connected to the drain terminal of the NMOS 23b. The gate terminal of the NMOS 23b is connected to the gate terminal and the drain terminal of the NMOS 22b, and the source terminal of the NMOS 23b is grounded.
[0072]
The output drive circuit 40A operates by the second power supply voltage VDDout supplied from the output drive circuit power supply terminal which is a second power supply terminal separated from the power supply voltage VDD terminal, and drives the output of the node A. This is a circuit that outputs the output signal OUT of the output DC voltage that has been amplified by the output terminal 54.
[0073]
The output drive circuit 40A includes, for example, a preceding-stage differential amplifier circuit 51, a next-stage amplifier circuit 52, and an output-stage amplifier circuit 53. The previous-stage differential amplifier circuit 51 and the next-stage amplifier circuit 52 add the integration result voltage S62 generated by the integration type negative feedback loop 62 and the voltage of the internal node A, and add this addition voltage to a predetermined bias voltage Vb. And a differential amplifying unit for amplifying the difference. The output stage amplifying circuit 53 serving as an output amplifying unit is a circuit that amplifies the output of the differential amplifying unit and outputs an output signal Vout of an output DC voltage from an output terminal.
[0074]
The pre-stage differential amplifier circuit 51 includes load PMOSs 51a and 51b, a first differential transistor (for example, NMOS) 51c, a second differential transistor (for example, NMOS) 51d, and a third differential transistor (for example, NMOS). NMOS 51) and a constant current source 51f.
[0075]
The source terminals of the PMOSs 51a and 51b are connected to the terminal of the power supply voltage Vout, the gate terminals of the PMOSs 51a and 51b are connected to each other, and the gate terminal is connected to the drain terminal of the PMOS 51b. The drain terminals of the PMOSs 51a and 51b are connected to the drain terminals of the NMOSs 51c and 51e, respectively, and their source terminals are connected to each other. The NMOS 51c is connected in parallel with the NMOS 51d, and the gate terminal of the NMOS 51d is connected to the internal node A. The source terminals of the NMOSs 51c, 51d and 51e are commonly connected to the negative terminal of the constant current source 51f, and the positive terminal of the constant current source 51f is grounded. The gate terminal of the NMOS 51e is grounded via the bias voltage Vb. The gate terminal of the NMOS 51c is connected to the output terminal 54 via the integration type negative feedback loop 62.
[0076]
The integration type negative feedback loop 62 includes a resistor 62a having a resistance value R3 and a capacitor 62b having a capacitance value C1. One terminal of the capacitor 62b is connected to the gate terminal of the NMOS 51c, and the other terminal is grounded. One terminal of the capacitor 62b is connected to the output terminal 54 via the resistor 62a. The gate terminal of the NMOS 51d is connected to the internal node A and to the output terminal 54 via the resistance feedback type negative feedback loop 61. The resistance feedback type negative feedback loop 61 is configured by a resistance 61a having a resistance value R2.
[0077]
The next-stage amplifier circuit 52 connected to the output side of the previous-stage differential amplifier circuit 51 includes a PMOS 52a, a PMOS 52b, an NMOS 52c, and a constant current source 52d, which are connected in series between a terminal of the power supply voltage Vout and the ground. It is connected. The gate terminal of the PMOS 52a is connected to the drain terminal of the PMOS 51a and the drain terminals of the NMOSs 51c and 51d. The gate terminal and the drain terminal of the PMOS 52b are commonly connected, and the drain terminal is connected to the source terminal and the gate terminal of the NMOS 52c.
[0078]
The output stage amplifying circuit 53 connected to the output side of the next stage amplifying circuit 52 has a PMOS 53a and an NMOS 53b, which are connected in series between the terminal of the power supply voltage VDDout and the ground. The gate terminal of the PMOS 53a is connected to the gate terminal and the drain terminal of the PMOS 52b. The drain terminal of the PMOS 53a is connected to the output terminal 54 and to the drain terminal of the NMOS 53b. The gate terminal of the NMOS 53b is connected to the drain terminal and the gate terminal of the NMOS 52c, and the source terminal of the NMOS 53b is grounded.
[0079]
(motion)
[0080]
9 is an integration characteristic diagram of the feedback loop of FIG. 8, FIG. 10 is an equivalent circuit diagram of the output drive circuit 40A of FIG. 8, and FIG. 11 is a transfer characteristic diagram of FIG.
[0081]
With reference to FIGS. 9 to 11, the precondition (1) of the high gain amplifier circuit of FIG. 8, the operation (2) of each output drive circuit 40A, and the circuit operation (3) of the entire system will be described.
[0082]
(1) Prerequisites
[0083]
As a precondition for the high gain amplifier circuit of FIG. 8, for example, as in the description of the operation of FIG. 1, the voltage gain G1 of the input amplifier circuit 10 is ten times, the resistance value R2 of the feedback resistor 61a is set to the voltage / current conversion circuit. It is assumed that the resistance value R1 of the resistor 21d in the resistor 20 is 10 times as large. The output DC voltage required from the specifications of the wireless device or the like to be applied is Vb, and the input balanced signals INN and INP are AC signals before signal demodulation (before detection) centered on the intermediate frequency.
[0084]
(2) Operation of output drive circuit 40A
[0085]
First, the operation of the output drive circuit 40A including the integration type negative feedback loop 62 including the resistor 62a having the resistance value R3 and the capacitor 62b having the capacitance value C1 will be described.
[0086]
The output signal OUT generated at the output terminal 54 is integrated by the resistor 62a and the capacitor 62b of the integration type negative feedback loop 62, and the integration result voltage S62 is fed back to the gate terminal of the NMOS 51c. The NMOS 51c forms a differential amplifier circuit with the NMOS 51e, and operates as a comparison circuit with the bias voltage Vb.
[0087]
For example, when the integration result voltage S62 of the output signal OUT is higher than the bias voltage Vb, the gate voltage of the PMOS 52a drops. Therefore, the current between the drain and the source of the PMOS 52a increases, but the gate voltage of the PMOS 53a increases because the constant current source 52d is a fixed current. As a result, the voltage at the output terminal 54 drops.
[0088]
On the other hand, when the integration result voltage S62 of the output signal OUT is lower than the bias voltage Vb, the voltage of the output terminal 54 increases. This operation is a negative feedback operation, and the DC voltage as the output signal OUT of the output terminal 54 is fixed to the bias voltage Vb by constantly repeating this operation.
[0089]
Here, as shown in FIG. 9, the frequency characteristic of the integration circuit constituted by the resistor 62a and the capacitor 62b is such that the cutoff frequency Fc is the product of the resistor 62a having the resistance value R3 and the capacitor 62b having the capacitance value C1. The first-order high-frequency cutoff filter is determined. Since this high-frequency cutoff characteristic is inserted in the negative feedback loop, the output drive circuit 40A including the resistor 62a and the capacitor 62b has low-frequency cutoff characteristics. Therefore, the value of the resistance value R3 of the resistor 62a and the value of the capacitance value C1 of the capacitor 62b need to be set so as to be a cutoff frequency sufficiently lower than a carrier frequency required for a radio communication system to be applied.
[0090]
(3) Circuit operation of whole system
[0091]
Next, the circuit operation of the entire system will be described. The input balanced signals INN and INP have inverted signal polarities. Therefore, a case where there is no offset Vof (a) and a case where there is an offset Vof (b) will be described.
[0092]
(A) When there is no offset Vof
[0093]
First, consider a case in which the input balanced signals INN and INP do not have a DC-like differential offset Vof. The AC amplitudes of the input balanced signals INN and INP are amplified by the input amplifying circuit 10 so that the voltage amplitude becomes 10 times, and is input to the subsequent voltage / current conversion circuit 20. The input stage of the voltage / current conversion circuit 20 is a differential amplifier circuit in which the source terminals of the NMOSs 21c and 21d are connected via a resistor 21d.
[0094]
The NMOS 21c is a source follower circuit with the resistor 21d and the constant current sources 21e and 21f as loads, and the NMOS 21d is also a source follower circuit.
[0095]
For example, assuming that the transistor sizes of the NMOSs 21c and 21d are the same and there is no loss in the source follower circuit, the difference between the amplitudes of the balanced signals S10n and S10p output from the input amplifier circuit 10 is equal to the potential difference between both ends of the resistor 21d. Become. Therefore, the current flowing through the resistor 21d is obtained by current-converting the difference between the amplitudes of the balanced signals S10n and S10p output from the input amplifier circuit 10, and the voltage / current conversion coefficient Gm is 1 / R. Since the PMOSs 21a and 22a and the PMOSs 21b and 23a are current mirror circuits, the drain-source currents of the NMOSs 21c and 21d are the same as the drain-source currents of the PMOSs 22a and 23a.
[0096]
On the other hand, since the NMOSs 22b and 23b form a current mirror circuit, a current having the same value as the current flowing through the resistor 21d is eventually supplied to the node A to which the drain terminal of the PMOS 23a and the drain terminal of the NMOS 23b are connected. It is generated as a difference current S20.
[0097]
For example, when the voltage of the positive output terminal of the input amplifier circuit 10 is high and the voltage of the negative output terminal is low, the voltage of the source terminal of the NMOS 21d becomes higher than the voltage of the source terminal of the NMOS 21c. Therefore, the drain-source current of the NMOS 21d becomes larger than the drain-source current of the NMOS 21c. As a result, a differential current S20 having the same value as the current flowing through the resistor 21d is pushed out from the node A. Conversely, when the voltage at the positive output terminal of the input amplifier circuit 10 is low and the voltage at the negative output terminal is high, a differential current S20 having the same value as the current flowing through the resistor 21d is drawn from the node A.
[0098]
Since the output terminal of the voltage / current conversion circuit 20 is connected via the node A to the gate terminal of the NMOS 51d in the output drive circuit 40A, the difference current S20 output from the voltage / current conversion circuit 20 is All flows to the feedback resistor 61a. Therefore, if the resistance value R2 of the resistor 61a is 10 × R, a potential difference of 100 times the potential difference between the input balanced signals INN and INP is generated at both ends of the resistor 61a. This process is shown by the following equation.
[0099]
The output of the input amplifying circuit 10 is expressed as follows, assuming that the signal amplitudes of the input balanced signals INP and INN are INPa and INNa.
10 × INPa
10 × INNa
It becomes. The difference current S20 output from the voltage / current conversion circuit 20 is
10 × (INNa-INPa) / R
It becomes. The potential difference between both ends of the resistor 61a is
(10 × R) × 10 × (INNa-INPa) / R
= 100 × (INNa-INPa)
It becomes. The NMOS 51d, like the NMOS 51c, forms a differential amplifier circuit with the NMOS 51e, and operates as a comparison circuit with the bias voltage Vb. Therefore, when the gate voltage of the NMOS 51d becomes higher than the bias voltage Vb, the voltage of the output terminal 54 decreases. Conversely, when the gate voltage of the NMOS 51d becomes lower than the bias voltage Vb, the voltage of the output terminal 54 increases.
[0100]
Therefore, the voltage / current conversion circuit 20 and the output driving circuit 40A including the feedback resistor 61a are equivalent to a resistance feedback inverting amplifier circuit as shown in FIG.
[0101]
This resistance feedback type inverting amplifier has the same configuration as that of FIG. Therefore, the node A in FIG. 8 is a virtual ground point like the node A in FIG. 10, and this voltage is fixed to the bias voltage Vb. That is, the potential difference generated between both ends of the resistor 61a becomes the amplitude of the output signal OUT of the output drive circuit 40A.
[0102]
(B) When there is an offset Vof
[0103]
Next, a case is considered in which the input balanced signals INP and INN have a DC differential offset Vof between them. Since the entire circuit operates linearly, the potential difference between both ends of the resistor 61a is
100 × (INNa-INPa) + 100 × Vof
It becomes. The first term of this equation is an AC component, and the second term is a DC component. Here, as described above, the output drive circuit 60A including the integration circuit including the resistor 62a and the capacitor 62b constitutes a low-frequency cutoff filter whose cutoff frequency is determined by the resistance value R3 and the capacitance value C1, A desired carrier frequency required in a wireless communication system or the like passes, but a DC component is removed. Therefore, the output signal OUT output from the output terminal 54 is
100 × (INNa-INPa)
Only. This is shown in FIG.
[0104]
(effect)
[0105]
The second embodiment has the following effects (i) to (iii).
[0106]
(I) Since the integration type negative feedback loop 62 and the resistance feedback type negative feedback loop 61 are provided in parallel in the output drive circuit 40A, the DC offset Vof is added to the input balanced signals INN and INP as in the first embodiment. Can be output at a DC voltage required in a wireless communication system or the like.
[0107]
(Ii) Since the NMOS transistors 51c and 51d, which are the differential pair transistors of the differential amplifier circuit 51 corresponding to the voltage adding circuit 30 of FIG. 1, are added in parallel, the circuit can be easily integrated without making the circuit complicated. Can be.
[0108]
(Iii) Since the resistance feedback type negative feedback loop 61 is used, the input terminal side of the output drive circuit 40A is virtual ground, the signal amplitude is small, and the power supply terminal is connected to the terminal of the power supply voltage VDD for the internal circuit and the output. Since it is separated from the power supply voltage VDDout terminal for the drive circuit, the voltage fluctuation on the power supply voltage VDDout side is larger than that on the power supply voltage VDD side. There is no loss.
[0109]
[Usage form]
[0110]
The present invention is not limited to the above embodiment, and various modifications and utilization forms are possible. For example, the following modifications (1) to (3) are available as the modifications and usage forms.
[0111]
(1) In FIG. 8, the configuration using a MOS transistor as the transistor has been described, but the same can be realized by using another transistor such as a bipolar transistor. For example, even if the NMOS in FIG. 8 is replaced with an NPN transistor and the PMOS is replaced with a PNP transistor, substantially the same operation and effect as in FIG. 8 can be obtained.
[0112]
(2) In the voltage / current conversion circuit 20 of FIG. 8, the mirror ratio of the current mirror circuits (PMOSs 21a and 22a, PMOSs 21b and 23a, and NMOSs 22b and 23b) has been described as 1: 1. Almost the same operation and effect can be obtained. For example, when the mirror ratio is 1: 2, the resistance value R2 of the feedback resistor 61a at the subsequent stage can be halved.
[0113]
(3) In order to increase the reliability, another circuit is added to FIG. 1 or the voltage / current conversion circuit 20 and the output drive circuit 60A are replaced with another circuit configuration in order to perform the same operation as FIG. It can be changed.
[0114]
【The invention's effect】
[0115]
As described above in detail, according to the first and second aspects of the present invention, in an amplifier circuit for amplifying a small signal applied to the inside of a wireless communication system or the like, an integrating negative feedback loop and a resistor are provided in an output drive circuit. A feedback type negative feedback loop is provided in parallel to generate an output DC voltage centering on a desired DC voltage, so that the first and second balanced signals or the first and second input balanced signals have Even if an offset exists, output can be performed at a DC voltage required in a wireless communication system or the like. In addition, since the resistance feedback type negative feedback loop is used, the input terminal side of the output drive circuit becomes a virtual ground, and the sneakage as noise to the first and second balanced signals or the first and second input balanced signals is prevented. The suppression effect is not impaired.
[0116]
According to the third and fourth aspects of the present invention, the integration type negative feedback loop and the resistance feedback type negative feedback loop are provided in parallel in the output drive circuit. Even if a DC offset exists in the first and second balanced signals or the first and second input balanced signals, output can be performed at a DC voltage required in a wireless communication system or the like. Further, since the resistance feedback type negative feedback loop is used, the input terminal side of the output drive circuit is virtual ground, the signal amplitude is small, and the first power supply is provided. Since the terminal and the second power supply terminal are separated from each other, the effect of suppressing the wraparound of the first and second balanced signals or the first and second input balanced signals as noise is not impaired.
[0117]
According to the fifth aspect of the present invention, since the first and second differential transistors of the differential amplifier are connected in parallel, they can be easily integrated without complicating the circuit.
[Brief description of the drawings]
FIG. 1 is a configuration diagram of a high gain amplifier circuit according to a first embodiment of the present invention.
FIG. 2 is a configuration diagram of a conventional high gain amplifier circuit.
FIG. 3 is a configuration diagram of a conventional high gain amplifier circuit.
FIG. 4 is a configuration diagram of a conventional high gain amplifier circuit.
FIG. 5 is an integration characteristic diagram of the feedback loop of FIG. 1;
FIG. 6 is an equivalent circuit diagram of the output drive circuit of FIG.
FIG. 7 is an overall transfer characteristic diagram of FIG. 1;
FIG. 8 is a configuration diagram of a high gain amplifier circuit according to a second embodiment of the present invention.
9 is an integration characteristic diagram of the feedback loop of FIG.
FIG. 10 is an equivalent circuit diagram of the output drive circuit of FIG.
FIG. 11 is an overall transfer characteristic diagram of FIG. 8;
[Explanation of symbols]
10 Input amplifier circuit
20 Voltage / current conversion circuit
30 Voltage addition circuit
40, 40A output drive circuit
50 operational amplifier
51 Front stage differential amplifier circuit
51c, 51d, 51e NMOS
52 next stage amplifier circuit
53 Output stage amplifier
61 Resistive Feedback Negative Feedback Loop
62 Integral type negative feedback loop

Claims

When the first and second balanced signals whose signal polarities are inverted are input, the difference voltage between the first and second balanced signals is converted into a current by a predetermined conversion coefficient, and the difference current is converted to an internal node. A voltage / current conversion circuit for outputting to the
A voltage addition circuit that adds the voltage of the internal node and the integration result voltage and outputs the added voltage;
An output drive circuit that receives a predetermined bias voltage and the added voltage, drives an output, and outputs an amplified output DC voltage from an output terminal.
The output drive circuit includes:
An operational amplifier having a positive input terminal to which the bias voltage is applied, a negative input terminal to which the added voltage is applied, and the output terminal for outputting the output DC voltage;
A resistance feedback type negative feedback loop connected between the output terminal of the operational amplifier and the internal node and having a resistance value corresponding to the conversion coefficient;
An integration type negative feedback loop that is connected to an output terminal of the operational amplifier, generates the integration result voltage by integrating the voltage of the output terminal, and feeds back the integration result voltage;
A voltage addition circuit that adds the integration result voltage from the integration type negative feedback loop and the voltage of the internal node to generate the addition voltage, and applies the addition voltage to a negative input terminal of the operational amplifier;
An amplifier circuit comprising:

An input amplifier circuit having a voltage gain G1 (G1 is a positive integer) for amplifying the first and second input balanced signals whose signal polarities are inverted and outputting the first and second balanced signals;
When the first and second balanced signals are given, the difference voltage between the first and second balanced signals is converted into a current by a voltage / current conversion coefficient Gm (= 1 / R, where R is a positive real number). A voltage / current conversion circuit for converting and outputting a difference current to an internal node;
A voltage addition circuit that adds the voltage of the internal node and the integration result voltage and outputs the added voltage;
An output drive circuit that receives a predetermined bias voltage and the added voltage, drives an output, and outputs an amplified output DC voltage from an output terminal.
The output drive circuit includes:
An operational amplifier having a positive input terminal to which the bias voltage is applied, a negative input terminal to which the added voltage is applied, and the output terminal for outputting the output DC voltage;
A resistance feedback negative feedback loop having a resistance value R2 (= G1 × R) connected between the output terminal of the operational amplifier and the internal node;
An integration type negative feedback loop that is connected to an output terminal of the operational amplifier, generates the integration result voltage by integrating the voltage of the output terminal, and feeds back the integration result voltage;
A voltage addition circuit that adds the integration result voltage from the integration type negative feedback loop and the voltage of the internal node to generate the addition voltage, and applies the addition voltage to a negative input terminal of the operational amplifier;
An amplifier circuit comprising:

Operated by a first power supply voltage supplied from a first power supply terminal, and when the first and second balanced signals whose signal polarities are inverted are input, the first and second balanced signals A voltage / current conversion circuit that converts the differential voltage of the current into a current with a predetermined conversion coefficient and outputs the differential current to an internal node;
It operates by a second power supply voltage supplied from a second power supply terminal separated from the first power supply terminal, and drives an output of the internal node to output an amplified output DC voltage from an output terminal. Output drive circuit,
The output drive circuit includes:
A resistance feedback type negative feedback loop connected between the output terminal of the output drive circuit and the internal node and having a resistance value corresponding to the conversion coefficient;
An integration type negative feedback loop connected to the output terminal of the output drive circuit, integrating the voltage of the output terminal and feeding back the integration result voltage;
A differential amplifier that operates with the second power supply voltage, adds the integration result voltage and the voltage of the internal node, and amplifies a difference between the added value and a predetermined bias voltage;
An output amplifier that amplifies an output of the differential amplifier and outputs the output DC voltage to an output terminal of the output drive circuit;
An amplifier circuit comprising:

An input amplifier circuit having a voltage gain G1 (G1 is a positive integer) for amplifying the first and second input balanced signals whose signal polarities are inverted and outputting the first and second balanced signals;
Operated by a first power supply voltage supplied from a first power supply terminal, and when the first and second balanced signals are supplied, a difference voltage between the first and second balanced signals is converted into a voltage / current. A voltage / current conversion circuit for converting a current with a coefficient Gm (= 1 / R, where R is a positive real number) and outputting this difference current to an internal node;
It operates by a second power supply voltage supplied from a second power supply terminal separated from the first power supply terminal, and drives an output of the internal node to output an amplified output DC voltage from an output terminal. Output drive circuit,
The output drive circuit includes:
A resistance feedback type negative feedback loop having a resistance value R2 (= G1 × R) connected between an output terminal of the output drive circuit and the internal node;
An integration type negative feedback loop connected to the output terminal of the output drive circuit, integrating the voltage of the output terminal and feeding back the integration result voltage;
A differential amplifier that operates with the second power supply voltage, adds the integration result voltage and the voltage of the internal node, and amplifies a difference between the added value and a predetermined bias voltage;
An output amplifier that amplifies an output of the differential amplifier and outputs the output DC voltage to an output terminal of the output drive circuit;
An amplifier circuit comprising:

The differential amplifier,
A first differential transistor whose conduction is controlled by the integration result voltage;
A second differential transistor connected in parallel to the first differential transistor and controlled in conduction by a voltage of the internal node;
A third differential transistor whose conduction state is controlled by the bias voltage,
The present invention is characterized in that currents flowing through the first and second differential transistors are added, and a voltage corresponding to a difference between the added current and a current flowing through the third differential transistor is amplified. The amplifier circuit according to claim 3 or 4, wherein