JP2004056123A

JP2004056123A - Manufacturing method of semiconductor device

Info

Publication number: JP2004056123A
Application number: JP2003169121A
Authority: JP
Inventors: Hiroshi Yuasa; 湯淺　寛
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2000-02-23
Filing date: 2003-06-13
Publication date: 2004-02-19

Abstract

<P>PROBLEM TO BE SOLVED: To surely reduce parasitic capacitance between metal wires in a semiconductor device having metal wires embedded in a insulating film made of silicon oxide containing carbon. <P>SOLUTION: After forming a second insulating film 33 made of carbon containing silicon oxide just on a first insulating film 32 on a silicon substrate 31, the second insulating film 33 is etched with a mask of resist pattern 34 to form a wiring groove 35 in the film 33 and then a resist film 36 is embedded in the groove 35. In the next step, after removing the resist film 36 outside the wiring groove 35 by means of dry-etching method, the resist film 36 inside the groove is removed by means of wet-etching method. Then a metal film is embedded into the groove 35 to form a metal wiring. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、低い比誘電率を有する絶縁膜（以下、低誘電率膜と称する）に金属配線が埋め込まれてなる半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
以下、図９を参照しながら、低誘電率膜に金属配線が埋め込まれてなる半導体装置の構造について説明する。
【０００３】
図９に示すように、半導体基板１００の上に形成された第１の絶縁膜１０１の上に例えばシリコン酸化膜からなる第２の絶縁膜１０２が形成されており、該第２の絶縁膜１０２には、例えばタンタルナイトライドからなるバリアメタル層１０５ａと例えば銅膜からなる主配線層１０５ｂとから構成される金属配線１０５が埋め込まれている。
【０００４】
ところで、前述の半導体装置においては、金属配線１０５同士の間に介在する第２の絶縁膜１０２がシリコン酸化膜（比誘電率は３．９〜４．２程度である）からなるため、金属配線１０５同士の間に発生する寄生容量が大きくなるので、半導体装置の高速動作が妨げられるという問題がある。
【０００５】
そこで、第２の絶縁膜１０２として、比誘電率が低い炭素含有シリコン酸化膜（比誘電率は２．５程度である）を用いることが考慮される。
【０００６】
以下、図１０（ａ）〜（ｅ）を参照しながら、炭素含有シリコン酸化膜からなる絶縁膜に金属配線が埋め込まれてなる半導体装置の製造方法について説明する。
【０００７】
まず、図１０（ａ）に示すように、半導体基板１００の上に形成された第１の絶縁膜１０１の上に、炭素含有シリコン酸化膜からなる第２の絶縁膜１１０を形成した後、図１０（ｂ）に示すように、第２の絶縁膜１１０の上に、配線溝形成用開口部を有するレジストパターン１１１を形成する。
【０００８】
次に、図１０（ｃ）に示すように、第２の絶縁膜１１０に対して、レジストパターン１１１をマスクにして、フッ素及び炭素を主成分とするエッチングガスを用いるプラズマエッチングを行なって、第２の絶縁膜１１０に配線溝１１２を形成する。このようにすると、レジストパターン１１１の表面には、プラズマエッチングされる前のレジスト材料に比べて結合状態が変化し、フッ素及び炭素を主成分とするポリマーからなり５０ｎｍ程度の厚さを持つ硬化層１１１ａが形成される。硬化層１１１ａは、ウェットエッチングによっては除去することができず、酸素ガスを用いるプラズマエッチングにより除去することができる。
【０００９】
そこで、図１０（ｄ）に示すように、酸素プラズマを用いるアッシングによりレジストパターン１１１を除去する。この場合のアッシングは、例えば、２６７〜４００Ｐａ程度の真空度で、１５０〜２５０℃程度の比較的高い基板温度でダウンフロー方式（基板にバイアス電圧を印加しない方式）により行なう。このようにすると、表面に硬化層１１１ａが形成されているレジストパターン１１１を確実に除去することができると共に、炭素含有シリコン酸化膜からなる第２の絶縁膜１１０の表面に例えば２００ｎｍの厚さを有するシリコン酸化膜１１３が形成される。
【００１０】
ここで、酸素プラズマを用いるアッシング工程において、第２の絶縁膜１１０を構成する炭素含有酸化シリコンから炭素成分が取り除かれて酸化シリコンが形成されるメカニズムについて、図１１及び図１２を参照しながら説明する。
【００１１】
図１１は、炭素含有酸化シリコンの化学式の一例を示しており、該化学式を持つ炭素含有酸化シリコンに酸素が結合すると、
２ＣＨ_３＋７Ｏ→２ＣＯ_２↑＋３Ｈ_２Ｏ↑の化学反応が起こって、Ｓｉに結合していたＣＨ_３は消滅し、ＣＨ_３が消滅した後のＳｉには新たなＯが結合するので、図１２に示すような化学式を有する酸化シリコンが形成される。
【００１２】
次に、第２の絶縁膜１１０の上つまりシリコン酸化膜１１３の上に、スパッタリング法によりタンタルナイトライド膜を堆積した後、該タンタルナイトライド膜の上に電解めっき法により銅膜を堆積し、その後、ＣＭＰ法により、銅膜及びタンタルナイトライド膜における第２の絶縁膜１１０の上に存在する部分を除去して、図１２（ｅ）に示すように、タンタルナイトライド膜からなるなるバリアメタル層１１４ａと銅膜からなる主配線層１１４ｂとから構成される金属配線１１４を形成する。
【００１３】
【発明が解決しようとする課題】
しかしながら、前述の方法により得られる半導体装置においては、以下に説明するような問題がある。
【００１４】
まず、レジストパターン１１１を酸素プラズマにより除去する工程において、炭素含有シリコン酸化膜からなる第２の絶縁膜１１０の表面に例えば２００ｎｍの厚さを有し比誘電率の高いシリコン酸化膜１１３が形成されてしまうので、第２の絶縁膜１１０として炭素含有シリコン酸化膜を用いたにもかかわらず、金属配線１１４間の寄生容量を十分に低減することができないという問題がある。
【００１５】
また、シリコン酸化膜１１３の密度は、１．７〜１．８ｇ／ｃｍ^３であって例えばプラズマＣＶＤ法により形成されたシリコン酸化膜に比べて低いので、後工程（例えば、金属配線１１４の上にヴィアホールを形成するためのレジストパターン又はヴィアホールの上に形成される上層の金属配線用の配線溝を形成するためのレジストパターンをアッシングにより除去する工程）において酸素プラズマが供給されると、酸素イオンがシリコン酸化膜１１３を透過して、その外側の炭素含有シリコン膜に到達し、炭素含有シリコン膜を酸化させるので、シリコン酸化膜１１３の膜厚が拡大してしまうという問題がある。
【００１６】
以上のように、炭素含有シリコン酸化膜からなる絶縁膜に埋め込まれた金属配線を有する従来の半導体装置においては、絶縁膜における金属配線に接する領域に膜厚の大きいシリコン酸化膜が形成されてしまうために、金属配線間の寄生容量が増大してしまうという問題がある。
【００１７】
前記に鑑み、本発明は、炭素含有シリコン酸化膜からなる絶縁膜に埋め込まれた金属配線を有する半導体装置において、金属配線間の寄生容量を確実に低減できるようにすることを目的とする。
【００１８】
【課題を解決するための手段】
前記の目的を達成するため、本発明に係る第１の半導体装置は、基板上に形成された炭素含有シリコン膜からなる絶縁膜と、絶縁膜に形成された配線溝と、配線溝の壁部及び底部に形成されており、酸素を殆ど透過させないような高い密度を持つシリコン酸化層と、配線溝の内部におけるシリコン酸化層の内側に形成された金属配線とを備えている。
【００１９】
本発明に係る第１の半導体装置によると、配線溝の壁部及び底部に、酸素を殆ど透過させないような高い密度を持つシリコン酸化層が形成されているため、後工程において、酸素プラズマが供給されても、酸素イオンはシリコン酸化層を透過できないので、シリコン酸化層の外側の炭素含有シリコン膜は酸化されない。このため、配線溝の壁部及び底部に形成されているシリコン酸化層の厚さが増大しないので、金属配線間の寄生容量を確実に低減することができる。
【００２０】
第１の半導体装置において、シリコン酸化層の密度は、２．０ｇ／ｃｍ^３以上であることが好ましい。
【００２１】
このようにすると、シリコン酸化層は酸素イオンの透過を確実に阻止するため、配線溝の壁部及び底部に形成されているシリコン酸化層の厚さが増大を確実に防止することができる。
【００２２】
本発明に係る第２の半導体装置は、基板上に形成された炭素含有シリコン膜からなる絶縁膜と、絶縁膜に形成された配線溝と、配線溝の壁部及び底部に形成されており、均一で且つ小さい膜厚を有するシリコン酸化層と、配線溝の内部におけるシリコン酸化層の内側に形成された金属配線とを備えている。
【００２３】
本発明に係る第２の半導体装置によると、配線溝の壁部及び底部に、均一で且つ小さい膜厚を有するシリコン酸化層が形成されているため、つまり、金属配線間に介在する比誘電率の高いシリコン酸化層は均一で且つ小さい膜厚を有しているため、金属配線間の寄生容量を確実に低減することができる。
【００２４】
第２の半導体装置において、シリコン酸化層の厚さは２０ｎｍ以下であることが好ましい。
【００２５】
このようにすると、金属配線間の寄生容量をより一層低減することができる。
【００２６】
本発明に係る第１の半導体装置の製造方法は、基板上に、炭素含有シリコン酸化膜からなる絶縁膜を形成する工程と、絶縁膜に対してレジストパターンをマスクにエッチングを行なって、絶縁膜に配線溝を形成する工程と、酸素を含むエッチングガスを用いるドライエッチングにより、絶縁膜に対するエッチング工程によりレジストパターンの表面に形成された硬化層を除去すると共に配線溝の壁部及び底部にシリコン酸化層を形成する工程と、ウェットエッチングにより、レジストパターンを除去する工程と、配線溝に金属膜を埋め込んで金属配線を形成する工程とを備えている。
【００２７】
本発明に係る第１の半導体装置の製造方法によると、酸素を含むエッチングガスを用いるドライエッチングにより、絶縁膜に対するエッチング工程によりレジストパターンの表面に形成された硬化層を除去すると共に配線溝の壁部及び底部にシリコン酸化層を形成するため、配線溝の壁部及び底部は、酸素を含むエッチングガスに短い時間しか曝されないので、配線溝の壁部及び底部には、均一で且つ小さい膜厚を有するシリコン酸化層が形成される。また、硬化層が除去されたレジストパターンはウェットエッチングにより除去されるため、レジストパターンを除去する工程において、配線溝の壁部及び底部は酸素プラズマに曝されないので、シリコン酸化層の厚さは拡大しない。従って、金属配線間の寄生容量を確実に低減することができる。
【００２８】
第１の半導体装置の製造方法において、酸素を含むエッチングガスを用いるドライエッチングは、１３．３Ｐａ以下の圧力下のプラズマ雰囲気中で行なうことが好ましい。
【００２９】
このようにすると、配線溝の壁部及び底部に２０ｎｍ程度以下の厚さを持つシリコン酸化層を形成することができるので、金属配線間の寄生容量をより一層低減することができる。
【００３０】
この場合、酸素を含むエッチングガスを用いるドライエッチングは、異方性ＲＩＥであることが特に好ましい。
【００３１】
このようにすると、配線溝の壁部及び底部に、２０ｎｍ程度以下の厚さを有すると共に酸素を殆ど透過させないような高い密度を持つシリコン酸化層を形成することができるため、後工程において、酸素プラズマが供給されても、酸素イオンはシリコン酸化層を透過できないので、シリコン酸化層の外側の炭素含有シリコン膜は酸化されない。このため、配線溝の壁部及び底部に形成されているシリコン酸化層の厚さが増大しないので、金属配線間の寄生容量を確実に低減することができる。
【００３２】
第１の半導体装置の製造方法は、ウェットエッチングにより、配線溝の壁部及び底部に形成されているシリコン酸化層を除去する工程をさらに備えていることが好ましい。
【００３３】
このようにすると、金属配線間には、比誘電率の高いシリコン酸化膜が介在しないので、金属配線間の寄生容量をより一層低減することができる。
【００３４】
本発明に係る第２の半導体装置の製造方法は、基板上に、炭素含有シリコン酸化膜からなる絶縁膜を形成する工程と、絶縁膜に対してレジストパターンをマスクにエッチングを行なって、絶縁膜に配線溝を形成する工程と、配線溝にレジスト膜を埋め込む工程と、酸素を含むエッチングガスを用いるドライエッチングにより、レジスト膜における配線溝の外側に存在する部分と、絶縁膜に対するエッチング工程により表面に硬化層が形成されているレジストパターンとを除去する工程と、ウェットエッチングにより、レジスト膜における配線溝の内部に存在する部分を除去する工程と、配線溝に金属膜を埋め込んで金属配線を形成する工程とを備えている。
【００３５】
本発明に係る第２の半導体装置の製造方法によると、配線溝にレジスト膜を埋め込んでおいてから、酸素を含むエッチングガスを用いるドライエッチングにより、レジストパターンの表面に形成されている硬化層を除去するため、配線溝の壁部及び底部は、酸素を含むエッチングガスに曝されないので、配線溝の壁部及び底部にはシリコン酸化膜が形成されない。また、硬化層が除去されたレジストパターンはウェットエッチングにより除去されるため、レジストパターンを除去する工程において、配線溝の壁部及び底部は酸素プラズマに曝されないので、配線溝の壁部及び底部にはシリコン酸化膜が形成されない。従って、金属配線間の寄生容量を確実に低減することができる。
【００３６】
第２の半導体装置の製造方法は、レジスト膜における配線溝の内部に存在する部分を除去する工程と、配線溝に金属膜を埋め込んで金属配線を形成する工程との間に、１３．３Ｐａ以下の圧力下で且つ酸素を含むプラズマ雰囲気中において異方性ＲＩＥを行なうことにより、配線溝の壁部及び底部にシリコン酸化層を形成する工程をさらに備えていることが好ましい。
【００３７】
このようにすると、配線溝の壁部及び底部に、２０ｎｍ程度以下の厚さを有すると共に酸素を殆ど透過させないような高い密度を持つシリコン酸化層を形成することができるため、後工程において、酸素プラズマが供給されても、酸素イオンはシリコン酸化層を透過できないので、シリコン酸化層の外側の炭素含有シリコン膜は酸化されない。このため、金属配線間の寄生容量を確実に低減することができる。
【００３８】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置について、図１を参照しながら説明する。
【００３９】
図１は第１の実施形態に係る半導体装置の断面構造を示しており、シリコン基板１の上に形成されたシリコン酸化膜からなる第１の絶縁膜２の上に、例えばプラズマＣＶＤ法又はＳＯＧ法により形成され、１０００ｎｍの厚さを有する炭素含有シリコン酸化膜からなる第２の絶縁膜３が形成されている。
【００４０】
第２の絶縁膜３には配線溝５が形成されており、該配線溝５の壁部及び底部には、２０ｎｍ程度以下、好ましくは１０〜１５ｎｍ程度の均一な厚さを有すると共に２．０〜２．１ｇ／ｃｍ^３程度の高い密度を有するシリコン酸化層６が形成されている。
【００４１】
配線溝５のシリコン酸化層６の内側には、タンタルナイトライド膜からなるなるバリアメタル層７ａと銅膜からなる主配線層７ｂとから構成される金属配線７が埋め込まれている。
【００４２】
第１の実施形態に係る半導体装置によると、配線溝５の壁部及び底部には、２０ｎｍ程度以下の均一な厚さを有するシリコン酸化層６が形成されているため、金属配線７同士の間に発生する寄生容量は大きく低減する。また、シリコン酸化層６は、炭素含有シリコン酸化膜からなる第２の絶縁膜３と金属配線７との密着性を向上させる機能を有するため、金属配線７の配線溝５に対する密着性が向上する。
【００４３】
また、配線溝５の壁部及び底部に２．０〜２．１ｇ／ｃｍ^３程度の高い密度を有するシリコン酸化層６が形成されており、該シリコン酸化層６は酸素を殆ど透過させないため、後工程（例えば、金属配線７の上にヴィアホールを形成するためのレジストパターン又はヴィアホールの上に形成される上層の金属配線用の配線溝を形成するためのレジストパターンをアッシングにより除去する工程）において、酸素プラズマが供給されても、酸素イオンはシリコン酸化層６を透過できない。このため、シリコン酸化層６の外側の炭素含有シリコン膜は酸化されず、配線溝５の壁部及び底部に形成されているシリコン酸化層６の厚さが増大しないので、金属配線間の寄生容量を確実に低減することができる。
【００４４】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置の製造方法について、図２（ａ）〜（ｃ）及び図３（ａ）〜（ｃ）を参照しながら説明する。
【００４５】
まず、図２（ａ）に示すように、シリコン基板１１の上に形成されたシリコン酸化膜からなる第１の絶縁膜１２の上に、例えばプラズマＣＶＤ法又はＳＯＧ法により、１０００ｎｍの厚さを有する炭素含有シリコン酸化膜からなる第２の絶縁膜１３を形成する。
【００４６】
次に、第２の絶縁膜１３の上にレジスト膜を塗布した後、該レジスト膜に対してＫｒＦエキシマレーザを照射してパターン露光を行ない、その後、パターン露光されたレジスト膜を現像することにより、図２（ｂ）に示すように、配線溝形成用の開口部を有するレジストパターン１４を形成する。
【００４７】
次に、第２の絶縁膜１３に対して、炭素及びフッ素を主成分とするエッチングガス、例えば、ＣＦ_４ガス及びＣＨＦ_３ガスのうちの少なくとも１つを含むガスに、アルゴンガス又は酸素ガスが添加されてなるエッチングガスからなるプラズマを用いてドライエッチングを行なって、図２（ｃ）に示すように、第２の絶縁膜１３に５００ｎｍ程度の深さを持つ配線溝１５を形成する。このようにすると、レジストパターン１４の表面には、プラズマエッチングされる前のレジスト材料に比べて結合状態が変化し、炭素及びフッ素を主成分とするポリマーからなり５０ｎｍ程度の厚さを持つ硬化層１４ａが形成される。
【００４８】
次に、図３（ａ）に示すように、酸素ガスを用いるプラズマエッチングにより硬化層１４ａを除去する。この際、硬化層１４ａの下側のレジストパターン１４も若干除去されるが差し支えはない。また、このようにすると、第２の絶縁膜１３における配線溝１５の表面も酸素プラズマに曝されるので、配線溝１５の壁部及び底部にはシリコン酸化層１６が形成されるが、酸素ガスを用いるプラズマエッチングは、硬化層１４ａのみを除去することを目的として行なわれるので、プラズマエッチングの時間は、レジストパターン１４の全体を除去する場合に比べて著しく減少する。このため、プラズマ中の酸素イオンは、炭素含有シリコン酸化膜からなる第２の絶縁膜１３において表面から内部方向に深く侵入しないので、配線溝１５の壁部及び底部には厚さの小さいシリコン酸化層１６が形成される。
【００４９】
ここで、酸素ガスを用いるプラズマエッチングの条件について説明する。
【００５０】
第１のエッチング方法としては、１３．３Ｐａ以下の真空度でダウンフロー方式のエッチングを短時間行なって、レジストパターン１４を大部分残した状態で硬化層１４ａを除去する方法が挙げられる。このようにすると、プラズマ中の酸素イオンは、炭素含有シリコン酸化膜からなる第２の絶縁膜１３において表面から内部方向に深く侵入しないので、配線溝１５の壁部及び底部には、２０ｎｍ程度以下の厚さを持つシリコン酸化層１６が形成される。
【００５１】
第２のエッチング方法としては、シリコン基板１１にバイアス電圧を印加する異方性ＲＩＥ（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）を行なって、レジストパターン１４を大部分残した状態で硬化層１４ａを除去する方法が挙げられる。このようにすると、配線溝１５の壁部及び底部には、２．０〜２．１ｇ／ｃｍ^３程度の高い密度を持つと共に２０ｎｍ程度以下の厚さを持つシリコン酸化層１６が形成される。この場合、１３．３Ｐａ以下の真空度で酸素プラズマを用いる異方性ＲＩＥを行なうと、２．０〜２．１ｇ／ｃｍ^３程度の高い密度を持ち且つ１０〜１５ｎｍ程度の厚さを持つシリコン酸化層１６を形成することができる。
【００５２】
次に、レジスト溶解性を有する薬液、例えばアミン系薬液を用いるウェットエッチングにより、図３（ｂ）に示すように、残存しているレジストパターン１４を除去する。
【００５３】
次に、配線溝１５の内部を含む第２の絶縁膜１３の上つまりシリコン酸化層１６の上に、スパッタリング法によりタンタルナイトライド膜を堆積した後、該タンタルナイトライド膜の上に電解めっき法により銅膜を堆積し、その後、ＣＭＰ法により、銅膜及びタンタルナイトライド膜における第２の絶縁膜１３の上に存在する部分を除去して、図３（ｃ）に示すように、配線溝１５の内部に、タンタルナイトライド膜からなるなるバリアメタル層１７ａと銅膜からなる主配線層１７ｂとから構成される金属配線１７を形成する。
【００５４】
第２の実施形態において、酸素ガスを用いるプラズマエッチングにより硬化層１４ａを除去する工程に、前述の第１のエッチング方法を用いると、配線溝１５の壁部及び底部に、２０ｎｍ程度以下の厚さを持つシリコン酸化層１６を形成できるため、比誘電率の高いシリコン酸化層１６の厚さを小さくできるので、金属配線１７間の寄生容量を確実に低減することができる。
【００５５】
また、第２の実施形態において、酸素ガスを用いるプラズマエッチングにより硬化層１４ａを除去する工程に、前述の第２のエッチング方法を用いると、配線溝１５の壁部及び底部に、２．０〜２．１ｇ／ｃｍ^３程度の高い密度を持つと共に２０ｎｍ程度以下の厚さを持つシリコン酸化層１６を形成できる。この場合、１３．３Ｐａ以下の真空度で酸素プラズマを用いる異方性ＲＩＥを行なうと、２．０〜２．１ｇ／ｃｍ^３程度の高い密度を持ち且つ１０〜１５ｎｍ程度の厚さを持つシリコン酸化層１６を形成することができる。
【００５６】
第２のエッチング方法によると、従来から行なわれている酸素プラズマを用いるアッシングに比べて、真空度が高く（圧力が低く）且つ基板温度が低い一方、酸素イオンのエネルギーが高いので、２．０ｇ／ｃｍ^３以上の高い密度を有するシリコン酸化層１６を形成することができるため、後工程において、酸素プラズマが供給されても、酸素イオンはシリコン酸化層１６を透過できず、シリコン酸化層６の厚さが増大しないので、金属配線１７間の寄生容量を確実に低減することができる。
【００５７】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置の製造方法について、図４（ａ）〜（ｃ）及び図５（ａ）〜（ｃ）を参照しながら説明する。
【００５８】
まず、図４（ａ）に示すように、シリコン基板２１の上に形成されたシリコン酸化膜からなる第１の絶縁膜２２の上に、例えばプラズマＣＶＤ法又はＳＯＧ法により、１０００ｎｍの厚さを有する炭素含有シリコン酸化膜からなる第２の絶縁膜２３を形成した後、図４（ｂ）に示すように、第２の絶縁膜２３の上に、配線溝形成用の開口部を有するレジストパターン２４を形成する。
【００５９】
次に、第２の絶縁膜２３に対して、炭素及びフッ素を主成分とするエッチングガス、例えば、ＣＦ_４ガス及びＣＨＦ_３ガスのうちの少なくとも１つのガスに、アルゴンガス又は酸素ガスが添加されてなるエッチングガスからなるプラズマを用いてドライエッチングを行なって、図４（ｃ）に示すように、第２の絶縁膜２３に５００ｎｍ程度の深さを持つ配線溝２５を形成する。このようにすると、レジストパターン２４の表面には、炭素及びフッ素を主成分とするポリマーからなり５０ｎｍ程度の厚さを持つ硬化層２４ａが形成される。
【００６０】
次に、図５（ａ）に示すように、酸素ガスを用いるプラズマエッチングにより硬化層２４ａを除去する。この際、硬化層２４ａの下側のレジストパターン２４も若干除去されるが差し支えはない。また、第２の絶縁膜２３における配線溝２５の壁部及び底部には厚さの小さいシリコン酸化層２６が形成される。酸素ガスを用いるプラズマエッチングの条件については、第２の実施形態と同様であるから、ここでは説明を省略する。
【００６１】
次に、レジスト溶解性を有する薬液、例えばアミンを含む薬液を用いるウェットエッチングにより、図５（ｂ）に示すように、残存しているレジストパターン２４を除去した後、酸化膜除去性を有する薬液、例えばフッ化アンモンを含む薬液を用いるウェットエッチングにより、配線溝２５の壁部及び底部に形成されているシリコン酸化層２６を除去する。
【００６２】
次に、配線溝２５の内部を含む第２の絶縁膜２３の上に、スパッタリング法によりタンタルナイトライド膜を堆積した後、該タンタルナイトライド膜の上に電解めっき法により銅膜を堆積し、その後、ＣＭＰ法により、銅膜及びタンタルナイトライド膜における第２の絶縁膜２３の上に存在する部分を除去して、図５（ｃ）に示すように、配線溝２５の内部に、タンタルナイトライド膜からなるなるバリアメタル層２７ａと銅膜からなる主配線層２７ｂとから構成される金属配線２７を形成する。
【００６３】
第３の実施形態によると、配線溝２５の壁部に形成されているシリコン酸化層２６を除去した後に、配線溝２５の内部に金属配線２７を形成するため、金属配線２７同士の間にはシリコン酸化層２６が全く介在していないので、金属配線２７間の寄生容量は一層大きく低減する。
【００６４】
（第４の実施形態）
以下、本発明の第４の実施形態に係る半導体装置の製造方法について、図６（ａ）〜（ｄ）及び図７（ａ）〜（ｃ）を参照しながら説明する。
【００６５】
まず、図６（ａ）に示すように、シリコン基板３１の上に形成されたシリコン酸化膜からなる第１の絶縁膜３２の上に、例えばプラズマＣＶＤ法又はＳＯＧ法により、１０００ｎｍの厚さを有する炭素含有シリコン酸化膜からなる第２の絶縁膜３３を形成した後、図６（ｂ）に示すように、第２の絶縁膜３３の上に、配線溝形成用の開口部を有するレジストパターン３４を形成する。
【００６６】
次に、第２の絶縁膜３３に対して、炭素及びフッ素を主成分とするエッチングガス、例えば、ＣＦ_４ガス及びＣＨＦ_３ガスのうちを少なくとも１つを含むガスに、アルゴンガス又は酸素ガスが添加されてなるエッチングガスからなるプラズマを用いてドライエッチングを行なって、図６（ｃ）に示すように、第２の絶縁膜３３に５００ｎｍ程度の深さを持つ配線溝３５を形成する。このようにすると、レジストパターン３４の表面には、炭素及びフッ素を主成分とするポリマーからなり５０ｎｍ程度の厚さを持つ硬化層３４ａが形成される。
【００６７】
次に、図６（ｄ）に示すように、配線溝３５の内部が埋まるようにレジストパターン３４の上に全面に亘ってレジスト膜３６を形成する。
【００６８】
次に、図７（ａ）に示すように、酸素プラズマを用いるアッシングにより、レジスト膜３６における第２の絶縁膜３３の上に存在する部分と、硬化層３４ａが形成されているレジストパターン３４の全てを除去する。ここで行なう酸素ガスを用いるプラズマエッチングとしては、１３．３Ｐａ以下の真空度でダウンフロー方式のエッチングを第２の実施形態よりも長い時間行なう。このようにすると、レジスト膜３６及びレジストパターン３４はエッチバックされると共に、炭素含有シリコン酸化膜からなる第２の絶縁膜３３の上面（配線溝３５の側面及び底部を除く面）は、レジストパターン３４が除去された後に、短時間ではあるが酸素プラズマに曝されるので、第２の絶縁膜３３の上面に、厚さの小さいシリコン酸化層３７が形成される。一方、配線溝３５の内部にはレジスト膜３６が埋め込まれているため、配線溝３５の側面及び底部にはシリコン酸化層は形成されない。
【００６９】
次に、図７（ｂ）に示すように、レジスト溶解性の有る薬液、例えばアミンを含む薬液を用いるウェットエッチ法により、配線溝３５の内部に埋め込まれているレジスト膜３６を除去する。
【００７０】
次に、配線溝３５の内部を含む第２の絶縁膜３３の上に、スパッタリング法によりタンタルナイトライド膜を堆積した後、該タンタルナイトライド膜の上に電解めっき法により銅膜を堆積し、その後、ＣＭＰ法により、銅膜及びタンタルナイトライド膜における第２の絶縁膜３３の上に存在する部分を除去して、図７（ｃ）に示すように、配線溝３５の内部に、タンタルナイトライド膜からなるなるバリアメタル層３８ａと銅膜からなる主配線層３８ｂとから構成される金属配線３８を形成する。この際、ＣＭＰ法のオーバー研磨を行なうことにより、第２の絶縁膜３３の上面に形成されているシリコン酸化層３７を除去する。
【００７１】
第４の実施形態によると、レジストパターン３５を酸素プラズマにより除去する工程において、配線溝３５の内部にはレジスト膜３６が埋め込まれているため、配線溝３５の側面及び底部にシリコン酸化層が形成されないため、金属配線３８間の寄生容量を低減することができる。
【００７２】
（第４の実施形態の変形例）
以下、第４の実施形態の変形例に係る半導体装置の製造方法について、図８（ａ）〜（ｄ）を参照しながら説明する。
【００７３】
第４の実施形態と同様のプロセスを経た後、酸素プラズマを用いるアッシングを行なって、図８（ａ）に示すように、レジスト膜３６における第２の絶縁膜３３の上に存在する部分と、硬化層３４ａが形成されているレジストパターン３４の全てを除去する。ここで行なう酸素ガスを用いるプラズマエッチングとしては、１３．３Ｐａ以下の真空度でダウンフロー方式のエッチングを第２の実施形態よりも長い時間行なう。このようにすると、第４の実施形態と同様、第２の絶縁膜３３の上面には、厚さの小さい第１のシリコン酸化層３７が形成される一方、配線溝３５の側面及び底部にはシリコン酸化層は形成されない。
【００７４】
次に、図８（ｂ）に示すように、レジスト溶解性の有る薬液、例えばアミンを含む薬液を用いるウェットエッチ法により、配線溝３５の内部に埋め込まれているレジスト膜３６を除去する。
【００７５】
次に、シリコン基板３１にバイアス電圧を印加する異方性ＲＩＥを行なって、配線溝３５の壁部及び底部に、２．０〜２．１ｇ／ｃｍ^３程度の高い密度を持つと共に２０ｎｍ程度以下の厚さを持つ第２のシリコン酸化層３９を形成する。この場合、１３．３Ｐａ以下の真空度で異方性ＲＩＥを行なうと、２．０〜２．１ｇ／ｃｍ^３程度の高い密度を持ち且つ１０〜１５ｎｍ程度の厚さを持つ第２のシリコン酸化層３９を形成することができる。尚、この異方性ＲＩＥにより、第２の絶縁膜３３の上面に形成されている第１のシリコン酸化層３７は、高密度化されると共に厚さは増大するが、後に行なわれるＣＭＰ法により除去されるので、、特に問題にはならない。
【００７６】
次に、図８（ｄ）に示すように、第２のシリコン酸化層３９が形成されている配線溝３５の内部を含む第２の絶縁膜３３の上に、スパッタリング法によりタンタルナイトライド膜を堆積した後、該タンタルナイトライド膜の上に電解めっき法により銅膜を堆積し、その後、ＣＭＰ法により、銅膜及びタンタルナイトライド膜における第２の絶縁膜３３の上に存在する部分を除去して、図７（ｃ）に示すように、第２のシリコン酸化層３９が形成されている配線溝３５の内部に、タンタルナイトライド膜からなるなるバリアメタル層３８ａと銅膜からなる主配線層３８ｂとから構成される金属配線３８を形成する。この際、ＣＭＰ法のオーバー研磨を行なうことにより、第２の絶縁膜３３の上面に形成されている第１のシリコン酸化層３７を除去する。
【００７７】
第４の実施形態の変形例によると、配線溝３５の壁部及び底部に、２．０〜２．１ｇ／ｃｍ^３程度の高い密度を持つと共に２０ｎｍ程度以下の厚さを持つ第２のシリコン酸化層３９を形成することができるので、後工程において、酸素プラズマが供給されても、酸素イオンは第２のシリコン酸化層３９を透過できず、第２のシリコン酸化層３９の厚さが増大しないので、金属配線３８間の寄生容量を確実に低減することができる。
【００７８】
【発明の効果】
本発明に係る第１の半導体装置によると、後工程において、酸素プラズマが供給されても、配線溝の壁部及び底部に形成されているシリコン酸化層の厚さが増大しないので、金属配線間の寄生容量を確実に低減することができる。
【００７９】
本発明に係る第２の半導体装置によると、金属配線間に介在する比誘電率の高いシリコン酸化層は均一で且つ小さい膜厚を有しているため、金属配線間の寄生容量を確実に低減することができる。
【００８０】
本発明に係る第１の半導体装置の製造方法によると、酸素を含むエッチングガスを用いるドライエッチングにより、レジストパターン表面の硬化層を除去した後、ウェットエッチングによりレジストパターンを除去するため、レジストパターンを除去する工程において、配線溝の壁部及び底部は酸素プラズマに曝されないので、金属配線間の寄生容量を確実に低減することができる。
【００８１】
本発明に係る第２の半導体装置の製造方法によると、配線溝にレジスト膜を埋め込んでおいてから、酸素を含むエッチングガスを用いるドライエッチングにより、レジストパターン表面の硬化層を除去した後、ウェットエッチングによりレジストパターンを除去するため、レジストパターンを除去する工程において、配線溝の壁部及び底部は酸素プラズマに曝されないので、金属配線間の寄生容量を確実に低減することができる。
【図面の簡単な説明】
【図１】第１の実施形態に係る半導体装置の断面図である。
【図２】（ａ）〜（ｃ）は、第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図３】（ａ）〜（ｃ）は、第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図４】（ａ）〜（ｃ）は、第３の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図５】（ａ）〜（ｃ）は、第３の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図６】（ａ）〜（ｄ）は、第４の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図７】（ａ）〜（ｃ）は、第４の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図８】（ａ）〜（ｄ）は、第４の実施形態の変形例に係る半導体装置の製造方法の各工程を示す断面図である。
【図９】従来の半導体装置の断面図である。
【図１０】従来の半導体装置の製造方法の各工程を示す断面図である。
【図１１】炭素含有酸化シリコンの化学式の一例を示す図である。
【図１２】炭素含有酸化シリコンに酸素が結合することにより得られる酸化シリコンの化学式を示す図である。
【符号の説明】
１　シリコン基板
２　第１の絶縁膜
３　第２の絶縁膜
５　配線溝
６　シリコン酸化層
７　金属配線
７ａ　バリアメタル層
７ｂ　主配線層
１１　シリコン基板
１２　第１の絶縁膜
１３　第２の絶縁膜
１４　レジストパターン
１４ａ　硬化層
１５　配線溝
１６　シリコン酸化層
１７　金属配線
１７ａ　バリアメタル層
１７ｂ　主配線層
２１　シリコン基板
２２　第１の絶縁膜
２３　第２の絶縁膜
２４　レジストパターン
２４ａ　硬化層
２５　配線溝
２６　シリコン酸化層
２７　金属配線
２７ａ　バリアメタル層
２７ｂ　主配線層
３１　シリコン基板
３２　第１の絶縁膜
３３　第２の絶縁膜
３４　レジストパターン
３４ａ　硬化層
３５　配線溝
３６　レジスト膜
３７　シリコン酸化層（第１のシリコン酸化層）
３８　金属配線
３８ａ　バリアメタル層
３８ｂ　主配線層
３９　第２のシリコン酸化層[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device in which a metal wiring is embedded in an insulating film having a low relative dielectric constant (hereinafter, referred to as a low dielectric constant film) and a method for manufacturing the same.
[0002]
[Prior art]
Hereinafter, the structure of a semiconductor device in which a metal wiring is embedded in a low dielectric constant film will be described with reference to FIG.
[0003]
As shown in FIG. 9, a second insulating film 102 made of, for example, a silicon oxide film is formed on a first insulating film 101 formed on a semiconductor substrate 100. Embedded therein is a metal wiring 105 composed of a barrier metal layer 105a made of, for example, tantalum nitride and a main wiring layer 105b made of, for example, a copper film.
[0004]
By the way, in the above-described semiconductor device, the second insulating film 102 interposed between the metal wirings 105 is made of a silicon oxide film (having a relative dielectric constant of about 3.9 to 4.2). There is a problem that high-speed operation of the semiconductor device is hindered because the parasitic capacitance generated between the semiconductor devices 105 increases.
[0005]
Therefore, it is considered that a carbon-containing silicon oxide film having a low relative dielectric constant (the relative dielectric constant is about 2.5) is used as the second insulating film 102.
[0006]
Hereinafter, with reference to FIGS. 10A to 10E, a method of manufacturing a semiconductor device in which metal wiring is embedded in an insulating film made of a carbon-containing silicon oxide film will be described.
[0007]
First, as shown in FIG. 10A, a second insulating film 110 made of a carbon-containing silicon oxide film is formed on a first insulating film 101 formed on a semiconductor substrate 100. As shown in FIG. 10B, a resist pattern 111 having an opening for forming a wiring groove is formed on the second insulating film 110.
[0008]
Next, as shown in FIG. 10C, the second insulating film 110 is subjected to plasma etching using an etching gas containing fluorine and carbon as main components, using the resist pattern 111 as a mask. A wiring groove 112 is formed in the second insulating film 110. In this way, the bonding state changes on the surface of the resist pattern 111 as compared with the resist material before plasma etching, and a cured layer made of a polymer containing fluorine and carbon as main components and having a thickness of about 50 nm is formed. 111a is formed. The hardened layer 111a cannot be removed by wet etching, but can be removed by plasma etching using oxygen gas.
[0009]
Therefore, as shown in FIG. 10D, the resist pattern 111 is removed by ashing using oxygen plasma. Ashing in this case is performed by a downflow method (a method in which a bias voltage is not applied to the substrate) at a relatively high substrate temperature of approximately 150 to 250 ° C. at a degree of vacuum of approximately 267 to 400 Pa. In this manner, the resist pattern 111 having the cured layer 111a formed on the surface can be reliably removed, and a thickness of, for example, 200 nm is formed on the surface of the second insulating film 110 made of the carbon-containing silicon oxide film. A silicon oxide film 113 is formed.
[0010]
Here, in the ashing step using oxygen plasma, a mechanism in which a carbon component is removed from the carbon-containing silicon oxide included in the second insulating film 110 to form silicon oxide will be described with reference to FIGS. I do.
[0011]
FIG. 11 shows an example of a chemical formula of carbon-containing silicon oxide. When oxygen is bonded to carbon-containing silicon oxide having the chemical formula,
2CH ₃ + 7O → 2CO ₂ ↑ + 3H ₂ O ↑ chemical reaction occurs, and CH bonded to Si ₃ Disappears and CH ₃ Since new O bonds to Si after disappearing, silicon oxide having a chemical formula as shown in FIG. 12 is formed.
[0012]
Next, a tantalum nitride film is deposited on the second insulating film 110, that is, on the silicon oxide film 113 by a sputtering method, and then a copper film is deposited on the tantalum nitride film by an electrolytic plating method. Thereafter, portions of the copper film and the tantalum nitride film existing on the second insulating film 110 are removed by a CMP method, and as shown in FIG. 12E, a barrier metal made of a tantalum nitride film is formed. A metal wiring 114 composed of a layer 114a and a main wiring layer 114b made of a copper film is formed.
[0013]
[Problems to be solved by the invention]
However, the semiconductor device obtained by the above-described method has the following problems.
[0014]
First, in the step of removing the resist pattern 111 by oxygen plasma, a silicon oxide film 113 having a thickness of, for example, 200 nm and a high relative dielectric constant is formed on the surface of the second insulating film 110 made of a carbon-containing silicon oxide film. Therefore, there is a problem that the parasitic capacitance between the metal wires 114 cannot be sufficiently reduced even though the carbon-containing silicon oxide film is used as the second insulating film 110.
[0015]
The density of the silicon oxide film 113 is 1.7 to 1.8 g / cm. ³ Since it is lower than a silicon oxide film formed by, for example, a plasma CVD method, a post-process (for example, a resist pattern for forming a via hole on the metal wiring 114 or an upper layer formed on the via hole) When oxygen plasma is supplied in the step of removing the resist pattern for forming the wiring groove for the metal wiring by ashing), oxygen ions pass through the silicon oxide film 113 and pass through the carbon-containing silicon film outside thereof. As a result, since the carbon-containing silicon film is oxidized, the thickness of the silicon oxide film 113 increases.
[0016]
As described above, in a conventional semiconductor device having a metal wiring embedded in an insulating film made of a carbon-containing silicon oxide film, a silicon oxide film having a large thickness is formed in a region of the insulating film in contact with the metal wiring. Therefore, there is a problem that the parasitic capacitance between the metal wirings increases.
[0017]
In view of the foregoing, it is an object of the present invention to provide a semiconductor device having a metal wiring embedded in an insulating film made of a carbon-containing silicon oxide film, which can reliably reduce the parasitic capacitance between the metal wirings.
[0018]
[Means for Solving the Problems]
In order to achieve the above object, a first semiconductor device according to the present invention includes an insulating film made of a carbon-containing silicon film formed on a substrate, a wiring groove formed in the insulating film, and a wall of the wiring groove. And a silicon oxide layer formed at the bottom and having a high density that hardly transmits oxygen, and a metal wiring formed inside the silicon oxide layer inside the wiring groove.
[0019]
According to the first semiconductor device of the present invention, since the silicon oxide layer having a high density that hardly transmits oxygen is formed on the wall and the bottom of the wiring groove, oxygen plasma is supplied in a later step. However, since the oxygen ions cannot pass through the silicon oxide layer, the carbon-containing silicon film outside the silicon oxide layer is not oxidized. Therefore, the thickness of the silicon oxide layer formed on the wall and the bottom of the wiring groove does not increase, so that the parasitic capacitance between the metal wirings can be reliably reduced.
[0020]
In the first semiconductor device, the density of the silicon oxide layer is 2.0 g / cm ³ It is preferable that it is above.
[0021]
By doing so, the silicon oxide layer reliably prevents oxygen ions from permeating, so that the thickness of the silicon oxide layer formed on the wall and bottom of the wiring groove can be reliably prevented from increasing.
[0022]
A second semiconductor device according to the present invention is formed on an insulating film made of a carbon-containing silicon film formed on a substrate, a wiring groove formed on the insulating film, and a wall and a bottom of the wiring groove. The semiconductor device includes a silicon oxide layer having a uniform and small thickness, and a metal wiring formed inside the silicon oxide layer inside the wiring groove.
[0023]
According to the second semiconductor device of the present invention, the silicon oxide layer having a uniform and small film thickness is formed on the walls and the bottom of the wiring groove, that is, the relative dielectric constant interposed between the metal wirings. Since the high silicon oxide layer has a uniform and small thickness, the parasitic capacitance between metal wirings can be reliably reduced.
[0024]
In the second semiconductor device, the thickness of the silicon oxide layer is preferably equal to or less than 20 nm.
[0025]
In this case, the parasitic capacitance between the metal wirings can be further reduced.
[0026]
A first method for manufacturing a semiconductor device according to the present invention comprises the steps of: forming an insulating film made of a carbon-containing silicon oxide film on a substrate; and etching the insulating film using a resist pattern as a mask. Forming a wiring groove on the substrate and dry etching using an etching gas containing oxygen to remove the hardened layer formed on the surface of the resist pattern by the etching step on the insulating film and to form silicon oxide on the wall and bottom of the wiring groove. The method includes a step of forming a layer, a step of removing a resist pattern by wet etching, and a step of forming a metal wiring by embedding a metal film in a wiring groove.
[0027]
According to the first method of manufacturing a semiconductor device according to the present invention, the hardened layer formed on the surface of the resist pattern in the etching step for the insulating film is removed by dry etching using an etching gas containing oxygen, and the wall of the wiring groove is removed. Since the silicon oxide layer is formed on the portion and the bottom, the wall and the bottom of the wiring groove are exposed to the etching gas containing oxygen only for a short time, so that the wall and the bottom of the wiring groove have a uniform and small film thickness. Is formed. In addition, since the resist pattern from which the cured layer has been removed is removed by wet etching, the thickness and thickness of the silicon oxide layer are increased because the wall and bottom of the wiring groove are not exposed to oxygen plasma in the step of removing the resist pattern. do not do. Therefore, the parasitic capacitance between the metal wires can be reliably reduced.
[0028]
In the first method for manufacturing a semiconductor device, dry etching using an etching gas containing oxygen is preferably performed in a plasma atmosphere under a pressure of 13.3 Pa or less.
[0029]
With this configuration, a silicon oxide layer having a thickness of about 20 nm or less can be formed on the wall and bottom of the wiring groove, so that the parasitic capacitance between metal wirings can be further reduced.
[0030]
In this case, dry etching using an etching gas containing oxygen is particularly preferably anisotropic RIE.
[0031]
By doing so, a silicon oxide layer having a thickness of about 20 nm or less and having a high density that hardly transmits oxygen can be formed on the wall and the bottom of the wiring groove. Even when plasma is supplied, oxygen ions cannot pass through the silicon oxide layer, so that the carbon-containing silicon film outside the silicon oxide layer is not oxidized. Therefore, the thickness of the silicon oxide layer formed on the wall and the bottom of the wiring groove does not increase, so that the parasitic capacitance between the metal wirings can be reliably reduced.
[0032]
It is preferable that the first method for manufacturing a semiconductor device further includes a step of removing a silicon oxide layer formed on a wall portion and a bottom portion of the wiring groove by wet etching.
[0033]
In this case, since a silicon oxide film having a high relative dielectric constant does not intervene between the metal wires, the parasitic capacitance between the metal wires can be further reduced.
[0034]
A second method for manufacturing a semiconductor device according to the present invention comprises the steps of: forming an insulating film made of a carbon-containing silicon oxide film on a substrate; etching the insulating film using a resist pattern as a mask; A step of forming a wiring groove in the wiring groove, a step of embedding a resist film in the wiring groove, and a dry etching using an etching gas containing oxygen. Removing a resist pattern having a cured layer formed thereon, removing a portion of the resist film existing inside the wiring groove by wet etching, and forming a metal wiring by embedding a metal film in the wiring groove. And a step of performing
[0035]
According to the second method of manufacturing a semiconductor device according to the present invention, after the resist film is embedded in the wiring groove, the cured layer formed on the surface of the resist pattern is subjected to dry etching using an etching gas containing oxygen. For removal, the walls and bottom of the wiring groove are not exposed to the etching gas containing oxygen, so that no silicon oxide film is formed on the walls and bottom of the wiring groove. In addition, since the resist pattern from which the cured layer has been removed is removed by wet etching, in the step of removing the resist pattern, the walls and the bottom of the wiring groove are not exposed to oxygen plasma. No silicon oxide film is formed. Therefore, the parasitic capacitance between the metal wires can be reliably reduced.
[0036]
The second method for manufacturing a semiconductor device includes a step of removing a portion existing inside a wiring groove in a resist film and a step of forming a metal wiring by embedding a metal film in the wiring groove, at 13.3 Pa or less. It is preferable to further include a step of forming a silicon oxide layer on the wall and bottom of the wiring groove by performing anisotropic RIE under a pressure of and in a plasma atmosphere containing oxygen.
[0037]
By doing so, a silicon oxide layer having a thickness of about 20 nm or less and having a high density that hardly transmits oxygen can be formed on the wall and the bottom of the wiring groove. Even when plasma is supplied, oxygen ions cannot pass through the silicon oxide layer, so that the carbon-containing silicon film outside the silicon oxide layer is not oxidized. Therefore, the parasitic capacitance between the metal wires can be reliably reduced.
[0038]
BEST MODE FOR CARRYING OUT THE INVENTION
(1st Embodiment)
Hereinafter, a semiconductor device according to a first embodiment of the present invention will be described with reference to FIG.
[0039]
FIG. 1 shows a cross-sectional structure of a semiconductor device according to the first embodiment. For example, a plasma CVD method or SOG is formed on a first insulating film 2 made of a silicon oxide film formed on a silicon substrate 1. A second insulating film 3 made of a carbon-containing silicon oxide film having a thickness of 1000 nm is formed by a method.
[0040]
A wiring groove 5 is formed in the second insulating film 3. The wall and bottom of the wiring groove 5 have a uniform thickness of about 20 nm or less, preferably about 10 to 15 nm, and a thickness of 2.0 mm. ~ 2.1 g / cm ³ A silicon oxide layer 6 having a high density is formed.
[0041]
A metal wiring 7 composed of a barrier metal layer 7a made of a tantalum nitride film and a main wiring layer 7b made of a copper film is embedded inside the silicon oxide layer 6 in the wiring groove 5.
[0042]
According to the semiconductor device according to the first embodiment, since the silicon oxide layer 6 having a uniform thickness of about 20 nm or less is formed on the wall and bottom of the wiring groove 5, the space between the metal wirings 7 is formed. Is greatly reduced. Further, since the silicon oxide layer 6 has a function of improving the adhesion between the second insulating film 3 made of a carbon-containing silicon oxide film and the metal wiring 7, the adhesion of the metal wiring 7 to the wiring groove 5 is improved. .
[0043]
Also, 2.0 to 2.1 g / cm is applied to the wall and the bottom of the wiring groove 5. ³ Since the silicon oxide layer 6 having a high density is formed, and the silicon oxide layer 6 hardly transmits oxygen, the silicon oxide layer 6 is formed in a later step (for example, a resist pattern or a resist pattern for forming a via hole on the metal wiring 7). In the step of removing by ashing the resist pattern for forming the wiring groove for the upper metal wiring formed on the via hole by ashing, oxygen ions cannot pass through the silicon oxide layer 6 even if oxygen plasma is supplied. . Therefore, the carbon-containing silicon film outside the silicon oxide layer 6 is not oxidized, and the thickness of the silicon oxide layer 6 formed on the wall and bottom of the wiring groove 5 does not increase. Can be reliably reduced.
[0044]
(Second embodiment)
Hereinafter, a method for manufacturing a semiconductor device according to the second embodiment of the present invention will be described with reference to FIGS. 2 (a) to 2 (c) and 3 (a) to 3 (c).
[0045]
First, as shown in FIG. 2A, a 1000 nm-thick film is formed on a first insulating film 12 made of a silicon oxide film formed on a silicon substrate 11 by, for example, a plasma CVD method or an SOG method. A second insulating film 13 made of a carbon-containing silicon oxide film is formed.
[0046]
Next, after a resist film is applied on the second insulating film 13, the resist film is irradiated with a KrF excimer laser to perform pattern exposure, and thereafter, the pattern-exposed resist film is developed. Then, as shown in FIG. 2B, a resist pattern 14 having an opening for forming a wiring groove is formed.
[0047]
Next, an etching gas containing carbon and fluorine as main components, for example, CF is applied to the second insulating film 13. ₄ Gas and CHF ₃ Dry etching is performed using a plasma containing an etching gas in which an argon gas or an oxygen gas is added to a gas containing at least one of the gases, and as shown in FIG. A wiring groove 15 having a depth of about 500 nm is formed in the film 13. In this manner, the bonding state changes on the surface of the resist pattern 14 as compared with the resist material before plasma etching, and a cured layer made of a polymer containing carbon and fluorine as main components and having a thickness of about 50 nm. 14a are formed.
[0048]
Next, as shown in FIG. 3A, the hardened layer 14a is removed by plasma etching using oxygen gas. At this time, the resist pattern 14 on the lower side of the hardened layer 14a is also slightly removed, but this is not a problem. In addition, since the surface of the wiring groove 15 in the second insulating film 13 is also exposed to the oxygen plasma, the silicon oxide layer 16 is formed on the wall and the bottom of the wiring groove 15. Is performed for the purpose of removing only the hardened layer 14a, so that the plasma etching time is significantly reduced as compared with the case where the entire resist pattern 14 is removed. Therefore, oxygen ions in the plasma do not penetrate deeply from the surface to the inside in the second insulating film 13 made of the carbon-containing silicon oxide film. Layer 16 is formed.
[0049]
Here, conditions for plasma etching using oxygen gas will be described.
[0050]
As a first etching method, there is a method in which a downflow type etching is performed for a short time at a degree of vacuum of 13.3 Pa or less, and the hardened layer 14a is removed while the resist pattern 14 is largely left. In this case, oxygen ions in the plasma do not penetrate deeply inward from the surface in the second insulating film 13 made of the carbon-containing silicon oxide film, so that the wall and bottom of the wiring groove 15 are not more than about 20 nm. Is formed.
[0051]
As a second etching method, there is a method of performing anisotropic RIE (Reactive Ion Etching) in which a bias voltage is applied to the silicon substrate 11 to remove the hardened layer 14a with the resist pattern 14 largely left. . In this case, the wall and the bottom of the wiring groove 15 have a thickness of 2.0 to 2.1 g / cm. ³ A silicon oxide layer 16 having a high density of about 20 nm and a thickness of about 20 nm or less is formed. In this case, when performing anisotropic RIE using oxygen plasma at a degree of vacuum of 13.3 Pa or less, 2.0 to 2.1 g / cm ³ The silicon oxide layer 16 having a high density and a thickness of about 10 to 15 nm can be formed.
[0052]
Next, as shown in FIG. 3B, the remaining resist pattern 14 is removed by wet etching using a chemical solution having resist solubility, for example, an amine-based chemical solution.
[0053]
Next, a tantalum nitride film is deposited on the second insulating film 13 including the inside of the wiring groove 15, that is, on the silicon oxide layer 16 by a sputtering method. Then, a portion of the copper film and the tantalum nitride film existing on the second insulating film 13 is removed by a CMP method, and the wiring groove is formed as shown in FIG. The metal wiring 17 is formed inside the metal wiring 15 by a barrier metal layer 17a made of a tantalum nitride film and a main wiring layer 17b made of a copper film.
[0054]
In the second embodiment, when the above-described first etching method is used in the step of removing the hardened layer 14a by plasma etching using oxygen gas, the thickness of about 20 nm or less is formed on the wall and bottom of the wiring groove 15. Since the silicon oxide layer 16 having a high dielectric constant can be formed, the thickness of the silicon oxide layer 16 having a high relative dielectric constant can be reduced, so that the parasitic capacitance between the metal wires 17 can be reliably reduced.
[0055]
In the second embodiment, when the above-described second etching method is used in the step of removing the hardened layer 14a by plasma etching using an oxygen gas, the wall and bottom of the wiring groove 15 have a thickness of 2.0 to 2.0 mm. 2.1 g / cm ³ A silicon oxide layer 16 having a high density of about 20 nm and a thickness of about 20 nm or less can be formed. In this case, when performing anisotropic RIE using oxygen plasma at a degree of vacuum of 13.3 Pa or less, 2.0 to 2.1 g / cm ³ The silicon oxide layer 16 having a high density and a thickness of about 10 to 15 nm can be formed.
[0056]
According to the second etching method, the degree of vacuum is high (low pressure) and the substrate temperature is low, and the energy of oxygen ions is high. / Cm ³ Since the silicon oxide layer 16 having the above high density can be formed, even if oxygen plasma is supplied in a later step, oxygen ions cannot pass through the silicon oxide layer 16 and the thickness of the silicon oxide layer 6 is reduced. Since it does not increase, the parasitic capacitance between the metal wires 17 can be reliably reduced.
[0057]
(Third embodiment)
Hereinafter, a method for manufacturing a semiconductor device according to the third embodiment of the present invention will be described with reference to FIGS. 4 (a) to 4 (c) and FIGS. 5 (a) to 5 (c).
[0058]
First, as shown in FIG. 4A, a thickness of 1000 nm is formed on a first insulating film 22 made of a silicon oxide film formed on a silicon substrate 21 by, for example, a plasma CVD method or an SOG method. After forming a second insulating film 23 made of a carbon-containing silicon oxide film having the same, as shown in FIG. 4B, a resist pattern having an opening for forming a wiring groove is formed on the second insulating film 23. 24 are formed.
[0059]
Next, an etching gas containing carbon and fluorine as main components, for example, CF is applied to the second insulating film 23. ₄ Gas and CHF ₃ As shown in FIG. 4C, dry etching is performed using a plasma made of an etching gas in which an argon gas or an oxygen gas is added to at least one of the gases, and as shown in FIG. Then, a wiring groove 25 having a depth of about 500 nm is formed. In this way, a cured layer 24a made of a polymer containing carbon and fluorine as main components and having a thickness of about 50 nm is formed on the surface of the resist pattern 24.
[0060]
Next, as shown in FIG. 5A, the hardened layer 24a is removed by plasma etching using oxygen gas. At this time, the resist pattern 24 on the lower side of the hardened layer 24a is also slightly removed, but this is not a problem. Further, a silicon oxide layer 26 having a small thickness is formed on the wall and the bottom of the wiring groove 25 in the second insulating film 23. The conditions for the plasma etching using oxygen gas are the same as those in the second embodiment, and the description is omitted here.
[0061]
Next, as shown in FIG. 5B, the remaining resist pattern 24 is removed by wet etching using a chemical solution having resist solubility, for example, a chemical solution containing an amine, and then a chemical solution having an oxide film removing property. For example, the silicon oxide layer 26 formed on the wall and bottom of the wiring groove 25 is removed by wet etching using a chemical solution containing ammonium fluoride.
[0062]
Next, after depositing a tantalum nitride film on the second insulating film 23 including the inside of the wiring groove 25 by a sputtering method, a copper film is deposited on the tantalum nitride film by an electrolytic plating method, Thereafter, portions of the copper film and the tantalum nitride film existing on the second insulating film 23 are removed by a CMP method, and as shown in FIG. A metal wiring 27 including a barrier metal layer 27a made of a nitride film and a main wiring layer 27b made of a copper film is formed.
[0063]
According to the third embodiment, after removing the silicon oxide layer 26 formed on the wall portion of the wiring groove 25, the metal wiring 27 is formed inside the wiring groove 25. Since the silicon oxide layer 26 is not interposed at all, the parasitic capacitance between the metal wires 27 is further reduced.
[0064]
(Fourth embodiment)
Hereinafter, a method for manufacturing a semiconductor device according to the fourth embodiment of the present invention will be described with reference to FIGS. 6A to 6D and FIGS. 7A to 7C.
[0065]
First, as shown in FIG. 6A, a thickness of 1000 nm is formed on a first insulating film 32 made of a silicon oxide film formed on a silicon substrate 31 by, for example, a plasma CVD method or an SOG method. After forming a second insulating film 33 made of a carbon-containing silicon oxide film having the same, as shown in FIG. 6B, a resist pattern having an opening for forming a wiring groove is formed on the second insulating film 33. 34 are formed.
[0066]
Next, an etching gas containing carbon and fluorine as main components, for example, CF is applied to the second insulating film 33. ₄ Gas and CHF ₃ As shown in FIG. 6C, dry etching is performed using a plasma containing an etching gas obtained by adding an argon gas or an oxygen gas to a gas containing at least one of the gases. A wiring groove 35 having a depth of about 500 nm is formed in the film 33. In this manner, a cured layer 34a made of a polymer containing carbon and fluorine as main components and having a thickness of about 50 nm is formed on the surface of the resist pattern 34.
[0067]
Next, as shown in FIG. 6D, a resist film 36 is formed over the entire surface of the resist pattern 34 so as to fill the inside of the wiring groove 35.
[0068]
Next, as shown in FIG. 7A, by ashing using oxygen plasma, a portion of the resist film 36 existing on the second insulating film 33 and a portion of the resist pattern 34 on which the cured layer 34a is formed are formed. Remove everything. As the plasma etching using an oxygen gas, the down-flow etching is performed at a degree of vacuum of 13.3 Pa or less for a longer time than in the second embodiment. By doing so, the resist film 36 and the resist pattern 34 are etched back, and the upper surface (the surface excluding the side surface and the bottom of the wiring groove 35) of the second insulating film 33 made of a carbon-containing silicon oxide film is Since the silicon oxide layer 37 is exposed to oxygen plasma for a short time after the removal, the silicon oxide layer 37 having a small thickness is formed on the upper surface of the second insulating film 33. On the other hand, since the resist film 36 is buried inside the wiring groove 35, no silicon oxide layer is formed on the side and bottom of the wiring groove 35.
[0069]
Next, as shown in FIG. 7B, the resist film 36 embedded in the wiring groove 35 is removed by a wet etching method using a chemical solution having resist solubility, for example, a chemical solution containing amine.
[0070]
Next, a tantalum nitride film is deposited on the second insulating film 33 including the inside of the wiring groove 35 by a sputtering method, and then a copper film is deposited on the tantalum nitride film by an electrolytic plating method. Thereafter, portions of the copper film and the tantalum nitride film existing on the second insulating film 33 are removed by a CMP method, and as shown in FIG. A metal wiring 38 composed of a barrier metal layer 38a made of a nitride film and a main wiring layer 38b made of a copper film is formed. At this time, the silicon oxide layer 37 formed on the upper surface of the second insulating film 33 is removed by performing over polishing by the CMP method.
[0071]
According to the fourth embodiment, in the step of removing the resist pattern 35 by oxygen plasma, since the resist film 36 is buried inside the wiring groove 35, a silicon oxide layer is formed on the side and bottom of the wiring groove 35. Therefore, the parasitic capacitance between the metal wires 38 can be reduced.
[0072]
(Modification of Fourth Embodiment)
Hereinafter, a method for manufacturing a semiconductor device according to a modification of the fourth embodiment will be described with reference to FIGS.
[0073]
After a process similar to that of the fourth embodiment, ashing using oxygen plasma is performed, and as shown in FIG. 8A, a portion of the resist film 36 existing on the second insulating film 33, The entire resist pattern 34 on which the cured layer 34a is formed is removed. As the plasma etching using an oxygen gas, the down-flow etching is performed at a degree of vacuum of 13.3 Pa or less for a longer time than in the second embodiment. In this manner, similarly to the fourth embodiment, the first silicon oxide layer 37 having a small thickness is formed on the upper surface of the second insulating film 33, while the side and bottom of the wiring groove 35 are formed on the upper surface of the second insulating film 33. No silicon oxide layer is formed.
[0074]
Next, as shown in FIG. 8B, the resist film 36 embedded in the wiring groove 35 is removed by a wet etching method using a chemical solution having resist solubility, for example, a chemical solution containing amine.
[0075]
Next, anisotropic RIE for applying a bias voltage to the silicon substrate 31 is performed to apply 2.0 to 2.1 g / cm to the wall and bottom of the wiring groove 35. ³ A second silicon oxide layer 39 having a high density of about 20 nm and a thickness of about 20 nm or less is formed. In this case, when anisotropic RIE is performed at a degree of vacuum of 13.3 Pa or less, 2.0 to 2.1 g / cm ³ The second silicon oxide layer 39 having a high density and a thickness of about 10 to 15 nm can be formed. Incidentally, the first silicon oxide layer 37 formed on the upper surface of the second insulating film 33 is increased in density and increased in thickness by this anisotropic RIE. Since it is removed, there is no particular problem.
[0076]
Next, as shown in FIG. 8D, a tantalum nitride film is formed by a sputtering method on the second insulating film 33 including the inside of the wiring groove 35 where the second silicon oxide layer 39 is formed. After the deposition, a copper film is deposited on the tantalum nitride film by an electrolytic plating method, and thereafter, a portion of the copper film and the tantalum nitride film existing on the second insulating film 33 is removed by a CMP method. Then, as shown in FIG. 7C, inside the wiring groove 35 in which the second silicon oxide layer 39 is formed, a barrier metal layer 38a made of a tantalum nitride film and a main wiring made of a copper film are formed. A metal wiring 38 including the layer 38b is formed. At this time, the first silicon oxide layer 37 formed on the upper surface of the second insulating film 33 is removed by performing over polishing by the CMP method.
[0077]
According to the modification of the fourth embodiment, the wall and the bottom of the wiring groove 35 have a thickness of 2.0 to 2.1 g / cm. ³ Since the second silicon oxide layer 39 having a high density of about 20 nm and a thickness of about 20 nm or less can be formed, even if oxygen plasma is supplied in a later step, oxygen ions are not removed from the second silicon oxide layer 39. Since the layer 39 cannot pass through and the thickness of the second silicon oxide layer 39 does not increase, the parasitic capacitance between the metal wires 38 can be reliably reduced.
[0078]
【The invention's effect】
According to the first semiconductor device of the present invention, the thickness of the silicon oxide layer formed on the wall and the bottom of the wiring groove does not increase even if oxygen plasma is supplied in a later step. Can be reliably reduced.
[0079]
According to the second semiconductor device of the present invention, the silicon oxide layer having a high relative dielectric constant between the metal wirings has a uniform and small thickness, so that the parasitic capacitance between the metal wirings is surely reduced. can do.
[0080]
According to the first method for manufacturing a semiconductor device according to the present invention, the resist pattern is removed by wet etching after removing the hardened layer on the surface of the resist pattern by dry etching using an etching gas containing oxygen. In the removing step, the wall and bottom of the wiring groove are not exposed to oxygen plasma, so that the parasitic capacitance between the metal wirings can be reliably reduced.
[0081]
According to the second method for manufacturing a semiconductor device of the present invention, after the resist film is embedded in the wiring groove, the hardened layer on the surface of the resist pattern is removed by dry etching using an etching gas containing oxygen. Since the resist pattern is removed by etching, in the step of removing the resist pattern, the walls and the bottom of the wiring groove are not exposed to oxygen plasma, so that the parasitic capacitance between the metal wirings can be reliably reduced.
[Brief description of the drawings]
FIG. 1 is a sectional view of a semiconductor device according to a first embodiment.
FIGS. 2A to 2C are cross-sectional views illustrating respective steps of a method for manufacturing a semiconductor device according to a second embodiment.
FIGS. 3A to 3C are cross-sectional views illustrating respective steps of a method for manufacturing a semiconductor device according to a second embodiment.
FIGS. 4A to 4C are cross-sectional views illustrating respective steps of a method for manufacturing a semiconductor device according to a third embodiment.
FIGS. 5A to 5C are cross-sectional views illustrating respective steps of a method for manufacturing a semiconductor device according to a third embodiment.
FIGS. 6A to 6D are cross-sectional views illustrating respective steps of a method for manufacturing a semiconductor device according to a fourth embodiment.
FIGS. 7A to 7C are cross-sectional views illustrating respective steps of a method for manufacturing a semiconductor device according to a fourth embodiment.
FIGS. 8A to 8D are cross-sectional views illustrating respective steps of a method for manufacturing a semiconductor device according to a modification of the fourth embodiment.
FIG. 9 is a sectional view of a conventional semiconductor device.
FIG. 10 is a sectional view showing each step of a conventional method for manufacturing a semiconductor device.
FIG. 11 is a diagram showing an example of a chemical formula of carbon-containing silicon oxide.
FIG. 12 is a diagram showing a chemical formula of silicon oxide obtained by bonding oxygen to carbon-containing silicon oxide.
[Explanation of symbols]
1 Silicon substrate
2 First insulating film
3 Second insulating film
5 Wiring groove
6 Silicon oxide layer
7 Metal wiring
7a barrier metal layer
7b Main wiring layer
11 Silicon substrate
12 First insulating film
13 Second insulating film
14 Resist pattern
14a Hardened layer
15 Wiring groove
16 Silicon oxide layer
17 metal wiring
17a barrier metal layer
17b Main wiring layer
21 Silicon substrate
22 First insulating film
23 Second insulating film
24 resist pattern
24a hardened layer
25 Wiring groove
26 Silicon oxide layer
27 metal wiring
27a barrier metal layer
27b Main wiring layer
31 Silicon substrate
32 First insulating film
33 Second insulating film
34 Resist pattern
34a hardened layer
35 Wiring groove
36 Resist film
37 silicon oxide layer (first silicon oxide layer)
38 metal wiring
38a barrier metal layer
38b Main wiring layer
39 Second silicon oxide layer

Claims

Forming an insulating film made of a carbon-containing silicon oxide film on the substrate,
Etching the insulating film using a resist pattern as a mask to form a wiring groove in the insulating film;
Forming a resist film so that the wiring groove is filled;
Removing the portion of the resist film existing outside the wiring groove by dry etching;
Removing a portion of the resist film present inside the wiring groove by wet etching;
Forming a metal wiring by embedding a metal film in the wiring groove.

A step of supplying a plasma to the inside of the wiring groove, between the step of removing a portion of the resist film existing inside the wiring groove and the step of embedding a metal film in the wiring groove. The method for manufacturing a semiconductor device according to claim 1.

The plasma contains oxygen and is supplied under a pressure of 13.3 Pa or less;
3. The method according to claim 2, wherein a silicon oxide layer is formed on a wall or a bottom of the wiring groove after supplying the plasma.

3. The method according to claim 2, wherein the supply of the plasma is performed by anisotropic RIE.

4. The method according to claim 3, wherein the density of the silicon oxide layer is 2.0 g / cm ³ or more, and the thickness of the silicon oxide layer is 20 nm or less. 5.