JP2004055954A

JP2004055954A - Semiconductor integrated circuit and layout method thereof

Info

Publication number: JP2004055954A
Application number: JP2002213542A
Authority: JP
Inventors: Nobuo Ida; 井田　紳夫
Original assignee: Renesas Micro Systems Co Ltd
Current assignee: Renesas Micro Systems Co Ltd
Priority date: 2002-07-23
Filing date: 2002-07-23
Publication date: 2004-02-19

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor integrated circuit for realizing reduction in EMI noise and reworkability and to provide a layout method thereof. <P>SOLUTION: The ASIC type semiconductor integrated circuit such as an embedded array and a cell base IC is provided with a power supply capacity cell acting like a decoupling capacitor for EMI noise reduction and using a diffusion layer in common, and a functional block cell capable of configuring a circuit including a NAND, a NOR, and a flip-flop through revision of its wiring layer. The semiconductor integrated circuit is characterized in that revising only the wiring layer provides desired EMI noise reduction and reworkability on the occurrence of revision of the circuit due to a specification change or the like. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路およびそのレイアウト方法に関し、特にＥＭＩノイズ低減とリワークビリティとをも持たせた半導体集積回路およびそのレイアウト方法に関する。
【０００２】
【従来の技術】
最近は、半導体集積回路（以下ＬＳＩという）におけるＥＭＩノイズ対策が重要となってきており、そのＥＭＣ問題はシステム・装置やボード・プリント基板のレベルで顕在化する。このＬＳＩのエンベデットアレイやセルベースＩＣ，スタンダードセルにおいては、デカップリングコンデンサを配置してＥＭＩノイズの低減を図ることができる。従来技術として、機能ブロックセル（ロジックゲートセル）を配置しないエリアに対し、電源容量セルを可能な限り配置していた。
【０００３】
図６は従来技術の公知例（特開２０００−２７７６１８号公報「ＬＳＩ配置方法」）を示す配置図である。この図６は、ＬＳＩチップの一部を示したものであり、機能ブロックセル（ロジックゲートセル）１１には、ユーザー回路であるＮＡＮＤ，ＮＯＲ，フリップ・フロップ等のユーザー回路が構成され、残ったエリアには電源容量セル１２を敷詰めていた。
【０００４】
続いて、従来の最適マスタ見積り方法を、図７のフロー図により説明する。まずその構成を説明する。ステップＳ１は回路規模の設定し、ステップＳ２は最適マスタの選択をし、ステップＳ３はチップサイズの設定、ステップＳ４はマスタの既存容量Ｃ１と搭載可能容量Ｃ３との設定、ステップＳ５はＥＭＩノイズ低減の目標値の設定で、その初期値は１５ｄＢとする。
【０００５】
ステップＳ６は所望のＥＭＩノイズ低減の為の容量セルによる容量Ｃ２の計算であり、その計算式は後述する。ステップＳ７は前記容量Ｃ２の設定、ステップＳ８はその容量Ｃ２および前記搭載可能容量Ｃ３のセル数計算で、各々容量Ｃ２のセル数はＣｅ２、容量Ｃ３のセル数はＣｅ３とする。
【０００６】
ステップＳ９は、前記セル数Ｃｅ２とセル数Ｃｅ３との大小を比較し、該当マスタで搭載可能かどうかを判断する。もし、セル数Ｃｅ２＜セル数Ｃｅ３で、セル数Ｃｅ２がセル数Ｃｅ３よりも小さいことを満足すれば、ステップＳ１０に進み、満足出来なければステップＳ２に戻り、再び最適マスタの選択を行う。最後に、ステップＳ１０はステップＳ１からＳ９の最適マスタ選択完了に伴い、次のＳＴＥＰ（配置配線）へと進む。
【０００７】
次に、ＥＭＩノイズ低減の計算式（概算値）を説明する。式中の容量Ｃ１は既存の容量値（ｐＦ）を示し、Ｃ２は電源容量セルにて実現される追加容量値（ｐＦ）を示す。
【０００８】
ＥＭＩノイズ低減値＝２０・ｌｏｇ×　（Ｃ１＋Ｃ２）　／Ｃ１　［ｄΒ］
この式から分かるように追加容量Ｃ２を大きくすることにより、ＥＭＩノイズの低減が図られる。この追加容量Ｃ２を大きくする為には、１セル当りの容量値が大きい容量セルとする必要があり、専用の容量セルを下地（ゲートポリ−拡散層間）で構成する。
【０００９】
この容量は、アルミ間容量やポリシリコンのポリシリ間の容量も考えられるが、自動配線の妨げるなるため、通常ゲート容量が多用される。また、ゲート容量はポリシリコンゲートと拡散層および内部セルに、予め碁盤目状（メッシュ状）に敷設させている電源ＶＤＤ・接地ＧＮＤ（ＶＳＳ）の配線に対し、ビアホールを採り接続させるだけで構成できる。従って、自動配線の妨げとならず、容量セルの上に配線層を自動配線することが可能である。
【００１０】
また、ゲート容量は平行平板コンデンサの絶縁物となる酸化膜圧が、アルミ配線間やポリシリ配線間の層間膜に比べ非常に薄いため、容量に対する対面積が小さくでき効率的である。
【００１１】
この容量セルで構成させるゲート容量は、ゲートを太らせ容量を大きくし専用設計されている。この構成の一例としては、ＭＯＳトランジスタの場合、０．０３４ｐＦ程度であるところ、同一セル数で６〜７倍となる０．２２８ｐＦ程度の容量値を確保することができる。
【００１２】
【発明が解決しようとする課題】
上述したとおり従来技術では、ＥＭＩノイズ低減のみに着目すると、電源容量セルをより多く配置する方が効果的であり、選択したマスタに搭載可能な限り電源容量セルを配置していた。しかし、この場合、ユーザ回路に変更があった場合に拡散層からの変更が必要となり、リワークビリティがなくなるという問題があった。
【００１３】
この問題点が生じる理由は、容量値の大きい容量セルは専用のセルであるため、マスク発注後にユーザ回路の変更があった場合には配線層のマスクのみでは変更できないからである。
【００１４】
また、上地切換えで機能ブロックセルとなるＦＩＬＬ（フィル）セルを配置することにより、ユーザ回路変更に対応できるが、リワークの場合、変更前回路に対し変更後回路でのタイミング調整を取る必要があり、適切な配置方法がなく対応が困難であった。なお、このＦＩＬＬ（フィル）セルとは、配線層の変更により、ＮＡＮＤ，ＮＯＲ、フリッププロップ等の機能ブロックとなるセルのことである。
【００１５】
そこで、どのレイアウト位置に配置された回路からも等間隔となる中央エリアにＦＩＬＬセルを配置することにより、リワークビリティを確保することができる。
【００１６】
本発明の目的は、以上の問題点を解決し、ＥＭＩノイズ低減とリワークビリティを実現する半導体集積回路及びレイアウト方法を提供することにある。
【００１７】
【課題を解決するための手段】
本発明の構成は、エンベデットアレイ，セルベースＩＣ等のＡＳＩＣ型半導体集積回路において、ＥＭＩノイズ低減のためのデカップリング容量となり拡散層を共通に使用した電源容量セルと、配線層の変更によりＮＡＮＤ、ＮＯＲ、フリップフロップを含む回路が構成できる機能ブロックセルを備え、仕様変更等による回路の変更が発生した場合に、配線層のみの変更により所望のＥＭＩノイズ低減とリワークビリティとを持たせたことを特徴とする。
【００１８】
本発明において、電源容量セルが、ゲート容量からなることができ、また、電源容量セルの敷詰めに際し、チップのデッドスペースとなるコーナーエリアへの優先配置し、チップ中央エリアにリワーク可能となるフィルセルを優先配置したり、さらに、内部セルにマクロが配置された場合、このマクロの配置に重ならない領域に電源容量セルを配置したり、電源容量セルが、Ｉ／Ｏセルに添って周回して配置されたりすることができる。
【００１９】
また、本発明の他の構成は、最適マスタ選択と短ＴＡＴ設計を行う半導体集積回路のレイアウト方法において　デカップリング容量となり拡散層を共通に使用した電源容量セルの敷詰めは、ＬＳＩチップのデッドスペースへの優先的な配置を行うことと、そのＬＳＩチップの中央エリアにリワーク可能となる機能ブロックセルの優先的な配置を行うこととし、かつＥＭＩノイズ対策に必要な容量から所定計算式により所望のＥＭＩノイズ低減に必要な容量セル数とリワークの回路変更に必要となるセル数を見積るようにしたことを特徴とする。
【００２０】
本発明において、ＥＭＩノイズ低減を見積もる計算式を、ＬＳＩチップの既存の容量値に対するこの既存の容量値と追加できる電源セルで実現できる容量値との和の容量値の比から求め、これら容量値に対する必要な容量セル数とリワークの回路変更分のリワーク可能となるフィルセル数を見積もることができ、また、リワーク可能となるフィルセル数が、ＬＳＩチップの既存のフィルセル数と前記リワーク用フィルセル数の全体回路数のうちの割合数との和以上により見積ることができる。
【００２１】
【発明の実施の形態】
次に、発明の実施の形態ついて図面により説明する。図１は本発明の一実施形態のフローチャートを示す。まず、その構成を説明する。本実施形態は、従来例の図７のフローチャートに対して、ステップＳ１１，Ｓ１２が付加されたものである。
【００２２】
ステップＳ１は回路規模の設定、ステップＳ２は最適マスタの選択。ステップＳ３はチップサイズの設定、ステップＳ４はマスタの既存容量Ｃ１と搭載可能容量Ｃ３との設定、ステップＳ５はＥＭＩノイズ低減の目標値の設定、その初期値は１５ｄＢとする。ステップＳ６は所望のＥＭＩノイズ低減の為の容量セルによる容量Ｃ２の計算で、そのＥＭＩノイズの計算式は発明の従来技術と同様であり、容量値の比を計算しているが、その他の要因、例えば、ＶＤＤ，ＧＮＤ本数や電源分離の有無を項として加えることも出来る。
【００２３】
ステップＳ７は容量Ｃ２の設定、ステップＳ８は容量Ｃ２および容量Ｃ３のセル数計算であり、各々容量Ｃ２のセル数はＣｅ２、容量Ｃ３のセル数はＣｅ３である。ステップＳ９はセル数Ｃｅ２とセル数Ｃｅ３との大小を比較し、該当マスタで搭載可能かどうかを判断する。もし、セル数Ｃｅ２＜セル数Ｃｅ３を満足すれば、追加したステップＳ１１に進み、満足出来なければステップＳ２に戻り再び最適マスタの選択を行う。
【００２４】
ステップＳ１１はリワーク用ゲート数の設定で、その初期値は１０％とする。ステップＳ１２は、セル数Ｃｅ３が、判定式（Ｃｅ３×０．１）＋Ｃｅ２＜Ｃｅ３を満足すればステップＳ１０に進み、満足できなければステップＳ２に戻り、再び最適マスタの選択を行う。ここで、最後にステップＳ１０は、ステップＳ１からステップＳ９の最適マスタ選択完了に伴い、次のＳＴＥＰ（配置配線）へ進む。
【００２５】
次に図１のフローで実現される半導体集積回路（ＬＳＩ）の例を、図２のＬＳＩの平面図を用いて説明する。このＬＳＩは、Ｉ／Ｏバッファ１と内部セル３を持ち構成されるＬＳＩチップ２において、容量セル４とＦＩＬＬ（フィル）セル５とを配置している。容量セル４は、電源ＶＤＤ−接地ＧＮＤ（ＶＳＳ）間にコンデンサを構成したもので、ＥＭＩノイズを低減させる目的がある。ＦＩＬＬ（フィル）セル５は、配線層の接続を変更することにより、ＮＡＮＤ、ＮＯＲ、フリップフロップ等の回路が構成できる機能ブロックセルとなる。次に、内部セル３を説明する。内部セル３にはユーザー回路を構成するが、未使用セルには容量セル４、またはＦＩＬＬ（フィル）セル５を配置する。
【００２６】
さらに、図１の実施例のフローチャートの動作を説明する。まず、ステップＳ１からステップＳ３において、ユーザーの回路規模が設定されれば、マスタが設定され、続いてチップサイズと前記容量Ｃ１，Ｃ３が設定される。ステップＳ５からステップＳ７において、所望のＥＭＩノイズ低減目標値が設定されれば、前記目標値が実現出来る容量Ｃ２が設定される。さらに、ステップＳ８からＳ９において、容量を構成するセル数の換算を行い、配置可能かどうかを判定する。以上、ステップＳ１〜ステップＳ９は従来と同一フローである。
【００２７】
本発明の実施形態は、ステップＳ１１，Ｓ１２を特徴とし、ステップＳ１１はリワーク用のゲート数を見積り設定するが、ステップＳ１２は、例えばリワーク用ゲート数が全体回路の１０％を占める場合には、（Ｃｅ３×０．１）＋Ｃｅ２≦Ｃｅ３の判定式により配置可能かどうか最終判定を行う。
【００２８】
次に、図２の配置の具体例を用いて、本実施形態の使用方法を説明する。ユーザー回路にリワーク用ゲートを全体回路の１０％分埋め込んでおくとする。リワークは、どこに配置された回路に変更があるかどうか、分らないため、どの回路からも等間隔となる中央エリアを選び配置を行う。
【００２９】
なお、内部セル３が機能ブロックセルと、容量セル４とで構成される理由を説明する。内部セル３の全てのセルをユーザー回路とすることは、ユーザー回路同士やユーザー回路とＩ／Ｏバッファとの配線が実現困難となり、最悪未配線となるため、実際の配線性も考慮した場合の使用可能なセル数には限界がある。
【００３０】
この使用可能なセル数の限界は、ユーザー回路の構成や配線層として何層アルミまで使用できるかにより異なってくる。一般に、内部セル３の領域に対してセルを配置できる面積は通常５０〜６０％と言われている。従って、内部セル３には、ユーザー回路が全体の５０〜６０％のセルを占め、残りの４０〜５０％のセルに対しては、容量セル４を追加配置することが可能である。
【００３１】
このＥＭＩノイズ低減は、概ね既存の容量値に対し追加容量を幾らくらいに出来るかにより決まる。この時に追加容量値はデッドスペースとなるコーナー部に配置した図２に示す容量セル４と内部セル３の４０〜５０％を占める容量セル４の合計が追加容量値となる。
【００３２】
本発明の実施形態を使用した場合の最適マスタ選択の具体例を、次の表１に示す。
【００３３】
【表１】

【００３４】
この表１に示すように、マスタ１では、セル数Ｃｅ３＜セル数Ｃｅ２のため、所望のＥＭＩノイズ低減が不可能となるが、マスタ２では、セル数Ｃｅ３＞セル数Ｃｅ２のため、所望のＥＭＩノイズ低減が可能であり、Ｃｅ３−Ｃｅ２＝７８９４９（Ｃｅｌｌ）分のＦＩＬＬ（フィル）セルが配置可能となり、リワークビリティを持たせることができる。
【００３５】
図３は本発明の第２の実施形態の平面図である。図３は、図２と比較して、マクロ６を配置した場合の例である。容量セル４、ＦＩＬＬ（フィル）セル５を配置し、内部セル３には、ユーザー回路及び容量セルを配置することは、図２の場合と同様である。ＦＩＬＬ（フィル）セル５の配置は、マクロ６の配置と重ならないようにし、かつＥＭＩノイズ計算式の必要セル数を満たしていれば構わない。また、リワークビリティを考慮していれば、如何様にも配置位置及び配置セル数を変更しても構わない。
【００３６】
図４は本発明の第３の実施形態の平面図である。この実施形態では、容量セル４を、図２の配置より増加させ、ＦＩＬＬ（フィル）セル５の配置セル数を減少させた場合の実施形態である。
【００３７】
図５は本発明の第４の実施形態の平面図である。この実施形態では、容量セル４をＩ／Ｏバッファに添い周回させると共に、セル数を増加させた場合の例である。この場合、ＦＩＬＬ（フィル）セル５は中央エリアを４分割して配置させている。このＦＩＬＬ（フィル）セル５は、前記計算式の必要セルを満たしていれば、如何様にも分割配置しても構わない。
【００３８】
以上本発明の各実施形態について説明したが、本発明は、これら実施形態に限定されるものではなく、種々の様態を採ることができる。例えば、上記実施形態では、容量セル４の構成を内部セル３の領域にのみ配置させたが、Ｉ／Ｏバッファ１の領域の一部に容量セル４を構成し、そのＩ／Ｏバッファに構成した容量セルと内部セルに構成した容量セルとの合成容量により、デカップリングコンデンサを実現するようにしてもよい。
【００３９】
【発明の効果】
以上説明したように、本発明の構成によれば、中央エリアにＦＩＬＬ（フィル）セルを優先配置しているため、どの回路に変更が生じた場合にもリワークビリティを持たせることができるという効果がある。また、タイミング等が完全には確定しない状態であっても回路規模が増加することが無い場合ならば、拡散層の先行マスク発注が出来るという利点があり、この先行マスクの発注により、拡散層の製造が停滞なく行え、ＥＳ出荷までの期間を短縮することが可能であるという効果もある。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を説明するフローチャート。
【図２】図１の実施形態のレイアウトを説明する平面図。
【図３】本発明の第２の実施形態のレイアウトを説明する平面図。
【図４】本発明の第３の実施形態のレイアウトを説明する平面図。
【図５】本発明の第３の実施形態のレイアウトを説明する平面図。
【図６】従来例のレイアウトを説明する平面図。
【図７】従来例のレイアウトを説明するフローチャート。
【符号の説明】
１　　Ｉ／Ｏバッファ
２　　ＬＳＩチップ
３　　内部セル
４　　容量セル
５　　フィル（ＦＩＬＬ）セル
６　　マクロ
１１　　機能ブロックセル（ロジックゲートセル）
１２　　電源容量セル
Ｃ１　　マスタの既存容量
Ｃ２　　所望のＥＭＩ　ノイズ低減の為の容量セルによる容量
Ｃ３　　搭載可能容量
Ｃｅ２　　Ｃ２容量セルによる容量分のセル数
Ｃｅ３　　Ｃ３搭載可能容量分のセル数[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor integrated circuit and a layout method thereof, and more particularly to a semiconductor integrated circuit having EMI noise reduction and reworkability and a layout method thereof.
[0002]
[Prior art]
Recently, measures against EMI noise in semiconductor integrated circuits (hereinafter referred to as LSIs) have become important, and the EMC problem has become apparent at the level of systems, devices, boards, and printed circuit boards. In this LSI embedded array, cell-based IC, and standard cell, EMI noise can be reduced by disposing a decoupling capacitor. As a conventional technique, a power supply capacity cell is arranged as much as possible in an area where a functional block cell (logic gate cell) is not arranged.
[0003]
FIG. 6 is a layout diagram showing a known example of the prior art (Japanese Unexamined Patent Application Publication No. 2000-277618 “LSI placement method”). FIG. 6 shows a part of an LSI chip. User circuits such as NAND, NOR, and flip-flops are formed in functional block cells (logic gate cells) 11, and the remaining circuits remain. The power supply capacity cells 12 were spread all over the area.
[0004]
Next, a conventional optimal master estimation method will be described with reference to a flowchart of FIG. First, the configuration will be described. Step S1 sets the circuit scale, step S2 selects the optimum master, step S3 sets the chip size, step S4 sets the existing capacity C1 and mountable capacity C3 of the master, and step S5 reduces EMI noise. The initial value is set to 15 dB.
[0005]
Step S6 is the calculation of the capacitance C2 by the capacitance cell for the desired EMI noise reduction, and the calculation formula will be described later. In step S7, the capacity C2 is set, and in step S8, the number of cells of the capacity C2 and the mountable capacity C3 is calculated. The number of cells of the capacity C2 is Ce2 and the number of cells of the capacity C3 is Ce3.
[0006]
A step S9 compares the cell number Ce2 with the cell number Ce3 to determine whether or not the corresponding master can be mounted. If it is satisfied that the number of cells Ce2 <the number of cells Ce3 and the number of cells Ce2 is smaller than the number of cells Ce3, the process proceeds to step S10. If the number of cells is not satisfied, the process returns to step S2 to select the optimum master again. Finally, step S10 proceeds to the next STEP (placement and wiring) with the completion of the selection of the optimum master in steps S1 to S9.
[0007]
Next, a calculation formula (approximate value) for EMI noise reduction will be described. The capacitance C1 in the equation indicates an existing capacitance value (pF), and C2 indicates an additional capacitance value (pF) realized by the power supply capacitance cell.
[0008]
EMI noise reduction value = 20 · log × (C1 + C2) / C1 [dΒ]
As can be seen from this equation, the EMI noise can be reduced by increasing the additional capacitance C2. In order to increase the additional capacitance C2, it is necessary to use a capacitance cell having a large capacitance value per cell, and a dedicated capacitance cell is constituted by a base (gate poly-diffusion layer).
[0009]
This capacitance may be a capacitance between aluminum or a capacitance between polysilicon and polysilicon. However, since it interferes with automatic wiring, a gate capacitance is generally used frequently. Further, the gate capacitance is configured by simply connecting via holes to the power supply VDD and ground GND (VSS) wirings previously laid in a grid pattern (mesh shape) on the polysilicon gate, the diffusion layer, and the internal cell. it can. Therefore, the wiring layer can be automatically wired on the capacitor cell without hindering the automatic wiring.
[0010]
Further, the gate capacitance is very thin because the oxide film pressure acting as an insulator of the parallel plate capacitor is very thin as compared with the interlayer film between the aluminum wiring and the polysilicon wiring, so that the area with respect to the capacitance can be made small and efficient.
[0011]
The gate capacitance constituted by this capacitance cell is designed specifically for increasing the gate width and increasing the capacitance. As an example of this configuration, when the MOS transistor is about 0.034 pF, a capacitance value of about 0.228 pF, which is 6 to 7 times the same number of cells, can be secured.
[0012]
[Problems to be solved by the invention]
As described above, in the related art, if only attention is paid to EMI noise reduction, it is more effective to arrange more power supply capacity cells, and the power supply capacity cells are arranged as much as possible in the selected master. However, in this case, when there is a change in the user circuit, a change from the diffusion layer is required, and there is a problem that reworkability is lost.
[0013]
The reason that this problem occurs is that since the capacitance cell having a large capacitance value is a dedicated cell, if the user circuit is changed after ordering the mask, it cannot be changed only by the mask of the wiring layer.
[0014]
Further, by arranging a FILL (fill) cell which becomes a functional block cell by switching over the ground, it is possible to cope with a user circuit change. However, in the case of rework, it is necessary to adjust the timing in the circuit before change with respect to the circuit before change. There was no appropriate arrangement method and it was difficult to respond. Note that the FILL (fill) cell is a cell that becomes a functional block such as a NAND, a NOR, and a flip prop by changing a wiring layer.
[0015]
Therefore, reworkability can be ensured by arranging the FILL cells in the central area at equal intervals from the circuits arranged in any layout position.
[0016]
An object of the present invention is to provide a semiconductor integrated circuit and a layout method which solve the above problems and realize EMI noise reduction and reworkability.
[0017]
[Means for Solving the Problems]
The configuration of the present invention provides a power supply capacitor cell which becomes a decoupling capacitor for reducing EMI noise and commonly uses a diffusion layer in an ASIC type semiconductor integrated circuit such as an embedded array, a cell-based IC, and the like. A function block cell capable of forming a circuit including a NOR and a flip-flop is provided. When a circuit change due to a specification change or the like occurs, a desired EMI noise reduction and reworkability are provided by changing only the wiring layer. Features.
[0018]
In the present invention, the power supply capacity cell can be composed of a gate capacitance, and when filling the power supply capacity cell, the fill cell is preferentially arranged in a corner area serving as a dead space of a chip and can be reworked in a chip central area. When a macro is arranged in an internal cell, a power supply capacity cell is arranged in a region that does not overlap this macro arrangement, or the power supply capacity cell circulates along with the I / O cell. Or can be placed.
[0019]
In another configuration of the present invention, in a layout method of a semiconductor integrated circuit for performing an optimal master selection and a short TAT design, a power supply capacitor cell which becomes a decoupling capacitor and uses a diffusion layer in common is a dead space of an LSI chip. And the priority arrangement of functional block cells that can be reworked in the central area of the LSI chip. The number of cells required for EMI noise reduction and the number of cells required for rework circuit change are estimated.
[0020]
In the present invention, a calculation formula for estimating EMI noise reduction is obtained from the ratio of the capacitance value of the existing capacitance value of the LSI chip to the capacitance value that can be realized by the additional power supply cell. And the number of fill cells that can be reworked for the circuit change of rework can be estimated, and the number of fill cells that can be reworked is the total number of the existing fill cells of the LSI chip and the total number of rework fill cells. It can be estimated from the sum of the ratio and the number of circuits in the circuit.
[0021]
BEST MODE FOR CARRYING OUT THE INVENTION
Next, embodiments of the invention will be described with reference to the drawings. FIG. 1 shows a flowchart of an embodiment of the present invention. First, the configuration will be described. In this embodiment, steps S11 and S12 are added to the flowchart of FIG. 7 of the conventional example.
[0022]
Step S1 sets the circuit scale, and step S2 selects the optimum master. Step S3 sets the chip size, step S4 sets the existing capacity C1 and the mountable capacity C3 of the master, step S5 sets the target value of EMI noise reduction, and its initial value is 15 dB. Step S6 is a calculation of the capacitance C2 by the capacitance cell for reducing the desired EMI noise. The calculation formula of the EMI noise is the same as that of the prior art of the invention, and the ratio of the capacitance value is calculated. For example, the number of VDD and GND lines and the presence or absence of power supply separation can be added as terms.
[0023]
Step S7 is for setting the capacity C2, and step S8 is for calculating the number of cells of the capacity C2 and the capacity C3. The number of cells of the capacity C2 is Ce2 and the number of cells of the capacity C3 is Ce3. In step S9, the size of the cell number Ce2 and the cell number Ce3 are compared to determine whether or not the corresponding master can be mounted. If the number of cells Ce2 <the number of cells Ce3 is satisfied, the process proceeds to the added step S11. If the number of cells is not satisfied, the process returns to step S2 to select the optimum master again.
[0024]
In step S11, the number of rework gates is set, and its initial value is set to 10%. In step S12, if the cell number Ce3 satisfies the determination formula (Ce3 × 0.1) + Ce2 <Ce3, the process proceeds to step S10. If not, the process returns to step S2 to select the optimum master again. Here, finally, in step S10, with the completion of the selection of the optimum master in steps S1 to S9, the process proceeds to the next STEP (placement and wiring).
[0025]
Next, an example of a semiconductor integrated circuit (LSI) realized by the flow of FIG. 1 will be described with reference to a plan view of the LSI of FIG. In this LSI, a capacity cell 4 and a FILL (fill) cell 5 are arranged in an LSI chip 2 having an I / O buffer 1 and an internal cell 3. The capacitance cell 4 has a capacitor formed between the power supply VDD and the ground GND (VSS), and has a purpose of reducing EMI noise. The FILL (fill) cell 5 is a functional block cell in which a circuit such as a NAND, a NOR, or a flip-flop can be configured by changing the connection of the wiring layer. Next, the internal cell 3 will be described. A user circuit is formed in the internal cell 3, and a capacity cell 4 or a FILL (fill) cell 5 is arranged in an unused cell.
[0026]
Further, the operation of the flowchart of the embodiment of FIG. 1 will be described. First, in steps S1 to S3, if the circuit size of the user is set, a master is set, and then the chip size and the capacitances C1 and C3 are set. If a desired EMI noise reduction target value is set in steps S5 to S7, a capacity C2 that can achieve the target value is set. Further, in steps S8 to S9, the number of cells constituting the capacity is converted to determine whether the cells can be arranged. As described above, steps S1 to S9 are the same flow as in the related art.
[0027]
The embodiment of the present invention is characterized by steps S11 and S12. In step S11, the number of gates for rework is estimated and set. In step S12, for example, when the number of gates for rework occupies 10% of the entire circuit, A final determination is made as to whether or not arrangement is possible by a determination formula of (Ce3 × 0.1) + Ce2 ≦ Ce3.
[0028]
Next, a method of using the present embodiment will be described using a specific example of the arrangement shown in FIG. It is assumed that a rework gate is embedded in the user circuit for 10% of the entire circuit. In the rework, since it is not known whether or not there is a change in a circuit arranged, a central area having equal intervals from any circuit is selected and arranged.
[0029]
The reason why the internal cell 3 is composed of the functional block cell and the capacity cell 4 will be described. When all the cells of the internal cells 3 are used as user circuits, it becomes difficult to realize wiring between the user circuits or between the user circuit and the I / O buffer, and in the worst case, unwiring is not performed. There is a limit to the number of cells that can be used.
[0030]
The limit on the number of usable cells differs depending on the configuration of the user circuit and the number of aluminum layers that can be used as a wiring layer. Generally, it is said that the area where cells can be arranged with respect to the region of the internal cell 3 is usually 50 to 60%. Therefore, the user circuit occupies 50 to 60% of the total cells in the internal cells 3, and the capacity cells 4 can be additionally arranged in the remaining 40 to 50% of the cells.
[0031]
This EMI noise reduction generally depends on how much additional capacitance can be provided with respect to the existing capacitance value. At this time, the additional capacitance value is the sum of the capacitance cell 4 and the capacitance cell 4 occupying 40 to 50% of the internal cell 3 shown in FIG.
[0032]
Table 1 below shows a specific example of the optimal master selection when the embodiment of the present invention is used.
[0033]
[Table 1]

[0034]
As shown in Table 1, the master 1 cannot perform the desired EMI noise reduction because the cell number Ce3 <the cell number Ce2, but the master 2 does not have the desired EMI noise reduction because the cell number Ce3> the cell number Ce2. EMI noise can be reduced, FILL (fill) cells for Ce3-Ce2 = 78949 (Cell) can be arranged, and reworkability can be provided.
[0035]
FIG. 3 is a plan view of a second embodiment of the present invention. FIG. 3 shows an example in which a macro 6 is arranged as compared with FIG. The arrangement of the capacitance cell 4 and the FILL (fill) cell 5 and the arrangement of the user circuit and the capacitance cell in the internal cell 3 are the same as in the case of FIG. The arrangement of the FILL (fill) cells 5 may be such that it does not overlap with the arrangement of the macros 6 and satisfies the required number of cells in the EMI noise calculation formula. Also, if reworkability is taken into consideration, the arrangement position and the number of arrangement cells may be changed in any manner.
[0036]
FIG. 4 is a plan view of a third embodiment of the present invention. This embodiment is an embodiment in which the capacity cells 4 are increased from the arrangement of FIG. 2 and the number of arranged FILL (fill) cells 5 is reduced.
[0037]
FIG. 5 is a plan view of the fourth embodiment of the present invention. This embodiment is an example in which the capacity cell 4 is circulated along the I / O buffer and the number of cells is increased. In this case, the FILL (fill) cell 5 is arranged by dividing the central area into four parts. The FILL (fill) cell 5 may be divided and arranged in any manner as long as it satisfies the necessary cells of the above-mentioned formula.
[0038]
Although the embodiments of the present invention have been described above, the present invention is not limited to these embodiments, and can take various aspects. For example, in the above embodiment, the configuration of the capacity cell 4 is arranged only in the area of the internal cell 3. However, the capacity cell 4 is configured in a part of the area of the I / O buffer 1, and is configured in the I / O buffer. The decoupling capacitor may be realized by the combined capacitance of the capacitance cell thus configured and the capacitance cell configured as the internal cell.
[0039]
【The invention's effect】
As described above, according to the configuration of the present invention, the FILL (fill) cells are preferentially arranged in the central area, so that reworkability can be provided even if any circuit is changed. There is. In addition, if the circuit size does not increase even when the timing and the like are not completely determined, there is an advantage that an advance mask can be ordered for the diffusion layer. There is also an effect that the production can be performed without stagnation and the period until the shipment of the ES can be shortened.
[Brief description of the drawings]
FIG. 1 is a flowchart illustrating a first embodiment of the present invention.
FIG. 2 is a plan view illustrating a layout of the embodiment in FIG. 1;
FIG. 3 is a plan view illustrating a layout according to a second embodiment of the present invention.
FIG. 4 is a plan view illustrating a layout according to a third embodiment of the present invention.
FIG. 5 is a plan view illustrating a layout according to a third embodiment of the present invention.
FIG. 6 is a plan view illustrating a layout of a conventional example.
FIG. 7 is a flowchart illustrating a layout of a conventional example.
[Explanation of symbols]
Reference Signs List 1 I / O buffer 2 LSI chip 3 Internal cell 4 Capacitance cell 5 Fill (FILL) cell 6 Macro 11 Function block cell (logic gate cell)
12 Power supply capacity cell C1 Master existing capacity C2 Desired EMI Capacity C3 by capacity cell to reduce EMI noise Mountable capacity Ce2 C2 Number of cells by capacity of capacity cell Ce3 C3 Number of cells by capacity of mountable cell

Claims

In an ASIC type semiconductor integrated circuit such as an embedded array or a cell-based IC, a decoupling capacitor for reducing EMI noise, a power supply capacitor cell commonly using a diffusion layer, and a NAND, NOR, flip-flop by changing a wiring layer And a functional block cell that can constitute a circuit including a circuit. When a circuit change due to a specification change or the like occurs, only the wiring layer is changed to provide desired EMI noise reduction and reworkability. Semiconductor integrated circuit.

2. The semiconductor integrated circuit according to claim 1, wherein the power supply capacitance cell comprises a gate capacitance.

3. The semiconductor integrated circuit according to claim 1, wherein when laying down the power supply capacity cells, priority is placed in a corner area serving as a dead space of the chip, and priority is given to a fill cell capable of being reworked in a central area of the chip.

4. The semiconductor integrated circuit according to claim 1, wherein when a macro is arranged in the internal cell, the power supply capacity cell is arranged in a region not overlapping with the arrangement of the macro.

5. The semiconductor integrated circuit according to claim 1, wherein said power supply capacity cell is arranged around said I / O cell.

In the layout method of the semiconductor integrated circuit that performs the optimal master selection and the short TAT design, laying down the power supply capacity cell which becomes the decoupling capacity and commonly uses the diffusion layer is performed by placing the LSI chip in the dead space preferentially. The priority is given to the function block cells that can be reworked in the central area of the LSI chip, and the number of the capacity cells required for the desired EMI noise reduction is determined by a predetermined formula from the capacity required for the EMI noise countermeasures. A layout method for a semiconductor integrated circuit, wherein the number of cells required for a rework circuit change is estimated.

A calculation formula for estimating the EMI noise reduction is obtained from the ratio of the sum of the existing capacitance value to the existing capacitance value of the LSI chip and the capacitance value that can be realized by the power supply cell that can be added. 7. The layout method for a semiconductor integrated circuit according to claim 6, wherein the number of cells and the number of fill cells that can be reworked for the rework circuit change are estimated.

8. The layout method for a semiconductor integrated circuit according to claim 6, wherein the number of fill cells that can be reworked is estimated by the sum of the number of existing fill cells in the LSI chip and the ratio of the number of rework fill cells to the total number of circuits.