JP2004055872A - Method of designing power source circuit and power source circuit - Google Patents
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Abstract
Description
【０００１】
【発明の属する技術分野】
この発明は、ＬＳＩ設計における論理素子配置方法および、クロック設計方法などの手法を用いて設計する電源回路設計方法および電源回路に関する。
【０００２】
【従来の技術】
近年微細化技術が進歩し、配線が薄膜化されることにより、配線の抵抗が増大し、寄生容量も増大してきている。またＬＳＩ規模も益々増加している。そのため、配線の寄生素子や、ＬＳＩ中の論理素子（以下セルと記す）による電力消費量も増大してきている。そのためＬＳＩにおいて、局所的な電圧降下や、クロックの周期でフリップフロップが動作した直後の一時的な電圧降下が発生していた。
【０００３】
これらは、チップ誤動作の原因や、設計マージンを増やす原因となってきている。同問題に対し、従来の第１の手法としては、図１６に示すように、電力消費量の高いフリップフロップ等のセル３００を、セル配置領域のセル行３０１に均等に配置する手法がある。また、第２の手法としては、図１７に示すように、電源配線層とは別の配線層において均等にメッシュ状に電源配線を施す方法が一般に行われている。
【０００４】
図１７（Ａ）にチップの上から見た電源メッシュ配線を、（Ｂ）に横から見た電源メッシュ配線の例を示す。図１７の（Ａ）および（Ｂ）において２０１は電源メッシュ配線を示す。２０４はビア、２０３は各セル行に配置されたセルへ電源を供給する電源ラインの配線層、２０２は電源ライン２０３へ電源を供給する電源幹線の配線層、２０１は電源幹線２０２に電源を供給するメッシュ電源の配線層を表す。
【０００５】
このように電源メッシュ配線２０１から、ビア２０４を通して、電源幹線２０２へ電圧を供給することで、電源幹線２０２の電圧降下を防止することで、チップ内の電圧降下防止を図っていた。
また、特開平０８−２７２８３６号公報に示すように、論理素子の配置処理後、各セル行の消費電力を評価し、消費電力に応じて電源幅を調整することで、チップ上の電圧ばらつきを抑える方法、特開平１１−２３８８０２号公報に示すように、回路を論理素子群に分け、各論理素子群の消費電力が一様になるように調整しながら配置処理を行うことで、チップ上の電圧ばらつきを抑える方法等があった。
【０００６】
【発明が解決しようとする課題】
しかしながら上記従来の手法では、図１８（Ａ）に示すような局所的な電圧降下や、図１８（Ｂ）に示すような、フリップフロップがクロック周期で動作することに起因する一時的な電圧降下を防止することが不可能であった。
【０００７】
従来の第一の手法を用いて、電力消費量が高いセルを、チップ上に分散させて配置させても、チップ中心部分の電圧が、チップ周辺部分に比べて下がってしまうという問題が残った。更に、フリップフロップはクロック周期で同時に動作するため、クロックの周期でフリップフロップの動作直後に電圧が降下するという問題も解決することができなかった。
【０００８】
また、従来の第二の手法を用いて、メッシュ状電源配線により、電源を強化した場合も、一様にメッシュ配線を施すために、第一の手法を用いた場合と同様、チップ中心部の電源が、周辺部分に比べて下がるという問題が残った。更に、クロックの周期でフリップフロップが動作すると、その動作直後に電圧が降下するという問題も解決することができなかった。
【０００９】
また、特開平０８−２７２８３６号公報に示す方法では、消費電力の高いフリップフロップ等のセルの配置に制限がない。そのため、フリップフロップとそれ以外の論理素子が一つのセル行内に隣接して配置されることになる。従って、フリップフロップ以外の論理素子が、フリップフロップが動作することによって生じる電圧降下の影響を受け、動作スピードの劣化を受ける可能性があり、効率的な電源の強化が困難である。
【００１０】
また、特開平１１−２３８８０２号公報に示す方法では、チップの電圧降下の位置依存性を考慮していない。そのため、従来の第一の手法と同様、電力消費を分散させるだけに留まり、結果としてチップ中央の電圧が周辺に比べて低くなる結果となる。
【００１１】
したがって、この発明の目的は、チップ内での電圧のばらつきを抑え、電圧降下を小さくすることができる電源回路設計方法および電源回路を提供することである。
【００１２】
【課題を解決するための手段】
上記課題を解決するために、この発明の請求項１記載の電源回路設計方法は、ＬＳＩ設計における論理素子をセル配置領域に配置し、前記セル配置領域の各セル行に電源配線処理を行う電源回路設計方法であって、電力消費量の高い高駆動セルと高駆動セル以外の論理素子をそれぞれ別のセル行に配置し、前記高駆動セルの電源への電圧供給と前記高駆動セル以外の論理素子の電源への電圧供給を別にして電源配線処理を行う。
【００１３】
このように、電力消費量の高い高駆動セルと高駆動セル以外の論理素子をそれぞれ別のセル行に配置し、高駆動セルの電源への電圧供給と高駆動セル以外の論理素子の電源への電圧供給を別にして電源配線処理を行うので、電力消費量が多いセルを１箇所にまとめて配置し、同箇所に対して電源を強化することで、局所的な電圧降下や周期的な電圧降下を回避することができる。
【００１４】
請求項２記載の電源回路設計方法は、請求項１記載の電源回路設計方法において、高駆動セルはフリップフロップである。このように、高駆動セルはフリップフロップであるので、高駆動セルとしてフリップフロップを配置するセル行を特定すると、前記セル行を予めチップ内で電力消費が大きい部分として容易に特定できる。そのために、同セル行に対し電源を効率良く強化することが可能になる。電源を効率的に強化することで、フリップフロップの動作スピード劣化を防止することが可能である。また、フリップフロップ以外の論理セルも、フリップフロップが動作することによる電圧降下の影響を受けずにすむので、電圧降下によるスピードの劣化を防ぐことができる。これにより、クロック周期で発生する電圧降下と、チップ中央部の電圧降下の両方を回避することが可能となる。
【００１５】
請求項３記載の電源回路設計方法は、請求項１または２記載の電源回路設計方法において、高駆動セルを配置するセル行の電圧降下を計算し、この電圧降下分から前記セル行に供給する電源の電源幅を決定する。このように、高駆動セルを配置するセル行の電圧降下を計算し、この電圧降下分からセル行に供給する電源の電源幅を決定するので、電圧降下が発生しない電源幅を見積もり、フリップフロップ等への電源を強化することができる。
【００１６】
請求項４記載の電源回路設計方法は、ＬＳＩ設計における論理素子をセル配置領域に配置し、前記セル配置領域の各セル行に電源配線処理を行う電源回路設計方法であって、クロックバッファを第一のセル行に配置し、前記第一のセル行に隣接する第二のセル行にフリップフロップを配置し、前記第一のセル行と第二のセル行以外のセル行に他の論理素子を配置し、前記第一のセル行と第二のセル行に、前記他の論理素子の電源と別の電源から電圧を供給するように電源配線処理を行う。
【００１７】
このように、クロックバッファを第一のセル行に配置し、第一のセル行に隣接する第二のセル行にフリップフロップを配置し、第一のセル行と第二のセル行以外のセル行に他の論理素子を配置し、第一のセル行と第二のセル行に、他の論理素子の電源と別の電源から電圧を供給するように電源配線処理を行うので、電力消費量が多いセルを１箇所にまとめて配置し、同箇所に対して電源を強化することで、局所的な電圧降下や周期的な電圧降下を回避することができる。
【００１８】
すなわち、フリップフロップとクロックバッファの双方の、電圧降下に起因するスピード劣化を防ぐことが可能になる。また、クロックバッファとフリップフロップが隣接するセル行に配置され、両者の距離が近いため、クロックツリーの配線長が短くてすみ、従って消費電力削減の効果がある。更に、クロックツリー作成の際にバッファから複数のフリップフロップまでの距離を等しくすることが容易になるので、クロックスキューの削減の効果も期待できる。
【００１９】
請求項５記載の電源回路設計方法は、請求項４記載の電源回路設計方法において、第一のセル行および第二のセル行に供給する電源の電源幅を決定する際、前記第一のセル行および第二のセル行の電圧降下を計算し、前記電圧降下分から前記第一のセル行および第二のセル行の電源幅を決定するので、電圧降下が発生しない電源幅を見積もり、フリップフロップとクロックバッファへの電源を強化することができる。
【００２０】
請求項６記載の電源回路設計方法は、ＬＳＩ設計における論理素子をセル配置領域に配置する電源回路設計方法であって、前記セル配置領域のセル行毎に配置する電力消費量の高い高駆動セルの数を指定する。
【００２１】
このように、セル配置領域のセル行毎に配置する電力消費量の高い高駆動セルの数を指定することで、チップ中央のセル行などの電圧降下が大きいセル行に配置するフリップフロップ等の個数を少なくし、電圧降下の起こりにくいチップ周辺のセル行のフリップフロップ数を多くすることが可能になるので、チップ全体の電圧のばらつきを抑えることが可能になる。従って設計時マージン削減が可能になる。
【００２２】
請求項７記載の電源回路設計方法は、請求項６記載の電源回路設計方法において、論理素子の仮配置処理後に各セル行の電圧降下を見積もり、この見積もり結果を基に各セル行に配置する高駆動セルの数を、電圧降下の大きさの逆数に比例して配分させる。このように、論理素子の仮配置処理後に各セル行の電圧降下を見積もり、この見積もり結果を基に各セル行に配置する高駆動セルの数を、電圧降下の大きさの逆数に比例して配分させるので、予め電圧降下が起こりやすいセル行への、フリップフロップ等の個数を予め減らすことが可能になる。
【００２３】
請求項８記載の電源回路設計方法は、ＬＳＩ設計における論理素子をチップに配置し、前記論理素子に電源配線処理を行う電源回路設計方法であって、前記チップの中央部に電圧を供給する第一の電源と、前記チップの周辺部に電圧を供給する第二の電源への電圧供給を別電源として電源配線処理を行う。
【００２４】
このように、チップの中央部に電圧を供給する第一の電源と、チップの周辺部に電圧を供給する第二の電源への電圧供給を別電源として電源配線処理を行うので、チップ中央部の論理セルはチップ周辺部の論理セルが動作することによる電圧降下の影響を受けなくて済む。また、チップ中央部とチップ周辺部に供給する電源の電源供給元を別にし、電圧降下が大きく、消費電力量も大きいチップ中央部への論理セルに供給する電源の電源幅を太くし、電圧降下が小さいチップ周辺部への供給電源の電源幅を細くすることが可能であるので、チップ全体の電圧のばらつきを抑えることが可能である。従って設計時のマージン削減が可能になる。
【００２５】
請求項９記載の電源回路設計方法は、請求項８記載の電源回路設計方法において、第一の電源と第二の電源の仮配置処理後に電圧降下を見積もり、この見積もり結果を基にして前記第一の電源の幅と前記第二の電源の幅を決める。このように、電源配線の仮配置処理後に電圧降下を見積もり、この見積もり結果を基にして第一の電源の幅と第二の電源の幅を決めるので、電圧降下が発生しない電源幅を見積もり、電源を強化することができる。
【００２６】
請求項１０記載の電源回路設計方法は、請求項９記載の電源回路設計方法において、電圧降下の見積もり結果を基にチップ上の電圧降下が一様になるように、第一の電源幅および第二の電源幅を決定する。このように、電圧降下の見積もり結果を基にチップ上の電圧降下が一様になるように、第一の電源幅および第二の電源幅を決定するので、チップ内の電圧を一様にすることが可能となる。
【００２７】
請求項１１記載の電源回路は、チップのセル配置領域に配置された論理素子と、前記セル配置領域の各セル行への電源とを備えた電源回路であって、電力消費量の高い高駆動セルを一つ以上の予め決定したセル行に並べて配置し、前記セル行への電源を、前記高駆動セル以外の素子が配置されたセル行への電源とは別に設けた。
【００２８】
このように、電力消費量の高い高駆動セルを一つ以上の予め決定したセル行に並べて配置し、前記セル行への電源を、高駆動セル以外の素子が配置されたセル行への電源とは別に設けたので、クロック周期で同じタイミングで動作するフリップフロップ等を特定のセル行にまとめて配置し、他のセルと電源系統を分けることにより、チップ上電圧降下によるセルのスピード劣化を防ぐことが可能となる。
【００２９】
請求項１２記載の電源回路は、請求項１１記載の電源回路において、高駆動セルが配置されたセル行への電源の電源幅を、前記高駆動セル以外の素子が配置されたセル行への電源の電源幅より広げた。このように、高駆動セルが配置されたセル行への電源の電源幅を、前記高駆動セル以外の素子が配置されたセル行への電源の電源幅より広げたので、フリップフロップ等への電源を強化することができる。
【００３０】
請求項１３記載の電源回路は、チップのセル配置領域に配置された論理素子と、前記セル配置領域の各セル行への電源とを備えた電源回路であって、フリップフロップとほぼ同じタイミングで動作する素子であるクロックバッファを第一のセル行に、前記フリップフロップを第一のセル行に隣接した第二のセル行にそれぞれ並べて配置し、前記第一のセル行と第二のセル行の電源を、他の前記論理素子が配置されるセル行の電源と別電源とした。
【００３１】
このように、フリップフロップとほぼ同じタイミングで動作する素子であるクロックバッファを第一のセル行に、フリップフロップを第一のセル行に隣接した第二のセル行にそれぞれ並べて配置し、第一のセル行と第二のセル行の電源を、他の論理素子が配置されるセル行の電源と別電源としたので、クロックバッファを一つのセル行にまとめて配置し、セル行に隣接させてフリップフロップを配置するセル行を設け、電源系統を分けることで、チップ上電圧降下によるセルのスピード劣化を防ぐことが可能となるだけでなく、クロックにおける等長配線が容易になり、スキュー削減の効果もある。また、クロック配線長が短くなるので、消費電力削減の効果もある。
【００３２】
請求項１４記載の電源回路は、チップのセル配置領域に配置された論理素子と、前記セル配置領域の各セル行への電源とを備えた電源回路であって、チップ中央部のセル行より、チップ周辺部のセル行に配置するフリップフロップの数を多く配置した。
【００３３】
このように、チップ中央部のセル行より、チップ周辺部のセル行に配置するフリップフロップの数を多く配置したので、チップ中央のセル行の電圧降下が大きいセル行に配置するフリップフロップの個数を少なくし、電圧降下の起こりにくいチップ周辺のセル行のフリップフロップ数を多くすることで、チップ全体の電圧のばらつきを抑えることが可能になる。
【００３４】
請求項１５記載の電源回路は、チップに論理素子が配置された電源回路であって、前記チップ中央部へ電圧を供給する第一の電源と、前記チップ周辺部へ電圧を供給する第二の電源とを備え、前記第一の電源と前記第二の電源の電圧供給源を別にした。
【００３５】
このように、チップ中央部へ電圧を供給する第一の電源と、チップ周辺部へ電圧を供給する第二の電源とを備え、第一の電源と第二の電源の電圧供給源を別にしたので、電圧降下が大きく、消費電力量も大きいチップ中央部への論理セルに供給する電源の電源幅を太くし、電圧降下が小さいチップ周辺部への供給電源の電源幅を細くすることが可能となり、チップ全体の電圧のばらつきを抑えることが可能である。
【００３６】
【発明の実施の形態】
この発明の第１の実施の形態を図１〜図４に基づいて説明する。図１はこの発明の第１の実施の形態の電源回路設計方法に関わるセルの自動配置配線および電源配線強化方法の処理手順を示すフローチャートであって、電圧降下を防ぐためのセル配置、電源配線が完了するまでの処理手順を主に示す。
【００３７】
ＬＳＩ設計における論理素子をセル配置領域に配置し、セル配置領域の各セル行に電源配線処理を行う際、電力消費量の高い高駆動セルと高駆動セル以外の論理素子をそれぞれ別のセル行に配置し（ＳＴ２，ＳＴ３）、高駆動セルの電源への電圧供給と高駆動セル以外の論理素子の電源への電圧供給を別にして電源配線処理を行う（ＳＴ６）。また、高駆動セルを配置するセル行の電圧降下を計算し、この電圧降下分からセル行に供給する電源の電源幅を決定する（ＳＴ４，ＳＴ５）。
【００３８】
この場合、図１に示すように、まず、ステップＳＴ１において、回路の接続情報、セルのライブラリ、設計制約、電圧降下を計算するために必要なデータを読み込む。図２は、セルを配置する領域である、セル行を示す。図２における２１から２６は、セル行である。
【００３９】
次にステップＳＴ２において、ステップＳＴ１で読み込んだ回路の接続情報を基に高駆動セルとしてフリップフロップを配置する一つ以上の専用のセル行の数を決定し、選択する。
【００４０】
次にステップＳＴ３において図２に示す領域にセルの配置処理を行う。図３は、セルの配置方法を示す。ステップＳＴ３で、図２に示すセル行の中から、セル行２１と２５を選択し、フリップフロップを配置するためのセル行とする。図３において、２７はフリップフロップ、２８はフリップフロップ以外のセルを表す。
図３に示すように、セル行２１と２５にフリップフロップ２７を配置し、その他のセル行２２，２３，２４，２６にはフリップフロップ以外のセル２８を配置する。
【００４１】
次にステップＳＴ４において、ステップＳＴ３での配置結果から、各セル行の消費電力を見積もる。例えば、図３に示すように６つのセル行がある場合で、図３中のセル行２１および２５を、フリップフロップ２７を配置するセル行として選択し、セル行２２，２３，２４，２６をフリップフロップ以外のセル２８を配置するセル行とした場合を例に説明する。
【００４２】
各セル行（ｎ＝２１，２２，２３，２４，２５，２６）の消費電力を、セル行に配置されたセルの消費電力Ｐｇａｔｅの和として（式１）の式により見積もることが可能である。
Ｐｒｏｗ（ｎ）＝ΣＰｇａｔｅ …（式１）
次にステップＳＴ５において、ステップＳＴ４での消費電力見積もり結果を基にして、フリップフロップ２７を配置するセル行２１，２５の電源ラインの太さＷ（２１），Ｗ（２５）を決定する。例えば、フリップフロップ以外のセル２８を配置する４つのセル行２２，２３，２４，２６の平均消費電力を計算し、前記セル行の電源幅を１とした場合に、（式２）により決定する。
Ｗ（ｉ）＝α（Ｐｒｏｗ（ｉ）／（ΣＰｒｏｗ（ｊ）／４）） …（式２）
ｉ＝２１，２５、ｊ＝２２，２３，２４，２６、αは定数
（式２）により、以下の（式３）で、配線幅が求められたとする。
Ｗ（２１）＝α×１．５ …（式３−１）
Ｗ（２５）＝α×１．７ …（式３−２）
Ｗ（２２）＝Ｗ（２３）＝Ｗ（２４）＝Ｗ（２６）＝α …（式３−３）
次にステップＳＴ６で、（式３）に示すようにステップＳＴ５で決定した配線幅に基づき電源配線処理を行う。図４は電源配線を施した結果を示す。
【００４３】
次にステップＳＴ７でクロックツリーを生成する。
【００４４】
次にステップＳＴ８で詳細配線処理を行う。上記設計方法により設計された電源回路は、フリップフロップ２７が配置されたセル行２１，２５への電源の電源幅を、フリップフロップ２７以外の素子が配置されたセル行２２，２３，２４，２６への電源の電源幅より広げた構成となる。
【００４５】
このようにフリップフロップを特定のセル行にまとめて配置し、更に他の論理セルと電源を分けることで、他のセルはフリップフロップが原因である電圧降下の影響を受けることがない。
【００４６】
また、フリップフロップ専用のセル行への供給電源幅を調整することで、フリップフロップがクロック周期で動作する時に発生する周期的な電圧降下も防ぐことが可能になる。
【００４７】
従って、回路全体において、電圧降下を効率良く防ぐことが可能になり、誤動作やスピードの劣化を回避することができる。
【００４８】
この発明の第２の実施の形態を図５〜図７に基づいて説明する。図５はこの発明の第２の実施の形態の電源回路設計方法に関わるセルの自動配置配線および電源配線強化方法の処理手順を示すフローチャートである。
【００４９】
ＬＳＩ設計における論理素子をセル配置領域に配置し、セル配置領域の各セル行に電源配線処理を行う際、クロックバッファを第一のセル行に配置し、第一のセル行に隣接する第二のセル行にフリップフロップを配置し、第一のセル行と第二のセル行以外のセル行に他の論理素子を配置し（ＳＴ５２〜ＳＴ５４）、第一のセル行と第二のセル行に、他の論理素子の電源と別の電源から電圧を供給するように電源配線処理を行う（ＳＴ５７）。また、第一のセル行および第二のセル行に供給する電源の電源幅を決定する際、第一のセル行および第二のセル行の電圧降下を計算し、電圧降下分から第一のセル行および第二のセル行の電源幅を決定する（ＳＴ５５，ＳＴ５６）。
【００５０】
この場合、ステップＳＴ５１において、第１の実施形態と同様に、回路の接続情報、セルのライブラリ、設計制約、電圧降下を計算するために必要なデータを読み込む。
【００５１】
次にステップＳＴ５２において、クロックバッファを配置するセル行を予め決定する。
【００５２】
次にステップＳＴ５３において、クロックバッファを配置したセル行に隣接したセル行を、フリップフロップを配置するセル行として選択する。
【００５３】
次にステップＳＴ５４において、セルを配置する。図６は、図２におけるセル行２３をクロックバッファ配置用のセル行として選択し、前記セル行に隣接するセル行２２、セル行２４を、フリップフロップを配置用セル行として選択した場合において、セルを配置した例を示す。図６において、２９はクロックバッファを示し、２７はフリップフロップ、２８はクロックバッファとフリップフロップ以外の論理セルを示す。なお、クロックバッファ２９はフリップフロップ２７とほぼ同じタイミングで動作する素子である。
【００５４】
次にステップＳＴ５５において、電源降下を見積もる。電圧降下の見積もりとしては、例えば（式１）で示した方法により見積もる。
【００５５】
次にステップＳＴ５６で、クロックバッファ配置用のセル行、フリップフロップ配置用のセル行の電源幅を（式４）で決定する。
Ｗ（ｉ）＝α×（Ｐｒｏｗ（ｉ）／（ΣＰｒｏｗ（ｊ）／３）） …（式４）
ｉ＝２２，２３，２４、ｊ＝２１，２５，２６、αは定数
（式４）により計算された結果が、以下の（式５）であるとする。
Ｗ（２２）＝α×１．５ …（式５−１）
Ｗ（２３）＝α×１．７ …（式５−２）
Ｗ（２４）＝α×１．６ …（式５−３）
Ｗ（２１）＝Ｗ（２５）＝Ｗ（２６）＝α…（式５−４）
次にステップＳＴ５７で、電源配線処理を行う。図７は、電源配線処理を施した結果を示す。
【００５６】
次に、ステップＳＴ５８で、クロックツリーを生成する。
【００５７】
次に、ステップＳＴ５９で、詳細配線処理を行う。上記設計方法により設計された電源回路は、クロックバッファ２９、フリップフロップ２７が配置されたセル行２２，２３，２４への電源の電源幅を広げた構成となる。
【００５８】
この実施の形態では、第１の実施の形態と同様の効果に加えて、クロックツリー作成の際に、クロックバッファからフリップフロップへのツリー構造を容易に作ることができ、また、双方が特定のセル行に一列に配置されているために、一つのクロックバッファから複数のフリップフロップまでの距離を等しくすることが容易になる。それによって、スキューを削減することができる。また、クロックの総配線長が短くなるため、消費電力も削減される。
【００５９】
この発明の第３の実施の形態を図８〜図１０に基づいて説明する。図８はこの発明の第３の実施の形態の電源回路設計方法に関わるセルの自動配置方法の処理手順を示すフローチャートである。
【００６０】
ＬＳＩ設計における論理素子をセル配置領域に配置する際、セル配置領域のセル行毎に配置する電力消費量の高い高駆動セルの数を指定する（ＳＴ８４，ＳＴ８５）。また、論理素子の仮配置処理後に各セル行の電圧降下を見積もり、この見積もり結果を基に各セル行に配置する高駆動セルの数を、電圧降下の大きさの逆数に比例して配分させる（ＳＴ８２〜ＳＴ８４）。
【００６１】
この実施の形態では、セルの配置領域が図２に示す領域である場合を例にとって説明する。また、回路中には高駆動セルとして２０個のフリップフロップが含まれているものとする。ステップＳＴ８１において、回路の接続情報、セルのライブラリ、設計制約、電圧降下を計算するために必要なデータを読み込む。
【００６２】
次にステップＳＴ８２において、図２に示すセルの配置領域に対し、電圧降下を考慮せずにセルの配置処理を行う。配置結果を図９に示す。図９に示す配置結果では、フリップフロップ２７がセル配置領域上に一様に分布している。
【００６３】
次にステップＳＴ８３において、チップ上の電圧降下の大きさを見積もり、各セル行に、電圧降下の平均値を計算する。表１に見積もった電圧降下の大きさの結果を示す。
【００６４】
【表１】
表１に示すようにチップの中心に近いセル行２３，２４は、電圧降下が最大で、チップの外側のセル行２１，２６の電圧降下は小さい。
【００６６】
次にステップＳＴ８４において、電圧降下の見積もり結果に応じて各セル行に配置するフリップフロップの数を決定する。例えば、（式６）によって、各セル行に配置するフリップフロップの個数ＦＮを指定する。
ＦＮ（ｎ）＝２０×（Ｄｒｏｐ（ｎ）／Σｎ Ｄｒｏｐ（ｎ）） …（式６）
ｎ＝２１，２２，２３，２４，２５，２６
ここで、Ｄｒｏｐ（ｎ）は、電圧供給先である、ｎ番目のセル行の電圧降下値であり、Σｎ Ｄｒｏｐ（ｎ）は、電圧供給先である、全てのセル行の電圧降下値の和を表す。
【００６７】
表２に、（式６）で計算した、各セル行に配置するフリップフロップの個数を示す。
【００６８】
【表２】
次にステップＳＴ８５において、表２で決定したフリップフロップの数に基づき、セルの配置を行う。図１０は配置結果を示す。
【００７０】
次に、ステップＳＴ８６においてクロック生成を行い、ステップＳＴ８７において詳細配線を行う。上記設計方法により設計された電源回路は、チップ中央部のセル行より、チップ周辺部のセル行に配置する高駆動セルの数を多く配置した構成となる。
【００７１】
これにより、チップ上の電圧のばらつきを抑えることが可能になるので、設計時のマージンを抑えることが可能になる。
【００７２】
この発明の第４の実施の形態を図１１〜図１５に基づいて説明する。図１１はこの発明の第４の実施の形態の電源回路設計方法に関わる電源配線処理手順を示すフローチャートである。
【００７３】
ＬＳＩ設計における論理素子をチップに配置し、論理素子に電源配線処理を行う際、チップの中央部に電圧を供給する第一の電源と、チップの周辺部に電圧を供給する第二の電源への電圧供給を別電源として電源配線処理を行う（ＳＴ１１６）。また、第一の電源と第二の電源の仮配置処理後に電圧降下を見積もり（ＳＴ１１２〜ＳＴ１１４）、この見積もり結果を基にしてチップ上の電圧降下が一様になるように、第一の電源幅および第二の電源幅を決定する（ＳＴ１１５〜ＳＴ１１８）。
【００７４】
この場合、ステップＳＴ１１１において、回路の接続情報、セルのライブラリ、設計制約、電圧降下を計算するために必要なデータを読み込む。
【００７５】
次にステップＳＴ１１２において、マクロセル等も含む回路中のセルを配置する。
【００７６】
次にステップＳＴ１１３において、電源配線処理を行う。図１２はＳＴ１１３で電源配線を行った結果を示す。図１２において、１０１はマクロセル以外へのセルへ供給するの電源の電源配線、１０２はマクロセルへ供給する電源の電源配線を示しており、両者の電源幅は等しいものとする。１０３はマクロセルである。また、電源配線１０１と１０２への電源の供給元は異なるものとする。
【００７７】
次にステップＳＴ１１４において、ステップＳＴ１１３で電源配線した結果から、電圧降下を見積もる。図１３は、チップの大きさは１０ミリ平方メートルの場合の、ステップＳＴ１１４でのチップ電圧の見積もり結果の例を示す。図１３のグラフにおいて、横軸はチップの左下を原点としたときのＸ座標、縦軸は、見積もった電圧の値を示している。図１３において（Ａ）はチップの左下を原点としたときのＹ座標が０の場合の電圧見積もり結果、（Ｂ）はＹ座標が５の時の電圧見積もり結果を示している。図１３に示す結果において、点線はチップ中の電圧の平均値を示す。
【００７８】
図１３（Ａ）からわかるように、チップの外側であれば、電圧降下の値は小さく、平均の電圧値よりも電圧は高くなっている。また、図１３（Ｂ）から分かるように、チップの内側ほど、電圧降下の値が大きく、平均の電圧値よりも電圧は低くなっている。
【００７９】
次にステップＳＴ１１５において、ＳＴ１１４で見積もった電圧降下の値を基に、電源配線幅を決定する。例えば（式７）により、電源配線１０１および１０２の太さを見積もる。
Ｗ（Ｎ）＝もとの電源幅×（平均電圧／電圧供給先の電圧） …（式７）
Ｎ＝１０１，１０２
ステップＳＴ１１５では、図１２に示す電圧の見積もり結果から、（式７）を使って電源幅を決定すると、電圧降下が大きいチップ中央へ供給する電源はもとの電源幅よりも太く、電圧降下が小さいチップ周辺の電源幅はもとの電源幅よりも細くなる。
【００８０】
次にステップＳＴ１１６において、ステップＳＴ１１５で決定した電源幅に基づき電源処理を行う。図１４は、電源配線幅変更後のチップ上の電圧を示す。図１５に示すように、電圧はチップ上で平均化されたことがわかる。
【００８１】
次にステップＳＴ１１７において、再度電圧降下および電圧を見積もる。ステップＳＴ１１７で見積もった結果がステップＳＴ１１８において判定され、許容範囲内であれば、電源配線処理を終了する。許容範囲内でなければステップＳＴ１１５に戻り、電源配線幅を再度決定する。
【００８２】
以上によれば、特にチップ中央部への供給電源幅を変更することで、チップ上の電圧のばらつきを抑えることが可能である。
【００８３】
【発明の効果】
この発明の請求項１記載の電源回路設計方法によれば、電力消費量の高い高駆動セルと高駆動セル以外の論理素子をそれぞれ別のセル行に配置し、高駆動セルの電源への電圧供給と高駆動セル以外の論理素子の電源への電圧供給を別にして電源配線処理を行うので、電力消費量が多いセルを１箇所にまとめて配置し、同箇所に対して電源を強化することで、局所的な電圧降下や周期的な電圧降下を回避することができる。
【００８４】
請求項２では、高駆動セルはフリップフロップであるので、高駆動セルとしてフリップフロップを配置するセル行を特定すると、前記セル行を予めチップ内で電力消費が大きい部分として容易に特定できる。そのために、同セル行に対し電源を効率良く強化することが可能になる。電源を効率的に強化することで、フリップフロップの動作スピード劣化を防止することが可能である。また、フリップフロップ以外の論理セルも、フリップフロップが動作することによる電圧降下の影響を受けずにすむので、電圧降下によるスピードの劣化を防ぐことができる。これにより、クロック周期で発生する電圧降下と、チップ中央部の電圧降下の両方を回避することが可能となる。
【００８５】
請求項３では、高駆動セルを配置するセル行の電圧降下を計算し、この電圧降下分からセル行に供給する電源の電源幅を決定するので、電圧降下が発生しない電源幅を見積もり、フリップフロップ等への電源を強化することができる。
【００８６】
この発明の請求項４記載の電源回路設計方法によれば、クロックバッファを第一のセル行に配置し、第一のセル行に隣接する第二のセル行にフリップフロップを配置し、第一のセル行と第二のセル行以外のセル行に他の論理素子を配置し、第一のセル行と第二のセル行に、他の論理素子の電源と別の電源から電圧を供給するように電源配線処理を行うので、電力消費量が多いセルを１箇所にまとめて配置し、同箇所に対して電源を強化することで、局所的な電圧降下や周期的な電圧降下を回避することができる。
【００８７】
すなわち、フリップフロップとクロックバッファの双方の、電圧降下に起因するスピード劣化を防ぐことが可能になる。また、クロックバッファとフリップフロップが隣接するセル行に配置され、両者の距離が近いため、クロックツリーの配線長が短くてすみ、従って消費電力削減の効果がある。更に、クロックツリー作成の際にバッファから複数のフリップフロップまでの距離を等しくすることが容易になるので、クロックスキューの削減の効果も期待できる。
【００８８】
請求項５では、第一のセル行および第二のセル行に供給する電源の電源幅を決定する際、第一のセル行および第二のセル行の電圧降下を計算し、電圧降下分から第一のセル行および第二のセル行の電源幅を決定するので、電圧降下が発生しない電源幅を見積もり、フリップフロップとクロックバッファへの電源を強化することができる。
【００８９】
この発明の請求項６記載の電源回路設計方法によれば、セル配置領域のセル行毎に配置する電力消費量の高い高駆動セルの数を指定することで、チップ中央のセル行などの電圧降下が大きいセル行に配置するフリップフロップ等の個数を少なくし、電圧降下の起こりにくいチップ周辺のセル行のフリップフロップ数を多くすることが可能になるので、チップ全体の電圧のばらつきを抑えることが可能になる。従って設計時マージン削減が可能になる。
【００９０】
請求項７では、論理素子の仮配置処理後に各セル行の電圧降下を見積もり、この見積もり結果を基に各セル行に配置する高駆動セルの数を、電圧降下の大きさの逆数に比例して配分させるので、予め電圧降下が起こりやすいセル行への、フリップフロップ等の個数を予め減らすことが可能になる。
【００９１】
この発明の請求項８記載の電源回路設計方法によれば、チップの中央部に電圧を供給する第一の電源と、チップの周辺部に電圧を供給する第二の電源への電圧供給を別電源として電源配線処理を行うので、チップ中央部の論理セルはチップ周辺部の論理セルが動作することによる電圧降下の影響を受けなくて済む。また、チップ中央部とチップ周辺部に供給する電源の電源供給元を別にし、電圧降下が大きく、消費電力量も大きいチップ中央部への論理セルに供給する電源の電源幅を太くし、電圧降下が小さいチップ周辺部への供給電源の電源幅を細くすることが可能であるので、チップ全体の電圧のばらつきを抑えることが可能である。従って設計時のマージン削減が可能になる。
【００９２】
請求項９では、電源配線の仮配置処理後に電圧降下を見積もり、この見積もり結果を基にして第一の電源の幅と第二の電源の幅を決めるので、電圧降下が発生しない電源幅を見積もり、電源を強化することができる。
【００９３】
請求項１０では、電圧降下の見積もり結果を基にチップ上の電圧降下が一様になるように、第一の電源幅および第二の電源幅を決定するので、チップ内の電圧を一様にすることが可能となる。
【００９４】
この発明の請求項１１記載の電源回路によれば、電力消費量の高い高駆動セルを一つ以上の予め決定したセル行に並べて配置し、前記セル行への電源を、高駆動セル以外の素子が配置されたセル行への電源とは別に設けたので、クロック周期で同じタイミングで動作するフリップフロップ等を特定のセル行にまとめて配置し、他のセルと電源系統を分けることにより、チップ上電圧降下によるセルのスピード劣化を防ぐことが可能となる。
【００９５】
請求項１２では、高駆動セルが配置されたセル行への電源の電源幅を、前記高駆動セル以外の素子が配置されたセル行への電源の電源幅より広げたので、フリップフロップ等への電源を強化することができる。
【００９６】
この発明の請求項１３記載の電源回路によれば、フリップフロップとほぼ同じタイミングで動作する素子であるクロックバッファを第一のセル行に、フリップフロップを第一のセル行に隣接した第二のセル行にそれぞれ並べて配置し、第一のセル行と第二のセル行の電源を、他の論理素子が配置されるセル行の電源と別電源としたので、クロックバッファを一つのセル行にまとめて配置し、セル行に隣接させてフリップフロップを配置するセル行を設け、電源系統を分けることで、チップ上電圧降下によるセルのスピード劣化を防ぐことが可能となるだけでなく、クロックにおける等長配線が容易になり、スキュー削減の効果もある。また、クロック配線長が短くなるので、消費電力削減の効果もある。
【００９７】
この発明の請求項１４記載の電源回路によれば、電圧降下が大きいセル行より、電圧降下が小さいセル行に配置する高駆動セルの数を多く配置したので、チップ中央のセル行などの電圧降下が大きいセル行に配置するフリップフロップの個数を少なくし、電圧降下の起こりにくいチップ周辺のセル行のフリップフロップ数を多くすることで、チップ全体の電圧のばらつきを抑えることが可能になる。
【００９８】
この発明の請求項１５記載の電源回路によれば、チップ中央部へ電圧を供給する第一の電源と、チップ周辺部へ電圧を供給する第二の電源とを備え、第一の電源と第二の電源の電圧供給源を別にしたので、電圧降下が大きく、消費電力量も大きいチップ中央部への論理セルに供給する電源の電源幅を太くし、電圧降下が小さいチップ周辺部への供給電源の電源幅を細くすることが可能となり、チップ全体の電圧のばらつきを抑えることが可能である。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態の電源回路設計方法の処理手順を示すフローチャートである。
【図２】この発明の第１の実施の形態においてセルを配置するためのセル行を示す説明図である。
【図３】この発明の第１の実施の形態においてフリップフロップを配置した結果を示す説明図である。
【図４】この発明の第１の実施の形態において電源配線を施した説明図である。
【図５】この発明の第２の実施の形態の電源回路設計方法の処理手順を示すフローチャートである。
【図６】この発明の第２の実施の形態においてクロックバッファ、フリップフロップおよび他のセルを配置した説明図である。
【図７】この発明の第２の実施の形態において電源配線を施した説明図である。
【図８】この発明の第３の実施の形態の電源回路設計方法の処理手順を示すフローチャートである。
【図９】この発明の第３の実施の形態において制限無にセルを配置した結果を示す説明図である。
【図１０】この発明の第３の実施の形態においてフリップフロップの数に制限を設けて配置した結果を示す説明図である。
【図１１】この発明の第４の実施の形態の電源回路設計方法の処理手順を示すフローチャートである。
【図１２】この発明の第４の実施の形態において電源配線処理結果を示す説明図である。
【図１３】この発明の第４の実施の形態において再電源配線処理前の電圧降下見積もり結果で、（Ａ）はチップ上のＹ座標＝０における電圧降下見積もり結果、（Ｂ）はチップ上のＹ座標＝５における電圧降下見積もり結果を示すグラフである。
【図１４】この発明の第４の実施の形態において再電源配線処理結果を示す説明図である。
【図１５】この発明の第４の実施の形態において再電源配線処理後の電圧降下見積もり結果で、（Ａ）はチップ上のＹ座標＝０における電圧降下見積もり結果、（Ｂ）はチップ上のＹ座標＝５における電圧降下見積もり結果を示すグラフである。
【図１６】従来の局所的な電圧降下防止のためのセル配置説明図である。
【図１７】従来の電圧降下防止のための電源配線で、（Ａ）はメッシュ状の電源配線を上から見た概略図、（Ｂ）はメッシュ上の電源配線を横から見た概略図である。
【図１８】従来の電圧の分布で、（Ａ）はチップ上の位置と電圧の関係、（Ｂ）はクロックの周期と電圧の関係を示すグラフである。
【符号の説明】
２１，２２，２３，２４，２５，２６ セル行
２７ フリップフロップ
２８ 配置制約のないセル
２９ クロックバッファ
１０１ チップ周辺への供給電源
１０２ チップ中央のマクロセルへの供給電源[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a power supply circuit design method and a power supply circuit designed using a method such as a logic element arrangement method and a clock design method in LSI design.
[0002]
[Prior art]
In recent years, as the miniaturization technology has advanced and the wiring has been made thinner, the resistance of the wiring has increased, and the parasitic capacitance has also increased. In addition, the scale of LSIs is also increasing. Therefore, power consumption by wiring parasitic elements and logic elements (hereinafter referred to as cells) in the LSI has been increasing. Therefore, in the LSI, a local voltage drop or a temporary voltage drop immediately after the flip-flop operates at a clock cycle occurs.
[0003]
These are causes of chip malfunction and increase of design margin. To solve this problem, as a first conventional technique, as shown in FIG. 16, there is a method of uniformly arranging
[0004]
FIG. 17A shows an example of the power supply mesh wiring viewed from above the chip, and FIG. 17B shows an example of the power supply mesh wiring viewed from the side. In FIGS. 17A and 17B,
[0005]
As described above, by supplying a voltage from the power
Further, as shown in Japanese Patent Application Laid-Open No. 08-272836, after arranging the logic elements, the power consumption of each cell row is evaluated, and the power supply width is adjusted according to the power consumption to reduce the voltage variation on the chip. As described in Japanese Patent Application Laid-Open No. H11-238802, a circuit is divided into logic element groups, and the layout processing is performed while adjusting the power consumption of each logic element group to be uniform. There has been a method for suppressing the voltage variation.
[0006]
[Problems to be solved by the invention]
However, in the above-mentioned conventional method, a local voltage drop as shown in FIG. 18A or a temporary voltage drop due to the flip-flop operating in a clock cycle as shown in FIG. Was impossible to prevent.
[0007]
Even if cells with high power consumption are distributed and arranged on the chip using the first conventional method, the problem that the voltage at the center of the chip is lower than that at the periphery of the chip remains. . Further, since the flip-flops operate simultaneously in the clock cycle, the problem that the voltage drops immediately after the operation of the flip-flop in the clock cycle cannot be solved.
[0008]
Also, in the case where the power source is reinforced by the mesh-shaped power supply wiring using the second conventional method, the chip central portion is similarly provided in the case of using the first method in order to uniformly provide the mesh wiring. The problem remains that the power supply is lower than the surroundings. Further, when the flip-flop operates at the clock cycle, the problem that the voltage drops immediately after the operation cannot be solved.
[0009]
Further, in the method disclosed in Japanese Patent Application Laid-Open No. 08-272836, there is no limitation on the arrangement of cells such as flip-flops which consume high power. Therefore, the flip-flop and other logic elements are arranged adjacently in one cell row. Therefore, a logic element other than the flip-flop is affected by a voltage drop caused by the operation of the flip-flop, and may be deteriorated in operation speed, and it is difficult to efficiently enhance a power supply.
[0010]
Further, in the method disclosed in Japanese Patent Application Laid-Open No. H11-238802, the position dependency of the voltage drop of the chip is not considered. Therefore, similarly to the first conventional method, only the power consumption is dispersed, and as a result, the voltage at the center of the chip is lower than that at the periphery.
[0011]
SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a power supply circuit design method and a power supply circuit capable of suppressing voltage variations in a chip and reducing a voltage drop.
[0012]
[Means for Solving the Problems]
In order to solve the above-mentioned problem, a power supply circuit design method according to
[0013]
In this way, the logic elements other than the high-drive cells and the high-drive cells with high power consumption are arranged in different cell rows, respectively, and the voltage supply to the power supply of the high-drive cells and the power supply of the logic elements other than the high-drive cells Since the power supply wiring process is performed separately from the voltage supply, the cells consuming a large amount of power are collectively arranged at one place, and the power supply is strengthened at the same place. Voltage drop can be avoided.
[0014]
A power supply circuit designing method according to a second aspect is the power supply circuit designing method according to the first aspect, wherein the high-drive cell is a flip-flop. As described above, since the high-drive cells are flip-flops, if a cell row in which the flip-flop is arranged is specified as the high-drive cell, the cell row can be easily specified in advance as a portion in the chip that consumes a large amount of power. Therefore, it is possible to efficiently enhance the power supply for the cell row. By efficiently enhancing the power supply, it is possible to prevent the operation speed of the flip-flop from deteriorating. Further, the logic cells other than the flip-flops do not need to be affected by the voltage drop due to the operation of the flip-flop, so that the speed can be prevented from deteriorating due to the voltage drop. This makes it possible to avoid both a voltage drop occurring in the clock cycle and a voltage drop in the central portion of the chip.
[0015]
According to a third aspect of the present invention, there is provided the power supply circuit designing method according to the first or second aspect, wherein a voltage drop of a cell row in which the high-drive cells are arranged is calculated, and the power supplied to the cell row is calculated from the voltage drop. Determine the power supply width. As described above, the voltage drop of the cell row in which the high-drive cells are arranged is calculated, and the power supply width of the power supply to be supplied to the cell row is determined from the voltage drop. Power to can be strengthened.
[0016]
5. A power supply circuit designing method according to claim 4, wherein the logic elements in the LSI design are arranged in a cell arrangement region, and a power supply wiring process is performed on each cell row of the cell arrangement region. A flip-flop is arranged in one cell row, a flip-flop is arranged in a second cell row adjacent to the first cell row, and another logic element is arranged in a cell row other than the first cell row and the second cell row. And a power supply wiring process is performed so that a voltage is supplied to the first cell row and the second cell row from a power supply different from a power supply of the another logic element.
[0017]
Thus, the clock buffer is arranged in the first cell row, the flip-flop is arranged in the second cell row adjacent to the first cell row, and the cells other than the first cell row and the second cell row are arranged. Another logic element is arranged in a row, and a power supply wiring process is performed so that a voltage is supplied to a first cell row and a second cell row from a power supply of another logic element and another power supply, so that power consumption is reduced. By arranging the cells having a large number of cells at one place and strengthening the power supply at the same place, a local voltage drop or a periodic voltage drop can be avoided.
[0018]
That is, it is possible to prevent the speed degradation of both the flip-flop and the clock buffer due to the voltage drop. Further, since the clock buffer and the flip-flop are arranged in adjacent cell rows and the distance between the two is short, the wiring length of the clock tree can be reduced, and therefore, there is an effect of reducing power consumption. Further, since the distances from the buffer to the plurality of flip-flops can be easily equalized when creating the clock tree, the effect of reducing clock skew can be expected.
[0019]
The power supply circuit designing method according to
[0020]
7. The power supply circuit designing method according to claim 6, wherein a logic element in an LSI design is arranged in a cell arrangement region, wherein the high drive cells having a high power consumption arranged for each cell row in the cell arrangement region. Specify the number of.
[0021]
In this way, by specifying the number of high driving cells with high power consumption to be arranged for each cell row in the cell arrangement area, a flip-flop or the like arranged in a cell row with a large voltage drop, such as a cell row in the center of a chip, is designated. Since it is possible to reduce the number and increase the number of flip-flops in a cell row near the chip where voltage drop is unlikely to occur, it is possible to suppress the variation in voltage across the chip. Therefore, the margin at the time of design can be reduced.
[0022]
According to a seventh aspect of the present invention, in the power supply circuit designing method according to the sixth aspect, a voltage drop of each cell row is estimated after the provisional arrangement processing of the logic element, and the voltage drop is arranged in each cell row based on the estimation result. The number of high drive cells is distributed in proportion to the reciprocal of the magnitude of the voltage drop. As described above, the voltage drop of each cell row is estimated after the provisional arrangement of the logic elements, and the number of high drive cells arranged in each cell row is proportional to the reciprocal of the magnitude of the voltage drop based on the estimation result. Since the distribution is performed, it is possible to reduce the number of flip-flops and the like in advance in a cell row in which a voltage drop is likely to occur.
[0023]
9. The power supply circuit designing method according to
[0024]
As described above, the power supply wiring process is performed using the first power supply for supplying the voltage to the central portion of the chip and the second power supply for supplying the voltage to the peripheral portion of the chip as a separate power supply. Are not affected by the voltage drop due to the operation of the logic cells in the periphery of the chip. Separate the power supply source of the power supply to the central part of the chip and the peripheral part of the chip, and increase the power supply width of the power supply to the logic cell to the central part of the chip where the voltage drop is large and the power consumption is large. Since it is possible to narrow the power supply width of the power supply to the peripheral portion of the chip where the drop is small, it is possible to suppress the variation in the voltage of the entire chip. Therefore, the margin at the time of design can be reduced.
[0025]
According to a ninth aspect of the present invention, in the power supply circuit designing method according to the eighth aspect, a voltage drop is estimated after the provisional arrangement processing of the first power supply and the second power supply, and the second power supply is estimated based on a result of the estimation. The width of one power supply and the width of the second power supply are determined. As described above, the voltage drop is estimated after the provisional arrangement processing of the power supply wiring, and the width of the first power supply and the width of the second power supply are determined based on the estimation result. Power can be strengthened.
[0026]
According to a tenth aspect of the present invention, there is provided the power supply circuit designing method according to the ninth aspect, wherein the first power supply width and the second power supply width are controlled so that the voltage drop on the chip is uniform based on the estimation result of the voltage drop. Determine the second power supply width. As described above, the first power supply width and the second power supply width are determined so that the voltage drop on the chip becomes uniform based on the estimation result of the voltage drop, so that the voltage in the chip is made uniform. It becomes possible.
[0027]
12. The power supply circuit according to claim 11, wherein the power supply circuit includes a logic element arranged in a cell arrangement region of the chip and a power supply to each cell row in the cell arrangement region, and has a high power consumption. The cells were arranged side by side in one or more predetermined cell rows, and power to the cell rows was provided separately from power to the cell rows in which elements other than the high drive cells were arranged.
[0028]
As described above, the high-drive cells having high power consumption are arranged in one or more predetermined cell rows, and the power to the cell rows is changed to the power to the cell rows in which elements other than the high-drive cells are arranged. Separately, flip-flops that operate at the same timing in the clock cycle are arranged in a specific cell row, and the power supply system is separated from other cells to reduce cell speed degradation due to voltage drop on the chip. Can be prevented.
[0029]
According to a twelfth aspect of the present invention, in the power supply circuit according to the eleventh aspect, the power supply width of the power supply to the cell row in which the high drive cells are arranged is changed to the cell row in which elements other than the high drive cells are arranged. Expanded from the power supply width. As described above, the power supply width of the power supply to the cell row in which the high drive cells are arranged is wider than the power supply width of the power supply to the cell row in which elements other than the high drive cells are arranged. Power can be strengthened.
[0030]
14. The power supply circuit according to claim 13, wherein the power supply circuit includes a logic element arranged in a cell arrangement region of the chip and a power supply to each cell row in the cell arrangement region, at substantially the same timing as a flip-flop. A clock buffer that is an operating element is arranged in a first cell row, and the flip-flop is arranged in a second cell row adjacent to the first cell row, and the first cell row and the second cell row are arranged. Is different from the power supply of the cell row in which the other logic elements are arranged.
[0031]
Thus, the clock buffer, which is an element that operates at substantially the same timing as the flip-flop, is arranged in the first cell row, and the flip-flop is arranged in the second cell row adjacent to the first cell row. Since the power supply of the cell row and the second cell row is different from the power supply of the cell row in which other logic elements are arranged, the clock buffers are collectively arranged in one cell row, and are adjacent to the cell row. By providing a cell row for arranging flip-flops and dividing the power supply system, it is possible not only to prevent cell speed degradation due to voltage drop on the chip, but also to facilitate equal-length wiring for clocks and reduce skew There is also an effect. Further, since the clock wiring length is shortened, there is also an effect of reducing power consumption.
[0032]
15. The power supply circuit according to claim 14, wherein the power supply circuit includes a logic element arranged in a cell arrangement region of the chip and a power supply to each cell row in the cell arrangement region. The number of flip-flops arranged in a cell row around the chip was increased.
[0033]
As described above, since the number of flip-flops arranged in the cell row in the peripheral part of the chip is larger than that in the cell row in the central part of the chip, the number of flip-flops arranged in the cell row having a large voltage drop in the cell row at the central part of the chip , And by increasing the number of flip-flops in a cell row around the chip where voltage drop is unlikely to occur, it is possible to suppress variations in voltage across the chip.
[0034]
16. The power supply circuit according to claim 15, wherein a logic element is disposed on a chip, wherein a first power supply for supplying a voltage to a central portion of the chip and a second power supply for supplying a voltage to a peripheral portion of the chip. A power supply is provided, and the voltage supply sources of the first power supply and the second power supply are separated.
[0035]
As described above, the first power supply for supplying the voltage to the chip central portion, and the second power supply for supplying the voltage to the chip peripheral portion are provided, and the voltage supply sources of the first power supply and the second power supply are separated. As a result, it is possible to increase the power supply width of the power supply to the logic cell to the center of the chip where the voltage drop is large and the power consumption is large, and to narrow the power supply width to the periphery of the chip where the voltage drop is small Thus, it is possible to suppress the variation in the voltage of the entire chip.
[0036]
BEST MODE FOR CARRYING OUT THE INVENTION
A first embodiment of the present invention will be described with reference to FIGS. FIG. 1 is a flowchart showing a processing procedure of a method of automatically arranging and wiring cells and a method of enhancing power supply wiring according to a power supply circuit designing method according to a first embodiment of the present invention. The following mainly describes the processing procedure up to completion.
[0037]
When arranging logic elements in an LSI design in a cell arrangement area and performing power supply wiring processing on each cell row in the cell arrangement area, a high-drive cell having a high power consumption and a logic element other than the high-drive cell are placed in separate cell rows. (ST2, ST3), and the power supply wiring process is performed separately for the voltage supply to the power supply of the high drive cell and the voltage supply to the power supply of the logic element other than the high drive cell (ST6). Further, the voltage drop of the cell row in which the high drive cells are arranged is calculated, and the power supply width of the power supply to be supplied to the cell row is determined from the voltage drop (ST4, ST5).
[0038]
In this case, as shown in FIG. 1, first, in step ST1, data necessary for calculating circuit connection information, a cell library, a design constraint, and a voltage drop are read. FIG. 2 shows a cell row, which is an area where cells are arranged.
[0039]
Next, in step ST2, the number of one or more dedicated cell rows in which flip-flops are arranged as high-drive cells is determined and selected based on the connection information of the circuit read in step ST1.
[0040]
Next, in step ST3, a cell arrangement process is performed on the area shown in FIG. FIG. 3 shows a cell arrangement method. In step ST3,
As shown in FIG. 3, flip-
[0041]
Next, in step ST4, the power consumption of each cell row is estimated from the arrangement result in step ST3. For example, when there are six cell rows as shown in FIG. 3,
[0042]
The power consumption of each cell row (n = 21, 22, 23, 24, 25, 26) can be estimated by the equation (Equation 1) as the sum of the power consumption Pgate of the cells arranged in the cell row. .
Prow (n) = ΣPgate (Equation 1)
Next, in step ST5, the thicknesses W (21) and W (25) of the power supply lines of the
W (i) = α (Prow (i) / (ΣProw (j) / 4)) (Equation 2)
i = 21,25, j = 22,23,24,26, α is a constant
It is assumed that the wiring width is determined by (Equation 2) by the following (Equation 3).
W (21) = α × 1.5 (Equation 3-1)
W (25) = α × 1.7 (Equation 3-2)
W (22) = W (23) = W (24) = W (26) = α (Equation 3-3)
Next, in step ST6, power supply wiring processing is performed based on the wiring width determined in step ST5 as shown in (Equation 3). FIG. 4 shows the result of power supply wiring.
[0043]
Next, a clock tree is generated in step ST7.
[0044]
Next, detailed wiring processing is performed in step ST8. The power supply circuit designed by the above-described design method determines the power supply width of the power supply to the
[0045]
By thus arranging the flip-flops in a specific cell row and further dividing the power supply from other logic cells, the other cells are not affected by the voltage drop caused by the flip-flops.
[0046]
Further, by adjusting the supply power supply width to the cell row dedicated to the flip-flop, it is possible to prevent a periodic voltage drop that occurs when the flip-flop operates in the clock cycle.
[0047]
Therefore, it is possible to efficiently prevent a voltage drop in the entire circuit, and it is possible to avoid malfunction and deterioration in speed.
[0048]
A second embodiment of the present invention will be described with reference to FIGS. FIG. 5 is a flowchart showing a processing procedure of a method of automatically arranging and wiring cells and a method of enhancing power supply wiring according to the power supply circuit design method according to the second embodiment of the present invention.
[0049]
When a logic element in an LSI design is arranged in a cell arrangement area and a power supply wiring process is performed on each cell row in the cell arrangement area, a clock buffer is arranged in a first cell row and a second buffer adjacent to the first cell row is arranged. , A flip-flop is arranged in the first cell row, another logic element is arranged in a cell row other than the first cell row and the second cell row (ST52 to ST54), and the first cell row and the second cell row are arranged. Next, a power supply wiring process is performed so that a voltage is supplied from a power supply different from the power supply of another logic element (ST57). Further, when determining the power supply width of the power supply to be supplied to the first cell row and the second cell row, calculate the voltage drop of the first cell row and the second cell row, the first cell from the voltage drop The power supply width of the row and the second cell row is determined (ST55, ST56).
[0050]
In this case, in step ST51, data necessary for calculating circuit connection information, a cell library, a design constraint, and a voltage drop are read as in the first embodiment.
[0051]
Next, in step ST52, a cell row in which the clock buffer is arranged is determined in advance.
[0052]
Next, in step ST53, the cell row adjacent to the cell row in which the clock buffer is arranged is selected as the cell row in which the flip-flop is arranged.
[0053]
Next, in step ST54, cells are arranged. FIG. 6 shows a case where the
[0054]
Next, in step ST55, a power supply drop is estimated. The voltage drop is estimated by, for example, the method shown in (Equation 1).
[0055]
Next, in step ST56, the power supply width of the cell row for arranging the clock buffer and the cell row for arranging the flip-flop is determined by (Equation 4).
W (i) = α × (Prow (i) / (ΣProw (j) / 3)) (Equation 4)
i = 22, 23, 24, j = 21, 25, 26, α is a constant
It is assumed that the result calculated by (Equation 4) is the following (Equation 5).
W (22) = α × 1.5 (Equation 5-1)
W (23) = α × 1.7 (Equation 5-2)
W (24) = α × 1.6 (Equation 5-3)
W (21) = W (25) = W (26) = α (Equation 5-4)
Next, in step ST57, power supply wiring processing is performed. FIG. 7 shows the result of the power supply wiring process.
[0056]
Next, in step ST58, a clock tree is generated.
[0057]
Next, detailed wiring processing is performed in step ST59. The power supply circuit designed by the above design method has a configuration in which the power supply width of the power supply to the
[0058]
In this embodiment, in addition to the same effects as in the first embodiment, a tree structure from a clock buffer to a flip-flop can be easily created at the time of creating a clock tree. Since the cells are arranged in one row in the cell row, it is easy to make the distances from one clock buffer to a plurality of flip-flops equal. Thereby, skew can be reduced. Further, since the total clock wiring length is reduced, power consumption is also reduced.
[0059]
A third embodiment of the present invention will be described with reference to FIGS. FIG. 8 is a flowchart showing a processing procedure of an automatic cell placement method according to the power supply circuit design method according to the third embodiment of the present invention.
[0060]
When arranging the logic elements in the cell arrangement region in the LSI design, the number of the high drive cells with high power consumption to be arranged for each cell row in the cell arrangement region is specified (ST84, ST85). Further, the voltage drop of each cell row is estimated after the provisional arrangement of the logic elements, and the number of high drive cells arranged in each cell row is distributed in proportion to the reciprocal of the magnitude of the voltage drop based on the estimation result. (ST82 to ST84).
[0061]
In this embodiment, a case where the cell arrangement area is the area shown in FIG. 2 will be described as an example. It is also assumed that the circuit includes 20 flip-flops as high-drive cells. In step ST81, circuit connection information, a cell library, design constraints, and data necessary for calculating a voltage drop are read.
[0062]
Next, in step ST82, cell placement processing is performed on the cell placement area shown in FIG. 2 without considering a voltage drop. FIG. 9 shows the arrangement result. In the arrangement result shown in FIG. 9, the flip-
[0063]
Next, in step ST83, the magnitude of the voltage drop on the chip is estimated, and the average value of the voltage drop is calculated for each cell row. Table 1 shows the results of the magnitude of the estimated voltage drop.
[0064]
[Table 1]
As shown in Table 1, the
[0066]
Next, in step ST84, the number of flip-flops arranged in each cell row is determined according to the estimation result of the voltage drop. For example, the number FN of flip-flops arranged in each cell row is specified by (Equation 6).
FN (n) = 20 × (Drop (n) / Σn Drop (n)) (Equation 6)
n = 21, 22, 23, 24, 25, 26
Here, Drop (n) is the voltage drop value of the n-th cell row that is the voltage supply destination, and Δn Drop (n) is the sum of the voltage drop values of all the cell rows that are the voltage supply destination. Represents
[0067]
Table 2 shows the number of flip-flops arranged in each cell row, calculated by (Equation 6).
[0068]
[Table 2]
Next, in step ST85, cells are arranged based on the number of flip-flops determined in Table 2. FIG. 10 shows the arrangement result.
[0070]
Next, a clock is generated in step ST86, and detailed wiring is performed in step ST87. The power supply circuit designed by the above-described design method has a configuration in which the number of high drive cells arranged in a cell row in the peripheral part of the chip is larger than that in a cell row in the central part of the chip.
[0071]
As a result, it is possible to suppress variations in voltage on the chip, so that it is possible to suppress a margin during design.
[0072]
A fourth embodiment of the present invention will be described with reference to FIGS. FIG. 11 is a flowchart showing a power supply wiring processing procedure related to the power supply circuit design method according to the fourth embodiment of the present invention.
[0073]
When a logic element in an LSI design is arranged on a chip and a power supply wiring process is performed on the logic element, a first power supply for supplying a voltage to a central portion of the chip and a second power supply for supplying a voltage to a peripheral portion of the chip. The power supply wiring process is performed using the voltage supply of this as another power supply (ST116). After the provisional processing of the first power supply and the second power supply, the voltage drop is estimated (ST112 to ST114). Based on the estimation result, the first power supply is controlled so that the voltage drop on the chip becomes uniform. The width and the second power supply width are determined (ST115 to ST118).
[0074]
In this case, in step ST111, data necessary for calculating circuit connection information, a cell library, design constraints, and a voltage drop are read.
[0075]
Next, in step ST112, cells in a circuit including a macro cell and the like are arranged.
[0076]
Next, in step ST113, power supply wiring processing is performed. FIG. 12 shows the result of performing power supply wiring in ST113. In FIG. 12,
[0077]
Next, in step ST114, a voltage drop is estimated from the result of the power supply wiring in step ST113. FIG. 13 shows an example of the result of the estimation of the chip voltage in step ST114 when the size of the chip is 10
[0078]
As can be seen from FIG. 13A, outside the chip, the value of the voltage drop is small, and the voltage is higher than the average voltage value. Further, as can be seen from FIG. 13B, the value of the voltage drop is larger inside the chip, and the voltage is lower than the average voltage value.
[0079]
Next, in step ST115, the power supply wiring width is determined based on the value of the voltage drop estimated in ST114. For example, the thickness of the
W (N) = Original power supply width × (Average voltage / Voltage of voltage supply destination) (Equation 7)
N = 101,102
In step ST115, based on the voltage estimation results shown in FIG. 12, when the power supply width is determined using (Equation 7), the power supply to the center of the chip where the voltage drop is large is wider than the original power supply width, and the voltage drop is small. The power supply width around the small chip becomes narrower than the original power supply width.
[0080]
Next, in step ST116, power supply processing is performed based on the power supply width determined in step ST115. FIG. 14 shows the voltage on the chip after the power supply wiring width is changed. As shown in FIG. 15, it can be seen that the voltages were averaged on the chip.
[0081]
Next, in step ST117, the voltage drop and the voltage are estimated again. The result estimated in step ST117 is determined in step ST118, and if within the allowable range, the power supply wiring process ends. If it is not within the allowable range, the process returns to step ST115, and the power supply wiring width is determined again.
[0082]
According to the above, it is possible to suppress the variation in the voltage on the chip, particularly by changing the width of the power supply to the central part of the chip.
[0083]
【The invention's effect】
According to the power supply circuit designing method of the present invention, a high driving cell and a logic element other than the high driving cell which consume a large amount of power are arranged in different cell rows, respectively, and the voltage to the power supply of the high driving cell is increased. Since the power supply wiring process is performed separately from the supply and the voltage supply to the power supply of the logic elements other than the high-drive cells, the cells consuming a large amount of power are arranged at one place, and the power supply is strengthened at the same place. Thereby, a local voltage drop or a periodic voltage drop can be avoided.
[0084]
According to the second aspect, since the high-drive cell is a flip-flop, if a cell row in which the flip-flop is arranged is specified as the high-drive cell, the cell row can be easily specified in advance as a portion with large power consumption in the chip. Therefore, it is possible to efficiently enhance the power supply for the cell row. By efficiently enhancing the power supply, it is possible to prevent the operation speed of the flip-flop from deteriorating. Further, the logic cells other than the flip-flops do not need to be affected by the voltage drop due to the operation of the flip-flop, so that the speed can be prevented from deteriorating due to the voltage drop. This makes it possible to avoid both a voltage drop occurring in the clock cycle and a voltage drop in the central portion of the chip.
[0085]
According to the third aspect, the voltage drop of the cell row in which the high drive cells are arranged is calculated, and the power supply width of the power supply supplied to the cell row is determined from the voltage drop. Power to the etc. can be strengthened.
[0086]
According to the power supply circuit designing method of the present invention, the clock buffer is arranged in the first cell row, and the flip-flop is arranged in the second cell row adjacent to the first cell row. Another logic element is arranged in a cell row other than the cell row and the second cell row, and a voltage is supplied to the first cell row and the second cell row from a power supply of another logic element and another power supply The power supply wiring process is performed as described above, so that the cells consuming a large amount of power are collectively arranged at one place, and the power supply is strengthened at the same place to avoid a local voltage drop or a periodic voltage drop. be able to.
[0087]
That is, it is possible to prevent the speed degradation of both the flip-flop and the clock buffer due to the voltage drop. Further, since the clock buffer and the flip-flop are arranged in adjacent cell rows and the distance between the two is short, the wiring length of the clock tree can be reduced, and therefore, there is an effect of reducing power consumption. Further, since the distances from the buffer to the plurality of flip-flops can be easily equalized when creating the clock tree, the effect of reducing clock skew can be expected.
[0088]
According to
[0089]
According to the power supply circuit designing method of the present invention, by specifying the number of high driving cells with high power consumption to be arranged for each cell row in the cell arrangement area, the voltage of the cell row at the center of the chip or the like is specified. It is possible to reduce the number of flip-flops and the like arranged in a cell row having a large drop, and to increase the number of flip-flops in a cell row near a chip where a voltage drop is unlikely to occur. Becomes possible. Therefore, the margin at the time of design can be reduced.
[0090]
In claim 7, the voltage drop of each cell row is estimated after the provisional arrangement of the logic elements, and the number of high drive cells arranged in each cell row is proportional to the reciprocal of the magnitude of the voltage drop based on the estimation result. Therefore, the number of flip-flops and the like in a cell row where a voltage drop is likely to occur can be reduced in advance.
[0091]
According to the power supply circuit designing method of the present invention, the voltage supply to the first power supply for supplying the voltage to the central portion of the chip and the voltage supply to the second power supply for supplying the voltage to the peripheral portion of the chip are separated. Since the power supply wiring process is performed as a power supply, the logic cells in the center of the chip do not need to be affected by the voltage drop due to the operation of the logic cells in the periphery of the chip. Separate the power supply source of the power supply to the central part of the chip and the peripheral part of the chip, and increase the power supply width of the power supply to the logic cell to the central part of the chip where the voltage drop is large and the power consumption is large. Since it is possible to narrow the power supply width of the power supply to the peripheral portion of the chip where the drop is small, it is possible to suppress the variation in the voltage of the entire chip. Therefore, the margin at the time of design can be reduced.
[0092]
According to the ninth aspect, the voltage drop is estimated after the provisional arrangement of the power supply wiring, and the width of the first power supply and the width of the second power supply are determined based on the estimation result. , Power can be enhanced.
[0093]
According to the tenth aspect, the first power supply width and the second power supply width are determined so that the voltage drop on the chip becomes uniform based on the estimation result of the voltage drop. It is possible to do.
[0094]
According to the power supply circuit according to claim 11 of the present invention, the high drive cells having high power consumption are arranged side by side in one or more predetermined cell rows, and the power supply to the cell rows is changed to a power supply other than the high drive cells. Since it is provided separately from the power supply to the cell row where the elements are arranged, flip-flops and the like that operate at the same timing in the clock cycle are collectively arranged in a specific cell row, and the power supply system is separated from the other cells, It is possible to prevent cell speed degradation due to a voltage drop on the chip.
[0095]
According to the twelfth aspect, the power supply width of the power supply to the cell row in which the high drive cells are arranged is wider than the power supply width of the power supply to the cell row in which elements other than the high drive cells are arranged. Power can be enhanced.
[0096]
According to the power supply circuit of the thirteenth aspect of the present invention, the clock buffer, which is an element that operates at substantially the same timing as the flip-flop, is provided in the first cell row, and the flip-flop is provided in the second cell adjacent to the first cell row. Since the power supply of the first cell row and the second cell row is set to be different from the power supply of the cell row in which other logic elements are arranged, the clock buffer is arranged in one cell row. By providing a cell row in which flip-flops are arranged adjacent to the cell row and dividing the power supply system, it is possible not only to prevent cell speed degradation due to voltage drop on the chip, but also to reduce Equal length wiring is facilitated, and there is also an effect of reducing skew. Further, since the clock wiring length is shortened, there is also an effect of reducing power consumption.
[0097]
According to the power supply circuit described in claim 14 of the present invention, the number of high drive cells arranged in a cell row having a small voltage drop is larger than that in a cell row having a large voltage drop. By reducing the number of flip-flops arranged in a cell row having a large drop and increasing the number of flip-flops in a cell row near a chip where a voltage drop is unlikely to occur, it is possible to suppress the variation in the voltage of the entire chip.
[0098]
According to the power supply circuit according to claim 15 of the present invention, the power supply circuit includes a first power supply for supplying a voltage to the central portion of the chip, and a second power supply for supplying a voltage to the peripheral portion of the chip. Since the voltage source of the second power supply is separated, the voltage drop is large and the power consumption is large. The power supply width of the power supply to the logic cell to the center of the chip is widened, and the power supply to the chip periphery with a small voltage drop is increased. The power supply width of the power supply can be reduced, and the variation in the voltage of the entire chip can be suppressed.
[Brief description of the drawings]
FIG. 1 is a flowchart showing a processing procedure of a power supply circuit designing method according to a first embodiment of the present invention.
FIG. 2 is an explanatory diagram showing a cell row for arranging cells in the first embodiment of the present invention.
FIG. 3 is an explanatory diagram showing a result of arranging flip-flops in the first embodiment of the present invention.
FIG. 4 is an explanatory diagram in which power supply wiring is provided in the first embodiment of the present invention.
FIG. 5 is a flowchart showing a processing procedure of a power supply circuit designing method according to a second embodiment of the present invention.
FIG. 6 is an explanatory diagram in which a clock buffer, a flip-flop and other cells are arranged in a second embodiment of the present invention.
FIG. 7 is an explanatory diagram showing power supply wiring in the second embodiment of the present invention.
FIG. 8 is a flowchart showing a processing procedure of a power supply circuit designing method according to a third embodiment of the present invention.
FIG. 9 is an explanatory diagram showing a result of arranging cells without restriction in the third embodiment of the present invention.
FIG. 10 is an explanatory diagram showing a result of arranging the number of flip-flops with a limitation in the third embodiment of the present invention.
FIG. 11 is a flowchart showing a processing procedure of a power supply circuit designing method according to a fourth embodiment of the present invention.
FIG. 12 is an explanatory diagram showing a power supply wiring processing result in the fourth embodiment of the present invention.
13A and 13B are results of voltage drop estimation before re-power supply wiring processing in the fourth embodiment of the present invention, wherein FIG. 13A is a result of voltage drop estimation at Y coordinate = 0 on a chip, and FIG. 9 is a graph showing a result of estimating a voltage drop at Y coordinate = 5.
FIG. 14 is an explanatory diagram showing a result of a re-power supply wiring process according to the fourth embodiment of the present invention.
15A and 15B are results of voltage drop estimation after re-power supply wiring processing according to the fourth embodiment of the present invention, wherein FIG. 15A shows the result of voltage drop estimation at the Y coordinate = 0 on the chip, and FIG. 9 is a graph showing a result of estimating a voltage drop at Y coordinate = 5.
FIG. 16 is an explanatory diagram of a conventional cell arrangement for preventing a local voltage drop.
17 (A) is a schematic view of a conventional power supply wiring for preventing a voltage drop, and FIG. 17 (A) is a schematic view of a mesh-like power supply wiring as viewed from above, and FIG. is there.
FIG. 18 is a graph showing a conventional voltage distribution, in which (A) shows a relationship between a position on a chip and a voltage, and (B) shows a relationship between a clock cycle and a voltage.
[Explanation of symbols]
21, 22, 23, 24, 25, 26 cell rows
27 flip-flops
28 cells without placement restrictions
29 clock buffer
101 Power supply to chip periphery
102 Power supply to macro cell in the center of chip
Claims (15)
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