JP2004055627A

JP2004055627A - Schottky barrier diode having lateral trench structure and its manufacturing method

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Publication number: JP2004055627A
Application number: JP2002207630A
Authority: JP
Inventors: Susumu Maruoka; 丸岡　進
Original assignee: Nihon Inter Electronics Corp
Current assignee: Nihon Inter Electronics Corp
Priority date: 2002-07-17
Filing date: 2002-07-17
Publication date: 2004-02-19
Anticipated expiration: 2022-07-17
Also published as: JP4326762B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide a new SBD having a lateral trench structure. <P>SOLUTION: In an SOI substrate 21 having an embedded oxide film layer 22, a plurality of trenches 24 are made by cutting from one major surface side of the substrate 21 to the surface of the embedded oxide film layer 22 or to the surface of the SOI substrate 21, while penetrating the embedded oxide film layer 22, and an n+ layer 25 of high impurity concentration is formed laterally on a protruding block 26 formed between adjacent trenches 24, by diffusing from the side face side of the trench 24 into an n- layer 25 of low impurity concentration. After a barrier metal layer 28 is formed at least in the trench 24 on the anode electrode 29 side, the anode electrode 29 and a cathode electrode 30 are formed, respectively, in the trenches 24, having the barrier metal layer 28 and the trench facing it through the protruding block 26 so that the current of the device does not flow in the longitudinal direction but will flow in the lateral direction, with respect to the major surface of the SOI substrate 21. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、電流経路が横型で、かつ、トレンチ構造を有する新規なショットキー・バリア・ダイオード（以下、ＳＢＤと略記する。）に関し、特に従来の縦型ＳＢＤ、あるいは集積化が可能な誘電体分離構造のＳＢＤに比べて耐圧設計に優れ、かつ、素子面積効率にも優れた特徴を有し、さらに、フリップ・チップ搭載が可能なＳＢＤに係るものである。
【０００２】
【従来の技術】
図３４は、従来周知の縦型ＳＢＤの概略構造を示すものである。
図において、１はＮ↑＋シリコン基板、２はｎ↑−エピタキシャル層、３はｎ↑−エピタキシャル層２内に形成されたＰ型ガードリング、４はｎ↑−エピタキシャル層２の外周に形成されたチャネルストッパ層、５はバリアメタル、６はアノード電極（Ａ）、７はカソード電極（Ｋ）、８はＳｉＯ２膜等から成る絶縁膜である。
上記の構造のＳＢＤにおいて、例えば逆耐圧定格電圧（ＶＲ）が、ＶＲ＝３０Ｖ保障のＳＢＤであれば、ｎ↑−エピタキシャル層２の厚さをＷｅｐｉで示すと、Ｗｅｐｉ＝３μｍ程度が必要とされることが良く知られている。つまり、およその目安として、このような縦型構造のＳＢＤにあっては、ＶＲ＝１００Ｖに対して、略Ｗｅｐｉ＝１０μｍ（１０μｍ／１００Ｖ）のｎ↑−エピタキシャル層２の厚さを確保することが通常必要となる。
【０００３】
また、図中のＷ１に相当する部分は、耐圧維持領域として確保されるもので、Ｗ１≧５０〜１００μｍが、例え低耐圧のデバイスであっても確保されるのが一般的である。
さらに、図中のＷ２は、素子分離のための領域であり、これは如何なるデバイスであってもウェーハからチップに分割する際に不可欠な幅であり、これも通常、片側でＷ２≧５０μｍ程度確保しなければならないことが良く知られている。
【０００４】
したがって、残りのチップ中央部のみが、いわゆるデバイスの活性領域として利用可能となる領域であり、チップサイズが例えば１ｍｍ□程度に小さくなると、その利用効率は、せいぜい６割程度ということも略常識となっている。
そこで、最終的に確保されたデバイスの活性領域の面積をＳａｃｔとすると、このＳａｃｔ中に、電流密度としてＪ≒１５０〜２００Ａ／ｃｍ↑２の順方向電流が通電される。一方、逆方向の阻止モードにおいては、図示のような空乏層９がｎ↑−エピタキシャル層２中に広がり、アノード電極６−カソード電極７間に印加された逆電圧に対して、素子の内部に形成されたコンデンサ効果、すなわち、空乏層９により逆電圧が阻止される。
【０００５】
次に、図３５に従来の誘電体分離構造の集積化ＳＢＤを示す。
この構造の集積化ＳＢＤは、Ｐ↑−／Ｎ↑−型Ｓｉ基板１０中への漏れ電流が極めて少なくなる。誘電体分離用ＳｉＯ２膜１１が各単位素子１２Ａ，１２Ｂを取り囲んでいるためである。
したがって、高温時の運転においても低漏れ電流特性となるため、デバイスの使用温度の上限を高めるとか、各素子同士相互に影響し合うラッチ・アップ現象のような不都合が発生することがない等の理由で、最近好んで実用化されている構造である。
【０００６】
しかしながら、上記の構造にも次のような欠点がある。
▲１▼基板を準備するまでの工程が長いこと。したがって、どうしても高コストとなってしまうことがまず挙げられる。
図中、左側のアノード電極Ａ１及びカソード電極Ｋ１を有する単位素子１２Ａに着目すると、逆電圧モードにおける空乏層１３は、概ね図示のようにｎ↑−層中に広がる。これを注意深く観察すると、図３４に示した縦型ＳＢＤの空乏層９の広がり方と本質的に変わらないことが分かる。
すなわち、ＳＢＤ界面、あるいはガードリング３のＰＮ接合を最大電界として、空乏層９はＰＮ接合がある場合、低濃度側のｎ↑−側に単に、界面からの距離に比例して電界を下げつつ広がっているのみである。
【０００７】
▲２▼換言すれば、表面の電界の低減効果（Ｒｅｓｕｒｆ：Ｒｅｄｕｃｅｄ　Ｓｕｒｆａｃｅ　Ｆｉｅｌｄ）が何も起こっていないために、接合相互間同士での相殺効果が期待できず、バルク内部に発生した電界が全く抑制されることなく分布しているだけである。
【０００８】
▲３▼次に、活性領域のみに限定して考えた面積効率にも問題がある。
すなわち、図３５のデバイスは、図３４のデバイスと同様に、素子表面に露出した面積をそのまま利用し、シリコン基板の主面に対して縦方向に電流を流しているのみである。
つまり、図３５中のＷｄｅｖ幅が、Ｗｉｓｏ幅だけ個々のデバイスに分離されている以外は図３４の活性領域Ｓａｃｔと本質的に同等であり、何等改善されていないことになる。
【０００９】
以上の問題を踏まえて、次に、図３６にその改良構造を示す。
この構造のデバイスは、図３５の構造の素子を９０°回転させた時に得られる比較のために示した仮想のデバイスである。そして、かかる構造のデバイスであれば、素子面積の有効利用という点では大きな改善を期待できる可能性がある。
すなわち、図３５のＷｄｅｖの幅が、図３６においてはｄｉｓｏの幅で済むことが明らかである。つまり、Ｗｄｅｖ＞ｄｉｓｏの条件を満たすような種類のデバイスであれば、今、Ｗｉｓｏは共通であるので、デバイスの面積を遥かに有効に利用することが可能である。
しかしながら、上記図３６に示した構造のデバイスが仮に実現できたとしても、今なお、電界の相殺効果（Ｒｅｓｕｒｆ）が期待できないことも、また、明らかである。
【００１０】
さらに、集積回路では以前からであるが、最近になって特に個別デバイスにおいてもチップ組立工程でフリップ・チップ搭載への対応可能な構造であることが求められている。
【００１１】
▲４▼しかし、図３４に示した構造では、表面側はアノード電極（Ａ）のみが存在するため、フリップ・チップ搭載は不可能であり、また、図３６の構造では、図中の電極面が、表面に対して直角端面にあるので、これを形成するためのフォトリソ加工が現在の技術では難しい。
【００１２】
【発明が解決しようとする課題】
前述した従来のＳＢＤの構造で解決すべき課題をまとめると以下の通りである。
▲１▼製造工程が長くなり、高コストになる。
▲２▼Ｒｅｓｕｒｆ効果が期待できない。
▲３▼面積効率が悪い。
▲４▼フリップ・チップ搭載の要求に応えられない。
【００１３】
本発明は上記のような課題を解決するためになされたもので、▲１▼製造工程が長くならず、低コスト化が実現でき、▲２▼Ｒｅｓｕｒｆ効果も期待でき、また、単位面積当たりショットキー・バリア層を効率良く形成してＲｅｓｕｒｆ効果を上げ、▲４▼フリップ・チップ搭載の要求にも応え得る新規な構造のＳＢＤを提供することを目的とするものである。
【００１４】
【課題を解決するための手段】
第１の発明の横型トレンチ構造を有するショットキー・バリア・ダイオードは、低不純物濃度の一導電型を有する半導体基板上に、埋め込み酸化膜層を介して同じく低不純物濃度の一導電型層が積層されたＳＯＩ基板と、
該ＳＯＩ基板上の前記一導電型層を前記埋め込み酸化膜層の表面に至るまで掘り込んで形成した複数のトレンチと、
前記トレンチの対向する内壁に形成した高不純物濃度の一導電型層と、
隣接する前記トレンチ間に形成され、かつ、低不純分濃度の一導電型層と高不純物濃度の一導電型層が横方向に形成された凸状ブロックと、
該凸状ブロックの頂面に形成した酸化膜層と、
前記トレンチのうち、少なくともアノード電極側となるトレンチの内壁、底面及びトレンチ開口部の前記酸化膜端部にオーバラップするように形成したバリアメタル層と、
該バリアメタル層上に形成したアノード電極と、
前記凸状ブロックを介して隣接したトレンチ内に、形成されたカソード電極と、
前記ＳＯＩ基板の他方の主面側に形成された補助電極と、
を有することを特徴とするものである。
【００１５】
第２の発明の横型トレンチ構造を有するショットキー・バリア・ダイオードは、前記補助電極の電位を、前記アノード電極及びカソード電極の電位を受けるフローティングモード、前記カソード電極電位に固定したモード、及び前記アノード電極電位に固定したモードの３通りのモードで動作させることを特徴とするものである。
【００１６】
第３の発明の横型トレンチ構造を有するショットキー・バリア・ダイオードは、前記ＳＯＩ基板内に形成した埋め込み酸化膜層を突き抜け、該ＳＯＩ基板の基体表面に至るまで掘り込み、前記埋め込み酸化膜層を残存させないようにしてトレンチを形成し、かつ、前記凸状ブロックの底部のみに前記埋め込み酸化膜層を残存させたことを特徴とするものである。
【００１７】
第４の発明の横型トレンチ構造を有するショットキー・バリア・ダイオードは、前記補助電極の電位をフローティングモードで動作させることを特徴とするものである。
【００１８】
第５の発明の横型トレンチ構造を有するショットキー・バリア・ダイオードは、アノード電極パターンとカソード電極パターンが、前記ＳＯＩ基板の同一平面上に形成され、該電極パターンの途中の箇所を切断・除去することにより複数の素子に分離若しくは複数の素子の接続回路を形成するようにしたことを特徴とするものである。
【００１９】
第６の発明の横型トレンチ構造を有するショットキー・バリア・ダイオードは、前記ＳＯＩ基板の同一平面上に形成された前記アノード電極パターン及びカソード電極パターン上に、半田バンプ電極を形成し、フリップ・チップ搭載型としたことを特徴とするものである。
【００２０】
第７の発明の横型トレンチ構造を有するショットキー・バリア・ダイオードの製造方法は、低不純物濃度の一導電型を有する半導体基板上に、埋め込み酸化膜層を介して同じく低不純物濃度の一導電型層が積層されたＳＯＩ基板を準備する第１の工程と、
前記ＳＯＩ基板の前記一導電型層の表面に酸化膜を形成する第２の工程と、
前記酸化膜にトレンチを形成するための複数の開口部が選択的に形成される第３の工程と、
前記開口部を介して、その深さが前記埋め込み酸化膜層の表面、若しくは該酸化膜層を突き抜けて前記ＳＯＩ基板の基体表面に至るまで掘り込んで複数のトレンチを形成する第４の工程と、
前記トレンチ内に一導電型となる高濃度不純物を導入して該トレンチ間に形成された凸状ブロックの横方向に高不純物濃度の一導電型層を形成する第５の工程と、
少なくともアノード電極側となる各トレンチの少なくとも内壁に、バリアメタル層を形成する第６の工程と、
前記凸状ブロックの頂面及び各トレンチ内部を含めて前記ＳＯＩ基板の一方の主面側全面に一連の電極メタル層を形成する第７の工程と、
前記電極メタル層をパターンニングして所定の形状のアノード電極及びカソード電極を形成する第８の工程と、
を含むことを特徴とするものである。
【００２１】
【作用】
第１の発明では、デバイスの電流がシリコン基板の主表面に対して縦方向ではなく、トレンチの底面及び側面に形成されたアノード電極から、同じくトレンチの底面及び側面に形成されたカソード電極に向かって、ＳＢＤ界面→ｎ↑−層→ｎ↑＋層と横方向に流れる。その場合にシリコンバルク中の電界強度を、凸状ブロックの中段よりも、その上部及び下部ではさらに下げることができるので、Ｒｅｓｕｒｆ効果に類似する効果が得られ、ＳＢＤ界面の電界強度をより小さくすることができる。
【００２２】
第２の発明では、第１の発明のＳＢＤにおける補助電極の電位を３通りのモードのいずかで動作させる。かかる場合、シリコンバルク中の電位分布及び電界強度分布がそれぞれ異なり、それらを考慮して特定回路・用途に応じた最適な素子の使用が可能となる。
【００２３】
第３の発明では、トレンチの底面に埋め込み酸化膜層を残存させないようにした。このため、特にＳＩＰＯＳ類似の効果が期待できる。
【００２４】
第４の発明では、第３の発明におけるＳＢＤの補助電極の電位をフローティングモードでのみ動作させる。この時、具体的に上記ＳＩＰＯＳ類似の効果が得られる。
【００２５】
第５の発明では、ＳＯＩ基板の同一平面上に形成されアノード電極パターンとカソード電極パターンの途中の箇所を切断・除去することにより複数の素子に分離若しくは複数の素子の接続回路を形成できるようにした。
このため、例えば複数の個別ＳＢＤ、あるいはアノードコンモンのＳＢＤ接続回路等が容易に得られる。
【００２６】
第６の発明では、ＳＯＩ基板の同一平面上にアノード電極パターン及びカソード電極パターンが形成される。
このため、そのパターン上に半田バンプ電極を形成することができ、容易にフリップ・チップ搭載型とすることができる。
【００２７】
第７の発明では、市販のＳＯＩ基板を使用し、途中の製造工程に、前記ＳＯＩ基板内の埋め込み酸化膜層の表面、若しくは該酸化膜層を突き抜けて前記ＳＯＩ基板の基体表面に至るまで掘り込んで複数のトレンチを形成する工程を含め、第１及び第３の発明のＳＢＤを形成できるようにした。
このため、それぞれの特徴を有する素子を殆ど共通の製造工程で安価に製作することができる。
【００２８】
【実施例】
以下に、本発明の第１の実施例を、図を参照して説明する。
本発明では、最近実用化されてきているＳＯＩ基板（Ｓｉｌｉｃｏｎ　ｏｎ　Ｉｎｓｕｌａｔｏｒ）をスタート素材に、ＳＢＤを横型配置とし、かつ、トレンチ構造とすることを特徴としている。また、その具体的素子形状・寸法の最適化を図り、例えば逆耐圧定格電圧（ＶＲ）が３０Ｖ程度の低耐圧応用向けＳＢＤを実現している。
【００２９】
図１に、本発明の第１の実施例に係るＳＢＤの構造の断面図を、また、図２にそのアノード電極及びカソード電極部分の平面図を示す。
図１において、符号２１はＳＯＩ基板である。このＳＯＩ基板２１は、基体が低不純物濃度の一導電型、例えばＮ↑−型を有し、この基板２１上に、埋め込み酸化膜（Ｂｕｒｒｉｅｄ　Ｏｘｉｄｅ、以下、ＢＯＸと略記する。）層２２を介して同じく低不純物濃度の一導電型層、例えばｎ↑−層２３が積層されている。
【００３０】
また、前記該ＳＯＩ基板２１上の前記ｎ↑−層２３を前記埋め込み酸化膜層２２の表面に至るまで掘り込んで形成した複数のトレンチ（溝）２４を有する。このトレンチ２４の互いに対向する内壁に高不純物濃度の一導電型層、例えばｎ↑＋層２５が形成されている。
さらに、隣接するトレンチ２４，２４間に形成され、かつ、ｎ↑−層２３とｎ↑＋層２４が横方向に形成された凸状ブロック２６を有し、この凸状ブロック２６の頂面２６ａにＳｉＯ２等から成る酸化膜２７が形成されている。これはデバイスを外部からの水分、あるいは汚染から守るためである。
【００３１】
前記トレンチ２４のうち、少なくともアノード電極側となるトレンチ２４Ａの内壁、底面及びトレンチ開口部の前記酸化膜２７の端部にオーバラップするようにバリアメタル層２８が形成されている。
また、このバリアメタル層２８上にはアノード電極２９が形成され、前記凸状ブロック２６を介して隣接されたトレンチ２４Ｂ内にはカソード電極３０が形成されている。
なお、カソード電極３０の下部にはバリアメタル層２８が形成されていてもいなくても良い。
さらに、ＳＯＩ基板２１の他方の主面側（図示、下側）には補助電極（以下、Ｓｕｂ電極と記す。）が形成されている。
【００３２】
上記のように構成の第１の実施例のデバイスは、該デバイスに流れる電流がウェーハ主表面に対して縦方向ではなく、トレンチ２４の底面及び側面に形成されたアノード（Ａ）電極２９から同じくトレンチ２４の底面及び側面に形成されたカソード（Ｋ）電極３０に向かって次のような経路を経て流れる。
【００３３】
すなわち、Ａ電極２９→ＳＢＤ界面３２→ｎ↑−層２３→ｎ↑＋層２５のシリコンバルク中→Ｋ電極３０と横方向に、図１の矢印の向きと経路に沿って電流が流れる。
ｎ↑−層２３及びｎ↑＋層２５のシリコンバルク体は、図４（Ａ）の平面図に示すように、長方形の櫛歯状のブロック形状の角型ＳＢＤチップ３３である。
なお、図４（Ｂ）は、この第１の実施例におけるＳＢＤの等価回路図である。
【００３４】
上記図１において、前述したように凸状ブロック２６の一方の側面にはバリアメタル層２８を介してアノード電極２９が長方形のブロック形状を以って接続されている。凸状ブロック２６のもう一方の側面にはｎ↑＋層に良好なオーミック接触するカソード電極３０が接続されている。
なお、トレンチ２４の内部は、この図では埋まっていないように図示したが、図１の破線ＨＬで示したように電極メタルで埋まっていても良い。
【００３５】
以上の長方形の各ブロックは、図４（Ａ）に示すように互いに入り組んだ櫛歯状の形状をしており、アノード電極２９とカソード電極３０のフィンガ２９Ｆ，３０Ｆとが交互に配置されている。
なお、各ブロックの最終端及びボンディング・パッドからの分岐開始点の端部側面も、頂面と同じ酸化膜（ＳｉＯ２）等で覆われている。
【００３６】
上記の活性領域部（シリコンバルク、電極及び絶縁膜）は、ＳＯＩのＮ↑−基体が全体を支えており、その裏面はＳｕｂ電極３１が接続されている。
裏面のＮ↑＋層は、凸状ブロック２６中のｎ↑＋拡散を行なう際に同時に形成することも可能であるが、これは後述のＳｕｂ電極３１の電位を固定するか、フローティングするかによって、有っても無くても良い。このため、図１ではＮ↑＋層を図示していない。
【００３７】
次に、上記本発明のデバイスを製作する場合のプロセスの概要を、図７〜図１４を参照して説明する。
まず、図７の第１の工程で、Ｎ↑−型シリコン基板（Ｎｄ＝１×１０↑１４　１／ｃｍ↑３）上に約１μｍ厚の埋め込み酸化膜２２（ＢＯＸ）があり、さらにその上に１２μｍ厚でかつρ＝０．４９Ω・ｃｍのｎ↑−層２３を有するＳＯＩ基板２１を使用する。
このＳＯＩ基板２１は、上下のｎ↑−・Ｎ↑−ウェーハが各々のＢＯＸ面同士を対向配置させ、高温熱処理炉中で貼り合わせられ、合体させた後に、ｎ↑−側（当初のＢＯＸ面の反対面）のみを研磨し、１２μｍの厚さに仕上げるものであるが、現在では比較的安価であるので市販のものを使用する。
【００３８】
次に、図８に示すように、第２の工程で上記ＳＯＩ基板２１が高温（１０００〜１１００℃）の酸化炉中に投入され、その表面に酸化膜２７が形成される。
続いて、図９の第３の工程において、例えば４μｍ幅のトレンチ部２４ａが開口され、シリコンバルク部となる８μｍ幅が残される。
次の第４の工程においては、図１０に示すように、トレンチ２４が、周知のドライ・エッチング技術を駆使してその深さ１２μｍのＢＯＸ２２に達するまで掘り込まれる。
【００３９】
上記トレンチ２４側面のシリコンがドライ・エッチされた面は、エッチングの際に傷んでいる結晶表面となっているので、凹凸が激しく、良好なＳＢＤ界面あるいはオーミック接触界面（カソード電極側）となり得ない。
したがって、その凹凸に荒れたシリコンの表面に犠牲酸化が行なわれ、場合によっては複数回、付けては剥し、剥しては付ける酸化工程を繰り返して図１０に示した第４の工程を終える。
【００４０】
図１１の第５の工程においては、カソード領域となるブロック端面及び頂面の一部が開口される。続いてｎ↑＋型の不純物（リン又は砒素）が拡散ドープ、ＣＶＤドープ、あるいはイオン注入により導入された後に、深さ（幅）Ｗｎ↑＋（図１参照）＝５μｍとなるまで、ドライブインされ、いわゆる引き伸ばし拡散を行なわれｎ↑＋層２５が形成される。
【００４１】
続いて、図１２の第６の工程においては、上記図１１の第５の工程でｎ↑＋型不純物が引き伸ばし拡散される際に形成された膜をも含めて、必要部となる図示のような頂面のみを残すようにして、バリアメタル層２８の形成部が開口される。この時に用いた、例えばフォトレジスト材等を残したまま、バリアメタル材（Ｔｉ、Ｍｏ等）が蒸着あるいはスパッタにより付着される。
なお、この工程ではトレンチ２４の側面へのバリアメタル材の付着工程となるので、その蒸着膜厚の制御は、ビームにより多方向から均一に照射されるように注意して行なわれる。
【００４２】
続いて、上記第６の工程で、レジスト材等の保護膜が剥離され、洗浄工程を経て、次の電極メタル積層工程に移る。なお、この場合はカソード電極側にバリアメタルを付けないことを前提に、上記レジスト膜等を残したが、カソード電極側のｎ↑＋２５層側は高濃度（Ｃｓ≒１×１０↑１９　１／ｃｍ↑３）となっているので、ＳＢＤ接合が形成されることはなく、完全なオーミック接触が得られるので、上記レジスト膜はバリアメタル層形成の前に剥して除去しても良い。
【００４３】
図１３の第７の工程においては、電極メタル３９が全面に積層され、続く図１４に示した第８の工程において、この電極メタル３９がアノード電極２９とカソード電極３０を形成すべくパターンニングされる。また、裏面側のＳｕｂ電極３１が使用目的に応じて蒸着形成される。これは必要があれば形成されるものであり、その場合にこの電極には主電流は流れない。
すなわち、電位の固定のみであり、また、デバイスを組み立てる際のダイボンド工程手法等に依存している。
さらに、最終保護膜（図示せず）で、デバイスの全面を覆い、ボンディング・バッドを開口して本発明のデバイスが完成する。
【００４４】
次に、本発明の第２の実施例につき、図３を参照して説明する。
なお、前記第１の実施例と同一部分には同一符号が付してある。
また、この実施例と第１の実施例に示したデバイスにおける構造上の相違は、次の通りである。
▲１▼埋め込み酸化膜２２がトレンチ２４の底に残されているか、あるいは残されていないかの相違。
▲２▼Ｎ↑−基板の濃度がＮｄ≒１０↑１４（１／ｃｍ↑３）であるか、あるいはＮｄ＝１０↑１０（１／ｃｍ↑３）の真性半導体により近いかどうかの相違。
【００４５】
したがって、上記プロセス・フローの概略説明でも述べたように、両者の製造工程の差は、図１０に示した第４の工程において、トレンチ２４の深さをＢＯＸ２２に達した時点で停止するか、あるいは、さらにその下側のＮ↑−シリコン基体に達した時点で停止するかの違いとなる。
ただし、Ｓｕｂ電極３１への電位の与え方は、第１の実施例の構造では、後述するＳｕｂ電極フローティング時、カソード電極固定時、及びアノード電極固定時の３通りであるが、この実施例の構造では、Ｓｕｂ電極フローティング時のみの電位の与え方である点でも異なっている。
【００４６】
次に、本発明の更に他の実施例について説明する。
この第３の実施例では図１に示した基本形に変え、図５に示したアノード・コンモン型及び図６に示した２素子１チップ型の構造を提供するものである。
なお、図５（Ａ）は、アノード・コンモン型の電極パターンを示す平面図、図５（Ｂ）は、その等価回路図であり、図６（Ａ）は、２素子１チップ型の電極パターンを示す平面図、図６（Ｂ）は、その等価回路図である。
【００４７】
本発明の素子構造は、前述したように櫛歯状に長方形のブロックが入り組み、アノード電極２９とカソード電極３０のフィンガ２９Ｆ，３０Ｆが交互に対向配置されている。このため、ボンディング・パッド領域を、例えば図５（Ａ）のように、アノード電極２９側を共通として相対的に広く形成し、また、カソード電極３０を３０Ａ（Ｋ１），３０Ｂ（Ｋ２）と２つ設け、かつ、長方形のブロックの一部が直角に折れ曲がる形状に形成することにより、図５（Ｂ）の等価回路図に示すようなアノード・コンモン型のＳＢＤが極めて容易に形成できることを特徴としている。
【００４８】
上記の場合、電極メタル３９のマスクパターンまで（第７の製造工程まで（図１３参照））は、共通としてデバイスを製作しておき、図示のＫ１電極付近にカット部３８を設けるか、設けないかによってアノード・コンモン型と標準型の両方のデバイスが簡単に得られることになる。
上記のような考え方に基づいて図６には、アノード電極２９も２９Ａ（Ａ１），２９Ｂ（Ａ２）の２つの電極に分割した場合を示した。
【００４９】
上記の構造の場合も、アノード電極２９の略中央部にカット部３８を設けたか、設けないかによって２素子１チップ型とアノード・コンモン型の両方を、電極メタル・パターン・マスクのみを変更することで、容易に製作することができる。上記の考え方をさらに展開すると、上記アノード・コンモン型、２素子１チップ型に限らず、センタータップ型、リバース極性接続センタータップ型、シリーズ接続型ＳＢＤ等、種々の等価回路を容易に実現することができる。
また、図１５（Ａ），（Ｂ）に示すように、他の部品、例えばＩＣチップ３６との接続・組み合わせにより４ビット、８ビット回路等の回路が形成でき、その応用の幅を略無制限に展開・拡大させることができる。
なお、図１５（Ａ）は、１つのＳＢＤチップ３３を４つのＩＣチップＩＣ１，ＩＣ２，ＩＣ３，ＩＣ４に接続して４ビット回路を実現した例を示し、図１５（Ｂ）は複数のＳＢＤチップ３３を並列接続として１つのＭＯＳ　ＦＥＴ若しくはＩＧＢＴチップ３７を駆動させる例を示した。
【００５０】
次に、本発明の更に他の実施例につき、図１６及び図１７を参照して説明する。
この第４の実施例では、本発明における電極形成上のフレキシブル性を展開し、横型トレンチ構造のＳＢＤでは、アノード電極（Ａ）、カソード電極（Ｋ）がチップの主表面に配置されているので、当該チップのボンディング・パッド上に半田バンプ電極３４Ａ，３４Ｂ，３４Ｃ及び３５Ａ，３５Ｂ，３５Ｃ等を形成することが極めて容易に実現できる。
なお、図１７は図１６のＺ−Ｚ線に沿う断面図である。
【００５１】
上記図１６及び図１７に示した横型トレンチ構造のＳＢＤは、図７〜図１４の製造工程を経て完成した素子に、僅かな工程を付加することによってフリップ・チップ搭載の要求に応えることができるようにしたものである。
すなわち、▲１▼チップ表面を外部からの汚染等に対して保護すること及び半田バンプ電極間の短絡防止を目的として、ポリイミド剤等の表面皮膜をチップ表面に形成する工程を追加すること、及び▲２▼図示のように半田バンプによるアノード電極（Ａ１〜Ａ３）、カソード電極（Ｋ１〜Ｋ３）を形成する工程を追加することである。
【００５２】
次に、上述した本発明の横型トレンチ構造ＳＢＤにつき、シミュレーションした結果について述べる。
ここで選択したデバイスの各部の寸法（ディメンジョン）、不純物濃度、内部電位分布と、その時の電界分布及び電界強度、Ｒｅｓｕｒｆ効果の発生度合い、Ｓｕｂ電極の固定電位の違いによるデバイス内部での変化、図３に示した第２の実施例のデバイスについて特に期待されるＳＩＰＯＳ類似効果等について考察し、本発明のデバイスが持つ種々の優れた特徴を以下に明らかにする。
【００５３】
図１８は、本発明の第１の実施例で述べたデバイス（図１参照）のシミュレーション領域と、逆耐圧定格電圧（ＶＲ）＝５０Ｖをアノード（Ａ）−カソード（Ｋ）間に印加した時の電位分布図である。
なお、この場合、Ｓｕｂ電極の電位はフローティング状態になっている。
図において、横方向の寸法（ディメンジョン）は、左側のアノード電極２９となるトレンチ２４の横幅の半分が２μｍであり、この２μｍの位置にＳＢＤ界面３２がある。
横方向寸法ｘ＝２μｍ〜５μｍの間のシリコンバルク層はｎ↑−領域２３で、横方向寸法ｘ＝５μｍ〜１０μｍの間のシリコンバルク層はｎ↑＋領域２５である。その先のｘ＝横寸法１０μｍ〜１２μｍの間は、カソード電極領域３０となるトレンチ２４の横幅の半分（２μｍ）に相当する領域である。
【００５４】
同じく図１８において、縦方向の寸法は、ｙ＝−１．０μｍ〜−０．５μｍ（０．５μｍ厚）の間が、バリアメタル及び電極メタル層であり、ｙ＝−０．５μｍ〜０μｍ（０．５μｍ厚）の間が、シリコンバルク上の表面を覆う酸化膜（ＳｉＯ２）２７である。
【００５５】
また、ｙ＝０μｍ〜１２μｍの間は、シリコンバルク層であるが、この１２μｍのシリコンバルク厚、すなわち、トレンチ２４の深さは、シリコンバルク層の横幅８μｍと各トレンチ２４の幅４μｍとのアスペクト比が十分考慮された寸法であり、しかも、現在のプロセス技術を持ってすれば大した困難を伴うことなく、幅４μｍ、深さ１２μｍのトレンチ２４のドライ・エッチングが遂行できる寸法を選択していることは言うまでもない。
【００５６】
つまり、この寸法の組み合わせであれば、図１９に模式的に示した寸法関係図を参照すると明らかなように、Ｘｐ＝１２μｍ、Ｙｐ＝１２μｍとなっているので、活性領域同士で比較すれば、従来例として示した図３４のＳＢＤと同一の面積効率が得られていることになる。
ただし、本発明においては、図３４中のＷ１に相当する領域が不要となっているので、チップ全体としてみれば、例えば１ｍｍ□チップの場合、約４０％をこの領域として消費されてしまっているので、その分は、図１９のＸｐ＝１２μｍ、Ｙｐ＝１２μｍの寸法関係であったとしても、本発明の方が遥かに有効な面積利用効率であるという点で勝っている。
【００５７】
したがって、８μｍ幅のシリコンバルク及び４μｍ幅のトレンチ２４の横寸法を一定に保つと仮定すれば、トレンチ２４の深さＹｐ＝１２μｍが深くなればなる程、有効利用面積効率がさらに向上することになる。
しかしながら、ドライ・エッチングの制御性や、その後のプロセスの安定性等を考慮すると、Ｙｐ．ｍａｘ≒２４μｍ程度、すなわち、本発明の第１の実施例の２倍程度が限界となると考えられる。
【００５８】
次に、図１８、図１９の横方向寸法のうち、ｎ↑−層２３の３μｍに着目すると、これは逆耐圧定格電圧ＶＲ＝３０Ｖ系素子に必要な図３４に示した従来型ＳＢＤのＷｅｐｉ（エピタキシャル層の厚さ）に相当する値である。
また、ｎ↑＋層２５の幅の５μｍに関しては、図３４の従来型のＳＢＤにおけるＮ↑＋層１の厚さが１５０μｍ〜３５０μｍ程度であったことと比べて２桁近くも小さな値であるが、これはｎ↑＋型不純物の導入に要する熱処理の温度・処理時間や、上記のＸｐ／Ｙｐ比の面積効率等を考慮した上で、本発明では上記の５μｍを選定した。
【００５９】
次に、図１９のトレンチ２４の横幅４μｍに関しては、フォトリソグラフィの加工精度、ドライ・エッチングの制御性、アノード電極２９、カソード電極３０のメタル厚等を総合的に検討した上で、その値を選定した。
【００６０】
図１８のシリコンバルク下の埋め込み酸化膜層２２（ｙ＝１２μｍ〜１３μｍの間）についても若干言及する。すなわち、これはＳＯＩ基板２１を安定的に張り合わせ及び研磨して生産する工程上の理由から、また、どの程度の電位分負担、電界負担をＳｉＯ２膜（ＢＯＸ）中に負担させるかの考慮を要する素子であるかによってその厚さが決定される。
本発明のデバイスにおいては、ＶＲ＝３０Ｖ程度の低耐圧デバイスであることから、埋め込み酸化膜層２２の厚さが１μｍ程度もあれば十分であることが実証されている。
また、シリコンバルク表面を覆う頂面側のＳｉＯ２膜から成る酸化膜２７の厚さに関しても、デバイス特性の安定性や、プロセス上の制約条件等を考慮し、０．５μｍ厚を採用している。
【００６１】
以上より考察すると、本発明のＳＢＤ構造においては、より高耐圧なデバイスであればある程、ｎ↑−層２３の幅３μｍに相当する部分の寸法がより厚くなる必要があることが分かる。しかしながら、一方、面積効率からすると、Ｘｐ／Ｙｐ≒１程度は確保したいとの必要性から、また、ｎ↑＋層２５の幅（厚）は、素子の安定動作、製作の容易性等の観点からも少なくとも２μｍ〜３μｍ以上を確保したいとの要求を総合的に勘案して上記実施例のような寸法を採用している。したがって、本発明のデバイスは、（せいぜい最大でも）ＶＲ＝５０〜６０Ｖ定格程度までのデバイスにおいて、より有効な構造となると考えられる。
【００６２】
また、後述するように、トレンチ２４の深さをあまり深くすると、シリコンバルクの上側及び下側にあるＳｉＯ２膜界面でのＲｅｓｕｒｆ類似の電界緩和効果が、その及ぶ範囲に限度があることにも起因して、顕著に現れないということもある。
そこで、上述したようなデバイスのディメンジョン設定には総合的な考慮がなされ、かつ、決定がなされる必要がある。
【００６３】
再び図１８に戻って説明を続ける。
図において、ＳＢＤ界面３２付近の電位分布形状に注目すると、シリコンバルクの表面及び下部においては、深さの中央部に比べて電位線ＶＬの間隔が広がっていることが分かる。上側、すなわち、表面側の電位線ＶＬ間隔の広がりは、負にバイアスされたアノード電極（Ａ）２９の電位を受け、ＳＢＤ側部界面から素子表面上にまで延在されたＡ電極２９と表面の酸化膜２７とによって形成されるフィールド・プレート構造のために、そのような電位線分布をとる。
【００６４】
すなわち、素子表面に延在したＡ電極２９下部の酸化膜２７中と、該Ａ電極２９端下部では電位線ＶＬが密集し、高電界を形成するので、その分、より右の方向に押出され上記のような結果となっている。
酸化膜２７中での電界は高くなる一方で、シリコンバルク表面では、図示のように電位線ＶＬ間隔は、シリコンバルク中段部よりも広がることになる。そして、その結果、図２０に示したように、ＳＢＤ界面３２付近（ｘ＝０．１μｍのところ）での図１８におけるＹｏ−Ｙ’ｏラインに沿う縦方向の電界強度が、中段部の３×１０↑５（Ｖ／ｃｍ）に比べ、２．２×１０↑５（Ｖ／ｃｍ）程度にまで下がる。つまり、緩和されることが分かる。
【００６５】
また、シリコンバルクにおける下部のＢＯＸ２２付近において、図１８の場合、Ｎ↑−支持基板２１（Ｎｄ＝１×１０↑１４（１／ｃｍ↑３））の電位がフローティング、すなわち、Ａ電極２９とＫ電極３０の電位を受け、シリコンバルク及びＢＯＸ膜２２を介してその電位が伝わったままの電位分布状態にあるので、電位線ＶＬが図示のように分布することになる。その結果、シリコンバルク下部側のＢＯＸ膜２２付近においても図２０中に示すような電界緩和が見られ、２．７×１０↑５（Ｖ／ｃｍ）程度に下がることが分かる。
【００６６】
続いて、図２１を用いて、本発明のＳＢＤの他の応用について述べる。
この場合の電位分布は、Ｎ↑−支持基板２１の電位がＫ電極３０の電位に固定されているので、Ａ電極２９側トレンチ２４下部では全ての電位線ＶＬが、ＢＯＸ２２中に閉じ込められ支持基板側には広がらないので、図示のようになる。そして、ＳＢＤ界面から少し右側のシリコンバルク下部のＢＯＸ層２２中では、該シリコンバルク中にも図示のような電位線ＶＬが広がっている、換言すれば空乏層が広がっているので、このシリコンバルク中の電位線ＶＬと前記のトレンチ２４下部におけるＢＯＸ層２２内の電位線ＶＬがつながるために図示のようなＢＯＸ層２２内での曲がり方を示すようになる。
【００６７】
上記の結果、図２２におけるＳＢＤ界面付近のＹｏ−Ｙ’ｏ線沿いの電界が示すように、シリコンバルク下部のＢＯＸ２２に近い部分では、該ＢＯＸ膜２２中とシリコンバルク中の狭められた電位分布の影響とが相俟って、シリコンバルク中段部の電界の３．０×１０↑５（Ｖ／ｃｍ）よりも高い３．４×１０↑５（Ｖ／ｃｍ）程度の電界強度となる。
【００６８】
シリコンバルクの表面側においては、殆ど前述の図１８及び図２０と略同様の分布をとるので、その電界強度も略同様の２．２×１０↑５（Ｖ／ｃｍ）程度なる。
上記のような応用にあたっては、ＳＢＤ界面３２で、かつ、ＢＯＸ２２に極めて近い界面においてブレークダウンが起こる可能性がある。ただし、この場合は、ＶＲ＝５０Ｖを印加してもなおかつ、後述する従来のＳＢＤおけるＰ型ガードリング３の外側コーナ部で発生しているブレークダウン時の電界強度Ｅｍａｘ＝３．８４×１０↑５（Ｖ／ｃｍ）には至っていないことが分かる。
【００６９】
すなわち、従来のＳＢＤでのガードリング構造での最大電界よりも相当に低い電界強度となっている。
なお、従来のＳＢＤの印加電圧はＶＲ＝３０Ｖとしてある。
さて、応用回路の要求にもよるが、支持基板の電位をＫ電位固定で用いることは、回路をグランド電位に固定するような、例えばノイズ鎮圧の効果等において必要となるであろう、そのような要求がデバイス内部の電界を局所的に高くすることを避けるよりも、より重要視される場合には、本発明のデバイスによる図２１に示す使い方が推奨される。
【００７０】
続いて、図２３を用いて、本発明のＳＢＤのさらに他の応用について説明する。
この場合は、Ｎ↑−支持基板２１がアノード電極２９電位に固定されているので、シリコンバルク下部にあるＢＯＸ層２２内で電位線ＶＬが図示のように閉じ込められる結果、全ての電位線ＶＬが、右側のトレンチ２４下部のＢＯＸ２２内に集まる。
その影響を受けて、ＳＢＤ界面に近いシリコンバルク底部においては電位線ＶＬがより広がるように分布する。その結果、ＳＢＤ界面のＹｏ−Ｙ’ｏ線沿いの電界強度分布を図２４中に示すが、さらにこの部分の電界強度が下がり２．４３×１０↑５（Ｖ／ｃｍ）程度にまで緩和されることになる。
【００７１】
ただし、この場合もシリコンバルクの表面側においては、電位線ＶＬの分布が特に変化することはないので、その電界強度は２．２×１０↑５（Ｖ／ｃｍ）となる。
ところで、最近の進んだＳＯＩ基板２１の製造技術をもってしても、ＢＯＸ層２２の近辺での可動イオンやＢＯＸ層２２中の固定電荷の問題は完全に払拭できる訳ではない。そして、これらの問題はデバイス中の電界を下げれば下げるほど、より安全な方向になると考えられる。したがって、デバイスのより安全で、かつ、信頼性に富んだ使い方という点では図２３の応用が良い。ＳＢＤの界面の電界が最も下がるという点でも上記の使用方法は魅力がある。さらに、図２１の場合に指摘されたブレークダウンの発生箇所の問題についても、おそらく定格電圧範囲内の印加電圧であれば、ＢＯＸ層近辺でのブレークダウンは決して起こることのない構造になると考えられるし、逆電圧耐量やＥＳＤ耐量試験においても、より有効な特性を得られるであろうことが予想できる。
【００７２】
続いて、図２５に、本発明の第２の実施例に係るデバイスについて、かつ、そのデバイスのＮ↑−支持基板がフローティング電位となっている場合のシミュレーションによる電位分布の結果を示した。
図１８〜図２４まで示した第１の実施例の構造とは、トレンチ２４の底にあったＢＯＸ層２２がとり除かれ、Ａ電極２９及びＫ電極３０が直接Ｎ↑−支持基板２１と接している点が異なっている。
【００７３】
さらに、本構造のＳＢＤにおいては、Ｎ↑−支持基板２１の不純物濃度が、Ｎｄ≒１０↑１０（１／ｃｍ↑３）により近いという、真性半導体濃度に類似した濃度となっている点である。
上記のような構造においては、Ｎ↑−支持基板２１中の高抵抗Ｒを介して電位線ＶＬがより均等になるように分布される結果、Ｎ↑−支持基板２１中の電位分布に引かれて、ＢＯＸ層２２内の電位分布が、同様なフローティング電位としていた図１８のものと比較して、シリコンバルク右端にかけて目一杯引き伸ばされるようになっている。
【００７４】
しかしながら、シリコンバルク中の電位線ＶＬの広がりは、図２３よりは、より狭く、第１の実施例の構造のフローティング（図１８参照）よりは、より広がるという結果となり、図２６に示すようにＳＢＤ界面付近のＹｏ−Ｙ’ｏ線に沿う縦方向電界も２．６８×１０↑５（Ｖ／ｃｍ）になる。
【００７５】
図２５の使用例は、従来技術のＳＢＤを初め、多くの高耐圧ダイオードにおいて、その結果が証明されているＳＩＰＯＳ（Ｓｅｍｉ　Ｉｎｓｕｌａｔｉｎｇ　Ｐｏｌｙ　Ｓｉｌｉｃｏｎ）膜を用いたパッシベーション構造に類似した効果を、Ｎ↑−支持基板２１に持たせるという点にその特徴がある。
すなわち、上記のようなＳＩＰＯＳ構造と類似な電位分布を得ることができる結果、デバイス内部の電位分布がより均一化され、局所的な高電界を招くことがないので、デバイスの長期使用や、予期せぬ高電圧の印加時等において、より安全かつ信頼性が高くなると言える。
【００７６】
以上の結果を前提として、図１８〜図２３に示した本発明のデバイスに関する種々の効果のうち、シリコンバルク中で、かつ、表面の酸化膜２７直下及び底のＢＯＸ層２２界面における横方向の電界強度について、更なる比較と考察を行なう。
【００７７】
図２７は、シリコンバルク中段、図１８のＸ−Ｘ’線での不純物濃度分布（実線ＩＬ）と電界強度分布及び表面ＳｉＯ２（０．１μｍ深さ）の界面での電界強度分布を示している。
すなわち、同じ（ｘ＝２μｍ）ＳＢＤ界面であっても前記シリコンバルク中段の電界強度が３．０×１０↑５（Ｖ／ｃｍ）程度であるのに対し、前記表面ＳｉＯ２界面の電界強度は、２．５×１０↑５（Ｖ／ｃｍ）程度と約１７％、中段部よりも表面側の方が緩和されていることが観察される。
【００７８】
図２８は、ＢＯＸ層２２界面（ｙ＝１１．９μｍ深さ）での電界強度の比較を行なった。
電界強度の高い順に、▲１▼図２１に示した第１の実施例の構造におけるＫ電極固定時の電位；３．６×１０↑５（Ｖ／ｃｍ）、▲２▼図１８に示した第１の実施例の構造におけるＳｕｂ電極フローティング時の電位；２．８×１０↑５（Ｖ／ｃｍ）、▲３▼図２５に示した第２の実施例の構造におけるフローティング時の電位；２．７×１０↑５（Ｖ／ｃｍ）、▲４▼図２３に示した第１の実施例の構造におけるＡ電極固定時の電位；２．４５×１０↑５（Ｖ／ｃｍ）となっている。
なお、図中、ＩＬは不純物濃度線である。
【００７９】
さて、図３４に示した従来技術のＳＢＤついても比較のためのシミュレーションを行なったので、次にこれを示す。
図２９は、そのシミュレーション領域を表している。従来のＳＢＤのチップ左端からその耐圧維持領域、ガードリング領域を経て、ＳＢＤ領域に至る横方向寸法０μｍ〜５０μｍの範囲を示している。
縦方向は、ＳＢＤ界面を０μｍ起点とし、−１．０μｍ〜−０．４μｍ間がフィルド・プレート構造の電極メタル６を、−０．４μｍから０μｍまでの間が酸化膜８となっている。
【００８０】
０μｍ〜１μｍまでの深さのシリコンバルク層（ｎ↑−・エピタキシャル層）のｘ＝３０μｍ〜４０μｍの範囲に耐圧向上用のガードリング３となるＰ型領域がある。また、ｙ＝０μｍ〜３．８μｍまでの間がｎ↑−・エピタキシャル層２である。さらに、ｙ＝３．８μｍ〜８μｍの間はＮ↑＋領域１である。実際のウェーハでは、周知のようにこの部分が１５０μｍ〜３５０μｍ程度あるが、種々の計算や表示等の関係でその一部のみを取り出している。
【００８１】
次に、これらの縦方向の不純物濃度分布；ｘ＝４９μｍの位置での縦方向の不純物濃度分布については、図３０中の破線Ｌ１で、また、ガードリング３を含む部分であるｘ＝３５μｍの位置での縦方向の不純物濃度分布については、図３１中の実線Ｌ２で示してある。
なお、ｎ↑−層２の不純物濃度は、ρ＝０．４９Ω・ｃｍ（Ｎｄ＝１．０２×１０↑１６（１／ｃｍ↑３））であり、本発明のＳＢＤと同等であるが、ｎ↑−層２の厚みは３．８μｍであるので、本発明のそれよりも０．８μｍ厚くなっている。その理由は、耐圧計算において、パンチ・スルーが起こることによるＳＢＤ界面の電界上昇分を予めキャンセルしておきたいからである。
【００８２】
上記従来のＳＢＤに、逆耐圧定格電圧ＶＲ＝３０Ｖを印加した時のｘ＝４９μｍにおけるＳＢＤ界面にかかる縦方向の電界強度分布が、前述したｎ↑−・Ｎ↑＋縦方向濃度分布と共に、図３０中の実線Ｆ１で示されている。
これによれば、ＳＢＤ領域のＳＢＤ界面での電界強度は、３．０×１０↑５（Ｖ／ｃｍ）となっていて、これは図２７に示した本発明のＳＢＤにおけるＸ−Ｘ’線沿いの電界強度と同等である。
つまり、ＳＢＤ界面の電界強度そのものは、ｎ↑−・エピタキシャル層２の厚さが３．０μｍであっても、３．８μｍであっても、その比抵抗ρ（＝０．４９Ω・ｃｍ）が同じである限りは、同じ値になることが分かる。
【００８３】
さて、この従来のＳＢＤに逆耐圧定格電圧ＶＲ＝３０Ｖが印加された時、図２９中のガードリング３外側コーナ部付近の斜線を施したＡ部が最大電界強度となり、その次に、ガードリング３内側コーナ部付近の斜線を施したＢ部の電界強度が高くなることが良く知られている。
当該部分（ｙ＝０．８μｍの深さ）を含めた横方向の電界強度が図３２中の実線Ｆ２で示されており、最も高いＡ部；３．８４×１０↑５（Ｖ／ｃｍ）、次に高いＢ部；３．３９×１０↑５（Ｖ／ｃｍ）が図示のようになっている。
【００８４】
これらの値は、ＳＢＤ界面での３．０×１０↑５（Ｖ／ｃｍ）に比べて相当高く、また、３．８４×１０↑５（Ｖ／ｃｍ）のＡ部では、最早、局所的に素子がブレークダウンを起こしていると考えられる。これはデバイス全体としての逆耐圧波形を示すことにもなる。
【００８５】
ＳＢＤ界面の横方向電界（ｙ＝０．１μｍ）についても再確認した。これは図３３に実線Ｆ３示してあるが、ガードリング３とその外側のｎ↑−耐圧維持領域２とで形成されるＰＮ接合表面において、２．９５×１０↑５（Ｖ／ｃｍ）、また、ガードリング３よりもやや内側のｘ≒４５μｍにおけるＳＢＤ領域表面の電界強度が２．９１×１０↑５（Ｖ／ｃｍ）となっている。このため、前述の図３０に示した縦方向のＳＢＤ界面の電界強度が３．０×１０↑５（Ｖ／ｃｍ）であったこととの整合性が略取れていることになる。
【００８６】
以上より、逆耐圧定格電圧ＶＲ＝３０Ｖ印加時で、従来構造でのＳＢＤの電界強度についてまとめると、次のことが言える。
▲１▼最大電界強度が３．８４×１０↑５（Ｖ／ｃｍ）も高くなる場所が存在している（図３２参照）。
▲２▼ＳＢＤ界面については、電界強度が３．０×１０↑５（Ｖ／ｃｍ）となり（図３０参照）、これは本発明のＳＢＤのシリコンバルク中段部Ｘ−Ｘ’線沿いの電界に等しい（図２７参照）。
上記のことは、本発明のＳＢＤにおける電界強度が、シリコンバルク表面とＳｉＯ２との界面及びシリコンバルク底面とＢＯＸとの界面において、３．０×１０↑５（Ｖ／ｃｍ）を決して超えて運転されることがないことが証明されたことを意味し、これは本発明の優れた特徴の１つが裏付けられたことになる。
【００８７】
なお、本発明の上記実施例においては、逆耐圧定格電圧ＶＲ＝３０ＶのＳＢＤを想定し、トレンチ幅；４μｍ、シリコンバルク幅；８μｍ、トレンチ深さ；１２μｍの寸法で説明したが、勿論、この寸法に限定するものではなく、本発明思想を展開して更にグレード・アップした種々の素子が実現できることは言うまでもない。
【００８８】
【発明の効果】
以上、説明したように本発明の横型トレンチ構造ＳＢＤは、概略次のような効果を奏する。
▲１▼市販の高コストではない比較的安価なＳＯＩ−シリコン基板を用いることができる。
▲２▼シリコンバルク中の電界強度が中段部のＸ−Ｘ’線沿いよりも、上部及び下部では、更に下げることができるので、Ｒｅｓｕｒｆ効果に類似した効果が得られ、ＳＢＤ界面の電界強度をより小さくすることが可能である。
また、Ｎ↑−層基体のＳｕｂ電極の電位を第１の実施例の構造及び第２の実施例の構造の各々において自由に選択することができるので、用途や応用回路に適した効果を期待できる。
▲３▼従来のＳＢＤのように耐圧維持領域を必要としないので、その部分が活性領域として使用できる。
また、トレンチの深さを更に深くすることで、活性領域内そのものの面積効率を更に向上できる可能性がある。
ただし、この場合、得られるＲｅｓｕｒｆ効果に類似した効果については、トレンチを深くすれば、その効果がより薄れるので、面積効果を採るか、Ｒｅｓｕｒｆ効果（電界低減効果）を採るかのトレード・オフの関係を考慮する必要がある。
▲４▼フリップ・チップ搭載が可能となるのみならず、種々の等価回路の素子を１つのチップから何種類も、しかも電極パターンを変更するのみで簡単できる。
▲５▼ｎ↑＋層を５μｍ程度と極めて薄くできるので、この部分に加わる寄生抵抗が従来のＳＢＤに比べて激減する。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す横型トレンチ構造を有するＳＢＤの断面図である。
【図２】上記ＳＢＤの電極部分を示す平面図である。
【図３】本発明の第２の実施例を示す横型トレンチ構造を有する他のＳＢＤの断面図である。
【図４】上記第１及び第２の実施例に共通して適用できる標準型のアノード電極及びカソード電極パターンを示し、（Ａ）はその平面図、（Ｂ）はその等価回路図である。
【図５】上記第１及び第２の実施例に共通して適用できるアノード・コンモン型の電極パターンを示し、（Ａ）はその平面図、（Ｂ）はその等価回路図である。
【図６】上記第１及び第２の実施例に共通して適用できる２素子１チップ型の電極パターンを示し、（Ａ）はその平面図、（Ｂ）はその等価回路図である。
【図７】本発明の横型トレンチ構造を有するＳＢＤを製作する場合の製造工程を示す第１工程の説明図である。
【図８】同じく上記製造工程を示す第２工程の説明図である。
【図９】同じく上記製造工程を示す第３工程の説明図である。
【図１０】同じく上記製造工程を示す第４工程の説明図である。
【図１１】同じく上記製造工程を示す第５工程の説明図である。
【図１２】同じく上記製造工程を示す第６工程の説明図である。
【図１３】同じく上記製造工程を示す第７工程の説明図である。
【図１４】同じく上記製造工程を示す第８工程の説明図である。
【図１５】本発明のＳＢＤチップと他の部品とを組み合わせた応用例を示し、（Ａ）は１チップのＳＢＤとＩＣチップとを組み合わせた例であり、（Ｂ）はｎチップのＳＢＤとＭＯＳ　ＦＥＴ又はＩＧＢＴチップとを組み合わせた例である。
【図１６】本発明の構造を利用してフリップ・チップ搭載に便利なように半田バンプ電極を形成する例を示す平面図である。
【図１７】図１６のＺ−Ｚ線に沿う断面図である。
【図１８】第１の実施例の構造を有し、かつ、Ｓｕｂ電極フローティング時、印加電圧（ＶＲ＝５０Ｖ）でシミュレーションした場合の電位分布図である。
【図１９】本発明の構造を有するＳＢＤの各部の寸法関係を示す説明図である。
【図２０】第１の実施例の構造を有し、かつ、図１８のＹｏ−Ｙ’ｏ線に沿い、フローティング電位時、界面から０．１μｍ深さ、印加電圧（ＶＲ＝３０Ｖ）でシミュレーションした場合の電界強度分布図である。
【図２１】第１の実施例の構造を有し、かつ、カソード電極固定時、印加電圧（ＶＲ＝５０Ｖ）でシミュレーションした場合の電位分布図である。
【図２２】第１の実施例の構造を有し、かつ、図１８のＹｏ−Ｙ’ｏ線に沿い、カソード電極固定時、界面から０．１μｍ深さ、印加電圧（ＶＲ＝３０Ｖ）でシミュレーションした場合の電界強度分布図である。
【図２３】第１の実施例の構造を有し、かつ、アノード電極固定時、印加電圧（ＶＲ＝５０Ｖ）でシミュレーションした場合の電位分布図である。
【図２４】第１の実施例の構造を有し、かつ、図１８のＹｏ−Ｙ’ｏ線に沿い、アノード電極固定時、界面から０．１μｍ深さ、印加電圧（ＶＲ＝３０Ｖ）でシミュレーションした場合の電界強度分布図である。
【図２５】第２の実施例の構造を有し、かつ、フローティング電位時、印加電圧（ＶＲ＝５０Ｖ）でシミュレーションした場合の電位分布図である。
【図２６】第２の実施例の構造を有し、かつ、図１８のＹｏ−Ｙ’ｏ線に沿い、フローティング電位時、界面から０．１μｍ深さ、印加電圧（ＶＲ＝３０Ｖ）でシミュレーションした場合の電界強度分布図である。
【図２７】第１の実施例の構造を有し、かつ、図１８のＸ−Ｘ’線に沿い、および表面（ｙ＝０．１μｍ）でのフローティング電位時、印加電圧（ＶＲ＝３０Ｖ）でシミュレーションした場合の不純物濃度及び電界強度を示す分布図である。
【図２８】第１の実施例の構造を有し、かつ、図１８のＸ−Ｘ’線に沿い、フローティング電位時、印加電圧（ＶＲ＝３０Ｖ）、ＢＯＸ界面から０．１μｍ上側のシリコンバルク中でシミュレーションした場合の不純物濃度及び電界強度を示す分布図である。
【図２９】従来のＳＢＤ構造のシミュレーション領域を示す説明図である。
【図３０】従来の構造を有し、かつ、図２９におけるｘ＝４９μｍの位置での縦方向の不純物濃度及び電界強度を示す分布図である。
【図３１】従来の構造を有し、かつ、図２９におけるｘ＝３５μｍの位置での縦方向の不純物濃度分布図である。
【図３２】従来の構造を有し、かつ、ＳＢＤの表面から０．８μｍ深さでの横方向の電界強度分布図である。
【図３３】従来の構造を有し、かつ、ＳＢＤの表面から０．１μｍ深さでの横方向の電界強度分布図である。
【図３４】従来の縦型構造を有するＳＢＤの断面図である。
【図３５】従来の誘電体分離構造を有する集積化ＳＢＤの断面図である。
【図３６】上記従来の誘電体分離構造を有する集積化ＳＢＤを９０°回転させた状態の断面図である。
【符号の説明】
１　　Ｎ↑＋シリコン基板
２　　ｎ↑＋エピタキシャル層
３　　Ｐ型ガードリング
４　　ｎ↑＋チャネルストッパ層
５　　バリアメタル
６　　アノード電極
７　　カソード電極
８　　絶縁膜
９　　空乏層
１０　Ｐ↑−／Ｎ↑−型シリコン基板
１１　誘電体分離ＳｉＯ２膜
１２Ａ，１２Ｂ　単体素子
１３　空乏層
２１　ＳＯＩ基板
２２　埋め込み酸化膜層（ＢＯＸ）
２３　ｎ↑−
２４　トレンチ
２５　ｎ↑＋
２６　凸状ブロック
２７　酸化膜
２８　バリアメタル層
２９　アノード電極
３０　カソード電極
３１　補助電極（Ｓｕｂ）
３２　ＳＢＤ界面
３３　ＳＢＤチップ
３４Ａ，３４Ｂ，３４Ｃ，３５Ａ，３５Ｂ，３５Ｃ　半田バンプ電極
３６　ＩＣチップ
３７　ＭＯＳ　ＦＥＴ／ＩＧＢＴチップ
３８　カット部
３９　電極メタル
ＶＲ　逆耐圧定格電圧
ＶＬ　電位線
ＩＬ　不純物濃度分布線
Ｒ　　高抵抗[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a novel Schottky barrier diode (hereinafter abbreviated as SBD) having a horizontal current path and a trench structure, and more particularly to a conventional vertical SBD or a dielectric that can be integrated. The present invention relates to an SBD which has characteristics that it is more excellent in withstand voltage design and more excellent in element area efficiency than an SBD having an isolation structure, and can be mounted on a flip chip.
[0002]
[Prior art]
FIG. 34 shows a schematic structure of a conventionally known vertical SBD.
In the figure, 1 is an N ↑ + silicon substrate, 2 is an n ↑ -epitaxial layer, 3 is a P-type guard ring formed in the n ↑ -epitaxial layer 2, and 4 is formed on the outer periphery of the n ↑ -epitaxial layer 2. Reference numeral 5 denotes a barrier metal, reference numeral 6 denotes an anode electrode (A), reference numeral 7 denotes a cathode electrode (K), and reference numeral 8 denotes an insulating film made of a SiO2 film or the like.
In the SBD having the above structure, for example, if the reverse breakdown voltage (VR) is an SBD that guarantees VR = 30 V, when the thickness of the n ↑ -epitaxial layer 2 is represented by Wepi, Wepi = about 3 μm is required. It is well known that In other words, as a rough guide, in such an SBD having a vertical structure, it is necessary to secure a thickness of the n ↑ -epitaxial layer 2 of approximately Wepi = 10 μm (10 μm / 100 V) for VR = 100 V. Is usually required.
[0003]
Further, a portion corresponding to W1 in the drawing is secured as a breakdown voltage maintaining region, and W1 ≧ 50 to 100 μm is generally secured even in a device having a low breakdown voltage.
Further, W2 in the figure is a region for element isolation, which is an indispensable width for dividing any device into a chip from a wafer, and this is also usually secured on one side by W2 ≧ 50 μm. It is well known that you have to.
[0004]
Therefore, it is generally accepted that only the central portion of the remaining chip is a region that can be used as a so-called active region of a device. When the chip size is reduced to, for example, about 1 mm □, the utilization efficiency is at most about 60%. Has become.
Accordingly, assuming that the area of the active region of the device finally secured is Sact, a forward current having a current density of JＡ150 to 200 A / cm ↑ 2 is applied during this Sact. On the other hand, in the reverse blocking mode, a depletion layer 9 spreads out in the n ↑ -epitaxial layer 2 as shown in FIG. Reverse voltage is prevented by the formed capacitor effect, that is, the depletion layer 9.
[0005]
Next, FIG. 35 shows a conventional integrated SBD having a dielectric isolation structure.
In the integrated SBD having this structure, leakage current into the P ↑-/ N ↑ -type Si substrate 10 is extremely small. This is because the dielectric isolation SiO2 film 11 surrounds each unit element 12A, 12B.
Therefore, since the device has low leakage current characteristics even at high temperature operation, it does not cause inconveniences such as raising the upper limit of the operating temperature of the device or the latch-up phenomenon in which each element affects each other. For this reason, it is a structure that has recently been favorably put to practical use.
[0006]
However, the above structure also has the following disadvantages.
(1) The process of preparing the substrate is long. Therefore, the first problem is that the cost is inevitably high.
In the figure, focusing on the unit element 12A having the anode electrode A1 and the cathode electrode K1 on the left side, the depletion layer 13 in the reverse voltage mode generally spreads in the n ↑ -layer as illustrated. By observing this carefully, it can be seen that the manner of spreading the depletion layer 9 of the vertical SBD shown in FIG. 34 is essentially the same.
That is, when the SBD interface or the PN junction of the guard ring 3 is the maximum electric field, and the depletion layer 9 has the PN junction, the electric field is simply reduced in proportion to the distance from the interface on the low concentration side n ↑ − side. It is only spreading.
[0007]
{Circle around (2)} In other words, since there is no reduced surface field (Resurf: Reduced Surface Field) effect, a canceling effect between the junctions cannot be expected, and the electric field generated inside the bulk is completely lost. It is only distributed without suppression.
[0008]
{Circle around (3)} Next, there is also a problem in the area efficiency considered only for the active region.
That is, in the device of FIG. 35, similarly to the device of FIG. 34, the area exposed on the element surface is used as it is, and only the current flows in the vertical direction with respect to the main surface of the silicon substrate.
That is, the Wdev width in FIG. 35 is essentially the same as the active region Sact in FIG. 34 except that the Wdev width is separated into individual devices by the Wiso width, and no improvement is made.
[0009]
Based on the above problems, FIG. 36 shows an improved structure thereof.
The device having this structure is a virtual device shown for comparison obtained when the element having the structure in FIG. 35 is rotated by 90 °. If the device has such a structure, there is a possibility that a great improvement can be expected in terms of effective use of the element area.
That is, it is clear that the width of Wdev in FIG. 35 can be the width of diso in FIG. In other words, as long as the device satisfies the condition of Wdev> diso, the Wiso is now common, so that the area of the device can be used much more effectively.
However, even if the device having the structure shown in FIG. 36 can be realized, it is also clear that an electric field canceling effect (Resurf) cannot be expected.
[0010]
In addition, although it has been a long time in integrated circuits, recently, in particular, individual devices have been required to have a structure capable of supporting flip chip mounting in a chip assembling process.
[0011]
{Circle around (4)} However, in the structure shown in FIG. 34, only the anode electrode (A) exists on the front surface side, so that flip-chip mounting is not possible. However, since it is at an end surface perpendicular to the surface, it is difficult to perform photolithographic processing for forming the same using current technology.
[0012]
[Problems to be solved by the invention]
The problems to be solved by the above-described conventional SBD structure are summarized as follows.
{Circle around (1)} The manufacturing process becomes longer and the cost becomes higher.
{Circle over (2)} The Surf effect cannot be expected.
(3) Area efficiency is poor.
(4) Flip chip mounting requirements cannot be met.
[0013]
The present invention has been made in order to solve the above-mentioned problems. (1) The manufacturing process is not lengthened, the cost can be reduced, (2) the resurf effect can be expected, and the shot per unit area can be reduced. It is an object of the present invention to provide an SBD having a novel structure capable of efficiently forming a key barrier layer to enhance the resurf effect and meeting the requirement of (4) mounting a flip chip.
[0014]
[Means for Solving the Problems]
A Schottky barrier diode having a lateral trench structure according to a first aspect of the present invention has a low impurity concentration one conductivity type layer laminated on a semiconductor substrate having a low impurity concentration one conductivity type via a buried oxide film layer. SOI substrate,
A plurality of trenches formed by digging the one conductivity type layer on the SOI substrate down to the surface of the buried oxide film layer;
A high-impurity-concentration one-conductivity-type layer formed on opposing inner walls of the trench;
A convex block formed between the adjacent trenches, and in which a low-impurity concentration one conductivity type layer and a high impurity concentration one conductivity type layer are formed in a lateral direction;
An oxide film layer formed on the top surface of the convex block,
A barrier metal layer formed to overlap at least the inner wall of the trench on the anode electrode side, the bottom surface, and the end of the oxide film at the trench opening,
An anode electrode formed on the barrier metal layer;
A cathode electrode formed in an adjacent trench via the convex block;
An auxiliary electrode formed on the other main surface side of the SOI substrate;
Which is characterized by having
[0015]
A Schottky barrier diode having a horizontal trench structure according to a second invention is a floating mode in which the potential of the auxiliary electrode receives the potentials of the anode electrode and the cathode electrode, a mode in which the potential is fixed to the cathode electrode potential, and a mode in which the anode is fixed. It is characterized by operating in three modes: a mode fixed to the electrode potential.
[0016]
A Schottky barrier diode having a horizontal trench structure according to a third aspect of the present invention penetrates a buried oxide film layer formed in the SOI substrate and digs up to the surface of the substrate of the SOI substrate to form the buried oxide film layer. A trench is formed so as not to remain, and the buried oxide film layer is left only at the bottom of the convex block.
[0017]
A Schottky barrier diode having a horizontal trench structure according to a fourth invention is characterized in that the potential of the auxiliary electrode is operated in a floating mode.
[0018]
In a Schottky barrier diode having a horizontal trench structure according to a fifth aspect of the present invention, an anode electrode pattern and a cathode electrode pattern are formed on the same plane of the SOI substrate, and cut and remove a portion in the middle of the electrode pattern. Thus, a plurality of elements are separated or a connection circuit of the plurality of elements is formed.
[0019]
A sixth aspect of the present invention is a Schottky barrier diode having a horizontal trench structure, wherein a solder bump electrode is formed on the anode electrode pattern and the cathode electrode pattern formed on the same plane of the SOI substrate. It is characterized by being mounted.
[0020]
A method of manufacturing a Schottky barrier diode having a lateral trench structure according to a seventh aspect of the present invention is the method of manufacturing a Schottky barrier diode having a low impurity concentration of one conductivity type on a semiconductor substrate having a low impurity concentration of one conductivity type via a buried oxide film layer. A first step of preparing an SOI substrate on which layers are stacked;
A second step of forming an oxide film on the surface of the one conductivity type layer of the SOI substrate;
A third step of selectively forming a plurality of openings for forming a trench in the oxide film;
Forming a plurality of trenches by digging through the opening to a depth of the surface of the buried oxide film layer or through the oxide film layer to reach the substrate surface of the SOI substrate; ,
A fifth step of introducing a high-concentration impurity having one conductivity type into the trench to form a one-conductivity-type layer having a high impurity concentration in a lateral direction of the convex block formed between the trenches;
A sixth step of forming a barrier metal layer on at least the inner wall of each trench on the anode electrode side;
A seventh step of forming a series of electrode metal layers on the whole of one main surface side of the SOI substrate including the top surface of the convex block and the inside of each trench;
An eighth step of patterning the electrode metal layer to form an anode electrode and a cathode electrode having a predetermined shape;
It is characterized by including.
[0021]
[Action]
In the first invention, the current of the device is not vertical to the main surface of the silicon substrate, but is directed from the anode electrode formed on the bottom and side surfaces of the trench to the cathode electrode also formed on the bottom surface and side surfaces of the trench. Then, the current flows in the lateral direction from the SBD interface → n ↑ − layer → n ↑ + layer. In this case, the electric field strength in the silicon bulk can be further reduced in the upper and lower parts of the convex block than in the middle, so that an effect similar to the Resurf effect is obtained, and the electric field strength at the SBD interface is further reduced. be able to.
[0022]
In the second invention, the potential of the auxiliary electrode in the SBD of the first invention is operated in one of three modes. In such a case, the potential distribution and the electric field intensity distribution in the silicon bulk are different from each other, and it is possible to use an optimum element according to a specific circuit / application in consideration of the distribution.
[0023]
In the third invention, the buried oxide film layer is prevented from remaining on the bottom of the trench. Therefore, an effect similar to SIPOS can be expected.
[0024]
In the fourth invention, the potential of the auxiliary electrode of the SBD in the third invention is operated only in the floating mode. At this time, an effect similar to the above SIPOS is specifically obtained.
[0025]
According to the fifth aspect of the present invention, a plurality of elements can be separated or a connection circuit of a plurality of elements can be formed by cutting / removing a part of the anode electrode pattern and the cathode electrode pattern formed on the same plane of the SOI substrate. did.
Therefore, for example, a plurality of individual SBDs or an SBD connection circuit of an anode common can be easily obtained.
[0026]
In the sixth aspect, the anode electrode pattern and the cathode electrode pattern are formed on the same plane of the SOI substrate.
Therefore, a solder bump electrode can be formed on the pattern, and a flip chip mounting type can be easily obtained.
[0027]
In a seventh aspect of the present invention, a commercially available SOI substrate is used, and in the middle of the manufacturing process, the surface of the buried oxide film layer in the SOI substrate or the surface of the SOI substrate penetrating through the oxide film layer is dug. Including the step of forming a plurality of trenches, the SBDs of the first and third inventions can be formed.
For this reason, elements having the respective characteristics can be manufactured inexpensively by almost common manufacturing steps.
[0028]
【Example】
Hereinafter, a first embodiment of the present invention will be described with reference to the drawings.
The present invention is characterized in that a SOI substrate (Silicon on Insulator), which has recently been put into practical use, is used as a starting material, SBDs are arranged horizontally, and a trench structure is used. In addition, by optimizing the specific element shape and dimensions, an SBD for low withstand voltage application having a reverse withstand voltage rating (VR) of about 30 V, for example, is realized.
[0029]
FIG. 1 is a sectional view of the structure of an SBD according to a first embodiment of the present invention, and FIG. 2 is a plan view of an anode electrode and a cathode electrode portion thereof.
In FIG. 1, reference numeral 21 denotes an SOI substrate. The SOI substrate 21 has a base of one conductivity type of low impurity concentration, for example, N ↑ -type, and a buried oxide film (hereinafter abbreviated as BOX) layer 22 on the substrate 21. Similarly, a layer of one conductivity type having a low impurity concentration, for example, an n ↑ -layer 23 is laminated.
[0030]
Further, the semiconductor device has a plurality of trenches (grooves) 24 formed by dug the n ↑ -layer 23 on the SOI substrate 21 to the surface of the buried oxide film layer 22. On the inner walls of the trench 24 facing each other, a layer of one conductivity type having a high impurity concentration, for example, an n + layer 25 is formed.
Further, a convex block 26 is formed between the adjacent trenches 24 and 24, and the n ↑ -layer 23 and the n ↑ + layer 24 are formed in the lateral direction. Is formed with an oxide film 27 made of SiO2 or the like. This is to protect the device from external moisture or contamination.
[0031]
In the trench 24, a barrier metal layer 28 is formed so as to overlap at least the inner wall and the bottom surface of the trench 24A on the anode electrode side and the end of the oxide film 27 in the trench opening.
An anode electrode 29 is formed on the barrier metal layer 28, and a cathode electrode 30 is formed in a trench 24B adjacent via the convex block 26.
The barrier metal layer 28 may or may not be formed below the cathode electrode 30.
Further, an auxiliary electrode (hereinafter, referred to as a Sub electrode) is formed on the other main surface side (the lower side in the figure) of the SOI substrate 21.
[0032]
In the device of the first embodiment configured as described above, the current flowing through the device is not vertical to the main surface of the wafer, but instead flows from the anode (A) electrode 29 formed on the bottom and side surfaces of the trench 24. It flows toward the cathode (K) electrode 30 formed on the bottom surface and the side surface of the trench 24 through the following route.
[0033]
That is, a current flows along the direction and direction of the arrow in FIG. 1 in the lateral direction from the A electrode 29 → the SBD interface 32 → the n−− layer 23 → the n シリコン + layer 25 in the silicon bulk → the K electrode 30.
As shown in the plan view of FIG. 4A, the silicon bulk body of the n ↑ − layer 23 and the n ↑ + layer 25 is a rectangular SBD chip 33 having a rectangular comb-teeth block shape.
FIG. 4B is an equivalent circuit diagram of the SBD in the first embodiment.
[0034]
In FIG. 1, the anode electrode 29 is connected to one side surface of the convex block 26 via the barrier metal layer 28 in a rectangular block shape as described above. A cathode electrode 30 that makes good ohmic contact with the n カソード + layer is connected to the other side surface of the convex block 26.
Although the inside of the trench 24 is shown not to be filled in this figure, it may be filled with an electrode metal as shown by a broken line HL in FIG.
[0035]
As shown in FIG. 4A, each of the rectangular blocks has an intricate comb shape, and fingers 29F and 30F of the anode electrode 29 and the cathode electrode 30 are alternately arranged. .
The end surface of the end of each block and the branch start point from the bonding pad are also covered with the same oxide film (SiO2) as the top surface.
[0036]
The active region portion (silicon bulk, electrode, and insulating film) is entirely supported by an N ↑ -substrate of SOI, and the back surface thereof is connected to a Sub electrode 31.
The N ↑ + layer on the back surface can be formed simultaneously when n ↑ + diffusion in the convex block 26 is performed. This depends on whether the potential of the Sub electrode 31 described later is fixed or floating. , May or may not be present. For this reason, the N ↑ + layer is not shown in FIG.
[0037]
Next, an outline of a process for manufacturing the device of the present invention will be described with reference to FIGS.
First, in the first step of FIG. 7, a buried oxide film 22 (BOX) having a thickness of about 1 μm is formed on an N ↑ -type silicon substrate (Nd = 1 × 10 ↑ 14 1 / cm ↑ 3). An SOI substrate 21 having a thickness of 12 μm and an n ↑ -layer 23 of ρ = 0.49 Ω · cm is used.
This SOI substrate 21 has upper and lower n ↑ -.N ↑ -wafers arranged in opposition to each other and bonded together in a high-temperature heat treatment furnace. Is polished and finished to a thickness of 12 μm, but a commercially available product is used because it is relatively inexpensive at present.
[0038]
Next, as shown in FIG. 8, in a second step, the SOI substrate 21 is put into an oxidation furnace at a high temperature (1000 to 1100 ° C.), and an oxide film 27 is formed on the surface thereof.
Subsequently, in a third step of FIG. 9, for example, a trench portion 24a having a width of 4 μm is opened, and an 8 μm width serving as a silicon bulk portion is left.
In the next fourth step, as shown in FIG. 10, a trench 24 is dug by using a well-known dry etching technique until it reaches the BOX 22 having a depth of 12 μm.
[0039]
Since the surface of the trench 24 on which the silicon is dry-etched has a crystal surface damaged during etching, the surface is severely uneven and cannot be a good SBD interface or ohmic contact interface (cathode electrode side). .
Therefore, sacrificial oxidation is performed on the surface of the silicon having the unevenness, and in some cases, the oxidation step of attaching and detaching and peeling and attaching is repeated several times to complete the fourth step shown in FIG.
[0040]
In the fifth step shown in FIG. 11, a part of the block end face and the top face that is to be the cathode region is opened. Subsequently, after n ↑ -type impurities (phosphorous or arsenic) are introduced by diffusion doping, CVD doping, or ion implantation, drive-in is performed until the depth (width) Wn ↑ + (see FIG. 1) = 5 μm. Then, so-called stretching diffusion is performed to form n ↑ + layer 25.
[0041]
Subsequently, in the sixth step of FIG. 12, as shown in the drawing, which is a necessary part, including the film formed when the n + type impurity is stretched and diffused in the fifth step of FIG. The formation of the barrier metal layer 28 is opened so that only the top surface is left. At this time, a barrier metal material (Ti, Mo, or the like) is deposited by vapor deposition or sputtering while leaving, for example, a photoresist material.
Since this step is a step of attaching a barrier metal material to the side surface of the trench 24, the thickness of the deposited film is controlled with care so that the beam is uniformly irradiated from multiple directions.
[0042]
Subsequently, in the sixth step, the protective film such as a resist material is peeled off, and after a washing step, the process proceeds to the next electrode metal laminating step. In this case, the resist film and the like are left on the assumption that no barrier metal is attached to the cathode electrode side, but the n 濃度 +25 layer side on the cathode electrode side has a high concentration (Cs ≒ 1 × 10 ↑ 191 /). cm ↑ 3), an SBD junction is not formed, and complete ohmic contact is obtained. Therefore, the resist film may be peeled off and removed before forming the barrier metal layer.
[0043]
In a seventh step of FIG. 13, an electrode metal 39 is laminated on the entire surface, and in an eighth step shown in FIG. 14, the electrode metal 39 is patterned to form the anode electrode 29 and the cathode electrode 30. You. Further, the sub electrode 31 on the back side is formed by vapor deposition according to the purpose of use. It is formed if necessary, in which case no main current flows through this electrode.
That is, only the potential is fixed, and it depends on a die bonding process method or the like when assembling the device.
Further, the entire surface of the device is covered with a final protective film (not shown), and a bonding pad is opened to complete the device of the present invention.
[0044]
Next, a second embodiment of the present invention will be described with reference to FIG.
The same parts as those in the first embodiment are denoted by the same reference numerals.
The structural differences between this embodiment and the device shown in the first embodiment are as follows.
{Circle around (1)} Difference between whether the buried oxide film 22 is left at the bottom of the trench 24 or not.
{Circle around (2)} N ↑ —The difference between whether the substrate concentration is Nd ≒ 10 ↑ 14 (1 / cm ↑ 3) or closer to the intrinsic semiconductor of Nd = 10 ↑ 10 (1 / cm ↑ 3).
[0045]
Therefore, as described in the outline description of the process flow, the difference between the two manufacturing steps is that in the fourth step shown in FIG. 10, when the depth of the trench 24 reaches the BOX 22, Alternatively, the difference is whether to stop when it reaches the N ↑ -silicon substrate further below.
However, in the structure of the first embodiment, there are three ways of applying a potential to the Sub electrode 31: when the Sub electrode is floating, when the cathode electrode is fixed, and when the anode electrode is fixed, which will be described later. The structure is also different in that the potential is applied only when the Sub electrode is floating.
[0046]
Next, still another embodiment of the present invention will be described.
In the third embodiment, instead of the basic form shown in FIG. 1, an anode-common structure shown in FIG. 5 and a two-element one-chip structure shown in FIG. 6 are provided.
5A is a plan view showing an anode-common electrode pattern, FIG. 5B is an equivalent circuit diagram thereof, and FIG. 6A is a two-element one-chip electrode pattern. FIG. 6B is an equivalent circuit diagram thereof.
[0047]
In the element structure of the present invention, as described above, comb-shaped rectangular blocks are interleaved, and fingers 29F and 30F of the anode electrode 29 and the cathode electrode 30 are alternately arranged to face each other. Therefore, as shown in FIG. 5A, for example, the bonding pad region is formed relatively wide with the anode electrode 29 side common, and the cathode electrode 30 is formed of 30A (K1), 30B (K2) and 2B. The anode-common-type SBD as shown in the equivalent circuit diagram of FIG. 5B can be formed very easily by providing one and a part of the rectangular block is bent at a right angle. I have.
[0048]
In the above case, the device is manufactured in common up to the mask pattern of the electrode metal 39 (until the seventh manufacturing process (see FIG. 13)), and the cut portion 38 is provided or not provided near the illustrated K1 electrode. This makes it easy to obtain both anode-common and standard devices.
FIG. 6 shows a case where the anode electrode 29 is also divided into two electrodes 29A (A1) and 29B (A2) based on the above concept.
[0049]
Also in the case of the above structure, both the two-element one-chip type and the anode common type are changed depending on whether or not the cut portion 38 is provided at substantially the center of the anode electrode 29, and only the electrode metal pattern mask is changed. Thus, it can be easily manufactured. If the above concept is further developed, various equivalent circuits such as a center tap type, a reverse polarity connection center tap type, and a series connection type SBD can be easily realized without being limited to the above-mentioned anode / common type, two-element one-chip type. Can be.
Further, as shown in FIGS. 15A and 15B, a circuit such as a 4-bit or 8-bit circuit can be formed by connection / combination with other components, for example, an IC chip 36, and the range of application is almost unlimited. Can be expanded and expanded.
FIG. 15A shows an example in which one SBD chip 33 is connected to four IC chips IC1, IC2, IC3, and IC4 to realize a 4-bit circuit, and FIG. 15B shows a plurality of SBD chips. The example in which one MOS FET or IGBT chip 37 is driven by connecting 33 in parallel has been described.
[0050]
Next, still another embodiment of the present invention will be described with reference to FIGS.
In the fourth embodiment, the flexibility in electrode formation according to the present invention is developed. In an SBD having a horizontal trench structure, the anode electrode (A) and the cathode electrode (K) are arranged on the main surface of the chip. It is very easy to form the solder bump electrodes 34A, 34B, 34C and 35A, 35B, 35C on the bonding pads of the chip.
FIG. 17 is a sectional view taken along line ZZ in FIG.
[0051]
The SBD having the horizontal trench structure shown in FIGS. 16 and 17 can meet the requirements for flip chip mounting by adding a few steps to the element completed through the manufacturing steps of FIGS. It is like that.
That is, (1) adding a step of forming a surface film such as a polyimide agent on the chip surface for the purpose of protecting the chip surface from contamination from the outside and preventing short circuit between the solder bump electrodes; {Circle around (2)} As shown, a step of forming anode electrodes (A1 to A3) and cathode electrodes (K1 to K3) using solder bumps is added.
[0052]
Next, the results of simulation of the above-described lateral trench structure SBD of the present invention will be described.
Changes inside the device due to differences in dimensions (dimensions), impurity concentration, internal potential distribution, electric field distribution and electric field strength at that time, the degree of occurrence of the Resurf effect, the fixed potential of the Sub electrode, and the like of each part of the device selected here. Considering the SIPOS-like effect particularly expected of the device of the second embodiment shown in FIG. 3, various excellent features of the device of the present invention will be clarified below.
[0053]
FIG. 18 shows a simulation region of the device (see FIG. 1) described in the first embodiment of the present invention and a case where a reverse breakdown voltage rating (VR) = 50 V is applied between the anode (A) and the cathode (K). FIG. 5 is a potential distribution diagram of FIG.
In this case, the potential of the Sub electrode is in a floating state.
In the figure, the dimension (dimension) in the horizontal direction is such that half of the width of the trench 24 serving as the anode electrode 29 on the left side is 2 μm, and the SBD interface 32 is located at the position of 2 μm.
The silicon bulk layer between lateral dimensions x = 2 μm to 5 μm is n ↑ -region 23, and the silicon bulk layer between lateral dimensions x = 5 μm to 10 μm is nｍ + region 25. The region between x and the horizontal dimension of 10 μm to 12 μm is a region corresponding to a half (2 μm) of the horizontal width of the trench 24 serving as the cathode electrode region 30.
[0054]
Similarly, in FIG. 18, the vertical dimension is between y = −1.0 μm to −0.5 μm (0.5 μm thickness) for the barrier metal and the electrode metal layer, and y = −0.5 μm to 0 μm ( An oxide film (SiO 2) 27 covering the surface of the silicon bulk is 0.5 μm thick.
[0055]
The silicon bulk layer is between y = 0 μm and 12 μm. The silicon bulk thickness of 12 μm, that is, the depth of the trench 24 is determined by the aspect ratio of the width 8 μm of the silicon bulk layer and the width 4 μm of each trench 24. The dimensions are such that the ratio is sufficiently taken into consideration, and the dimensions are selected so that the dry etching of the trench 24 having a width of 4 μm and a depth of 12 μm can be performed without much difficulty with the current process technology. Needless to say.
[0056]
In other words, with this combination of dimensions, Xp = 12 μm and Yp = 12 μm, as is apparent from the dimensional relationship diagram schematically shown in FIG. 19. The same area efficiency as that of the SBD shown in FIG. 34 shown as a conventional example is obtained.
However, in the present invention, since a region corresponding to W1 in FIG. 34 is not required, about 40% of a 1 mm square chip, for example, is consumed as this region as a whole chip. Therefore, even if the dimension relationship is Xp = 12 μm and Yp = 12 μm in FIG. 19, the present invention is superior in that the area utilization efficiency is far more effective.
[0057]
Therefore, assuming that the lateral dimensions of the 8 μm-wide silicon bulk and the 4 μm-wide trench 24 are kept constant, the effective area efficiency is further improved as the depth Yp = 12 μm of the trench 24 increases. Become.
However, considering the controllability of dry etching and the stability of the subsequent process, etc., Yp. It is considered that the limit is about max ≒ 24 μm, that is, about twice as large as that of the first embodiment of the present invention.
[0058]
Next, when attention is paid to 3 μm of the n ↑ -layer 23 in the lateral dimensions of FIGS. 18 and 19, this is required for the reverse breakdown voltage rated voltage VR = 30 V system element. (Thickness of the epitaxial layer).
Further, with respect to the width of n２５ + layer 25 of 5 μm, the thickness of N ↑ + layer 1 in the conventional SBD of FIG. 34 is about two orders of magnitude smaller than that of the thickness of about 150 μm to 350 μm. However, in consideration of the temperature and time of the heat treatment required for the introduction of the n ↑ + type impurity, the area efficiency of the Xp / Yp ratio, and the like, the above-mentioned 5 μm is selected in the present invention.
[0059]
Next, regarding the width 4 μm of the trench 24 in FIG. 19, after comprehensively examining the processing accuracy of photolithography, the controllability of dry etching, the metal thickness of the anode electrode 29 and the cathode electrode 30 and the like, the value is determined. Selected.
[0060]
The buried oxide film layer 22 (between y = 12 μm and 13 μm) below the silicon bulk in FIG. That is, it is necessary to consider the process of stably bonding and polishing the SOI substrate 21 and to produce the SOI substrate 21 and to consider how much potential load and electric field load are to be borne in the SiO2 film (BOX). The thickness is determined depending on whether the element is used.
Since the device of the present invention is a low withstand voltage device of VR = about 30 V, it has been proved that a thickness of about 1 μm of the buried oxide film layer 22 is sufficient.
Also, the thickness of the oxide film 27 made of the SiO 2 film on the top surface covering the silicon bulk surface is set to 0.5 μm in consideration of the stability of device characteristics and process constraints. .
[0061]
From the above discussion, it can be seen that, in the SBD structure of the present invention, the dimension of the portion corresponding to the width 3 μm of the n ↑ -layer 23 needs to be larger as the device has a higher breakdown voltage. However, on the other hand, from the standpoint of area efficiency, it is necessary to secure about Xp / Yp ≒ 1, and the width (thickness) of the n ↑ + layer 25 is determined from the viewpoints of stable operation of the element, easiness of manufacture, and the like. Therefore, the dimensions as in the above embodiment are adopted in consideration of the requirement to secure at least 2 μm to 3 μm or more. Therefore, it is considered that the device of the present invention has a more effective structure (at most, at most) in a device having a rating of VR = about 50 to 60 V.
[0062]
Further, as will be described later, if the depth of the trench 24 is too large, the electric field relaxation effect similar to the Resurf at the interface of the SiO2 film on the upper and lower sides of the silicon bulk is limited due to the limited range. And sometimes it doesn't show up noticeably.
Therefore, the above-described device dimension setting needs to be comprehensively considered and determined.
[0063]
Returning to FIG. 18, the description will be continued.
In the figure, paying attention to the potential distribution shape near the SBD interface 32, it can be seen that the interval between the potential lines VL is wider on the surface and the lower portion of the silicon bulk than in the central portion of the depth. The upper side, that is, the expansion of the interval between the potential lines VL on the front surface side receives the potential of the anode electrode (A) 29 which is negatively biased, and the A electrode 29 extending from the SBD side interface to the surface of the element. Such potential line distribution is obtained because of the field plate structure formed by the oxide film 27 of FIG.
[0064]
In other words, the potential lines VL are densely formed in the oxide film 27 below the A electrode 29 extending on the element surface and in the lower portion of the end of the A electrode 29, and a high electric field is formed. The result is as described above.
While the electric field in the oxide film 27 increases, the interval between the potential lines VL on the surface of the silicon bulk is wider than that in the middle portion of the silicon bulk as shown in the drawing. As a result, as shown in FIG. 20, the electric field strength in the vertical direction along the Yo-Y′o line in FIG. 18 near the SBD interface 32 (at x = 0.1 μm) is 3 It is reduced to about 2.2 × 10Ｖ5 (V / cm) compared to × 10 ↑ 5 (V / cm). That is, it is understood that the relaxation is achieved.
[0065]
In the vicinity of the lower BOX 22 in the silicon bulk, in FIG. 18, the potential of the N ↑ -support substrate 21 (Nd = 1 × 10 ↑ 14 (1 / cm ↑ 3)) floats, that is, the A electrode 29 and the K electrode Since the potential of the electrode 30 is received and the potential is transmitted through the silicon bulk and the BOX film 22, the potential lines VL are distributed as shown. As a result, also in the vicinity of the BOX film 22 on the lower side of the silicon bulk, electric field relaxation as shown in FIG. 20 is observed, and it can be seen that the electric field is reduced to about 2.7 × 10 ↑ 5 (V / cm).
[0066]
Subsequently, another application of the SBD of the present invention will be described with reference to FIG.
In this case, since the potential of the N ↑ -support substrate 21 is fixed to the potential of the K electrode 30, all potential lines VL are confined in the BOX 22 below the trench 24 on the A electrode 29 side, Since it does not spread to the side, it will be as shown in the figure. In the BOX layer 22 slightly below the silicon bulk on the right side of the SBD interface, the potential line VL as shown in the figure also extends in the silicon bulk, in other words, the depletion layer spreads. Since the middle potential line VL and the potential line VL in the BOX layer 22 below the trench 24 are connected, a curve in the BOX layer 22 as shown in the drawing is shown.
[0067]
As a result, as shown by the electric field along the Yo-Y'o line near the SBD interface in FIG. 22, in the portion near the BOX 22 below the silicon bulk, the narrowed potential distribution in the BOX film 22 and the silicon bulk is reduced. In combination with the influence of the above, the electric field strength of about 3.4 × 10 ↑ 5 (V / cm), which is higher than the electric field of 3.0 × 10 ↑ 5 (V / cm) in the middle portion of the silicon bulk, is obtained.
[0068]
On the surface side of the silicon bulk, the distribution is almost the same as in FIGS. 18 and 20, and the electric field strength is about 2.2 × 10 ↑ 5 (V / cm).
In the above application, breakdown may occur at the SBD interface 32 and at an interface very close to the BOX 22. However, in this case, even when VR = 50 V is applied, the electric field intensity Emax at the time of breakdown occurring at the outer corner portion of the P-type guard ring 3 in the conventional SBD described later is equal to 3.84 × 10 °. It turns out that it has not reached 5 (V / cm).
[0069]
That is, the electric field strength is considerably lower than the maximum electric field in the guard ring structure in the conventional SBD.
In addition, the applied voltage of the conventional SBD is set to VR = 30V.
Now, depending on the requirements of the application circuit, the use of the potential of the supporting substrate at the K potential may be necessary for fixing the circuit to the ground potential, for example, for noise suppression, etc. If it is more important than to avoid local demands for locally increasing the electric field inside the device, the use of the device of the present invention as shown in FIG. 21 is recommended.
[0070]
Next, still another application of the SBD of the present invention will be described with reference to FIG.
In this case, since the N ↑ -supporting substrate 21 is fixed at the potential of the anode electrode 29, the potential lines VL are confined as shown in the BOX layer 22 below the silicon bulk, so that all the potential lines VL are Gather in the BOX 22 below the right trench 24.
Under the influence, the potential lines VL are distributed so as to spread further at the bottom of the silicon bulk near the SBD interface. As a result, the electric field intensity distribution along the Yo-Y'o line at the SBD interface is shown in FIG. 24, and the electric field intensity at this portion further decreases and is reduced to about 2.43 × 10 ↑ 5 (V / cm). Will be.
[0071]
However, also in this case, since the distribution of the potential lines VL does not change particularly on the surface side of the silicon bulk, the electric field strength is 2.2 × 10 ↑ 5 (V / cm).
By the way, even with the recent advanced manufacturing technology of the SOI substrate 21, the problem of the movable ions near the BOX layer 22 and the fixed charge in the BOX layer 22 cannot be completely eliminated. These problems are considered to be in a safer direction as the electric field in the device is lowered. Therefore, the application of FIG. 23 is good in terms of safer and more reliable usage of the device. The above method of use is also attractive in that the electric field at the interface of the SBD is lowest. Furthermore, regarding the problem of the location of the breakdown pointed out in the case of FIG. 21, it is considered that the structure in which the breakdown near the BOX layer will never occur if the applied voltage is within the rated voltage range. However, it is expected that more effective characteristics will be obtained in the reverse voltage withstand voltage test and the ESD withstand voltage test.
[0072]
Next, FIG. 25 shows the results of the potential distribution by simulation for the device according to the second example of the present invention and when the N ↑ -support substrate of the device is at the floating potential.
The structure of the first embodiment shown in FIGS. 18 to 24 is different from the structure of the first embodiment in that the BOX layer 22 at the bottom of the trench 24 is removed, and the A electrode 29 and the K electrode 30 are directly in contact with the N ↑ -support substrate 21. Is different.
[0073]
Further, in the SBD having this structure, the impurity concentration of the N ↑ -supporting substrate 21 is similar to the intrinsic semiconductor concentration, that is, closer to Nd 近い 10 ↑ 10 (1 / cm ↑ 3). .
In the structure as described above, the potential lines VL are distributed so as to be more uniform via the high resistance R in the N ↑ -support substrate 21, and as a result, the potential lines VL are drawn by the potential distribution in the N ↑ -support substrate 21. As a result, the potential distribution in the BOX layer 22 is fully extended toward the right end of the silicon bulk as compared with that of FIG.
[0074]
However, the spread of the potential line VL in the silicon bulk is narrower than that of FIG. 23, and wider than the floating (see FIG. 18) of the structure of the first embodiment, as shown in FIG. The vertical electric field along the Yo-Y'o line near the SBD interface also becomes 2.68 × 10 ↑ 5 (V / cm).
[0075]
The example of use in FIG. 25 shows an effect similar to that of a passivation structure using a SIPS (Semi Insulating Poly Silicon) film, for which the results have been proven, in many high voltage diodes, including the SBD of the prior art, and N ↑ −. The feature is that the supporting substrate 21 is provided.
That is, since a potential distribution similar to the above-described SIPOS structure can be obtained, the potential distribution inside the device is made more uniform, and a local high electric field is not caused. It can be said that when a high voltage is applied, the safety and reliability are improved.
[0076]
Based on the above results, among the various effects relating to the device of the present invention shown in FIGS. 18 to 23, in the lateral direction in the silicon bulk and immediately below the surface oxide film 27 and at the interface of the BOX layer 22 at the bottom. Further comparison and consideration will be made regarding the electric field strength.
[0077]
FIG. 27 shows the impurity concentration distribution (solid line IL), electric field intensity distribution, and electric field intensity distribution at the interface of the surface SiO 2 (depth: 0.1 μm) along the line XX ′ in FIG. .
That is, even at the same (x = 2 μm) SBD interface, the electric field intensity at the middle stage of the silicon bulk is about 3.0 × 10 ↑ 5 (V / cm), whereas the electric field intensity at the surface SiO 2 interface is It is observed that about 17%, that is, about 2.5 × 10Ｖ5 (V / cm), that the surface side is more relaxed than the middle part.
[0078]
FIG. 28 compares the electric field intensity at the interface of the BOX layer 22 (y = 11.9 μm depth).
In order of electric field strength, (1) potential at the time of fixing the K electrode in the structure of the first embodiment shown in FIG. 21; 3.6 × 10 ↑ 5 (V / cm); and (2) shown in FIG. 2.8 × 10 ↑ 5 (V / cm) when the Sub electrode is floating in the structure of the first embodiment; (3) Potential when the sub electrode is floating in the structure of the second embodiment shown in FIG. 0.7 × 10 ↑ 5 (V / cm), (4) Potential when the A electrode is fixed in the structure of the first embodiment shown in FIG. 23; 2.45 × 10 ↑ 5 (V / cm) I have.
In the drawing, IL is an impurity concentration line.
[0079]
By the way, a simulation for comparison was performed on the SBD of the prior art shown in FIG. 34, and this is shown below.
FIG. 29 shows the simulation area. The horizontal dimension from the left end of the conventional SBD chip to the SBD region through the breakdown voltage maintaining region and the guard ring region is shown in the range of 0 μm to 50 μm.
In the vertical direction, the SBD interface is 0 μm starting point, the electrode metal 6 having a filled plate structure is between −1.0 μm and −0.4 μm, and the oxide film 8 is between −0.4 μm and 0 μm.
[0080]
In the silicon bulk layer (n なる -epitaxial layer) having a depth of 0 μm to 1 μm, there is a P-type region serving as a guard ring 3 for improving withstand voltage in a range of x = 30 μm to 40 μm. Further, the region between y = 0 μm and 3.8 μm is the n ↑ − epitaxial layer 2. Further, the area is N ↑ + region 1 when y = 3.8 μm to 8 μm. As is well known, in an actual wafer, this portion is about 150 μm to 350 μm, but only a part of the portion is taken out for various calculations and displays.
[0081]
Next, the vertical impurity concentration distribution at these vertical impurity concentration distributions; x = 49 μm is indicated by a broken line L 1 in FIG. 30 and at x = 35 μm which is a portion including the guard ring 3. The vertical impurity concentration distribution at the position is indicated by a solid line L2 in FIG.
The impurity concentration of the n ↑ -layer 2 is ρ = 0.49Ω · cm (Nd = 1.02 × 10 ↑ 16 (1 / cm ↑ 3)), which is equivalent to the SBD of the present invention. Since the thickness of the n ↑ -layer 2 is 3.8 μm, it is 0.8 μm thicker than that of the present invention. The reason is that in the calculation of the breakdown voltage, it is desired to cancel in advance the electric field rise at the SBD interface due to punch-through.
[0082]
The vertical electric field intensity distribution on the SBD interface at x = 49 μm when the reverse withstand voltage rating voltage VR = 30 V is applied to the conventional SBD is shown together with the above-mentioned n ↑ − · N ↑ + vertical concentration distribution. 30 is indicated by a solid line F1.
According to this, the electric field strength at the SBD interface in the SBD region is 3.0 × 10 ↑ 5 (V / cm), which is the XX ′ line in the SBD of the present invention shown in FIG. Is equivalent to the electric field strength along.
That is, the electric field strength itself at the interface of the SBD is such that the specific resistance ρ (= 0.49Ω · cm) of the n ↑-. Epitaxial layer 2 is 3.0 μm or 3.8 μm regardless of the thickness. As long as they are the same, it turns out that they have the same value.
[0083]
Now, when a reverse withstand voltage rated voltage VR = 30 V is applied to the conventional SBD, the hatched portion A near the outer corner portion of the guard ring 3 in FIG. It is well known that the intensity of the electric field in the shaded portion B near the three inner corners increases.
The electric field strength in the horizontal direction including the portion (y = 0.8 μm depth) is shown by the solid line F2 in FIG. 32, and the highest A portion: 3.84 × 10８４5 (V / cm) The next highest B portion: 3.39 × 10 ↑ 5 (V / cm) is as shown in the figure.
[0084]
These values are considerably higher than 3.0 × 10 ↑ 5 (V / cm) at the SBD interface, and in the A portion of 3.84 × 10 ↑ 5 (V / cm), the values are no longer local. It is considered that the element has been broken down. This also indicates the reverse withstand voltage waveform of the entire device.
[0085]
The lateral electric field (y = 0.1 μm) at the SBD interface was confirmed again. This is indicated by a solid line F3 in FIG. 33. On the surface of the PN junction formed by the guard ring 3 and the n 耐圧 -breakdown voltage maintaining region 2 outside thereof, 2.95 × 10 × 5 (V / cm), and The electric field intensity on the surface of the SBD region at x ≒ 45 μm slightly inside the guard ring 3 is 2.91 × 10 ↑ 5 (V / cm). Therefore, the consistency with the electric field strength of the vertical SBD interface shown in FIG. 30 described above, which is 3.0 × 10 ↑ 5 (V / cm), is substantially attained.
[0086]
From the above, when the reverse withstand voltage rated voltage VR = 30 V is applied, the following can be said about the electric field strength of the SBD in the conventional structure.
{Circle around (1)} There are places where the maximum electric field intensity is as high as 3.84 × 10 5 (V / cm) (see FIG. 32).
{Circle around (2)} At the SBD interface, the electric field intensity becomes 3.0 × 10 ↑ 5 (V / cm) (see FIG. 30), which is due to the electric field along the line XX ′ of the middle stage of the silicon bulk of the SBD of the present invention. Equal (see FIG. 27).
The above indicates that the electric field intensity in the SBD of the present invention never exceeds 3.0 × 10 ↑ 5 (V / cm) at the interface between the silicon bulk surface and SiO 2 and the interface between the silicon bulk bottom surface and the BOX. This means that one of the excellent features of the present invention has been proved.
[0087]
In the above-described embodiment of the present invention, the SBD having the reverse withstand voltage rating voltage VR = 30 V is assumed and the dimensions are described as follows: trench width: 4 μm, silicon bulk width: 8 μm, trench depth: 12 μm. It is needless to say that the present invention is not limited to the dimensions, and various elements that are further upgraded by developing the idea of the present invention can be realized.
[0088]
【The invention's effect】
As described above, the horizontal trench structure SBD of the present invention has the following effects.
{Circle around (1)} A relatively inexpensive SOI-silicon substrate that is not inexpensive and commercially available can be used.
{Circle over (2)} Since the electric field strength in the silicon bulk can be further reduced in the upper and lower parts than along the line XX ′ in the middle part, an effect similar to the Resurf effect is obtained, and the electric field strength at the SBD interface is reduced. It is possible to make it smaller.
Further, since the potential of the Sub electrode of the N ↑ -layer substrate can be freely selected in each of the structure of the first embodiment and the structure of the second embodiment, an effect suitable for an application or an application circuit is expected. it can.
{Circle over (3)} Since a breakdown voltage maintaining region is not required unlike the conventional SBD, that portion can be used as an active region.
Further, by further increasing the depth of the trench, the area efficiency of the active region itself may be further improved.
However, in this case, as for the effect similar to the obtained Resurf effect, if the trench is deeper, the effect becomes weaker. Therefore, the trade-off between the area effect and the Resurf effect (electric field reduction effect) is made. Relationships need to be considered.
{Circle around (4)} Not only can flip chips be mounted, but also various types of elements of equivalent circuits can be easily formed by changing the electrode pattern from a single chip.
{Circle around (5)} Since the n ↑ + layer can be made extremely thin, about 5 μm, the parasitic resistance applied to this portion is drastically reduced as compared with the conventional SBD.
[Brief description of the drawings]
FIG. 1 is a sectional view of an SBD having a horizontal trench structure according to a first embodiment of the present invention.
FIG. 2 is a plan view showing an electrode portion of the SBD.
FIG. 3 is a cross-sectional view of another SBD having a horizontal trench structure according to a second embodiment of the present invention.
4A and 4B show standard anode and cathode electrode patterns which can be commonly applied to the first and second embodiments, wherein FIG. 4A is a plan view thereof and FIG. 4B is an equivalent circuit diagram thereof.
5A and 5B show an anode-common type electrode pattern which can be applied to both the first and second embodiments, FIG. 5A is a plan view thereof, and FIG. 5B is an equivalent circuit diagram thereof.
FIGS. 6A and 6B show a two-element one-chip type electrode pattern which can be applied to both the first and second embodiments, wherein FIG. 6A is a plan view thereof and FIG. 6B is an equivalent circuit diagram thereof.
FIG. 7 is an explanatory view of a first step showing a manufacturing step in manufacturing an SBD having a horizontal trench structure according to the present invention.
FIG. 8 is an explanatory view of a second step showing the above manufacturing step.
FIG. 9 is an explanatory view of a third step showing the same manufacturing step.
FIG. 10 is an explanatory view of a fourth step showing the same manufacturing step.
FIG. 11 is an explanatory view of a fifth step showing the above manufacturing step.
FIG. 12 is an explanatory view of a sixth step showing the same manufacturing step.
FIG. 13 is an explanatory view of a seventh step showing the above manufacturing step.
FIG. 14 is an explanatory view of an eighth step showing the above manufacturing step.
15A and 15B show an application example in which the SBD chip of the present invention is combined with another component, wherein FIG. 15A shows an example in which a one-chip SBD and an IC chip are combined, and FIG. This is an example in which a MOS FET or an IGBT chip is combined.
FIG. 16 is a plan view showing an example in which a solder bump electrode is formed using the structure of the present invention so as to be convenient for mounting a flip chip.
17 is a sectional view taken along the line ZZ in FIG.
FIG. 18 is a potential distribution diagram having the structure of the first embodiment and simulating with an applied voltage (VR = 50 V) when the Sub electrode is floating.
FIG. 19 is an explanatory diagram showing a dimensional relationship of each part of the SBD having the structure of the present invention.
20 has the structure of the first embodiment, and is simulated along the line Yo-Y'o in FIG. 18 at a floating potential, at a depth of 0.1 μm from the interface, and at an applied voltage (VR = 30 V). It is an electric field intensity distribution figure in the case of having performed.
FIG. 21 is a potential distribution diagram in the case of having the structure of the first embodiment and simulating with an applied voltage (VR = 50 V) when the cathode electrode is fixed.
FIG. 22 has the structure of the first embodiment, and along the line Yo-Y′o in FIG. 18, when the cathode electrode is fixed, at a depth of 0.1 μm from the interface and at an applied voltage (VR = 30 V). It is an electric field strength distribution figure at the time of performing a simulation.
FIG. 23 is a potential distribution diagram in the case of having the structure of the first embodiment and simulating with an applied voltage (VR = 50 V) when the anode electrode is fixed.
FIG. 24 has the structure of the first embodiment, and along the line Yo-Y′o in FIG. 18, when the anode electrode is fixed, at a depth of 0.1 μm from the interface and at an applied voltage (VR = 30 V). It is an electric field strength distribution figure at the time of performing a simulation.
FIG. 25 is a potential distribution diagram having the structure of the second embodiment and simulating with an applied voltage (VR = 50 V) at a floating potential.
26 has a structure of the second embodiment, and is simulated along the line Yo-Y'o in FIG. 18 at a floating potential, at a depth of 0.1 μm from the interface, and at an applied voltage (VR = 30 V). It is an electric field intensity distribution figure in the case of having performed.
FIG. 27 has the structure of the first embodiment, and applies an applied voltage (VR = 30 V) along a line XX ′ of FIG. 18 and at a floating potential on the surface (y = 0.1 μm) FIG. 6 is a distribution diagram showing impurity concentrations and electric field strengths when simulated in FIG.
FIG. 28 is a view showing the structure of the first embodiment, and along the line XX ′ in FIG. 18, at the time of a floating potential, an applied voltage (VR = 30 V), and a silicon bulk 0.1 μm above the BOX interface FIG. 4 is a distribution diagram showing impurity concentrations and electric field strengths when a simulation is performed in FIG.
FIG. 29 is an explanatory diagram showing a simulation region of a conventional SBD structure.
FIG. 30 is a distribution diagram showing a vertical impurity concentration and an electric field intensity at a position of x = 49 μm in FIG. 29 having a conventional structure.
31 is a vertical impurity concentration distribution diagram at a position of x = 35 μm in FIG. 29 having a conventional structure.
FIG. 32 is a lateral electric field intensity distribution diagram having a conventional structure and having a depth of 0.8 μm from the surface of the SBD.
FIG. 33 is a diagram showing a distribution of electric field intensity in the horizontal direction at a depth of 0.1 μm from the surface of the SBD having a conventional structure.
FIG. 34 is a cross-sectional view of an SBD having a conventional vertical structure.
FIG. 35 is a sectional view of an integrated SBD having a conventional dielectric isolation structure.
FIG. 36 is a cross-sectional view showing a state where the integrated SBD having the conventional dielectric isolation structure is rotated by 90 °.
[Explanation of symbols]
1 N + silicon substrate
2n + epitaxial layer
3 P type guard ring
4n ↑ + channel stopper layer
5 Barrier metal
6 Anode electrode
7 Cathode electrode
8 Insulating film
9 Depletion layer
10 P ↑-/ N ↑ -type silicon substrate
11 Dielectric-isolated SiO2 film
12A, 12B Single element
13 Depletion layer
21 SOI substrate
22 Buried oxide layer (BOX)
23 n ↑-
24 trench
25 n +
26 convex block
27 oxide film
28 Barrier metal layer
29 Anode electrode
30 Cathode electrode
31 Auxiliary electrode (Sub)
32 SBD interface
33 SBD chip
34A, 34B, 34C, 35A, 35B, 35C Solder bump electrode
36 IC chip
37 MOS FET / IGBT chip
38 Cut part
39 Electrode metal
VR reverse withstand voltage
VL potential line
IL impurity concentration distribution line
R High resistance

Claims

An SOI substrate in which a low-impurity-concentration one-conductivity-type layer is stacked on a low-impurity-concentration one-conductivity-type semiconductor substrate via a buried oxide film layer;
A plurality of trenches formed by digging the one conductivity type layer on the SOI substrate down to the surface of the buried oxide film layer;
A high-impurity-concentration one-conductivity-type layer formed on opposing inner walls of the trench;
A convex block formed between the adjacent trenches, and in which a low-impurity concentration one conductivity type layer and a high impurity concentration one conductivity type layer are formed in a lateral direction;
An oxide film layer formed on the top surface of the convex block,
A barrier metal layer formed to overlap at least the inner wall of the trench on the anode electrode side, the bottom surface, and the end of the oxide film at the trench opening,
An anode electrode formed on the barrier metal layer;
A cathode electrode formed in a trench adjacent via the convex block;
An auxiliary electrode formed on the other main surface side of the SOI substrate;
A Schottky barrier diode having a horizontal trench structure, comprising:

Operating the potential of the auxiliary electrode in three modes: a floating mode receiving the potentials of the anode electrode and the cathode electrode; a mode fixed to the cathode electrode potential; and a mode fixed to the anode electrode potential. A Schottky barrier diode having a lateral trench structure according to claim 1.

A trench is formed through the buried oxide film layer formed in the SOI substrate and dug down to the surface of the substrate of the SOI substrate so that the buried oxide film layer does not remain. 2. The Schottky barrier diode having a horizontal trench structure according to claim 1, wherein the buried oxide film layer is left only in the buried oxide film layer.

4. The Schottky barrier diode according to claim 3, wherein the potential of the auxiliary electrode is operated in a floating mode.

An anode electrode pattern and a cathode electrode pattern are formed on the same plane of the SOI substrate, and a part of the electrode pattern is cut / removed to separate into a plurality of elements or form a connection circuit of a plurality of elements. 5. A Schottky barrier diode having a horizontal trench structure according to claim 1, wherein the Schottky barrier diode has a horizontal trench structure.

6. The horizontal trench structure according to claim 5, wherein a solder bump electrode is formed on the anode electrode pattern and the cathode electrode pattern formed on the same plane of the SOI substrate to be a flip chip mounting type. Schottky barrier diode having.

A first step of preparing an SOI substrate in which a low-concentration one-conductivity-type layer is also stacked on a low-impurity-concentration one-conductivity-type semiconductor substrate via a buried oxide film layer;
A second step of forming an oxide film on the surface of the one conductivity type layer of the SOI substrate;
A third step of selectively forming a plurality of openings for forming a trench in the oxide film;
Forming a plurality of trenches by digging through the opening to a depth of the surface of the buried oxide film layer or through the oxide film layer to reach the substrate surface of the SOI substrate; ,
A fifth step of introducing a high-concentration impurity having one conductivity type into the trench to form a high-concentration one-conductivity-type layer in a lateral direction of the convex block formed between the trenches;
A sixth step of forming a barrier metal layer on at least the inner wall of each trench on the anode electrode side;
A seventh step of forming a series of electrode metal layers on the whole of one main surface side of the SOI substrate including the top surface of the convex block and the inside of each trench;
An eighth step of patterning the electrode metal layer to form an anode electrode and a cathode electrode having a predetermined shape;
A method for manufacturing a Schottky barrier diode having a horizontal trench structure, comprising: