JP2004048347A

JP2004048347A - Semiconductor circuit

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Publication number: JP2004048347A
Application number: JP2002202604A
Authority: JP
Inventors: Masakatsu Nakai; 中井　將勝
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2002-07-11
Filing date: 2002-07-11
Publication date: 2004-02-12

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor circuit capable of accurately reproducing both leading and trailing delay characteristics of the semiconductor circuit itself, realizing a delay characteristic over a wide power supply voltage range while suppressing increase in the circuit scale, realizing a wiring delay characteristic depending on the crosstalk between wires located closely to each other, and accurately reproducing the delay characteristic of a critical path of an LSI. <P>SOLUTION: Phase switching circuits 21, 23 are provided on an input side and an output side of a replica circuit 22, the phase switching circuit 21 supplies a non-inverted signal or an inverted signal of an input signal S<SB>in</SB>to the replica circuit 22, since the phase switching circuit 23 receiving a signal delayed by the replica circuit 22 outputs the non-inverted or inverted signal similarly to the case with the input side, the replica circuit 22 can reproduce both the signal rising and trailing delay characteristics. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、ＬＳＩ（Ｌａｒｇｅ　ｓｃａｌｅ　ｉｎｔｅｇｒａｔｅｄ　ｃｉｒｃｕｉｔ）のクリティカルパスの遅延特性をモニタするためのレプリカ回路を有する半導体回路に関するものである。
【０００２】
【従来の技術】
近年、半導体回路では、低消費電力化のために、電源電圧を下げる方法が一般的に用いられている。これは、半導体回路、例えば、ＬＳＩの消費電力が電源電圧の二乗に比例するからであり、消費電力を削減するためには、電源電圧の低減が最も効果的であるからである。
【０００３】
このような観点から、ＬＳＩ内部に遅延特性をモニタするレプリカ回路を設け、この遅延情報を基に最小限の供給電圧を決定する手法がある。
図１３は、代表的なレプリカ回路の一例を示している。図示のように、このレプリカ回路では、遅延要素として、ゲート遅延列、配線遅延（ＲＣ遅延）列などを用意し、これを直列または並列に接続し、任意のノードでの遅延を選択して、ＬＳＩの遅延特性を再現するものである。
【０００４】
図１４または図１５は、遅延素子の構成例を示している。図１４に示す遅延素子は、直列接続されている複数段、例えば、偶数段のインバータによって構成されている。また、図１５に示す遅延素子は、抵抗素子Ｒ及びキャパシタＣによって構成されている。
【０００５】
図１３に示すレプリカ回路によって、入力信号Ｓ_ｉｎに対して、所定の遅延時間を与えた遅延信号Ｓ_ｏｕｔ　を出力することができる。また、ターゲットとなるＬＳＩのクリティカルパスの遅延特性に応じて、遅延素子の段数を任意に選択することによって、所望の遅延特性を再現することができる。
【０００６】
【発明が解決しようとする課題】
ところで、上述した従来のレプリカ回路を含む半導体装置では、レプリカ回路は、例えば、インバータなどの論理ゲートの平均的な遅延特性のみを反映するので、信号の立ち上がり遅延特性または立ち下がり遅延特性の何れか一方だけを実現することはできない。しかしながら、実際のＬＳＩにおいては、ｐチャネルＭＯＳトランジスタ（以下、便宜上ｐＭＯＳトランジスタと表記する）とｎチャネルＭＯＳトランジスタ（以下、便宜上ｎＭＯＳトランジスタと表記する）の特性に差があり、ゲート出力の負荷が大きい場合にはその特性差が立ち上り、立下り遅延特性に現れる。またｐＭＯＳトランジスタとｎＭＯＳトランジスタの駆動能力比で遅延特性が決定される回路も存在する。
【０００７】
さらに、実際の半導体回路において、配線の遅延成分は近接配線の信号遷移状態（クロストーク）によって、大きく影響を受ける。そのため孤立配線の遅延特性を用いた場合では、実際のＬＳＩの遅延特性を正確に再現することはできない。
【０００８】
これらのことから、レプリカ回路に、信号の立ち上り、立下り遅延特性に依存する遅延成分、トランジスタの駆動能力比に依存する遅延成分、または、近接する配線のクロストークに依存する遅延成分を加えることにより、クリティカルパスの遅延特性をより正確に再現する必要がある。しかし、上述したレプリカ回路では、ＬＳＩの内部のクリティカルパスの遅延特性を正確に再現することができないという不利益がある。
【０００９】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、半導体回路の立ち上がり遅延特性または立ち下がり遅延特性の両方を正確に再現することができ、さらに、回路規模の増加を最小限に抑えながら、広い電源電圧範囲で遅延特性を実現でき、また、回路上近接する配線のクロストークに依存した配線遅延特性を実現でき、ＬＳＩ内部のクリティカルパスの遅延特性を正確に再現できる半導体回路を提供することにある。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、本発明の半導体回路は、ターゲットとなる半導体装置内のクリティカルパスの遅延特性を再現する半導体回路であって、入力信号を所定の時間だけ遅延して出力する遅延素子が複数直列接続されている遅延回路と、上記遅延回路の奇数段目のみまたは偶数段目のみに接続されている複数の負荷回路とを有する。
【００１１】
また、本発明では、好適には、上記遅延素子は、ＭＯＳインバータからなる。
【００１２】
また、本発明の半導体回路は、ターゲットとなる半導体装置内のクリティカルパスの遅延特性を再現する半導体回路であって、入力信号の位相を切り換える第１の位相切り換え回路と、上記位相切り換え回路の出力信号を遅延させる遅延回路と、上記遅延回路の出力信号の位相を切り換える第２の位相切り換え回路とを有する。
【００１３】
また、本発明では、好適には、上記位相切り換え回路は、入力信号を反転させる信号反転手段と、上記入力信号または上記信号反転手段の出力信号の何れかを選択して出力する選択手段とを有する。
【００１４】
また、本発明では、好適には、上記遅延回路は、入力信号を所定の遅延時間だけ遅延する複数の縦続接続の遅延素子と、上記遅延素子のうち、奇数段目のみまたは偶数段目のみに接続されている複数の負荷回路とを有する。
【００１５】
また、本発明では、好適には、上記遅延回路は、第１のインバータと、入力端子が上記第１のインバータの出力端子に接続されている第２のインバータと、上記第２のインバータの出力信号を反転させて、上記第２のインバータの入力端子にフィードバックする第３のインバータとからなるラッチ回路とからなる遅延素子を少なくとも１段を有する。
【００１６】
また、本発明では、好適には、上記第３のインバータを構成するトランジスタは、上記第１のインバータを構成するトランジスタより、駆動能力が低く設定されている。
【００１７】
また、本発明の半導体回路は、上記遅延回路は、第１のインバータと、第２のインバータと当該第２のインバータの出力信号を反転させて、上記第２のインバータの入力端子にフィードバックする第３のインバータとからなるラッチ回路と、上記第１のインバータの出力端子と上記ラッチ回路の入力端子との間に設けられているトランスファゲートとからなる遅延回路を少なくとも１段を有する。
【００１８】
また、本発明は、ターゲットとなる半導体装置内のクリティカルパスの遅延特性を再現する半導体回路であって、基板上に形成されている第１の配線と、上記第１の配線と隣接に配置されている少なくとも一本の第２の配線とを有し、上記第２の配線に上記第１の配線に印加される信号に応じた信号が印加される。
【００１９】
さらに、本発明では、好適には、上記第１と第２の配線が同じ配線層、または異なる配線層に形成されている。
【００２０】
本発明によれば、ターゲットとなる半導体装置内のクリティカルパスの遅延特性を再現する半導体回路、即ち、レプリカ回路において、複数の遅延素子が縦続して構成されている遅延回路と、上記遅延回路における奇数段目または偶数段目のみに接続されている複数段の負荷回路が設けられている。これによって、入力信号の立ち上がりまたは立ち下がりの遅延特性をそれぞれ再現することができる。
【００２１】
また、本発明において、レプリカ回路において、入力信号の同相信号または反転信号を選択する位相切り換え回路を、遅延回路の入力側と出力側両方に設けられる。これによって、遅延回路における負荷回路の接続状況にかかわらず、入力信号の立ち上がりまたは立ち下がりの両方の遅延特性を再現できる。
【００２２】
さらに、本発明において、遅延回路を隣接して配置されている複数の配線によって構成され、上記各配線に印加される信号のレベル遷移に応じて、配線間のカップリング容量が変化するので、ターゲットとなる半導体装置内のクリティカルパスの遅延特性を正確に再現できる。
【００２３】
【発明の実施の形態】
第１実施形態
図１は本発明に係る半導体回路の第１の実施形態を示す回路図である。
図示のように、本実施形態の半導体回路は、複数段の遅延素子及びそれぞれの遅延素子の出力側に接続されている負荷回路、さらに、遅延を検出する遅延回路によって構成されている。
【００２４】
図１に示すように、遅延素子１１，１２，１３と１４は、入力端子Ｔ_ｉｎと出力端子Ｔ_ｏｕｔ　の間に直列接続されている。負荷回路１７は、遅延素子１２の出力端子に接続され、負荷回路１８は、遅延素子１４の出力端子に接続されている。
遅延素子１１，１２，１３と１４は、例えば、インバータによって構成されている。また、負荷回路１７と１８は、それぞれ複数のゲート素子、例えば、インバータを並列に接続して構成されている。
【００２５】
図２は、遅延素子１１〜１４の一構成例を示している。図示のように、遅延素子は、電源電圧Ｖ_ＤＤと基準電位Ｖ_ＳＳとの間に直列接続されているｐＭＯＳトランジスタＰＴとｎＭＯＳトランジスタＮＴによって構成されている。ｐＭＯＳトランジスタＰＴとｎＭＯＳトランジスタＮＴのゲート同士の接続点が遅延素子の入力端子を形成し、ドレイン同士の接続点が出力端子を形成する。即ち、遅延素子は、いわゆるＣＭＯＳインバータによって構成されている。
このように構成されている遅延素子において、出力信号の立ち上がりは、ｐＭＯＳトランジスタＰＴの駆動特性によって決まり、出力信号の立ち下がりは、ｎＭＯＳトランジスタＮＴの駆動特性によって決まる。
【００２６】
遅延検出回路１０は、入力端子Ｔ_ｉｎに入力される信号Ｓ_ｉｎと出力端子Ｔ_ｏｕｔ　からの出力信号Ｓ_ｏｕｔ　との間の時間差を検出する。なお、遅延検出回路１０は、例えば、入力信号Ｓ_ｉｎと出力信号Ｓ_ｏｕｔ　との位相差を検出する位相差検出回路によって構成される。
【００２７】
本実施形態の半導体回路は、例えば、半導体回路のクリティカルパスの立ち上がり遅延特性または立ち下がり遅延特性を再現するレプリカ回路として用いられる。負荷回路１７と１８は、集中負荷として設けられている。図１に示すように、負荷回路１７と１８は、偶数段目の遅延素子、即ち、遅延素子１２と１４の出力端子に接続されている。
【００２８】
なお、本実施形態の半導体回路において、負荷回路は、直列接続されている遅延素子の奇数段目または偶数段目の出力側に接続されている。例えば、図１に例示しているように、負荷回路１７と１８を偶数段目の遅延素子の出力端子に設けることによって、入力端子Ｔ_ｉｎに立ち上り信号が入力された場合、負荷回路が接続されているノード（遅延素子間の接続点）がすべて立ち上り信号となる。このノードでは負荷が重いために信号がなまり、立ち上り信号の遅延が増加する。遅延列全体の遅延値のうちで、立ち上り信号を生成するｐＭＯＳトランジスタの駆動時間が占める割合が高くなるため、通常のゲート遅延列と比較して、ｐＭＯＳトランジスタの特性に依存した遅延特性を得ることができる。
また、直列接続されている遅延素子の奇数段目に負荷が集中している場合には、立下り遅延が増加するため、ｎＭＯＳトランジスタに依存した遅延特性を再現することができる。
【００２９】
なお、図１に示す本実施形態の半導体回路では、遅延素子を４段用いているが本発明は、これに限定されるものではなく、遅延特性を再現する半導体回路のクリティカルパスに応じて、遅延素子の段数を任意に設定することが可能である。また、図１の回路例では、負荷回路がゲート回路であるインバータを並列接続して構成されているが、本発明はゲート回路による負荷回路に限定されるものではなく、他の回路によって負荷回路を形成することも可能である。
【００３０】
以下、本実施形態の半導体回路における遅延特性の検出について説明する。
図１に示す本実施形態の半導体回路において、入力端子Ｔ_ｉｎに入力される信号Ｓ_ｉｎと出力端子Ｔ_ｏｕｔ　から出力される信号Ｓ_ｏｕｔ　との遅延時間を遅延検出回路１０で検出することによって、回路の遅延特性を検出する。
【００３１】
例えば、立ち上がりの遅延特性を検出する場合に、遅延検出回路１０は、入力信号Ｓ_ｉｎの立ち上がりエッジと出力信号Ｓ_ｏｕｔ　の立ち上がりエッジの位相差を測定する。上述したように、図１に示す負荷回路の接続において、入力信号Ｓ_ｉｎの立ち上がりエッジにおいて、偶数段の各遅延素子の出力端子も順次立ち上がるので、負荷回路が立ち上がりエッジに集中する。このとき、遅延検出回路１０によって、入力信号Ｓ_ｉｎと最終段の遅延素子の出力信号Ｓ_ｏｕｔ　の立ち上がりエッジの時間差を検出することによって、図１に示す回路の立ち上がり遅延特性、即ち、各遅延素子を構成するｐＭＯＳトランジスタの特性に依存する回路の遅延特性を得ることができる。
【００３２】
以上説明したように、本実施形態によれば、直列接続されている複数の遅延素子の奇数段目または偶数段目の出力端子に集中負荷を設け、遅延検出回路１０を用いて、入力信号Ｓ_ｉｎと出力信号Ｓ_ｏｕｔ　の立ち上がりエッジまたは立ち下がりエッジの遅延時間を検出する。回路の立ち上がり特性は、主に遅延素子を構成するｐＭＯＳトランジスタの駆動特性によって決まり、また、立ち下がり特性は、主に遅延素子を構成するｎＭＯＳトランジスタの駆動特性によって決まるので、遅延検出回路の検出結果に応じて、遅延素子を形成するｐＭＯＳトランジスタの特性に依存する回路の遅延特性または遅延素子を形成するｎＭＯＳトランジスタの特性に依存する回路の遅延特性を得ることができる。
【００３３】
第２実施形態
図３は本発明に係る半導体回路の第２の実施形態を示す回路図である。
図示のように、本実施形態の半導体回路は、位相切り換え回路２１，２３及びレプリカ回路２２によって構成されている。
【００３４】
位相切り換え回路２１と２３は、入力信号の位相を切り換えて出力する。
図４は、位相切り換え回路２１の一構成例を示している。なお、位相切り換え回路２３も、位相切り換え回路２１とほぼ同じ構成を有する。
図４に示すように、位相切り換え回路２１または２３は、インバータ２１−１，２１−３及びトランスファゲート２１−２と２１−４によって構成されている。トランスファゲート２１−２は、切り換え回路２１の入力端子２１−５と出力端子２１−７との間に接続され、インバータ２１−３の入力端子が入力端子２１−５に接続され、その出力端子と切り換え回路２１の出力端子２１−７との間に、トランスファゲート２１−４が接続されている。
トランスファゲート２１−２のゲートに、位相切り換え制御信号Ｓ_ＰＣが印加され、トランスファゲート２１−４のゲートに、インバータ２１−１から出力される位相切り換え制御信号Ｓ_ＰＣの反転信号が印加される。
【００３５】
上述した構成を有する位相切り換え回路２１または２３において、外部から入力される位相切り換え制御信号Ｓ_ＰＣに応じて、入力端子２１−５に入力される信号と位相同相な信号または位相が反転される信号を出力端子２１−７に出力される。例えば、位相切り換え制御信号Ｓ_ＰＣがローレベルのとき、トランスファゲート２１−２が導通し、トランスファゲート２１−４が遮断するので、入力端子２１−５に入力される信号がトランスファゲート２１−２を介して出力端子２１−７に出力される。このとき、トランスファゲート２１−２の遅延を除けば、位相切り換え回路２１の出力端子２１−７から入力信号とほぼ同相な信号が得られる。
一方、位相切り換え制御信号Ｓ_ＰＣがハイレベルのとき、トランスファゲート２１−２が遮断し、トランスファゲート２１−４が導通するので、入力端子２１−５に入力される信号がインバータ２１−３によって反転され、さらにトランスファゲート２１−２を介して出力端子２１−７に出力される。このとき、インバータ２１−３及びトランスファゲート２１−２の遅延を除けば、位相切り換え回路２１の出力端子２１−７から入力信号の反転信号が得られる。
【００３６】
上述したように、位相切り換え回路２１及び２３は、入力される位相切り換え制御信号Ｓ_ＰＣに応じて、入力信号の同相信号または反転信号の何れかを出力する。
本実施形態の半導体回路において、位相切り換え回路２１と２３に同じ位相切り換え制御信号Ｓ_ＰＣが供給されるので、これらの位相切り換え回路は、同じように動作する。例えば、位相切り換え回路２１が入力信号Ｓ_ｉｎの同相信号をレプリカ回路２２に供給する場合、位相切り換え回路２３は、レプリカ回路２２の出力信号の同相信号を出力する。逆に、位相切り換え回路２１が入力信号Ｓ_ｉｎの反転信号をレプリカ回路２２に供給する場合、位相切り換え回路２３は、レプリカ回路２２の出力信号を反転し、反転信号を出力する。
【００３７】
図５は、レプリカ回路２２の一構成例を示している。図示のように、レプリカ回路２２は、直列接続されている複数段の遅延素子２２−１，２２−２，…，２２−４及び選択回路２２−５によって構成されている。
遅延素子２２−１〜２２−４は、入力信号をそれぞれ所定の時間だけ遅延し、遅延信号を次段の遅延素子及び選択回路２２−５に出力する。
選択回路２２−５は、選択制御信号Ｓ_ＤＳに応じて、何れかの遅延素子の出力信号を選択して出力する。
【００３８】
上述した構成を有する本実施形態の半導体回路は、入力信号Ｓ_ｉｎを所定の遅延時間だけ遅延した遅延信号Ｓ_ｏｕｔ　を供給する。このため、本実施形態の半導体回路によって、例えば、ターゲットとなる半導体回路のクリティカルパスの遅延特性を再現することが可能である。
【００３９】
また、本実施形態の半導体回路によって、複数の遅延特性を実現することができる。例えば、レプリカ回路２２を構成する遅延素子２２−１〜２２−４は、上述した本発明の第１の実施形態のように、ＣＭＯＳインバータによって構成されている場合、負荷回路の接続により立ち上がり遅延特性または立ち下がり遅延特性の何れかを反映する。このため、負荷回路の接続が決まればこのレプリカ回路の遅延特性も決まる。例えば、負荷回路が偶数段の遅延素子の出力側に接続されている場合、ｐＭＯＳトランジスタの特性に依存する立ち上がり遅延特性を得ることができる。逆に、負荷回路が奇数段の遅延素子の出力側に接続されている場合、ｎＭＯＳトランジスタの特性に依存する立ち下がり遅延特性を得ることができる。
【００４０】
このように、一つの遅延回路では信号の立ち上がりの遅延特性または立ち下がりの遅延特性の何れか一つのみを得ることができるが、両方を得ることができない。このため、立ち上がり及び立ち下がり両方の遅延特性を正確に再現するために、二種類の遅延回路を予め用意しなければならないため、回路規模の増加を招くデメリットが生じる。
【００４１】
本実施形態の半導体回路を用いることによって、一つのレプリカ回路によって立ち上がりの遅延特性と立ち下がりの遅延特性の両方に対応することができる。ここで、レプリカ回路２２において、すべての負荷回路が偶数段目の遅延素子の出力端子に接続されていると仮定する。即ち、レプリカ回路２２だけで、ｐＭＯＳトランジスタの特性に依存する立ち上がりの遅延特性を正確に再現することができる。その反面、ｎＭＯＳトランジスタの特性に依存する立ち下がりの遅延特性を正確に再現することができない。
【００４２】
本実施形態の半導体回路において、例えば、位相切り換え回路２１と２３によって、入力信号の同相信号を出力すれば、レプリカ回路２２によって入力信号Ｓ_ｉｎ１　の立ち上がり遅延特性を反映した遅延信号Ｓ_ｏｕｔ１が出力され、さらに、位相切り換え回路２３により、レプリカ回路２２の遅延信号の同相信号Ｓ_ｏｕｔ　を出力するので、出力信号Ｓ_ｏｕｔ　と入力信号Ｓ_ｉｎの遅延特性を検出することで、ｐＭＯＳトランジスタの特性に依存する立ち上がりの遅延特性が得られる。
【００４３】
逆に、位相切り換え回路２１と２３によって、入力信号の反転信号を出力すれば、入力信号Ｓ_ｉｎの反転信号Ｓ_ｉｎ１　がレプリカ回路２２に入力される。このため、入力信号Ｓ_ｉｎの立ち上がりエッジに応じて、反転信号Ｓ_ｉｎ１　が立ち下がる。レプリカ回路２２によって、反転信号Ｓ_ｉｎ１　の立ち下がりの遅延特性を反映する遅延信号Ｓ_ｏｕｔ１が出力される。位相切り換え回路２３によって、レプリカ回路２２の出力信号Ｓ_ｏｕｔ１の反転信号Ｓ_ｏｕｔ　が得られる。このため、図示しない遅延検出回路によって、入力信号Ｓ_ｉｎの立ち上がりに対して出力信号Ｓ_ｏｕｔ　の立ち上がり遅延特性を検出すれば、レプリカ回路２２の立ち下がりの遅延特性を得ることができる。
【００４４】
以上説明したように、本実施形態の半導体回路によれば、レプリカ回路２２の前後に位相切り換え回路２１と２３を設けて、レプリカ回路２２は負荷回路の接続状態により入力信号の立ち上がり遅延特性または立ち下がり遅延特性の何れかを得ることができる。位相切り換え回路２１と２３は、位相切り換え制御信号Ｓ_ＰＣに応じて、入力信号Ｓ_ｉｎの同相信号または反転信号をレプリカ回路２２に入力し、レプリカ回路２２の出力信号の同相信号または反転信号を外部に出力する。これによって、入力信号の立ち上がりまたは立ち下がりの遅延特性の両方を得ることができ、ターゲットとなる半導体回路の遅延特性を正確に再現することができる。
【００４５】
第３実施形態
図６は本発明に係る半導体回路の第３の実施形態を示す回路図である。
図示のように、本実施形態の半導体回路は、インバータ３１，３２，３４，３５，３６及びトランスファゲート３３によって構成されている。インバータ３４と３５は、入力と出力端子が交互に接続され、ラッチ回路３８を構成している。ラッチ回路３８は、トランスファゲート３３の出力信号のレベルを保持する。
本実施形態の半導体回路は、例えば、レプリカ回路を構成するために用いられる。ターゲットのクリティカルパスの構成に準じて、例えば、図６に示す回路を複数段直列接続することにより、ターゲットのクリティカルパスの遅延特性を再現することができる。
【００４６】
図６に示すように、本実施形態の半導体回路において、インバータ３１と３２が直列接続され、インバータ３２の出力端子にトランスファゲート３３が接続されている。トランスファゲート３３の出力側に、インバータ３４と３５からなるラッチ回路３８が接続されている。また、インバータ３６の入力端子がインバータ３４の出力端子に接続されている。
ラッチ回路３８は、インバータ３４と３５の入力端子と出力端子を交互に接続して構成され、入力信号に応じて、出力信号をハイレベルまたはローレベルの何れかに保持する、いわゆる双安定回路である。
【００４７】
次に、本実施形態の半導体回路の動作について説明する。
入力信号Ｓ_ｉｎがインバータ３１と３２を介してトランスファゲート３３に入力され、そして、トランスファゲート３３を介して、ラッチ回路３８に入力される。ラッチ回路３８において、インバータ３４の出力信号がインバータ３５によって反転されて、さらにインバータ３４の入力側にフィードバックされる。このため、ラッチ回路３８に入力される信号がラッチ回路３８によって保持される。
ラッチ回路３８によって保持された信号がインバータ３６を介して出力される。このため、図６に示す半導体回路によって、入力信号Ｓ_ｉｎと同じレベルの信号がラッチ回路３８によって保持され、出力される。
【００４８】
本実施形態の半導体回路において、入力信号Ｓ_ｉｎのレベルが変化した場合、レベルが変化した入力信号がトランスファゲート３３を介してラッチ回路３８に入力される。ラッチ回路３８において、入力信号とラッチ回路の保持信号が衝突する。
【００４９】
一般的なフリップフロップやラッチ回路では、フィードバック用のインバータ３５の駆動能力は、トランスファゲート３３の前段のインバータ３２に比べて小さく設定されている。このため、インバータ３２と３５が衝突する場合、インバータ３２の駆動能力が勝り、トランスファーゲート３３以降のノードが反転する。
【００５０】
図７は、インバータ３２、トランスファゲート３３及びラッチ回路３８を含む部分回路を示している。以下、図７を参照しつつ、ラッチ回路３８の保持信号が反転するときの動作について説明する。なお、図７において、インバータ３２の出力端子をノードＮ_Ａ　とし、ラッチ回路３８の入力端子をノードＮ_Ｂ　とする。
まず、反転する前の状態として、インバータ３２の出力端子、即ちノードＮ_Ａがローレベル、ラッチ回路３８の出力がハイレベルに保持されていると仮定する。即ち、このとき、インバータ３２において、ｎＭＯＳトランジスタ３２−２がオンし、ラッチ回路３８において、インバータ３４のｐＭＯＳトランジスタ３４−１がオンし、インバータ３５のｎＭＯＳトランジスタ３５−２がオンする。また、トランスファゲート３３がオンする。
【００５１】
次に、入力信号に応じて、インバータ３２の出力端子、即ちノードＮ_Ａ　がローレベルからハイレベルに反転した場合、トランジスタ３２−１がオンし、トランジスタ３２−２がオフする。この場合、電源電圧Ｖ_ＤＤからトランジスタ３２−１、トランスファゲート３３及びトランジスタ３５−２の経路で電流が流れる。
このとき、インバータ３２のｐＭＯＳトランジスタ３２−１とラッチ回路３８のｎＭＯＳトランジスタ３５−２が衝突し、ノードＮ_Ａ　及びＮ_Ｂ　の電圧が、トランジスタ３２−１と３５−２それぞれの駆動能力、即ちオン抵抗及びトランスファゲート３３を構成するトランジスタのオン抵抗によって決まる。
【００５２】
通常、インバータ３２を構成するトランジスタ３２−１と３２−２の駆動能力は、ラッチ回路３８におけるフィードバック用インバータ３５を構成するトランジスタ３５−１と３５−２の駆動能力より大きく形成されている。このため、入力信号のレベルが変化し、トランジスタが衝突した場合、駆動能力の差によってノードＮ_Ａ　とノードＮ_Ｂ　の状態も変化する。例えば、図７に示す例では、インバータ３２のトランジスタ３２−１がフィードバック用インバータ３５−２の駆動能力より大きく形成されているので、ノードＮ_Ａ　とノードＮ_Ｂ　のレベルが電源電圧Ｖ_ＤＤ側に遷移する。そして、ノードＮ_Ｂ　の電圧レベルがインバータ３４の論理しきい値電圧を超えたとき、インバータ３４の状態が反転し、ラッチ回路の出力側がハイレベルからローレベルに切り換わる。これによってフィードバック用インバータ３５において、トランジスタ３５−１がオンし、トランジスタ３５−２がオフする。従って、ラッチ回路３８の状態が安定し、ノードＮ_Ｂ　がハイレベルに保持される。
【００５３】
以上、ノードＮ_Ａ　及びＮ_Ｂ　がローレベルからハイレベルに切り換わるときの動作を説明した。ノードＮ_Ａ　とＮ_Ｂ　がハイレベルからローレベルに切り換わるときも、インバータ３２のトランジスタとフィードバック用インバータ３５のトランジスタとが衝突するので、このときも衝突するトランジスタ同士の駆動能力の差によってノードＮ_Ａ　とＮ_Ｂ　のレベルが遷移し、そして、ノードＮ_Ｂ　の信号レベルがラッチ回路３８のインバータ３４の論理しきい値を横切ったとき、ラッチ回路３８の状態が反転し、信号レベルが保持される。
【００５４】
上述したように、インバータ３２のトランジスタの駆動能力をラッチ回路３８のフィードバック用インバータ３５のトランジスタの駆動能力よりも大きく設計することによって、入力信号の変化に従って、ラッチ回路の状態が正しく変化する。しかし、半導体装置が広い電源電圧範囲で動作する場合には、インバータ３２とフィードバック用インバータ３５の駆動能力の比が一定とはならず、低電圧領域においては、例えば、製造のバラツキによりトランスファーゲート３３のしきい値の影響が顕著に現れ、遅延特性に大きな影響を与えることもある。そのため、ＬＳＩを広い電源電圧範囲、特に低電圧で動作させる場合、このような回路はＬＳＩのクリティカルパスとなる可能性が高い。図６に示す本回路を遅延素子として用いることで、ＬＳＩ内部のクリティカルパスの遅延特性をより正確に再現することが可能となる。
【００５５】
なお、図６において、トランスファゲート３３は、ｐＭＯＳトランジスタによって構成されているが、本発明の半導体回路は、これに限定されるものではなく、トランスファゲートは、ｎＭＯＳトランジスタのみでまたはｐＭＯＳトランジスタとｎＭＯＳトランジスタ両方で構成することもできる。
さらに、図６において、トランスファゲート３３を省略することも考えられる。この場合、トランスファゲートの遅延特性を考慮せず、単に、インバータ３２とインバータ３５を構成するＭＯＳトランジスタの駆動能力が回路の遅延特性に与える影響を正確に再現することが可能である。
【００５６】
図８は、本実施形態の半導体回路の他の構成例を示している。図示のように、ここで、トランスファゲート３３ａは、並列に接続されているｐＭＯＳトランジスタ３３−１とｎＭＯＳトランジスタ３３−２によって構成されている。
このように、本実施形態の半導体回路において、インバータ、トランスファゲート及びラッチ回路によって遅延素子が構成される。当該遅延素子を用いて、駆動用インバータとラッチ回路のフィードバック用インバータの駆動能力が回路の遅延特性に与える影響を得ることができる。また、ターゲットとなる半導体装置のクリティカルパスの構成に応じて、この遅延素子を複数段用いて遅延回路を構成することによって、ターゲットのクリティカルパスの遅延特性をより正確に再現することができる。
【００５７】
第４実施形態
図９は本発明に係る半導体回路の第４の実施形態を示す構成図である。
図示のように、本実施形態の半導体回路は、互いに隣接して配置されている配線４１、４２及び４３によって構成されている。配線４１〜４３は、金属、または他の導電性半導体材料、例えば、ポリシリコンによって形成されている。
なお、図９に平行に配置されている３本の配線を示しているが、本発明は、これに限定されることはなく、３本以上の配線、または同じ配線層ではなく、互いに異なる配線層に形成されている配線でもよい。
【００５８】
図９に示す本実施形態の半導体回路は、配線の遅延特性を再現するためのレプリカ回路において、近接する配線のクロストークに依存した特性を実現するためのものである。
図１０は、図９の配線の等価回路を示し、図１１は、配線の容量を示す図である。
【００５９】
図１０において、Ｒは配線抵抗、Ｃ_ｃ　は配線間の寄生容量を示している。なお、ここで、抵抗Ｒ及び容量Ｃ_ｃ　は、ともに単位長さ当たりの抵抗と容量を示している。
図１１は、配線の容量を示している。図示のように、配線と配線の間に寄生容量Ｃ_ｃ　が存在し、さらに、それぞれの配線と基板との間に寄生容量Ｃ_Ｏ　が存在する。微細化された製造技術では、配線間の寄生容量Ｃ_ｃ　が配線と基板間の寄生容量Ｃ_Ｏ　より大きいので、ここで、配線と基板間の寄生容量Ｃ_Ｏ　を考慮せず、配線間の寄生容量Ｃ_ｃ　にのみ注目する。
【００６０】
図１２は信号の遷移による配線間の容量の変化を示す図である。図１２において、「↑」は信号の立ち上りを、「↓」は信号の立下り、「−」は信号の遷移が起こらない場合を表している。Ｃ_{ｔｏｔａｌ}　は、図９に示す配線４２において、見かけ上のカップリング容量の合計を示している。即ち、Ｃ_{ｔｏｔａｌ}　は、配線４２と配線４１間の容量及び配線４２と配線４３間の容量の和である。
【００６１】
図示のように、配線間の容量は、隣り合う配線の信号の遷移状態に応じて変化する。配線４１、４２と４３の信号の遷移状態に応じて、配線４２の見かけ上のカップリング容量Ｃ_{ｔｏｔａｌ}　は、０から４Ｃ_ｃ　まで変化する。
即ち、隣接する配線の信号が同じ方向に遷移する場合、見かけ上それらの配線間のカップリング容量が０となり、逆に隣接する配線の信号が逆方向に遷移する場合、見かけ上これらの配線間のカップリング容量が配線間の寄生容量の２倍、即ち、４Ｃ_ｃ　になる。また、隣接する配線のうち、一方の配線の信号が変化せず、他方の配線の状態が遷移する場合、これらの配線間の容量は、配線間の寄生容量３Ｃ_ｃ　になる。
【００６２】
よってＬＳＩの遅延特性を正確に再現するには、注目する配線レプリカに対して、これら近接配線の遷移状態を加える必要がある。図９に示す配線レプリカ回路では、近接する配線の遷移状態の影響を受ける範囲内に複数の配線遅延線路が形成されている。そして、各配線の入力１、入力２及び入力３の状態を任意に設定することで、図１２に示す見かけ上のカップリング容量を実現できる。
【００６３】
本実施形態の半導体回路を用いて、配線レプリカ回路を構成することができる。例えば、配線遅延線路４２をレプリカの遅延素子とし、配線４１、４２と４３に適宜信号を印加することで、所望のカップリング容量を実現することができる。これによって、ターゲットとなるＬＳＩ内のクリティカルパスの遅延特性をより正確に再現することが可能となる。
【００６４】
【発明の効果】
以上説明したように、本発明の半導体回路によれば、ロジック回路の平均的な遅延特性ではなく、立ち上がり遅延または立ち下がり遅延に依存する遅延特性を実現することができ、ＬＳＩ内部のクリティカルパスの遅延特性を正確に再現することが可能となる。
また、本発明によれば、レプリカ回路の回路規模をほとんど増大させることなく、複数の遅延特性実現することが可能となる。
また、本発明において、ラッチ型回路により、広い電源電圧範囲での遅延特性を実現することが可能となり、ＬＳＩ内部のクリティカルパスの遅延特性を正確に再現することが可能となる。
さらに、本発明によれば、孤立配線の遅延特性ではなく、隣り合う配線のクロストークに依存した配線遅延特性を実現することが可能となり、ＬＳＩ内部のクリティカルパスの遅延特性を正確に再現できる利点がある。
【図面の簡単な説明】
【図１】本発明に係る半導体回路の第１の実施形態を示す回路図である。
【図２】遅延素子１１〜１４の一構成例を示す回路図である。
【図３】本発明に係る半導体回路の第２の実施形態を示す回路図である。
【図４】位相切り換え回路２１の一構成例を示す回路図である。
【図５】レプリカ回路２２の一構成例を示す回路図である。
【図６】本発明に係る半導体回路の第３の実施形態を示す回路図である。
【図７】インバータ３２、トランスファゲート３３及びラッチ回路３８を含む部分回路を示す回路図である。
【図８】第３の実施形態の半導体回路の他の構成例を示す回路図である。
【図９】本発明に係る半導体回路の第４の実施形態を示す回路図である。
【図１０】第４の実施形態の半導体回路の等価回路を示す回路図である。
【図１１】第４の実施形態の半導体回路の配線容量を示す図である。
【図１２】配線上信号の遷移による配線間容量の変化を示す図である。
【図１３】従来のレプリカ回路の一構成例を示す回路図である。
【図１４】レプリカ回路を構成する遅延素子の一例を示す回路図である。
【図１５】レプリカ回路を構成する遅延素子の他の例を示す回路図である。
【符号の説明】
１０…遅延検出回路、１１，１２，１３，１４…遅延素子、１７，１８…負荷回路、２１…位相切り換え回路、２２…レプリカ回路、２３…位相切り換え回路、３３，３３ａ…トランスファゲート、４１，４２，４３…配線、６１〜６６…遅延素子、６７…選択回路、６８…遅延検出回路。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor circuit having a replica circuit for monitoring a delay characteristic of a critical path of an LSI (Large \ scale \ integrated \ circuit).
[0002]
[Prior art]
2. Description of the Related Art In recent years, in a semiconductor circuit, a method of lowering a power supply voltage is generally used to reduce power consumption. This is because the power consumption of a semiconductor circuit, for example, an LSI is proportional to the square of the power supply voltage, and the reduction of the power supply voltage is most effective in reducing the power consumption.
[0003]
From such a viewpoint, there is a method of providing a replica circuit for monitoring delay characteristics inside the LSI and determining a minimum supply voltage based on the delay information.
FIG. 13 shows an example of a typical replica circuit. As shown in the figure, in this replica circuit, a gate delay sequence, a wiring delay (RC delay) sequence, and the like are prepared as delay elements, these are connected in series or in parallel, and a delay at an arbitrary node is selected. This is to reproduce the delay characteristics of the LSI.
[0004]
FIG. 14 or FIG. 15 shows a configuration example of the delay element. The delay element shown in FIG. 14 includes a plurality of stages connected in series, for example, an even number of stages of inverters. The delay element shown in FIG. 15 includes a resistance element R and a capacitor C.
[0005]
By the replica circuit shown in FIG._in, A delayed signal S given a predetermined delay time_outCan be output. Also, a desired delay characteristic can be reproduced by arbitrarily selecting the number of stages of the delay element according to the delay characteristic of the critical path of the target LSI.
[0006]
[Problems to be solved by the invention]
By the way, in the semiconductor device including the above-described conventional replica circuit, the replica circuit reflects only the average delay characteristic of a logic gate such as an inverter, for example, so that either the rising delay characteristic or the falling delay characteristic of a signal is reflected. You cannot do just one. However, in an actual LSI, there is a difference in characteristics between a p-channel MOS transistor (hereinafter, referred to as a pMOS transistor for convenience) and an n-channel MOS transistor (hereinafter, referred to as an nMOS transistor for convenience), and the load on the gate output is large. In this case, the characteristic difference rises and appears in the fall delay characteristic. There is also a circuit in which the delay characteristic is determined by the driving capability ratio between the pMOS transistor and the nMOS transistor.
[0007]
Further, in an actual semiconductor circuit, a delay component of a wiring is greatly affected by a signal transition state (crosstalk) of a neighboring wiring. Therefore, when the delay characteristic of the isolated wiring is used, the delay characteristic of an actual LSI cannot be accurately reproduced.
[0008]
For these reasons, a delay component depending on the rising and falling delay characteristics of a signal, a delay component depending on the driving capability ratio of a transistor, or a delay component depending on crosstalk between adjacent wirings is added to the replica circuit. Therefore, it is necessary to more accurately reproduce the delay characteristics of the critical path. However, the above-described replica circuit has a disadvantage that the delay characteristics of the critical path inside the LSI cannot be accurately reproduced.
[0009]
The present invention has been made in view of such circumstances, and an object of the present invention is to be able to accurately reproduce both a rising delay characteristic and a falling delay characteristic of a semiconductor circuit, and to minimize an increase in circuit scale. Semiconductor circuit that can achieve delay characteristics over a wide power supply voltage range, achieve wiring delay characteristics that depend on crosstalk between adjacent wirings on the circuit, and accurately reproduce the delay characteristics of the critical path inside the LSI. Is to provide.
[0010]
[Means for Solving the Problems]
In order to achieve the above object, a semiconductor circuit of the present invention is a semiconductor circuit that reproduces a delay characteristic of a critical path in a target semiconductor device, wherein a delay element that delays an input signal by a predetermined time and outputs the signal is provided. The delay circuit includes a plurality of delay circuits connected in series, and a plurality of load circuits connected to only the odd-numbered stages or only the even-numbered stages of the delay circuits.
[0011]
Further, in the present invention, preferably, the delay element comprises a MOS inverter.
[0012]
Further, the semiconductor circuit of the present invention is a semiconductor circuit for reproducing a delay characteristic of a critical path in a target semiconductor device, comprising: a first phase switching circuit for switching a phase of an input signal; A delay circuit for delaying the signal; and a second phase switching circuit for switching the phase of the output signal of the delay circuit.
[0013]
In the present invention, preferably, the phase switching circuit includes signal inverting means for inverting an input signal, and selecting means for selecting and outputting any of the input signal or the output signal of the signal inverting means. Have.
[0014]
In the present invention, preferably, the delay circuit includes a plurality of cascade-connected delay elements that delay an input signal by a predetermined delay time, and among the delay elements, only odd-numbered stages or only even-numbered stages. A plurality of load circuits connected to each other.
[0015]
In the present invention, preferably, the delay circuit includes a first inverter, a second inverter having an input terminal connected to an output terminal of the first inverter, and an output of the second inverter. And a third inverter that inverts the signal and feeds back to the input terminal of the second inverter.
[0016]
Also, in the present invention, preferably, the transistor forming the third inverter has a lower driving capability than the transistor forming the first inverter.
[0017]
Further, in the semiconductor circuit of the present invention, the delay circuit may be configured to invert a first inverter, a second inverter, and an output signal of the second inverter and feed back the inverted signal to an input terminal of the second inverter. At least one stage includes a latch circuit including three inverters and a delay circuit including a transfer gate provided between an output terminal of the first inverter and an input terminal of the latch circuit.
[0018]
Further, the present invention is a semiconductor circuit for reproducing a delay characteristic of a critical path in a target semiconductor device, wherein the first circuit is formed on a substrate, and the first circuit is arranged adjacent to the first wiring. And a signal corresponding to a signal applied to the first wiring is applied to the second wiring.
[0019]
Further, in the present invention, preferably, the first and second wirings are formed on the same wiring layer or different wiring layers.
[0020]
According to the present invention, in a semiconductor circuit that reproduces a delay characteristic of a critical path in a target semiconductor device, that is, in a replica circuit, a delay circuit in which a plurality of delay elements are cascaded, A plurality of load circuits connected to only the odd-numbered or even-numbered stages are provided. This makes it possible to reproduce the delay characteristics of the rising and falling edges of the input signal.
[0021]
Further, in the present invention, in the replica circuit, a phase switching circuit for selecting an in-phase signal or an inverted signal of the input signal is provided on both the input side and the output side of the delay circuit. Thereby, regardless of the connection status of the load circuit in the delay circuit, both the rising and falling delay characteristics of the input signal can be reproduced.
[0022]
Furthermore, in the present invention, the delay circuit is constituted by a plurality of wirings arranged adjacent to each other, and the coupling capacitance between the wirings changes according to the level transition of the signal applied to each of the wirings. The delay characteristics of the critical path in the semiconductor device can be accurately reproduced.
[0023]
BEST MODE FOR CARRYING OUT THE INVENTION
First embodiment
FIG. 1 is a circuit diagram showing a first embodiment of a semiconductor circuit according to the present invention.
As shown in the figure, the semiconductor circuit of this embodiment includes a plurality of delay elements, a load circuit connected to the output side of each delay element, and a delay circuit for detecting a delay.
[0024]
As shown in FIG. 1, delay elements 11, 12, 13 and 14 are connected to input terminal T_inAnd output terminal T_outIt is connected in series between. The load circuit 17 is connected to the output terminal of the delay element 12, and the load circuit 18 is connected to the output terminal of the delay element 14.
Each of the delay elements 11, 12, 13, and 14 is constituted by, for example, an inverter. Each of the load circuits 17 and 18 is configured by connecting a plurality of gate elements, for example, inverters in parallel.
[0025]
FIG. 2 shows a configuration example of the delay elements 11 to 14. As shown, the delay element has a power supply voltage V_DDAnd reference potential V_SSAnd a pMOS transistor PT and an nMOS transistor NT connected in series between. A connection point between the gates of the pMOS transistor PT and the nMOS transistor NT forms an input terminal of the delay element, and a connection point between the drains forms an output terminal. That is, the delay element is constituted by a so-called CMOS inverter.
In the delay element thus configured, the rise of the output signal is determined by the drive characteristics of the pMOS transistor PT, and the fall of the output signal is determined by the drive characteristics of the nMOS transistor NT.
[0026]
The delay detection circuit 10 has an input terminal T_inSignal S input to_inAnd output terminal T_outOutput signal S from_outThe time difference from 間の is detected. Note that the delay detection circuit 10, for example,_inAnd output signal S_outIs configured by a phase difference detection circuit that detects a phase difference with.
[0027]
The semiconductor circuit of the present embodiment is used, for example, as a replica circuit that reproduces a rise delay characteristic or a fall delay characteristic of a critical path of the semiconductor circuit. The load circuits 17 and 18 are provided as concentrated loads. As shown in FIG. 1, the load circuits 17 and 18 are connected to the output terminals of the delay elements in the even-numbered stages, that is, the delay elements 12 and 14.
[0028]
Note that, in the semiconductor circuit of the present embodiment, the load circuit is connected to the output side of the odd-numbered stage or the even-numbered stage of the delay elements connected in series. For example, as illustrated in FIG. 1, by providing the load circuits 17 and 18 at the output terminals of the even-numbered delay elements, the input terminal T_inWhen a rising signal is input to the node, all nodes (connection points between delay elements) to which the load circuit is connected become rising signals. At this node, the signal is dull due to the heavy load, and the delay of the rising signal increases. Since the driving time of the pMOS transistor for generating the rising signal occupies a higher percentage of the delay value of the entire delay train, a delay characteristic dependent on the characteristics of the pMOS transistor can be obtained as compared with a normal gate delay train. Can be.
Further, when the load is concentrated on the odd-numbered stages of the delay elements connected in series, the fall delay increases, so that the delay characteristics depending on the nMOS transistor can be reproduced.
[0029]
In the semiconductor circuit of the present embodiment shown in FIG. 1, four stages of delay elements are used. However, the present invention is not limited to this, and according to the critical path of the semiconductor circuit that reproduces the delay characteristics, The number of stages of the delay element can be set arbitrarily. Further, in the circuit example of FIG. 1, the load circuit is configured by connecting an inverter, which is a gate circuit, in parallel. However, the present invention is not limited to a load circuit including a gate circuit, and the load circuit may include another circuit. It is also possible to form
[0030]
Hereinafter, detection of delay characteristics in the semiconductor circuit of the present embodiment will be described.
In the semiconductor circuit of the present embodiment shown in FIG._inSignal S input to_inAnd output terminal T_outThe signal S output from_outThe delay characteristic of the circuit is detected by detecting the delay time with by the delay detection circuit 10.
[0031]
For example, when detecting a rising delay characteristic, the delay detection circuit 10 outputs the input signal S_inRising edge of output signal S_outMeasure the phase difference of the rising edge of. As described above, in the connection of the load circuit shown in FIG._inSince the output terminals of the delay elements of the even-numbered stages also rise sequentially at the rising edge of the load, the load circuit concentrates on the rising edge. At this time, the input signal S_inAnd the output signal S of the last delay element_outBy detecting the time difference between the rising edges of, it is possible to obtain the rising delay characteristic of the circuit shown in FIG. 1, that is, the delay characteristic of the circuit that depends on the characteristics of the pMOS transistors constituting each delay element.
[0032]
As described above, according to the present embodiment, a concentrated load is provided to the odd-numbered or even-numbered output terminals of the plurality of delay elements connected in series, and the input signal S_inAnd output signal S_outDetect the delay time of the rising edge or falling edge of. The rise characteristic of the circuit is mainly determined by the drive characteristic of the pMOS transistor forming the delay element, and the fall characteristic is mainly determined by the drive characteristic of the nMOS transistor forming the delay element. Accordingly, it is possible to obtain a delay characteristic of a circuit that depends on characteristics of a pMOS transistor that forms a delay element or a delay characteristic of a circuit that depends on characteristics of an nMOS transistor that forms a delay element.
[0033]
Second embodiment
FIG. 3 is a circuit diagram showing a second embodiment of the semiconductor circuit according to the present invention.
As illustrated, the semiconductor circuit of the present embodiment includes phase switching circuits 21 and 23 and a replica circuit 22.
[0034]
The phase switching circuits 21 and 23 switch the phase of the input signal and output it.
FIG. 4 shows a configuration example of the phase switching circuit 21. The phase switching circuit 23 has substantially the same configuration as the phase switching circuit 21.
As shown in FIG. 4, the phase switching circuit 21 or 23 includes inverters 21-1 and 21-3 and transfer gates 21-2 and 21-4. The transfer gate 21-2 is connected between the input terminal 21-5 and the output terminal 21-7 of the switching circuit 21, the input terminal of the inverter 21-3 is connected to the input terminal 21-5, and its output terminal A transfer gate 21-4 is connected between the switching circuit 21 and an output terminal 21-7.
The phase switching control signal S is applied to the gate of the transfer gate 21-2._PCIs applied to the gate of the transfer gate 21-4 and the phase switching control signal S output from the inverter 21-1_PCIs applied.
[0035]
In the phase switching circuit 21 or 23 having the above-mentioned configuration, the phase switching control signal S_PC, A signal having the same phase as the signal input to the input terminal 21-5 or a signal whose phase is inverted is output to the output terminal 21-7. For example, the phase switching control signal S_PCIs low level, the transfer gate 21-2 conducts and the transfer gate 21-4 shuts off, so that the signal input to the input terminal 21-5 is transmitted to the output terminal 21-7 via the transfer gate 21-2. Is output. At this time, except for the delay of the transfer gate 21-2, a signal having substantially the same phase as the input signal is obtained from the output terminal 21-7 of the phase switching circuit 21.
On the other hand, the phase switching control signal S_PCIs at a high level, the transfer gate 21-2 shuts off and the transfer gate 21-4 conducts, so that the signal input to the input terminal 21-5 is inverted by the inverter 21-3, and further the transfer gate 21-2. Is output to the output terminal 21-7 via the. At this time, except for the delay of the inverter 21-3 and the transfer gate 21-2, an inverted signal of the input signal is obtained from the output terminal 21-7 of the phase switching circuit 21.
[0036]
As described above, the phase switching circuits 21 and 23 output the phase switching control signal S_PCOutputs either an in-phase signal or an inverted signal of the input signal.
In the semiconductor circuit of the present embodiment, the same phase switching control signal S is supplied to the phase switching circuits 21 and 23._PCAre supplied, so that these phase switching circuits operate in the same manner. For example, when the phase switching circuit 21 receives the input signal S_inIs supplied to the replica circuit 22, the phase switching circuit 23 outputs an in-phase signal of the output signal of the replica circuit 22. Conversely, the phase switching circuit 21_inIs supplied to the replica circuit 22, the phase switching circuit 23 inverts the output signal of the replica circuit 22 and outputs an inverted signal.
[0037]
FIG. 5 shows a configuration example of the replica circuit 22. As shown in the figure, the replica circuit 22 includes a plurality of stages of delay elements 22-1, 22-2,..., 22-4 connected in series and a selection circuit 22-5.
Each of the delay elements 22-1 to 22-4 delays the input signal by a predetermined time, and outputs the delay signal to the next-stage delay element and selection circuit 22-5.
The selection circuit 22-5 outputs the selection control signal S_DSIn response to the above, an output signal of one of the delay elements is selected and output.
[0038]
The semiconductor circuit of the present embodiment having the above-described configuration has the input signal S_inIs delayed by a predetermined delay time._outSupply. Therefore, the semiconductor circuit of the present embodiment can reproduce, for example, the delay characteristics of the critical path of the target semiconductor circuit.
[0039]
Further, a plurality of delay characteristics can be realized by the semiconductor circuit of the present embodiment. For example, when the delay elements 22-1 to 22-4 constituting the replica circuit 22 are configured by CMOS inverters as in the above-described first embodiment of the present invention, the rise delay characteristics due to the connection of the load circuit are reduced. Alternatively, one of the fall delay characteristics is reflected. Therefore, if the connection of the load circuit is determined, the delay characteristic of the replica circuit is also determined. For example, when the load circuit is connected to the output side of the even-numbered delay elements, it is possible to obtain a rise delay characteristic depending on the characteristics of the pMOS transistor. Conversely, when the load circuit is connected to the output side of the odd-numbered delay elements, a falling delay characteristic that depends on the characteristics of the nMOS transistor can be obtained.
[0040]
As described above, one delay circuit can obtain only one of the rising delay characteristic and the falling delay characteristic of a signal, but cannot obtain both of them. Therefore, in order to accurately reproduce both the rising and falling delay characteristics, two types of delay circuits must be prepared in advance, and thus a disadvantage arises that the circuit scale is increased.
[0041]
By using the semiconductor circuit of the present embodiment, one replica circuit can cope with both the rising delay characteristic and the falling delay characteristic. Here, in the replica circuit 22, it is assumed that all the load circuits are connected to the output terminals of the delay elements in the even-numbered stages. That is, only the replica circuit 22 can accurately reproduce the rising delay characteristic depending on the characteristics of the pMOS transistor. On the other hand, the fall delay characteristic depending on the characteristics of the nMOS transistor cannot be accurately reproduced.
[0042]
In the semiconductor circuit of the present embodiment, for example, if the in-phase signal of the input signal is output by the phase switching circuits 21 and 23, the input signal S is output by the replica circuit 22._in1Delay signal S reflecting the rise delay characteristic of_out1Is output, and the phase switching circuit 23 outputs an in-phase signal S of the delay signal of the replica circuit 22._out, The output signal S_outAnd input signal S_inBy detecting the delay characteristics of the pMOS transistor, the delay characteristic of the rise depending on the characteristics of the pMOS transistor can be obtained.
[0043]
Conversely, if the phase switching circuits 21 and 23 output inverted signals of the input signal, the input signal S_inInverted signal S of_in1Is input to the replica circuit 22. Therefore, the input signal S_inSignal S in response to the rising edge of_in1Falls. The inverted signal S is output by the replica circuit 22._in1The delay signal S reflecting the delay characteristic of the falling edge of_out1Is output. The output signal S of the replica circuit 22 is output by the phase switching circuit 23._out1Inverted signal S of_outIs obtained. Therefore, the input signal S is output by a delay detection circuit (not shown)._inOutput signal S for the rise of_outIf the rise delay characteristic of is detected, the fall delay characteristic of the replica circuit 22 can be obtained.
[0044]
As described above, according to the semiconductor circuit of the present embodiment, the phase switching circuits 21 and 23 are provided before and after the replica circuit 22, and the replica circuit 22 has the rising delay characteristic or the rising delay of the input signal depending on the connection state of the load circuit. Any of the falling delay characteristics can be obtained. The phase switching circuits 21 and 23 provide a phase switching control signal S_PCAccording to the input signal S_inIs input to the replica circuit 22, and an in-phase signal or an inverted signal of the output signal of the replica circuit 22 is output to the outside. As a result, both the rising and falling delay characteristics of the input signal can be obtained, and the delay characteristics of the target semiconductor circuit can be accurately reproduced.
[0045]
Third embodiment
FIG. 6 is a circuit diagram showing a third embodiment of the semiconductor circuit according to the present invention.
As illustrated, the semiconductor circuit according to the present embodiment includes inverters 31, 32, 34, 35, and 36 and a transfer gate 33. The input and output terminals of the inverters 34 and 35 are connected alternately to form a latch circuit 38. The latch circuit 38 holds the level of the output signal of the transfer gate 33.
The semiconductor circuit of the present embodiment is used, for example, to configure a replica circuit. For example, by connecting a plurality of circuits shown in FIG. 6 in series according to the configuration of the target critical path, the delay characteristics of the target critical path can be reproduced.
[0046]
As shown in FIG. 6, in the semiconductor circuit of the present embodiment, inverters 31 and 32 are connected in series, and a transfer gate 33 is connected to an output terminal of the inverter 32. A latch circuit 38 including inverters 34 and 35 is connected to the output side of the transfer gate 33. The input terminal of the inverter 36 is connected to the output terminal of the inverter 34.
The latch circuit 38 is configured by alternately connecting the input terminals and the output terminals of the inverters 34 and 35, and is a so-called bistable circuit that holds an output signal at either a high level or a low level according to an input signal. is there.
[0047]
Next, the operation of the semiconductor circuit of the present embodiment will be described.
Input signal S_inIs input to the transfer gate 33 via the inverters 31 and 32, and is input to the latch circuit 38 via the transfer gate 33. In the latch circuit 38, the output signal of the inverter 34 is inverted by the inverter 35 and further fed back to the input side of the inverter 34. Therefore, the signal input to the latch circuit 38 is held by the latch circuit 38.
The signal held by the latch circuit 38 is output via the inverter 36. Therefore, the semiconductor circuit shown in FIG._inIs held and output by the latch circuit 38.
[0048]
In the semiconductor circuit of the present embodiment, the input signal S_inIs changed, the input signal whose level has changed is input to the latch circuit 38 via the transfer gate 33. In the latch circuit 38, the input signal collides with the hold signal of the latch circuit.
[0049]
In a general flip-flop or latch circuit, the driving capability of the feedback inverter 35 is set smaller than that of the inverter 32 preceding the transfer gate 33. Therefore, when the inverters 32 and 35 collide, the driving capability of the inverter 32 is superior, and the nodes subsequent to the transfer gate 33 are inverted.
[0050]
FIG. 7 shows a partial circuit including the inverter 32, the transfer gate 33, and the latch circuit 38. Hereinafter, the operation when the holding signal of the latch circuit 38 is inverted will be described with reference to FIG. In FIG. 7, the output terminal of inverter 32 is connected to node N_A入力, and the input terminal of the latch circuit 38 is connected to the node N_B.
First, as a state before inversion, the output terminal of the inverter 32, that is, the node N_AIs held at a low level, and the output of the latch circuit 38 is held at a high level. That is, at this time, in the inverter 32, the nMOS transistor 32-2 is turned on, and in the latch circuit 38, the pMOS transistor 34-1 of the inverter 34 is turned on, and the nMOS transistor 35-2 of the inverter 35 is turned on. Further, the transfer gate 33 turns on.
[0051]
Next, according to the input signal, the output terminal of the inverter 32, that is, the node N_AWhen is inverted from the low level to the high level, the transistor 32-1 turns on and the transistor 32-2 turns off. In this case, the power supply voltage V_DD, A current flows through the path of the transistor 32-1, the transfer gate 33, and the transistor 35-2.
At this time, the pMOS transistor 32-1 of the inverter 32 and the nMOS transistor 35-2 of the latch circuit 38 collide, and the node N_AAnd N_BIs determined by the driving capability of each of the transistors 32-1 and 35-2, that is, the on-resistance and the on-resistance of the transistor forming the transfer gate 33.
[0052]
Usually, the driving capability of the transistors 32-1 and 32-2 forming the inverter 32 is formed larger than the driving capability of the transistors 35-1 and 35-2 forming the feedback inverter 35 in the latch circuit 38. For this reason, when the level of the input signal changes and the transistor collides, the node N_AAnd node N_BThe state of also changes. For example, in the example shown in FIG. 7, the transistor 32-1 of the inverter 32 is formed larger than the drive capability of the feedback inverter 35-2._AAnd node N_Bレベル level is power supply voltage V_DDTransition to the side. And node N_BWhen the voltage level of exceeds the logical threshold voltage of the inverter 34, the state of the inverter 34 is inverted, and the output side of the latch circuit switches from the high level to the low level. As a result, in the feedback inverter 35, the transistor 35-1 turns on and the transistor 35-2 turns off. Therefore, the state of the latch circuit 38 is stabilized and the node N_BIs held at a high level.
[0053]
Node N_AAnd N_BThe operation when switches from low level to high level has been described. Node N_AAnd N_BAlso when switches from the high level to the low level, the transistor of the inverter 32 and the transistor of the feedback inverter 35 collide._AAnd N_Bレベル level transitions, and node N_BWhen the signal level of crosses the logical threshold value of the inverter 34 of the latch circuit 38, the state of the latch circuit 38 is inverted and the signal level is maintained.
[0054]
As described above, by designing the drive capability of the transistor of the inverter 32 to be larger than the drive capability of the transistor of the feedback inverter 35 of the latch circuit 38, the state of the latch circuit changes correctly according to the change of the input signal. However, when the semiconductor device operates in a wide power supply voltage range, the drive capability ratio between the inverter 32 and the feedback inverter 35 does not become constant, and in the low voltage region, for example, the transfer gate 33 may vary due to manufacturing variations. Significantly affects the delay characteristics. Therefore, when the LSI is operated in a wide power supply voltage range, particularly at a low voltage, such a circuit is likely to be a critical path of the LSI. By using the present circuit shown in FIG. 6 as a delay element, it is possible to more accurately reproduce the delay characteristics of the critical path inside the LSI.
[0055]
In FIG. 6, the transfer gate 33 is constituted by a pMOS transistor. However, the semiconductor circuit of the present invention is not limited to this. The transfer gate may be constituted by only an nMOS transistor or a pMOS transistor and an nMOS transistor. It can also be composed of both.
Further, in FIG. 6, the transfer gate 33 may be omitted. In this case, it is possible to accurately reproduce the influence of the driving capability of the MOS transistors forming the inverters 32 and 35 on the delay characteristics of the circuit without considering the delay characteristics of the transfer gate.
[0056]
FIG. 8 shows another configuration example of the semiconductor circuit of the present embodiment. As shown in the figure, the transfer gate 33a includes a pMOS transistor 33-1 and an nMOS transistor 33-2 connected in parallel.
As described above, in the semiconductor circuit of the present embodiment, the delay element is configured by the inverter, the transfer gate, and the latch circuit. With the use of the delay element, it is possible to obtain the influence of the driving ability of the driving inverter and the feedback inverter of the latch circuit on the delay characteristics of the circuit. In addition, by configuring a delay circuit using a plurality of delay elements in accordance with the configuration of the critical path of the target semiconductor device, the delay characteristics of the target critical path can be reproduced more accurately.
[0057]
Fourth embodiment
FIG. 9 is a configuration diagram showing a fourth embodiment of the semiconductor circuit according to the present invention.
As shown in the figure, the semiconductor circuit of this embodiment includes wirings 41, 42, and 43 arranged adjacent to each other. The wirings 41 to 43 are formed of metal or another conductive semiconductor material, for example, polysilicon.
Although FIG. 9 shows three wirings arranged in parallel, the present invention is not limited to this, and three or more wirings or wirings different from each other instead of the same wiring layer are shown. The wiring formed in the layer may be used.
[0058]
The semiconductor circuit of the present embodiment shown in FIG. 9 is for realizing characteristics dependent on crosstalk of adjacent wiring in a replica circuit for reproducing delay characteristics of wiring.
FIG. 10 shows an equivalent circuit of the wiring of FIG. 9, and FIG. 11 shows the capacitance of the wiring.
[0059]
In FIG. 10, R is the wiring resistance, C_cIndicates a parasitic capacitance between wirings. Here, the resistance R and the capacitance C_cIndicates resistance and capacitance per unit length.
FIG. 11 shows the capacitance of the wiring. As shown in FIG._c寄生, and a parasitic capacitance C between each wiring and the substrate._OExists. In the miniaturized manufacturing technology, the parasitic capacitance C_cIs the parasitic capacitance C between the wiring and the substrate_O, The parasitic capacitance C between the wiring and the substrate_O寄生 without taking into account 、_cFocus only on.
[0060]
FIG. 12 is a diagram showing a change in capacitance between wires due to a signal transition. In FIG. 12, "↑" indicates a rising edge of the signal, "↓" indicates a falling edge of the signal, and "-" indicates a case where no signal transition occurs. C_totalIndicates the total apparent coupling capacitance in the wiring 42 shown in FIG. That is, C_totalIs the sum of the capacitance between the wiring 42 and the wiring 41 and the capacitance between the wiring 42 and the wiring 43.
[0061]
As illustrated, the capacitance between the wirings changes according to the transition state of the signal of the adjacent wiring. The apparent coupling capacitance C of the wiring 42 depends on the transition state of the signals on the wirings 41, 42 and 43._totalIs 0 to 4C_cIt changes up to.
That is, when signals on adjacent wirings transition in the same direction, the coupling capacitance between those wirings becomes apparently 0, and when signals on adjacent wirings transition in the opposite direction, apparently, the coupling capacitance between these wirings changes. Is twice the parasitic capacitance between wires, ie, 4C_c become. In the case where the signal of one of the adjacent wirings does not change and the state of the other wiring changes, the capacitance between these wirings is the parasitic capacitance 3C between the wirings._c become.
[0062]
Therefore, in order to accurately reproduce the delay characteristics of the LSI, it is necessary to add the transition state of these adjacent wirings to the wiring replica of interest. In the wiring replica circuit shown in FIG. 9, a plurality of wiring delay lines are formed in a range affected by the transition state of the adjacent wiring. Then, by arbitrarily setting the state of input 1, input 2 and input 3 of each wiring, the apparent coupling capacitance shown in FIG. 12 can be realized.
[0063]
A wiring replica circuit can be configured using the semiconductor circuit of the present embodiment. For example, a desired coupling capacitance can be realized by using the wiring delay line 42 as a replica delay element and appropriately applying a signal to the wirings 41, 42, and 43. This makes it possible to more accurately reproduce the delay characteristics of the critical path in the target LSI.
[0064]
【The invention's effect】
As described above, according to the semiconductor circuit of the present invention, it is possible to realize not the average delay characteristic of the logic circuit but the delay characteristic dependent on the rising delay or the falling delay, and the critical path in the LSI can be realized. The delay characteristic can be accurately reproduced.
Further, according to the present invention, it is possible to realize a plurality of delay characteristics without increasing the circuit scale of the replica circuit.
Further, in the present invention, the delay characteristics in a wide power supply voltage range can be realized by the latch type circuit, and the delay characteristics of the critical path inside the LSI can be accurately reproduced.
Further, according to the present invention, it is possible to realize a wiring delay characteristic not depending on a delay characteristic of an isolated wiring but on a crosstalk between adjacent wirings, and it is possible to accurately reproduce a delay characteristic of a critical path inside an LSI. There is.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a first embodiment of a semiconductor circuit according to the present invention.
FIG. 2 is a circuit diagram showing a configuration example of delay elements 11 to 14.
FIG. 3 is a circuit diagram showing a second embodiment of the semiconductor circuit according to the present invention.
FIG. 4 is a circuit diagram showing a configuration example of a phase switching circuit 21;
FIG. 5 is a circuit diagram illustrating a configuration example of a replica circuit 22;
FIG. 6 is a circuit diagram showing a third embodiment of the semiconductor circuit according to the present invention.
FIG. 7 is a circuit diagram showing a partial circuit including an inverter 32, a transfer gate 33, and a latch circuit 38.
FIG. 8 is a circuit diagram illustrating another configuration example of the semiconductor circuit according to the third embodiment;
FIG. 9 is a circuit diagram showing a fourth embodiment of the semiconductor circuit according to the present invention.
FIG. 10 is a circuit diagram illustrating an equivalent circuit of a semiconductor circuit according to a fourth embodiment.
FIG. 11 is a diagram illustrating wiring capacitance of a semiconductor circuit according to a fourth embodiment.
FIG. 12 is a diagram illustrating a change in inter-wiring capacitance due to a transition of a signal on a wiring;
FIG. 13 is a circuit diagram showing a configuration example of a conventional replica circuit.
FIG. 14 is a circuit diagram showing an example of a delay element constituting a replica circuit.
FIG. 15 is a circuit diagram showing another example of the delay element constituting the replica circuit.
[Explanation of symbols]
10 delay detection circuit, 11, 12, 13, 14 delay element, 17, 18 load circuit, 21 phase switching circuit, 22 replica circuit, 23 phase switching circuit, 33, 33a transfer gate, 41, 42, 43: wiring, 61 to 66: delay element, 67: selection circuit, 68: delay detection circuit.

Claims

A semiconductor circuit for reproducing delay characteristics of a critical path in a target semiconductor device,
A delay circuit in which a plurality of delay elements for delaying and outputting an input signal by a predetermined time are connected in series;
And a plurality of load circuits connected to only the odd-numbered stages or only the even-numbered stages of the delay circuit.

2. The semiconductor circuit according to claim 1, wherein said delay element comprises a MOS inverter.

A semiconductor circuit for reproducing delay characteristics of a critical path in a target semiconductor device,
A first phase switching circuit for switching the phase of the input signal;
A delay circuit for delaying an output signal of the phase switching circuit;
A second phase switching circuit for switching the phase of the output signal of the delay circuit.

A signal inverting means for inverting an input signal;
4. The semiconductor circuit according to claim 3, further comprising a selection unit that selects and outputs one of the input signal and the output signal of the signal inversion unit.

The delay circuit includes a plurality of cascaded delay elements for delaying an input signal by a predetermined delay time,
4. The semiconductor circuit according to claim 3, further comprising a plurality of load circuits connected to only the odd-numbered stages or only the even-numbered stages of the delay elements.

The delay circuit includes: a first inverter;
A second inverter having an input terminal connected to the output terminal of the first inverter;
4. The semiconductor device according to claim 3, further comprising at least one delay element comprising a latch circuit comprising a third inverter for inverting an output signal of said second inverter and feeding back to an input terminal of said second inverter. circuit.

7. The semiconductor circuit according to claim 6, wherein the transistor forming the third inverter has a lower driving capability than the transistor forming the first inverter.

The delay circuit includes: a first inverter;
A latch circuit including a second inverter and a third inverter that inverts an output signal of the second inverter and feeds back the input signal to the input terminal of the second inverter;
4. The semiconductor circuit according to claim 3, further comprising at least one delay circuit including a transfer gate provided between an output terminal of said first inverter and an input terminal of said latch circuit.

9. The semiconductor circuit according to claim 8, wherein the transistor constituting the third inverter has a lower driving capability than the transistor constituting the first inverter.

A semiconductor circuit for reproducing delay characteristics of a critical path in a target semiconductor device,
A first wiring formed on the substrate,
A semiconductor having at least one second wiring disposed adjacent to the first wiring, wherein a signal corresponding to a signal applied to the first wiring is applied to the second wiring; circuit.

11. The semiconductor circuit according to claim 10, wherein said first and second wirings are formed in the same wiring layer.

11. The semiconductor circuit according to claim 10, wherein said first and second wirings are formed in different wiring layers.