【０００１】
【発明の属する技術分野】
本発明は半導体受光素子に関するものであり、特に、高速光通信網に用いるｐｉｎフォトダイオードの超高速動作、高量子効率を実現することに加えて信頼性、製造性を良好にするための構成に特徴のある半導体受光素子に関するものである。
【０００２】
【従来の技術】
近年の光通信の高度化、高速化に伴い、その情報伝送速度として４０ＧＨｚ以上が要求されてきており、また、単位時間当たりの情報伝送量が大きくなるため、素子単体に対する信頼性もより高いものが要求されてきている。
【０００３】
このような状況で、４０ＧＨｚ以上の動作速度を実現できる半導体受光素子としては、ｐｉｎフォトダイオードがあげられるが、このｐｉｎ接合構造のものでも多くの改良を加えなければ、十分な信頼性、製造性を実現できない。
【０００４】
ここで、従来、提案されている各種のｐｉｎフォトダイオードを説明する。
図５参照
図５は従来のｐｉｎフォトダイオードのバンドダイヤグラムであり、光吸収層として、厚さＬが、例えば、０．３μｍのアンドープのｉ型ＩｎＧａＡｓ光吸収層３２を用いるフォトダイオードであり、このｉ型ＩｎＧａＡｓ光吸収層３２において電子３４と正孔３５が発生し、これらが夫々ｐ型ＩｎＰ層３３及びｎ型ＩｎＰ基板３１を介してｐ側電極及びｎ側電極（いずれも図示を省略）へ走行するものである。
【０００５】
図６参照
図６は従来の他のｐｉｎフォトダイオードのバンドダイヤグラムであり、光吸収層としてｐ型ＩｎＧａＡｓ光吸収層３７を用いるとともに、ｎ側に、厚さＬがｐ型ＩｎＧａＡｓ光吸収層３７の厚さの１〜５倍のｉ型ＩｎＰ電子走行層３６を設けて電子３４のみを走行させる構造としたものである。
【０００６】
図７参照
図７は従来のさらに他のｐｉｎフォトダイオードのバンドダイヤグラムであり、光吸収層としてｉ型ＩｎＧａＡｓ光吸収層３２を用い、ｎ側にｉ型ＩｎＰ電子走行層３６を設けるとともに、ｐ側にｉ型ＩｎＰ正孔走行層３８を設けて、電子３４と正孔３５が同時にｐ側電極及びｎ側電極（いずれも図示を省略）に到達するようにするとともに、素子容量をより低減したものである。
この場合、ｉ型ＩｎＰ電子走行層３６の厚さＬＬ は、ｉ型ＩｎＰ正孔走行層３８の厚さＬＨ の１〜５倍になるようにしている。
【０００７】
この様なｐｉｎフォトダイオードにおいて、超高速動作を実現するには、この電子や正孔の電極への走行時間を小さくする必要があり、そのためには、光吸収層やキャリア走行層をできる限り薄くするとともに、光の入射方向を光吸収層に平行な方向にすること、即ち、エッジ入射構造にすることが一般に行われ、これによって高い量子効率の受光素子が実現されている。
【０００８】
一方、超高速動作を実現するために光吸収層やキャリア走行層を薄くすれば、電極間容量が増大し、この容量Ｃと負荷抵抗ＲによるＣＲ制限で応答速度が劣化するので超高速になればなるほど、電極間容量を減少するために、接合面積の小さい受光素子を開発しなければならない。
【０００９】
【発明が解決しようとする課題】
しかし、従来提案されている各種のｐｉｎフォトダイオードにおいて、応答速度５０ＧＨｚ以上を実現しようとすると、極微細加工が要求され、安定に製造供給することが困難になるという問題がある。
【００１０】
例えば、図５に示したｐｉｎフォトダイオードにおいては、おおむねドリフト速度の遅い正孔によって応答速度が律則され、とくに、電子の速度電界特性において電子が高速で走行するところで素子設計することが困難であるという問題がある。
【００１１】
また、図６に示したｐｉｎフォトダイオードにおいては、上記の点を考慮して、走行速度の遅い正孔をキャリア走行層に注入しないようにし、電子のみを走行させるように工夫しているが、光吸収層をｐ型半導体としているために電子は拡散でキャリア走行層まで移動しなければならず、応答速度を劣化させないためにはより光吸収層を薄くしなければならないという問題がある。
【００１２】
また、ｐ側電極への電子の拡散防止のためのバリア層が必要であるとともに、光吸収層では電子、正孔が発生しているので正孔を無駄にしていることになる。
【００１３】
さらに、図７に示したｐｉｎフォトダイオードの場合には、光吸収層の両側にキャリア走行層を設けて電子と正孔とが同時に電極に到達するように構成しているが、この場合には、ｉ型ＩｎＰ正孔走行層３８の価電子帯側のエネルギーギャップが正孔３５に対する電位障壁となるので、走行時間がｉ型ＩｎＰ正孔走行層３８だけで決定できないという問題がある。
【００１４】
したがって、本発明は、超高速動作、高量子効率を実現することに加えて、信頼性、製造性を向上することを目的とする。
【００１５】
【課題を解決するための手段】
図１は本発明の原理的構成の説明図であり、この図１を参照して本発明における課題を解決するための手段を説明するが、図１（ａ）は、本発明の半導体受光素子のバンドダイヤグラムであり、また、図１（ｂ）は、ＩｎＧａＡｓ及びＩｎＰ内の電子と正孔のドリフト速度の電界強度依存性を説明する特性図である。
なお、図における符号１，５は、夫々ｎ型半導体層及びｐ型半導体層である。
【００１６】
図１（ａ）及び（ｂ）参照
上記の目的を達成するため、本発明は、光吸収層３の一方の側に電子７が高速度で走行できる電界を印加した低電界領域２を設けるとともに、他方の側に正孔８が高速度で走行できる電界を印加した高電界領域４を形成し、前記低電界領域２及び高電界領域４においてアバランシェ現象によるキャリアの増減が無いように構成した半導体受光素子において、前記光吸収層３として、ｎ型にドープした半導体層を用いたことを特徴とする。
【００１７】
図１（ｂ）に示すように、電子７は５ｋＶ／ｃｍ近傍の低電界強度においてドリフト速度のピークがあり、一方、正孔８は高電界強度側でドリフト速度が大きくなるので、電子７が走行する領域を低電界領域２とし、正孔８が走行する領域を高電界領とすることによって、入射光６の吸収により光吸収層３で発生した電子７及び正孔８を夫々の最高速度で走行させることができ、これによって、キャリア走行層となる低電界領域２及び高電界領域４を厚くすることができ、その結果、接合容量をより小さくできるので、高速動作が可能になるとともに、製造も容易になる。
【００１８】
なお、この場合、正孔８のドリフト速度は必ずしも最高速度である必要はなく、高電界領域４の電界強度を低電界領域２の電界強度の２倍以上であることが望ましく、それによって、正孔８のドリフト速度が飽和する近傍で動作させることができる。
【００１９】
因に、従来と同じ応答速度を得るためにはキャリア走行層を約５倍の厚さにすることができる。
なお、低電界領域２及び高電界領域４においてアバランシェ現象が生じた場合、入射光６によるキャリアの発生と、アバランシェによるキャリアの発生に時差が生ずるので、４０ＧＨｚ以上の高速応答性を得ることができなくなる。
【００２０】
また、本発明においては、光吸収層３をｎ型半導体層１で構成しているので、半導体受光素子に印加する電圧による電気力線をｎ型の光吸収層３で終端させることができ、印加した電圧を実効的に低電界領域２及び高電界領域４のみに印加することができる。
なお、光吸収層３を真性半導体層で構成した半導体受光素子は、既に出願（必要ならば、特願２００１−３７０９０７参照）しているが、この様な構成と比較して、本発明の場合には、層構造が単純化されると同時に、低電界領域２及び高電界領域４に対する調整の自由度が大きくなる。
【００２１】
この場合、高電界領域４の厚さＬＨ と低電界領域２の厚さＬＬ の比を、速度−電界特性において、正孔８の最高速度と電子７の最高速度の比に等しくすることが望ましく、それによって、電子７と正孔８とを同時にｎ側電極及びｐ側電極に夫々到達させることができ、ドリフト速度の小さな正孔８によって応答速度が律則されることがなくなる。
【００２２】
上述の様な低電界領域２及び高電界領域４は、導電型決定不純物がドープされていない真性半導体層で構成することができる。
また、電子７及び正孔８に対する電位障壁を低減するために、光吸収層３とその両側に設けた真性半導体層との間に、光吸収層３から真性半導体層に向かってエネルギーバンドギャップが連続的に変化する層を導入することが望ましい。
【００２３】
或いは、電子７及び正孔８に対する電位障壁を低減するために、光吸収層３の両側に設けた真性半導体層のエネルギーバンドギャップを、光吸収層３との界面から離れるにしたがって連続的またはステップ的に大きくなるようにすることが望ましい。
この場合、真性半導体層のエネルギーバンドギャップが、光吸収層３との界面において前記光吸収層３のエネルギーバンドギャップと等しくなるように構成することが望ましい。
【００２４】
【発明の実施の形態】
ここで、図２を参照して、本発明の第１の実施の形態のｐｉｎフォトダイオードを説明する。
図２（ａ）参照
図２（ａ）は、本発明の第１の実施の形態のｐｉｎフォトダイオードの光の入射方向に沿った概略的断面図であり、まず、ｎ型ＩｎＰ基板１１上に、有機金属気相成長法（ＭＯＶＰＥ法）を用いて、厚さが、例えば、０．３８μｍのｉ型ＩｎＰ層１２、厚さが、例えば、０．３μｍで不純物濃度が１×１０１８ｃｍ−３のｎ型ＩｎＧａＡｓ光吸収層１３、厚さが、例えば０．０８μｍのｉ型ＩｎＰ層１４、厚さが、例えば、０．２μｍで、不純物濃度が１×１０１８ｃｍ−３のｐ型ＩｎＰ層１５、及び、ｐ型ＩｎＧａＡｓキャップ層１６を順次堆積させる。
なお、本明細書においては、ｉ型はアンドープの真性半導体を意味する。
【００２５】
この場合、低電界領域を構成するｉ型ＩｎＰ層１２の厚さＬＬ ＝０．３８μｍと高電界領域を構成するｉ型ＩｎＰ層１４の厚さＬＨ ＝０．０８μｍの比は、上記の図１（ｂ）に示す電子のドリフト速度の最大値と正孔のドリフト速度の最大値の比にほぼ等しくなるように設定している。
【００２６】
次いで、例えば、１０μｍ×７μｍの大きさのＳｉＯ２ 膜をマスクとして、異方性エッチングを施すことによって、ｐ型ＩｎＧａＡｓキャップ層１６乃至ｉ型ＩｎＰ層１２をメサエッチングしたのち、ＳｉＯ２ マスクををそのまま選択成長マスクとして用いてメサの周囲にｉ型ＩｎＰ埋込層１７を形成する。
【００２７】
次いで、ＳｉＯ２ マスクを除去したのち、ｐ型ＩｎＧａＡｓキャップ層１６上にＡｕＺｎ／Ａｕからなるｐ側電極１８を設けるとともに、ｎ型ＩｎＰ基板１１の裏面にＡｕＧｅ／Ａｕからなるｎ側電極１９を設けることによって、本発明の第１の実施の形態のｐｉｎフォトダイオードの基本的構成が完成する。
なお、ｉ型ＩｎＰ埋込層１７の光入射面にはＡＲコートを施す。
【００２８】
図２（ｂ）参照
図２（ｂ）は、本発明の第１の実施の形態のｐｉｎフォトダイオードのバンドダイヤグラムであり、ｐ側電極１８とｎ側電極１９との間に印加された電圧Ｖｂ は、殆どｉ型ＩｎＰ層１２とｉ型ＩｎＰ層１４に印加され、ｉ型ＩｎＰ層１２が低電界領域となるとともに、ｉ型ＩｎＰ層１４が高電界領域となる。
【００２９】
この場合、低電界領域が、図１（ｂ）に示した電子のドリフト速度が最大になる電界Ｅｅ となるとともに、高電界領域が正孔のドリフト速度が最大になる電界Ｅｈ （飽和電界）となる電圧Ｖｂ が印加され、ｎ型ＩｎＧａＡｓ光吸収層１３で発生した電子２０と正孔２１は夫々高速でｎ側電極１９及びｐ側電極１８に向かって走行することなる。
【００３０】
上述の様に、本発明の第１の実施の形態においては、光吸収層をｎ型半導体層によって形成しているので、ｐ側電極１８とｎ側電極１９との間に印加された電圧Ｖｂ はｎ型ＩｎＧａＡｓ光吸収層１３で終端し、電圧Ｖｂ は殆どｉ型ＩｎＰ層１２とｉ型ＩｎＰ層１４に印加されることになる。
したがって、高電界領域と低電界領域とが形成されるので、電子２０と正孔２１とを高速で移動させることが可能になる。
【００３１】
次に、図３を参照して、本発明の第２の実施の形態のｐｉｎフォトダイオードを説明するが、この第２の実施の形態においては、光吸収層とｉ型ＩｎＰ層の間にｉ型ＩｎＧａＡｓＰグレーデッド層を設けたものであり、基本的な素子構造は上記の第１の実施の形態と同様であるので、製造工程の説明は省略する。
【００３２】
図３参照
図３は、本発明の第２の実施の形態のｐｉｎフォトダイオードのバンドダイヤグラムであり、ｎ型ＩｎＰ基板１１、厚さが、例えば、０．３４μｍのｉ型ＩｎＰ層１２、厚さが、例えば、０．０４μｍのｉ型ＩｎＧａＡｓＰグレーデッド層２２、厚さが、例えば、０．３μｍで不純物濃度が１×１０１８ｃｍ−３のｎ型ＩｎＧａＡｓ光吸収層１３、厚さが、例えば、０．０４μｍのｉ型ＩｎＧａＡｓＰグレーデッド層２３、厚さが、例えば、０．０４μｍのｉ型ＩｎＰ層１４、厚さが、例えば、０．２μｍで、不純物濃度が１×１０１８ｃｍ−３のｐ型ＩｎＰ層１５、及び、ｐ型ＩｎＧａＡｓキャップ層（図示を省略）からなる。
【００３３】
この場合、ｉ型ＩｎＧａＡｓＰグレーデッド層２３は、ｎ型ＩｎＧａＡｓ光吸収層１３側からｉ型ＩｎＰ層１４に向かって、吸収端波長が１．３μｍから１．１μｍに連続的に変化するように組成が変化するグレーデッド層とする。
【００３４】
一方、ｉ型ＩｎＧａＡｓＰグレーデッド層２２は、ｉ型ＩｎＰ層１２からｎ型ＩｎＧａＡｓ光吸収層１３に向かって、吸収端波長が１．１μｍから１．３μｍに連続的に変化するように組成が変化するグレーデッド層とする。
【００３５】
超高速の受光素子ではわずかなバンド不連続がキャリアの迅速な移動を妨げる可能性があるが、この第２の実施の形態においては、不連続となるｎ型ＩｎＧａＡｓ光吸収層１３とｉ型ＩｎＰ層１２，１４との間にｉ型ＩｎＧａＡｓＰグレーデッド層２２，２３を設けているので電子２０及び正孔２１に対する電位障壁が形成されることがなく、それによって、電子２０及び正孔２１は夫々スムーズにｉ型ＩｎＰ層１２及びｉ型ＩｎＰ層１４側に移動することが可能になる。
【００３６】
次に、図４を参照して、本発明の第３の実施の形態のｐｉｎフォトダイオードを説明するが、この第３の実施の形態においては、第１の実施の形態における電子走行層となるｉ型ＩｎＰ層１２をｉ型ＩｎＧａＡｓＰグレーデッド層２４に置き換えるとともに、正孔走行層となるｉ型ＩｎＰ層１４をｉ型ＩｎＧａＡｓＰグレーデッド層２５に置き換えたものであり、基本的な素子構造は上記の第１の実施の形態と同様であるので、製造工程の説明は省略する。
【００３７】
図４参照
図４は、本発明の第３の実施の形態のｐｉｎフォトダイオードのバンドダイヤグラムであり、ｎ型ＩｎＰ基板１１、厚さが、例えば、０．３８μｍのｉ型ＩｎＧａＡｓＰグレーデッド層２４、厚さが、例えば、０．３μｍで不純物濃度が１×１０１８ｃｍ−３のｎ型ＩｎＧａＡｓ光吸収層１３、厚さが、例えば、０．０８μｍのｉ型ＩｎＧａＡｓＰグレーデッド層２５、厚さが、例えば、０．２μｍで、不純物濃度が１×１０１８ｃｍ−３のｐ型ＩｎＰ層１５、及び、ｐ型ＩｎＧａＡｓキャップ層（図示を省略）からなる。
【００３８】
この場合、ｉ型ＩｎＧａＡｓＰグレーデッド層２５は、ｎ型ＩｎＧａＡｓ光吸収層１３側からｐ型ＩｎＰ層１５に向かって、吸収端波長が１．３μｍから１．１μｍに連続的に変化するように組成が変化するグレーデッド層とする。
【００３９】
一方、ｉ型ＩｎＧａＡｓＰグレーデッド層２４は、ｎ型ＩｎＰ基板１１からｎ型ＩｎＧａＡｓ光吸収層１３に向かって、吸収端波長が１．１μｍから１．３μｍに連続的に変化するように組成が変化するグレーデッド層とする。
【００４０】
この本発明の第３の実施の形態においては、低電界領域及び高電界領域自体をｉ型ＩｎＧａＡｓＰグレーデッド層２４，２５で構成しているので、電子２０及び正孔２１に対する電位障壁が形成されることがなく、それによって、電子２０及び正孔２１は夫々スムーズにｎ型ＩｎＰ基板１１側及びｐ型ＩｎＰ層１５側に移動することが可能になる。
【００４１】
以上、本発明の各実施の形態を説明してきたが、本発明は各実施の形態に記載した構成に限られるものではなく、各種の変更が可能である。
例えば、上記の各実施の形態の説明においては、ＩｎＧａＡｓ／ＩｎＰ系のｐｉｎフォトダイオードとして説明しているが、ＩｎＧａＡｓ／ＩｎＰ系に限られるものではなく、ＧａＡｓ／ＡｌＧａＡｓ系等の他のＩＩＩ−Ｖ族化合物半導体にも適用されるものである。
【００４２】
また、上記の第２の実施の形態においては、低電界領域側及び高電界領域側の双方にｉ型ＩｎＧａＡｓＰグレーデッド層を設けているが、双方に設ける必要は必ずしもなく、どちらか一方の側のみに設けても良いものである。
【００４３】
また、上記の第３の実施の形態においては、低電界領域及び高電界領域の双方をｉ型ＩｎＧａＡｓＰグレーデッド層で構成しているが、双方をグレーデッド層とする必要はなく、どちらか一方のみをｉ型ＩｎＧａＡｓＰグレーデッド層としても良いものである。
【００４４】
なお、上記第２及び第３の実施の形態におけるグレーデッド層は、必ずしもグレーデッド層である必要はなく、ステップ的に組成が変化する層に置き換えても良いものである。
【００４５】
また、上記の各実施の形態においては、受光部をｉ型ＩｎＰ埋込層で埋め込んだ構造としているが、この埋込部に入射光を受光部に導く光導波路を構成しても良いものである。
【００４６】
さらには、ｉ型埋込層を設けずに、メサ構造そのままにしても良いものであり、その場合には、露出したメサ側面にＡＲコートを施すことが望ましい。
【００４７】
また、上記の各実施の形態においては、光の入射方向を端面側としたエッジ入射構造としているが、エッジ入射構造に限られるものではなく、例えば、ｐ側電極を環状電極として、ｐ型層側から光を入射するように構成しても良いものであり、さらには、ｎ側電極側から光を入射される構成としても良いものである。
【００４８】
また、上記の実施の形態においては、単体のｐｉｎフォトダイオードとして説明しているが、アレイ化したｐｉｎフォトダイオードアレイにも適用されるものであり、さらには、半導体レーザ等の他の光素子と集積化した光集積回路装置にも適用されるものである。
【００４９】
ここで、再び、図１（ａ）を参照して、改めて本発明の詳細な特徴を説明する。
再び、図１（ａ）参照
（付記１） 光吸収層の一方の側に電子７が高速度で走行できる電界を印加した低電界領域２を設けるとともに、他方の側に正孔８が高速度で走行できる電界を印加した高電界領域４を形成し、前記低電界領域２及び高電界領域４においてアバランシェ現象によるキャリアの増減が無いように構成した半導体受光素子において、前記光吸収層３として、ｎ型にドープした半導体層を用いたことを特徴とする半導体受光素子。
（付記２） 上記高電界領域４の電界強度が、上記低電界領域２の電界強度の２倍以上であることを特徴とする付記１記載の半導体受光素子。
（付記３） 上記低電界領域２及び高電界領域４を、導電型決定不純物がドープされていない真性半導体層で構成したことを特徴とする付記１または２に記載の半導体受光素子。
（付記４） 上記光吸収層３とその両側に設けた真性半導体層との間に、前記光吸収層３から前記真性半導体層に向かってエネルギーバンドギャップが連続的に変化する層を導入したことを特徴とする付記３記載の半導体受光素子。
（付記５） 上記光吸収層３の両側に設けた真性半導体層のエネルギーバンドギャップが、前記光吸収層３との界面から離れるにしたがって連続的またはステップ的に大きくなっていることを特徴とする付記３記載の半導体受光素子。
（付記６） 上記真性半導体層のエネルギーバンドギャップが、上記光吸収層３との界面において前記光吸収層３のエネルギーバンドギャップと等しくなっていることを特徴とする付記５記載の半導体受光素子。
（付記７） 上記低電界領域２の上記光吸収層３と接する側と反対側にｎ型半導体層１を設けるとともに、上記高電界領域４の前記光吸収層３と接する側と反対側にｐ型半導体層５を設けたことを特徴とする付記１乃至６のいずれか１に記載の半導体受光素子。
【００５０】
【発明の効果】
本発明によれば、光吸収層をｎ型半導体層で構成しているので、素子に印加される電圧の殆どを光吸収層に隣接する真性半導体層に印加することができ、それによって電子走行層を電子のドリフト速度がより大きくなる低電界領域とすることができるので、電子走行層を厚くすることができ、したがって、素子容量を低減できるので光吸収層で発生した電子と正孔を高速で同時で電極に到達させることができるとともに、素子形成が容易になり、ひいては、高速光通信網の普及・発展に寄与するところが大きい。
【図面の簡単な説明】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の第１の実施の形態のｐｉｎフォトダイオードの説明図である。
【図３】本発明の第２の実施の形態のｐｉｎフォトダイオードのバンドダイヤグラムである。
【図４】本発明の第３の実施の形態のｐｉｎフォトダイオードのバンドダイヤグラムである。
【図５】従来のｐｉｎフォトダイオードのバンドダイヤグラムである。
【図６】従来の他のｐｉｎフォトダイオードのバンドダイヤグラムである。
【図７】従来のさらに他のｐｉｎフォトダイオードのバンドダイヤグラムである。
【符号の説明】
１ ｎ型半導体層
２ 低電界領域
３ 光吸収層
４ 高電界領域
５ ｐ型半導体層
６ 入射光
７ 電子
８ 正孔
１１ ｎ型ＩｎＰ基板
１２ ｉ型ＩｎＰ層
１３ ｎ型ＩｎＧａＡｓ光吸収層
１４ ｉ型ＩｎＰ層
１５ ｐ型ＩｎＰ層
１６ ｐ型ＩｎＧａＡｓキャップ層
１７ ｉ型ＩｎＰ埋込層
１８ ｐ側電極
１９ ｎ側電極
２０ 電子
２１ 正孔
２２ ｉ型ＩｎＧａＡｓＰグレーデッド層
２３ ｉ型ＩｎＧａＡｓＰグレーデッド層
２４ ｉ型ＩｎＧａＡｓＰグレーデッド層
２５ ｉ型ＩｎＧａＡｓＰグレーデッド層
３１ ｎ型ＩｎＰ基板
３２ ｉ型ＩｎＧａＡｓ光吸収層
３３ ｐ型ＩｎＰ層
３４ 電子
３５ 正孔
３６ ｉ型ＩｎＰ電子走行層
３７ ｐ型ＩｎＧａＡｓ光吸収層
３８ ｉ型ＩｎＰ正孔走行層[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor light receiving element, and more particularly to a configuration for improving reliability and manufacturability in addition to realizing ultra-high-speed operation and high quantum efficiency of a pin photodiode used in a high-speed optical communication network. The present invention relates to a characteristic semiconductor light receiving element.
[0002]
[Prior art]
With the advancement and speeding up of optical communication in recent years, an information transmission speed of 40 GHz or more has been required, and the amount of information transmission per unit time has been increased, so that the reliability of a single element is higher. Has been required.
[0003]
In such a situation, as a semiconductor light receiving element capable of realizing an operation speed of 40 GHz or more, a pin photodiode can be cited. However, even if this pin junction structure is used without much improvement, sufficient reliability and manufacturability are obtained. Cannot be realized.
[0004]
Here, various types of conventionally proposed pin photodiodes will be described.
FIG. 5 is a band diagram of a conventional pin photodiode, which is a photodiode using an undoped i-type InGaAs light absorption layer 32 having a thickness L of, for example, 0.3 μm as a light absorption layer. Electrons 34 and holes 35 are generated in the i-type InGaAs light absorbing layer 32, and these are respectively transmitted to the p-side electrode and the n-side electrode (both not shown) via the p-type InP layer 33 and the n-type InP substrate 31, respectively. It is something that runs.
[0005]
FIG. 6 is a band diagram of another conventional pin photodiode, in which a p-type InGaAs light absorption layer 37 is used as a light absorption layer, and a thickness L of the p-type InGaAs light absorption layer 37 is on the n-side. An i-type InP electron transit layer 36 having a thickness of 1 to 5 times the thickness is provided so that only the electrons 34 travel.
[0006]
FIG. 7 is a band diagram of still another conventional pin photodiode, in which an i-type InGaAs light absorbing layer 32 is used as a light absorbing layer, an i-type InP electron transit layer 36 is provided on the n-side, and Provided with an i-type InP hole traveling layer 38 so that the electrons 34 and the holes 35 can simultaneously reach the p-side electrode and the n-side electrode (both not shown) and further reduce the element capacitance. It is.
In this case, the thickness L L of the i-type InP electron transit layer 36 is set to be 1 to 5 times the thickness L H of the i-type InP hole transport layer 38.
[0007]
In such a pin photodiode, in order to realize an ultra-high-speed operation, it is necessary to reduce the transit time of the electrons and holes to the electrode. To this end, the light absorption layer and the carrier transit layer must be as thin as possible. At the same time, it is common practice to make the light incident direction parallel to the light absorbing layer, that is, to make it an edge incident structure, thereby realizing a light receiving element with high quantum efficiency.
[0008]
On the other hand, if the light absorption layer and the carrier traveling layer are made thinner to realize ultra-high speed operation, the interelectrode capacitance increases, and the response speed is degraded by the CR limitation by the capacitance C and the load resistance R, so that the ultrahigh speed can be achieved. In order to reduce the interelectrode capacitance, a light-receiving element having a small junction area must be developed.
[0009]
[Problems to be solved by the invention]
However, in order to realize a response speed of 50 GHz or more in various types of conventionally proposed pin photodiodes, there is a problem that ultrafine processing is required, and it is difficult to stably manufacture and supply.
[0010]
For example, in the pin photodiode shown in FIG. 5, the response speed is generally governed by holes having a low drift speed, and it is particularly difficult to design an element where electrons travel at high speed in terms of the velocity electric field characteristics of the electrons. There is a problem.
[0011]
In addition, in the pin photodiode shown in FIG. 6, in consideration of the above points, holes having a low traveling speed are not injected into the carrier traveling layer, and only the electrons travel. Since the light absorbing layer is made of a p-type semiconductor, electrons must move to the carrier traveling layer by diffusion, and there is a problem that the light absorbing layer needs to be thinner in order not to deteriorate the response speed.
[0012]
In addition, a barrier layer for preventing diffusion of electrons to the p-side electrode is required, and holes are wasted because electrons and holes are generated in the light absorption layer.
[0013]
Further, in the case of the pin photodiode shown in FIG. 7, a carrier transit layer is provided on both sides of the light absorption layer so that electrons and holes reach the electrodes simultaneously. In this case, Since the energy gap on the valence band side of the i-type InP hole transport layer 38 acts as a potential barrier for the holes 35, the transit time cannot be determined only by the i-type InP hole transport layer 38.
[0014]
Therefore, an object of the present invention is to improve reliability and manufacturability in addition to realizing ultra-high-speed operation and high quantum efficiency.
[0015]
[Means for Solving the Problems]
FIG. 1 is an explanatory view of the basic configuration of the present invention, and means for solving the problems in the present invention will be described with reference to FIG. 1. FIG. 1 (a) shows a semiconductor light receiving element of the present invention. FIG. 1B is a characteristic diagram for explaining the electric field intensity dependence of the drift speed of electrons and holes in InGaAs and InP.
Note that reference numerals 1 and 5 in the figure denote an n-type semiconductor layer and a p-type semiconductor layer, respectively.
[0016]
1 (a) and 1 (b) In order to achieve the above object, the present invention provides a low electric field region 2 on one side of a light absorbing layer 3 to which an electric field that allows electrons 7 to travel at a high speed is provided. On the other side, there is formed a high electric field region 4 to which an electric field through which holes 8 can travel at a high speed is applied, and there is no increase or decrease of carriers due to the avalanche phenomenon in the low electric field region 2 and the high electric field region 4. The light receiving element is characterized in that an n-type doped semiconductor layer is used as the light absorbing layer 3.
[0017]
As shown in FIG. 1B, the electron 7 has a drift velocity peak at a low electric field strength near 5 kV / cm, while the hole 8 has a high drift velocity on the high electric field strength side. By setting the traveling region as the low electric field region 2 and the region in which the holes 8 travel as the high electric field region, the electrons 7 and the holes 8 generated in the light absorbing layer 3 due to the absorption of the incident light 6 have the respective maximum speeds. In this case, the low electric field region 2 and the high electric field region 4 serving as the carrier transit layers can be made thicker, and as a result, the junction capacitance can be made smaller. Manufacturing is also easier.
[0018]
In this case, the drift speed of the holes 8 does not necessarily need to be the maximum speed, and it is desirable that the electric field strength of the high electric field region 4 be equal to or more than twice the electric field intensity of the low electric field region 2. Operation can be performed in the vicinity where the drift speed of the hole 8 is saturated.
[0019]
In order to obtain the same response speed as in the prior art, the thickness of the carrier transit layer can be made about five times.
When an avalanche phenomenon occurs in the low electric field region 2 and the high electric field region 4, a time difference occurs between the generation of the carrier by the incident light 6 and the generation of the carrier by the avalanche, so that a high-speed response of 40 GHz or more can be obtained. Disappears.
[0020]
Further, in the present invention, since the light absorbing layer 3 is constituted by the n-type semiconductor layer 1, electric lines of force due to the voltage applied to the semiconductor light receiving element can be terminated at the n-type light absorbing layer 3, The applied voltage can be effectively applied only to the low electric field region 2 and the high electric field region 4.
A semiconductor light receiving element in which the light absorption layer 3 is formed of an intrinsic semiconductor layer has already been filed (see Japanese Patent Application No. 2001-370907 if necessary). In this case, the layer structure is simplified and, at the same time, the degree of freedom for adjustment with respect to the low electric field region 2 and the high electric field region 4 is increased.
[0021]
In this case, the ratio of the height of the field region 4 thickness L H and the low field region 2 thickness L L, the speed - in the field characteristics, be equal to the maximum speed and maximum speed ratio of the electrons 7 of the hole 8 Therefore, the electrons 7 and the holes 8 can reach the n-side electrode and the p-side electrode at the same time, respectively, so that the response speed is not restricted by the holes 8 having a small drift speed.
[0022]
The low electric field region 2 and the high electric field region 4 as described above can be formed of an intrinsic semiconductor layer which is not doped with the conductivity type determining impurity.
Further, in order to reduce a potential barrier for the electrons 7 and the holes 8, an energy band gap is formed between the light absorbing layer 3 and the intrinsic semiconductor layer between the light absorbing layer 3 and the intrinsic semiconductor layers provided on both sides thereof. It is desirable to introduce a continuously changing layer.
[0023]
Alternatively, in order to reduce a potential barrier for the electrons 7 and the holes 8, the energy band gap of the intrinsic semiconductor layer provided on both sides of the light absorption layer 3 is continuously or stepwise increased as the distance from the interface with the light absorption layer 3 increases. It is desirable to make it larger.
In this case, it is desirable that the energy band gap of the intrinsic semiconductor layer be equal to the energy band gap of the light absorbing layer 3 at the interface with the light absorbing layer 3.
[0024]
BEST MODE FOR CARRYING OUT THE INVENTION
Here, a pin photodiode according to the first embodiment of the present invention will be described with reference to FIG.
FIG. 2A is a schematic cross-sectional view of the pin photodiode according to the first embodiment of the present invention along the incident direction of light. First, on the n-type InP substrate 11, FIG. Using an organometallic vapor phase epitaxy (MOVPE) method, the i-type InP layer 12 has a thickness of, for example, 0.38 μm, and an impurity concentration of, for example, 0.3 μm and an impurity concentration of 1 × 10 18 cm −. 3, an n-type InGaAs light absorbing layer 13, an i-type InP layer 14 having a thickness of, for example, 0.08 μm, and a p-type InP layer having a thickness of, for example, 0.2 μm and an impurity concentration of 1 × 10 18 cm −3. A layer 15 and a p-type InGaAs cap layer 16 are sequentially deposited.
In this specification, the i-type means an undoped intrinsic semiconductor.
[0025]
In this case, the ratio of the thickness L L = 0.38 μm of the i-type InP layer 12 forming the low electric field region to the thickness L H = 0.08 μm of the i-type InP layer 14 forming the high electric field region is as described above. The ratio is set so as to be substantially equal to the ratio between the maximum value of the electron drift speed and the maximum value of the hole drift speed shown in FIG.
[0026]
Then, for example, of 10 [mu] m × 7 [mu] m as the magnitude mask an SiO 2 film, by anisotropic etching, after the p-type InGaAs cap layer 16 to the i-type InP layer 12 is mesa-etched, the a SiO 2 mask The i-type InP buried layer 17 is formed around the mesa by using the selective growth mask as it is.
[0027]
Next, after removing the SiO 2 mask, a p-side electrode 18 made of AuZn / Au is provided on the p-type InGaAs cap layer 16, and an n-side electrode 19 made of AuGe / Au is provided on the back surface of the n-type InP substrate 11. Thus, the basic configuration of the pin photodiode according to the first embodiment of the present invention is completed.
The light incident surface of the i-type InP buried layer 17 is subjected to an AR coating.
[0028]
FIG. 2B is a band diagram of the pin photodiode according to the first embodiment of the present invention, and shows a voltage V applied between the p-side electrode 18 and the n-side electrode 19. b is almost applied to the i-type InP layer 12 and the i-type InP layer 14, so that the i-type InP layer 12 becomes a low electric field region and the i-type InP layer 14 becomes a high electric field region.
[0029]
In this case, the low electric field region, with electron drift velocity shown is the electric field E e of maximum in FIG. 1 (b), the electric field E h (saturated electric field high field region drift velocity of holes is maximized ) and the voltage V b is applied consisting, electrons 20 and holes 21 generated in the n-type InGaAs light absorbing layer 13 will be traveling toward the n-side electrode 19 and the p-side electrode 18 in each high speed.
[0030]
As described above, in the first embodiment of the present invention, since the light absorption layer is formed by the n-type semiconductor layer, the voltage V applied between the p-side electrode 18 and the n-side electrode 19 b terminates at the n-type InGaAs light absorption layer 13, and the voltage Vb is almost applied to the i-type InP layer 12 and the i-type InP layer 14.
Therefore, a high electric field region and a low electric field region are formed, so that electrons 20 and holes 21 can be moved at high speed.
[0031]
Next, with reference to FIG. 3, a pin photodiode according to a second embodiment of the present invention will be described. In the second embodiment, an i-type InP layer is provided between the light absorption layer and the i-type InP layer. Since a graded InGaAsP graded layer is provided and the basic element structure is the same as that of the first embodiment, the description of the manufacturing process will be omitted.
[0032]
FIG. 3 is a band diagram of a pin photodiode according to a second embodiment of the present invention, in which an n-type InP substrate 11, an i-type InP layer 12 having a thickness of, for example, 0.34 μm, and a thickness However, for example, the i-type InGaAsP graded layer 22 having a thickness of 0.04 μm, the n-type InGaAs light absorbing layer 13 having a thickness of 0.3 μm and an impurity concentration of 1 × 10 18 cm −3 , and a thickness of, for example, , 0.04 μm i-type InGaAsP graded layer 23, a thickness of, for example, 0.04 μm i-type InP layer 14, a thickness of, for example, 0.2 μm, and an impurity concentration of 1 × 10 18 cm −3. , And a p-type InGaAs cap layer (not shown).
[0033]
In this case, the i-type InGaAsP graded layer 23 has a composition such that the absorption edge wavelength continuously changes from 1.3 μm to 1.1 μm from the n-type InGaAs light absorption layer 13 toward the i-type InP layer 14. Is changed to a graded layer.
[0034]
On the other hand, the composition of the i-type InGaAsP graded layer 22 changes so that the absorption edge wavelength continuously changes from 1.1 μm to 1.3 μm from the i-type InP layer 12 to the n-type InGaAs light absorption layer 13. Graded layer.
[0035]
In an ultra-high-speed light-receiving element, slight band discontinuity may hinder rapid movement of carriers. However, in the second embodiment, the n-type InGaAs light absorbing layer 13 and the i-type InP Since the i-type InGaAsP graded layers 22 and 23 are provided between the layers 12 and 14, no potential barrier is formed for the electrons 20 and the holes 21, whereby the electrons 20 and the holes 21 are respectively formed. It is possible to smoothly move to the i-type InP layer 12 and the i-type InP layer 14 side.
[0036]
Next, a pin photodiode according to a third embodiment of the present invention will be described with reference to FIG. 4. In the third embodiment, the pin photodiode serves as the electron transit layer according to the first embodiment. The i-type InP layer 12 is replaced with an i-type InGaAsP graded layer 24, and the i-type InP layer 14 serving as a hole transport layer is replaced with an i-type InGaAsP graded layer 25. The basic element structure is as described above. Therefore, the description of the manufacturing process is omitted.
[0037]
FIG. 4 is a band diagram of a pin photodiode according to a third embodiment of the present invention. The n-type InP substrate 11 has a thickness of, for example, 0.38 μm i-type InGaAsP graded layer 24. An n-type InGaAs light absorbing layer 13 having a thickness of, for example, 0.3 μm and an impurity concentration of 1 × 10 18 cm −3 , an i-type InGaAsP graded layer 25 having a thickness of, for example, 0.08 μm, and a thickness of, for example, 0.08 μm For example, the p-type InP layer 15 has an impurity concentration of 1 × 10 18 cm −3 and a thickness of 0.2 μm, and a p-type InGaAs cap layer (not shown).
[0038]
In this case, the i-type InGaAsP graded layer 25 has a composition such that the absorption edge wavelength continuously changes from 1.3 μm to 1.1 μm from the n-type InGaAs light absorbing layer 13 toward the p-type InP layer 15. Is changed to a graded layer.
[0039]
On the other hand, the composition of the i-type InGaAsP graded layer 24 changes so that the absorption edge wavelength continuously changes from 1.1 μm to 1.3 μm from the n-type InP substrate 11 to the n-type InGaAs light absorption layer 13. Graded layer.
[0040]
In the third embodiment of the present invention, since the low electric field region and the high electric field region themselves are composed of the i-type InGaAsP graded layers 24 and 25, a potential barrier for the electrons 20 and the holes 21 is formed. Therefore, the electrons 20 and the holes 21 can smoothly move to the n-type InP substrate 11 side and the p-type InP layer 15 side, respectively.
[0041]
The embodiments of the present invention have been described above. However, the present invention is not limited to the configurations described in the embodiments, and various modifications are possible.
For example, in the description of each of the above embodiments, an InGaAs / InP-based pin photodiode is described. However, the present invention is not limited to the InGaAs / InP-based pin photodiode, and other III-V devices such as a GaAs / AlGaAs-based pin photodiode are used. The present invention is also applied to a group III compound semiconductor.
[0042]
In the above-described second embodiment, the i-type InGaAsP graded layer is provided on both the low electric field region side and the high electric field region side. However, it is not necessary to provide the i-type InGaAsP graded layer on both sides. It may be provided only in the case.
[0043]
Further, in the third embodiment, both the low electric field region and the high electric field region are constituted by the i-type InGaAsP graded layers. However, it is not necessary that both of them are graded layers. Only the i-type InGaAsP graded layer may be used.
[0044]
The graded layer in the second and third embodiments is not necessarily a graded layer, but may be replaced with a layer whose composition changes stepwise.
[0045]
Further, in each of the above embodiments, the light receiving portion is buried with the i-type InP buried layer, but an optical waveguide for guiding incident light to the light receiving portion may be formed in the buried portion. is there.
[0046]
Further, the mesa structure may be left as it is without providing the i-type buried layer. In this case, it is desirable to apply an AR coating to the exposed side surface of the mesa.
[0047]
Further, in each of the above-described embodiments, the edge incident structure is such that the incident direction of light is the end face side. However, the present invention is not limited to the edge incident structure. The light may be incident from the side, and further, the light may be incident from the n-side electrode side.
[0048]
Further, in the above-described embodiment, a single pin photodiode is described. However, the present invention is also applied to an arrayed pin photodiode array, and further includes another optical element such as a semiconductor laser. The present invention is also applied to an integrated optical integrated circuit device.
[0049]
Here, the detailed features of the present invention will be described again with reference to FIG.
Again, see FIG. 1 (a) (Appendix 1). On one side of the light absorption layer, a low electric field region 2 to which an electric field allowing electrons 7 to travel at a high speed is applied, and on the other side, holes 8 In a semiconductor light receiving element configured to form a high electric field region 4 to which an electric field capable of traveling by applying an electric field, and to prevent the carrier from increasing or decreasing due to an avalanche phenomenon in the low electric field region 2 and the high electric field region 4, A semiconductor light-receiving element using an n-type doped semiconductor layer.
(Supplementary Note 2) The semiconductor light-receiving element according to Supplementary Note 1, wherein the electric field intensity of the high electric field region 4 is twice or more the electric field intensity of the low electric field region 2.
(Supplementary Note 3) The semiconductor light-receiving element according to Supplementary Note 1 or 2, wherein the low electric field region 2 and the high electric field region 4 are formed of an intrinsic semiconductor layer that is not doped with a conductivity type determining impurity.
(Supplementary Note 4) A layer whose energy band gap continuously changes from the light absorbing layer 3 toward the intrinsic semiconductor layer is introduced between the light absorbing layer 3 and the intrinsic semiconductor layers provided on both sides thereof. 4. The semiconductor light receiving element according to claim 3, wherein
(Supplementary Note 5) The energy band gap of the intrinsic semiconductor layer provided on both sides of the light absorbing layer 3 increases continuously or stepwise as the distance from the interface with the light absorbing layer 3 increases. A semiconductor light receiving element according to attachment 3.
(Supplementary Note 6) The semiconductor light-receiving element according to Supplementary Note 5, wherein an energy band gap of the intrinsic semiconductor layer is equal to an energy band gap of the light absorption layer 3 at an interface with the light absorption layer 3.
(Supplementary Note 7) An n-type semiconductor layer 1 is provided on a side of the low electric field region 2 opposite to the side in contact with the light absorption layer 3, and a p-type semiconductor is provided on a side of the high electric field region 4 opposite to the side in contact with the light absorption layer 3. 7. The semiconductor light receiving element according to any one of supplementary notes 1 to 6, further comprising a mold semiconductor layer 5.
[0050]
【The invention's effect】
According to the present invention, since the light absorption layer is formed of the n-type semiconductor layer, most of the voltage applied to the device can be applied to the intrinsic semiconductor layer adjacent to the light absorption layer, thereby reducing the electron traveling. Since the layer can be a low electric field region where the electron drift speed is higher, the electron transit layer can be made thicker, and thus the device capacity can be reduced. Thus, it is possible to simultaneously reach the electrodes and facilitate the formation of the elements, which greatly contributes to the spread and development of high-speed optical communication networks.
[Brief description of the drawings]
FIG. 1 is an explanatory diagram of a basic configuration of the present invention.
FIG. 2 is an explanatory diagram of a pin photodiode according to the first embodiment of the present invention.
FIG. 3 is a band diagram of a pin photodiode according to a second embodiment of the present invention.
FIG. 4 is a band diagram of a pin photodiode according to a third embodiment of the present invention.
FIG. 5 is a band diagram of a conventional pin photodiode.
FIG. 6 is a band diagram of another conventional pin photodiode.
FIG. 7 is a band diagram of another conventional pin photodiode.
[Explanation of symbols]
Reference Signs List 1 n-type semiconductor layer 2 low electric field region 3 light absorption layer 4 high electric field region 5 p-type semiconductor layer 6 incident light 7 electron 8 hole 11 n-type InP substrate 12 i-type InP layer 13 n-type InGaAs light absorption layer 14 i-type InP layer 15 p-type InP layer 16 p-type InGaAs cap layer 17 i-type InP buried layer 18 p-side electrode 19 n-side electrode 20 electron 21 hole 22 i-type InGaAsP graded layer 23 i-type InGaAsP graded layer 24 i-type InGaAsP graded layer 25 i-type InGaAsP graded layer 31 n-type InP substrate 32 i-type InGaAs light absorption layer 33 p-type InP layer 34 electrons 35 holes 36 i-type InP electron transit layer 37 p-type InGaAs light absorption layer 38 i-type InP hole transport layer
