JP2004040846A

JP2004040846A - Charge pumping circuit assembly

Info

Publication number: JP2004040846A
Application number: JP2002190368A
Authority: JP
Inventors: Shigenori Mori; 森　重範; Hiroyuki Ban; 伴　博行
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2002-06-28
Filing date: 2002-06-28
Publication date: 2004-02-05

Abstract

<P>PROBLEM TO BE SOLVED: To provide a charge pumping circuit assembly which can suppress the occurrence of through currents as much as possible. <P>SOLUTION: The boosting control circuit 23 of a charge pumping circuit arrangement is equipped with a plurality of capacitors 3a-3d with their one end each connected to each common connection point of a diode series circuit 1 and performs boosting action by charging these capacitors 3. Futher, the circuit 23 is equipped with a diode 21 connected in forward direction between the base of a PNP transistor 6 and the collector side of a NPN transistor 14, and a diode 22 connected in forward direction between the collector of the PNP transistor 6 and the collector side of the NPN transistor 14. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、ダイオード直列回路の各共通接続点に一端が接続される複数のコンデンサを充電させることで昇圧動作を行なうチャージポンプ回路装置に関する。
【０００２】
【従来の技術】
図３は、従来のチャージポンプ回路装置の一構成例を示すものである。ダイオード直列回路１は、５個のダイオード２ａ〜２ｅが順方向に直列接続されて構成され、そのアノード側には昇圧用の電源Ｖ１が接続されるようになっている。そして、５個のダイオード２ａ〜２ｅの各共通接続点には、４個のコンデンサ３ａ〜３ｄの一端が接続されている。コンデンサ３ａ，３ｃの他端は、昇圧制御回路４Ａの出力端子５Ａに共通に接続されており、コンデンサ３ｂ，３ｄの他端は、昇圧制御回路４Ｂの出力端子５Ｂに共通に接続されている。
【０００３】
昇圧制御回路４Ａ，４Ｂは、以下のように構成されている。尚、両者の構成は対称であるから、以下では特に区別が必要な場合を除き符号Ａ，Ｂを付さずに説明する。ＰＮＰトランジスタ６のエミッタは駆動用電源Ｖ２に接続されており、コレクタは、抵抗７及び８の直列回路を介してＮＰＮトランジスタ９のコレクタに接続されている。尚、駆動用電源Ｖ２は昇圧用電源Ｖ１より生成され、
Ｖ２＜Ｖ１の関係にある。
【０００４】
抵抗７及び８の共通接続点は出力端子５に接続されている。トランジスタ９のエミッタはグランドに接続されており、ベースは、抵抗１０を介して信号入力端子１１に接続されており、外部より与えられる制御信号（１）を受けるようになっている。
【０００５】
また、トランジスタ６のベースは、抵抗１２を介して駆動用電源Ｖ２に接続されていると共に、抵抗１３を介してＮＰＮトランジスタ１４のコレクタに接続されている。トランジスタ１４のエミッタはグランドに接続されており、ベースは、抵抗１５を介して信号入力端子１６に接続され、外部より与えられる制御信号（２）を受けるようになっている。
【０００６】
そして、昇圧制御回路４Ｂの抵抗１５Ｂは、信号入力端子１１に接続されており、昇圧制御回路４Ｂの抵抗１０Ｂは、信号入力端子１６に接続されている。外部の図示しない信号出力回路より信号入力端子１１，１６に印加される制御信号（１），（２）は、正相，逆相の関係にある矩形波信号となっている。
【０００７】
次に、上記構成のチャージポンプ回路装置における昇圧動作について説明する。制御信号（１）がハイレベルの場合、制御信号（２）はロウレベルである。この時、昇圧制御回路４Ａのトランジスタ１４Ａはオフ、トランジスタ９Ａはオンとなるので、トランジスタ６もオフとなる。従って、出力端子５Ａの電位は、低電位ＶＰＬとなる。逆に、制御信号（１）がロウレベルの場合、制御信号（２）はハイレベルであるから、昇圧制御回路４Ａのトランジスタ１４Ａはオン、トランジスタ９Ａはオフとなるので、トランジスタ６はオンとなる。従って、出力端子５Ａの電位は、高電位ＶＰＨとなる。
【０００８】
即ち、出力端子５Ａの電位は、ＶＰＬ，ＶＰＨ，ＶＰＬ，ＶＰＨ，・・・に交互に変化し、与えられる制御信号（１），（２）が逆相関係となる出力端子５Ｂの電位は、ＶＰＨ，ＶＰＬ，ＶＰＨ，ＶＰＬ，・・・に交互に変化する。
【０００９】
制御信号（１）がハイレベルの場合について考えると、出力端子５Ａの電位が低電位ＶＰＬとなるので、コンデンサ３ａ，３ｃは充電される。この時コンデンサ３ａに充電される電荷Ｑ１は、コンデンサ３ａの容量をＣ１，ダイオード２の順方向電圧をＶｆとすると、
Ｑ１＝Ｃ１（Ｖ１−Ｖｆ−ＶＰＬ）　　　　　　　　　・・・（１）
となる。
【００１０】
次に、制御信号（１）がロウレベルになると、出力端子５Ａの電位は高電位ＶＰＨとなるので、理想的にはコンデンサ３ａの充電電荷Ｑ１は保持されるため、出力端子５Ａの電位は（ＶＰＨ−ＶＰＬ）だけ上昇することになる。この時、ダイオード２ａのカソード側の電位Ｖａは、

となる。
【００１１】
この時、ダイオード２ｂのカソード側の電位Ｖｂは、
Ｖｂ＝Ｖａ−Ｖｆ　　　　　　　　　　　　　　　　・・・（３）
である。また、昇圧制御回路４Ｂの出力端子５Ｂは低電位ＶＰＬとなるので、コンデンサ３ｂには、その容量をＣ２とすると、

の電荷が充電される。
【００１２】
そして、次に制御信号のレベルが反転すると、出力端子５Ｂの電位は（ＶＰＨ−ＶＰＬ）だけ上昇するので、（２）式より

となる。
以上の動作を繰り返すことで、昇圧出力ＶＣＰは、（６）式のようになる。
ＶＣＰ＝Ｖｄ−Ｖｆ＞Ｖｃ＞Ｖｂ＞Ｖａ＞Ｖ１　　　　・・・（６）
【発明が解決しようとする課題】
ところで、昇圧制御回路４においてはＰＮＰトランジスタ６とＮＰＮトランジスタ９とのオンオフが交互に切替わるため、そのオンオフ切替わりのタイミングにおいて両者が同時にオン状態になる期間があると、電源Ｖ２よりグランドに貫通電流が流れてしまう。一般に、ＰＮＰトランジスタの動作はＮＰＮトランジスタよりも遅いため、両者が同時にオンする期間は発生し易くなる。
【００１３】
即ち、制御信号（１），（２）は互いに位相が１８０度異なる正相，逆相の矩形波信号であり、理想的にはトランジスタ６と９とが制御信号（１），（２）に同期して一方だけがオンとなる動作を交互に繰り返すはずである。しかしながら、実際のトランジスタでは、矩形波信号の変化速度に比較してターンオン，ターンオフするのに時間を要する。
【００１４】
そして、図４（ｂ）に示すＰＮＰトランジスタ６の動作速度が図４（ａ）に示すＮＰＮトランジスタ９の動作速度よりも遅くなっていることで、両者が同時にオンしている期間がより長く発生しており、その結果、図４（ｃ）に示す貫通電流が多く流れてしまうことになる。尚、昇圧制御回路４Ａ，４Ｂの動作は逆相となる関係にあるので、両者を流れる貫通電流の合計は略一定となる。
【００１５】
また、上記のようなチャージポンプ回路装置は、例えばＥＥＰＲＯＭの内部で書込み電圧を得る場合などにＩＣとして構成される場合が多いが、プロセスの制約からＰＮＰトランジスタ６をラテラル型で形成せざるを得ない場合は、動作速度が遅くなる傾向が顕著となる。貫通電流の発生は電力消費の増加につながるため、極力抑制することが好ましい。
【００１６】
本発明は上記事情に鑑みてなされたものであり、その目的は、貫通電流の発生を極力抑制することが可能なチャージポンプ回路装置を提供することにある。
【００１７】
【課題を解決するための手段】
本発明のチャージポンプ回路装置によれば、昇圧制御回路の第２ＮＰＮトランジスタがオンとなることで、ＰＮＰトランジスタにベース電流が流れてオン状態となる場合、ＰＮＰトランジスタのベースとコレクタは、第１及び第２ダイオードの作用によって電位が等しくなる。即ち、ＰＮＰトランジスタのコレクタ電位ＶＣは、エミッタ電位をＶＥ，エミッタ−コレクタ間電圧をＶＥＣとすると、
ＶＣ＝ＶＥ−ＶＥＣ　　　　　　　　　　　　　　　・・・（７）
であるから、ダイオードの順方向電圧をＶＦとすると、ベース電位ＶＢは、
ＶＢ＝ＶＥ−ＶＥＣ−ＶＦ＋ＶＦ＝ＶＣ　　　　　　　　・・・（８）
となっている。
【００１８】
即ち、ＰＮＰトランジスタのベース電位ＶＢは、実質的にエミッタ電位ＶＥからエミッタ−コレクタ間電圧ＶＥＣだけしか低下していないので、飽和領域に至ることなく活性領域でオンしている状態となる。よって、その状態から第２ＮＰＮトランジスタがオフとなることでＰＮＰトランジスタもオフとなる場合は、飽和領域でオンしている場合に比較してより短い時間でターンオフするようになる。その結果、第１ＮＰＮトランジスタとＰＮＰトランジスタのオンオフが切替わる場合に両者が同時にオンする期間が短くなり、貫通電流が流れることを極力抑制して消費電力の増加を防止することができるようになる。
【００１９】
【発明の実施の形態】
以下、本発明の一実施例について図１及び図２を参照して説明する。尚、図３と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。本実施例では、図３に示すチャージポンプ回路装置における昇圧制御回路４Ａ，４Ｂに、ダイオード（第１ダイオード）２１Ａ及び２１Ｂ，ダイオード（第２ダイオード）２２Ａ及び２２Ｂを加えて昇圧制御回路２３Ａ，２３Ｂを構成したものである。
【００２０】
即ち、ダイオード２１は、昇圧制御回路２３におけるＰＮＰトランジスタ６のベースと抵抗１３との間に順方向で挿入されており、ダイオード２２は、ＰＮＰトランジスタ６のコレクタと、ダイオード２１のカソードとの間に接続されている。
【００２１】
次に、本実施例の作用について図２をも参照して説明する。トランジスタ１０（第２ＮＰＮトランジスタ）がオンとなることで、トランジスタ６にベース電流が流れてオン状態となる場合、トランジスタ６のベースとコレクタは、ダイオード２１及び２２の作用によって電位が等しくなる。即ち、トランジスタ６のコレクタ電位ＶＣは、エミッタ電位をＶＥ，エミッタ−コレクタ間電圧をＶＥＣとすると（７）式で表され、ダイオードの順方向電圧をＶＦとすると、ベース電位ＶＢは、（８）式で表される。
【００２２】
即ち、トランジスタ６のベース電位ＶＢは、実質的にエミッタ電位ＶＥからエミッタ−コレクタ間電圧ＶＥＣだけしか低下していないので、飽和領域に至ることなく活性領域でオンしている状態となる。よって、その状態からトランジスタ１０がオフとなることでトランジスタ６もオフとなる場合は、飽和領域でオンしている場合に比較してより短い時間でターンオフするようになる（図２（ｂ）参照）。その結果、トランジスタ９（第１ＮＰＮトランジスタ）とトランジスタ６のオンオフが切替わる場合に両者が同時にオンする期間が短くなり（図２（ｃ）参照）、貫通電流が流れることは極力抑制される。
【００２３】
以上のように本実施例によれば、ダイオード直列回路１の各共通接続点に一端が接続される複数のコンデンサ３ａ〜３ｄを備え、これらのコンデンサ３を充電することで昇圧動作を行なうチャージポンプ回路装置の昇圧制御回路２３を、ＰＮＰトランジスタ６のベースとＮＰＮトランジスタ１４のコレクタ側との間に順方向接続されるダイオード２１と、ＰＮＰトランジスタ６のコレクタとＮＰＮトランジスタ７のコレクタ側との間に順方向接続されるダイオード２２を備えて構成した。
【００２４】
従って、これらのダイオード２１及び２２の作用により、ＰＮＰトランジスタ６は、飽和領域に至ることなく活性領域でオンしている状態となり、オフとなる場合は飽和領域でオンしている場合に比較してより短い時間でターンオフするようになる。その結果、ＮＰＮトランジスタ７とＰＮＰトランジスタ６のオンオフが切替わる場合に両者が同時にオンする期間が短くなり、貫通電流が流れることを極力抑制して消費電力の増加を防止することができるようになる。
【００２５】
本発明は上記し且つ図面に記載した実施例にのみ限定されるものではなく、以下のような変形または拡張が可能である。
電源Ｖ１，Ｖ２を同一の電源としても良い。
昇圧用コンデンサの個数は４個に限ることなく、例えば２個でもよく、また８個以上であっても良い。そして、ダイオード直列回路の直列数もコンデンサの数に応じて適宜設定すれば良い。
【図面の簡単な説明】
【図１】本発明の一実施例であり、チャージポンプ回路装置の電気的構成を示す図
【図２】ＰＮＰトランジスタとＮＰＮトランジスタのオンオフタイミングと、両者を介して流れる貫通電流の波形とを示す図
【図３】従来技術を示す図１相当図
【図４】図２相当図
【符号の説明】
１はダイオード直列回路、２はダイオード、３はコンデンサ、６はＰＮＰトランジスタ、９はＮＰＮトランジスタ（第１ＮＰＮトランジスタ）、１０はＮＰＮトランジスタ（第２ＮＰＮトランジスタ）、２１はダイオード（第１ダイオード）、２２はダイオード（第２ダイオード）、２３は昇圧制御回路を示す。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a charge pump circuit device that performs a boosting operation by charging a plurality of capacitors having one ends connected to respective common connection points of a diode series circuit.
[0002]
[Prior art]
FIG. 3 shows a configuration example of a conventional charge pump circuit device. The diode series circuit 1 is configured by connecting five diodes 2a to 2e in series in a forward direction, and a boosting power supply V1 is connected to the anode side. One end of each of the four capacitors 3a to 3d is connected to each common connection point of the five diodes 2a to 2e. The other ends of the

capacitors

3a and 3c are commonly connected to the output terminal 5A of the boost control circuit 4A, and the other ends of the

capacitors

3b and 3d are commonly connected to the output terminal 5B of the boost control circuit 4B.
[0003]
The boost control circuits 4A and 4B are configured as follows. Since the configurations of the two are symmetrical, the following description will be given without the reference numerals A and B unless it is particularly necessary to distinguish them. The emitter of the PNP transistor 6 is connected to the driving power supply V2, and the collector is connected to the collector of the NPN transistor 9 via a series circuit of resistors 7 and 8. The driving power supply V2 is generated from the boosting power supply V1.
V2 <V1.
[0004]
The common connection point of the resistors 7 and 8 is connected to the output terminal 5. The emitter of the transistor 9 is connected to the ground, the base is connected to the signal input terminal 11 via the resistor 10, and receives a control signal (1) given from the outside.
[0005]
The base of the transistor 6 is connected to the drive power supply V2 via the resistor 12 and to the collector of the NPN transistor 14 via the resistor 13. The emitter of the transistor 14 is connected to the ground, and the base is connected to the signal input terminal 16 via the resistor 15 so as to receive an externally applied control signal (2).
[0006]
The resistor 15B of the boost control circuit 4B is connected to the signal input terminal 11, and the resistor 10B of the boost control circuit 4B is connected to the signal input terminal 16. The control signals (1) and (2) applied to the

signal input terminals

11 and 16 from an external signal output circuit (not shown) are rectangular wave signals having a positive phase and a negative phase relationship.
[0007]
Next, a boosting operation in the charge pump circuit device having the above configuration will be described. When the control signal (1) is at a high level, the control signal (2) is at a low level. At this time, the transistor 14A of the boost control circuit 4A is turned off and the transistor 9A is turned on, so that the transistor 6 is also turned off. Therefore, the potential of the output terminal 5A becomes the low potential VPL. Conversely, when the control signal (1) is at a low level, the control signal (2) is at a high level, so that the transistor 14A of the boost control circuit 4A is turned on and the transistor 9A is turned off, so that the transistor 6 is turned on. Therefore, the potential of the output terminal 5A becomes the high potential VPH.
[0008]
That is, the potential of the output terminal 5A alternately changes to VPL, VPH, VPL, VPH,..., And the potential of the output terminal 5B at which the applied control signals (1) and (2) have an antiphase relationship is VPH, VPL, VPH, VPL,... Alternately.
[0009]
Considering the case where the control signal (1) is at the high level, the potential of the output terminal 5A becomes the low potential VPL, so that the

capacitors

3a and 3c are charged. At this time, the electric charge Q1 charged in the capacitor 3a is given by:
Q1 = C1 (V1-Vf-VPL) (1)
It becomes.
[0010]
Next, when the control signal (1) becomes low level, the potential of the output terminal 5A becomes the high potential VPH. Therefore, the charge Q1 of the capacitor 3a is ideally held, so that the potential of the output terminal 5A becomes (VPH). −VPL). At this time, the potential Va on the cathode side of the diode 2a becomes

It becomes.
[0011]
At this time, the potential Vb on the cathode side of the diode 2b is
Vb = Va-Vf (3)
It is. Since the output terminal 5B of the boost control circuit 4B is at the low potential VPL, the capacitance of the capacitor 3b is C2.

Is charged.
[0012]
Then, when the level of the control signal is inverted next, the potential of the output terminal 5B increases by (VPH-VPL).

It becomes.
By repeating the above operation, the boosted output VCP becomes as shown in equation (6).
VCP = Vd-Vf>Vc>Vb>Va> V1 (6)
[Problems to be solved by the invention]
By the way, in the step-up control circuit 4, the PNP transistor 6 and the NPN transistor 9 are alternately turned on and off. If there is a period during which both are simultaneously turned on at the timing of the on / off switching, the power supply V2 passes through the ground to the ground. Electric current flows. In general, the operation of a PNP transistor is slower than that of an NPN transistor, and thus a period during which both are simultaneously turned on easily occurs.
[0013]
That is, the control signals (1) and (2) are positive-phase and negative-phase rectangular wave signals whose phases are different from each other by 180 degrees. Ideally, the transistors 6 and 9 are used as the control signals (1) and (2). The operation of turning on only one of them in synchronization should be repeated alternately. However, in an actual transistor, it takes time to turn on and off compared to the change speed of the rectangular wave signal.
[0014]
Since the operation speed of the PNP transistor 6 shown in FIG. 4B is lower than the operation speed of the NPN transistor 9 shown in FIG. 4A, a longer period in which both are simultaneously turned on occurs. As a result, a large through current shown in FIG. 4C flows. Since the operations of the boost control circuits 4A and 4B are in the opposite phases, the total of the through currents flowing through the two becomes substantially constant.
[0015]
In addition, the above-described charge pump circuit device is often configured as an IC when, for example, a write voltage is obtained inside an EEPROM. However, due to process restrictions, the PNP transistor 6 must be formed in a lateral type. Otherwise, the tendency for the operating speed to slow down becomes noticeable. Since the generation of a through current leads to an increase in power consumption, it is preferable to suppress as much as possible.
[0016]
The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a charge pump circuit device capable of minimizing generation of a through current.
[0017]
[Means for Solving the Problems]
According to the charge pump circuit device of the present invention, when the base current flows through the PNP transistor by turning on the second NPN transistor of the boost control circuit and the PNP transistor is turned on, the base and the collector of the PNP transistor are the first and the collector. The potentials are equalized by the action of the second diode. That is, assuming that the collector potential VC of the PNP transistor is VE for the emitter potential and VEC for the emitter-collector voltage,
VC = VE−VEC (7)
Therefore, assuming that the forward voltage of the diode is VF, the base potential VB is
VB = VE-VEC-VF + VF = VC (8)
It has become.
[0018]
That is, since the base potential VB of the PNP transistor is substantially reduced only by the emitter-collector voltage VEC from the emitter potential VE, the PNP transistor is turned on in the active region without reaching the saturation region. Therefore, when the second NPN transistor is turned off from that state and the PNP transistor is also turned off, the transistor is turned off in a shorter time than when it is turned on in the saturation region. As a result, when the first NPN transistor and the PNP transistor are switched on and off, the period during which both are turned on at the same time is shortened, and the flow of through current is suppressed as much as possible, thereby preventing an increase in power consumption.
[0019]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, an embodiment of the present invention will be described with reference to FIGS. Note that the same parts as those in FIG. 3 are denoted by the same reference numerals and description thereof is omitted, and only different parts will be described below. In the present embodiment, diodes (first diodes) 21A and 21B and diodes (second diodes) 22A and 22B are added to the step-up control circuits 4A and 4B in the charge pump circuit device shown in FIG. It is what constituted.
[0020]
That is, the diode 21 is inserted between the base of the PNP transistor 6 and the resistor 13 in the forward control circuit 23 in the forward direction, and the diode 22 is connected between the collector of the PNP transistor 6 and the cathode of the diode 21. It is connected.
[0021]
Next, the operation of the present embodiment will be described with reference to FIG. When the base current flows to the transistor 6 by turning on the transistor 10 (the second NPN transistor) and the transistor 6 is turned on, the potentials of the base and the collector of the transistor 6 are equalized by the action of the diodes 21 and 22. That is, if the emitter potential is VE and the emitter-collector voltage is VEC, the collector potential VC of the transistor 6 is expressed by equation (7). If the forward voltage of the diode is VF, the base potential VB is (8) It is represented by an equation.
[0022]
That is, since the base potential VB of the transistor 6 is substantially reduced only by the emitter-collector voltage VEC from the emitter potential VE, the transistor 6 is turned on in the active region without reaching the saturation region. Therefore, when the transistor 6 is turned off by turning off the transistor 10 from that state, the transistor 6 is turned off in a shorter time as compared with the case where the transistor 6 is turned on in the saturation region (see FIG. 2B). ). As a result, when the transistor 9 (first NPN transistor) and the transistor 6 are switched on and off, the period during which they are simultaneously turned on is shortened (see FIG. 2C), and the flow of through current is suppressed as much as possible.
[0023]
As described above, according to the present embodiment, the charge pump that includes the plurality of capacitors 3a to 3d, one end of which is connected to each common connection point of the diode series circuit 1, and performs a boosting operation by charging these capacitors 3 The boost control circuit 23 of the circuit device is connected between the diode 21 connected in the forward direction between the base of the PNP transistor 6 and the collector of the NPN transistor 14 and the collector of the PNP transistor 6 and the collector of the NPN transistor 7. It was configured to include a diode 22 connected in the forward direction.
[0024]
Therefore, by the action of these diodes 21 and 22, the PNP transistor 6 is turned on in the active region without reaching the saturation region. When the PNP transistor 6 is turned off, it is compared with the case where it is turned on in the saturation region. Turns off in less time. As a result, when the NPN transistor 7 and the PNP transistor 6 are switched on and off, the period during which they are simultaneously turned on is shortened, and the flow of through current is suppressed as much as possible, thereby preventing an increase in power consumption. .
[0025]
The present invention is not limited to the embodiment described above and illustrated in the drawings, and the following modifications or extensions are possible.
The power supplies V1 and V2 may be the same power supply.
The number of boosting capacitors is not limited to four, but may be, for example, two, or may be eight or more. Then, the series number of the diode series circuit may be appropriately set according to the number of capacitors.
[Brief description of the drawings]
FIG. 1 is an embodiment of the present invention, showing an electrical configuration of a charge pump circuit device. FIG. 2 shows ON / OFF timings of a PNP transistor and an NPN transistor, and a waveform of a through current flowing through both of them. FIG. 3 is a diagram corresponding to FIG. 1 showing the prior art. FIG. 4 is a diagram corresponding to FIG.
1 is a diode series circuit, 2 is a diode, 3 is a capacitor, 6 is a PNP transistor, 9 is an NPN transistor (first NPN transistor), 10 is an NPN transistor (second NPN transistor), 21 is a diode (first diode), and 22 is Diodes (second diodes) and 23 indicate a boost control circuit.

Claims

A diode series circuit in which a plurality of diodes are connected in series, a boosting power supply is connected to the anode side and a boosted output is obtained on the cathode side;
A plurality of capacitors having one end connected to each common connection point of the diode series circuit;
A charge pump circuit device comprising: a boost control circuit that charges the capacitor to perform a boost operation by alternately changing an output terminal connected to the other end of the capacitor to a low potential and a high potential.
The boost control circuit includes:
A PNP transistor having an emitter connected to the power supply side and setting the output terminal to a high potential when turned on;
A first NPN transistor that is connected between the collector side of the PNP transistor and the ground and that is turned on during a period in which the PNP transistor is turned off, thereby setting the output terminal to a low potential;
A second NPN transistor that is connected between the base side of the PNP transistor and the ground and turns on when the transistor itself turns on;
A first diode connected in a forward direction between a base of the PNP transistor and a collector of the second NPN transistor;
A charge pump circuit device comprising a second diode connected in a forward direction between a collector of the PNP transistor and a collector of the second NPN transistor.