JP2004033480A - Game machine - Google Patents

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Masaki Takatsu
高津　巨樹
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a game machine which can prevent player's unfair act from giving disadvantage to a parlor. <P>SOLUTION: A calculation circuit 23 judges whether or not to give an instruction to read out the value of a jackpot random number to the main CPU 21a from a condition of inputting of illegal prize winning signal Pr1 and a repetition signal Pa. So the calculation circuit 23 judges to instruct the main CPU 21a to read out the jackpot random number from a condition of inputting of the illegal prize winning signal Pr1 and the repetition signal Pa. The calculation circuit 23 upsets timing to actually read out a jackpot random number and timing to read out a jackpot prize winning random number contrived by the player. Accordingly it becomes harder for the player to intentionally aim at a jackpot, preventing disadvantage of a parlor caused by illegal act of the player. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、遊技球の入賞検知に起因して大当り判定用乱数の値を読出す乱数読出手段を備えた遊技機に関するものである。
【０００２】
【従来の技術】
従来、遊技機の一種であるパチンコ機では、遊技領域に発射された遊技球が所定の入賞口（始動入賞口など）に入賞すると、複数列（例えば、３列）の図柄による図柄組み合わせゲームが行われるようになっている。そして、この図柄組み合わせゲームの結果、遊技者は、表示された図柄の組み合わせから大当り、リーチ、はずれなどの各種状態を認識できるようになっている。このとき、複数列の図柄が同一種類の図柄からなる組み合わせとして表示された場合には、大当り状態が形成され、多数の遊技球を獲得できるチャンスが付与されるようになっている。
【０００３】
そして、この図柄組み合わせゲームは、遊技者の遊技に対する興趣を高めるために図柄の組み合わせを表示する演出であり、遊技者に対して大当り状態を付与するか否かはパチンコ機の内部処理において判定されている。具体的に言えば、パチンコ機では、大当り判定用乱数（以下、「大当り乱数」という。）の値に基づき、大当りか否かを判定（大当り判定）している。この大当り乱数は、予め定めた数値範囲内（例えば、「０」〜「６３０」までの全６３１通りの整数）の数値を主制御基板のメインＣＰＵが所定時間（例えば、２ｍｓ）毎に＋１ずつ更新するようになっている。また、大当り乱数には、大当り状態と判定するための大当り値（例えば、「７」と「５１１」）が予め定められている。
【０００４】
また、前記入賞口には、該入賞口への遊技球の入賞を検知する入賞検知センサが設けられており、該入賞検知センサは、メインＣＰＵに対して、遊技球の入賞状態を示す入賞検知信号（入賞状態信号）を出力するようになっている。そして、メインＣＰＵは、入賞検知センサが入賞口への遊技球の入賞を検知したことに伴って、該入賞検知センサからの入賞検知信号の入力状態がローレベル状態からハイレベル状態に遷移すると、大当り乱数の値を読出すようになっている。そして、メインＣＰＵは、読出した大当り乱数の値と大当り値を比較して大当り判定を行い、該判定結果が肯定（一致）の場合、図柄組み合わせゲームにおいて大当り状態を形成する図柄の組み合わせ（例えば、「７，７，７」）を表示し、遊技者に大当り状態を付与するようになっている。
【０００５】
【発明が解決しようとする課題】
ところで、メインＣＰＵは、パチンコ機の電源投入時、リセット信号を契機として遊技の制御を開始するようになっている。
【０００６】
以下、図５に基づきメインＣＰＵが遊技の制御を開始する態様を説明する。
パチンコ機の電源が投入されると、メインＣＰＵに対するリセット信号の入力状態が、所定時間Ｔ１（図示する遅延時間）の間、ハイレベル状態となる。そして、メインＣＰＵは、リセット信号の信号レベルがハイレベル状態からローレベル状態に遷移した場合、制御を開始するようになっている。
【０００７】
そして、前記所定時間Ｔ１の経過後に制御を開始したメインＣＰＵは、最初に初期設定（この初期設定時に大当り乱数の値は「０」に設定される。）を実行し（一定時間Ｔ２）、その後、各種制御コマンドの演算処理などを行う通常処理に移行する。また、メインＣＰＵは、通常処理に移行すると、前述の初期設定時に、大当り乱数の値として設定された「０」から大当り乱数の値の更新を開始する。このとき、メインＣＰＵが大当り乱数の更新を開始し、該大当り乱数の値が大当り値である「７」に更新されるまでの時間は、図５に示す時間Ｔ３＝２ｍｓ（更新周期）×７＝１４ｍｓとなる。また、同様に、大当り乱数の値が大当り値である「５１１」に更新されるまでの時間は、図５に示す時間Ｔ４＝２ｍｓ（更新周期）×５１１＝１０２２ｍｓとなる。そのため、パチンコ機に電源が投入されると、大当り乱数の値は、「０」→「１」→・・という順に更新され、該大当り乱数の値が大当り値である「７」又は「５１１」に更新されるまでの時間（Ｔ１＋Ｔ２＋Ｔ３（Ｔ４））は常に一定となる。
【０００８】
従って、遊技者の中には、このようなメインＣＰＵの制御の開始時における大当り乱数の特性を利用して、意図的に大当りを狙う不正行為を行う者がいる。この不正行為は、例えば、パチンコ機の機裏側にメインＣＰＵに対して、前記入賞検知信号と同様の機能（役割）を果たす類似の入賞検知信号（以下、「不正入賞検知信号」という。）を用いて大当り乱数の値の読出しを指示する不正基板（ぶら下げ基板とも言われる。）を取り付けることにより行われている。そして、遊技者は、不正基板を用いて、不正入賞検知信号の出力状態をローレベル状態からハイレベル状態とする。これに伴い、メインＣＰＵは、不正入賞検知信号の入力状態がローレベル状態からハイレベル状態に遷移し、大当り乱数の値を読出すことになる。そのため、遊技者は、通常処理を実行しているメインＣＰＵに対して、不正な器具により、前記リセット信号と同様の機能（役割）を果たす類似のリセット信号（以下、「不正リセット信号」という。）を出力する。即ち、遊技者は、不正な器具を用いて、メインＣＰＵに対する不正リセット信号の出力状態を、所定時間、ハイレベル状態とする。そして、メインＣＰＵは、不正リセット信号の入力状態が、所定時間の経過後、ハイレベル状態からローレベル状態に遷移し、再起動する（制御を開始する）ことになる。また、遊技者は、メインＣＰＵに対する不正リセット信号の入力状態をハイレベル状態とした時点からメインＣＰＵが大当り乱数の値を大当り値と一致する値に更新するまでの時間を計時する。そして、遊技者は、メインＣＰＵが大当り乱数の値を大当り値と一致する値に更新したタイミングを見計らって不正基板からの不正入賞検知信号の出力状態をローレベル状態からハイレベル状態とすることで、大当り値と一致する大当り乱数の値を読出させることが可能となる。その結果、不正行為を行った遊技者に対して大当り状態を付与することになり、遊技店側は不利益を得る虞があった。
【０００９】
この発明は、このような従来の技術に存在する問題点に着目してなされたものであり、その目的は、遊技者の不正行為によって遊技店側が不利益を得ることを抑制することができる遊技機を提供することにある。
【００１０】
【課題を解決するための手段】
上記問題点を解決するために、請求項１に記載の発明は、遊技球の入賞状態に起因して大当り判定用乱数の値を読出す乱数読出手段と、前記乱数読出手段に対して、大当り判定用乱数の値の読出しを指示する指示手段とを備え、前記指示手段は、複数の条件信号の入力が可能であって、該複数の条件信号の入力状態から前記大当り判定用乱数の値の読出しを指示するか否かを判定するように構成されたことを要旨とする。
【００１１】
請求項２に記載の発明は、請求項１に記載の遊技機において、前記指示手段は、前記判定結果が肯定の場合、読出指示信号を用いて前記大当り判定用乱数の値の読出しを指示するように構成されたことを要旨とする。
【００１２】
請求項３に記載の発明は、請求項１又は請求項２に記載の遊技機において、前記複数の条件信号は、前記遊技球の入賞状態を示す入賞状態信号と所定の出力状態が繰り返し示される反復信号の２つの信号であることを要旨とする。
【００１３】
請求項４に記載の発明は、請求項３に記載の遊技機において、前記入賞状態信号及び反復信号は、その信号レベルとしてハイレベル状態とローレベル状態を示す２値信号であって、前記指示手段は、前記入賞状態信号の入力状態がハイレベル状態を示している際に前記反復信号の入力状態がローレベル状態からハイレベル状態に遷移した場合、又は、前記入賞状態信号の入力状態がハイレベル状態を示している際に前記反復信号の入力状態がハイレベル状態からローレベル状態に遷移した場合のうちいずれか一方の場合のみに、前記乱数読出手段に対して、前記大当り判定用乱数の値の読出しを指示するように構成されたことを要旨とする。
【００１４】
請求項５に記載の発明は、請求項３に記載の遊技機において、前記入賞状態信号及び反復信号は、その信号レベルとしてハイレベル状態とローレベル状態を示す２値信号であって、前記指示手段は、前記入賞状態信号の入力状態がローレベル状態を示している際に前記反復信号の入力状態がローレベル状態からハイレベル状態に遷移した場合、又は、前記入賞状態信号の入力状態がローレベル状態を示している際に前記反復信号の入力状態がハイレベル状態からローレベル状態に遷移した場合のうちいずれか一方の場合のみに、前記乱数読出手段に対して、前記大当り判定用乱数の値の読出しを指示するように構成されたことを要旨とする。
【００１５】
請求項６に記載の発明は、請求項２〜請求項５のうちいずれか一項に記載の遊技機において、前記読出指示信号は、その信号レベルとしてハイレベル状態及びローレベル状態を示す２値信号であって、前記乱数読出手段は、前記読出指示信号の信号レベルが、ローレベル状態からハイレベル状態に遷移した場合又はハイレベル状態からローレベル状態に遷移した場合のうちいずれか一方の場合のみに前記大当り判定用乱数の値を読出すように構成されたことを要旨とする。
【００１６】
【発明の実施の形態】
以下、本発明をその一種であるパチンコ遊技機（以下、「パチンコ機」という。）に具体化した一実施形態を図１〜図５に基づき説明する。
【００１７】
図１にはパチンコ機１０の機表側が略示されており、パチンコ機１０において機体の外郭をなす外枠１１の開口前面側には、各種の遊技用構成部材をセットする縦長方形の中枠１２が開閉及び着脱自在に組み付けられている。また、中枠１２の前面側には、機内部の遊技盤１３を透視保護するためのガラス枠を有した前枠１４と上球皿１５が共に横開き状態で開閉可能に組付け整合されている。さらに、中枠１２の下部には下球皿１６、打球発射装置１７などが装着されている。また、遊技盤１３の遊技領域１３ａの略中央には、複数種類の図柄を可変（変動）させて図柄組み合わせゲームを行う図柄表示装置１８が配設されている。そして、図柄表示装置１８で行われる図柄組み合わせゲームの結果、全列の図柄が同一種類の図柄からなる組み合わせになると、遊技者は、その組み合わせから大当り状態を認識することができる。
【００１８】
また、図柄表示装置１８の下方には、始動入賞口１９が配設されており、該始動入賞口１９の奥方には始動入賞口１９に入賞した遊技球を検知するための入賞検知センサＳ１（図２に示す。）が配設されている。また、始動入賞口１９の下方には、図示しないソレノイドにより開閉動作を行う大入賞口２０が配設されている。そして、打球発射装置１７の操作により遊技盤１３の遊技領域１３ａに発射された遊技球が始動入賞口１９へ入賞すると、図柄表示装置１８では図柄組み合わせゲームが行われるようになっている。この図柄組み合わせゲームの結果、全列の図柄が同一種類の図柄からなる組み合わせが形成された場合、大入賞口２０の開閉により、多数の遊技球（賞球）を獲得できる大当りのチャンスが遊技者に付与されるようになっている。
【００１９】
一方、パチンコ機１０の機裏側には、パチンコ機１０の全体を制御するために各種制御信号を出力する主制御基板（以下、「主基板」という。）２１（図２に示す。）が装着されている。この主基板２１は、例えば、該主基板２１を保護する保護ケースなどに収容され、外部からの主基板２１に対する直接的な不正行為（例えば、ＲＯＭの交換）を抑制することができるようになっている。
【００２０】
図２に示すように、主基板２１は、パチンコ機１０の遊技全体を統括的に制御するメインＣＰＵ２１ａを備えており、該メインＣＰＵ２１ａにはＲＯＭ２１ｂ及びＲＡＭ２１ｃが接続されている。また、メインＣＰＵ２１ａは、大当り判定用乱数（以下、「大当り乱数」という。）や大当り判定用初期値乱数（以下、「初期値乱数」という。）などの各種乱数の値を所定時間毎（例えば２ｍｓ毎）に更新するようになっている。前記メインＣＰＵ２１ａは、所定時間毎に大当り乱数の値を更新する乱数更新手段として機能する。そして、メインＣＰＵ２１ａは、大当り乱数の値に基づき遊技者に大当り状態を付与するか否かを判定（決定）している。また、ＲＯＭ２１ｂには、パチンコ機１０を制御するための各種制御プログラム（メイン処理プログラム、割込み処理プログラムなど）が記憶保持されている。また、ＲＡＭ２１ｃには、パチンコ機１０の動作中に適宜書き換えられる各種制御情報（大当り乱数の値など）が記憶保持されるようになっている。
【００２１】
ここで、前記大当り乱数及び初期値乱数について説明する。
前記大当り乱数は、予め定められた数値範囲内（例えば、「０」〜「６３０」の全６３１通りの整数）の数値を取り得るように、メインＣＰＵ２１ａが割込み処理プログラムを実行する毎（２ｍｓ毎）に数値を＋１ずつ更新するようになっている。そして、メインＣＰＵ２１ａは、更新後の値を大当り乱数の値としてＲＡＭ２１ｃに記憶し、既に記憶されている大当り乱数の値を書き換えることで大当り乱数の値を順次更新するようになっている。前記ＲＡＭ２１ｃは、更新後の大当り乱数の値を記憶する記憶手段として機能する。なお、大当り乱数の数値範囲を「０」〜「６３０」と定めた場合、大当り乱数の値が取り得る最小値は「０」であり、最大値は「６３０」となる。
【００２２】
より詳しく言えば、メインＣＰＵ２１ａは、更新を開始する際の値（初期値）を例えば最小値「０」とした場合、該初期値から順に「０」→「１」→・・→「６２９」→「６３０」というように数値を＋１ずつ更新するようになっている。そして、メインＣＰＵ２１ａは、大当り乱数の値として更新された数値が最後に更新される数値（終期値）である「６３０（最大値）」に達すると、再び、「０」〜「６３０」までの数値を＋１ずつ更新するようになっている。即ち、本実施形態のパチンコ機１０では、大当り乱数の値を初期値から＋１ずつ更新し、該大当り乱数の値を終期値に更新するまでを大当り乱数の１周期として大当り乱数の値を順次更新し、この１周期の更新処理をパチンコ機１０の動作中、繰り返し実行するようになっている。
【００２３】
また、メインＣＰＵ２１ａには、入賞検知センサＳ１が接続されている。前記入賞検知センサＳ１は、メインＣＰＵ２１ａに対して遊技球の入賞状態を示す入賞状態信号としての入賞検知信号Ｐｒを出力するようになっている。なお、遊技球の入賞状態とは、遊技球が始動入賞口１９に入賞したか否かである。前記入賞検知信号Ｐｒは、その信号レベルとしてハイレベル状態とローレベル状態を示す２値信号となっている。そして、入賞検知センサＳ１は、遊技球を検知すると、メインＣＰＵ２１ａに対する入賞検知信号Ｐｒの出力状態をローレベル状態からハイレベル状態に遷移させるようになっている。また、入賞検知センサＳ１は、その検知範囲に遊技球が存在する間、入賞検知信号Ｐｒのハイレベル状態を維持し、該遊技球が検知範囲を通過すると、入賞検知信号Ｐｒの出力状態をハイレベル状態からローレベル状態に遷移させるようになっている。なお、入賞検知センサＳ１は、遊技球の入賞を検知していない場合、メインＣＰＵ２１ａに対する入賞検知信号Ｐｒの出力状態をローレベル状態としている。
【００２４】
そして、メインＣＰＵ２１ａは、入賞検知センサＳ１が遊技球を検知すると（入賞検知信号Ｐｒの出力状態がローレベル状態からハイレベル状態に遷移すると）、ＲＡＭ２１ｃに記憶されている大当り乱数の値を読出すようになっている。換言すれば、メインＣＰＵ２１ａは、遊技球の入賞状態（入賞検知）に起因して大当り乱数の値を読出すようになっており、メインＣＰＵ２１ａは、乱数読出手段に相当する。また、メインＣＰＵ２１ａは、読出した大当り乱数の値がＲＯＭ２１ｂに記憶保持されている所定の大当り値（例えば、「７」と「５１１」）と一致するか否かを判定するようになっている。そして、メインＣＰＵ２１ａは、該判定結果が肯定（一致）の場合に大当り状態を付与するようになっている。なお、大当り乱数の数値が「０」〜「６３０」（全６３１通り）であって、前記大当り値を「７」と「５１１」に定めた場合、パチンコ機１０の大当り確率は、３１５．５分の１（＝６３１分の２）となる。
【００２５】
一方、初期値乱数は、大当り乱数の１周期の更新処理において更新を開始する際の初期値を決定するための乱数とされている。そして、初期値乱数は、大当り乱数と同一の数値範囲内（本実施形態では「０」〜「６３０」の全６３１通りの整数）の数値を取り得るように、メインＣＰＵ２１ａが数値を＋１ずつ更新するようになっている。このとき、メインＣＰＵ２１ａは、大当り乱数と同様に割込み処理プログラムを実行する毎（２ｍｓ毎）に数値を＋１ずつ更新すると共に、割込み処理プログラム終了から次の割込み処理プログラム開始までの間（余り時間）においても数値を、順次、更新するようになっている。そして、メインＣＰＵ２１ａは、更新後の値を初期値乱数の値としてＲＡＭ２１ｃに記憶し、既に記憶されている初期値乱数の値を書き換えることで初期値乱数の値を順次更新するようになっている。
【００２６】
より詳しく言えば、メインＣＰＵ２１ａは、更新を開始する際の値（初期値）を最小値である「０」とし、該初期値から順に「０」→「１」→・・→「６２９」→「６３０」というように数値を＋１ずつ更新するようになっている。そして、メインＣＰＵ２１ａは、初期値乱数の値として更新された数値が最後に更新される数値（終期値）である「６３０（最大値）」に達すると、再び、「０」〜「６３０」までの数値を＋１ずつ更新するようになっている。即ち、初期値乱数の場合、初期値として「０」が、終期値として「６３０」が定められている。従って、本実施形態のパチンコ機１０では、初期値（最小値）から終期値（最大値）に更新するまでを初期値乱数の１周期として初期値乱数の値を順次更新し、この１周期の更新処理をパチンコ機１０の動作中、繰り返し実行するようになっている。
【００２７】
また、メインＣＰＵ２１ａは、大当り乱数の１周期の更新処理を終了し、次の周期で行われる大当り乱数の１周期の更新処理を開始する毎にＲＡＭ２１ｃに記憶保持されている初期値乱数の値を読出すようになっている。そして、メインＣＰＵ２１ａは、読出した初期値乱数の値を次の周期で行われる大当り乱数の１周期の更新処理における初期値として定めるようになっている。
【００２８】
また、メインＣＰＵ２１ａには、パチンコ機１０の機裏側に装着され、該パチンコ機１０の主電源となる遊技場の電源（例えば、２４Ｖ）が供給される図示しない電源基板に設けられたリセット信号回路ＲＣが接続されている。前記リセット信号回路ＲＣは、メインＣＰＵ２１ａに対してリセット信号Ｒｅを出力するようになっている。このリセット信号Ｒｅは、その信号レベルとしてハイレベル状態とローレベル状態を示す２値信号となっている。そして、リセット信号回路ＲＣは、図５に示すように、電源投入時、メインＣＰＵ２１ａに対するリセット信号Ｒｅの出力状態をローレベル状態からハイレベル状態に遷移させるようになっている。また、リセット信号回路ＲＣは、リセット信号Ｒｅのハイレベル状態を所定時間Ｔ１（図５に示す）の間継続した後、リセット信号Ｒｅの出力状態をハイレベル状態からローレベル状態に遷移させるようになっている。
【００２９】
そして、本実施形態のパチンコ機１０は、メインＣＰＵ２１ａと入賞検知センサＳ１との間に位置するように主基板２１上に設けられ、メインＣＰＵ２１ａに対して、大当り乱数の値の読出しを指示する指示手段としての演算回路２３を備えている。この演算回路２３は、複数の条件信号（本実施形態では、２つの条件信号）の入力が可能であって、該複数の条件信号の入力状態から、メインＣＰＵ２１ａに対して、大当り乱数の値の読出しを指示するか否かを判定するように構成されている。本実施形態の演算回路２３は、複数の条件信号として、入賞検知信号Ｐｒと所定の出力状態が繰り返し示される反復信号Ｐａの２つの信号の入力状態から前記判定を行うようになっている。前記反復信号Ｐａは、その信号レベルとしてハイレベル状態とローレベル状態を示す２値信号であって、演算回路２３に接続されたパルス波出力回路２２から出力されるようになっている。そして、演算回路２３は、前記判定結果が肯定の場合、読出指示信号Ｉｎを用いてメインＣＰＵ２１ａに対し大当り乱数の値の読出しを指示するように構成されている。また、前記読出指示信号Ｉｎは、その信号レベルとしてハイレベル状態とローレベル状態を示す２値信号となっている。なお、本実施形態のパチンコ機１０では、パルス波出力回路２２と演算回路２３によって指示部Ｉが構成されており、該指示部Ｉは、主基板２１上に設けられている。
【００３０】
以下、指示部Ｉを構成するパルス波出力回路２２と演算回路２３の具体的構成について図２，３に基づき説明する。
前記演算回路２３には、信号を入力するための入力端子と信号を出力するための出力端子が形成されている。そして、演算回路２３の入力端子には、入賞検知センサＳ１とパルス波出力回路２２が接続されている一方で、出力端子には、主基板２１のメインＣＰＵ２１ａが接続されている。この演算回路２３には、入賞検知センサＳ１からの入賞検知信号Ｐｒとパルス波出力回路２２からの反復信号Ｐａの入力が可能となっている。そして、演算回路２３は、入賞検知信号Ｐｒと反復信号Ｐａの入力状態に基づき所定の演算処理を行い、その演算結果を読出指示信号ＩｎとしてメインＣＰＵ２１ａに出力するようになっている。
【００３１】
また、パルス波出力回路２２は、クロックを出力するクロック発生回路２４と、該クロック発生回路２４から入力するクロックに基づき演算回路２３に反復信号Ｐａを出力する反復信号発生回路（例えば、リングカウンタ）２５を備えている。このクロック発生回路２４は、パチンコ機１０に電源ＡＣが投入されると、図３に示すクロック（信号レベルがハイレベル状態とローレベル状態を交互に繰り返す信号）を生成して反復信号発生回路２５へ出力するようになっている。そして、クロック発生回路２４は、パチンコ機１０（クロック発生回路２４）に電源ＡＣが投入されている間、継続してクロックを生成し、反復信号発生回路２５に対し継続して出力するようになっている。また、反復信号発生回路２５には、複数の出力端子（例えば、第１〜第５となる５個の出力端子）が設けられている。この反復信号発生回路２５は、各出力端子から、その信号レベルがハイレベル状態又はローレベル状態となる出力信号を出力するようになっている。そして、反復信号発生回路２５は、クロックを入力する毎に、順次、第１〜第５の出力端子からの出力信号の出力状態を、前記クロックの周期に相当する時間Ｔ５（例えば２ｍｓ）だけハイレベル状態とするようになっている。
【００３２】
また、前記反復信号発生回路２５についてより詳しく説明すると、該反復信号発生回路２５は、まず、第１の出力端子からの出力信号の出力状態を時間Ｔ５の間、ハイレベル状態とする。その後、反復信号発生回路２５は、クロックパルスの次の立ち上がり（ローレベル状態からハイレベル状態に遷移した）時、第１の出力端子とは異なる第２の出力端子からの出力信号の出力状態を時間Ｔ５の間、ハイレベル状態とする。以下、同様に、反復信号発生回路２５は、第３→第４→第５の出力端子というように、クロックパルスの立ち上がり時毎に、順次異なる出力端子からの出力信号の出力状態を、時間Ｔ５の間、ハイレベル状態とするようになっている。また、反復信号発生回路２５は、第５の出力端子からの出力信号の出力状態を、時間Ｔ５の間、ハイレベル状態とし、再び、第１の出力端子から前述同様に、第１〜第５の出力端子の順に出力信号の出力状態を時間Ｔ５の間、ハイレベル状態とする。
【００３３】
そして、本実施形態では、反復信号発生回路２５の複数の出力端子のうちいずれか一つの出力端子に演算回路２３が接続されている。即ち、反復信号発生回路２５の複数の出力端子のうちいずれか一つの出力端子からの出力信号を、該反復信号発生回路２５から演算回路２３へ出力される反復信号Ｐａとしている。そして、該反復信号Ｐａの出力状態は、クロックの５周期毎に、時間Ｔ５の間ハイレベル状態となる。そのため、本実施形態では、クロックの５周期が反復信号Ｐａの１周期に相当し、演算回路２３に対する反復信号Ｐａの１周期の入力状態は、時間Ｔ５の間、ハイレベル状態になると共に、時間Ｔ５×４（周期）の間、ローレベル状態となる。即ち、演算回路２３では、パルス波出力回路２２（反復信号発生回路２５）からの反復信号Ｐａの入力状態において、ハイレベル状態とローレベル状態が所定の間隔をあけて交互に現れることになる。このように、反復信号Ｐａは、所定の出力状態である反復信号Ｐａの１周期の出力状態が繰り返し示される信号である。換言すれば、反復信号Ｐａは、同じ出力状態（反復信号Ｐａの１周期の出力状態）が周期的に示される信号である。また、以上のように構成された反復信号発生回路２５は、パチンコ機１０（反復信号発生回路２５）に電源ＡＣが投入されている間、演算回路２３に対し反復信号Ｐａを継続して出力するようになっている。
【００３４】
また、演算回路２３（例えば、Ｄフリップフロップ）は、パルス波出力回路２２（反復信号発生回路２５）から入力する反復信号Ｐａの立ち上がりエッジ（ローレベル状態からハイレベル状態への立ち上がり）で動作するようになっている。そして、演算回路２３は、この動作時（反復信号Ｐａの立ち上がりエッジ）に同期する入賞検知センサＳ１からの入賞検知信号Ｐｒの入力状態がハイレベル状態を示す場合に、その演算結果として、メインＣＰＵ２１ａに対する読出指示信号Ｉｎの出力状態をハイレベル状態とする。また、演算回路２３は、この動作時（反復信号Ｐａの立ち上がりエッジ）に同期する入賞検知センサＳ１からの入賞検知信号Ｐｒの入力状態がローレベル状態を示す場合に、その演算結果として、メインＣＰＵ２１ａに対する読出指示信号Ｉｎの出力状態をローレベル状態とする。即ち、演算回路２３は、動作時（反復信号Ｐａの立ち上がりエッジ）に同期する入賞検知センサＳ１からの入賞検知信号Ｐｒの入力状態を、そのまま読出指示信号Ｉｎの出力状態とするように構成されている。
【００３５】
次に、指示部Ｉが設けられたパチンコ機１０において、電源投入時に、主基板２１（メインＣＰＵ２１ａ）が起動（制御を開始）する態様を図５に基づき説明する。
【００３６】
前記主基板２１のメインＣＰＵ２１ａは、パチンコ機１０に電源ＡＣが投入されると、リセット信号回路ＲＣからのリセット信号Ｒｅの入力状態がローレベル状態からハイレベル状態に遷移し、所定時間Ｔ１の間、該ハイレベル状態が継続され、起動動作に規制が掛けられた状態となる。そして、所定時間Ｔ１の経過後、メインＣＰＵ２１ａは、リセット信号Ｒｅの入力状態がハイレベル状態からローレベル状態に遷移したことを契機に起動し、メイン処理プログラムに基づき、初期設定を開始する。この初期設定においてメインＣＰＵ２１ａは、ＲＡＭ２１ｃに記憶されている各種制御情報を消去し、ＲＡＭ２１ｃの記憶内容を初期化（ＲＡＭ２１ｃの全作業領域をクリア）する。そのため、ＲＡＭ２１ｃに記憶されている大当り乱数の値及び初期値乱数の値などは、「０」クリアされる。そして、メインＣＰＵ２１ａは、初期化されたＲＡＭ２１ｃに対して遊技を開始させるための各種初期値を設定する。即ち、メインＣＰＵ２１ａは、大当り乱数の値及び初期値乱数の値として「０」をＲＡＭ２１ｃに設定する。この初期設定後、メインＣＰＵ２１ａは、各種制御コマンドの演算処理などを行う通常処理に移行する。この初期設定に要する時間は、図５に示すように、時間Ｔ２であって、パチンコ機１０に電源ＡＣが投入されてからメインＣＰＵ２１ａが通常処理に移行する迄の時間（Ｔ１＋Ｔ２）は、常に一定とされている。
【００３７】
そして、メインＣＰＵ２１ａは、通常処理に移行すると、前述の初期設定時に、大当り乱数の値及び初期値乱数の値として設定された「０」から大当り乱数及び初期値乱数の値の更新を開始する。このとき、メインＣＰＵ２１ａが大当り乱数の値の更新を開始してから、該大当り乱数の値が大当り値である「７」に更新されるまでの時間Ｔ３は、２ｍｓ×７＝１４ｍｓとなる。また、同様に、メインＣＰＵ２１ａが大当り乱数の値の更新を開始してから、該大当り乱数の値が大当り値である「５１１」に更新されるまでの時間Ｔ４は、２ｍｓ×５１１＝１０２２ｍｓとなる。そのため、パチンコ機１０に電源ＡＣが投入されると、大当り乱数の値は、「０」→「１」→・・→「６３０」という順に更新され、該大当り乱数の値が大当り値である「７」又は「５１１」に更新されるまでの時間（Ｔ１＋Ｔ２＋Ｔ３（Ｔ４））は常に一定となっている。
【００３８】
また、メインＣＰＵ２１ａは、電源投入後における大当り乱数の１周期の更新処理が終了すると、次の周期で行われる大当り乱数の１周期の更新処理を開始する前に、ＲＡＭ２１ｃに記憶保持されている初期値乱数の値を読出す。そして、メインＣＰＵ２１ａは、読出した初期値乱数の値を、次の周期で行われる大当り乱数の１周期の更新処理における初期値と定め、該初期値から大当り乱数の１周期の更新処理を開始する。以降、同様に、メインＣＰＵ２１ａは、大当り乱数の１周期の更新処理を開始する毎にＲＡＭ２１ｃに記憶保持されている初期値乱数の値を読出し、該初期値から大当り乱数の１周期の更新処理を開始する。
【００３９】
次に、メインＣＰＵ２１ａが通常処理を実行している状態で、遊技者により遊技領域１３ａに発射された遊技球が始動入賞口１９に入賞した場合におけるメインＣＰＵ２１ａの制御態様について図１〜図３に基づき説明する。
【００４０】
例えば、図３に示す時間ｔ１の時点で、演算回路２３における反復信号Ｐａの入力状態が、ローレベル状態からハイレベル状態に遷移した場合、演算回路２３は動作する。このとき、演算回路２３は、その動作時（反復信号Ｐａの立ち上がりエッジ）に同期して入賞検知信号Ｐｒの入力状態がローレベル状態となっている。従って、演算回路２３は、その演算結果として、メインＣＰＵ２１ａに対する読出指示信号Ｉｎの出力状態をローレベル状態に維持する。この場合（時間ｔ１の時点）においては、演算回路２３が動作し、かつ、該動作に同期して入賞検知信号Ｐｒの入力状態がローレベル状態であることから、大当り乱数の値の読出しを指示するか否かの判定結果が否定されたことになる。そのため、メインＣＰＵ２１ａは、時間ｔ１の時点で、大当り乱数の値の読出しが指示されないことになる。また、時間ｔ１の時点において、演算回路２３における入力状態がハイレベル状態となった反復信号Ｐａは、時間Ｔ５の経過に伴って、ローレベル状態に遷移する。
【００４１】
その後、図３に示す時間ｔ２の時点で、遊技球が始動入賞口１９に入賞し、入賞検知センサＳ１が遊技球を検知すると、演算回路２３における入賞検知センサＳ１からの入賞検知信号Ｐｒの入力状態は、ローレベル状態からハイレベル状態に遷移する。そして、入賞検知信号Ｐｒの入力状態は、入賞検知センサＳ１の検知範囲に遊技球が存在する間、ハイレベル状態を維持する。また、パルス波出力回路２２から演算回路２３に入力される反復信号Ｐａの入力状態は、時間ｔ２の時点で、ローレベル状態となっている。そのため、演算回路２３における入賞検知信号Ｐｒの入力状態はハイレベル状態となっているが、反復信号Ｐａの入力状態がローレベル状態であることから、時間ｔ２の時点において演算回路２３は動作しない。従って、演算回路２３からのメインＣＰＵ２１ａに対する読出指示信号Ｉｎの出力状態は、ローレベル状態が維持されることになる。
【００４２】
この場合（時間ｔ２の時点）においては、演算回路２３が動作しないことにより、大当り乱数の値の読出しを指示するか否かの判定結果が否定されたことになる。そして、メインＣＰＵ２１ａは、読出指示信号Ｉｎの入力状態がローレベル状態であるため、ＲＡＭ２１ｃに記憶されている大当り乱数の値を読出さない。このように本実施形態では、入賞検知センサＳ１が遊技球の入賞を検知しても、演算回路２３における反復信号Ｐａの入力状態に応じて、遊技球の入賞を検知したタイミング（例えば、時間ｔ２の時点）で大当り乱数の値が読出されないようになっている。
【００４３】
そして、演算回路２３における反復信号Ｐａの入力状態が、再び、ローレベル状態からハイレベル状態に遷移すると（図３に示す時間ｔ３の時点）、演算回路２３は動作する。このとき、演算回路２３は、その動作時（反復信号Ｐａの立ち上がりエッジ）に同期して入賞検知信号Ｐｒの入力状態がハイレベル状態となっている。従って、演算回路２３は、その演算結果として、メインＣＰＵ２１ａに対する読出指示信号Ｉｎの出力状態をローレベル状態からハイレベル状態に遷移させる。この場合（時間ｔ３の時点）においては、演算回路２３が動作し、かつ、該動作時に同期して入賞検知信号Ｐｒの入力状態がハイレベル状態であることから、大当り乱数の値の読出しを指示するか否かの判定結果が肯定されたことになる。その結果、メインＣＰＵ２１ａは、時間ｔ３の時点で、大当り乱数の値の読出しが指示され、演算回路２３からの読出指示信号Ｉｎの入力状態がローレベル状態からハイレベル状態に遷移したことを契機にＲＡＭ２１ｃに記憶されている大当り乱数の値を読出す。
【００４４】
その後、メインＣＰＵ２１ａは、図柄表示装置１８で図柄組み合わせゲームを開始する直前に、前記読出した大当り乱数の値がＲＯＭ２１ｂに記憶保持されている所定の大当り値（例えば、「７」と「５１１」）と一致するか否かを判定する。そして、該判定結果が肯定（一致）の場合には、図柄組み合わせゲームにおいて大当り状態を形成する図柄の組み合わせを表示し、遊技者に大当り状態を付与する。一方、該判定結果が否定（不一致）の場合は、図柄組み合わせゲームにおいてはずれ状態を形成する図柄の組み合わせを表示し、大当り状態を付与しない。
【００４５】
このように、メインＣＰＵ２１ａによって大当り乱数の値が読出されるタイミングは、遊技球の入賞が検知されたタイミング（演算回路２３における入賞検知信号Ｐｒの入力状態がローレベル状態からハイレベル状態に遷移した時間ｔ２）とは異なっている。即ち、大当り乱数の値が読出されるタイミングは、時間ｔ２よりも時間ＴＸだけ遅れた時間ｔ３の時点となる。この時間ＴＸは、入賞検知信号Ｐｒがハイレベル状態（即ち、入賞を検知）となっていることを条件に、演算回路２３における反復信号Ｐａの入力状態がローレベル状態からハイレベル状態に遷移するタイミングに応じて決定される。
【００４６】
その後、時間ｔ３の時点において、演算回路２３における入力状態がハイレベル状態となった反復信号Ｐａは、時間Ｔ５の経過に伴って、ローレベル状態に遷移する。また、入賞検知センサＳ１の検知範囲を遊技球が通過すると、演算回路２３に対する入賞検知信号Ｐｒの入力状態は、時間ｔ４の時点（時間ｔ５の時点より前の時点）で、ローレベル状態に遷移する。そして、この状態において、演算回路２３に入力される反復信号Ｐａの入力状態が、再び、ローレベル状態からハイレベル状態に遷移すると、演算回路２３は再び動作する（時間ｔ５の時点）。このとき、演算回路２３は、その動作時（反復信号Ｐａの立ち上がりエッジ）に同期して入賞検知信号Ｐｒの入力状態がローレベル状態となっている。従って、演算回路２３は、その演算結果として、メインＣＰＵ２１ａに対する読出指示信号Ｉｎの出力状態をハイレベル状態からローレベル状態に遷移させる。この場合（時間ｔ５の時点）においては、演算回路２３が動作し、かつ、該動作に同期して入賞検知信号Ｐｒの入力状態がローレベル状態であることから、大当り乱数の値の読出しを指示するか否かの判定結果が否定されたことになる。そのため、メインＣＰＵ２１ａは、時間ｔ５の時点で、大当り乱数の値の読出しが指示されないことになる。即ち、演算回路２３は、時間ｔ３の時点の動作により大当り乱数の値の読出しを指示した状態（読出指示信号Ｉｎをローレベル状態からハイレベル状態に遷移）を、時間ｔ５の時点の動作により解除したことになる。
【００４７】
次に、パチンコ機１０の動作中（通常処理中）に、従来の技術で説明した不正行為が行われた場合の主基板２１（メインＣＰＵ２１ａ）の動作態様を図２及び図４に基づき説明する。なお、不正行為時に、不正基板から出力される不正入賞検知信号Ｐｒ１（入賞検知信号Ｐｒと同様の機能（役割）を果たす類似の入賞検知信号）も、条件信号（入賞状態信号）に対応する。そして、以下の説明では、遊技者が、通常処理を実行しているメインＣＰＵ２１ａに対して、不正な器具により、不正リセット信号Ｒｅ１を出力し、メインＣＰＵ２１ａが再起動する（再び、初期設定から制御を開始する）場合を例にして説明する。前記不正リセット信号Ｒｅ１とは、リセット信号Ｒｅと同様の機能（役割）を果たす類似のリセット信号のことである。なお、不正な器具により、通常処理を実行しているメインＣＰＵ２１ａが起動した場合において、反復信号発生回路２５は、電源ＡＣが継続して投入された状態となっているので、演算回路２３に対し反復信号Ｐａを継続して出力する。
【００４８】
前記通常処理を実行しているメインＣＰＵ２１ａは、不正リセット信号Ｒｅ１の入力状態が所定時間の間、ハイレベル状態となり、前述した電源投入時の場合と同様に、起動動作に規制が掛けられた状態となる。そして、メインＣＰＵ２１ａは、不正リセット信号Ｒｅ１の入力状態が、所定時間の経過後、ハイレベル状態からローレベル状態に遷移し、起動する。起動したメインＣＰＵ２１ａは、初期設定→通常処理の順に処理を実行する。そして、大当り乱数の値は、初期設定により初期値として「０」が設定され、「０」→「１」→・・・→「６３０」という順に更新が開始されることになる。その結果、大当り乱数の１周期目の更新処理では、大当り乱数の値が大当り値である「７」又は「５１１」に更新されるまでの時間は常に一定となる（図５参照）。因みに、初期値乱数を用いたパチンコ機１０において、２周期目以降の大当り乱数の更新処理では、該更新処理を開始する毎にＲＡＭ２１ｃに記憶保持されている初期値乱数の値が読出され、該値が初期値として定められるため、更新処理毎に初期値がランダムに変化することになる。従って、大当り乱数の値が大当り値である「７」又は「５１１」に更新されるタイミングは、起動後、最初に行われる１周期目の更新処理時に限り一義的に決定されていることになる。
【００４９】
前記メインＣＰＵ２１ａは、通常処理に移行したタイミングで、図４に示すように、大当り乱数の値を「０」から更新を開始する。そして、メインＣＰＵ２１ａが大当り乱数の値を大当り値である「７」に更新する時間ｔ６の時点で、従来技術で説明した不正行為が行われると、演算回路２３における不正入賞検知信号Ｐｒ１の入力状態は、ローレベル状態からハイレベル状態に遷移する。この不正入賞検知信号Ｐｒ１の入力状態は、所定時間の間、ハイレベル状態を維持する。この場合において、演算回路２３における反復信号Ｐａの入力状態が、例えば、図４に示すケースＡ及びケースＢとなる場合について、以下説明する。
【００５０】
まず、図４に示すケースＡの場合について説明する。
前記ケースＡの場合、メインＣＰＵ２１ａが大当り乱数の値を大当り値である「７」に更新する時間ｔ６の時点で、演算回路２３における反復信号Ｐａの入力状態が、ローレベル状態となっている（図４に実線で示す。）。この場合、図３で示した時間ｔ２の場合と同様に、演算回路２３は動作しない。そして、演算回路２３からのメインＣＰＵ２１ａに対する読出指示信号Ｉｎの出力状態は、ローレベル状態が維持されることになる。従って、メインＣＰＵ２１ａは、時間ｔ６の時点において、大当り乱数の値の読出しが指示されないため、ＲＡＭ２１ｃに記憶保持された大当り乱数の値を読出さない。即ち、メインＣＰＵ２１ａは、大当り値「７」と一致する大当り乱数の値「７」を読出さない。なお、従来のパチンコ機１０においては、時間ｔ６の時点、即ち、メインＣＰＵ２１ａに対する不正入賞検知信号Ｐｒ１の出力状態がローレベル状態からハイレベル状態に遷移した時点で、メインＣＰＵ２１ａがＲＡＭ２１ｃに記憶されている大当り値「７」を読出していた。
【００５１】
そして、図４に示す時間ｔ８の時点で、演算回路２３に対する反復信号Ｐａの入力状態が、ローレベル状態からハイレベル状態に遷移すると、演算回路２３は動作する。このとき、演算回路２３は、その動作時（反復信号Ｐａの立ち上がりエッジ）に同期して不正入賞検知信号Ｐｒ１の入力状態がハイレベル状態となっている。従って、演算回路２３は、その演算結果として、メインＣＰＵ２１ａに対する読出指示信号Ｉｎの出力状態をローレベル状態からハイレベル状態に遷移させる（図４に実線で示す。）。その結果、メインＣＰＵ２１ａは、時間ｔ８の時点で、大当り乱数の値の読出しが指示され、演算回路２３からの読出指示信号Ｉｎの入力状態がローレベル状態からハイレベル状態に遷移したことを契機にＲＡＭ２１ｃに記憶されている大当り乱数の値を読出す。
【００５２】
この場合、本実施形態のパチンコ機１０では、メインＣＰＵ２１ａが大当り乱数の値を読出すタイミングが時間ｔ８の時点であるのに対し、従来のパチンコ機１０では時間ｔ６の時点となり、大当り乱数の値を読出すタイミングが異なっている。即ち、本実施形態のパチンコ機１０における前記タイミングは、不正入賞検知信号Ｐｒ１の入力状態がローレベル状態からハイレベル状態に遷移したタイミングとは異なり、演算回路２３における反復信号Ｐａの入力状態がローレベル状態からハイレベル状態に遷移したタイミングとなる。そのため、メインＣＰＵ２１ａがＲＡＭ２１ｃに記憶されている大当り乱数の値を読出すタイミング（時間ｔ８の時点）は、不正行為を行った遊技者が想定するタイミング（時間ｔ６の時点）よりも時間ＴＡだけ遅れる。従って、遊技者の意図するようにメインＣＰＵ２１ａが読出した大当り乱数の値が大当り値「７」と一致することを抑制し、不正行為を行った遊技者に対して、大当り状態を付与することを抑制することができる。
【００５３】
次に、図４に示すケースＢの場合について説明する。
前記ケースＢの場合、メインＣＰＵ２１ａが大当り乱数の値を大当り値である「７」に更新する時間ｔ６の時点で、演算回路２３における反復信号Ｐａの入力状態が、ローレベル状態となっている（図４に二点鎖線で示す。）。この場合、前記ケースＡの場合と同様に、演算回路２３は動作せず、演算回路２３からのメインＣＰＵ２１ａに対する読出指示信号Ｉｎの出力状態は、ローレベル状態が維持されることになる。その結果、メインＣＰＵ２１ａは、大当り値「７」と一致する大当り乱数の値「７」を読出さないことになる。
【００５４】
そして、図４に示す時間ｔ７の時点で、演算回路２３に対する反復信号Ｐａの入力状態が、ローレベル状態からハイレベル状態に遷移する（図４に二点鎖線で示す。）と、演算回路２３は動作する。このとき、演算回路２３は、その動作時（反復信号Ｐａの立ち上がりエッジ）に同期して不正入賞検知信号Ｐｒ１の入力状態がハイレベル状態となっている。従って、演算回路２３は、その演算結果として、メインＣＰＵ２１ａに対する読出指示信号Ｉｎの出力状態をローレベル状態からハイレベル状態に遷移させる（図４に二点鎖線で示す。）。その結果、メインＣＰＵ２１ａは、時間ｔ７の時点で、大当り乱数の値の読出しが指示され、演算回路２３からの読出指示信号Ｉｎの入力状態がローレベル状態からハイレベル状態に遷移したことを契機にＲＡＭ２１ｃに記憶されている大当り乱数の値を読出す。
【００５５】
この場合も、本実施形態のパチンコ機１０では、メインＣＰＵ２１ａが大当り乱数の値を読出すタイミングが時間ｔ７の時点であるのに対し、従来のパチンコ機１０では時間ｔ６の時点となり、大当り乱数の値を読出すタイミングが異なっている。そのため、メインＣＰＵ２１ａがＲＡＭ２１ｃに記憶されている大当り乱数の値を読出すタイミング（時間ｔ７の時点）は、不正行為を行った遊技者が想定するタイミング（時間ｔ６の時点）よりも時間ＴＢだけ遅れる。従って、遊技者の意図するようにメインＣＰＵ２１ａが読出した大当り乱数の値が大当り値「７」と一致することを抑制し、不正行為を行った遊技者に対して、大当り状態を付与することを抑制することができる。
【００５６】
前述のケースＡ及びケースＢにおいて説明したように、遊技者が、前記不正行為を行った場合において、メインＣＰＵ２１ａがＲＡＭ２１ｃに記憶されている大当り乱数の値を読出すタイミングは、不正行為を行った遊技者が想定するタイミングよりも時間ＴＡ，ＴＢだけ遅れる。この時間ＴＡ，ＴＢは、一義的に決定されないようになっている。前記メインＣＰＵ２１ａが大当り乱数の値を読出すタイミングは、演算回路２３における不正入賞検知信号Ｐｒ１の入力状態が、ハイレベル状態となっている状態で、反復信号Ｐａの入力状態がローレベル状態からハイレベル状態に遷移したタイミングで決定する。また、不正な器具により、通常処理を実行しているメインＣＰＵ２１ａが起動した場合において、反復信号発生回路２５は電源ＡＣが継続して投入されているので、演算回路２３に対し反復信号Ｐａを継続して出力している。そのため、演算回路２３に入力される反復信号Ｐａの入力状態がローレベル状態からハイレベル状態に遷移するタイミングは、一義的に決定されない。その結果、前記ケースＡ及びケースＢの場合からも明らかなように、遊技者が不正行為を行った場合、メインＣＰＵ２１ａが大当り乱数の値を読出すタイミングは、一義的に決定されないことになる。
【００５７】
また、大当り乱数の値が大当り値である「５１１」に更新されるタイミングで不正行為が行われた場合も同様に、遊技者の意図するようにメインＣＰＵ２１ａが読出した大当り乱数の値がＲＯＭ２１ｂに記憶保持されている大当り値「５１１」と一致することを抑制することができる。
【００５８】
従って、本実施形態によれば、以下に示す効果を得ることができる。
（１）　演算回路２３は、入賞検知信号Ｐｒ（不正入賞検知信号Ｐｒ１）及び反復信号Ｐａの入力状態から、メインＣＰＵ２１ａに対して、大当り乱数の値の読出しを指示するか否かを判定している。そのため、メインＣＰＵ２１ａが大当り乱数の値を読出す場合、演算回路２３は、不正入賞検知信号Ｐｒ１及び反復信号Ｐａの入力状態から、メインＣＰＵ２１ａに対して、大当り乱数の値の読出しを指示することを判定している。前記演算回路２３は、実際にメインＣＰＵ２１ａが大当り乱数の値を読出すタイミングと不正行為を行った遊技者が意図する大当り乱数の値を読出すタイミングとをずらすことになる。従って、遊技者が意図的に大当りを狙うことは困難となり、遊技者の不正行為によって遊技店側が不利益を得ることを抑制することができる。
【００５９】
（２）　演算回路２３は、不正入賞検知信号Ｐｒ１の入力状態がハイレベル状態を示している際に反復信号Ｐａの入力状態がローレベル状態からハイレベル状態に遷移した場合に、メインＣＰＵ２１ａに対して、大当り乱数の値の読出しを指示している。そのため、不正基板からの不正入賞検知信号Ｐｒ１の出力状態がハイレベル状態となったタイミングではなく、演算回路２３における反復信号Ｐａの入力状態がローレベル状態からハイレベル状態に遷移したタイミングにより、演算回路２３が大当り乱数の値の読出しを指示するタイミングが決定する。従って、メインＣＰＵ２１ａに対して、大当り乱数の値の読出しを指示するために、反復信号Ｐａの入力状態という条件を付加しているので、遊技者の意図するタイミングで、メインＣＰＵ２１ａが、大当り乱数の値を読出すことを効果的に抑制することができる。
【００６０】
（３）　演算回路２３は、メインＣＰＵ２１ａが備えられた主基板２１に設けられている。主基板２１は、不正行為対策が十分に施されているので、遊技者は、演算回路２３とメインＣＰＵ２１ａとの間に不正基板を取り付けることが困難となる。また、遊技者が、入賞検知センサＳ１と主基板２１（メインＣＰＵ２１ａ）との接続部に不正基板を取り付けたとしても、該不正基板から出力される不正入賞検知信号Ｐｒ１は確実に演算回路２３に入力される。従って、演算回路２３の機能を十分に発揮させることができる。
【００６１】
（４）　演算回路２３は、入賞検知信号Ｐｒ（不正入賞検知信号Ｐｒ１）と反復信号Ｐａの入力状態に基づき演算し、その演算結果を読出指示信号ＩｎとしてメインＣＰＵ２１ａに出力している。そのため、演算回路２３は、演算結果を用いて、メインＣＰＵ２１ａに対し大当り乱数の値の読出しを指示することになる。従って、不正行為を行う遊技者が、演算回路２３において、どのような演算が行われているのか知ることは困難であり、該遊技者に悟られにくい不正行為対策とすることができる。
【００６２】
（５）　指示部Ｉは、反復信号発生回路２５を備え、不正な器具により、通常処理を実行しているメインＣＰＵ２１ａが起動した場合において、反復信号発生回路２５は、電源ＡＣが継続して投入されているので、演算回路２３に対し反復信号Ｐａを継続して出力している。そのため、演算回路２３に入力される反復信号Ｐａの入力状態がローレベル状態からハイレベル状態に遷移するタイミングは、一義的に決定されない。また、メインＣＰＵ２１ａが大当り乱数の値を読出すタイミングは、演算回路２３における不正入賞検知信号Ｐｒ１が、ハイレベル状態となっている状態で、反復信号Ｐａの入力状態がローレベル状態からハイレベル状態に遷移したタイミングで決定する。従って、メインＣＰＵ２１ａが大当り乱数の値を読出すタイミングは、一義的に決定されない。その結果、遊技者が意図的に大当りを狙うことは困難となり、遊技者の不正行為によって遊技店側が不利益を得ることを抑制することができる。
【００６３】
（６）　指示部Ｉ（パルス波出力回路２２及び演算回路２３）を設けることにより、遊技球が入賞検知されたタイミングに対して大当り乱数の値が読出されるタイミングが遅れる。そのため、初期値乱数を用いたパチンコ機１０において、大当り乱数の値の更新処理が最小値（「０」）から始まる１周期目の更新処理を狙って不正行為が行われた場合であっても、遊技者が意図的に大当りを狙うことが困難となる。従って、遊技者の不正行為によって遊技店側が不利益を得ることを抑制することができる。また、初期値乱数を用いたパチンコ機１０において、２周期目以降の更新処理を狙って不正行為が行われた場合であっても、遊技球が入賞検知されたタイミングに対して大当り乱数の値が読出されるタイミングが遅れるため、遊技者が意図的に大当りを狙うことが困難となる。その結果、パチンコ機１０に対する不正行為対策として、初期値乱数の採用に加えて、指示部Ｉを設けることで、より確実な不正行為対策を施したパチンコ機１０を提供することができる。
【００６４】
なお、上記実施形態は以下のように変更してもよい。
・　前記実施形態において、メインＣＰＵ２１ａが行う大当り乱数の１周期の更新処理は、初期値乱数を用いることなく、常に、初期値を「０」として更新が開始されていても良い。このように、常に、初期値を「０」として更新が開始され、遊技者に、何時、大当り乱数の値が大当り値である「７」又は「５１１」に更新されているのかを知られたとしても、本実施形態のパチンコ機１０では、演算回路２３が設けられているので、遊技者が意図的に大当りを狙うことは困難となる。
【００６５】
・　前記実施形態では、メインＣＰＵ２１ａが、演算回路２３から大当り乱数の値の読出しが指示されると、該指示時点においてＲＡＭ２１ｃに記憶されている大当り乱数の値を読出すように構成されていたが、該指示時点から所定時間の経過後において大当り乱数の値を読出すように構成していても良い。なお、前記所定時間の経過後とは、演算回路２３からメインＣＰＵ２１ａに入力される読出指示信号Ｉｎの入力状態がローレベル状態からハイレベル状態に遷移した時点以降から、該入力状態がハイレベル状態からローレベル状態に遷移する時点までのどの時点であっても良い。
【００６６】
・　前記実施形態では、演算回路２３が主基板２１に設けられていたが、入賞検知センサＳ１とメインＣＰＵ２１ａとの間に演算回路２３を接続し、主基板２１に設けられていなくても良い。
【００６７】
・　前記実施形態では、読出指示信号Ｉｎの信号レベルがローレベル状態からハイレベル状態に遷移した場合に、メインＣＰＵ２１ａは、大当り乱数の値を読出すように構成されていたが、ハイレベル状態からローレベル状態に遷移した場合に、大当り乱数の値を読出すように構成しても良い。具体的には、図３に示す時間ｔ５の時点、即ち、入賞検知センサＳ１において、遊技球が検知範囲を通過した後の時点で、メインＣＰＵ２１ａが、大当り乱数の値を読出すようにする。
【００６８】
・　前記実施形態において、演算回路２３は、入賞検知信号Ｐｒ（不正入賞検知信号Ｐｒ１）の入力状態がローレベル状態を示している際に反復信号Ｐａの入力状態がローレベル状態からハイレベル状態に遷移した場合に、メインＣＰＵ２１ａに対して、大当り乱数の読出しを指示するように構成しても良い。この場合、入賞検知センサＳ１が遊技球を検知すると、演算回路２３における入賞検知信号Ｐｒの入力状態がハイレベル状態からローレベル状態に遷移する。また、入賞検知センサＳ１の検知範囲に遊技球が存在する間、演算回路２３における入賞検知信号Ｐｒの入力状態がローレベル状態を維持し、遊技球が検知範囲を通過すると、該入力状態がハイレベル状態となる。また、この場合、演算回路２３が、反復信号発生回路２５から入力する反復信号Ｐａの立ち下がりエッジ（ハイレベル状態からローレベル状態への立ち下がり）で動作するようになっていても良い。前記演算回路２３は、入賞検知信号Ｐｒ（不正入賞検知信号Ｐｒ１）の入力状態がローレベル状態を示している際に反復信号Ｐａの入力状態がハイレベル状態からローレベル状態に遷移した場合に、メインＣＰＵ２１ａに対して、大当り乱数の値の読出しを指示する。このような構成としても、前記実施形態と同様の効果を得ることができる。
【００６９】
・　前記実施形態において、演算回路２３が、反復信号発生回路２５から入力する反復信号Ｐａの立ち下がりエッジ（ハイレベル状態からローレベル状態への立ち下がり）で動作するようになっていても良い。この場合、演算回路２３は、入賞検知信号Ｐｒ（不正入賞検知信号Ｐｒ１）の入力状態がハイレベル状態を示している際に反復信号Ｐａの入力状態がハイレベル状態からローレベル状態に遷移した場合に、メインＣＰＵ２１ａに対して、大当り乱数の読出しを指示する。このような構成としても、前記実施形態と同様の効果を得ることができる。
【００７０】
・　前記実施形態において、反復信号発生回路２５としてＭ系列を利用した回路やクロック発生回路を用いても良い。
・　前記実施形態において、遊技者が、動作中のパチンコ機１０の電源ＡＣを一旦遮断し、再び、電源ＡＣを投入することにより、大当り乱数の１周期目の更新処理を狙って不正行為を行う場合において、前記時間ＴＡ，ＴＢは、一義的に決定される。しかし、メインＣＰＵ２１ａが大当り乱数の値を読出すタイミングは、演算回路２３における不正入賞検知信号Ｐｒ１の入力状態が、ハイレベル状態となっている状態で、反復信号Ｐａの入力状態がローレベル状態からハイレベル状態に遷移したタイミングで決定する。そして、不正行為を行う遊技者は、反復信号発生回路２５の出力状態において、どのタイミングでローレベル状態からハイレベル状態に遷移するのか知ることは困難であり、遊技者に悟られにくい不正行為対策とすることができる。その結果、遊技者が意図的に大当りを狙うことは困難となる。
【００７１】
次に、上記実施形態及び別例から把握できる技術的思想について、以下に追記する。
（イ）　前記指示手段は、前記乱数読出手段が備えられた基板上に設けられている請求項１〜請求項６のうちいずれか一項に記載の遊技機。
【００７２】
（ロ）　所定時間毎に大当り判定用乱数の値を更新する乱数更新手段と、更新後の大当り判定用乱数の値を記憶する記憶手段とをさらに備え、前記乱数読出手段は、前記指示手段から前記大当り判定用乱数の値の読出しが指示されると、該指示時点において前記記憶手段に記憶されている大当り判定用乱数の値を読み出すように構成された請求項１〜請求項６のうちいずれか一項に記載の遊技機。
【００７３】
【発明の効果】
本発明によれば、遊技者の不正行為によって遊技店側が不利益を得ることを抑制することができる。
【図面の簡単な説明】
【図１】パチンコ機の機表側を示す正面図。
【図２】主制御基板の具体的な構成を示すブロック図。
【図３】メインＣＰＵが大当り判定用乱数の値を読出すタイミングを示す説明図。
【図４】不正行為が行われた場合にメインＣＰＵが大当り判定用乱数の値を読出すタイミングを示す説明図。
【図５】電源投入時に、メインＣＰＵが制御を開始する態様を示す説明図。
【符号の説明】
Ｉｎ…読出指示信号、Ｐａ…条件信号としての反復信号、Ｐｒ…条件信号（入賞状態信号）としての入賞検知信号、Ｐｒ１…条件信号（入賞状態信号）としての不正入賞検知信号、１０…遊技機としてのパチンコ遊技機、２１ａ…乱数読出手段としてのメインＣＰＵ、２３…指示手段としての演算回路。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a gaming machine provided with random number reading means for reading a value of a random number for jackpot determination based on a game ball winning detection.
[0002]
[Prior art]
2. Description of the Related Art Conventionally, in a pachinko machine, which is a kind of gaming machine, when a game ball fired in a gaming area wins a predetermined winning opening (such as a starting winning opening), a symbol combination game with a plurality of rows (for example, three rows) of symbols is performed. Is being done. Then, as a result of the symbol combination game, the player can recognize various states such as a big hit, a reach, and a loss from the displayed symbol combination. At this time, if a plurality of rows of symbols are displayed as a combination of the same type of symbols, a big hit state is formed, and a chance to acquire a large number of game balls is provided.
[0003]
The symbol combination game is an effect of displaying a combination of symbols in order to enhance the interest of the player in the game, and it is determined in the internal processing of the pachinko machine whether or not to give the player a big hit state. ing. Specifically, the pachinko machine determines whether or not a big hit has occurred (big hit determination) based on the value of a random number for big hit determination (hereinafter, referred to as “big hit random number”). The big hit random number is set to a value within a predetermined numerical range (for example, a total of 631 integers from “0” to “630”), and the main CPU of the main control board increments by +1 every predetermined time (for example, 2 ms). It is supposed to be updated. In addition, the jackpot random numbers have predetermined jackpot values (for example, “7” and “511”) for determining the jackpot state.
[0004]
The winning opening is provided with a winning detection sensor for detecting a winning of a game ball to the winning opening, and the winning detection sensor instructs the main CPU to detect a winning state of the game ball. A signal (winning state signal) is output. Then, the main CPU, when the winning detection sensor detects the winning of the game ball into the winning opening, when the input state of the winning detection signal from the winning detection sensor transitions from the low level state to the high level state, The value of the jackpot random number is read. Then, the main CPU compares the read value of the jackpot random number with the jackpot value and makes a jackpot determination. If the determination result is affirmative (match), a symbol combination that forms a jackpot state in the symbol combination game (for example, "7, 7, 7") is displayed to give the player a big hit state.
[0005]
[Problems to be solved by the invention]
By the way, when the power of the pachinko machine is turned on, the main CPU starts a game control triggered by a reset signal.
[0006]
Hereinafter, the manner in which the main CPU starts controlling the game will be described with reference to FIG.
When the power of the pachinko machine is turned on, the input state of the reset signal to the main CPU is at a high level for a predetermined time T1 (delay time shown). The main CPU starts the control when the signal level of the reset signal changes from the high level state to the low level state.
[0007]
Then, the main CPU, which has started the control after the lapse of the predetermined time T1, first performs the initial setting (the value of the big hit random number is set to "0" at the time of the initial setting) (the fixed time T2), and thereafter Then, the processing shifts to a normal processing for performing arithmetic processing of various control commands. When the main CPU shifts to the normal processing, the main CPU starts updating the value of the jackpot random number from “0” set as the value of the jackpot random number at the time of the above-described initialization. At this time, the time from when the main CPU starts updating the jackpot random number and when the value of the jackpot random number is updated to the jackpot value “7” is time T3 = 2 ms (update cycle) × 7 shown in FIG. = 14 ms. Similarly, the time until the value of the big hit random number is updated to the big hit value “511” is time T4 = 2 ms (update cycle) × 511 = 11022 ms shown in FIG. Therefore, when the power of the pachinko machine is turned on, the value of the jackpot random number is updated in the order of “0” → “1” →..., And the value of the jackpot random number is “7” or “511” which is the jackpot value. (T1 + T2 + T3 (T4)) is always constant until the time is updated.
[0008]
Therefore, some players intentionally perform a fraudulent act aiming at a big hit by utilizing the characteristics of the big hit random number at the start of the control of the main CPU. For example, this fraudulent act is performed by sending a similar prize detection signal (hereinafter referred to as an “illegal prize detection signal”) that performs the same function (role) as the prize detection signal to the main CPU on the back of the pachinko machine. It is performed by attaching an unauthorized board (also called a hanging board) for instructing the reading of the value of the big hit random number. Then, the player changes the output state of the illegal winning detection signal from the low level state to the high level state using the illegal board. Accordingly, the main CPU changes the input state of the unauthorized winning detection signal from the low level state to the high level state, and reads the value of the jackpot random number. Therefore, the player gives a similar reset signal (hereinafter referred to as an “illegal reset signal”) that performs the same function (role) as the reset signal by an unauthorized instrument to the main CPU executing the normal processing. ) Is output. That is, the player sets the output state of the unauthorized reset signal to the main CPU to the high level state for a predetermined time by using the unauthorized equipment. Then, the main CPU changes the input state of the unauthorized reset signal from the high level state to the low level state after a predetermined time has elapsed, and restarts (starts control). Further, the player measures the time from when the input state of the unauthorized reset signal to the main CPU is changed to the high level state until the main CPU updates the value of the big hit random number to a value that matches the big hit value. Then, the player changes the output state of the illegal winning detection signal from the illegal board from the low level state to the high level state in anticipation of the timing at which the main CPU updates the value of the big hit random number to a value that matches the big hit value. , It is possible to read the value of the jackpot random number that matches the jackpot value. As a result, a big hit state is given to the player who has committed the wrongdoing, and there is a risk that the game store may be disadvantaged.
[0009]
The present invention has been made in view of the problems existing in such conventional technology, and an object of the present invention is to provide a gaming machine that can prevent a game store from gaining a disadvantage due to a player's misconduct. The machine.
[0010]
[Means for Solving the Problems]
In order to solve the above-mentioned problem, the invention according to claim 1 includes a random number reading means for reading a value of a big hit determination random number based on a winning state of a game ball, and a big hit for the random number reading means. Instruction means for instructing reading of the value of the judgment random number, wherein the instruction means is capable of inputting a plurality of condition signals, and outputs the value of the big hit judgment random number from the input states of the plurality of condition signals. The gist is that it is configured to determine whether or not to instruct the reading.
[0011]
According to a second aspect of the present invention, in the gaming machine according to the first aspect, when the determination result is affirmative, the instruction means instructs the reading of the value of the random number for the jackpot determination using a read instruction signal. The gist of the present invention is as follows.
[0012]
According to a third aspect of the present invention, in the gaming machine according to the first or second aspect, the plurality of condition signals are such that a winning state signal indicating a winning state of the gaming ball and a predetermined output state are repeatedly displayed. The gist is two signals of the repetition signal.
[0013]
The invention according to claim 4 is the gaming machine according to claim 3, wherein the winning state signal and the repetition signal are binary signals indicating a high level state and a low level state as signal levels thereof, and The means may be configured such that when the input state of the winning state signal indicates a high level state, the input state of the repetition signal transitions from a low level state to a high level state, or the input state of the winning state signal is high. Only when the input state of the repetitive signal has transitioned from the high level state to the low level state while indicating the level state, the random number reading means is instructed to the random number reading means. The gist is that it is configured to instruct the reading of the value.
[0014]
According to a fifth aspect of the present invention, in the gaming machine according to the third aspect, the winning state signal and the repetition signal are binary signals indicating a high level state and a low level state as their signal levels, and The means may be configured to change the input state of the repetition signal from a low level state to a high level state while the input state of the winning state signal indicates a low level state, or that the input state of the winning state signal is low. Only when the input state of the repetitive signal has transitioned from the high level state to the low level state while indicating the level state, the random number reading means is instructed to the random number reading means. The gist is that it is configured to instruct the reading of the value.
[0015]
According to a sixth aspect of the present invention, in the gaming machine according to any one of the second to fifth aspects, the read instruction signal is a binary signal indicating a high level state and a low level state as its signal level. A signal, wherein the signal level of the read instruction signal is one of a case where the signal level changes from a low level state to a high level state and a case where the signal level changes from a high level state to a low level state. The gist is that the value of the random number for jackpot determination is read out only in such a case.
[0016]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, an embodiment in which the present invention is embodied in a pachinko gaming machine (hereinafter, referred to as a “pachinko machine”), which is a kind thereof, will be described with reference to FIGS.
[0017]
FIG. 1 schematically shows the front side of the pachinko machine 10, and in the pachinko machine 10, a vertical rectangular middle frame on which various game components are set is provided on the front side of an opening of an outer frame 11 which forms an outer shell of the machine. Reference numeral 12 is openably and detachably mounted. On the front side of the middle frame 12, a front frame 14 having a glass frame for see-through protection of the game board 13 inside the machine and an upper ball tray 15 are assembled and aligned so that they can be opened and closed in a horizontally opened state. I have. Further, a lower ball tray 16, a hit ball launching device 17, and the like are mounted below the middle frame 12. A symbol display device 18 for performing a symbol combination game by changing (changing) a plurality of types of symbols is provided substantially at the center of the game area 13a of the game board 13. Then, as a result of the symbol combination game played on the symbol display device 18, when the symbols in all rows become a combination of the same type of symbols, the player can recognize the big hit state from the combination.
[0018]
Further, a start winning opening 19 is provided below the symbol display device 18, and a winning detection sensor S1 () for detecting a game ball that has won the starting winning opening 19 is provided behind the start winning opening 19. FIG. 2) is provided. Below the start winning opening 19, a big winning opening 20 that opens and closes with a solenoid (not shown) is provided. Then, when the game ball fired in the game area 13a of the game board 13 by the operation of the hit ball firing device 17 wins the starting winning opening 19, a symbol combination game is played on the symbol display device 18. As a result of this symbol combination game, if a combination of symbols of the same type is formed in all rows, opening and closing of the special winning opening 20 provides a large jackpot chance to acquire a large number of game balls (prize balls). Is to be given.
[0019]
On the other hand, a main control board (hereinafter, referred to as “main board”) 21 (shown in FIG. 2) that outputs various control signals for controlling the entire pachinko machine 10 is mounted on the back side of the pachinko machine 10. Have been. The main board 21 is housed in, for example, a protective case for protecting the main board 21, so that direct illegal acts on the main board 21 from outside (for example, replacement of ROM) can be suppressed. ing.
[0020]
As shown in FIG. 2, the main board 21 includes a main CPU 21a that controls the entire game of the pachinko machine 10, and a ROM 21b and a RAM 21c are connected to the main CPU 21a. In addition, the main CPU 21a changes the value of various random numbers such as a big hit determination random number (hereinafter, “big hit random number”) and a big hit determination initial value random number (hereinafter, “initial value random number”) every predetermined time (for example, (Every 2 ms). The main CPU 21a functions as a random number updating unit that updates the value of the big hit random number every predetermined time. Then, the main CPU 21a determines (determines) whether to give the player a big hit state based on the value of the big hit random number. The ROM 21b stores various control programs (a main processing program, an interrupt processing program, and the like) for controlling the pachinko machine 10. Further, the RAM 21c is configured to store and hold various control information (such as a value of a big hit random number) which is appropriately rewritten during the operation of the pachinko machine 10.
[0021]
Here, the jackpot random number and the initial value random number will be described.
Each time the main CPU 21a executes the interrupt processing program (every 2 ms), the jackpot random number can take a numerical value within a predetermined numerical range (for example, all 631 integers from “0” to “630”). ) Is updated by +1. Then, the main CPU 21a stores the updated value in the RAM 21c as the value of the jackpot random number, and sequentially updates the value of the jackpot random number by rewriting the already stored value of the jackpot random number. The RAM 21c functions as a storage unit that stores the updated value of the jackpot random number. When the numerical range of the jackpot random number is defined as “0” to “630”, the minimum value of the jackpot random number is “0” and the maximum value is “630”.
[0022]
More specifically, when the value (initial value) at the time of starting the update is, for example, the minimum value “0”, the main CPU 21a sequentially sets “0” → “1” →... → “629” from the initial value. → The numerical value is updated by +1 such as “630”. Then, when the numerical value updated as the value of the jackpot random number reaches “630 (maximum value)”, which is the numerical value (final value) to be updated last, the main CPU 21a again sets “0” to “630”. The numerical value is updated by +1 at a time. That is, in the pachinko machine 10 of the present embodiment, the value of the jackpot random number is updated by +1 from the initial value, and the value of the jackpot random number is sequentially updated with one cycle of the jackpot random number until the value of the jackpot random number is updated to the end value. The one-cycle updating process is repeatedly executed during the operation of the pachinko machine 10.
[0023]
The winning detection sensor S1 is connected to the main CPU 21a. The winning detection sensor S1 outputs a winning detection signal Pr as a winning state signal indicating a winning state of the game ball to the main CPU 21a. The winning state of the game ball is whether or not the game ball has won the starting winning opening 19. The winning detection signal Pr is a binary signal indicating a high level state and a low level state as its signal level. Then, when the winning detection sensor S1 detects a game ball, the output state of the winning detection signal Pr to the main CPU 21a is changed from a low level state to a high level state. The prize detection sensor S1 maintains the high level state of the prize detection signal Pr while the game ball exists in the detection range, and changes the output state of the prize detection signal Pr to high when the game ball passes through the detection range. The state is changed from the level state to the low level state. When the winning detection sensor S1 does not detect a winning of a game ball, the output state of the winning detection signal Pr to the main CPU 21a is in a low level state.
[0024]
When the winning detection sensor S1 detects a game ball (when the output state of the winning detection signal Pr transitions from a low level to a high level), the main CPU 21a reads the value of the big random number stored in the RAM 21c. It has become. In other words, the main CPU 21a reads the value of the big hit random number based on the winning state of the game ball (winning detection), and the main CPU 21a corresponds to a random number reading unit. Further, the main CPU 21a determines whether or not the value of the read big hit random number matches a predetermined big hit value (for example, “7” and “511”) stored in the ROM 21b. Then, the main CPU 21a gives the big hit state when the determination result is affirmative (match). When the numerical value of the jackpot random number is “0” to “630” (631 patterns in total) and the jackpot values are set to “7” and “511”, the jackpot probability of the pachinko machine 10 is 315.5. It is 1 / (= 631/631).
[0025]
On the other hand, the initial value random number is a random number for determining an initial value at the time of starting updating in a one-cycle update process of the jackpot random number. Then, the main CPU 21a updates the numerical value by +1 so that the initial value random number can take a numerical value within the same numerical range as the jackpot random number (in this embodiment, all 631 integers from “0” to “630”). It is supposed to. At this time, the main CPU 21a updates the numerical value by +1 each time the interrupt processing program is executed (every 2 ms), similarly to the big hit random number, and also, from the end of the interrupt processing program to the start of the next interrupt processing program (remaining time). Also, the numerical values are sequentially updated. Then, the main CPU 21a stores the updated value in the RAM 21c as the value of the initial value random number, and sequentially updates the value of the initial value random number by rewriting the value of the already stored initial value random number. .
[0026]
More specifically, the main CPU 21a sets the value (initial value) at the time of starting the update to "0" which is the minimum value, and sequentially from the initial value "0" → "1" →... → “629” → The numerical value is updated by +1 such as “630”. Then, when the numerical value updated as the value of the initial value random number reaches “630 (maximum value)” which is the numerical value (final value) to be updated last, the main CPU 21a again sets “0” to “630”. Is updated by +1 at a time. That is, in the case of an initial value random number, “0” is defined as an initial value and “630” is defined as an end value. Therefore, in the pachinko machine 10 of the present embodiment, the value of the initial value random number is sequentially updated from the initial value (minimum value) to the end value (maximum value) as one cycle of the initial value random number. The updating process is repeatedly executed during the operation of the pachinko machine 10.
[0027]
In addition, the main CPU 21a ends the update process of one cycle of the big hit random number, and every time the update process of one cycle of the big hit random number performed in the next cycle is started, the main CPU 21a changes the value of the initial value random number stored and held in the RAM 21c. It is designed to be read. Then, the main CPU 21a determines the value of the read initial value random number as an initial value in one cycle update processing of the jackpot random number performed in the next cycle.
[0028]
The main CPU 21a has a reset signal circuit mounted on a power supply board (not shown) which is mounted on the back side of the pachinko machine 10 and is supplied with power (for example, 24V) of a game arcade which is a main power supply of the pachinko machine 10. RC is connected. The reset signal circuit RC outputs a reset signal Re to the main CPU 21a. The reset signal Re is a binary signal indicating a high level state and a low level state as its signal level. As shown in FIG. 5, when the power is turned on, the reset signal circuit RC changes the output state of the reset signal Re to the main CPU 21a from a low level state to a high level state. Further, the reset signal circuit RC changes the output state of the reset signal Re from the high level state to the low level state after continuing the high level state of the reset signal Re for a predetermined time T1 (shown in FIG. 5). Has become.
[0029]
The pachinko machine 10 of the present embodiment is provided on the main board 21 so as to be located between the main CPU 21a and the winning detection sensor S1, and instructs the main CPU 21a to read the value of the big hit random number. An arithmetic circuit 23 is provided as a means. The arithmetic circuit 23 can input a plurality of condition signals (two condition signals in the present embodiment), and outputs the value of the big hit random number to the main CPU 21a from the input state of the plurality of condition signals. It is configured to determine whether or not to instruct reading. The arithmetic circuit 23 of the present embodiment is configured to make the determination based on the input states of two signals, that is, the winning detection signal Pr and a repetition signal Pa that repeatedly indicates a predetermined output state, as a plurality of condition signals. The repetition signal Pa is a binary signal indicating a high level state and a low level state as its signal level, and is output from the pulse wave output circuit 22 connected to the arithmetic circuit 23. When the determination result is affirmative, the arithmetic circuit 23 is configured to instruct the main CPU 21a to read the value of the big hit random number using the read instruction signal In. The read instruction signal In is a binary signal indicating a high level state and a low level state as its signal level. In the pachinko machine 10 of the present embodiment, an instruction unit I is configured by the pulse wave output circuit 22 and the arithmetic circuit 23, and the instruction unit I is provided on the main board 21.
[0030]
Hereinafter, the specific configurations of the pulse wave output circuit 22 and the arithmetic circuit 23 constituting the instruction unit I will be described with reference to FIGS.
The arithmetic circuit 23 has an input terminal for inputting a signal and an output terminal for outputting a signal. The input terminal of the arithmetic circuit 23 is connected to the winning detection sensor S1 and the pulse wave output circuit 22, while the output terminal is connected to the main CPU 21a of the main board 21. The arithmetic circuit 23 can receive the winning detection signal Pr from the winning detection sensor S1 and the repetition signal Pa from the pulse wave output circuit 22. The arithmetic circuit 23 performs predetermined arithmetic processing based on the input state of the winning detection signal Pr and the repetition signal Pa, and outputs the arithmetic result to the main CPU 21a as a read instruction signal In.
[0031]
The pulse wave output circuit 22 includes a clock generation circuit 24 that outputs a clock, and a repetition signal generation circuit (for example, a ring counter) that outputs a repetition signal Pa to the arithmetic circuit 23 based on the clock input from the clock generation circuit 24. 25. When the power supply AC is applied to the pachinko machine 10, the clock generation circuit 24 generates a clock (a signal whose signal level alternates between a high level state and a low level state) shown in FIG. Output to Then, the clock generation circuit 24 continuously generates a clock while the power supply AC is turned on to the pachinko machine 10 (clock generation circuit 24), and continuously outputs the clock to the repetition signal generation circuit 25. ing. Further, the repetitive signal generation circuit 25 is provided with a plurality of output terminals (for example, five first to fifth output terminals). The repetitive signal generation circuit 25 outputs an output signal whose signal level becomes a high level state or a low level state from each output terminal. Then, every time the clock is input, the repetitive signal generation circuit 25 sequentially changes the output states of the output signals from the first to fifth output terminals to high for a time T5 (for example, 2 ms) corresponding to the clock cycle. It is set to the level state.
[0032]
Further, the repetition signal generation circuit 25 will be described in more detail. First, the repetition signal generation circuit 25 sets the output state of the output signal from the first output terminal to the high level state for the time T5. Thereafter, at the next rising of the clock pulse (transition from the low level state to the high level state), the repetitive signal generation circuit 25 changes the output state of the output signal from the second output terminal different from the first output terminal. During the time T5, the high level state is set. Hereinafter, similarly, the repetitive signal generation circuit 25 sequentially changes the output state of the output signal from the different output terminal every time the clock pulse rises, such as the third → fourth → fifth output terminal, for the time T5. During this time, it is set to a high level state. In addition, the repetitive signal generation circuit 25 sets the output state of the output signal from the fifth output terminal to the high level state during the time T5, and again returns the first to fifth signals from the first output terminal in the same manner as described above. The output state of the output signal is set to the high level state during the time T5 in the order of the output terminals.
[0033]
In the present embodiment, the arithmetic circuit 23 is connected to any one of the plurality of output terminals of the repetitive signal generation circuit 25. That is, the output signal from any one of the plurality of output terminals of the repetition signal generation circuit 25 is used as the repetition signal Pa output from the repetition signal generation circuit 25 to the arithmetic circuit 23. Then, the output state of the repetition signal Pa becomes a high level state during the time T5 every five clock cycles. Therefore, in the present embodiment, five cycles of the clock correspond to one cycle of the repetition signal Pa, and the input state of the one cycle of the repetition signal Pa to the arithmetic circuit 23 becomes the high level state during the time T5, During T5 × 4 (period), it is in the low level state. That is, in the arithmetic circuit 23, in the input state of the repetition signal Pa from the pulse wave output circuit 22 (repetition signal generation circuit 25), the high-level state and the low-level state alternately appear at predetermined intervals. As described above, the repetition signal Pa is a signal in which the output state of one cycle of the repetition signal Pa which is the predetermined output state is repeatedly shown. In other words, the repetition signal Pa is a signal in which the same output state (the output state of one cycle of the repetition signal Pa) is periodically displayed. The repetitive signal generation circuit 25 configured as described above continuously outputs the repetition signal Pa to the arithmetic circuit 23 while the power supply AC is applied to the pachinko machine 10 (repetition signal generation circuit 25). It has become.
[0034]
The arithmetic circuit 23 (for example, a D flip-flop) operates at the rising edge (rising from a low level state to a high level state) of the repetition signal Pa input from the pulse wave output circuit 22 (repetition signal generation circuit 25). It has become. When the input state of the prize detection signal Pr from the prize detection sensor S1 synchronized with the operation (rising edge of the repetition signal Pa) indicates a high level state, the arithmetic circuit 23 calculates the main CPU 21a as a calculation result. Output state of the read instruction signal In to the high level state. When the input state of the prize detection signal Pr from the prize detection sensor S1 synchronized with this operation (rising edge of the repetition signal Pa) indicates a low level state, the arithmetic circuit 23 calculates the main CPU 21a as a calculation result. Output state of the read instruction signal In to the low level state. That is, the arithmetic circuit 23 is configured so that the input state of the prize detection signal Pr from the prize detection sensor S1 synchronized with the operation (the rising edge of the repetition signal Pa) is set as the output state of the read instruction signal In as it is. I have.
[0035]
Next, a mode in which the main board 21 (main CPU 21a) starts (controls) when the power is turned on in the pachinko machine 10 provided with the instruction unit I will be described with reference to FIG.
[0036]
When the power supply AC is applied to the pachinko machine 10, the main CPU 21a of the main board 21 changes the input state of the reset signal Re from the reset signal circuit RC from a low level state to a high level state, and during a predetermined time T1. , The high-level state is continued, and the starting operation is restricted. After the lapse of the predetermined time T1, the main CPU 21a is activated when the input state of the reset signal Re changes from the high level state to the low level state, and starts the initial setting based on the main processing program. In this initial setting, the main CPU 21a deletes various control information stored in the RAM 21c, and initializes the storage contents of the RAM 21c (clears all the work areas of the RAM 21c). Therefore, the value of the jackpot random number and the value of the initial random number stored in the RAM 21c are cleared to “0”. Then, the main CPU 21a sets various initial values for starting the game in the initialized RAM 21c. That is, the main CPU 21a sets “0” in the RAM 21c as the value of the jackpot random number and the value of the initial random number. After this initial setting, the main CPU 21a shifts to a normal process of performing various control command calculation processes. The time required for this initial setting is time T2, as shown in FIG. 5, and the time (T1 + T2) from when the power supply AC is turned on to the pachinko machine 10 until the main CPU 21a shifts to the normal processing is always constant. It has been.
[0037]
Then, when the main CPU 21a shifts to the normal processing, at the time of the above-described initial setting, the update of the values of the jackpot random number and the initial value random number is started from “0” set as the value of the jackpot random number and the value of the initial value random number. At this time, the time T3 from when the main CPU 21a starts updating the value of the jackpot random number to when the value of the jackpot random number is updated to the jackpot value “7” is 2 ms × 7 = 14 ms. Similarly, the time T4 from when the main CPU 21a starts updating the value of the jackpot random number to when the value of the jackpot random number is updated to the jackpot value “511” is 2 ms × 511 = 11022 ms. . Therefore, when the power supply AC is applied to the pachinko machine 10, the value of the big hit random number is updated in the order of “0” → “1” →... → “630”, and the value of the big hit random number is “big hit value”. The time (T1 + T2 + T3 (T4)) until it is updated to "7" or "511" is always constant.
[0038]
Further, when the update processing of one cycle of the jackpot random number after power-on is completed, the main CPU 21a starts the initial processing stored in the RAM 21c before starting the update processing of one cycle of the jackpot random number performed in the next cycle. Reads the value of the value random number. Then, the main CPU 21a determines the value of the read initial value random number as an initial value in one cycle update processing of the jackpot random number performed in the next cycle, and starts the update processing of one cycle of the jackpot random number from the initial value. . Thereafter, the main CPU 21a similarly reads the value of the initial value random number stored and held in the RAM 21c every time the update process of one cycle of the jackpot random number is started, and executes the update process of one cycle of the jackpot random number from the initial value. Start.
[0039]
Next, FIG. 1 to FIG. 3 show control modes of the main CPU 21a when the game ball shot by the player into the game area 13a wins the starting winning opening 19 while the main CPU 21a is executing the normal processing. It will be described based on.
[0040]
For example, when the input state of the repetition signal Pa in the arithmetic circuit 23 changes from a low level state to a high level state at a time t1 shown in FIG. 3, the arithmetic circuit 23 operates. At this time, in the arithmetic circuit 23, the input state of the winning detection signal Pr is at a low level in synchronization with the operation thereof (the rising edge of the repetitive signal Pa). Therefore, the arithmetic circuit 23 maintains the output state of the read instruction signal In to the main CPU 21a at the low level as the arithmetic result. In this case (at time t1), since the arithmetic circuit 23 operates and the input state of the winning detection signal Pr is at the low level in synchronization with the operation, the reading of the value of the big hit random number is instructed. That is, the result of the determination as to whether or not to perform is denied. Therefore, at the time t1, the main CPU 21a is not instructed to read the value of the big hit random number. Further, at the time t1, the repetition signal Pa in which the input state of the arithmetic circuit 23 has changed to the high level changes to the low level as time T5 elapses.
[0041]
Thereafter, at time t2 shown in FIG. 3, when the game ball wins the starting winning opening 19 and the win detection sensor S1 detects the game ball, the input of the win detection signal Pr from the win detection sensor S1 in the arithmetic circuit 23 is performed. The state changes from a low level state to a high level state. Then, the input state of the prize detection signal Pr is maintained at a high level while the game ball is present in the detection range of the prize detection sensor S1. Further, the input state of the repetition signal Pa input from the pulse wave output circuit 22 to the arithmetic circuit 23 is at a low level at time t2. Therefore, although the input state of the winning detection signal Pr in the arithmetic circuit 23 is at the high level, the arithmetic circuit 23 does not operate at the time t2 because the input state of the repetition signal Pa is at the low level. Therefore, the output state of the read instruction signal In from the arithmetic circuit 23 to the main CPU 21a is maintained at the low level.
[0042]
In this case (at time t2), since the arithmetic circuit 23 does not operate, the result of the determination as to whether to instruct the reading of the value of the big hit random number is denied. Then, the main CPU 21a does not read the value of the jackpot random number stored in the RAM 21c because the input state of the read instruction signal In is at the low level. As described above, in the present embodiment, even when the winning detection sensor S1 detects the winning of the game ball, the timing (for example, time t2) when the winning of the game ball is detected in accordance with the input state of the repetition signal Pa in the arithmetic circuit 23. At the time point), the value of the big hit random number is not read out.
[0043]
Then, when the input state of the repetition signal Pa in the arithmetic circuit 23 changes from the low level state to the high level state again (at time t3 shown in FIG. 3), the arithmetic circuit 23 operates. At this time, in the arithmetic circuit 23, the input state of the winning detection signal Pr is at a high level in synchronization with the operation thereof (the rising edge of the repetitive signal Pa). Therefore, the arithmetic circuit 23 changes the output state of the read instruction signal In to the main CPU 21a from a low level state to a high level state as a calculation result. In this case (at time t3), since the arithmetic circuit 23 operates and the input state of the winning detection signal Pr is at the high level in synchronization with the operation, the reading of the value of the big hit random number is instructed. That is, the determination result of whether or not to perform is affirmed. As a result, at the time t3, the main CPU 21a is instructed to read the value of the big hit random number, and triggered by the input state of the read instruction signal In from the arithmetic circuit 23 transitioning from the low level state to the high level state. The value of the jackpot random number stored in the RAM 21c is read.
[0044]
Then, immediately before the symbol combination game is started on the symbol display device 18, the main CPU 21a reads the value of the read jackpot random number stored in the ROM 21b to a predetermined jackpot value (for example, “7” and “511”). It is determined whether or not they match. If the determination result is affirmative (match), a symbol combination forming a big hit state in the symbol combination game is displayed, and the big hit state is given to the player. On the other hand, if the result of the determination is negative (mismatch), the combination of symbols forming a lost state is displayed in the symbol combination game, and the big hit state is not given.
[0045]
As described above, the timing at which the value of the big hit random number is read by the main CPU 21a is the timing at which the winning of the game ball is detected (the input state of the winning detection signal Pr in the arithmetic circuit 23 transits from the low level state to the high level state). It is different from time t2). That is, the timing at which the value of the big hit random number is read is at the time t3 which is later than the time t2 by the time TX. During this time TX, the input state of the repetition signal Pa in the arithmetic circuit 23 transitions from the low level state to the high level state on condition that the winning detection signal Pr is in the high level state (that is, winning is detected). It is determined according to the timing.
[0046]
Thereafter, at time t3, the repetitive signal Pa whose input state in the arithmetic circuit 23 has changed to the high level changes to the low level as time T5 elapses. When the game ball passes through the detection range of the prize detection sensor S1, the input state of the prize detection signal Pr to the arithmetic circuit 23 transits to the low level state at time t4 (time before the time t5). I do. Then, in this state, when the input state of the repetition signal Pa input to the arithmetic circuit 23 changes from the low level state to the high level state again, the arithmetic circuit 23 operates again (at time t5). At this time, in the arithmetic circuit 23, the input state of the winning detection signal Pr is at a low level in synchronization with the operation thereof (the rising edge of the repetitive signal Pa). Therefore, the arithmetic circuit 23 changes the output state of the read instruction signal In to the main CPU 21a from the high level state to the low level state as a result of the operation. In this case (at time t5), since the arithmetic circuit 23 operates and the input state of the winning detection signal Pr is at the low level in synchronization with the operation, the reading of the value of the big hit random number is instructed. That is, the result of the determination as to whether or not to perform is negative. Therefore, the main CPU 21a is not instructed to read the value of the big hit random number at the time t5. That is, the arithmetic circuit 23 cancels the state in which the operation of the time t3 has instructed the reading of the value of the big hit random number (transition of the read instruction signal In from the low level to the high level) by the operation at the time t5. It will be done.
[0047]
Next, an operation mode of the main board 21 (main CPU 21a) when the misconduct described in the related art is performed while the pachinko machine 10 is operating (during normal processing) will be described with reference to FIGS. . It should be noted that the illegal winning detection signal Pr1 (similar winning detection signal having the same function (role) as the winning detection signal Pr) output from the illegal board also corresponds to the condition signal (winning state signal) at the time of fraud. In the following description, the player outputs an unauthorized reset signal Re1 to the main CPU 21a executing the normal processing by an unauthorized device, and the main CPU 21a is restarted (again, control is performed from the initial setting. Will be described as an example. The illegal reset signal Re1 is a similar reset signal having the same function (role) as the reset signal Re. When the main CPU 21a executing the normal processing is activated by an unauthorized device, the repetitive signal generation circuit 25 is in a state where the power AC is continuously turned on. The repetition signal Pa is continuously output.
[0048]
The main CPU 21a executing the normal process sets the input state of the unauthorized reset signal Re1 to the high level state for a predetermined time, and restricts the startup operation as in the case of the above-described power-on. It becomes. Then, the main CPU 21a changes the input state of the unauthorized reset signal Re1 from the high level state to the low level state after a predetermined time has elapsed, and starts up. The activated main CPU 21a executes processing in the order of initial setting → normal processing. Then, the value of the jackpot random number is set to “0” as an initial value by initial setting, and updating is started in the order of “0” → “1” →... → “630”. As a result, in the update processing of the big hit random number in the first cycle, the time until the value of the big hit random number is updated to the big hit value of “7” or “511” is always constant (see FIG. 5). Incidentally, in the pachinko machine 10 using the initial value random number, in the update process of the jackpot random number in the second and subsequent cycles, every time the update process is started, the value of the initial value random number stored and held in the RAM 21c is read out. Since the value is determined as the initial value, the initial value changes randomly at each update process. Therefore, the timing at which the value of the jackpot random number is updated to the jackpot value “7” or “511” is uniquely determined only during the first cycle of update processing performed after startup. .
[0049]
The main CPU 21a starts updating the value of the big hit random number from "0" at the timing of transition to the normal processing, as shown in FIG. Then, at time t6 when the main CPU 21a updates the value of the big hit random number to the big hit value of "7", if the misconduct described in the related art is performed, the input state of the illegal winning detection signal Pr1 in the arithmetic circuit 23 is performed. Transitions from a low level state to a high level state. The input state of the illegal winning detection signal Pr1 is maintained at a high level for a predetermined time. In this case, the case where the input state of the repetition signal Pa in the arithmetic circuit 23 is, for example, the case A and the case B shown in FIG. 4 will be described below.
[0050]
First, the case A shown in FIG. 4 will be described.
In the case A, at the time t6 when the main CPU 21a updates the value of the big hit random number to the big hit value of "7", the input state of the repetitive signal Pa in the arithmetic circuit 23 is in the low level state ( This is indicated by a solid line in FIG. 4). In this case, the arithmetic circuit 23 does not operate as in the case of the time t2 shown in FIG. Then, the output state of the read instruction signal In from the arithmetic circuit 23 to the main CPU 21a is maintained at a low level. Therefore, at time t6, the main CPU 21a does not instruct the reading of the value of the big hit random number, and thus does not read the value of the big hit random number stored and held in the RAM 21c. That is, the main CPU 21a does not read the big hit random value “7” that matches the big hit value “7”. In the conventional pachinko machine 10, the main CPU 21a is stored in the RAM 21c at the time t6, that is, at the time when the output state of the illegal winning detection signal Pr1 to the main CPU 21a changes from the low level state to the high level state. Jackpot value “7” was read.
[0051]
Then, at time t8 shown in FIG. 4, when the input state of the repetition signal Pa to the arithmetic circuit 23 transitions from the low level state to the high level state, the arithmetic circuit 23 operates. At this time, in the arithmetic circuit 23, the input state of the illegal winning detection signal Pr1 is at the high level in synchronization with the operation thereof (the rising edge of the repetitive signal Pa). Therefore, the arithmetic circuit 23 changes the output state of the read instruction signal In to the main CPU 21a from the low level state to the high level state as a result of the operation (shown by a solid line in FIG. 4). As a result, at the time t8, the main CPU 21a is instructed to read the value of the big hit random number, and triggered by the transition of the input state of the read instruction signal In from the arithmetic circuit 23 from the low level state to the high level state. The value of the jackpot random number stored in the RAM 21c is read.
[0052]
In this case, in the pachinko machine 10 of the present embodiment, the timing at which the main CPU 21a reads the value of the big hit random number is at time t8, whereas in the conventional pachinko machine 10, it is at time t6, and the value of the big hit random number is obtained. Are read at different times. That is, the timing in the pachinko machine 10 of the present embodiment is different from the timing when the input state of the unauthorized winning detection signal Pr1 transitions from the low level state to the high level state, and the input state of the repetition signal Pa in the arithmetic circuit 23 is low. This is the timing of transition from the level state to the high level state. Therefore, the timing (time t8) at which the main CPU 21a reads the value of the big hit random number stored in the RAM 21c is delayed by the time TA from the timing assumed at the time of the player who performed the misconduct (time t6). . Therefore, it is possible to prevent the value of the big hit random number read by the main CPU 21a from matching with the big hit value “7” as intended by the player, and to give the big hit state to the player who has committed the wrongdoing. Can be suppressed.
[0053]
Next, the case of case B shown in FIG. 4 will be described.
In the case B, at the time t6 when the main CPU 21a updates the value of the big hit random number to the big hit value “7”, the input state of the repetitive signal Pa in the arithmetic circuit 23 is in the low level state ( This is indicated by a two-dot chain line in FIG. 4). In this case, as in the case A, the arithmetic circuit 23 does not operate, and the output state of the read instruction signal In from the arithmetic circuit 23 to the main CPU 21a is maintained at the low level. As a result, the main CPU 21a does not read the big hit random value "7" that matches the big hit value "7".
[0054]
Then, at the time t7 shown in FIG. 4, when the input state of the repetition signal Pa to the arithmetic circuit 23 changes from the low level state to the high level state (indicated by a two-dot chain line in FIG. 4), the arithmetic circuit 23. Works. At this time, in the arithmetic circuit 23, the input state of the illegal winning detection signal Pr1 is at the high level in synchronization with the operation thereof (the rising edge of the repetitive signal Pa). Therefore, the arithmetic circuit 23 changes the output state of the read instruction signal In to the main CPU 21a from the low level state to the high level state as a result of the arithmetic operation (indicated by a two-dot chain line in FIG. 4). As a result, at time t7, the main CPU 21a is instructed to read the value of the big hit random number, and triggered by the transition of the input state of the read instruction signal In from the arithmetic circuit 23 from the low level state to the high level state. The value of the jackpot random number stored in the RAM 21c is read.
[0055]
Also in this case, in the pachinko machine 10 of the present embodiment, the timing at which the main CPU 21a reads the value of the big hit random number is at time t7, whereas in the conventional pachinko machine 10, it is at time t6, The timing for reading the value is different. Therefore, the timing at which the main CPU 21a reads the value of the jackpot random number stored in the RAM 21c (time t7) is delayed by the time TB from the timing (time t6) assumed by the player who performed the misconduct. . Therefore, it is possible to prevent the value of the big hit random number read by the main CPU 21a from matching with the big hit value “7” as intended by the player, and to give the big hit state to the player who has committed the wrongdoing. Can be suppressed.
[0056]
As described in the case A and the case B described above, when the player performs the fraud, the timing at which the main CPU 21a reads the value of the big hit random number stored in the RAM 21c is determined to be the fraud. It is delayed by time TA, TB from the timing assumed by the player. The times TA and TB are not uniquely determined. The timing at which the main CPU 21a reads the value of the big hit random number is such that the input state of the illegal winning detection signal Pr1 in the arithmetic circuit 23 is at a high level, and the input state of the repetition signal Pa is changed from a low level to a high level. Determined at the timing of transition to the level state. In addition, when the main CPU 21a executing the normal process is activated by an unauthorized device, the repetition signal generation circuit 25 continues to supply the power AC to the repetition signal generation circuit 25. And output it. Therefore, the timing at which the input state of the repetition signal Pa input to the arithmetic circuit 23 transitions from the low level state to the high level state is not uniquely determined. As a result, as is clear from the cases A and B, when the player commits a fraud, the timing at which the main CPU 21a reads the value of the big hit random number is not determined uniquely.
[0057]
Similarly, when an illegal act is performed at the timing when the value of the jackpot random number is updated to the jackpot value “511”, the value of the jackpot random number read by the main CPU 21a as intended by the player is similarly stored in the ROM 21b. It can be suppressed that the value matches the jackpot value “511” stored and held.
[0058]
Therefore, according to the present embodiment, the following effects can be obtained.
(1) The arithmetic circuit 23 determines whether or not to instruct the main CPU 21a to read the value of the big hit random number from the input state of the winning detection signal Pr (the illegal winning detection signal Pr1) and the repetition signal Pa. I have. Therefore, when the main CPU 21a reads the value of the big hit random number, the arithmetic circuit 23 instructs the main CPU 21a to read the value of the big hit random number from the input state of the illegal winning detection signal Pr1 and the repetition signal Pa. Has been determined. The arithmetic circuit 23 shifts the timing at which the main CPU 21a actually reads the value of the jackpot random number and the timing at which the player who has performed the misconduct reads the value of the jackpot random number. Therefore, it becomes difficult for the player to intentionally aim for the big hit, and it is possible to prevent the game store from gaining a disadvantage due to the illegal act of the player.
[0059]
(2) When the input state of the illegal winning detection signal Pr1 indicates a high level state and the input state of the repetition signal Pa transitions from a low level state to a high level state, the arithmetic circuit 23 sends a signal to the main CPU 21a. Thus, it is instructed to read the value of the big hit random number. Therefore, the calculation is not performed at the timing when the output state of the illegal winning detection signal Pr1 from the illegal board becomes the high level state, but at the timing when the input state of the repetition signal Pa in the arithmetic circuit 23 changes from the low level state to the high level state. The timing at which the circuit 23 instructs the reading of the value of the big hit random number is determined. Therefore, since the condition of the input state of the repetition signal Pa is added to instruct the main CPU 21a to read the value of the big hit random number, the main CPU 21a sets the big hit random number at the timing intended by the player. Reading the value can be effectively suppressed.
[0060]
(3) The arithmetic circuit 23 is provided on the main board 21 provided with the main CPU 21a. Since the main board 21 is sufficiently provided with measures against fraud, it becomes difficult for the player to attach the fraudulent board between the arithmetic circuit 23 and the main CPU 21a. Even if the player attaches an unauthorized board to the connection between the winning detection sensor S1 and the main board 21 (main CPU 21a), the unauthorized winning detection signal Pr1 output from the unauthorized board is reliably transmitted to the arithmetic circuit 23. Is entered. Therefore, the function of the arithmetic circuit 23 can be sufficiently exhibited.
[0061]
(4) The arithmetic circuit 23 calculates based on the input state of the winning detection signal Pr (illegal winning detection signal Pr1) and the repetition signal Pa, and outputs the calculation result as the read instruction signal In to the main CPU 21a. Therefore, the arithmetic circuit 23 instructs the main CPU 21a to read the value of the big hit random number using the arithmetic result. Therefore, it is difficult for a player who performs wrongdoing to know what kind of calculation is being performed in the arithmetic circuit 23, and it is possible to take measures against wrongdoing that is difficult for the player to understand.
[0062]
(5) The instruction unit I includes the repetitive signal generation circuit 25, and when the main CPU 21a executing the normal process is activated by an unauthorized device, the repetitive signal generation circuit 25 is continuously turned on by the power supply AC. Therefore, the repetition signal Pa is continuously output to the arithmetic circuit 23. Therefore, the timing at which the input state of the repetition signal Pa input to the arithmetic circuit 23 transitions from the low level state to the high level state is not uniquely determined. The timing at which the main CPU 21a reads the value of the big hit random number is determined when the illegal winning detection signal Pr1 in the arithmetic circuit 23 is in the high level state and the input state of the repetition signal Pa is changed from the low level state to the high level state. Is determined at the timing of transition to. Therefore, the timing at which the main CPU 21a reads the value of the big hit random number is not uniquely determined. As a result, it becomes difficult for the player to intentionally aim for the big hit, and it is possible to prevent the gaming shop from gaining a disadvantage due to the illegal act of the player.
[0063]
(6) By providing the instruction unit I (the pulse wave output circuit 22 and the arithmetic circuit 23), the timing at which the value of the big hit random number is read is delayed with respect to the timing at which the game ball is detected as winning. Therefore, in the pachinko machine 10 using the initial value random number, even if the fraudulent act is performed with the aim of updating the value of the big hit random number in the first cycle starting from the minimum value (“0”). This makes it difficult for the player to intentionally aim for the big hit. Therefore, it is possible to prevent the gaming shop from being disadvantaged by the player's misconduct. Further, in the pachinko machine 10 using the initial value random number, even if a fraudulent act is performed for the update process in the second and subsequent cycles, the value of the big hit random number is determined with respect to the timing at which the game ball is detected as winning. Is read out late, making it difficult for the player to intentionally aim for a big hit. As a result, as a countermeasure against fraud for the pachinko machine 10, by providing the instruction unit I in addition to the use of the initial random number, it is possible to provide the pachinko machine 10 with more reliable countermeasures against fraud.
[0064]
The above embodiment may be modified as follows.
In the above-described embodiment, the update process of one cycle of the big hit random number performed by the main CPU 21a may be started with the initial value always set to “0” without using the initial value random number. As described above, the update is always started with the initial value set to “0”, and the player is informed when the value of the jackpot random number is updated to the jackpot value “7” or “511”. However, since the operation circuit 23 is provided in the pachinko machine 10 of the present embodiment, it is difficult for the player to intentionally aim for the big hit.
[0065]
In the above embodiment, the main CPU 21a is configured to read the value of the big hit random number stored in the RAM 21c at the time when the main circuit 21a is instructed to read the value of the big hit random number from the arithmetic circuit 23. Alternatively, the configuration may be such that the value of the big hit random number is read out after a lapse of a predetermined time from the instruction time. The time after the elapse of the predetermined time means that the input state of the read instruction signal In, which is input from the arithmetic circuit 23 to the main CPU 21a, changes from the low level state to the high level state. May be at any time from the transition to the low level state.
[0066]
In the above embodiment, the arithmetic circuit 23 is provided on the main board 21. However, the arithmetic circuit 23 may be connected between the winning detection sensor S1 and the main CPU 21a, and may not be provided on the main board 21.
[0067]
In the above embodiment, when the signal level of the read instruction signal In transitions from the low level to the high level, the main CPU 21a is configured to read the value of the big hit random number. The configuration may be such that the value of the big hit random number is read out when the state transits to the low level state. More specifically, the main CPU 21a reads the value of the big hit random number at the time t5 shown in FIG. 3, that is, at the time after the game ball has passed through the detection range in the winning detection sensor S1.
[0068]
In the above embodiment, the arithmetic circuit 23 changes the input state of the repetition signal Pa from the low level state to the high level state when the input state of the winning detection signal Pr (illegal winning detection signal Pr1) indicates the low level state. When the transition is made, the main CPU 21a may be instructed to read the big hit random number. In this case, when the prize detection sensor S1 detects a game ball, the input state of the prize detection signal Pr in the arithmetic circuit 23 transitions from a high level state to a low level state. Further, while a game ball is present in the detection range of the winning detection sensor S1, the input state of the winning detection signal Pr in the arithmetic circuit 23 is maintained at a low level, and when the game ball passes through the detection range, the input state becomes high. It will be in the level state. In this case, the arithmetic circuit 23 may operate at the falling edge of the repetition signal Pa input from the repetition signal generation circuit 25 (fall from the high level state to the low level state). When the input state of the prize detection signal Pr (illegal prize detection signal Pr1) indicates the low level state and the input state of the repetition signal Pa changes from the high level state to the low level state, It instructs the main CPU 21a to read the value of the big hit random number. Even with such a configuration, the same effect as in the above-described embodiment can be obtained.
[0069]
In the above embodiment, the arithmetic circuit 23 may operate at the falling edge of the repetition signal Pa input from the repetition signal generation circuit 25 (fall from the high level state to the low level state). In this case, when the input state of the winning detection signal Pr (illegal winning detection signal Pr1) indicates the high level state, the arithmetic circuit 23 changes the input state of the repetition signal Pa from the high level state to the low level state. Then, the main CPU 21a is instructed to read the big hit random number. Even with such a configuration, the same effect as in the above-described embodiment can be obtained.
[0070]
In the above embodiment, a circuit using an M sequence or a clock generation circuit may be used as the repetitive signal generation circuit 25.
In the above-described embodiment, the player performs the fraudulent activity by temporarily turning off the power supply AC of the operating pachinko machine 10 and turning on the power supply AC again in an attempt to update the first cycle of the jackpot random number. In such a case, the times TA and TB are uniquely determined. However, the timing at which the main CPU 21a reads the value of the big hit random number is such that the input state of the illegal winning detection signal Pr1 in the arithmetic circuit 23 is at the high level state and the input state of the repetition signal Pa is from the low level state. Determined at the timing of transition to the high level state. Then, it is difficult for the player who performs the wrongdoing to know at which timing the transition from the low-level state to the high-level state is made in the output state of the repetitive signal generation circuit 25. It can be. As a result, it is difficult for the player to intentionally aim for the big hit.
[0071]
Next, technical ideas that can be grasped from the above embodiment and other examples will be additionally described below.
(A) The gaming machine according to any one of claims 1 to 6, wherein the instruction means is provided on a substrate provided with the random number reading means.
[0072]
(B) random number updating means for updating the value of the big hit determination random number at predetermined time intervals, and storage means for storing the updated big hit determination random number value, wherein the random number reading means comprises: 7. The system according to claim 1, wherein when reading of the value of the random number for jackpot determination is instructed, the value of the random number for jackpot determination stored in the storage means is read at the time of the instruction. A gaming machine according to claim 1.
[0073]
【The invention's effect】
ADVANTAGE OF THE INVENTION According to this invention, it can suppress that a game store side gains disadvantage by a player's misconduct.
[Brief description of the drawings]
FIG. 1 is a front view showing the front side of a pachinko machine.
FIG. 2 is a block diagram showing a specific configuration of a main control board.
FIG. 3 is an explanatory diagram showing the timing at which the main CPU reads the value of a random number for jackpot determination.
FIG. 4 is an explanatory diagram showing the timing at which the main CPU reads the value of a random number for jackpot determination when an illegal act is performed.
FIG. 5 is an explanatory diagram showing a mode in which a main CPU starts control when power is turned on.
[Explanation of symbols]
In: a readout instruction signal, Pa: a repetition signal as a condition signal, Pr: a prize detection signal as a condition signal (prize state signal), Pr1: an unauthorized prize detection signal as a condition signal (prize state signal), 10: a gaming machine , A main CPU serving as random number reading means, and 23 an arithmetic circuit serving as instruction means.

Claims (6)

遊技球の入賞状態に起因して大当り判定用乱数の値を読出す乱数読出手段と、
前記乱数読出手段に対して、大当り判定用乱数の値の読出しを指示する指示手段とを備え、
前記指示手段は、複数の条件信号の入力が可能であって、該複数の条件信号の入力状態から前記大当り判定用乱数の値の読出しを指示するか否かを判定するように構成された遊技機。Random number reading means for reading a value of a random number for jackpot determination due to a winning state of the game ball;
Instruction means for instructing the random number reading means to read the value of the random number for jackpot determination,
The instruction means is capable of inputting a plurality of condition signals, and is configured to determine whether or not to instruct reading of the value of the big hit determination random number from the input states of the plurality of condition signals. Machine. 前記指示手段は、前記判定結果が肯定の場合、読出指示信号を用いて前記大当り判定用乱数の値の読出しを指示するように構成された請求項１に記載の遊技機。The gaming machine according to claim 1, wherein the instruction means is configured to, when the determination result is affirmative, instruct the reading of the value of the big hit determination random number using a read instruction signal. 前記複数の条件信号は、前記遊技球の入賞状態を示す入賞状態信号と所定の出力状態が繰り返し示される反復信号の２つの信号である請求項１又は請求項２に記載の遊技機。3. The gaming machine according to claim 1, wherein the plurality of condition signals are two signals of a winning state signal indicating a winning state of the game ball and a repetition signal indicating a predetermined output state repeatedly. 前記入賞状態信号及び反復信号は、その信号レベルとしてハイレベル状態とローレベル状態を示す２値信号であって、
前記指示手段は、前記入賞状態信号の入力状態がハイレベル状態を示している際に前記反復信号の入力状態がローレベル状態からハイレベル状態に遷移した場合、又は、前記入賞状態信号の入力状態がハイレベル状態を示している際に前記反復信号の入力状態がハイレベル状態からローレベル状態に遷移した場合のうちいずれか一方の場合のみに、前記乱数読出手段に対して、前記大当り判定用乱数の値の読出しを指示するように構成された請求項３に記載の遊技機。The winning state signal and the repetition signal are binary signals indicating a high level state and a low level state as signal levels thereof,
The instructing means may be configured such that when the input state of the winning state signal indicates a high level state, the input state of the repetition signal transitions from a low level state to a high level state, or the input state of the winning state signal When the input state of the repetitive signal is changed from the high level state to the low level state when the signal indicates the high level state, the random number reading means is notified to the random number reading means only for one of the cases. 4. The gaming machine according to claim 3, wherein the gaming machine is configured to instruct reading of a value of a random number. 前記入賞状態信号及び反復信号は、その信号レベルとしてハイレベル状態とローレベル状態を示す２値信号であって、
前記指示手段は、前記入賞状態信号の入力状態がローレベル状態を示している際に前記反復信号の入力状態がローレベル状態からハイレベル状態に遷移した場合、又は、前記入賞状態信号の入力状態がローレベル状態を示している際に前記反復信号の入力状態がハイレベル状態からローレベル状態に遷移した場合のうちいずれか一方の場合のみに、前記乱数読出手段に対して、前記大当り判定用乱数の値の読出しを指示するように構成された請求項３に記載の遊技機。The winning state signal and the repetition signal are binary signals indicating a high level state and a low level state as signal levels thereof,
The instructing means may be configured such that when the input state of the winning state signal indicates a low level state, the input state of the repetition signal transitions from a low level state to a high level state, or the input state of the winning state signal Only when the input state of the repetitive signal has transitioned from the high level state to the low level state when indicates the low level state, 4. The gaming machine according to claim 3, wherein the gaming machine is configured to instruct reading of a value of a random number. 前記読出指示信号は、その信号レベルとしてハイレベル状態及びローレベル状態を示す２値信号であって、
前記乱数読出手段は、前記読出指示信号の信号レベルが、ローレベル状態からハイレベル状態に遷移した場合又はハイレベル状態からローレベル状態に遷移した場合のうちいずれか一方の場合のみに前記大当り判定用乱数の値を読出すように構成された請求項２〜請求項５のうちいずれか一項に記載の遊技機。The read instruction signal is a binary signal indicating a high level state and a low level state as its signal level,
The random number reading means determines the big hit only when the signal level of the read instruction signal changes from a low level state to a high level state or from a high level state to a low level state. The gaming machine according to any one of claims 2 to 5, configured to read a value of a random number for use.
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* Cited by examiner, † Cited by third party
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JP2012250131A (en) * 2012-09-28 2012-12-20 Daiichi Shokai Co Ltd Game machine

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009142565A (en) * 2007-12-17 2009-07-02 Daiichi Shokai Co Ltd Game machine
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